JP4096452B2

JP4096452B2 - Semiconductor package mounting structure analysis method

Info

Publication number: JP4096452B2
Application number: JP11105699A
Authority: JP
Inventors: 友幸平松; 俊夫園部
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1999-04-19
Filing date: 1999-04-19
Publication date: 2008-06-04
Anticipated expiration: 2019-04-19
Also published as: JP2000304630A

Description

【０００１】
【発明の属する技術分野】
本発明は、はんだバンプを格子状に有する半導体パッケージ（以下、ＢＧＡ／ＣＳＰと略す）とプリント配線基板とのはんだ接合部の熱ひずみシミュレーションを行う半導体パッケージ実装構造の解析方法に関する。
【０００２】
【従来の技術】
一般に、ＢＧＡ（ボールグリッドアレイ）／ＣＳＰ（チップサイズパッケージ）は一面側に半導体素子が搭載され他面側に格子状に配列された複数個のはんだバンプが形成されたインターポーザを備え、このインターポーザの他面側を上記はんだバンプを介してプリント配線基板の一面側に接合することにより実装状態となる。
【０００３】
従来、このような実装状態を構造モデルとしたＢＧＡ／ＣＳＰのはんだ接合部の熱ひずみシミュレーションは、３次元モデルによる汎用有限要素法解析が一般的である。これらの例として、パッケージの対称性を利用した１／４モデル解析（エレクトロニクス実装学会誌ｖｏｌ．１，Ｎｏ．２（１９９８），Ｐ１１３〜Ｐ１１８）や、１／８モデル解析（５ｔｈＳｙｍｐｏｓｉｕｍｏｎ ”ＭｉｃｒｏｊｏｉｎｉｎｇａｎｄＡｓｓｅｍｂｌｙＴｈｅｃｈｎｏｌｏｇｙｉｎＥｌｅｃｔｒｏｎｉｃｓ”，Ｐ１４３〜Ｐ１４８）がある。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記したような従来の解析方法では、正確な熱ひずみシミュレーションができるが、３次元モデルを用いているため、モデル図作製と計算に莫大な労力と時間が必要になる。
そこで、本発明は上記問題に鑑み、ＢＧＡ／ＣＳＰをプリント配線基板へ実装した構造モデルを用いて、はんだ接合部の熱ひずみシミュレーションを短時間でしかも精度良く解析できるようにすることを目的とし、また、前記構造モデルを用いて、はんだ接合部の寿命予測を容易にできるようにすることを他の目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、ＢＧＡ／ＣＳＰのプリント配線基板への実装状態を構造モデルとし、実際の温度サイクル試験におけるはんだ接合部の破壊形態に対応した破壊形態対応断面に基づいて２次元モデルを設定し、この２次元モデルに基づいて有限要素法解析を行うことにより、該はんだ接合部に発生する塑性ひずみを計算するようにしたことを特徴としている。
【０００６】
本発明によれば、実際の温度サイクル試験におけるはんだ接合部の破壊形態と一致させた２次元モデルによる有限要素法解析（以下、擬似３次元有限要素法という）を用いるため、従来の３次元モデルによる有限要素法解析に比べて、はんだ接合部の熱ひずみシミュレーションを短時間でしかも精度良く解析できる。また、種々のＢＧＡ／ＣＳＰパッケージ実装構造の最適設計が容易になる。
【０００７】
また、請求項２記載の発明では、上記擬似３次元有限要素法により計算された塑性ひずみと実際の温度サイクル試験から得られるはんだ接合部の熱疲労寿命との関係を示すＳ−Ｎ曲線を作成し、このＳ−Ｎ曲線に基づいてはんだ接合部の熱疲労寿命を予測する工程を備えたことを特徴としており、はんだ接合部の寿命予測を容易にできる。
【０００８】
また、請求項３及び請求項４記載の発明は、２次元モデルを設定する工程における２次元モデルを最適化する具体的手法を提供するものであり、半導体パッケージ及びプリント配線基板の各構成部材のうちはんだ接合部については、破壊形態対応断面と直交する直交面方向への奥行き寸法を一定とし、その他の構成部材については該奥行き寸法を変えることにより、２次元モデルの最適化を行うことを特徴としている。
【０００９】
また、請求項５記載の発明のように、プリント配線基板の一面側にソルダレジストが形成されている場合、２次元モデルにおいて、該はんだバンプと該インタポーザ及び該ソルダレジストとの間に隙間を空けた条件とすれば、はんだ接合部の熱ひずみシミュレーションをより精度良く解析できる。
また、請求項６記載の発明のように、２次元モデルにおいて、はんだ接合部におけるプリント配線基板側のランド部とはんだバンプとの接触角を変えて塑性ひずみの計算を行うようにすれば、はんだ接合部の熱ひずみシミュレーションをより精度良く解析できる。
【００１０】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。図１は、本実施形態に係る半導体パッケージ実装構造の解析方法を示す工程図である。まず、図１に基づいて本解析方法の概略を述べる。解析対象となるＢＧＡ／ＣＳＰパッケージ（半導体パッケージ）を決定する。このＢＧＡ／ＣＳＰは、半導体素子が搭載されたインターポーザに格子状に配列された複数個のはんだバンプを設けてなるもので、複数個のはんだバンプを介してプリント配線基板に接続した実装状態を構成する。
【００１１】
２次元モデル図作成工程Ｓ１では、この実装状態を構造モデルとし、実際の温度サイクル試験におけるはんだ接合部の破壊形態に対応した断面（破壊形態対応断面）に基づいて２次元モデルを作成する。
次に、工程Ｓ２〜Ｓ４によって、この作成された２次元モデルに基づいて有限要素法解析を行うことにより、前記はんだ接合部に発生する塑性ひずみを計算する。まず、物性値入力工程Ｓ２では、実装構造における各構成部材の物性値（弾性率、線膨張係数、ポアソン比、降伏応力）をコンピュータに入力し、奥行き寸法入力工程Ｓ３では、各構成部材の上記破壊形態対応断面に対する奥行き寸法をコンピュータに入力し、最大塑性ひずみε算出工程Ｓ４では、これら２次元モデルに対する入力値を用いた汎用有限要素法により、はんだ接合部に発生する最大塑性ひずみεを算出する。
【００１２】
次に、Ｓ−Ｎ曲線にあてはめる工程Ｓ５及び熱疲労寿命Ｎｆ予測工程Ｓ６では、各種のＢＧＡ／ＣＳＰについて２次元モデル解析及び温度サイクル試験を行い既にデータベース化されたＳ−Ｎ曲線（はんだ接合部の塑性ひずみ（ひずみＳ）と熱疲労寿命（サイクル数Ｎ）との関係を示す曲線）に、所望のＢＧＡ／ＣＳＰについて２次元モデル解析を行って得られた最大塑性ひずみ値を当てはめ、当該パッケージの熱疲労寿命を予測する。
【００１３】
工程Ｓ９にて、この熱疲労寿命予測結果が、追って実施される温度サイクル試験Ｓ７の試験結果Ｓ８と異なる結果となった場合、モデル図修正工程Ｓ１０にて、はんだバンプ断面形状の詳細合わせ込み、はんだバンプ拘束条件変更等によるモデル図変更を行い、２次元モデル図の精度アップを図る。以上の各工程Ｓ１〜Ｓ１０が、本解析方法の概略である。
【００１４】
本解析方法によれば、実際の温度サイクル試験におけるはんだ接合部の破壊形態と一致させた２次元モデルによる有限要素法解析（擬似３次元有限要素法）を用いるため、従来の３次元モデルによる有限要素法解析に比べて、はんだ接合部の熱ひずみシミュレーションを短時間でしかも精度良く解析できる。また、種々のＢＧＡ／ＣＳＰパッケージ実装構造の最適設計が容易になる。
【００１５】
また、本解析方法によれば、上記擬似３次元有限要素法により計算された塑性ひずみと実際の温度サイクル試験から得られるはんだ接合部の熱疲労寿命との関係を示すＳ−Ｎ曲線を作成し、このＳ−Ｎ曲線に基づいてはんだ接合部の熱疲労寿命を予測する工程Ｓ５、Ｓ６を備えているから、はんだ接合部の寿命予測を容易にできる。
【００１６】
次に、具体的な実装構造を図２以下に示し、図１に示す解析方法をより詳細に説明する。解析対象となるＢＧＡ／ＣＳＰ（半導体パッケージ）のプリント配線基板への実装構造の一例を図２の概略断面図に示す。また、図３は該実装構造の概略全体構成を示すもので（ａ）は平面図、（ｂ）は（ａ）中のＡ−Ａ断面図である。
【００１７】
１１はプリント配線基板であり、このプリント配線基板１１においては、一面（パッケージの実装面）側に銅等よりなる複数個のプリント配線基板側ランド１２が形成されている。プリント配線基板１１の一面のうちプリント配線基板側ランド１２以外の部位はソルダレジスト１３により被覆保護され、プリント配線基板側ランド１２は、ソルダレジスト開口部１３ａにより露出している。
【００１８】
１４は本発明でいう半導体パッケージとしてのＣＳＰ（チップサイズパッケージ）であり、該パッケージの基板となる樹脂等よりなるインターポーザ１８を有し、インターポーザ１８の一面側に半導体チップ（本発明の半導体素子に相当）１６がダイアタッチ（接着剤）１７により接着されている。さらに、半導体チップ１６の表面（ダイアタッチ１７と反対側の面）は、モールド樹脂１５により被覆保護されている。
【００１９】
また、インターポーザ１８の一面側には、銅等よりなる複数個のＣＳＰ側ランド１９が形成され、各ＣＳＰ側ランド１９に対応して、インターポーザ１８の一面から他面に貫通する貫通穴としての開口部１８ａが形成されている。そして、インターポーザ１８の他面側には、格子状に配列された複数個のはんだバンプ２１が（図３（ａ）参照）、個々のはんだバンプ２１は、インターポーザ開口部１８ａを介してＣＳＰ側ランド１９に接合されている。
【００２０】
そして、ＣＳＰ１４は、各はんだバンプ２１をプリント配線基板側ランド１２に接合することにより、プリント配線基板１１の一面側に接続される。ここで、各はんだバンプ２１及びこれと接合された両ランド１２、１９が本発明のはんだ接合部に相当する。
また、ＣＳＰ側ランド１９の一部は、ワイヤボンディング等により形成された金ワイヤ２０により、半導体チップ１６の電極パッド（図示せず）と結線されている。
【００２１】
かかる実装構造は、例えば、次のようにして作製できる。開口部１８ａ及びＣＳＰ側ランド１９が形成されたインターポーザ１８の一面に、ダイアタッチ１７を介して半導体チップ１６を接着し、ワイヤボンディングを行った後、樹脂を注入、硬化することでモールド樹脂１５を形成する。次に、はんだボールを用いて、開口部１８ａから各ＣＳＰ側ランド１９に接合されたはんだバンプ２１を形成すると、ＣＳＰ１４が出来上がる。
【００２２】
そして、このＣＳＰ１４を、プリント配線基板１１の一面上に配置し、各はんだバンプ２１をプリント配線基板側ランド１２に接触させ、はんだリフローを行う。こうして、図２に示す実装構造が出来上がる。
かかる実装構造においては、半導体チップ１６とプリント配線基板１１との電気的信号のやりとりは、各ランド１２、１９およびはんだバンプ２１、金ワイヤ２０を介して行われるようになっている。
【００２３】
以下、このような図２及び図３に示す実装構造を解析対象とし、複数個のはんだバンプ２１のピッチを０．５ｍｍとした場合について、図１に示される各工程を説明していく。
２次元モデル図作成工程Ｓ１では、この実装状態を構造モデルとし、実際の温度サイクル試験工程Ｓ７におけるはんだ接合部の破壊形態に対応した断面（破壊形態対応断面）方向に２次元モデルを設定する。例えば、はんだ接合部における実際のクラック進行を明確に表す断面を破壊形態対応断面として選択することができる。
【００２４】
複数個のはんだバンプ２１のピッチを０．５ｍｍとした場合、温度サイクル試験（例えば、−３０℃（３０分）と８０℃（３０分）との繰り返しを１サイクルとする試験）におけるオープン（断線）発生位置は、図３に示す様に、はんだバンプ２１のうちＣＳＰ１４のコーナー部最外端に位置するはんだバンプ２１ａから順次内側に向かって発生した。
【００２５】
一方、上記実装構造について、図４に示す３次元モデル（１／４モデル、メッシュは細線で図示）での有限要素法によるシミュレーションを行ったところ、塑性ひずみが最大となる部位（最大塑性ひずみ部位）が、平面矩形状のＣＳＰ１４におけるコーナー部最外端のはんだバンプ２１ａとなることを確認した。従って、３次元モデル解析によれば、実際の温度サイクル試験によるはんだ接合部の破壊形態と一致する。
【００２６】
図５の左側に示す様に、２次元モデルの断面方向は、最大塑性ひずみ部位を実際の破壊形態及び３次元解析の結果と合わせるため、図５にＢ−Ｂ断面として示す様に、ＣＳＰ１４の対角方向を上記破壊形態対応断面とした。そして、図５の右側に示す様に、２次元モデル（１／４モデル、メッシュは破線で図示）は、上記図４に示す３次元モデルをベースとして同じメッシュサイズ（最小１０μｍ）、同じ拘束条件（つまり、構成部材の配置構成や形状等が同じであること）で作成した。
【００２７】
図５では、破壊形態対応断面において、プリント配線基板１１の基板平面方向をＸ方向とし、このＸ方向と直交するプリント配線基板１１の厚み方向をＹ方向としている。
また、実際の破壊形態と良く対応した３次元モデルの塑性ひずみ値を基準として、この基準値に、本実施形態の２次元モデルによる塑性ひずみ値を一致させる手法として、実装構造の各構成部材（１１〜１３、１５〜１９及び２１）における奥行き寸法を変えることで対応させた。奥行き寸法の考え方を、モールド樹脂１５とはんだバンプ２１を例にとって図６で説明する。
【００２８】
モールド樹脂１５の場合、ＣＳＰ１４の対角方向でみると、破壊形態対応断面上に一辺ＯＡを有し且つ破壊形態対応断面と直交する直交面方向に広がる直角三角形（ハッチングで図示）ＯＡＢが奥行き方向の形状になる。ここで、この直角三角形ＯＡＢと面積が等しく且つ破壊形態対応断面上の一辺ＯＤから上記直交面方向に広がる長方形（破線で図示）ＯＡＣＤを考え、辺ＣＡを奥行き寸法１５ａとした。以下、実際の形状に対して面積が等しくなるように求めた長方形の奥行き寸法を”等価面積での奥行き寸法”と称す。
【００２９】
はんだバンプ２１の場合、奥行き方向の形状が円形であるため、外接四角形（破線で図示）で近似し、奥行き寸法２１ｂを直径の１／２とした。このように、実装構造における他の構成部材（半導体チップ１６、インターポーザ１８やソルダレジスト１３等）についても、同様に、それぞれ、上記直交面方向に広がる実際の面積と等しい面積を有し且つ破壊形態対応断面上の一辺から上記直交面方向に広がる矩形状モデルを設定し、この矩形状モデルに基づいて奥行き寸法を決定するようにした。
【００３０】
ここで、例えば、図７に各構成部材の奥行き寸法を等価面積での奥行き寸法とした場合の平面図（図７（ａ））と正面断面図（図７（ｂ））を示す。該平面図は、上記直交面の上方からみたもの、該正面断面図は、破壊形態対応断面に正対してみたものである。ここで、１５ｂはモールド樹脂１５の奥行き面積、１６ａは半導体チップ１６の奥行き寸法、１６ｂは半導体チップ１６の奥行き面積、２１ｃははんだバンプ２１の奥行き面積である。
【００３１】
以上、図３〜図７を用いて説明したように、２次元モデル図作成工程Ｓ１において、奥行き寸法をパラメータに含む２次元モデル（擬似３次元モデル）が作成される。
次に、物性値入力工程Ｓ２、奥行き寸法入力工程Ｓ３及び最大塑性ひずみε算出工程Ｓ４を行う。即ち、上述のように、作成された擬似３次元モデルを用いて、各構成部材の物性値（弾性率、線膨張係数、ポアソン比、降伏応力）と奥行き寸法をコンピュータに入力し、汎用有限要素法により、各はんだバンプ２１に発生する最大塑性ひずみεを算出する。
【００３２】
例として、図８に、各構成部材の奥行き寸法を一律１ｍｍとした場合と、各部材の奥行き寸法を上述の等価面積での奥行き寸法とした場合とについて計算し、各場合の算出された最大塑性ひずみ（％）を、実際の破壊形態と良く対応した３次元モデルの塑性ひずみ値（基準値Ｐ０）と比較した結果を示す。ここで、前者の場合は、各構成部材の矩形状モデルにおいて他の辺の寸法は変えずに奥行き寸法のみ一律１ｍｍとしたものである。
【００３３】
奥行き寸法一律１ｍｍモデルでは、”モールド樹脂の奥行き面積１５ｂ／はんだバンプの奥行き面積２１ｃ”の比率が小さくなるため、はんだバンプ２１がモールド樹脂１５、プリント配線基板１１等の熱変形から受けるひずみ寄与度が弱くなる。そのため、図８中のプロットＰ１に示す様に、３次元モデルで計算した塑性ひずみ値（基準値Ｐ０）に比べ低い値となった。
【００３４】
一方、すべての構成部材を等価面積での奥行き寸法としたモデルでは、”モールド樹脂の奥行き面積１５ｂ／はんだバンプの奥行き面積２１ｃ”の比率が大きいため、はんだバンプ２１がモールド樹脂１５、プリント配線基板１１等の熱変形から受けるひずみ寄与度が強くなる。そのため、図８中のプロットＤｅ／１に示す様に、基準値Ｐ０に比べ高い値となった。
【００３５】
次に、はんだ接合部、即ち、はんだバンプ２１とプリント配線基板側ランド１２とＣＳＰ側ランド１９を、等価面積での奥行き寸法で一定（はんだバンプ２１の奥行き寸法を０．１２５ｍｍで一定）とし、その他の構成部材１１、１３、１５〜１８の奥行き寸法だけを種々変えて計算した結果を、図８に示す。ここで、図８中、Ｄｅは等価面積での奥行き寸法を表し、プロットＤｅ／２、Ｄｅ／４、Ｄｅ／８、Ｄｅ／１６は、それぞれ、上記その他の構成部材の奥行き寸法をＤｅの１／２、１／４、１／８、１／１６とした場合の最大塑性ひずみを示す。
【００３６】
図８からわかるように、モールド樹脂１５等、その他の構成部材の奥行き寸法を小さくすることによって、塑性ひずみ値は次第に低くなり、３次元モデルの結果（基準値Ｐ０）に近いひずみ値が得られる最適寸法があることがわかった。この解析では、等価面積での奥行き寸法の１／１０（図中、Ｄｅ／１０）が最適であった。
【００３７】
このように、実装構造の各構成部材のうち、はんだ接合部１２、１９及び２１については奥行き寸法を一定とし、その他の構成部材については奥行き寸法を等価面積での奥行き寸法から変えることにより、上記工程Ｓ２〜Ｓ４を実施し、その結果（例えば、上記Ｄｅ／１０という最適値）を、２次元モデル図作成工程Ｓ１に反映させることにより、２次元モデルの最適化を行うことができる。
【００３８】
なお、実装構造によっては、上記の奥行き寸法一律１ｍｍモデルを用いて最適化を行っても良い。
こうして、はんだ接合部における熱ひずみシミュレーションが可能となり、最大塑性ひずみが予測できる。例えば、−３０℃を初期状態とし、８０℃になったときにはんだ接合部がどの程度ひずむかということが予測できる。
【００３９】
さらに、奥行き寸法が上記のＤｅ／１０という最適値である２次元モデル（擬似３次元モデル）に基づいて、はんだバンプ断面形状及びはんだバンプ拘束条件の詳細な検討を行った。
実際の温度サイクル試験におけるはんだ接合部のクラック発生位置は、図９に示す様に、プリント配線基板側ランド１２の近傍から発生したもの（図９（ａ））、ＣＳＰ側インタポーザ開口部１８ａ内のはんだくびれ２１ｄから発生したもの（図９（ｂ））、及び、プリント配線基板側とＣＳＰ側の両方で発生したもの（図９（ｃ））とランダムであり、クラックはすべてはんだバンプ２１内部で発生していた。
【００４０】
図９（ａ）の破壊モードと一致する擬似３次元モデル図の解析条件は、図１０（ａ）に示す様に、はんだバンプ２１に接するＣＳＰ側インタポーザ１８及びプリント配線基板側ソルダレジスト１３は、はんだバンプ２１との間に例えば１０μｍの隙間を設ける条件であることが、種々の拘束条件を検討した結果、わかった。なお、図１０（ｂ）は、この隙間を設けた条件とした擬似３次元モデルに基づいて算出された、はんだバンプ２１内の塑性ひずみ分布を示すものである。
【００４１】
もし、この隙間を設けないと、例えば図１０（ａ）に示す様に、クラック発生位置が、プリント配線基板側ランド１２の近傍ではなく、はんだバンプ２１におけるランド１２から離れた屈曲部Ｋとなってしまい、図９（ａ）の破壊モードと一致しない。この隙間（例えば１０μｍ）を設けた条件とした擬似３次元モデルとすることにより、はんだ接合部の熱ひずみシミュレーションをより精度良く解析できる。
【００４２】
また、図９（ｂ）及び図９（ｃ）の破壊モードは、ＣＳＰ側インタポーザ開口部１８ａ内のはんだくびれ２１ｄが影響していると考えられるが、はんだバンプ２１断面の詳細観察から、プリント配線基板側ソルダレジスト開口部１３ａ内でもくびれていることがわかったので、プリント配線基板側ランド１２とはんだバンプ２１との接触角２１ｅを変えて、はんだバンプ２１における四隅（はんだバンプ左上くびれ部２１ｆ、はんだバンプ右上くびれ部２１ｇ、はんだバンプ右下くびれ部２１ｈ、はんだバンプ左下くびれ部２１ｊ）のひずみ値変化状況を計算した。その結果を図１１に示す。
【００４３】
図１１においては、黒菱形プロットが２１ｆ、黒四角プロットが２１ｇ、白三角プロットが２１ｈ、×プロットが２１ｊを示す。
図１１に示す様に、プリント配線基板側ランド１２とはんだバンプ２１との接触角２１ｅを６０°とすれば、はんだバンプ２１における四隅の塑性ひずみ値はほぼ同じ値になり、図９（ｃ）の破壊モードと一致する。接触角２１ｅを３０°とすれば、はんだバンプ２１上部のくびれ部（２１ｆ、２１ｇ）の塑性ひずみ値が最も大きくなり、図９（ｂ）の破壊モードと一致する。
【００４４】
このように、擬似３次元モデルにおいて、はんだ接合部におけるプリント配線基板側ランド１２（本発明のプリント配線基板側のランド部に相当）とはんだバンプ２１との接触角２１ｅを変えて塑性ひずみの計算を行うようにすれば、はんだ接合部の熱ひずみシミュレーションをより精度良く解析できる。
本具体例において、この擬似３次元モデルを用いた”擬似３次元有限要素法”を使えば、従来の３次元モデルに比べ、２次元モデルでの計算であるため、短時間（３次元モデルに比べ、本例では１／６４に時間短縮）で正確なシミュレーションが行えた。
【００４５】
また、本発明者等の検討によれば、各種のＢＧＡ／ＣＳＰパッケージについても同様に、工程Ｓ１〜工程Ｓ４（２次元モデル解析）と温度サイクル試験工程Ｓ７とを実行したところ、それぞれの最大塑性ひずみ値εとオープン不良発生サイクル数Ｎｆとを両対数グラフにプロットすると、図１２に示す様に、１本の直線（Ｎｆ＝α（ε）^-B）に近似でき、はんだ接合部の熱疲労寿命評価則として一般に知られているＣｏｆｆｉｎ−Ｍａｎｓｏｎ則で評価できることがわかった。
【００４６】
この関係式Ｎｆ＝α（ε）^-Bが、本発明のＳ（ひずみ）−Ｎ（寿命）曲線であり、寿命予測の基準線として使える。
Ｓ−Ｎ曲線にあてはめる工程Ｓ５及び熱疲労寿命Ｎｆ予測工程Ｓ６では、このＳ−Ｎ曲線に、所望のＢＧＡ／ＣＳＰについて２次元モデル解析を行って得られた最大塑性ひずみ値を当てはめ、当該パッケージの熱疲労寿命を予測する。
【００４７】
例えば、図１２は各種のＢＧＡ／ＣＳＰ（ＣＳＰ１〜４及びＢＧＡ１）から得られた寿命予測の基準線（Ｎｆ＝α（ε）^-B）としてのＳ−Ｎ曲線である。図１２中のＣＳＰ１に対し、はんだバンプ形状を変えた解析を前記の２次元モデル（擬似３次元モデル）で実施すると、ひずみ値は、ε（ＣＳＰ１’）となり、Ｓ−Ｎ曲線から、寿命はＮｆ（ＣＳＰ１’）と推定できる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体パッケージ実装構造の解析方法を示す工程図である。
【図２】上記実施形態に係るＢＧＡ／ＣＳＰのプリント配線基板への実装構造の一例を示す概略断面図である。
【図３】図２に示す実装構造の概略全体構成を示す図である。
【図４】上記実施形態に用いた３次元モデル図である。
【図５】上記実施形態に用いた２次元モデル図である。
【図６】上記実施形態に用いた奥行き寸法の考え方を示す図である。
【図７】図５に示す２次元モデルにおいて、各構成部材の奥行き寸法を等価面積での奥行き寸法とした場合を示す図である。
【図８】上記実施形態で得られた３次元モデルでの最大塑性ひずみ値と各構成部材の奥行き寸法を変えた２次元モデルでの最大塑性ひずみ値との比較を示すグラフである。
【図９】上記実施形態に用いたＣＳＰの温度サイクル試験後のクラック発生状況を示す図である。
【図１０】上記実施形態で得られた、はんだ接合部の拘束条件とシミュレーションによるはんだバンプの塑性ひずみ分布を示す図である。
【図１１】上記実施形態で得られた、はんだ接合部におけるプリント配線基板側ランドとはんだバンプとの接触角を変えたときのはんだバンプに発生する塑性ひずみの変化状況を示すグラフである。
【図１２】上記実施形態で得られた、ＢＧＡ／ＣＳＰの最大塑性ひずみとオープン不良サイクル数との関係を示すグラフである。
【符号の説明】
１１…プリント配線基板、１２…プリント配線基板側ランド、
１３…ソルダレジスト、１３ａ…ソルダレジスト開口部、１４…ＣＳＰ、
１５…モールド樹脂、１５ａ…モールド樹脂の奥行き寸法、
１５ｂ…モールド樹脂の奥行き面積、１６…半導体チップ、
１６ａ…半導体チップの奥行き寸法、１６ｂ…半導体チップの奥行き面積、
１７…ダイアタッチ、１８…インターポーザ、１８ａ…インターポーザ開口部、
１９…ＣＳＰ側ランド、２０…金ワイヤ、２１…はんだバンプ、
２１ａ…コーナー部最外端のはんだバンプ、
２１ｂ…はんだバンプの奥行き寸法、２１ｃ…はんだバンプの奥行き面積、
２１ｄ…はんだくびれ、
２１ｅ…プリント配線基板側ランドとはんだバンプとの接触角、
２１ｆ…はんだバンプ左上くびれ部、２１ｇ…はんだバンプ右上くびれ部、
２１ｈ…はんだバンプ右下くびれ部、２１ｊ…はんだバンプ左下くびれ部。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for analyzing a semiconductor package mounting structure that performs thermal strain simulation of a solder joint between a semiconductor package (hereinafter abbreviated as BGA / CSP) having solder bumps in a lattice shape and a printed wiring board.
[0002]
[Prior art]
In general, a BGA (ball grid array) / CSP (chip size package) includes an interposer in which a semiconductor element is mounted on one surface side and a plurality of solder bumps arranged in a grid pattern is formed on the other surface side. A mounting state is achieved by joining the other surface side to one surface side of the printed wiring board via the solder bumps.
[0003]
Conventionally, a general-purpose finite element method analysis based on a three-dimensional model is generally used for a thermal strain simulation of a solder joint of a BGA / CSP using such a mounting state as a structural model. Examples of these are ¼ model analysis using the symmetry of the package (Journal of Electronics Packaging Society vol. 1, No. 2 (1998), P113 to P118), and ８ model analysis (5th Symposium on “Microjoining”). and Assembly Technology in Electronics ", P143-P148).
[0004]
[Problems to be solved by the invention]
However, in the conventional analysis method as described above, an accurate thermal strain simulation can be performed. However, since a three-dimensional model is used, enormous labor and time are required for preparing and calculating a model diagram.
Therefore, in view of the above problems, the present invention aims to be able to analyze a thermal distortion simulation of a solder joint in a short time and with high accuracy using a structural model in which BGA / CSP is mounted on a printed wiring board. Another object of the present invention is to make it possible to easily predict the life of a solder joint using the structural model.
[0005]
[Means for Solving the Problems]
In order to achieve the above object, in the invention described in claim 1, the mounting state of the BGA / CSP on the printed wiring board is used as a structural model, and the failure mode corresponding to the failure mode of the solder joint in the actual temperature cycle test is supported. A two-dimensional model is set based on the cross section, and a plastic strain generated in the solder joint is calculated by performing a finite element method analysis based on the two-dimensional model.
[0006]
According to the present invention, since a finite element method analysis (hereinafter referred to as a quasi-three-dimensional finite element method) using a two-dimensional model matched with a solder joint fracture mode in an actual temperature cycle test is used, the conventional three-dimensional model is used. Compared to the finite element method analysis by, the thermal strain simulation of solder joints can be analyzed in a short time and with high accuracy. Further, it becomes easy to optimally design various BGA / CSP package mounting structures.
[0007]
Further, in the invention described in claim 2, an SN curve showing the relationship between the plastic strain calculated by the pseudo three-dimensional finite element method and the thermal fatigue life of the solder joint obtained from the actual temperature cycle test is prepared. In addition, the method includes a step of predicting the thermal fatigue life of the solder joint based on the SN curve, and the life prediction of the solder joint can be easily performed.
[0008]
Further, the invention described in claim 3 and claim 4 provides a specific method for optimizing the two-dimensional model in the step of setting the two-dimensional model, and each component of the semiconductor package and the printed wiring board is provided. Among them, the solder joint part has a fixed depth dimension in the orthogonal plane direction orthogonal to the fracture mode-corresponding cross section, and the other dimension components are optimized by changing the depth dimension. It is said.
[0009]
Further, when a solder resist is formed on one surface side of the printed wiring board as in the fifth aspect of the invention, a gap is provided between the solder bump and the interposer and the solder resist in the two-dimensional model. If this condition is satisfied, the thermal strain simulation of the solder joint can be analyzed with higher accuracy.
In the two-dimensional model, if the contact angle between the land portion on the printed wiring board side and the solder bump is changed in the two-dimensional model, the plastic strain is calculated. The thermal strain simulation of the joint can be analyzed with higher accuracy.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments shown in the drawings will be described below. FIG. 1 is a process diagram showing a method for analyzing a semiconductor package mounting structure according to the present embodiment. First, an outline of this analysis method will be described based on FIG. A BGA / CSP package (semiconductor package) to be analyzed is determined. This BGA / CSP is composed of a plurality of solder bumps arranged in a grid on an interposer on which semiconductor elements are mounted, and constitutes a mounted state connected to a printed wiring board via a plurality of solder bumps. To do.
[0011]
In the two-dimensional model diagram creating step S1, the mounting state is used as a structural model, and a two-dimensional model is created based on a cross section corresponding to the fracture form of the solder joint in an actual temperature cycle test (fracture form corresponding cross section).
Next, in steps S2 to S4, the plastic strain generated in the solder joint is calculated by performing a finite element method analysis based on the created two-dimensional model. First, in the physical property value input step S2, the physical property values (elastic modulus, linear expansion coefficient, Poisson's ratio, yield stress) of each constituent member in the mounting structure are input to the computer, and in the depth dimension input step S3, The depth dimension for the fracture mode corresponding cross section is input to the computer, and in the maximum plastic strain ε calculation step S4, the maximum plastic strain ε generated in the solder joint is calculated by a general-purpose finite element method using the input values for these two-dimensional models. To do.
[0012]
Next, in the step S5 and the thermal fatigue life Nf prediction step S6 that are applied to the SN curve, two-dimensional model analysis and temperature cycle test are performed on various BGA / CSPs, and the SN curves (solder joints) that are already in the database are obtained. The maximum plastic strain value obtained by performing a two-dimensional model analysis on the desired BGA / CSP is applied to the plastic strain (strain S) and thermal fatigue life (cycle number N) of Predict the thermal fatigue life of
[0013]
In step S9, when the thermal fatigue life prediction result is different from the test result S8 of the temperature cycle test S7 to be performed later, in the model diagram correction step S10, the solder bump cross-sectional shape is adjusted in detail, The model diagram is changed by changing the solder bump restraint conditions, etc., and the accuracy of the two-dimensional model diagram is improved. Each of the above steps S1 to S10 is an outline of this analysis method.
[0014]
This analysis method uses a finite element method analysis (pseudo three-dimensional finite element method) based on a two-dimensional model that matches the fracture form of the solder joint in an actual temperature cycle test. Compared to element method analysis, thermal strain simulation of solder joints can be analyzed in a short time and with high accuracy. Further, it becomes easy to optimally design various BGA / CSP package mounting structures.
[0015]
In addition, according to this analysis method, an SN curve indicating the relationship between the plastic strain calculated by the pseudo three-dimensional finite element method and the thermal fatigue life of the solder joint obtained from the actual temperature cycle test is prepared. Since the steps S5 and S6 for predicting the thermal fatigue life of the solder joint portion are provided based on this SN curve, the life prediction of the solder joint portion can be facilitated.
[0016]
Next, a specific mounting structure is shown in FIG. 2 and the following, and the analysis method shown in FIG. 1 will be described in more detail. An example of a mounting structure of a BGA / CSP (semiconductor package) to be analyzed on a printed wiring board is shown in the schematic cross-sectional view of FIG. 3A and 3B show a schematic overall configuration of the mounting structure, in which FIG. 3A is a plan view and FIG. 3B is a cross-sectional view taken along line AA in FIG.
[0017]
Reference numeral 11 denotes a printed wiring board. In this printed wiring board 11, a plurality of printed wiring board side lands 12 made of copper or the like are formed on one surface (package mounting surface) side. A portion of one surface of the printed wiring board 11 other than the printed wiring board side land 12 is covered and protected by the solder resist 13, and the printed wiring board side land 12 is exposed by the solder resist opening 13a.
[0018]
Reference numeral 14 denotes a CSP (chip size package) as a semiconductor package according to the present invention, which has an interposer 18 made of a resin or the like as a substrate of the package. Equivalent) 16 is bonded by a die attach (adhesive) 17. Furthermore, the surface of the semiconductor chip 16 (the surface opposite to the die attach 17) is covered and protected by the mold resin 15.
[0019]
A plurality of CSP-side lands 19 made of copper or the like are formed on one surface side of the interposer 18, and openings corresponding to the CSP-side lands 19 are formed as through holes penetrating from one surface of the interposer 18 to the other surface. A portion 18a is formed. On the other surface side of the interposer 18, a plurality of solder bumps 21 arranged in a lattice pattern (see FIG. 3A), each solder bump 21 is connected to the CSP side land via the interposer opening 18a. 19 is joined.
[0020]
The CSP 14 is connected to one surface side of the printed wiring board 11 by bonding each solder bump 21 to the printed wiring board side land 12. Here, each solder bump 21 and both lands 12 and 19 joined thereto correspond to the solder joint portion of the present invention.
A part of the CSP side land 19 is connected to an electrode pad (not shown) of the semiconductor chip 16 by a gold wire 20 formed by wire bonding or the like.
[0021]
Such a mounting structure can be manufactured as follows, for example. The semiconductor chip 16 is bonded to one surface of the interposer 18 in which the opening 18a and the CSP-side land 19 are formed via the die attach 17, wire bonding is performed, and then the resin is injected and cured, whereby the mold resin 15 is obtained. Form. Next, when the solder bump 21 joined to each CSP side land 19 from the opening 18a is formed using a solder ball, the CSP 14 is completed.
[0022]
And this CSP14 is arrange | positioned on one surface of the printed wiring board 11, each solder bump 21 is made to contact the printed wiring board side land 12, and solder reflow is performed. Thus, the mounting structure shown in FIG. 2 is completed.
In such a mounting structure, electrical signals are exchanged between the semiconductor chip 16 and the printed wiring board 11 via the lands 12 and 19, the solder bumps 21, and the gold wires 20.
[0023]
Hereinafter, each process shown in FIG. 1 will be described in the case where the mounting structure shown in FIGS. 2 and 3 is an analysis target and the pitch of the plurality of solder bumps 21 is 0.5 mm.
In the two-dimensional model diagram creating step S1, this mounting state is used as a structural model, and a two-dimensional model is set in the cross section corresponding to the fracture form of the solder joint in the actual temperature cycle test process S7 (fracture form corresponding cross section). For example, a cross section that clearly represents the actual crack progress in the solder joint can be selected as the cross section corresponding to the fracture mode.
[0024]
When the pitch of the plurality of solder bumps 21 is 0.5 mm, open (disconnection) in a temperature cycle test (for example, a test in which a cycle of −30 ° C. (30 minutes) and 80 ° C. (30 minutes) is set to one cycle) 3) As shown in FIG. 3, the generation position was generated inward from the solder bump 21a located at the outermost end of the corner portion of the CSP 14 among the solder bumps 21.
[0025]
On the other hand, when the above-mentioned mounting structure was simulated by the finite element method using the three-dimensional model shown in FIG. 4 (1/4 model, mesh is shown by a thin line), the maximum plastic strain region (maximum plastic strain region) ) Was confirmed to be the solder bump 21a at the outermost end of the corner in the flat rectangular CSP14. Therefore, according to the three-dimensional model analysis, it agrees with the fracture form of the solder joint part by the actual temperature cycle test.
[0026]
As shown on the left side of FIG. 5, the cross-sectional direction of the two-dimensional model is such that the maximum plastic strain site matches the actual fracture mode and the result of the three-dimensional analysis. The diagonal direction was taken as the cross section corresponding to the fracture mode. As shown on the right side of FIG. 5, the two-dimensional model (1/4 model, mesh is indicated by a broken line) is based on the three-dimensional model shown in FIG. 4 and has the same mesh size (minimum 10 μm) and the same constraint conditions. (That is, the arrangement configuration and shape of the constituent members are the same).
[0027]
In FIG. 5, in the cross section corresponding to the destructive form, the substrate plane direction of the printed wiring board 11 is the X direction, and the thickness direction of the printed wiring board 11 orthogonal to the X direction is the Y direction.
Further, as a method of matching the plastic strain value according to the two-dimensional model of the present embodiment with this reference value based on the plastic strain value of the three-dimensional model that corresponds well with the actual fracture mode, each component of the mounting structure ( It respond | corresponded by changing the depth dimension in 11-13, 15-19, and 21). The concept of the depth dimension will be described with reference to FIG. 6 taking the mold resin 15 and the solder bump 21 as an example.
[0028]
In the case of the mold resin 15, when viewed in the diagonal direction of the CSP 14, a right-angled triangle (shown by hatching) OAB having one side OA on the fracture mode-corresponding cross section and extending in an orthogonal plane direction perpendicular to the fracture mode-corresponding cross section It becomes the shape. Here, a rectangle (shown by a broken line) OACD having the same area as the right triangle OAB and extending in the orthogonal plane direction from one side OD on the fracture mode corresponding cross section is considered, and the side CA is set to a depth dimension 15a. Hereinafter, the rectangular depth dimension obtained so that the area is equal to the actual shape is referred to as a “depth dimension with an equivalent area”.
[0029]
In the case of the solder bump 21, since the shape in the depth direction is circular, it is approximated by a circumscribed square (illustrated by a broken line), and the depth dimension 21b is set to ½ of the diameter. As described above, the other constituent members (semiconductor chip 16, interposer 18, solder resist 13 and the like) in the mounting structure also have an area equal to the actual area spreading in the orthogonal plane direction and are in a destructive form. A rectangular model extending in the orthogonal plane direction from one side on the corresponding cross section was set, and the depth dimension was determined based on this rectangular model.
[0030]
Here, for example, FIG. 7 shows a plan view (FIG. 7 (a)) and a front sectional view (FIG. 7 (b)) when the depth dimension of each component is the depth dimension in the equivalent area. The plan view is viewed from above the orthogonal plane, and the front cross-sectional view is viewed from the cross section corresponding to the fracture mode. Here, 15 b is the depth area of the mold resin 15, 16 a is the depth dimension of the semiconductor chip 16, 16 b is the depth area of the semiconductor chip 16, and 21 c is the depth area of the solder bump 21.
[0031]
As described above with reference to FIGS. 3 to 7, in the two-dimensional model diagram creating step S1, a two-dimensional model (pseudo three-dimensional model) including the depth dimension as a parameter is created.
Next, a physical property value input step S2, a depth dimension input step S3, and a maximum plastic strain ε calculation step S4 are performed. That is, as described above, using the created pseudo three-dimensional model, the physical property values (elastic modulus, linear expansion coefficient, Poisson's ratio, yield stress) and depth dimensions of each component are input to the computer, and the general-purpose finite element The maximum plastic strain ε generated in each solder bump 21 is calculated by the method.
[0032]
As an example, FIG. 8 shows the case where the depth dimension of each component member is uniformly 1 mm and the case where the depth dimension of each member is the depth dimension in the above-mentioned equivalent area. The result of comparing the plastic strain (%) with the plastic strain value (reference value P0) of the three-dimensional model well corresponding to the actual fracture mode is shown. In the former case, only the depth dimension is uniformly set to 1 mm without changing the dimensions of the other sides in the rectangular model of each component.
[0033]
In the uniform depth dimension 1 mm model, since the ratio of “mold resin depth area 15b / solder bump depth area 21c” is small, the contribution of strain to the solder bump 21 from thermal deformation of the mold resin 15, the printed wiring board 11, and the like. Becomes weaker. Therefore, as shown in plot P1 in FIG. 8, the value was lower than the plastic strain value (reference value P0) calculated by the three-dimensional model.
[0034]
On the other hand, in the model in which all the constituent members have depth dimensions in the equivalent area, the ratio of “mold resin depth area 15b / solder bump depth area 21c” is large, so that the solder bump 21 is the mold resin 15, the printed wiring board. The strain contribution from thermal deformation such as 11 becomes stronger. Therefore, as indicated by plot De / 1 in FIG. 8, the value is higher than the reference value P0.
[0035]
Next, the solder joint portion, that is, the solder bump 21, the printed wiring board side land 12 and the CSP side land 19 is made constant in the depth dimension in the equivalent area (the depth dimension of the solder bump 21 is constant at 0.125 mm), FIG. 8 shows the calculation results obtained by changing only the depth dimensions of the other constituent members 11, 13, 15-18. Here, in FIG. 8, De represents the depth dimension in the equivalent area, and the plots De / 2, De / 4, De / 8, and De / 16 each represent the depth dimension of the above-described other components as 1 of De. The maximum plastic strain in the case of / 2, 1/4, 1/8, and 1/16 is shown.
[0036]
As can be seen from FIG. 8, by reducing the depth dimension of the other components such as the mold resin 15, the plastic strain value gradually decreases, and a strain value close to the result of the three-dimensional model (reference value P0) is obtained. It has been found that there is an optimal dimension. In this analysis, 1/10 of the depth dimension in the equivalent area (De / 10 in the figure) was optimal.
[0037]
As described above, among the respective components of the mounting structure, the solder joints 12, 19, and 21 have the same depth dimension, and the other components have the depth dimension changed from the depth dimension in the equivalent area. The two-dimensional model can be optimized by performing steps S2 to S4 and reflecting the result (for example, the optimum value of De / 10) in the two-dimensional model diagram creating step S1.
[0038]
Depending on the mounting structure, optimization may be performed using the above-described uniform 1 mm depth dimension model.
Thus, a thermal strain simulation at the solder joint can be performed, and the maximum plastic strain can be predicted. For example, it can be predicted how much the solder joint is distorted when the initial state is -30 ° C and the temperature reaches 80 ° C.
[0039]
Further, based on the two-dimensional model (pseudo three-dimensional model) in which the depth dimension is the optimum value of De / 10, detailed examination of the solder bump cross-sectional shape and the solder bump restraint condition was performed.
As shown in FIG. 9, the crack occurrence position in the solder joint portion in the actual temperature cycle test is generated from the vicinity of the printed wiring board side land 12 (FIG. 9A), and in the CSP side interposer opening 18 a. Random ones are generated from the solder constriction 21d (FIG. 9B) and those generated on both the printed wiring board side and the CSP side (FIG. 9C), and all cracks are inside the solder bumps 21. It has occurred.
[0040]
As shown in FIG. 10A, the CSP-side interposer 18 and the printed wiring board-side solder resist 13 in contact with the solder bump 21 are analyzed conditions of the pseudo three-dimensional model diagram that matches the destruction mode of FIG. As a result of studying various restraint conditions, it was found that the gap is, for example, 10 μm between the solder bumps 21. FIG. 10B shows a plastic strain distribution in the solder bump 21 calculated based on a pseudo three-dimensional model with the gap provided.
[0041]
If this gap is not provided, for example, as shown in FIG. 10 (a), the crack generation position is not the vicinity of the printed wiring board side land 12, but a bent portion K apart from the land 12 in the solder bump 21. Therefore, it does not coincide with the destruction mode of FIG. By using a pseudo three-dimensional model with this gap (for example, 10 μm) as a condition, the thermal strain simulation of the solder joint can be analyzed with higher accuracy.
[0042]
9B and 9C are considered to be affected by the solder constriction 21d in the CSP-side interposer opening 18a. From the detailed observation of the cross section of the solder bump 21, the printed wiring Since the constriction is found also in the board side solder resist opening 13a, the contact angle 21e between the printed wiring board side land 12 and the solder bump 21 is changed to change the four corners (the solder bump upper left constricted part 21f, The strain value change situation of the solder bump upper right constricted portion 21g, the solder bump lower right constricted portion 21h, and the solder bump lower left constricted portion 21j) was calculated. The result is shown in FIG.
[0043]
In FIG. 11, the black rhombus plot is 21f, the black square plot is 21g, the white triangle plot is 21h, and the x plot is 21j.
As shown in FIG. 11, if the contact angle 21e between the printed wiring board side land 12 and the solder bump 21 is 60 °, the plastic strain values at the four corners of the solder bump 21 are substantially the same, and FIG. It matches the destruction mode. If the contact angle 21e is 30 °, the plastic strain value of the constricted portion (21f, 21g) at the upper part of the solder bump 21 becomes the largest, which coincides with the fracture mode of FIG. 9B.
[0044]
Thus, in the pseudo three-dimensional model, the plastic strain is calculated by changing the contact angle 21e between the printed wiring board side land 12 (corresponding to the printed wiring board side land part of the present invention) and the solder bump 21 in the solder joint. If this is performed, the thermal strain simulation of the solder joint can be analyzed with higher accuracy.
In this specific example, if the “pseudo three-dimensional finite element method” using this pseudo three-dimensional model is used, the calculation is based on the two-dimensional model compared to the conventional three-dimensional model. In comparison, in this example, accurate simulation could be performed with a time reduction of 1/64).
[0045]
Further, according to the study by the present inventors, when various steps of SGA to S4 (two-dimensional model analysis) and the temperature cycle test step S7 are similarly performed on various BGA / CSP packages, the maximum plasticity of each is obtained. When the strain value ε and the number of open failure occurrence cycles Nf are plotted in a log-log graph, as shown in FIG. 12, it can be approximated to one straight line (Nf = α (ε) ^−B ), and thermal fatigue of the solder joint portion It was found that the evaluation can be made by the Coffin-Manson rule, which is generally known as the life evaluation rule.
[0046]
This relational expression Nf = α (ε) ^−B is the S (strain) -N (life) curve of the present invention and can be used as a reference line for life prediction.
In step S5 and thermal fatigue life Nf prediction step S6 applied to the SN curve, the maximum plastic strain value obtained by performing the two-dimensional model analysis on the desired BGA / CSP is applied to the SN curve, and the package Predict the thermal fatigue life of
[0047]
For example, FIG. 12 is an SN curve as a life prediction reference line (Nf = α (ε) ^−B ) obtained from various BGA / CSPs (CSP 1 to 4 and BGA 1). When the analysis in which the solder bump shape is changed with respect to CSP1 in FIG. 12 is performed with the above-described two-dimensional model (pseudo three-dimensional model), the strain value becomes ε (CSP1 ′). It can be estimated as Nf (CSP1 ′).
[Brief description of the drawings]
FIG. 1 is a process diagram showing a method for analyzing a semiconductor package mounting structure according to an embodiment of the present invention.
FIG. 2 is a schematic cross-sectional view showing an example of a mounting structure of a BGA / CSP according to the embodiment on a printed wiring board.
3 is a diagram showing a schematic overall configuration of the mounting structure shown in FIG. 2;
FIG. 4 is a three-dimensional model diagram used in the embodiment.
FIG. 5 is a two-dimensional model diagram used in the embodiment.
FIG. 6 is a diagram showing the concept of depth dimensions used in the embodiment.
7 is a diagram showing a case where the depth dimension of each constituent member is a depth dimension with an equivalent area in the two-dimensional model shown in FIG. 5;
FIG. 8 is a graph showing a comparison between the maximum plastic strain value in the three-dimensional model obtained in the embodiment and the maximum plastic strain value in a two-dimensional model in which the depth dimension of each constituent member is changed.
FIG. 9 is a diagram showing a crack generation state after a temperature cycle test of the CSP used in the embodiment.
FIG. 10 is a diagram showing the constraint condition of the solder joint obtained in the embodiment and the plastic strain distribution of the solder bump by simulation.
FIG. 11 is a graph showing a change state of plastic strain generated in a solder bump when the contact angle between the printed wiring board side land and the solder bump in the solder joint is changed, obtained in the embodiment.
FIG. 12 is a graph showing the relationship between the maximum plastic strain of BGA / CSP and the number of open failure cycles obtained in the embodiment.
[Explanation of symbols]
11 ... printed wiring board, 12 ... printed wiring board side land,
13 ... Solder resist, 13a ... Solder resist opening, 14 ... CSP,
15 ... Mold resin, 15a ... Depth dimension of mold resin,
15b ... Depth area of mold resin, 16 ... Semiconductor chip,
16a: Depth dimension of semiconductor chip, 16b: Depth area of semiconductor chip,
17 ... Dia attach, 18 ... Interposer, 18a ... Interposer opening,
19 ... CSP side land, 20 ... gold wire, 21 ... solder bump,
21a ... Solder bump at the outermost end of the corner,
21b: Depth dimension of solder bump, 21c: Depth area of solder bump,
21d ... Solder constriction,
21e: Contact angle between the printed wiring board side land and the solder bump,
21f ... Constriction part on the upper left of the solder bump, 21g ... Constriction part on the upper right of the solder bump,
21h: Solder bump lower right neck portion, 21j: Solder bump lower left neck portion.

Claims

Mounting state of a semiconductor package in which a semiconductor package in which a plurality of solder bumps arranged in a lattice pattern is provided on an interposer on which semiconductor elements are mounted is connected to a printed wiring board via the plurality of solder bumps Is an analysis method using as a structural model,
A step (S1) of setting a two-dimensional model based on a fracture mode corresponding cross section corresponding to a fracture mode of a solder joint in an actual temperature cycle test;
A method for analyzing a semiconductor package mounting structure comprising the steps (S2 to S4) of calculating plastic strain generated in the solder joint by performing finite element analysis based on the two-dimensional model .

An SN curve indicating the relationship between the plastic strain calculated based on the two-dimensional model and the thermal fatigue life of the solder joint obtained from the actual temperature cycle test is prepared, and based on the SN curve. The method for analyzing a semiconductor package mounting structure according to claim 1, further comprising a step (S5, S6) of predicting a thermal fatigue life of the solder joint.

In the step (S1) of setting the two-dimensional model, the depth dimension in the orthogonal plane direction orthogonal to the fracture mode corresponding cross section is set for the solder joints among the constituent members of the semiconductor package and the printed wiring board. 3. The method for analyzing a semiconductor package mounting structure according to claim 1, wherein the two-dimensional model is optimized by changing the depth dimension for other components.

For each component of the semiconductor package and the printed wiring board, a rectangular model having an area equal to the actual area extending in the orthogonal plane direction and extending in the orthogonal plane direction from one side on the cross section corresponding to the destruction mode Set
4. The semiconductor package mounting structure analysis method according to claim 3, wherein the depth dimension is determined based on the rectangular model.

A solder resist is formed on one surface side of the printed wiring board, and in the two-dimensional model, a condition is provided in which a gap is provided between the solder bump, the interposer, and the solder resist. Item 5. A method for analyzing a semiconductor package mounting structure according to any one of Items 1 to 4.

6. The plastic strain is calculated by changing a contact angle between a land portion on the printed wiring board side in the solder joint and the solder bump in the two-dimensional model. The analysis method of the semiconductor package mounting structure as described in one.