JP4096383B2 - Solid-state imaging device - Google Patents

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【０００１】
【発明の属する技術分野】
本発明は、受光素子から得られる被写体の画像情報をデジタル信号化して出力する固体撮像装置、及び、受光素子から得られる被写体画像の二値化信号を出力する固体撮像装置に関する。
【０００２】
【従来の技術】
従来、固体撮像装置として、受光素子から得られる信号電荷をＣＣＤ回路からなる電荷転送路を介して出力回路に転送し、被写体画像情報をアナログ輝度信号として外部に出力するＣＣＤ型固体撮像装置が提案されている。
【０００３】
【発明が解決しようとする課題】
ところで、近年、撮像装置から画像信号を直接取り込むようにしたデジタル機器が販売されているが、このようなデジタル機器に従来のＣＣＤ型固体撮像装置を備える撮像装置を接続する場合には、デジタル機器側にＡ／Ｄコンバータ（アナログ／デジタル変換器）を備えるか、撮像装置側にＡ／Ｄコンバータを備えるか、ＣＣＤ型固体撮像装置を構成するチップにＡ／Ｄコンバータを搭載する必要がある。
【０００４】
ここに、たとえば、１００万画素クラスの撮像装置を構成する場合には、アナログ輝度信号のデジタル輝度信号への変換を高速に行う必要があるが、このような高速変換を行うことができるＡ／Ｄコンバータは、回路構成が複雑であり、これを独立したチップに形成して使用する場合には、画像システムの価格の上昇を招いてしまうという問題点があった。
【０００５】
また、ＣＣＤ型固体撮像装置を構成するチップにＡ／Ｄコンバータを搭載する場合には、独立したチップからなるＡ／Ｄコンバータを必要としないが、このようにする場合には、ＣＣＤ型固体撮像装置を構成するチップが大型化し、ＣＣＤ型固体撮像装置の価格の上昇を招き、同じく画像システムの価格の上昇を招いてしまうという問題点があった。
【０００６】
本発明は、かかる点に鑑み、Ａ／Ｄコンバータを使用することなく、簡単な構成で、被写体画像情報をデジタル信号化して出力することができるようにし、撮像装置全体の小型化と、撮像装置の消費電力の低減化と、画像システムの価格の低減化とを図ることができるようにした固体撮像装置、及び、受光素子から得られる被写体画像の二値化信号像を容易かつ高速に得ることができるようにした固体撮像装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明中、第１の発明の固体撮像装置は、受光素子と、しきい値信号生成用クロックをカウントするしきい値信号生成用カウンタの出力をアナログ変換してしきい値信号を出力するしきい値信号生成回路と、受光素子から得られるアナログ輝度信号の電圧値をしきい値信号の各電圧値と順に比較し、しきい値信号の各電圧値に対する受光素子から得られる点画像の二値化信号を生成する二値化信号生成回路と、二値化信号のレベルの変化を検知し、二値化信号のレベルが変化した時のしきい値信号生成用カウンタの出力値をアナログ輝度信号をデジタル変換してなるデジタル輝度信号として出力する二値化信号デコーダとを備えているというものである。
【０００８】
本発明中、第１の発明によれば、Ａ／Ｄコンバータを使用することなく、簡単な構成で、受光素子から得られる点画像のデジタル信号値を出力することができる。
【０００９】
本発明中、第２の発明の固体撮像装置は、一列に配列した第１、第２、・・・第ｍの受光素子からなる第１、第２、・・・第ｍの画素を有する受光部と、第１、第２、・・・第ｍの受光素子から得られる第１、第２、・・・第ｍのアナログ輝度信号を同時にサンプルホールドする第１、第２、・・・第ｍのサンプルホールド回路と、アドレスクロックに同期して第１、第２、・・・第ｍのサンプルホールド回路から第１、第２、・・・第ｍのアナログ輝度信号を順に読み出すアナログ輝度信号読出回路と、しきい値信号生成用クロックをカウントするしきい値信号生成用カウンタの出力をアナログ変換してしきい値信号を出力するしきい値信号生成回路と、第１、第２、・・・第ｍのサンプルホールド回路から順に読み出される第１、第２、・・・第ｍのアナログ輝度信号の電圧値をしきい値信号の各電圧値と順に比較し、しきい値信号の各電圧値に対する受光部により得られる１次元画像の二値化信号を生成する二値化信号生成回路とを備えているというものである。
【００１０】
本発明中、第２の発明によれば、簡単な構成で、受光部から得られる１次元画像の二値化信号像を容易かつ高速に得ることができる。
【００１１】
本発明中、第３の発明の固体撮像装置は、第２の発明において、アナログ輝度信号読出回路は、アドレスクロックをカウントし、第１、第２、・・・第ｍの画素を選択するための第１、第２、・・・第ｍのアドレス信号を順に出力するアドレスカウンタと、第１、第２、・・・第ｍのアドレス信号をデコードし、第１、第２、・・・第ｍの画素を選択する第１、第２、・・・第ｍのセレクト信号を順に出力するアドレスデコーダと、第１、第２、・・・第ｍのセレクト信号により第１、第２、・・・第ｍのサンプルホールド回路を順に選択し、第１、第２、・・・第ｍのサンプルホールド回路から第１、第２、・・・第ｍのアナログ輝度信号を順に読み出すセレクト回路とを備えているというものである。
【００１２】
本発明中、第４の発明の固体撮像装置は、第３の発明において、二値化信号生成回路は、第１、第２、・・・第ｍのサンプルホールド回路から順に読み出される第１、第２、・・・第ｍのアナログ輝度信号の電圧値をしきい値信号の各電圧値と順に比較する比較器と、比較器から出力される二値化信号をアドレスクロックに同期させてシフトし、第１、第２、・・・第ｍのサンプルホールド回路からの第１、第２、・・・第ｍのアナログ輝度信号の読み出しの繰り返し周期分だけ遅延して出力するシフトレジスタとを備えているというものである。
【００１３】
本発明中、第５の発明の固体撮像装置は、第４の発明において、シフトレジスタから出力される二値化信号のエッジを検知し、エッジ検知時のしきい値信号生成用カウンタの出力値を、二値化信号の一方のレベルの端部のレベル発生元の画素の輝度情報として出力すると共に、二値化信号の一方のレベルの端部のレベル発生元の画素のアドレスを出力する二値化信号デコーダを備えているというものである。
【００１４】
本発明中、第５の発明によれば、Ａ／Ｄコンバータを使用することなく、簡単な構成で、受光部から得られる１次元画像の画像情報をデジタル信号化して出力することができる。
【００１５】
本発明中、第６の発明の固体撮像装置は、第５の発明において、二値化信号デコーダは、二値化信号の立ち上がりエッジを検知した時は、立ち上がりエッジ検知パルスを出力する立ち上がりエッジ検知回路と、二値化信号の立ち下がりエッジを検知した時は、立ち下がりエッジ検知パルスを出力する立ち下がりエッジ検知回路と、立ち上がりエッジ検知パルス又は立ち下がりエッジ検知パルスが出力された時は、しきい値信号生成用カウンタの出力値をラッチして出力するデータラッチ回路と、立ち上がりエッジ検知パルスが出力された時は、アドレスカウンタから出力されるアドレス信号の値に１を加算し、立ち下がりエッジ検知パルスが出力された時は、アドレスカウンタから出力されるアドレス信号の値から１を減算する加減算回路と、立ち上がりエッジ検知パルス又は立ち下がりエッジ検知パルスが出力された時は、加減算回路の出力値をラッチして出力するアドレスラッチ回路とを備えているというものである。
【００１６】
本発明中、第７の発明の固体撮像装置は、一列に配列した第１、第２、・・・第ｍの受光素子からなる第１、第２、・・・第ｍの画素を有する第１、第２、・・・第ｎの画素列を第１、第２、・・・第ｍの画素の配列方向と直交する方向に配列してなる受光部と、第１、第２、・・・第ｍの受光素子から得られる第１、第２、・・・第ｍのアナログ輝度信号をサンプルホールドする第１、第２、・・・第ｍのサンプルホールド回路を第１、第２、・・・第ｎの画素列ごとに設けてなるサンプルホールド回路部と、アドレスクロックに同期して第１〜第ｎの画素列の第１、第２、・・・第ｍのサンプルホールド回路から第１、第２、・・・第ｍのアナログ輝度信号を順に読み出すアナログ輝度信号読出回路と、しきい値信号生成用クロックをカウントするしきい値信号生成用カウンタの出力値をアナログ変換してしきい値信号を出力するしきい値信号生成回路と、第１〜第ｎの画素列の第１、第２、・・・第ｍのサンプルホールド回路から順に読み出される第１、第２、・・・第ｍのアナログ輝度信号の電圧値をしきい値信号の各電圧値と順に比較し、しきい値信号の各電圧値に対する受光部から得られる２次元画像の二値化信号を生成する二値化信号生成回路とを備えているというものである。
【００１７】
本発明中、第７の発明によれば、簡単な構成で、受光部から得られる２次元画像の二値化信号像を容易かつ高速に得ることができる。
【００１８】
本発明中、第８の発明の固体撮像装置は、第７の発明において、アナログ輝度信号読出回路は、アドレスクロックをカウントし、第１〜第ｎの画素列の第１、第２、・・・第ｍの画素を選択するための第１、第２、・・・第ｍのアドレス信号を順に出力するアドレスカウンタと、第１、第２、・・・第ｍのアドレス信号をデコードし、第１〜第ｎの画素列の第１、第２、・・・第ｍの画素を選択する第１、第２、・・・第ｍのセレクト信号を順に出力するアドレスデコーダと、第１、第２、・・・第ｍのセレクト信号により第１〜第ｎの画素列の第１、第２、・・・第ｍのサンプルホールド回路を順に選択し、第１〜第ｎの画素列の第１、第２、・・・第ｍのサンプルホールド回路から第１、第２、・・・第ｍのアナログ輝度信号を順に読み出すセレクト回路とを備えているというものである。
【００１９】
本発明中、第９の発明の固体撮像装置は、第８の発明において、二値化信号生成回路は、第１、第２、・・・第ｎの画素列の第１〜第ｍのサンプルホールド回路から順に読み出される第１、第２、・・・第ｎの画素列の第１〜第ｍのアナログ輝度信号の電圧値をしきい値信号の各電圧値と順に比較する第１、第２、・・・第ｎの比較器と、第１、第２、・・・第ｎの比較器から出力される第１、第２、・・・第ｎの二値化信号をアドレスクロックに同期させてシフトし、各画素列の第１〜第ｍのサンプルホールド回路からの第１〜第ｍのアナログ輝度信号の読み出しの繰り返し周期分だけ遅延して出力する第１、第２、・・・第ｎのシフトレジスタとを備えているというものである。
【００２０】
本発明中、第１０の発明の固体撮像装置は、第９の発明において、第ｉ（但し、ｉ＝１、２、・・・ｎである。）のシフトレジスタから出力される第ｉの二値化信号のエッジを検知し、エッジ検知時のしきい値信号生成用カウンタの出力値を、第ｉの二値化信号の一方のレベルの端部のレベル発生元の画素の輝度情報として出力すると共に、第ｉの二値化信号の一方のレベルの端部のレベル発生元の画素のアドレスを出力する第ｉの単位二値化信号デコーダを備えているというものである。
【００２１】
本発明中、第１０の発明によれば、Ａ／Ｄコンバータを使用することなく、簡単な構成で、受光部から得られる２次元画像の画像情報をデジタル信号化して出力することができる。
【００２２】
本発明中、第１１の発明の固体撮像装置は、第１０の発明において、第ｉの二値化信号デコーダは、第ｉの二値化信号の立ち上がりエッジを検知した時は、第ｉの立ち上がりエッジ検知パルスを出力する第ｉの立ち上がりエッジ検知回路と、第ｉの二値化信号の立ち下がりエッジを検知した時は、第ｉの立ち下がりエッジ検知パルスを出力する第ｉの立ち下がりエッジ検知回路と、第ｉの立ち上がりエッジ検知パルス又は第ｉの立ち下がりエッジ検知パルスが出力された時は、しきい値信号生成用カウンタの出力値をラッチして出力する第ｉのデータラッチ回路と、第ｉの立ち上がりエッジ検知パルスが出力された時は、アドレスカウンタから出力されるアドレス信号の値に１を加算し、第ｉの立ち下がりエッジ検知パルスが出力された時は、アドレスカウンタから出力されるアドレス信号の値から１を減算する第ｉの加減算回路と、第ｉの立ち上がりエッジ検知パルス又は第ｉの立ち下がりエッジ検知パルスが出力された時は、第ｉの加減算回路の出力値をラッチして出力する第ｉのアドレスラッチ回路とを備えているというものである。
【００２３】
本発明中、第１２の発明の固体撮像装置は、一列に配列した第１、第２、・・・第ｍの受光素子からなる第１、第２、・・・第ｍの画素を有する第１、第２、・・・第ｎの画素列を第１、第２、・・・第ｍの画素の配列方向と直交する方向に配列してなる受光部と、第１、第２、・・・第ｍの受光素子から得られる第１、第２、・・・第ｍのアナログ輝度信号をサンプルホールドする第１、第２、・・・第ｍのサンプルホールド回路を第１、第２、・・・第ｎの画素列ごとに設けてなるサンプルホールド回路部と、水平アドレスクロックに同期して第１の画素列の第１、第２、・・・第ｍのサンプルホールド回路から順に第１、第２、・・・第ｍのアナログ輝度信号を順に読み出すアナログ輝度信号読出回路と、しきい値信号生成用クロックをカウントするしきい値信号生成用カウンタの出力値をアナログ変換してしきい値信号を出力するしきい値信号生成回路と、第１の画素列の第１、第２、・・・第ｍのサンプルホールド回路から順に読み出される第１〜第ｎの画素列の第１、第２、・・・第ｍのアナログ輝度信号の電圧値をしきい値信号の各電圧値と順に比較し、しきい値信号の各電圧値に対する受光部から得られる２次元画像の二値化信号を生成する二値化信号生成回路とを備えているというものである。
【００２４】
本発明中、第１２の発明によれば、簡単な構成で、受光部から得られる２次元画像の二値化信号像を容易かつ高速に得ることができる。
【００２５】
本発明中、第１３の発明の固体撮像装置は、第１２の発明において、アナログ輝度信号読出回路は、垂直アドレスクロックをカウントし、第１、第２、・・・第ｎの画素列を順に選択する画素列選択回路と、水平アドレスクロックをカウントし、第１、第２、・・・第ｎの画素列の第１、第２、・・・第ｍの画素を順に選択するための第１、第２、・・・第ｍの水平アドレス信号を出力する水平アドレスカウンタと、第１、第２、・・・第ｍの水平アドレス信号をデコードし、第１〜第ｎの画素列の第１、第２、・・・第ｍの画素を選択するための第１、第２、・・・第ｍの水平セレクト信号を順に出力する水平アドレスデコーダと、第１、第２、・・・第ｍの水平セレクト信号により第１〜第ｎの画素列の第１、第２、・・・第ｍのサンプルホールド回路を順に選択し、第１〜第ｎの画素列の第１、第２、・・・第ｍのサンプルホールド回路から第１、第２、・・・第ｍのアナログ輝度信号を順に読み出す水平セレクト回路とを備えているというものである。
【００２６】
本発明中、第１４の発明の固体撮像装置は、第１３の発明において、二値化信号生成回路は、第１の画素列の第１、第２、・・・第ｍのサンプルホールド回路から順に読み出される第１、第２、・・・第ｎの画素列の第１、第２、・・・第ｍのアナログ輝度信号の電圧値をしきい値信号の各電圧値と順に比較する比較器と、比較器から出力される二値化信号を水平アドレスクロックに同期させてシフトし、各画素列の第１、第２、・・・第ｍのサンプルホールド回路からの第１、第２、・・・第ｍのアナログ輝度信号の読み出しの繰り返し周期分だけ遅延して出力するシフトレジスタとを備えているというものである。
【００２７】
本発明中、第１５の発明の固体撮像装置は、第１４の発明において、シフトレジスタから出力される二値化信号のエッジを検知し、エッジ検知時のしきい値信号生成用カウンタの出力値を、二値化信号の一方のレベルの端部のレベル発生元の画素の輝度情報として出力すると共に、二値化信号の一方のレベルの端部のレベル発生元の画素のアドレスを出力する二値化信号デコーダを備えているというものである。
【００２８】
本発明中、第１５の発明によれば、Ａ／Ｄコンバータを使用することなく、簡単な構成で、受光部から得られる２次元画像の画像情報をデジタル信号化して出力することができる。
【００２９】
本発明中、第１６の発明の固体撮像装置は、第１５の発明において、二値化信号デコーダは、二値化信号の立ち上がりエッジを検知した時は、立ち上がりエッジ検知パルスを出力する立ち上がりエッジ検知回路と、二値化信号の立ち下がりエッジを検知した時は、立ち下がりエッジ検知パルスを出力する立ち下がりエッジ検知回路と、立ち上がりエッジ検知パルス又は立ち下がりエッジ検知パルスが出力された時は、しきい値信号生成用カウンタの出力値をラッチして出力するデータラッチ回路と、立ち上がりエッジ検知パルスが出力された時は、アドレスカウンタから出力されるアドレス信号の値に１を加算し、立ち下がりエッジ検知パルスが出力された時は、アドレスカウンタから出力されるアドレス信号の値から１を減算する加減算回路と、立ち上がりエッジ検知パルス又は立ち下がりエッジ検知パルスが出力された時は、加減算回路の出力値をラッチして出力するアドレスラッチ回路とを備えているというものである。
【００３０】
【発明の実施の形態】
以下、図１〜図６を参照して、本発明の一実施形態について、本発明を２次元固体撮像装置に適用した場合を例にして説明する。
【００３１】
図１は本発明の一実施形態の要部を示す回路図であり、図１中、１は画素を構成する受光素子を水平方向にｍ個、垂直方向にｎ個行列上に配列してなる受光部である。
【００３２】
また、２は受光部１の受光素子から得られるアナログ輝度信号をサンプルホールドするサンプルホールド回路、３はサンプルホールド回路２からアナログ輝度信号を読み出すセクレト回路である。
【００３３】
また、４は受光部１の第１ライン〜第ｎラインを同時に、かつ、第１画素、第２画素、・・・第ｍ画素の順にアナログ輝度信号を読み出すためのタイミングを制御するアドレスクロックＡＤＤ−ＣＬＫを入力するためのアドレスクロック入力端子である。
【００３４】
また、５はアドレスクロックＡＤＤ−ＣＬＫをカウントし、受光部１の第１ライン〜第ｎラインの第１画素、第２画素、・・・第ｍ画素のアドレスＡＤＤ１、ＡＤＤ２、・・・ＡＤＤｍを順に繰り返して出力するアドレスカウンタである。
【００３５】
また、６はアドレスカウンタ５から順に出力されるアドレスＡＤＤ１、ＡＤＤ２、・・・ＡＤＤｍをデコードし、受光部１の第１ライン〜第ｎラインの第１画素、第２画素、・・・第ｍ画素を選択するためのセレクト信号ＳＬＣＴ１、ＳＬＣＴ２、・・・ＳＬＣＴｍを順に出力するアドレスデコーダである。
【００３６】
また、７はセレクト回路３を介してサンプルホールド回路２から順に読み出される受光部１の第１ライン〜第ｎラインのそれぞれの第１画素、第２画素、・・・第ｍ画素のアナログ輝度信号からなるアナログ輝度信号列ＳＡ１、ＳＡ２、・・・ＳＡｎの電圧値をステップ関数状に電圧値を変化させるしきい値信号ＳＴＨの各電圧値と比較し、第１ライン〜第ｎラインの二値化信号ＳＢ１、ＳＢ２、・・・ＳＢｎを生成する二値化信号生成回路である。
【００３７】
また、８はしきい値信号生成用クロックＴＨ−ＣＬＫを入力するためのしきい値信号生成用クロック入力端子、９はしきい値信号生成用クロックＴＨ−ＣＬＫに基づいて二値化信号生成回路７で使用するしきい値信号ＳＴＨを生成するしきい値信号生成回路である。
【００３８】
また、１０は二値化信号生成回路７から出力される受光部１の第１ライン〜第ｎラインの二値化信号ＳＢ１、ＳＢ２、・・・ＳＢｎをデコードし、受光部１の画素の輝度情報をデジタル信号で示すデジタル輝度情報信号を出力すると共に、輝度情報元の画素のアドレスとを出力する二値化信号デコーダである。
【００３９】
また、１１は二値化信号デコーダ１０から出力されるデジタル輝度情報信号及び輝度情報元の画素のアドレスをそれぞれ順次に送出する順次送出回路、１２は順次送出回路１１から順次に送出されるデジタル輝度情報信号を外部に出力するためのデジタル輝度情報信号出力端子、１３は順次送出回路１１から順次に送出されるアドレスを外部に出力するためのアドレス出力端子である。
【００４０】
図２は受光部１、サンプルホールド回路２及びセレクト回路３の第１ライン部分の構成を示す回路図であり、第２ライン部分〜第ｎライン部分も同様に構成されている。
【００４１】
図２中、受光部１において、１５−１１、１５−１ｍは受光素子であり、受光素子１５−１１、１５−１ｍ間に設けられている受光素子１５−１２〜１５−１（ｍ−１）は、図示を省略している。
【００４２】
また、サンプルホールド回路２において、１６は電源電圧ＶＤＤを供給する電源線、ｎＭＯＳトランジスタ１７−１１、１７−１ｍは受光素子１５−１１、１５−１ｍに流れる信号電流をゲート・ソース間容量で積分してアナログ輝度信号を得るための出力トランジスタをなすｎＭＯＳトランジスタであり、受光素子１５−１２〜１５−１（ｍ−１）に対応して設けられている出力トランジスタをなすｎＭＯＳトランジスタ１７−１２〜１７−１（ｍ−１）は、図示を省略している。
【００４３】
また、１８−１１、１８−１ｍはｎＭＯＳトランジスタ１７−１１、１７−１ｍのゲート・ソース間電圧のリセットを行うｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタ１７−１２〜１７−１（ｍ−１）のリセットを行うｎＭＯＳトランジスタ１８−１２〜１８−１（ｍ−１）は、図示を省略している。
【００４４】
これらリセット用のｎＭＯＳトランジスタ１８−１１〜１８−１ｍは、アドレスデコーダ６から出力されるリセット信号ＲＳＴによりＯＮ、ＯＦＦが制御される。
【００４５】
また、１９−１１、１９−１ｍはｎＭＯＳトランジスタ１７−１１、１７−１ｍから出力されるアナログ輝度信号をサンプリングするためのｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタ１７−１２〜１７−１（ｍ−１）から出力されるアナログ輝度信号をサンプリングするためのｎＭＯＳトランジスタ１９−１２〜１９−１（ｍ−１）は、図示を省略している。
【００４６】
これらサンプリング用のｎＭＯＳトランジスタ１９−１１〜１９−１ｍは、アドレスデコーダ６から出力されるサンプルホールド信号Ｓ／ＨによりＯＮ、ＯＦＦが制御される。
【００４７】
また、２０−１１、２０−１ｍはｎＭＯＳトランジスタ１９−１１、１９−１ｍによりサンプリングされたアナログ輝度信号をホールドするためのキャパシタであり、ｎＭＯＳトランジスタ１９−１２〜１９−１（ｍ−１）によりサンプリングされたアナログ輝度信号をホールドするためのキャパシタは、図示を省略している。
【００４８】
また、セレクト回路３において、２１−１１、２１−１ｍはキャパシタ２０−１１、２０−１ｍにホールドされているアナログ輝度信号を読み出すためのｎＭＯＳトランジスタであり、キャパシタ２０−１２〜２０−１（ｍ−１）にホールドされているアナログ輝度信号を読み出すためのｎＭＯＳトランジスタ２１−１２〜２１−１（ｍ−１）は、図示を省略している。
【００４９】
これらｎＭＯＳトランジスタ２１−１１〜２１−１ｍは、アドレスデコーダ６から順に出力されるセレクト信号ＳＬＣＴ１〜ＳＬＣＴｍによりＯＮ、ＯＦＦが制御される。
【００５０】
図３はアドレスクロックＡＤＤ−ＣＬＫと、リセット信号ＲＳＴと、セレクタ信号ＳＬＣＴ１〜ＳＬＣＴｍとの関係を示す波形図である。
【００５１】
図３中、ΔＴ０はしきい値信号ＳＴＨの電圧値が最低電圧値Ｖ0とされる期間、ΔＴ１はしきい値信号ＳＴＨの電圧値が最低電圧値Ｖ0より１つ上の電圧Ｖ1とされる期間、ΔＴＰはしきい値信号ＳＴＨの電圧値が最高電圧値ＶPとされる期間、Δｔ１は第１ライン〜第ｎラインの第１画素のアナログ輝度信号の読出しを行う期間、Δｔｍは第１ライン〜第ｎラインの第ｍ画素のアナログ輝度信号の読出しを行う期間である。
【００５２】
即ち、本発明の一実施形態においては、後述するように、しきい値信号ＳＴＨの電圧値は、最低電圧値Ｖ0から最高電圧値ＶPまでステップ関数状に変化するものとされている。
【００５３】
そこで、本発明の一実施形態においては、まず、第１ライン〜第ｎラインの出力トランジスタのゲート電圧がリセットされ、撮像が行われた後、しきい値信号ＳＴＨの電圧値が最低電圧値Ｖ0とされている期間ΔＴ０を１フレーム期間における第１回目のアナログ輝度信号読出期間として、第１ライン〜第ｎラインの第１画素〜第ｍ画素のアナログ輝度信号が順に読み出され、第１ライン〜第ｎラインのそれぞれの第１画素〜第ｍ画素のアナログ輝度信号からなる第１ライン〜第ｎラインのアナログ輝度信号列ＳＡ１〜ＳＡｎが二値化信号生成回路７に伝送される。
【００５４】
次に、しきい値信号ＳＴＨの電圧値が最低電圧値Ｖ0より１つ上の電圧Ｖ1とされる期間ΔＴ１になると、第２回目のアナログ輝度信号読出期間として、第１ライン〜第ｎラインの第１画素〜第ｍ画素のアナログ輝度信号が順に読み出され、第１ライン〜第ｎラインのそれぞれの第１画素〜第ｍ画素のアナログ輝度信号からなるアナログ輝度信号列ＳＡ１〜ＳＡｎが二値化信号生成回路７に伝送される。
【００５５】
以下、しきい値信号ＳＴＨが順に高い電圧とされ、同様の動作が繰り返され、しきい値信号ＳＴＨの電圧値が最高電圧値ＶPとされる期間ΔＴＰになると、第ｐ＋１回目のアナログ輝度信号読出期間として、第１ライン〜第ｎラインの第１画素〜第ｍ画素のアナログ輝度信号が順に読み出され、第１ライン〜第ｎラインのそれぞれの第１画素〜第ｍ画素のアナログ輝度信号からなるアナログ輝度信号列ＳＡ１〜ＳＡｎが二値化信号生成回路７に伝送され、１フレーム期間が終了する。
【００５６】
図４は二値化信号生成回路７及びしきい値信号生成回路９の構成を示す回路図であり、図４中、しきい値信号生成回路９において、２３はしきい値信号生成用クロックＴＨ−ＣＬＫをカウントし、カウント値として０、１、・・・Ｐを順に繰り返して出力するしきい値信号生成用カウンタである。
【００５７】
また、２４はしきい値信号生成用カウンタ２３の出力値をアナログ変換してしきい値信号ＳＴＨとして、ステップ関数状の電圧値Ｖ0、Ｖ1、・・・ＶPを順に出力するＤ／Ａコンバータ（デジタル／アナログ変換器）である。
【００５８】
なお、しきい値信号ＳＴＨの最低電圧値Ｖ0は、受光素子から得られるアナログ輝度信号の予想される最低電圧値よりも低い電圧値とされ、しきい値信号ＳＴＨの最高電圧値ＶPは、受光素子から得られるアナログ輝度信号の予想される最高電圧値よりも高い電圧値とされている。
【００５９】
また、二値化信号生成回路７において、２５−１、２５−２、２５−ｎは受光部１の第１ライン、第２ライン、第ｎラインから出力されるアナログ輝度信号列ＳＡ１、ＳＡ２、ＳＡｎの電圧値をしきい値信号ＳＴＨの電圧値Ｖ0、Ｖ1、・・・ＶPと比較し、二値化信号ＳＢ１、ＳＢ２、ＳＢｎを出力する比較器である。
【００６０】
なお、受光部１の第３ライン〜第ｎ−１ラインから出力されるアナログ輝度信号列ＳＡ３〜ＳＡｎ−１の電圧値をしきい値信号ＳＴＨの電圧値Ｖ0、Ｖ1、・・・ＶPと比較する比較器２５−３〜２５−（ｎ−１）は、図示を省略している。
【００６１】
ここに、比較器２５−ｊ（但し、ｊ＝１、２、・・・、ｎである。）は、アナログ輝度信号列ＳＡｊの電圧値≧しきい値信号ＳＴＨの電圧値の場合にはＨレベルを出力アナログ輝度信号列ＳＡｊの電圧値＜しきい値信号ＳＴＨの電圧値の場合にはＬレベルを出力するように構成されている。
【００６２】
また、２６−１、２６−２、２６−ｎは比較器２５−１、２５−２、２５−ｎから出力される二値化信号ＳＢ１、ＳＢ２、ＳＢｎの論理値が確定してから二値化信号ＳＢ１、ＳＢ２、ＳＢｎを通過させるゲート回路であり、ゲート制御信号ＧＣによりＯＮ、ＯＦＦが制御される。なお、比較器２５−３〜２５−（ｎ−１）に対応して設けられているゲート回路２６−３〜２６−（ｎ−１）は、図示を省略している。
【００６３】
また、２７−１、２７−２、２７−ｎはゲート回路２６−１、２６−２、２６−ｎから出力される二値化信号ＳＢ１、ＳＢ２、ＳＢｎをアドレスクロックＡＤＤ−ＣＬＫに同期させてシフトし、サンプルホールド回路２からの第１画素、第２画素、・・・第ｍ画素のアナログ輝度信号の読み出しの繰り返し周期分だけ遅延して出力するシフトレジスタであり、ゲート回路２６−３〜２６−（ｎ−１）に対応して設けられているシフトレジスタ２７−３〜２７−（ｎ−１）は、図示を省略している。
【００６４】
図５は二値化信号デコーダ１０を構成する二値化信号ＳＢ１に対応して設けられている単位二値化信号デコーダの構成を示す回路図であり、二値化信号ＳＢ２〜ＳＢｎに対応して設けられている単位二値化信号デコーダも同様に構成されている。
【００６５】
図５中、２９−１はシフトレジスタ２７−１から出力される二値化信号ＳＢ１の立ち上がりエッジを検知する立ち上がりエッジ検知回路であり、立ち上がりエッジを検知すると、Ｈレベルからなる立ち上がりエッジ検知パルスＰＡ−１を出力するものである。
【００６６】
また、３０−１はシフトレジスタ２７−１から出力される二値化信号ＳＢ１の立ち下がりエッジを検知する立ち下がりエッジ検知回路であり、立ち下がりエッジを検知すると、Ｈレベルからなる立ち下がりエッジ検知パルスＰＤ−１を出力するものである。
【００６７】
また、３１−１は立ち上がりエッジ検知回路２９−１の出力と立ち下がりエッジ検知回路３０−１の出力とをＯＲ処理するＯＲ回路、３２−１はＯＲ回路３１−１を介して立ち上がりエッジ検知パルスＰＡ−１又は立ち下がりエッジ検知パルスＰＤ−１が供給されると、その時のしきい値信号生成用カウンタ２３の出力値をラッチして出力するデータラッチ回路である。
【００６８】
また、３３−１は立ち上がりエッジ検知回路２９−１から立ち上がりエッジ検知パルスＰＡ−１が出力された時は、アドレスカウンタ５から出力されているアドレス信号の値に「＋１」なる演算を行い、立ち下がりエッジ検知回路３０−１から立ち下がりエッジ検知パルスＰＤ−１が出力された時は、アドレスカウンタ５から出力されているアドレス信号の値に「−１」なる演算を行う加減算回路である。
【００６９】
また、３４−１はＯＲ回路３１−１を介して立ち上がりエッジ検知パルスＰＡ−１又は立ち下がりエッジ検知パルスＰＤ−１が供給されると、その時の加減算回路３３−１の出力値をラッチして出力するアドレスラッチ回路である。
【００７０】
このように構成された本発明の一実施形態においては、まず、第１ライン〜第ｎラインの出力トランジスタのゲート電圧がリセットされ、撮像が行われた後、しきい値信号ＳＴＨの電圧値が最低電圧値Ｖ0とされている期間ΔＴ０を１フレーム期間における第１回目のアナログ輝度信号読出期間として、第１ライン〜第ｎラインの第１画素〜第ｍ画素のアナログ輝度信号が順に読み出され、第１ライン〜第ｎラインのそれぞれの第１画素〜第ｍ画素のアナログ輝度信号からなる第１ライン〜第ｎラインのアナログ輝度信号列ＳＡ１〜ＳＡｎが比較器２５−１〜２５−ｎに伝送される。
【００７１】
そして、比較器２５−１〜２５−ｎにおいて、アナログ輝度信号列ＳＡ１〜ＳＡｎの電圧値がしきい値信号ＳＴＨの最低電圧値Ｖ0と比較され、その比較結果が二値化信号ＳＢ１〜ＳＢｎとしてゲート回路２６−１〜２６−ｎを介してシフトレジスタ２７−１〜２７−ｎに伝送される。
【００７２】
シフトレジスタ２７−１〜２７−ｎにおいては、二値化信号ＳＢ１〜ＳＢｎは、アドレスクロックＡＤＤ−ＣＬＫに同期してシフトされ、サンプルホールド回路２からの第１画素〜第ｍ画素のアナログ輝度信号の読み出しの繰り返し周期分だけ遅延して出力され、二値化信号デコーダ１０に伝送される。
【００７３】
ここに、しきい値信号ＳＴＨの最低電圧値Ｖ0は、受光素子から得られるアナログ輝度信号の予想される最低電圧値よりも低い電圧値とされているので、この場合に得られる二値化信号ＳＢ１は、図６（Ａ）に示すようになる。
【００７４】
次に、しきい値信号ＳＴＨの電圧値が最低電圧値Ｖ0より１つ上の電圧Ｖ1とされる期間ΔＴ１になると、第２回目のアナログ輝度信号読出期間として、第１ライン〜第ｎラインの第１画素〜第ｍ画素のアナログ輝度信号が順に読み出され、第１ライン〜第ｎラインのそれぞれの第１画素〜第ｍ画素のアナログ輝度信号からなる第１ライン〜第ｎラインのアナログ輝度信号列ＳＡ１〜ＳＡｎが比較器２５−１〜２５−ｎに伝送される。
【００７５】
以下、しきい値信号ＳＴＨが順に高い電圧値とされ、同様の動作が繰り返されるが、例えば、しきい値信号生成用カウンタ２３の出力値がＺとなり、しきい値信号ＳＴＨの電圧値がＶZとされると、第Ｚ＋１回目のアナログ輝度信号読出期間として、第１ライン〜第ｎラインの第１画素〜第ｍ画素のアナログ輝度信号が順に読み出され、第１ライン〜第ｎラインのそれぞれの第１画素〜第ｍ画素のアナログ輝度信号からなる第１ライン〜第ｎラインのアナログ輝度信号列ＳＡ１〜ＳＡｎが比較器２５−１〜２５−ｎに伝送される。
【００７６】
この場合において、例えば、第１ラインの第１画素〜第ｍ画素のアナログ輝度信号の中に、電圧値をしきい値信号ＳＴＨの電圧値ＶZよりも低くするものが出てくると、この場合に得られる二値化信号ＳＢ１は、例えば、図６（Ｂ）に示すようになる。
【００７７】
その後、しきい値信号生成用カウンタ２３の出力値がＺ＋１となり、しきい値信号ＳＴＨの電圧値がＶZ+1とされると、第Ｚ＋２回目のアナログ輝度信号読出期間として、第１ライン〜第ｎラインの第１画素〜第ｍ画素のアナログ輝度信号が順に読み出され、第１ライン〜第ｎラインのそれぞれの第１画素〜第ｍ画素のアナログ輝度信号からなる第１ライン〜第ｎラインのアナログ輝度信号列ＳＡ１〜ＳＡｎが比較器２５−１〜２５−ｎに伝送される。
【００７８】
この場合において、例えば、第１ラインの第１画素〜第ｍ画素のアナログ輝度信号の中に、電圧値をしきい値信号ＳＴＨの電圧値ＶZ+1よりも低くするものが出てくると、この場合に得られる二値化信号ＳＢ１は、例えば、図６（Ｃ）に示すようになる。
【００７９】
更に、その後、しきい値信号生成用カウンタ２３の出力値がＺ＋２となり、しきい値信号ＳＴＨの電圧値がＶZ+2とされると、第Ｚ＋３回目のアナログ輝度信号読出期間として、第１ライン〜第ｎラインの第１画素〜第ｍ画素のアナログ輝度信号が順に読み出され、第１ライン〜第ｎラインのそれぞれの第１画素〜第ｍ画素のアナログ輝度信号からなる第１ライン〜第ｎラインのアナログ輝度信号列ＳＡ１〜ＳＡｎが比較器２５−１〜２５−ｎに伝送される。
【００８０】
この場合において、例えば、第１ラインの第１画素〜第ｍ画素のアナログ輝度信号の中に、電圧値をしきい値信号ＳＴＨの電圧値ＶZ+2よりも低くするものが出てくると、この場合に得られる二値化信号ＳＢ１は、例えば、図６（Ｄ）に示すようになる。
【００８１】
以下、更に、しきい値信号ＳＴＨが順に高い電圧値とされ、同様の動作が繰り返されるが、しきい値信号ＳＴＨが最高電圧値ＶPとする期間ΔＴｐになると、第ｐ＋１回目のアナログ輝度信号読出期間として、第１ライン〜第ｎラインの第１画素〜第ｍ画素のアナログ輝度信号が順に読み出され、第１ライン〜第ｎラインのそれぞれの第１画素〜第ｍ画素のアナログ輝度信号からなる第１ライン〜第ｎラインのアナログ輝度信号列ＳＡ１〜ＳＡｎが比較器２５−１〜２５−ｎに伝送される。
【００８２】
この場合、しきい値信号ＳＴＨの最高電圧値ＶPは、受光素子から得られるアナログ輝度信号の予想される最高電圧値よりも高い電圧値とされているので、この場合に得られる二値化信号ＳＢ１は、図６（Ｅ）に示すようになる。
【００８３】
ここに、例えば、図６（Ａ）に示す二値化信号ＳＢ１が図５に示す単位二値化信号デコーダに伝送された場合、立ち上がりエッジ検知回路２９−１は立ち上がりエッジを検知することはなく、立ち下がりエッジ検知回路３０−１は立ち下がりエッジを検知することはない。
【００８４】
したがって、この場合には、データラッチ回路３２−１は、しきい値信号生成用カウンタ２３の出力値をラッチすることはなく、アドレスラッチ回路３４−１は、加減算回路３３−１の出力値をラッチすることはない。
【００８５】
これに対して、図６（Ｂ）に示す二値化信号ＳＢ１は、アドレスＡＤＤX1、ＡＤＤX3、ＡＤＤX5の画素から読み出されたアナログ輝度信号に対応する部分についてはＨレベルからＬレベルに変化し、アドレスＡＤＤX1、ＡＤＤX3、ＡＤＤX5の画素から読み出されたアナログ輝度信号の電圧値は、しきい値信号ＳＴＨの電圧値ＶZよりも低くなったことを示している。
【００８６】
また、アドレスＡＤＤX2、ＡＤＤX4、ＡＤＤX6の画素から読み出されたアナログ輝度信号に対応する部分についてはＬレベルからＨレベルに変化し、アドレスＡＤＤX2、ＡＤＤX4、ＡＤＤX6の画素から読み出されたアナログ輝度信号の電圧値は、しきい値信号ＳＴＨの電圧値ＶZと等しいか高いことを示している。
【００８７】
そこで、図６（Ｂ）に示す二値化信号ＳＢ１が図５に示す単位二値化信号デコーダに供給されると、立ち下がりエッジ検知回路３０−１は、二値化信号ＳＢ１の立ち下がりエッジ３６を検知し、立ち下がりエッジ検知パルスＰＤ−１を出力し、この立ち下がりエッジ検知パルスＰＤ−１は、加減算回路３３−１に伝送されると共に、ＯＲ回路３１−１を介して、データラッチ回路３２−１及びアドレスラッチ回路３４−１に伝送される。
【００８８】
この結果、加減算回路３３−１は、立ち下がりエッジ検知パルスＰＤ−１が伝送された時には、アドレスＡＤＤX1を保持しているが、立ち下がりエッジ検知パルスＰＤ−１が伝送されることにより、ＡＤＤX1−１なる演算を行うので、アドレスラッチ回路３４−１は、加減算回路３３−１から出力されるアドレスＡＤＤX1−１をラッチし、これを出力することになる。
【００８９】
また、データラッチ回路３２−１は、この時のしきい値信号生成用カウンタ２３の出力値をラッチし、これを第１ラインのアドレスＡＤＤX1−１の画素のデジタル輝度情報信号として出力することになる。
【００９０】
その後、立ち上がりエッジ検知回路２９−１は、二値化信号ＳＢ１の立ち上がりエッジ３７を検知し、立ち上がりエッジ検知パルスＰＡ−１を出力し、この立ち上がりエッジ検知パルスＰＡ−１は、加減算回路３３−１に伝送されると共に、ＯＲ回路３１−１を介して、データラッチ回路３２−１及びアドレスラッチ回路３４−１に伝送される。
【００９１】
この結果、加減算回路３３−１は、立ち上がりエッジ検知パルスＰＡ−１が伝送された時には、アドレスＡＤＤX2を保持しているが、立ち上がりエッジ検知パルスＰＡ−１が伝送されることにより、ＡＤＤX2＋１なる演算を行うので、アドレスラッチ回路３１−１は、加減算回路３３−１から出力されるアドレスＡＤＤX2＋１をラッチし、これを出力することになる。
【００９２】
また、データラッチ回路３２−１は、この時のしきい値信号生成用カウンタ２３の出力値をラッチし、これを第１ラインのアドレスＡＤＤX2＋１の画素のデジタル輝度情報信号として出力することになる。
【００９３】
したがって、本発明の一実施形態によれば、第１〜第ｎラインのアナログ輝度信号列ＳＡ１〜ＳＡｎについて、以上のような二値化信号作成動作及び二値化信号デコード動作を行うことにより、画素の輝度情報をデジタル信号で示すデジタル輝度情報信号を得るとしているので、これを信号処理することにより、各画素のデジタル輝度信号を得ることができ、これを行うためには、各画素のデジタル輝度情報を保持し、その内容を常に上書きしていくような簡単な信号処理回路を設ければ足りる。
【００９４】
このように、本発明の一実施形態によれば、ＣＣＤ回路を使用することなく、かつ、Ａ／Ｄコンバータを使用することなく、簡単な構成で、受光素子から得られる２次元画像情報をデジタル信号化して出力させる構成としたことにより、通常のＬＳＩと同様のＣＭＯＳプロセスにより製造でき、しかも、受光部とデジタル回路部とを同一チップ上に作成することができると共に、Ａ／Ｄコンバータを搭載する場合に比較してチップの大型化を招くこともないので、撮像装置全体の小型化と、撮像装置の消費電力の低減化と、画像システムの価格の低減化とを図ることができる。
【００９５】
なお、本発明の一実施形態においては、二値化信号デコーダ１０を設けた場合について説明したが、二値化信号デコーダ１０を設けないように構成することもでき、この場合には、受光部１により２次元画像の二値化信号を容易かつ高速に得ることができる。
【００９６】
また、本発明の一実施形態においては、順次送出回路１１を設けた場合について説明したが、順次送出回路１１を設けないように構成することもでき、この場合には、受光部１により２次元画像の二値化信号を容易かつ高速に得ることができる。
【００９７】
また、本発明の一実施形態においては、本発明を２次元固体撮像装置に適用した場合について説明したが、本発明は１次元固体撮像装置及び１個の受光素子を設ける固体撮像装置にも適用することができる。
【００９８】
ここに、本発明を１次元固体撮像装置に適用する場合には、受光部１から第２ライン〜第ｎラインの画素を削除し、これら第２〜第ｎラインの画素に対応するサンプルホールド回路部分、セレクト回路部分、二値化信号生成回路部分、単位二値化信号デコーダ及び順次送出回路を削除すれば良い。
【００９９】
また、本発明を１個の受光素子のみを設ける固体撮像装置に適用する場合には、受光部１には、第１ラインの第１画素部分のみを形成し、第２ライン〜第ｎラインに対応するサンプルホールド回路部分、セレクト回路部分、二値化信号生成回路部分及び順次送出回路を削除し、二値化信号デコーダとして、二値化信号のレベルが変化した時のしきい値信号生成用カウンタの出力値をアナログ輝度信号をデジタル変換してなるデジタル輝度信号として出力する二値化信号デコーダを備えるように構成すれば良い。
【０１００】
また、本発明の一実施形態においては、第１画素、第２画素、・・・第ｍ画素の順次選択を第１ライン〜第ｎラインについて同時に行うようにした場合について説明したが、この代わりに、ライン選択回路を設けることにより、第１ライン、第２ライン、・・・第ｎラインの順に選択するようにしても良く、このようにする場合には、第２ライン〜第ｎラインに対応する二値化信号生成回路部分、二値化信号デコーダ部分及び順次送出回路を削除することができる。
【０１０１】
【発明の効果】
本発明中、第１の発明によれば、Ａ／Ｄコンバータを使用することなく、簡単な構成で、受光素子から得られる点画像のデジタル信号値を外部に出力することができるので、点画像を得る固体撮像装置を備える撮像装置全体の小型化と、撮像装置の消費電力の低減化と、画像システムの価格の低減化とを図ることができる。
【０１０２】
本発明中、第２、第３又は第４の発明によれば、簡単な構成で、受光部から得られる１次元画像の二値化信号像を容易かつ高速に得ることができる。
【０１０３】
本発明中、第５又は第６の発明によれば、Ａ／Ｄコンバータを使用することなく、簡単な構成で、受光素子から得られる１次元画像の画像情報をデジタル信号化して出力することができるので、１次元固体撮像装置を備える撮像装置全体の小型化と、撮像装置の消費電力の低減化と、画像システムの価格の低減化とを図ることができる。
【０１０４】
本発明中、第７、第８又は第９の発明によれば、簡単な構成で、受光部から得られる２次元画像の二値化信号像を容易かつ高速に得ることができる。
【０１０５】
本発明中、第１０又は第１１の発明によれば、Ａ／Ｄコンバータを使用することなく、簡単な構成で、受光部から得られる２次元画像の画像情報をデジタル信号化して出力することができるので、２次元固体撮像装置を備える撮像装置全体の小型化と、撮像装置の消費電力の低減化と、画像システムの価格の低減化とを図ることができる。
【０１０６】
本発明中、第１２、第１３又は第１４の発明によれば、簡単な構成で、受光部から得られる２次元画像の二値化信号像を容易かつ高速に得ることができると共に、二値化信号生成回路の構成を簡略化することができる。
【０１０７】
本発明中、第１５又は第１６の発明によれば、Ａ／Ｄコンバータを使用することなく、簡単な構成で、受光部から得られる２次元画像の画像情報をデジタル信号化して出力することができるので、２次元固体撮像装置を備える撮像装置全体の小型化と、撮像装置の消費電力の低減化と、画像システムの価格の低減化とを図ることができると共に、二値化信号生成回路及び二値化信号デコーダの簡略化を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の要部を示す回路図である。
【図２】本発明の一実施形態が備える受光部、サンプルホールド回路及びセレクト回路の第１ライン部分の構成を示す回路図である。
【図３】本発明の一実施形態が使用するアドレスクロックと、リセット信号と、セレクト信号との関係を示す波形図である。
【図４】本発明の一実施形態が備える二値化信号生成回路及びしきい値信号生成回路の構成を示す回路図である。
【図５】本発明の一実施形態が備える二値化信号デコーダを構成する単位二値化信号デコーダの構成を示す回路図である。
【図６】本発明の一実施形態における第１ラインから得られる二値化信号の例を示す波形図である。
【符号の説明】
４ アドレスクロック入力端子
１２ デジタル輝度情報信号出力端子
１３ アドレス出力端子
ＡＤＤ−ＣＬＫ アドレスクロック
ＴＨ−ＣＬＫ しきい値信号生成用クロック[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a solid-state imaging device that outputs image information of a subject obtained from a light receiving element as a digital signal, and a solid-state imaging device that outputs a binarized signal of a subject image obtained from the light receiving element.
[0002]
[Prior art]
Conventionally, as a solid-state imaging device, a CCD-type solid-state imaging device that transfers signal charges obtained from a light receiving element to an output circuit through a charge transfer path composed of a CCD circuit and outputs object image information as an analog luminance signal to the outside has been proposed Has been.
[0003]
[Problems to be solved by the invention]
By the way, in recent years, digital devices that directly capture image signals from an image pickup device have been sold. When an image pickup device having a conventional CCD solid-state image pickup device is connected to such a digital device, the digital device is used. It is necessary to provide an A / D converter (analog / digital converter) on the side, an A / D converter on the imaging device side, or an A / D converter mounted on a chip constituting the CCD solid-state imaging device.
[0004]
Here, for example, in the case of configuring an imaging device of 1 million pixel class, it is necessary to convert an analog luminance signal into a digital luminance signal at high speed. The D converter has a complicated circuit configuration. When the D converter is formed on an independent chip and used, there is a problem in that the price of the image system is increased.
[0005]
In addition, when an A / D converter is mounted on a chip constituting a CCD type solid-state imaging device, an A / D converter consisting of an independent chip is not required. There is a problem in that the chip constituting the apparatus becomes large, leading to an increase in the price of the CCD type solid-state imaging device, and an increase in the price of the image system.
[0006]
In view of the above, the present invention makes it possible to output subject image information as a digital signal with a simple configuration without using an A / D converter. Power consumption and image system price can be reduced, and a binary signal image of a subject image obtained from a light receiving element can be obtained easily and at high speed An object of the present invention is to provide a solid-state imaging device capable of performing the above.
[0007]
[Means for Solving the Problems]
In the present invention, the solid-state imaging device according to the first invention analog-converts the output of the light receiving element and the threshold signal generation counter for counting the threshold signal generation clock and outputs the threshold signal. The threshold value signal generation circuit and the voltage value of the analog luminance signal obtained from the light receiving element are sequentially compared with each voltage value of the threshold signal, and two point images obtained from the light receiving element for each voltage value of the threshold signal are obtained. A binary signal generation circuit that generates a binarized signal and an output value of a threshold signal generation counter that detects a change in the level of the binarized signal and changes the level of the binarized signal to an analog luminance A binary signal decoder that outputs a digital luminance signal obtained by digitally converting the signal.
[0008]
According to the first aspect of the present invention, the digital signal value of the point image obtained from the light receiving element can be output with a simple configuration without using an A / D converter.
[0009]
In the present invention, the solid-state imaging device according to the second invention is a light receiving device having first, second,..., M-th pixels composed of first, second,. And first, second,..., The first, second,..., M-th analog luminance signals obtained from the first, second,. m sample-and-hold circuits and analog luminance signals for sequentially reading out the first, second,..., m-th analog luminance signals from the first, second,. A threshold value signal generation circuit for converting the output of a threshold value signal generation counter that counts a threshold value signal generation clock into an analog signal and outputting a threshold value signal; ..First, second, and sequentially read from the mth sample and hold circuit ..Comparing the voltage value of the mth analog luminance signal with each voltage value of the threshold signal in order, and generating a binary signal of a one-dimensional image obtained by the light receiving unit for each voltage value of the threshold signal And a binarized signal generation circuit.
[0010]
In the present invention, according to the second invention, a binary signal image of a one-dimensional image obtained from the light receiving unit can be obtained easily and at high speed with a simple configuration.
[0011]
In the present invention, the solid-state imaging device according to the third invention is the solid-state imaging device according to the second invention, wherein the analog luminance signal readout circuit counts the address clock and selects the first, second,. Of the first, second,... M-th address signals, and the first, second,... M-th address signals are decoded, and the first, second,. An address decoder that sequentially outputs the first, second,..., Mth select signals for selecting the mth pixel, and the first, second,. ... Selection circuit for sequentially selecting the mth sample hold circuit and sequentially reading the first, second, ... mth analog luminance signals from the first, second, ... mth sample hold circuits. It is said that it is equipped with.
[0012]
In the present invention, the solid-state imaging device according to a fourth aspect is the first aspect, wherein the binarized signal generation circuit is read out in order from the first, second,... A comparator that sequentially compares the voltage value of the mth analog luminance signal with each voltage value of the threshold signal, and the binary signal output from the comparator is shifted in synchronization with the address clock A shift register that outputs the first, second,..., Delay from the first, second,... It is to have.
[0013]
In the present invention, the solid-state imaging device according to the fifth aspect of the present invention is the solid-state imaging device according to the fourth aspect of the present invention, which detects the edge of the binarized signal output from the shift register, Is output as the luminance information of the pixel of the level generation source at the end of one level of the binarized signal, and the address of the pixel of the level generation source of the end of one level of the binarized signal is output. It is provided with a value signal decoder.
[0014]
According to the fifth aspect of the present invention, the image information of the one-dimensional image obtained from the light receiving unit can be converted into a digital signal and output with a simple configuration without using an A / D converter.
[0015]
In the present invention, the solid-state imaging device of the sixth invention is the solid-state imaging device according to the fifth invention, wherein the binarized signal decoder outputs a rising edge detection pulse when detecting the rising edge of the binarized signal. When the falling edge of the circuit and the binary signal is detected, the falling edge detection circuit that outputs the falling edge detection pulse and the rising edge detection pulse or the falling edge detection pulse are output. A data latch circuit that latches and outputs the output value of the threshold value signal generation counter, and when a rising edge detection pulse is output, 1 is added to the value of the address signal output from the address counter, and the falling edge An addition / subtraction circuit for subtracting 1 from the value of the address signal output from the address counter when the detection pulse is output; When the rising edge detection pulse or a falling edge detection pulse is outputted is that and an address latch circuit for latching and outputting the output value of the adding and subtracting circuit.
[0016]
In the present invention, a solid-state imaging device according to a seventh aspect of the present invention includes first, second,..., M-th pixels comprising first, second,. A light receiving section in which the first, second,... N-th pixel columns are arranged in a direction orthogonal to the arrangement direction of the first, second,. ..First, second,... Sampled and held mth analog luminance signals obtained from the mth light receiving element are first and second. ,... Sample hold circuit section provided for each nth pixel column, and first, second,..., Mth sample hold circuits of the first to nth pixel columns in synchronization with the address clock. To an analog luminance signal readout circuit for sequentially reading out the first, second,..., M-th analog luminance signals and a threshold signal generation clock. A threshold value signal generation circuit for converting the output value of the threshold value signal generation counter to output the threshold value signal, and the first, second,... The voltage values of the first, second,..., M-th analog luminance signals read in order from the m-th sample hold circuit are compared with each voltage value of the threshold signal in order, and each voltage value of the threshold signal is compared. And a binarized signal generating circuit for generating a binarized signal of a two-dimensional image obtained from the light receiving unit.
[0017]
According to the seventh aspect of the present invention, a binary signal image of a two-dimensional image obtained from the light receiving unit can be obtained easily and at high speed with a simple configuration.
[0018]
In the present invention, the solid-state imaging device according to the eighth invention is the seventh invention, wherein the analog luminance signal readout circuit counts the address clock, and the first, second,. An address counter that sequentially outputs the first, second,..., M-th address signals for selecting the m-th pixel, and the first, second,. An address decoder that sequentially outputs first, second,..., M-th select signals for selecting the first, second,..., M-th pixels in the first to n-th pixel columns; The first, second,..., M-th sample and hold circuits of the first to nth pixel columns are sequentially selected by the second,. Read first, second,..., M-th analog luminance signal from the first, second,. Is that and a to select circuit.
[0019]
In the present invention, the solid-state imaging device of the ninth invention is the eighth invention, wherein the binarized signal generation circuit is the first to mth samples of the first, second,. First, second,... Sequentially comparing the voltage values of the first to mth analog luminance signals of the first, second,..., Nth pixel columns read from the hold circuit with the respective voltage values of the threshold signal. 2,... N-th comparator and first, second,... N-th comparator output first, second,. The first, second,..., Which are shifted in synchronization and delayed by the repetition period of reading out the first to m-th analog luminance signals from the first to m-th sample hold circuits of each pixel column. -It has an n-th shift register.
[0020]
In the present invention, a solid-state imaging device according to a tenth aspect of the present invention is based on the ninth aspect, and the i-th second output from the i-th shift register (where i = 1, 2,... N). The edge of the binarized signal is detected, and the output value of the threshold signal generation counter at the time of edge detection is output as the luminance information of the level generation source pixel at the end of one level of the i-th binarized signal In addition, an i-th unit binarized signal decoder is provided that outputs the address of the level generation pixel at the end of one level of the i-th binarized signal.
[0021]
According to the tenth aspect of the present invention, the image information of the two-dimensional image obtained from the light receiving unit can be converted into a digital signal and output with a simple configuration without using an A / D converter.
[0022]
In the present invention, the solid-state imaging device of the eleventh aspect of the present invention is the tenth aspect of the present invention, wherein the i-th binarized signal decoder detects the rising edge of the i-th binarized signal when detecting the rising edge of the i-th binarized signal. An i-th rising edge detection circuit that outputs an edge detection pulse and an i-th falling edge detection that outputs an i-th falling edge detection pulse when a falling edge of the i-th binarized signal is detected A circuit and an i-th data latch circuit that latches and outputs the output value of the threshold signal generation counter when the i-th rising edge detection pulse or the i-th falling edge detection pulse is output; When the i-th rising edge detection pulse is output, 1 is added to the value of the address signal output from the address counter. When the i-th falling edge detection pulse is output, An i-th addition / subtraction circuit that subtracts 1 from the value of the address signal output from the address counter, and an i-th addition / subtraction circuit when the i-th rising edge detection pulse or the i-th falling edge detection pulse is output. And an i-th address latch circuit for latching and outputting the output value of the output.
[0023]
In the present invention, a solid-state imaging device according to a twelfth aspect of the present invention includes first, second,..., M-th pixels comprising first, second,. A light receiving section in which the first, second,... N-th pixel columns are arranged in a direction orthogonal to the arrangement direction of the first, second,. ..First, second,... Sampled and held mth analog luminance signals obtained from the mth light receiving element are first and second. ,..., A sample hold circuit section provided for each nth pixel column, and the first, second,..., Mth sample hold circuits of the first pixel column in synchronization with the horizontal address clock. First, second,... Analog luminance signal readout circuit for sequentially reading out the mth analog luminance signal, and a threshold value signal generation clock A threshold value signal generation circuit for converting the output value of the threshold value signal generation counter to be analog to output a threshold value signal, and the first, second,... The first, second,..., M-th analog luminance signal voltage values of the first to n-th pixel columns sequentially read from the sample hold circuit are compared with the respective voltage values of the threshold signal in order. A binarized signal generation circuit for generating a binarized signal of a two-dimensional image obtained from the light receiving unit for each voltage value of the value signal.
[0024]
According to the twelfth aspect of the present invention, a binary signal image of a two-dimensional image obtained from the light receiving unit can be obtained easily and at high speed with a simple configuration.
[0025]
In the present invention, the solid-state imaging device according to the thirteenth aspect of the present invention is the analog luminance signal readout circuit according to the twelfth aspect, wherein the analog luminance signal readout circuit counts the vertical address clock, and the first, second,. A pixel column selection circuit to be selected and a horizontal address clock are counted, and the first, second,..., Nth pixels for sequentially selecting the first, second,. A horizontal address counter that outputs the first, second,..., M-th horizontal address signals, and the first, second,. A horizontal address decoder that sequentially outputs first, second,..., M-th horizontal select signals for selecting the first, second,..., M-th pixels, and the first, second,.・ First, second,..., Mth sumps of the first to nth pixel columns by the mth horizontal select signal The hold circuit is selected in order, and the first, second,..., M-th analog luminance signals are sequentially read from the first, second,. And a horizontal select circuit.
[0026]
In the present invention, the solid-state imaging device according to a fourteenth aspect is the invention according to the thirteenth aspect, wherein the binarized signal generation circuit is derived from the first, second,... A comparison for sequentially comparing the voltage values of the first, second,..., M-th analog luminance signals of the first, second,. And the binarized signal output from the comparator are shifted in synchronization with the horizontal address clock, and the first and second from the first, second,... ,... Includes a shift register that outputs a delayed output by a repetition period of reading of the mth analog luminance signal.
[0027]
In the present invention, the solid-state imaging device according to the fifteenth aspect of the present invention is based on the fourteenth aspect of the present invention, and detects the edge of the binarized signal output from the shift register and outputs the output value of the threshold signal generation counter at the time of edge detection. Is output as the luminance information of the pixel of the level generation source at the end of one level of the binarized signal, and the address of the pixel of the level generation source of the end of one level of the binarized signal is output. It is provided with a value signal decoder.
[0028]
According to the fifteenth aspect of the present invention, the image information of the two-dimensional image obtained from the light receiving unit can be converted into a digital signal and output with a simple configuration without using an A / D converter.
[0029]
According to a sixteenth aspect of the present invention, in the fifteenth aspect of the invention, the binarized signal decoder outputs a rising edge detection pulse when the binarized signal decoder detects the rising edge of the binarized signal. When the falling edge of the circuit and the binary signal is detected, the falling edge detection circuit that outputs the falling edge detection pulse and the rising edge detection pulse or the falling edge detection pulse are output. A data latch circuit that latches and outputs the output value of the threshold value signal generation counter, and when a rising edge detection pulse is output, 1 is added to the value of the address signal output from the address counter, and the falling edge When a detection pulse is output, an addition / subtraction circuit that subtracts 1 from the value of the address signal output from the address counter. If, when the rising edge detection pulse or a falling edge detection pulse is outputted is that and an address latch circuit for latching and outputting the output value of the adding and subtracting circuit.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to FIGS. 1 to 6 by taking as an example the case where the present invention is applied to a two-dimensional solid-state imaging device.
[0031]
FIG. 1 is a circuit diagram showing the main part of an embodiment of the present invention. In FIG. 1, reference numeral 1 denotes a matrix in which m light receiving elements constituting a pixel are arranged in a matrix in the horizontal direction and n in the vertical direction. It is a light receiving part.
[0032]
Reference numeral 2 denotes a sample / hold circuit that samples and holds an analog luminance signal obtained from the light receiving element of the light receiving unit 1, and 3 denotes a secret circuit that reads the analog luminance signal from the sample / hold circuit 2.
[0033]
Reference numeral 4 denotes an address clock ADD that controls the timing for reading the analog luminance signal in the order of the first pixel, the second pixel,... This is an address clock input terminal for inputting -CLK.
[0034]
In addition, 5 counts the address clock ADD-CLK, and the addresses ADD1, ADD2,... ADDm of the first pixel, the second pixel,. It is an address counter that repeatedly outputs in order.
[0035]
6 decodes the addresses ADD1, ADD2,... ADDm sequentially output from the address counter 5, and the first pixel to the nth line of the light receiving unit 1 to the first pixel, the second pixel,. This is an address decoder that sequentially outputs select signals SLCT1, SLCT2,... SLCTm for selecting pixels.
[0036]
Reference numeral 7 denotes an analog luminance signal of the first pixel, the second pixel,..., The m-th pixel of each of the first to n-th lines of the light receiving unit 1 that is sequentially read out from the sample hold circuit 2 via the select circuit 3. Are compared with each voltage value of the threshold signal STH that changes the voltage value in a step function, and the binary values of the first line to the nth line are compared. This is a binarized signal generating circuit that generates the digitized signals SB1, SB2,.
[0037]
Reference numeral 8 is a threshold signal generation clock input terminal for inputting the threshold signal generation clock TH-CLK, and 9 is a binary signal generation circuit based on the threshold signal generation clock TH-CLK. 7 is a threshold value signal generation circuit for generating a threshold value signal STH used in FIG.
[0038]
Also, 10 decodes the binarized signals SB1, SB2,... SBn of the first to nth lines of the light receiving unit 1 output from the binarized signal generating circuit 7, and the luminance of the pixels of the light receiving unit 1 This is a binary signal decoder that outputs a digital luminance information signal indicating information as a digital signal and outputs an address of a pixel of luminance information source.
[0039]
11 is a sequential transmission circuit for sequentially transmitting the digital luminance information signal output from the binarized signal decoder 10 and the address of the pixel of the luminance information source, and 12 is a digital luminance sequentially transmitted from the sequential transmission circuit 11. A digital luminance information signal output terminal for outputting information signals to the outside, and 13 is an address output terminal for outputting addresses sequentially sent from the sequential sending circuit 11 to the outside.
[0040]
FIG. 2 is a circuit diagram showing the configuration of the first line portion of the light receiving unit 1, the sample hold circuit 2, and the select circuit 3, and the second line portion to the nth line portion are similarly configured.
[0041]
In FIG. 2, in the light receiving unit 1, reference numerals 15-11 and 15-1m denote light receiving elements, and the light receiving elements 15-12 to 15-1 (m-1) provided between the light receiving elements 15-11 and 15-1m. ) Is omitted.
[0042]
In the sample hold circuit 2, reference numeral 16 denotes a power supply line for supplying a power supply voltage VDD, and nMOS transistors 17-11 and 17-1m integrate a signal current flowing through the light receiving elements 15-11 and 15-1m with a gate-source capacitance. NMOS transistors forming an output transistor for obtaining an analog luminance signal, and nMOS transistors 17-12 forming an output transistor corresponding to the light receiving elements 15-12 to 15-1 (m-1). 17-1 (m-1) is not shown.
[0043]
Reference numerals 18-11 and 18-1m denote nMOS transistors for resetting the gate-source voltages of the nMOS transistors 17-11 and 17-1m, and resetting the nMOS transistors 17-12 to 17-1 (m-1). The nMOS transistors 18-12 to 18-1 (m-1) that perform the above are not shown.
[0044]
These reset nMOS transistors 18-11 to 18-1m are controlled to be turned on and off by a reset signal RST output from the address decoder 6.
[0045]
Reference numerals 19-11 and 19-1m denote nMOS transistors for sampling an analog luminance signal output from the nMOS transistors 17-11 and 17-1m, and nMOS transistors 17-12 to 17-1 (m-1). The nMOS transistors 19-12 to 19-1 (m-1) for sampling the analog luminance signal output from the signal are not shown.
[0046]
These sampling nMOS transistors 19-11 to 19-1m are ON / OFF controlled by a sample hold signal S / H output from the address decoder 6.
[0047]
Reference numerals 20-11 and 20-1m denote capacitors for holding analog luminance signals sampled by the nMOS transistors 19-11 and 19-1m, and nMOS transistors 19-12 to 19-1 (m-1). A capacitor for holding the sampled analog luminance signal is not shown.
[0048]
In the select circuit 3, reference numerals 21-11 and 21-1m denote nMOS transistors for reading analog luminance signals held in the capacitors 20-11 and 20-1m, and capacitors 20-12 to 20-1 (m The nMOS transistors 21-12 to 21-1 (m-1) for reading the analog luminance signal held at -1) are not shown.
[0049]
These nMOS transistors 21-11 to 21-1m are ON / OFF controlled by select signals SLCT1 to SLCTm sequentially output from the address decoder 6.
[0050]
FIG. 3 is a waveform diagram showing the relationship among the address clock ADD-CLK, the reset signal RST, and the selector signals SLCT1 to SLCTm.
[0051]
In FIG. 3, ΔT0 indicates that the voltage value of the threshold signal STH is the lowest voltage value V 0 ΔT1 indicates that the voltage value of the threshold signal STH is the lowest voltage value V 0 Voltage V one higher 1 ΔTP is the voltage value of the threshold signal STH is the maximum voltage value V P .DELTA.t1 is a period for reading the analog luminance signal of the first pixel of the first line to the nth line, and .DELTA.tm is a period of reading the analog luminance signal of the mth pixel for the first line to the nth line. It is.
[0052]
That is, in one embodiment of the present invention, as will be described later, the voltage value of the threshold signal STH is the lowest voltage value V. 0 To maximum voltage V P It is supposed to change to a step function.
[0053]
Therefore, in one embodiment of the present invention, first, after the gate voltages of the output transistors of the first to n-th lines are reset and imaged, the voltage value of the threshold signal STH is the lowest voltage value V. 0 Period ΔT0 as the first analog luminance signal readout period in one frame period, the analog luminance signals of the first pixel to the m-th pixel in the first line to the n-th line are sequentially read out, and the first line The first to n-th line analog luminance signal sequences SA1 to SAn composed of the first to m-th pixel analog luminance signals of the n-th line are transmitted to the binarized signal generation circuit 7.
[0054]
Next, the voltage value of the threshold signal STH is the lowest voltage value V 0 Voltage V one higher 1 When the period ΔT1 is reached, as the second analog luminance signal readout period, the analog luminance signals of the first pixel to the m-th pixel in the first line to the n-th line are sequentially read out, and the first line to the n-th line are read out. Analog luminance signal sequences SA1 to SAn composed of analog luminance signals of the first pixel to the mth pixel of each line are transmitted to the binarized signal generation circuit 7.
[0055]
Thereafter, the threshold signal STH is sequentially set to a higher voltage, the same operation is repeated, and the voltage value of the threshold signal STH becomes the maximum voltage value V. P When the period becomes ΔTP, the analog luminance signals of the first pixel to the mth pixel of the first line to the nth line are sequentially read out as the (p + 1) th analog luminance signal reading period, and the first line to the nth line. Analog luminance signal sequences SA1 to SAn composed of analog luminance signals of the first to m-th pixels of the line are transmitted to the binarized signal generation circuit 7, and one frame period is completed.
[0056]
FIG. 4 is a circuit diagram showing the configuration of the binarized signal generating circuit 7 and the threshold signal generating circuit 9. In FIG. 4, in the threshold signal generating circuit 9, reference numeral 23 denotes a threshold signal generating clock TH. This is a threshold value signal generation counter that counts −CLK and sequentially outputs 0, 1,... P as count values.
[0057]
Reference numeral 24 denotes an analog value converted from the output value of the threshold signal generation counter 23 to generate a threshold value signal STH, which is a step function voltage value V. 0 , V 1 ... V P Is a D / A converter (digital / analog converter) that sequentially outputs.
[0058]
The minimum voltage value V of the threshold signal STH 0 Is a voltage value lower than the expected minimum voltage value of the analog luminance signal obtained from the light receiving element, and the maximum voltage value V of the threshold signal STH. P Is a voltage value higher than the expected maximum voltage value of the analog luminance signal obtained from the light receiving element.
[0059]
In the binarized signal generation circuit 7, 25-1, 25-2, and 25 -n are analog luminance signal sequences SA 1, SA 2 output from the first line, the second line, and the n-th line of the light receiving unit 1. The voltage value of SAn is changed to the voltage value V of the threshold signal STH. 0 , V 1 ... V P And a binarized signal SB1, SB2, SBn.
[0060]
The voltage values of the analog luminance signal sequences SA3 to SAn-1 output from the third line to the (n-1) th line of the light receiving unit 1 are set to the voltage value V of the threshold signal STH. 0 , V 1 ... V P The comparators 25-3 to 25- (n-1) to be compared with are not shown.
[0061]
Here, the comparator 25-j (where j = 1, 2,..., N) is H when the voltage value of the analog luminance signal sequence SAj ≧ the voltage value of the threshold signal STH. When the voltage value of the output analog luminance signal sequence SAj <the voltage value of the threshold signal STH, the L level is output.
[0062]
26-1, 26-2, and 26-n are binary after the logical values of the binarized signals SB1, SB2, and SBn output from the comparators 25-1, 25-2, and 25-n are determined. Gate signals that allow the control signals SB1, SB2, and SBn to pass through, and ON and OFF are controlled by the gate control signal GC. The gate circuits 26-3 to 26- (n-1) provided corresponding to the comparators 25-3 to 25- (n-1) are not shown.
[0063]
27-1, 27-2 and 27-n synchronize the binarized signals SB1, SB2 and SBn output from the gate circuits 26-1, 26-2 and 26-n with the address clock ADD-CLK. A shift register that shifts and outputs the first pixel, second pixel,..., M-th pixel analog luminance signal read out from the sample-and-hold circuit 2 with a delay corresponding to the repetition cycle, and outputs the gate circuit 26-3 The shift registers 27-3 to 27- (n-1) provided corresponding to 26- (n-1) are not shown.
[0064]
FIG. 5 is a circuit diagram showing a configuration of a unit binarized signal decoder provided corresponding to the binarized signal SB1 constituting the binarized signal decoder 10, and corresponds to the binarized signals SB2 to SBn. The unit binarized signal decoder provided in the same manner is also configured in the same manner.
[0065]
In FIG. 5, reference numeral 29-1 denotes a rising edge detection circuit for detecting the rising edge of the binarized signal SB1 output from the shift register 27-1. When the rising edge is detected, the rising edge detection pulse PA having an H level is detected. -1 is output.
[0066]
Reference numeral 30-1 denotes a falling edge detection circuit for detecting the falling edge of the binarized signal SB1 output from the shift register 27-1. When a falling edge is detected, a falling edge detection having an H level is detected. The pulse PD-1 is output.
[0067]
Reference numeral 31-1 represents an OR circuit for ORing the output of the rising edge detection circuit 29-1 and the output of the falling edge detection circuit 30-1, and 32-1 represents a rising edge detection pulse via the OR circuit 31-1. When PA-1 or falling edge detection pulse PD-1 is supplied, the data latch circuit latches and outputs the output value of the threshold signal generation counter 23 at that time.
[0068]
When the rising edge detection pulse PA-1 is output from the rising edge detection circuit 29-1, 33-1 calculates "+1" to the value of the address signal output from the address counter 5, When the falling edge detection pulse PD-1 is output from the falling edge detection circuit 30-1, the addition / subtraction circuit performs an operation of “−1” on the value of the address signal output from the address counter 5.
[0069]
When the rising edge detection pulse PA-1 or the falling edge detection pulse PD-1 is supplied via the OR circuit 31-1, 34-1 latches the output value of the adder / subtractor circuit 33-1 at that time. This is an output address latch circuit.
[0070]
In an embodiment of the present invention configured as described above, first, after the gate voltages of the output transistors of the first line to the nth line are reset and imaged, the voltage value of the threshold signal STH is changed. Minimum voltage value V 0 Period ΔT0 as the first analog luminance signal readout period in one frame period, the analog luminance signals of the first pixel to the m-th pixel in the first line to the n-th line are sequentially read out, and the first line The first to n-th line analog luminance signal sequences SA1 to SAn composed of the analog luminance signals of the first to m-th pixels of the n-th line are transmitted to the comparators 25-1 to 25-n.
[0071]
In the comparators 25-1 to 25-n, the voltage values of the analog luminance signal sequences SA1 to SAn are the lowest voltage value V of the threshold signal STH. 0 The comparison results are transmitted as binary signals SB1 to SBn to the shift registers 27-1 to 27-n via the gate circuits 26-1 to 26-n.
[0072]
In the shift registers 27-1 to 27-n, the binarized signals SB1 to SBn are shifted in synchronization with the address clock ADD-CLK, and the first to mth pixel analog luminance signals from the sample hold circuit 2 are shifted. Are output after being delayed by the repetition period of reading out and transmitted to the binary signal decoder 10.
[0073]
Here, the minimum voltage value V of the threshold signal STH 0 Is a voltage value lower than the expected minimum voltage value of the analog luminance signal obtained from the light receiving element, and thus the binarized signal SB1 obtained in this case is as shown in FIG. .
[0074]
Next, the voltage value of the threshold signal STH is the lowest voltage value V 0 Voltage V one higher 1 When the period ΔT1 is reached, as the second analog luminance signal readout period, the analog luminance signals of the first pixel to the m-th pixel in the first line to the n-th line are sequentially read out, and the first line to the n-th line are read out. The analog luminance signal strings SA1 to SAn of the first line to the nth line composed of the analog luminance signals of the first pixel to the mth pixel of each line are transmitted to the comparators 25-1 to 25-n.
[0075]
Thereafter, the threshold signal STH is sequentially set to a higher voltage value, and the same operation is repeated. For example, the output value of the threshold signal generation counter 23 is Z, and the voltage value of the threshold signal STH is V Z Then, as the analog luminance signal readout period of the (Z + 1) th time, the analog luminance signals of the first pixel to the m-th pixel of the first line to the n-th line are read in order, and each of the first to n-th lines is read. The first to n-th line analog luminance signal sequences SA1 to SAn composed of the first to m-th pixel analog luminance signals are transmitted to the comparators 25-1 to 25-n.
[0076]
In this case, for example, in the analog luminance signals of the first pixel to the m-th pixel of the first line, the voltage value is set to the voltage value V of the threshold signal STH. Z If a signal lower than that is obtained, the binarized signal SB1 obtained in this case is as shown in FIG. 6B, for example.
[0077]
Thereafter, the output value of the threshold signal generation counter 23 becomes Z + 1, and the voltage value of the threshold signal STH is V Z + 1 Then, as the Z + 2th analog luminance signal reading period, the analog luminance signals of the first pixel to the mth pixel of the first line to the nth line are sequentially read, and each of the first line to the nth line is read. The first to n-th line analog luminance signal sequences SA1 to SAn composed of the first to m-th pixel analog luminance signals are transmitted to the comparators 25-1 to 25-n.
[0078]
In this case, for example, in the analog luminance signals of the first pixel to the m-th pixel of the first line, the voltage value is set to the voltage value V of the threshold signal STH. Z + 1 If a signal lower than that is obtained, the binarized signal SB1 obtained in this case is as shown in FIG. 6C, for example.
[0079]
After that, the output value of the threshold signal generation counter 23 becomes Z + 2, and the voltage value of the threshold signal STH is V Z + 2 Then, as the analog luminance signal readout period of the Z + 3th time, the analog luminance signals of the first pixel to the mth pixel of the first line to the nth line are sequentially read, and each of the first line to the nth line is read. The first to n-th line analog luminance signal sequences SA1 to SAn composed of the first to m-th pixel analog luminance signals are transmitted to the comparators 25-1 to 25-n.
[0080]
In this case, for example, in the analog luminance signals of the first pixel to the m-th pixel of the first line, the voltage value is set to the voltage value V of the threshold signal STH. Z + 2 If a signal lower than that is obtained, the binarized signal SB1 obtained in this case becomes, for example, as shown in FIG.
[0081]
Thereafter, the threshold signal STH is sequentially set to a higher voltage value, and the same operation is repeated, but the threshold signal STH is the highest voltage value V. P In the period ΔTp, as the (p + 1) th analog luminance signal readout period, the analog luminance signals of the first pixel to the mth pixel of the first line to the nth line are read in order, and the first line to the nth line. The first to n-th line analog luminance signal sequences SA1 to SAn composed of the first to m-th pixel analog luminance signals are transmitted to the comparators 25-1 to 25-n.
[0082]
In this case, the maximum voltage value V of the threshold signal STH P Is a voltage value higher than the expected maximum voltage value of the analog luminance signal obtained from the light receiving element, and thus the binarized signal SB1 obtained in this case is as shown in FIG. .
[0083]
Here, for example, when the binarized signal SB1 shown in FIG. 6A is transmitted to the unit binarized signal decoder shown in FIG. 5, the rising edge detection circuit 29-1 does not detect the rising edge. The falling edge detection circuit 30-1 does not detect a falling edge.
[0084]
Therefore, in this case, the data latch circuit 32-1 does not latch the output value of the threshold signal generation counter 23, and the address latch circuit 34-1 uses the output value of the adder / subtractor circuit 33-1. Never latch.
[0085]
On the other hand, the binarized signal SB1 shown in FIG. X1 , ADD X3 , ADD X5 The portion corresponding to the analog luminance signal read out from the pixel of the pixel changes from the H level to the L level, and the address ADD X1 , ADD X3 , ADD X5 The voltage value of the analog luminance signal read out from the pixel of the pixel is the voltage value V of the threshold signal STH. Z It is lower than that.
[0086]
Address ADD X2 , ADD X4 , ADD X6 The portion corresponding to the analog luminance signal read out from the pixel of the pixel changes from the L level to the H level, and the address ADD X2 , ADD X4 , ADD X6 The voltage value of the analog luminance signal read out from the pixel of the pixel is the voltage value V of the threshold signal STH. Z Is equal to or higher than
[0087]
Therefore, when the binarized signal SB1 shown in FIG. 6B is supplied to the unit binarized signal decoder shown in FIG. 5, the falling edge detection circuit 30-1 detects the falling edge of the binarized signal SB1. 36 is detected, and a falling edge detection pulse PD-1 is output. This falling edge detection pulse PD-1 is transmitted to the addition / subtraction circuit 33-1, and the data latch via the OR circuit 31-1. The data is transmitted to the circuit 32-1 and the address latch circuit 34-1.
[0088]
As a result, the adder / subtractor circuit 33-1 receives the address ADD when the falling edge detection pulse PD-1 is transmitted. X1 , But when the falling edge detection pulse PD-1 is transmitted, X1 −1 is performed, the address latch circuit 34-1 has the address ADD output from the adder / subtracter circuit 33-1. X1 -1 is latched and output.
[0089]
In addition, the data latch circuit 32-1 has a threshold signal generation counter 23 at this time. Latch the output value This is the first line address ADD X1 -1 pixel is output as a digital luminance information signal.
[0090]
Thereafter, the rising edge detection circuit 29-1 detects the rising edge 37 of the binarized signal SB1, and outputs a rising edge detection pulse PA-1, and the rising edge detection pulse PA-1 is added to the addition / subtraction circuit 33-1. And to the data latch circuit 32-1 and the address latch circuit 34-1 via the OR circuit 31-1.
[0091]
As a result, when the rising edge detection pulse PA-1 is transmitted, the addition / subtraction circuit 33-1 performs the address ADD. X2 However, when the rising edge detection pulse PA-1 is transmitted, ADD X2 Since the operation of +1 is performed, the address latch circuit 31-1 outputs the address ADD output from the adder / subtracter circuit 33-1. X2 +1 is latched and output.
[0092]
In addition, the data latch circuit 32-1 has a threshold signal generation counter 23 at this time. Latch the output value This is the first line address ADD X2 It is output as a digital luminance information signal of +1 pixel.
[0093]
Therefore, according to one embodiment of the present invention, by performing the binarized signal generating operation and the binarized signal decoding operation as described above for the analog luminance signal sequences SA1 to SAn of the first to nth lines, Since the digital luminance information signal indicating the luminance information of the pixel as a digital signal is obtained, the digital luminance signal of each pixel can be obtained by performing signal processing on the digital luminance information signal. It suffices to provide a simple signal processing circuit that retains luminance information and always overwrites its contents.
[0094]
As described above, according to an embodiment of the present invention, two-dimensional image information obtained from a light receiving element can be digitally generated with a simple configuration without using a CCD circuit and without using an A / D converter. Since it is configured to output as a signal, it can be manufactured by the same CMOS process as a normal LSI, and the light receiving unit and digital circuit unit can be created on the same chip, and an A / D converter is installed. Since the chip is not increased in size as compared with the case of doing so, it is possible to reduce the size of the entire imaging apparatus, the power consumption of the imaging apparatus, and the price of the imaging system.
[0095]
In the embodiment of the present invention, the case where the binarized signal decoder 10 is provided has been described. However, the binarized signal decoder 10 may be configured not to be provided. 1 makes it possible to obtain a binary signal of a two-dimensional image easily and at high speed.
[0096]
Further, in the embodiment of the present invention, the case where the sequential transmission circuit 11 is provided has been described. However, the sequential transmission circuit 11 may be configured not to be provided. An image binarized signal can be obtained easily and at high speed.
[0097]
In the embodiment of the present invention, the case where the present invention is applied to a two-dimensional solid-state imaging device has been described. However, the present invention is also applicable to a one-dimensional solid-state imaging device and a solid-state imaging device provided with one light receiving element. can do.
[0098]
Here, when the present invention is applied to a one-dimensional solid-state imaging device, the pixels of the second line to the nth line are deleted from the light receiving unit 1, and the sample hold circuit corresponding to the pixels of the second to nth lines. The part, the select circuit part, the binarized signal generation circuit part, the unit binarized signal decoder and the sequential transmission circuit may be deleted.
[0099]
Further, when the present invention is applied to a solid-state imaging device provided with only one light receiving element, only the first pixel portion of the first line is formed in the light receiving portion 1 and the second to nth lines are formed. Corresponding sample hold circuit part, select circuit part, binarized signal generating circuit part and sequential sending circuit are deleted, and as a binarized signal decoder, for threshold signal generation when the level of the binarized signal changes What is necessary is just to comprise so that the binarization signal decoder which outputs the output value of a counter as a digital luminance signal formed by converting the analog luminance signal into digital may be provided.
[0100]
Further, in the embodiment of the present invention, the case where the first pixel, the second pixel,..., The mth pixel are sequentially selected for the first line to the nth line has been described. In addition, by providing a line selection circuit, the first line, the second line,..., The nth line may be selected in this order. In this case, the second line to the nth line are selected. The corresponding binarized signal generation circuit portion, binarized signal decoder portion, and sequential transmission circuit can be deleted.
[0101]
【The invention's effect】
In the present invention, According to the first invention Since the digital signal value of the point image obtained from the light receiving element can be output to the outside with a simple configuration without using an A / D converter, the entire imaging device including the solid-state imaging device for obtaining the point image Miniaturization and power consumption of imaging device Reduction And cost reduction of the image system.
[0102]
In the present invention, the second, third or According to the fourth invention With a simple configuration, a binary signal image of a one-dimensional image obtained from the light receiving unit can be obtained easily and at high speed.
[0103]
In the present invention, the fifth or According to the sixth invention Since the image information of the one-dimensional image obtained from the light receiving element can be converted into a digital signal and output with a simple configuration without using an A / D converter, the entire imaging device including the one-dimensional solid-state imaging device can be output. Miniaturization and power consumption of imaging device Reduction And cost reduction of the image system.
[0104]
In the present invention, the seventh, eighth or According to the ninth invention With a simple configuration, a binary signal image of a two-dimensional image obtained from the light receiving unit can be obtained easily and at high speed.
[0105]
In the present invention, the tenth or According to the eleventh invention Since the image information of the two-dimensional image obtained from the light receiving unit can be converted into a digital signal and output with a simple configuration without using an A / D converter, the entire imaging device including the two-dimensional solid-state imaging device can be output. Miniaturization and power consumption of imaging device Reduction And cost reduction of the image system.
[0106]
In the present invention, the twelfth, thirteenth or According to the fourteenth invention The binary signal image of the two-dimensional image obtained from the light receiving unit can be obtained easily and at high speed with a simple configuration, and the configuration of the binary signal generation circuit can be simplified.
[0107]
In the present invention, the fifteenth or According to the sixteenth invention Since the image information of the two-dimensional image obtained from the light receiving unit can be converted into a digital signal and output with a simple configuration without using an A / D converter, the entire imaging device including the two-dimensional solid-state imaging device can be output. Miniaturization and power consumption of imaging device Reduction And the price of the image system can be reduced, and the binarized signal generation circuit and the binarized signal decoder can be simplified.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a main part of an embodiment of the present invention.
FIG. 2 is a circuit diagram illustrating a configuration of a first line portion of a light receiving unit, a sample hold circuit, and a select circuit included in an embodiment of the present invention.
FIG. 3 is a waveform diagram showing a relationship among an address clock, a reset signal, and a select signal used by one embodiment of the present invention.
FIG. 4 is a circuit diagram showing a configuration of a binarized signal generation circuit and a threshold signal generation circuit provided in an embodiment of the present invention.
FIG. 5 is a circuit diagram showing a configuration of a unit binarized signal decoder included in the binarized signal decoder provided in the embodiment of the present invention.
FIG. 6 is a waveform diagram showing an example of a binarized signal obtained from the first line in one embodiment of the present invention.
[Explanation of symbols]
4 Address clock input pin
12 Digital luminance information signal output terminal
13 Address output terminal
ADD-CLK Address clock
TH-CLK Threshold signal generation clock

Claims (9)

一列に配列した第１、第２、・・・第ｍの受光素子からなる第１、第２、・・・第ｍの画素を有する受光部と、
前記第１、第２、・・・第ｍの受光素子から得られる第１、第２、・・・第ｍのアナログ輝度信号を同時にサンプルホールドする第１、第２、・・・第ｍのサンプルホールド回路と、
アドレスクロックに同期して前記第１、第２、・・・第ｍのサンプルホールド回路から前記第１、第２、・・・第ｍのアナログ輝度信号を順に読み出すアナログ輝度信号読出回路と、
しきい値信号生成用クロックをカウントするしきい値信号生成用カウンタの出力をアナログ変換してしきい値信号を出力するしきい値信号生成回路と、
前記第１、第２、・・・第ｍのサンプルホールド回路から順に読み出される前記第１、第２、・・・第ｍのアナログ輝度信号の電圧値を前記しきい値信号の各電圧値と順に比較し、前記しきい値信号の各電圧値に対する前記受光部により得られる１次元画像の二値化信号を生成する二値化信号生成回路とを備え、
前記アナログ輝度信号読出回路は、
前記アドレスクロックをカウントし、前記第１、第２、・・・第ｍの画素を選択するための第１、第２、・・・第ｍのアドレス信号を順に出力するアドレスカウンタと、
前記第１、第２、・・・第ｍのアドレス信号をデコードし、前記第１、第２、・・・第ｍの画素を選択する第１、第２、・・・第ｍのセレクト信号を順に出力するアドレスデコーダと、
前記第１、第２、・・・第ｍのセレクト信号により前記第１、第２、・・・第ｍのサンプルホールド回路を順に選択し、前記第１、第２、・・・第ｍのサンプルホールド回路から前記第１、第２、・・・第ｍのアナログ輝度信号を順に読み出すセレクト回路とを備え、
前記二値化信号生成回路は、
前記第１、第２、・・・第ｍのサンプルホールド回路から順に読み出される前記第１、第２、・・・第ｍのアナログ輝度信号の電圧値を前記しきい値信号の各電圧値と順に比較する比較器と、
前記比較器から出力される二値化信号を前記アドレスクロックに同期させてシフトし、前記第１、第２、・・・第ｍのサンプルホールド回路からの前記第１、第２、・・・第ｍのアナログ輝度信号の読み出しの繰り返し周期分だけ遅延して出力するシフトレジスタとを備えることを特徴とする固体撮像装置。 A light-receiving unit having first, second,..., M-th pixels arranged in a row, the first, second,.
The first, second,..., Mth analog luminance signals obtained from the first, second,... A sample-and-hold circuit;
An analog luminance signal readout circuit for sequentially reading out the first, second,..., M-th analog luminance signals from the first, second,... M-th sample and hold circuits in synchronization with an address clock;
A threshold signal generation circuit for converting the output of the threshold signal generation counter that counts the threshold signal generation clock into an analog signal and outputting the threshold signal; and
The voltage values of the first, second,..., M-th analog luminance signals read in order from the first, second,. A binarized signal generating circuit that compares in order and generates a binarized signal of a one-dimensional image obtained by the light receiving unit for each voltage value of the threshold signal;
The analog luminance signal readout circuit is
An address counter that counts the address clock and sequentially outputs first, second,..., M-th address signals for selecting the first, second,.
The first, second,... M-th address signals are decoded, and the first, second,. Address decoder for sequentially outputting
The first, second,..., M-th sample and hold circuits are sequentially selected by the first, second,..., M-th select signals, and the first, second,. A select circuit for sequentially reading out the first, second,..., Mth analog luminance signals from the sample and hold circuit;
The binarized signal generation circuit includes:
The voltage values of the first, second,..., M-th analog luminance signals read in order from the first, second,. A comparator that compares in order;
The binary signal output from the comparator is shifted in synchronization with the address clock, and the first, second,... From the first, second,. A solid-state imaging device comprising: a shift register that outputs a delayed output by a repetition period of reading of the mth analog luminance signal . 前記シフトレジスタから出力される二値化信号のエッジを検知し、前記エッジ検知時の前記しきい値信号生成用カウンタの出力値を、前記二値化信号の一方のレベルの端部のレベル発生元の画素の輝度情報として出力すると共に、前記二値化信号の一方のレベルの端部のレベル発生元の画素のアドレスを出力する二値化信号デコーダを備えることを特徴とする請求項１記載の固体撮像装置。 An edge of a binarized signal output from the shift register is detected, and the output value of the threshold signal generation counter at the time of the edge detection is generated at the end of one level of the binarized signal. and outputs as the brightness information of the original pixel, according to claim 1, characterized in that it comprises a binary signal decoder outputs one level originating address of the pixel of the end portion of the level of the binarized signal the solid-state imaging device. 前記二値化信号デコーダは、
前記二値化信号の立ち上がりエッジを検知した時は、立ち上がりエッジ検知パルスを出力する立ち上がりエッジ検知回路と、
前記二値化信号の立ち下がりエッジを検知した時は、立ち下がりエッジ検知パルスを出力する立ち下がりエッジ検知回路と、
前記立ち上がりエッジ検知パルス又は前記立ち下がりエッジ検知パルスが出力された時は、前記しきい値信号生成用カウンタの出力値をラッチして出力するデータラッチ回路と、
前記立ち上がりエッジ検知パルスが出力された時は、前記アドレスカウンタから出力さ れるアドレス信号の値に１を加算し、前記立ち下がりエッジ検知パルスが出力された時は、前記アドレスカウンタから出力されるアドレス信号の値から１を減算する加減算回路と、
前記立ち上がりエッジ検知パルス又は前記立ち下がりエッジ検知パルスが出力された時は、前記加減算回路の出力値をラッチして出力するアドレスラッチ回路とを備えることを特徴とする請求項２記載の固体撮像装置。 The binary signal decoder is
When a rising edge of the binarized signal is detected, a rising edge detection circuit that outputs a rising edge detection pulse;
When the falling edge of the binarized signal is detected, a falling edge detection circuit that outputs a falling edge detection pulse;
When the rising edge detection pulse or the falling edge detection pulse is output, a data latch circuit that latches and outputs the output value of the threshold signal generation counter;
When the rising edge detection pulse is output , 1 is added to the value of the address signal output from the address counter, and when the falling edge detection pulse is output, the address output from the address counter. An addition / subtraction circuit for subtracting 1 from the value of the signal;
3. The solid-state imaging device according to claim 2 , further comprising an address latch circuit that latches and outputs an output value of the addition / subtraction circuit when the rising edge detection pulse or the falling edge detection pulse is output. . 一列に配列した第１、第２、・・・第ｍの受光素子からなる第１、第２、・・・第ｍの画素を有する第１、第２、・・・第ｎの画素列を前記第１、第２、・・・第ｍの画素の配列方向と直交する方向に配列してなる受光部と、
前記第１、第２、・・・第ｍの受光素子から得られる第１、第２、・・・第ｍのアナログ輝度信号をサンプルホールドする第１、第２、・・・第ｍのサンプルホールド回路を前記第１、第２、・・・第ｎの画素列ごとに設けてなるサンプルホールド回路部と、
アドレスクロックに同期して前記第１〜第ｎの画素列の第１、第２、・・・第ｍのサンプルホールド回路から前記第１、第２、・・・第ｍのアナログ輝度信号を順に読み出すアナログ輝度信号読出回路と、
しきい値信号生成用クロックをカウントするしきい値信号生成用カウンタの出力値をアナログ変換してしきい値信号を出力するしきい値信号生成回路と、
前記第１〜第ｎの画素列の第１、第２、・・・第ｍのサンプルホールド回路から順に読み出される前記第１、第２、・・・第ｍのアナログ輝度信号の電圧値を前記しきい値信号の各電圧値と順に比較し、前記しきい値信号の各電圧値に対する前記受光部から得られる２次元画像の二値化信号を生成する二値化信号生成回路とを備え、
前記アナログ輝度信号読出回路は、
前記アドレスクロックをカウントし、前記第１〜第ｎの画素列の第１、第２、・・・第ｍの画素を選択するための第１、第２、・・・第ｍのアドレス信号を順に出力するアドレスカウンタと、
前記第１、第２、・・・第ｍのアドレス信号をデコードし、前記第１〜第ｎの画素列の第１、第２、・・・第ｍの画素を選択する第１、第２、・・・第ｍのセレクト信号を順に出力するアドレスデコーダと、
前記第１、第２、・・・第ｍのセレクト信号により前記第１〜第ｎの画素列の第１、第２、・・・第ｍのサンプルホールド回路を順に選択し、前記第１〜第ｎの画素列の第１、第２、・・・第ｍのサンプルホールド回路から前記第１、第２、・・・第ｍのアナログ輝度信号を順に読み出すセレクト回路とを備え、
前記二値化信号生成回路は、
前記第１、第２、・・・第ｎの画素列の第１〜第ｍのサンプルホールド回路から順に読み出される前記第１、第２、・・・第ｎの画素列の第１〜第ｍのアナログ輝度信号の電圧値を前記しきい値信号の各電圧値と順に比較する第１、第２、・・・第ｎの比較器と、
前記第１、第２、・・・第ｎの比較器から出力される第１、第２、・・・第ｎの二値化信号を前記アドレスクロックに同期させてシフトし、各画素列の第１〜第ｍのサンプルホールド回路からの前記第１〜第ｍのアナログ輝度信号の読み出しの繰り返し周期分だけ遅延して出力する第１、第２、・・・第ｎのシフトレジスタとを備えることを特徴とする固体撮像装置。 First, second,..., N-th pixel columns having first, second,... M-th pixels arranged in a row. A light receiving portion arranged in a direction orthogonal to the arrangement direction of the first, second,..., M-th pixels;
The first, second,..., The mth analog luminance signal obtained by sampling from the first, second,. A sample-and-hold circuit unit in which a hold circuit is provided for each of the first, second,..., N-th pixel columns;
In synchronization with the address clock, the first, second,..., M-th analog luminance signals from the first, second,. An analog luminance signal readout circuit for reading;
A threshold value signal generation circuit that converts the output value of the threshold value signal generation counter that counts the threshold value signal generation clock into an analog value and outputs a threshold value signal; and
The voltage values of the first, second,..., M-th analog luminance signals read in order from the first, second,. A binary signal generation circuit that sequentially compares each voltage value of the threshold signal and generates a binary signal of a two-dimensional image obtained from the light receiving unit for each voltage value of the threshold signal;
The analog luminance signal readout circuit is
The address clock is counted, and first, second,..., M-th address signals for selecting the first, second,..., M-th pixels of the first to n-th pixel columns. Address counter that outputs in order,
The first, second,... M-th address signals are decoded, and the first, second,..., M-th pixels in the first to n-th pixel columns are selected. An address decoder that sequentially outputs the mth select signal;
The first, second,..., M-th sample and hold circuits of the first to n-th pixel columns are sequentially selected by the first, second,. A select circuit for sequentially reading out the first, second,..., Mth analog luminance signals from the first, second,..., Mth sample and hold circuits of the nth pixel column;
The binarized signal generation circuit includes:
The first, second,..., Nth pixel columns read in order from the first to mth sample and hold circuits of the nth pixel column. A first, second,..., Nth comparator for sequentially comparing the voltage value of the analog luminance signal with each voltage value of the threshold signal;
The first, second,..., Nth binarized signals output from the first, second,..., Nth comparators are shifted in synchronization with the address clock, and First, second,..., Nth shift registers that are delayed by a repetition period of reading out the first to mth analog luminance signals from the first to mth sample hold circuits. A solid-state imaging device . 前記第ｉ（但し、ｉ＝１、２、・・・ｎである。）のシフトレジスタから出力される第ｉの二値化信号のエッジを検知し、前記エッジ検知時の前記しきい値信号生成用カウンタの出力値を、前記第ｉの二値化信号の一方のレベルの端部のレベル発生元の画素の輝度情報として出力すると共に、前記第ｉの二値化信号の一方のレベルの端部のレベル発生元の画素のアドレスを出力する第ｉの単位二値化信号デコーダを備えることを特徴とする請求項４記載の固体撮像装置。 An edge of the i-th binarized signal output from the i-th (where i = 1, 2,..., N) shift register is detected, and the threshold signal at the time of the edge detection is detected. An output value of the generation counter is output as luminance information of a pixel that is a level generation source at an end of one level of the i-th binarized signal, and at one level of the i-th binarized signal. 5. The solid-state imaging device according to claim 4, further comprising an i-th unit binarized signal decoder that outputs an address of a pixel from which an edge level is generated . 前記第ｉの二値化信号デコーダは、
前記第ｉの二値化信号の立ち上がりエッジを検知した時は、第ｉの立ち上がりエッジ検知パルスを出力する第ｉの立ち上がりエッジ検知回路と、
前記第ｉの二値化信号の立ち下がりエッジを検知した時は、第ｉの立ち下がりエッジ検知パルスを出力する第ｉの立ち下がりエッジ検知回路と、
前記第ｉの立ち上がりエッジ検知パルス又は前記第ｉの立ち下がりエッジ検知パルスが出力された時は、前記しきい値信号生成用カウンタの出力値をラッチして出力する第ｉのデータラッチ回路と、
前記第ｉの立ち上がりエッジ検知パルスが出力された時は、前記アドレスカウンタから出力されるアドレス信号の値に１を加算し、前記第ｉの立ち下がりエッジ検知パルスが出力された時は、前記アドレスカウンタから出力されるアドレス信号の値から１を減算する第ｉの加減算回路と、
前記第ｉの立ち上がりエッジ検知パルス又は前記第ｉの立ち下がりエッジ検知パルスが出力された時は、前記第ｉの加減算回路の出力値をラッチして出力する第ｉのアドレスラッチ回路とを備えることを特徴とする請求項５記載の固体撮像装置。 The i-th binary signal decoder is
An i-th rising edge detection circuit that outputs an i-th rising edge detection pulse when a rising edge of the i-th binarized signal is detected;
An i-th falling edge detection circuit for outputting an i-th falling edge detection pulse when a falling edge of the i-th binarized signal is detected;
An i-th data latch circuit that latches and outputs an output value of the threshold signal generation counter when the i-th rising edge detection pulse or the i-th falling edge detection pulse is output;
When the i-th rising edge detection pulse is output, 1 is added to the value of the address signal output from the address counter, and when the i-th falling edge detection pulse is output, the address An i-th addition / subtraction circuit that subtracts 1 from the value of the address signal output from the counter;
An i-th address latch circuit that latches and outputs the output value of the i-th add / subtract circuit when the i-th rising edge detection pulse or the i-th falling edge detection pulse is output. The solid-state imaging device according to claim 5. 一列に配列した第１、第２、・・・第ｍの受光素子からなる第１、第２、・・・第ｍの画素を有する第１、第２、・・・第ｎの画素列を前記第１、第２、・・・第ｍの画素の配列方向と直交する方向に配列してなる受光部と、
前記第１、第２、・・・第ｍの受光素子から得られる第１、第２、・・・第ｍのアナログ輝度信号をサンプルホールドする第１、第２、・・・第ｍのサンプルホールド回路を前記第１、第２、・・・第ｎの画素列ごとに設けてなるサンプルホールド回路部と、
水平アドレスクロックに同期して第１の画素列の第１、第２、・・・第ｍのサンプルホールド回路から順に前記第１、第２、・・・第ｍのアナログ輝度信号を順に読み出すアナログ輝度信号読出回路と、
しきい値信号生成用クロックをカウントするしきい値信号生成用カウンタの出力値をアナログ変換してしきい値信号を出力するしきい値信号生成回路と、
前記第１の画素列の第１、第２、・・・第ｍのサンプルホールド回路から順に読み出される前記第１〜第ｎの画素列の第１、第２、・・・第ｍのアナログ輝度信号の電圧値を前記しきい値信号の各電圧値と順に比較し、前記しきい値信号の各電圧値に対する前記受光部から得られる２次元画像の二値化信号を生成する二値化信号生成回路とを備え、
前記アナログ輝度信号読出回路は、
垂直アドレスクロックをカウントし、前記第１、第２、・・・第ｎの画素列を順に選択する画素列選択回路と、
前記水平アドレスクロックをカウントし、前記第１、第２、・・・第ｎの画素列の第１、第２、・・・第ｍの画素を順に選択するための第１、第２、・・・第ｍの水平アドレス信号を出力する水平アドレスカウンタと、
前記第１、第２、・・・第ｍの水平アドレス信号をデコードし、第１〜第ｎの画素列の第１、第２、・・・第ｍの画素を選択するための第１、第２、・・・第ｍの水平セレクト信号を順に出力する水平アドレスデコーダと、
前記第１、第２、・・・第ｍの水平セレクト信号により前記第１〜第ｎの画素列の第１、第２、・・・第ｍのサンプルホールド回路を順に選択し、前記第１〜第ｎの画素列の第１、第２、・・・第ｍのサンプルホールド回路から前記第１、第２、・・・第ｍのアナログ輝度信号を順に読み出す水平セレクト回路とを備え、
前記二値化信号生成回路は、
前記第１の画素列の第１、第２、・・・第ｍのサンプルホールド回路から順に読み出される前記第１、第２、・・・第ｎの画素列の第１、第２、・・・第ｍのアナログ輝度信号の電圧値を前記しきい値信号の各電圧値と順に比較する比較器と、
前記比較器から出力される二値化信号を前記水平アドレスクロックに同期させてシフトし、各画素列の第１、第２、・・・第ｍのサンプルホールド回路からの前記第１、第２、 ・・・第ｍのアナログ輝度信号の読み出しの繰り返し周期分だけ遅延して出力するシフトレジスタとを備えることを特徴とする固体撮像装置。 First, second,..., N-th pixel columns having first, second,... M-th pixels arranged in a row. A light receiving portion arranged in a direction orthogonal to the arrangement direction of the first, second,..., M-th pixels;
The first, second,..., The mth analog luminance signal obtained by sampling from the first, second,. A sample-and-hold circuit unit in which a hold circuit is provided for each of the first, second,..., N-th pixel columns;
Analog that sequentially reads out the first, second,..., M-th analog luminance signals in order from the first, second,..., M-th sample hold circuit of the first pixel column in synchronization with the horizontal address clock. A luminance signal readout circuit;
A threshold value signal generation circuit that converts the output value of the threshold value signal generation counter that counts the threshold value signal generation clock into an analog value and outputs a threshold value signal; and
The first, second,..., Mth analog luminances of the first to nth pixel columns that are sequentially read from the first, second,. A binarized signal for sequentially comparing the voltage value of the signal with each voltage value of the threshold signal and generating a binarized signal of a two-dimensional image obtained from the light receiving unit for each voltage value of the threshold signal Generating circuit,
The analog luminance signal readout circuit is
A pixel column selection circuit that counts a vertical address clock and sequentially selects the first, second,..., Nth pixel columns;
The horizontal address clock is counted, and the first, second,... For sequentially selecting the first, second,..., Mth pixels of the first, second,. ..A horizontal address counter that outputs the mth horizontal address signal,
Decoding the first, second,..., M-th horizontal address signal, and selecting the first, second,. A horizontal address decoder for sequentially outputting second,..., Mth horizontal select signals;
The first, second,..., M-th sample and hold circuits of the first to n-th pixel columns are sequentially selected by the first, second,. A horizontal select circuit for sequentially reading out the first, second,..., M-th analog luminance signals from the first, second,.
The binarized signal generation circuit includes:
The first, second,..., The first, second,..., Nth pixel columns read out in order from the first, second,. A comparator that sequentially compares the voltage value of the mth analog luminance signal with each voltage value of the threshold signal;
The binarized signal output from the comparator is shifted in synchronization with the horizontal address clock, and the first, second,... , ... solid-state imaging apparatus characterized by comprising a shift register for repetition period only with a delay output of the read of the analog luminance signal of the m. 前記シフトレジスタから出力される二値化信号のエッジを検知し、前記エッジ検知時の前記しきい値信号生成用カウンタの出力値を、前記二値化信号の一方のレベルの端部のレベル発生元の画素の輝度情報として出力すると共に、前記二値化信号の一方のレベルの端部のレベル発生元の画素のアドレスを出力する二値化信号デコーダを備えることを特徴とする請求項７記載の固体撮像装置。 An edge of a binarized signal output from the shift register is detected, and the output value of the threshold signal generation counter at the time of the edge detection is generated at the end of one level of the binarized signal. 8. A binary signal decoder that outputs the luminance information of the original pixel and outputs the address of the level generation source pixel at the end of one level of the binary signal. Solid-state imaging device. 前記二値化信号デコーダは、
前記二値化信号の立ち上がりエッジを検知した時は、立ち上がりエッジ検知パルスを出力する立ち上がりエッジ検知回路と、
前記二値化信号の立ち下がりエッジを検知した時は、立ち下がりエッジ検知パルスを出力する立ち下がりエッジ検知回路と、
前記立ち上がりエッジ検知パルス又は前記立ち下がりエッジ検知パルスが出力された時は、前記しきい値信号生成用カウンタの出力値をラッチして出力するデータラッチ回路と、
前記立ち上がりエッジ検知パルスが出力された時は、前記アドレスカウンタから出力されるアドレス信号の値に１を加算し、前記立ち下がりエッジ検知パルスが出力された時は、前記アドレスカウンタから出力されるアドレス信号の値から１を減算する加減算回路と、
前記立ち上がりエッジ検知パルス又は前記立ち下がりエッジ検知パルスが出力された時は、前記加減算回路の出力値をラッチして出力するアドレスラッチ回路とを備えることを特徴とする請求項８記載の固体撮像装置。 The binary signal decoder is
When a rising edge of the binarized signal is detected, a rising edge detection circuit that outputs a rising edge detection pulse;
When the falling edge of the binarized signal is detected, a falling edge detection circuit that outputs a falling edge detection pulse;
When the rising edge detection pulse or the falling edge detection pulse is output, a data latch circuit that latches and outputs the output value of the threshold signal generation counter;
When the rising edge detection pulse is output, 1 is added to the value of the address signal output from the address counter, and when the falling edge detection pulse is output, the address output from the address counter. An addition / subtraction circuit for subtracting 1 from the value of the signal;
9. The solid-state imaging device according to claim 8 , further comprising: an address latch circuit that latches and outputs an output value of the addition / subtraction circuit when the rising edge detection pulse or the falling edge detection pulse is output. .
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