JP4092303B2

JP4092303B2 - 圧接型半導体装置

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Publication number: JP4092303B2
Application number: JP2004115141A
Authority: JP
Inventors: 和則田口
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2004-04-09
Filing date: 2004-04-09
Publication date: 2008-05-28
Anticipated expiration: 2024-04-09
Also published as: JP2005302923A

Description

本発明は、圧接型半導体装置に関し、特に、構成部品の点数を極力減らすことにより、組み立てやすく、低コストで、しかも信頼性の高い圧接型半導体装置に関する。

絶縁ゲート型バイポーラトランジスタ（以下、単に「ＩＧＢＴ」という。）などのパワーデバイスを含む圧接型半導体装置（ＩＧＢＴモジュール）は、ゲート電極に印加されるゲート電圧により電流制御し、動作速度が速く、耐圧が高いといった優位性を有する。そのため、これまでゲートターンオフサイリスタを用いて大容量の高圧電流を制御していた電子機器においてＩＧＢＴ半導体装置が多く利用されており、ＩＧＢＴ半導体装置の適用範囲が拡大している。

このようにＩＧＢＴ半導体装置は、近年ますます、より大容量の高圧電流を制御することが望まれている。そのため、従来のＩＧＢＴ半導体装置は、１つのパッケージ内に複数のＩＧＢＴチップを含む半導体チップを、半田を用いて基板上に実装し、アルミワイヤを介して主電極と半導体チップを接続する構造を有していた。ところが、ＩＧＢＴチップの個数が多くなると、配線部（半田およびアルミワイヤ）のインダクタンスおよび浮遊キャパシタンスが、各ＩＧＢＴチップに依存して互いに異なることがあり、各ＩＧＢＴチップの均一動作を阻害することがあった。

そこで、各ＩＧＢＴチップの均一動作を保証するために、半田およびアルミワイヤを用いることなく、半導体チップのチップ電極を導電性部材で圧接する構造を有する圧接型半導体装置が提案されている。

例えば、特開平９−８２７９号公報の図１によれば、複数のＩＧＢＴチップ１１およびフリーホイールダイオードチップ１２を、モリブデン板などからなるエミッタ側熱緩衝板１４−１およびコレクタ側熱緩衝板１５で挟んで保持する圧接型半導体装置が開示されている。また、この圧接型半導体装置の各ＩＧＢＴチップ１１は、上側主面にエミッタ電極およびゲート電極を有し、下側主面にコレクタ電極を有する。さらに、各ＩＧＢＴチップの上方にはエミッタ側熱緩衝板１４−１を圧接する厚さ補正部材２５が設けられており、その縦孔内に配置されたばねにより付勢されたゲート圧接電極２３が設けられている。こうして、各ＩＧＢＴチップ１１のゲート電極は、ゲート圧接電極２３に圧接して、電気的に導通するように構成されている。
特開平９−８２７９号公報

しかしながら、上記従来技術による圧接型半導体装置において、各ゲート圧接電極２３をそれぞれのＩＧＢＴチップ１１のゲート電極に圧接させるためには、縦孔を含む厚さ補正部材２５および付勢ばねを厳格なクリアランスで形成し、付勢ばねを正確に位置合わせして縦孔内に収容する必要があるが、均一な荷重による確実な圧接を実現するように、各構成部品を精密に加工することは容易ではない。一般に、構成部品が数多くなるほど、組立作業工程は煩雑になり、より多くの加工時間を要し、製造コストが嵩む。しかも、部品点数が多くなると、一部のゲート電極に対するゲート圧接電極２３の荷重が不均一となり、圧接が不十分であるとき、導通不良が生じやすくなる。すなわち、部品点数が多くなるほど、圧接型半導体装置を精度よくアセンブリすることはより難しくなり、アセンブリ後においても、振動などの応力ストレスに起因して、構成部品に位置ずれまたは変形が生じて、均一な荷重による圧接を保持しにくくなる（導通不良がより発生しやすくなる）。

そこで本発明は、上記のような事情に鑑みてなされたものであり、その目的は、各半導体チップのチップ電極に圧接する荷重を均一に維持しつつ、部品点数を極力抑えることにより、組み立てやすく、安価で、しかも応力ストレスに起因する不具合の発生しにくい信頼性の高い圧接型半導体装置を提供することにある。

本発明の１つの態様による圧接型半導体装置は、第１の正極チップ電極および負極チップ電極が形成された少なくとも１つの第１の半導体チップと、第２の正極チップ電極および負極チップ電極が形成された少なくとも１つの第２の半導体チップと、前記第１および第２の正極チップ電極を第１平面上で支持する正極熱緩衝板と、前記第１および第２の負極チップ電極を前記第１平面と平行な第２平面上で支持する負極熱緩衝板と、前記正極熱緩衝板および前記負極熱緩衝板に係合して、これらを介して前記第１および第２の半導体チップを挟持するクランパとを備えたことを特徴とするものである。

本発明によれば、第１および第２の電極に圧接する荷重を均一に維持しつつ、部品点数を極力抑えることにより、組み立てやすく、安価で、しかも応力ストレスに強い信頼性の高い圧接型半導体装置を実現することができる。

以下、添付図面を参照して本発明に係る半導体装置の実施の形態を説明する。各実施の形態の説明において、理解を容易にするために方向を表す用語（例えば、「上方」および「下方」など）を適宜用いるが、これは説明のためのものであって、これらの用語は本発明を限定するものでない。

実施の形態１．
図１ないし図４を参照しながら、本発明に係る圧接型半導体装置の実施の形態１について以下に説明する。図１に示す圧接型半導体装置１は、概略、スイッチング用半導体チップとして用いられる複数の絶縁ゲートバイポーラトランジスタチップ（以下、単に「ＩＧＢＴチップ」という。）１０と、各ＩＧＢＴチップ１０に対応するフリーホイールダイオードチップ（以下、単に「ＦＷＤチップ」という。）２０と、を有する。

ＩＧＢＴチップ１０は、図１に示すように、その上面においてコレクタチップ電極（第１の正極電極）１２を有し、その下面においてエミッタチップ電極（第１の負極電極）１４を有する。また、ＩＧＢＴチップ１０は、図２に示すように、その下面の角部において、ゲートチップ電極（制御電極）１６をさらに有する。同様に、図１に示すＦＷＤチップ２０は、その上面にアノードチップ電極（第２の正極電極）２２と、その下面にカソードチップ電極（第２の負極電極）２４と、を有する。なお、各電極１２，１４，２２，２４は、アルミ蒸着により形成されている。また、ＩＧＢＴチップ１０およびＦＷＤチップ２０は、図２に示す下面の周辺部において、絶縁材料からなるチップガイド（チップ保護壁）１５，２５を有する。

また、図１示す圧接型半導体装置１は、ＩＧＢＴチップ１０およびＦＷＤチップ２０を構成するシリコン結晶材料と熱膨張係数の近い金属（例えば、モリブデンまたはタングステン）を用いて一体式に形成された円盤状コレクタ熱緩衝板（正極熱緩衝板）３０を有する。このコレクタ熱緩衝板３０は、複数のＩＧＢＴチップ１０のコレクタチップ電極１２およびＦＷＤチップ２０のアノードチップ電極２２を所定の第１平面Ｐ_１上で当接して支持する。すなわち、本明細書において、コレクタ熱緩衝板３０がコレクタチップ電極１２およびアノードチップ電極２２に当接する平面を第１平面Ｐ_１という。

同様に、本発明の圧接型半導体装置１は、第１平面Ｐ_１と平行な第２平面Ｐ_２上において、各ＩＧＢＴチップ１０のエミッタチップ電極１４に当接して支持する複数のエミッタ熱緩衝板（第１の負極熱緩衝板）４０と、同様に第２平面Ｐ_２上において、ＦＷＤチップ２０のカソードチップ電極２４に当接して支持する複数のカソード熱緩衝板（第２の負極熱緩衝板）５０と、を有する。すなわち、本明細書において、エミッタ熱緩衝板４０およびカソード熱緩衝板５０が、エミッタチップ電極１４およびカソードチップ電極２４にそれぞれ当接する平面を第２平面Ｐ_２という。また、エミッタ熱緩衝板４０およびカソード熱緩衝板５０は、コレクタ熱緩衝板３０と同様、モリブデンまたはタングステンなどの金属を用いて形成される。

また、図１に示す圧接型半導体装置１によれば、コレクタ熱緩衝板３０は、第１平面Ｐ_１と対向する第３平面Ｐ_３において、コレクタ主電極（正極主電極）６０に当接し、エミッタ熱緩衝板４０およびカソード熱緩衝板５０のそれぞれは、第２平面Ｐ_２と対向する第４平面Ｐ_４上において、エミッタ主電極（負極主電極、共通主電極）６５に当接するように構成される。すなわち、本明細書においては、コレクタ主電極６０がコレクタ熱緩衝板３０に当接する平面を第３平面Ｐ_３といい、エミッタ主電極６５がエミッタ熱緩衝板４０およびカソード熱緩衝板５０に当接する平面を第４平面Ｐ_４という。

エミッタ熱緩衝板４０は、上述のように、第２平面Ｐ_２でエミッタチップ電極１４に当接する一方、図３に示すように、ゲートチップ電極１６に相当する領域において凹部４２を有し、ゲートチップ電極１６には当接しない。また本発明によれば、エミッタ熱緩衝板４０およびカソード熱緩衝板５０のそれぞれは、第４平面Ｐ_４の周縁部において段差部４４，５４を有する。

さらに、本発明の圧接型半導体装置１は、各半導体チップ１０，２０の上方にあるコレクタ熱緩衝板３０と、下方にあるエミッタ熱緩衝板４０およびカソード熱緩衝板５０とに係合して、これらを介してＩＧＢＴチップ１０およびＦＷＤチップ２０を挟持するクランパ７０を備える。

本発明のクランパ７０は、図１および図４に示すように、概略、実質的に平坦で円盤状の保持ガイド板７２と、保持ガイド板７２から上方向に延びる爪部７４と、リング状の絶縁性の固定ガイド７６と、を有する。保持ガイド板７２と爪部７４は、好適には、樹脂などの絶縁材料を用いて一体に成形されるが、それぞれ異なる部材として成形した後、任意の適当な接合材を用いて接合してもよい。

図４に示す保持ガイド板７２は、ＩＧＢＴチップ１０のエミッタ熱緩衝板４０およびＦＷＤチップ２０のカソード熱緩衝板５０のそれぞれの段差部４４，５４が嵌合するような形状および寸法を有するＩＧＢＴ開口部７８およびＦＷＤ開口部８０を有する。また、保持ガイド板７２は、周縁部に設けられた共通配線８２と、周縁部から各ＩＧＢＴ開口部７８に向かって延在する複数の枝型状の延在部（カンチレバ）８４と、を有する。各カンチレバ８４は、樹脂などの絶縁材料を用いて保持ガイド板７２とともに一体に成形され、所定の弾性力を有するので、板ばねとしての機能を有する。また、各カンチレバ８４は、その先端部に金属などの導電性材料を用いて形成された円柱状のゲート電極体（制御電極体）８６を支持する。さらに、保持ガイド板７２上には、共通配線８２に接続されたチップ抵抗器などの複数のゲート抵抗器（制御抵抗器）８８が実装され、カンチレバ８４上には、各ゲート抵抗器８８と対応するゲート電極体８６とを電気的に接続するためのゲート配線（制御配線）９０が形成されている（図５）。共通配線８２は、外部と接続可能な取出し電極９２に電気的に接続されている。
なお、図４に示すように、ＩＧＢＴチップ１０（ＩＧＢＴ開口部７８）は、ＦＷＤチップ（ＦＷＤ開口部８０）の周囲に配設したので、共通配線８２からゲート電極体８８への各ゲート配線９０の引き出しが容易となる。

次に、図５を参照しながら、本発明の圧接型半導体装置１のアセンブリ方法について説明する。まず、エミッタ熱緩衝板４０およびカソード熱緩衝板５０を、保持ガイド板７２のＩＧＢＴ開口部７８およびＦＷＤ開口部８０に嵌合するように配置する。とりわけ、エミッタ熱緩衝板４０は、その凹部４２により円柱状ゲート電極体８６が露出するように位置合わせして配置される。このとき、保持ガイド板７２は、エミッタ熱緩衝板４０およびカソード熱緩衝板５０が各段差部４４，５４に嵌合することにより、エミッタ熱緩衝板４０およびカソード熱緩衝板５０を確実に係合して、支持することができる。

そして、周辺部にチップガイド１５，２５が固着されたＩＧＢＴチップ１０およびＦＷＤチップ２０を、それぞれエミッタ熱緩衝板４０およびカソード熱緩衝板５０の上に載置する。とりわけ、ＩＧＢＴチップ１０は、そのゲートチップ電極１６がゲート電極体８６に当接するように位置合わせして配置される。

さらに、図５では図示しないが、ＩＧＢＴチップ１０およびＦＷＤチップ２０の上に、円盤状コレクタ熱緩衝板３０を配置し、さらにコレクタ熱緩衝板３０の上にリング状の固定ガイド７６を載置する。そして、クランパ７０の爪部７４を固定ガイド７６に係合させて、ＩＧＢＴチップ１０およびＦＷＤチップ２０を挟持する。こうして、コレクタ熱緩衝板３０と、エミッタ熱緩衝板４０およびカソード熱緩衝板５０とを介して、ＩＧＢＴチップ１０およびＦＷＤチップ２０を挟持する圧接型半導体装置の一部をユニット化して、圧接型半導体ユニット７７を形成することができる。

最後に、クランパ７０により形成された圧接型半導体ユニット７７をエミッタ主電極６５の上に配置するとともに、コレクタ熱緩衝板３０上にコレクタ主電極６０を配置した後、これらの主電極６０，６５を挟み込むことにより、本発明の圧接型半導体装置１を完成させる。

上記のように、本発明の圧接型半導体装置によれば、第１平面Ｐ_１において、コレクタ熱緩衝板３０をコレクタチップ電極１２およびアノードチップ電極２２に確実に当接させ、第２平面Ｐ_２において、エミッタ熱緩衝板４０をエミッタチップ電極１４に、カソード熱緩衝板５０をカソードチップ電極２４に確実に当接させることができる。同様に、カンチレバ８４は、弾性を有するので、板ばねのような機能を有し、ＩＧＢＴチップ１０のゲートチップ電極１６に対してゲート電極体８６を付勢して、確実に当接させることができる。また、板ばね機能を有するカンチレバ８４は、外部から伝わる振動などの応力ストレスを吸収することができる。

なお、ゲート電極体８６をゲートチップ電極１６に向かってより強く付勢するために、図１に示すように、ゲート電極体８６が設けられたカンチレバ８４の下面において、シリコーン系ゴムなどの弾性体からなる付勢板９４を配置することが好ましい。

このように、本発明の圧接型半導体装置によれば、一体に成形される保持ガイド板７２および爪部７４からなる単純な構造を有するクランパ７０により、各半導体チップ１０，２０の電極１２，１４，１６，２２，２４に圧接する荷重を均一に維持しつつ、正極側および負極側の熱緩衝板３０，４０，５０を介して、各半導体チップ１０，２０を確実に挟持することができる。また、本発明によれば、上記従来技術に比べて部品点数を相当に減らしたので、極めて組み立てやすく、製造コストが安価な圧接型半導体装置を提供することができる。さらに本発明によれば、構成部品点数を極力減らしたので、より厳格なクリアランスで組み立てることができ、応力ストレスに起因する不具合が発生しにくい、より信頼性の高い圧接型半導体装置を製造することができる。

なお、上記において、圧接型半導体装置１は、複数のＩＧＢＴチップ１０およびＦＷＤチップ２０を有するものとして説明したが、本発明は、それぞれ１つずつのＩＧＢＴチップ１０およびＦＷＤチップを有する圧接型半導体装置においても同様に適用することができる。また、上記において、ゲートチップ電極１６に負性電圧を印加するｐチャンネルＩＧＢＴチップ１０を用いて説明したが、当業者ならば容易に理解されるように、本発明は、これとは反対の極性を有する半導体チップを用いた圧接型半導体装置に適用することができる。

実施の形態２．
再び、図４を参照しながら、本発明に係る圧接型半導体装置の実施の形態２について以下に説明する。実施の形態１の圧接型半導体装置１の各ＩＧＢＴチップ１０に接続されたチップ抵抗８８が同一の抵抗値を有するのに対し、実施の形態２の圧接型半導体装置１は、各ゲート抵抗器８８の抵抗値が異なるように構成される点を除き、実施の形態１と同様の構造を有するので、重複する部分に関する詳細な説明を省略する。

本発明の圧接型半導体装置１において、各ＩＧＢＴチップ１０のゲート電圧は、取出し電極９２、共通電極８２、各ゲート抵抗器８８、各ゲート配線９０、各ゲート電極体８６を介して、各ゲートチップ電極１６に印加される。ところが、取出し電極９２から各ゲート配線９０に至る共通電極８２の長さ、各ゲート配線そのものの長さが異なるため、ゲート抵抗器８８の抵抗値が一定であるとき、取出し電極９２から各ゲートチップ電極１６までの配線インダクタンスは、それぞれ互いに異なる。一般に、同一性能を有する並列接続された複数のＩＧＢＴチップ１０が異なる配線インダクタンスを有する場合、均一な動作が保証されず、各ＩＧＢＴチップ１０の性能を最大限に発揮させることはできない。そこで、実施の形態２の圧接型半導体装置においては、取出し電極９２から各ゲートチップ電極１６までの配線インダクタンスが、ゲート電極体８６の位置によらず、実質的に同一となるように、抵抗値を調整したゲート抵抗器８８が実装される。これにより、各ＩＧＢＴチップ１０の均一な動作を保証し、その最大限の性能を引き出すことができる。

実施の形態３．
本発明に係る圧接型半導体装置の実施の形態３について以下に説明する。実施の形態１の圧接型半導体装置１によれば、ゲート電極体８６をゲートチップ電極１６に向かってより強く付勢するために、ゲート電極体８６が設けられたカンチレバ８４の下方に弾性体からなる付勢板９４が配置されている。これに対し、実施の形態３の圧接型半導体装置１は、導電性を有する弾性材料を用いてゲート電極体８６を形成した点を除いて、実施の形態１と同様の構成を有するので、重複する部分に関する詳細な説明を省略する。

上述のように、実施の形態３のゲート電極体８６は、カーボンブラックなどが添加されたゴムなどの導電性を有する弾性材料を用いて形成される。このとき、実施の形態３のゲート電極体８６は、実施の形態１のそれよりも上下方向に長く形成することが好ましい。こうして、実施の形態１で用いられた付勢板９４を省略することができ、部品点数をさらに削減した圧接型半導体装置を実現することができる。

実施の形態４．
図６を参照しながら、本発明に係る圧接型半導体装置の実施の形態４について以下に説明する。実施の形態４の圧接型半導体装置１は、カンチレバ８４の平面形状が異なる点以外は実施の形態１と同様の構成を有するので、重複する部分に関する詳細な説明を省略する。

実施の形態１の圧接型半導体装置１のカンチレバ８４は、図６（ａ）に示すように、一定の幅を有するように形成されているが、板ばねとして機能するカンチレバ８４が振動するとき、保持ガイド板７２との連結部９６において、応力ストレスが集中しやすく、カンチレバ８４が破損する可能性がある。これに対処するため、実施の形態４の圧接型半導体装置１のカンチレバ８４は、図６（ｂ）に示すように、保持ガイド板７２との連結部９６において、Ｒ部９８を有する。Ｒ部９８は、保持ガイド板７２とカンチレバ８４との溝幅に合わせたものとする。これにより、カンチレバ８４が振動する際に、保持ガイド板７２との連結部９６に集中する応力ストレスを分散させることができる。こうして、応力ストレスにさらに強い圧接型半導体装置１を提供することができる。

図１は、本発明に係る実施の形態１の圧接型半導体装置を示す一部拡大断面図である。図２は、図１に示す圧接型半導体装置の第１および第２のチップの底面図である。図３（ａ）は、図１に示す圧接型半導体装置の第１および第２の熱緩衝板の底面図であり、図３（ｂ）は、図３（ａ）のＢ−Ｂ線から見た断面図である。図４は、図１に示す圧接型半導体装置のクランパを示す平面図である。図５は、図１に示す圧接型半導体装置の分解組立斜視図である。図６（ａ）は、図１に示す圧接型半導体装置のカンチレバの拡大平面図で、図６（ｂ）は、別の実施の形態によるカンチレバの拡大平面図である。

符号の説明

１圧接型半導体装置、１０スイッチング用半導体チップ（絶縁ゲートバイポーラトランジスタチップ）、１２コレクタチップ電極（第１の正極電極）、１４エミッタチップ電極（第１の負極電極）、１５，２５チップガイド（チップ保護壁）、１６ゲートチップ電極（制御チップ電極）、２０ダイオードチップ（フリーホイールダイオードチップ）、２２アノードチップ電極（第２の正極電極）、２４カソードチップ電極（第２の負極電極）、３０コレクタ熱緩衝板（正極熱緩衝板）、４０エミッタ熱緩衝板（第１の負極熱緩衝板）、４２凹部、４４，５４段差部、５０カソード熱緩衝板（第２の負極熱緩衝板）、６０コレクタ主電極（正極主電極）、６５エミッタ主電極（負極主電極）、７０クランパ、７２保持ガイド板、７４爪部、７６固定ガイド、７７圧接型半導体ユニット、７８ＩＧＢＴ開口部、８０ＦＷＤ開口部、８２共通配線、８４カンチレバ、８６ゲート電極体（制御電極体）、８８ゲート抵抗器（制御抵抗器）、９０ゲート配線（制御配線）、９２取出し電極、９４付勢板、９６連結部、９８切欠き部、Ｐ_１第１平面、Ｐ_２第２平面、Ｐ_３第３平面、Ｐ_４第４平面。

Claims

圧接型半導体装置であって、
第１の正極チップ電極および負極チップ電極が形成された少なくとも１つの第１の半導体チップと、
第２の正極チップ電極および負極チップ電極が形成された少なくとも１つの第２の半導体チップと、
前記第１および第２の正極チップ電極を第１平面上で支持する正極熱緩衝板と、
前記第１および第２の負極チップ電極を前記第１平面と平行な第２平面上で支持する負極熱緩衝板と、
前記正極熱緩衝板および前記負極熱緩衝板に係合して、これらを介して前記第１および第２の半導体チップを挟持するクランパとを備えたことを特徴とする圧接型半導体装置。
請求項１に記載の圧接型半導体装置であって、
前記第１の半導体チップは、前記第２平面上に形成された制御チップ電極を有し、
前記クランパは、前記負極熱緩衝板に係合する実質的に平坦なガイド板と、前記制御チップ電極に向かって延び、これに圧接する制御電極体とを有することを特徴とする圧接型半導体装置。
請求項２に記載の圧接型半導体装置であって、
前記負極熱緩衝板は、前記第１および第２の負極チップ電極をそれぞれ個別に支持する第１および第２の負極熱緩衝板からなり、
前記ガイド板は、前記第１および第２の負極熱緩衝板を嵌合する第１および第２の開口部を有することを特徴とする圧接型半導体装置。
請求項２に記載の圧接型半導体装置であって、
前記第１および第２の負極熱緩衝板は、これらの周縁部において前記ガイド板に嵌合する段差部を有することを特徴とする圧接型半導体装置。
請求項２に記載の圧接型半導体装置であって、
前記負極主電極と前記ガイド板の間に配置され、前記制御電極体を前記制御チップ電極に向かって付勢する付勢板を有することを特徴とする圧接型半導体装置。
請求項１に記載の圧接型半導体装置であって、
前記第１の半導体チップは、前記第１平面上に形成された制御チップ電極を有し、
前記クランパは、前記正極熱緩衝板に係合する実質的に平坦なガイド板と、前記制御チップ電極に向かって延び、これに圧接する制御電極体とを有することを特徴とする圧接型半導体装置。
請求項６に記載の圧接型半導体装置であって、
前記正極熱緩衝板は、前記第１および第２の正極チップ電極をそれぞれ個別に支持する第１および第２の正極熱緩衝板からなり、
前記ガイド板は、前記第１および第２の正極熱緩衝板を嵌合する第１および第２の開口部を有することを特徴とする圧接型半導体装置。
請求項７に記載の圧接型半導体装置であって、
前記第１および第２の正極熱緩衝板は、これらの周縁部において前記ガイド板に嵌合する段差部を有することを特徴とする圧接型半導体装置。
請求項６に記載の圧接型半導体装置であって、
前記正極主電極と前記ガイド板の間に配置され、前記制御電極体を前記制御チップ電極に向かって付勢する付勢板を有することを特徴とする圧接型半導体装置。
請求項２または６に記載の圧接型半導体装置であって、
前記ガイド板は、少なくとも１つのカンチレバ部を有し、
前記制御電極体は、前記カンチレバ部の先端部に形成されることを特徴とする圧接型半導体装置。
請求項２または６に記載の圧接型半導体装置であって、
前記制御電極体は、導電性を有する弾性材料を用いて形成されることを特徴とする圧接型半導体装置。
請求項２または６に記載の圧接型半導体装置であって、
前記第１および第２の負極チップ電極上に固着されたチップ保護壁を有することを特徴とする圧接型半導体装置。
請求項２または６に記載の圧接型半導体装置であって、
複数の前記第１の半導体チップが設けられ、
前記クランパは、ゲート抵抗器を介して前記制御電極体のそれぞれに接続された取り出し電極を有し、
前記取り出し電極から前記制御電極体のそれぞれに至る配線インダクタンスが実質的に同一となるように前記ゲート抵抗器の抵抗値が調整されたことを特徴とする圧接型半導体装置。