JP4085864B2 - Inrush current suppression circuit - Google Patents
Inrush current suppression circuit Download PDFInfo
- Publication number
- JP4085864B2 JP4085864B2 JP2003091862A JP2003091862A JP4085864B2 JP 4085864 B2 JP4085864 B2 JP 4085864B2 JP 2003091862 A JP2003091862 A JP 2003091862A JP 2003091862 A JP2003091862 A JP 2003091862A JP 4085864 B2 JP4085864 B2 JP 4085864B2
- Authority
- JP
- Japan
- Prior art keywords
- inrush current
- current
- load
- circuit
- temperature coefficient
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Emergency Protection Circuit Devices (AREA)
- Direct Current Feeding And Distribution (AREA)
Description
【0001】
【発明の属する技術分野】
本発明は、電源側と負荷側との間の電流通路に設けられ、電源スイッチがオンされたときの過大な突入電流を抑制する突入電流抑制回路に関する。
【0002】
【従来の技術】
例えばDCDCコンバータなどの電源から負荷に電力供給できるように、図5を参照して、電源20、回路の開閉を行う電源スイッチ(リレーなどでもよい)21、過電流制限用のヒューズ22、負荷23が直列に接続された回路24がある。この回路24において、負荷23がランプ、電動モータ、コンデンサ等のように非常に小さなインピーダンスの負荷である場合、その負荷23へ電力供給するため電源スイッチ21をオンすると、そのオン時においては、図6に示すように、定常時の電流よりも過大な突入電流が一時的に流れるおそれがある。例えば、コンデンサの場合、コンデンサへの電流チャージの際突入電流が流れ、ランプの場合、フィラメントの温度が上昇する前に突入電流が流れる。この突入電流は機器の寿命を短くしたり、ヒューズを溶断したりするという不具合発生の問題がある。
【0003】
このため、電源スイッチ21をオンした時の一時的な過大な突入電流を抑制するものとして、従来においては、図7を参照して、電源20と負荷23との間に比較的高い抵抗値の突入電流抑制用の抵抗素子25を接続したもの(特許文献1参照)や、図8を参照して、電源と負荷との間に負特性サーミスタ26を接続したもの(特許文献2参照)が提案されていた。
【0004】
【特許文献1】
特許第3269377号公報(第2頁、第3頁、図1)
【特許文献2】
実公平1−2545号公報(全頁、第3図)
【0005】
【発明が解決しようとする課題】
しかしながら、上記従来の前者の場合、抵抗素子25を負荷23に直列に接続するものであるから、負荷23への電流供給が安定したときの定常電流に対してもその抵抗素子25により電圧降下や電力の無駄な消費が生じ、その分負荷23へ供給可能な電力が少なくなるという問題がある。また、上記従来の後者の場合、電流が流れることによる発熱によって抵抗値が低下する負特性サーミスタ26により、突入電流に対しては大きな抵抗値で負荷23への過大な突入電流を抑制でき、定常電流が流れるときには発熱により負特性サーミスタ26の抵抗値が低下していることによって無駄な電圧降下や電力の無駄な消費などを生じないように図っている。しかしながら、この場合、負特性サーミスタ26の発熱を利用してその抵抗値を低下させることを利用しているため、負特性サーミスタ26の素子温度により流し続けることのできる定常電流が制限される。したがって、このように定常電流が制限され、大きな定常電流を流すことができないため、電力消費の大きな負荷23に対して利用を図ることが制限されるものであった。
【0006】
これらの問題点を解決するため改善を図ったものとして、図9に示す回路が提案されている。図9を参照して、電源20と負荷23との間に電流制限用の抵抗素子25を接続するとともに、この抵抗素子25と並列に電磁リレー27のa接点のスイッチ回路とを接続し、この電磁リレー27の励磁コイルを作動させる制御回路28を設けている。この回路では、電源スイッチ21をオン状態に切り換えた時点から定常電流が負荷23に安定して供給されるようになる所定時間経過するまでの間、電磁リレー27をオフ状態のままにして、電源20からの電流Iが抵抗素子25を介して負荷23に供給されるようにしている。このため、電源スイッチ21をオンした時点での過大な突入電流が流れるときには抵抗素子25により制限された状態で負荷23に電流が供給され、その後、安定した定常電流が供給されるときには抵抗素子25による電圧降下が抑制されるようこの抵抗素子25と並列に接続されている電磁リレー27のスイッチ回路がオンされこの導電性の高いスイッチ回路を通して負荷に電流が供給される。しかしながら、この場合においても、電磁リレー27やその電磁リレー27を制御するための制御回路28などを別途設ける必要があるため、部品点数が増えるなどのコスト高となったり、また回路基板上での占有面積が大きくなるため小型化が困難となったりするという問題がある。
【0007】
そこで、本発明は、電源から負荷へ電力供給する際に過大な突入電流が負荷に流れないようにするという解決すべき課題に対して、安価でかつ簡便な構造を用いて実現することを目的としている。
【0008】
【課題を解決するための手段】
本発明に係る突入電流抑制回路は、電源から負荷への開閉自在な電流通路に設けられ、かつ前記負荷への突入電流を抑制する突入電流抑制回路において、前記電流通路に直列に突入電流抑制用抵抗及び正特性サーミスタを設け、前記電流通路の導通・遮断の各動作を行う半導体素子を前記電流通路に並列に設け、前記正特性サーミスタの両端間電圧に基づいて前記半導体素子の前記動作を制御していることを特徴とする。
【0009】
ここで、突入電流とは、電源と負荷とが接続される回路を開閉自在なスイッチング手段でオン状態に切り換えたときに、通常よりも過大な値で一時的に回路を流れる電流のことである。また、電源は例えばDCDCコンバータや、電池などの直流電源である。
【0010】
本発明によれば、電源から負荷へ電流供給する回路を閉じるよう電源スイッチをオンした時点では正特性サーミスタの抵抗値は小さく、電源からの電流は正特性サーミスタ及びこれに直列な突入電流抑制用抵抗に流れ、半導体素子にはほとんど電流が流れない。よって、そのオン時には、正特性サーミスタと突入電流抑制用抵抗とのそれぞれの抵抗により電圧降下するので、特に突入電流抑制用抵抗の比較的大きな抵抗値により負荷へ流れる電流値も制限される。その後発熱による温度上昇により正特性サーミスタの抵抗値が上昇していくと、半導体素子へ流れる電流が増加し、半導体素子をオン状態に切り換える。その切り換えによって、半導体素子は導通状態となるため、電源からの電流は正特性サーミスタや突入電流抑制用抵抗よりも半導体素子を流れることになり、負荷に対しては電圧降下のほとんどない状態で電流が流れることになる。また、半導体素子は、比較的大電流を流すことができるので、定常状態であっても負荷への電流が小さく制限されることがない。
【0011】
本発明は、好ましくは、前記突入電流抑制用抵抗として負特性サーミスタを用いている。この場合、電源オン時においては負特性サーミスタは高い抵抗値を有するものとなっているので、電源オン時に正特性サーミスタの抵抗値とともにその負特性サーミスタの抵抗値により電流が負荷に流れるのを制限することになり、大きな電流が負荷に不当に流れることを抑制する。
【0012】
本発明は、好ましくは、前記半導体素子としてバイポーラトランジスタを用いている。この場合、負荷への供給可能な電流値を比較的大きなものにすることができる。
本発明は、好ましくは、前記正特性サーミスタは前記バイポーラトランジスタのエミッタ−ベース間に接続されている。
【0013】
【発明の実施の形態】
以下、本発明の詳細を図面に示す実施の形態に基づいて説明する。図1は、本発明に係る実施形態の突入電流抑制回路を含む回路図である。
【0014】
図1を参照して、この突入電流抑制回路1は、例えばDCDCコンバータや電池などの直流電源である電源2と、例えば電動モータなどの負荷3とを接続する回路中に接続されるものである。この回路は、電源2と負荷3とを接続する回路中に人為操作可能な電源スイッチ4、ヒューズ5、負荷3、および、突入電流抑制回路1とを含む構成となっている。負荷3は、例えば、ランプ、電動モータ、コンデンサ等であって、少なくとも電力供給開始時にはそのインピーダンスが小さい負荷である。
【0015】
突入電流抑制回路1は、直流電源2から負荷3への電流通路6のうち、ヒューズ5と負荷3との間に接続されている。この突入電流抑制回路1は、バイポーラトランジスタから成る半導体素子としてのトランジスタ7と、正特性サーミスタ(PTCサーミスタ)8及び電流を制限する突入電流抑制用抵抗9を直列接続したものとを並列に接続し、トランジスタ7のエミッタがヒューズ5の負荷側端及び正特性サーミスタ8の一端と接続され、コレクタが負荷3の一端及び突入電流抑制用抵抗9の一端に接続されている。また、pnp型のトランジスタ7のベースは抵抗10を介して正特性サーミスタ8及び突入電流抑制用抵抗9の他端に接続されている。
【0016】
この構成により、負荷3へ電流供給するため、電源スイッチ4をオフ状態からオン状態に切り換えると、このオン状態に切り換えた近時においては、正特性サーミスタ8は発熱による温度上昇がほとんどなくその抵抗値(RP)はきわめて小さいので電源2からの電流(I)はこの正特性サーミスタ8及び突入電流抑制用抵抗9を流れることになり、トランジスタ7のエミッタ−コレクタ間にはほとんど流れない。
【0017】
したがって、電源スイッチ4をオンした直後はトランジスタ7を介した負荷3への電流供給が抑制され、正特性サーミスタ8及び突入電流抑制用抵抗9を通して負荷3へ電流供給される。このとき、突入電流抑制用抵抗9によって比較的大きく電圧降下するので、負荷3に過大な突入電流が供給されないようになっている。電源スイッチ4をオンしてからの電流供給により、正特性サーミスタ8は発熱することで温度上昇しその抵抗値が増大していく。この正特性サーミスタ8の抵抗値の上昇に伴い、正特性サーミスタ8の端子間電圧が上昇するので、トランジスタ7のエミッタ−ベース間の電圧が上昇する。このエミッタ−ベース間の電圧上昇に伴いベース電流(Ib)が増加することにより、所定以上のベース電流値となると、トランジスタ7のエミッタ−コレクタ間が導通状態に切り換わり、電源2からの供給電流(I)がほとんど電圧降下することなくトランジスタ7を通して負荷3に供給されるようになる。なお、トランジスタ7を通して負荷3へ電流供給する状態に切り換わるタイミングは、負荷3のインピーダンスに応じた突入電流が流れるときでなく、その突入電流が流れる状態から安定した定常電流が流れる状態になっているときに設定される。
【0018】
次に、本発明の別の実施の形態について、図2に基づいて説明する。なお、図1に示した実施の形態と同様の構造については説明を省略するとともに、同一符号を付す。
【0019】
図2を参照して、正特性サーミスタ8と直列に接続される突入電流抑制用抵抗として、通常の抵抗素子に替えて負特性サーミスタ(NTCサーミスタ)11を設けている。
【0020】
この構成により、電源スイッチ4をオンした直後はpnp型のトランジスタ7を介した負荷3への電流供給が抑制され、正特性サーミスタ8及び負特性サーミスタ11を通して負荷3へ電流供給される。このとき、負特性サーミスタ11ではほとんど発熱しておらずその抵抗値が大きいことによって比較的大きく電圧降下するので、負荷3に過大な突入電流が供給されないようになっている。電源スイッチ4をオンしてからの電流供給により、正特性サーミスタ8は発熱することで温度上昇しその抵抗値が増大していく。なお、負特性サーミスタ11も発熱による温度上昇によりその抵抗値は減少していくが正特性サーミスタ8の抵抗増加の割合よりも抵抗減少の割合が小さく設定されている。正特性サーミスタ8の抵抗値の上昇に伴い、正特性サーミスタ8の端子間電圧が上昇するので、トランジスタ7のエミッタ−ベース間の電圧が上昇する。このエミッタ−ベース間の電圧上昇に伴いベース電流(Ib)が増加することにより、所定以上のベース電流値となると、トランジスタ7のエミッタ−コレクタ間が導通状態に切り換わり、電源2からの供給電流(I)がほとんど電圧降下することなくトランジスタ7を通して負荷3に供給されるようになる。なお、トランジスタ7を通して負荷3へ電流供給する状態に切り換わるタイミングは、負荷3のインピーダンスに応じた突入電流が流れるときでなく、その突入電流が流れる状態から安定した定常電流が流れる状態になっているときに設定される。
【0021】
本発明は、上述の実施の形態に限定されず、種々な変形が可能である。
【0022】
(1)上記図1,図2に示した突入電流抑制回路1では、pnp型のトランジスタを用いた実施の形態を例示したが、図3,図4に示すように、npn型トランジスタを用いて突入電流抑制回路1を構成してもよい。
【0023】
図3の場合、半導体素子としてのトランジスタ12のコレクタが電源側に接続され、エミッタが負荷3側に接続される。そして、コレクタ−ベース間に突入電流抑制用抵抗13と抵抗14とが接続され、突入電流抑制用抵抗13と負荷3との間に正特性サーミスタ15が接続されている。
【0024】
図3の構成によれば、電源スイッチ4をオンした直後では、正特性サーミスタ15の抵抗値が小さいため、トランジスタ12のベース−エミッタ間の電圧は小さく、ベース電流(Ib)がほとんど流れないのでトランジスタ12は導通状態でなく、このため、突入電流抑制用抵抗12及び正特性サーミスタ15を通して負荷3へ電流が供給される。そのとき、突入電流抑制用抵抗13の抵抗値が比較的大となっているため、突入電流抑制用抵抗13による電圧降下が大きくなって、負荷3への突入電流が抑制されることになる。電流供給に伴い正特性サーミスタ15が発熱して温度上昇することにより正特性サーミスタ15の抵抗値が増大していくと、トランジスタ12のベース−エミッタ間の電圧は上昇するので、ベース電流(Ib)が増大する。このベース電流(Ib)が所定値以上になるとトランジスタ12のコレクタ−エミッタ間が導通状態に切り換わり、それによって、電源1からの電流がトランジスタ12を介して負荷3に電圧降下がほとんどない状態で供給される。
【0025】
図4の場合、半導体素子としてのトランジスタ12のコレクタが電源側に接続され、エミッタが負荷3側に接続される。そして、コレクタ−ベース間に負特性サーミスタ16と抵抗14とが接続され、負特性サーミスタ16と負荷3との間に正特性サーミスタ15が接続されている。
【0026】
この構成によれば、電源スイッチ4をオンした直後では、正特性サーミスタ15の抵抗値が小さいため、トランジスタ12のベース−エミッタ間の電圧は小さく、ベース電流がほとんど流れないのでトランジスタ12は導通状態でなく、このため、負特性サーミスタ16及び正特性サーミスタ15を通して負荷3へ電流が供給される。そのとき、ほとんど温度上昇していないことで負特性サーミスタ16の抵抗値が比較的大となっているため、負特性サーミスタ16による電圧降下が大きくなって、負荷3への突入電流が抑制されることになる。電流供給に伴い正特性サーミスタ15が発熱して温度上昇することにより正特性サーミスタ14の抵抗値が増大していくと、トランジスタ12のベース−エミッタ間の電圧は上昇するので、ベース電流(Ib)が増大する。このベース電流(Ib)が所定値以上になるとトランジスタ12のコレクタ−エミッタ間が導通状態に切り換わり、それによって、電源1からの電流がトランジスタ12を介して負荷3に電圧降下がほとんどない状態で供給される。
【0027】
(2) 本発明に係る突入電流抑制回路に用いられている半導体素子としては、バイポーラ型トランジスタに限定されるものではなく、FETなど各種の半導体素子を採用できる。
【0028】
(3)本発明に係る突入電流抑制回路はユニット化されて単一の回路部品に構成されてもよい。
【0029】
【発明の効果】
以上説明したように、本発明によれば、電源から負荷へ電流供給する回路を閉じるよう電源スイッチをオンした時点では正特性サーミスタの抵抗値は小さく、電源からの電流は正特性サーミスタ及びこれに直列な突入電流抑制用抵抗に流れ、半導体素子にはほとんど電流が流れない。よって、そのオン時には、正特性サーミスタと突入電流抑制用抵抗とのそれぞれの抵抗により電圧降下するので、特に突入電流抑制用抵抗の比較的大きな抵抗値により負荷へ流れる電流値も制限される。その後発熱による温度上昇により正特性サーミスタの抵抗値が上昇していくと、半導体素子へ流れる電流が増加し、半導体素子をオン状態に切り換える。その切り換えによって、半導体素子は導通状態となるため、電源からの電流は正特性サーミスタや突入電流抑制用抵抗よりも半導体素子を流れることになり、負荷に対しては電圧降下のほとんどない状態で電流が流れることになる。また、半導体素子は、比較的大電流を流すことができるので、負荷への電流が定常状態であっても小さく制限されることがない。
【図面の簡単な説明】
【図1】本発明の実施形態に係る突入電流抑制回路を含む回路図
【図2】本発明の別の実施形態に係る突入電流抑制回路を含む回路図
【図3】本発明の別の実施形態に係る突入電流抑制回路を含む回路図
【図4】本発明の別の実施形態に係る突入電流抑制回路を含む回路図
【図5】負荷に電力供給する回路において電流抑制回路の無い回路を示す回路図
【図6】図5に示す回路において電源投入後の突入電流などを示す図
【図7】従来の突入電流抑制回路の一例を示す回路図
【図8】従来の突入電流抑制回路の他の例を示す回路図
【図9】従来の突入電流抑制回路のさらに他の例を示す回路図
【符号の説明】
1 突入電流抑制回路
2 電源
3 負荷
6 電流通路
7 半導体素子(トランジスタ)
8 正特性サーミスタ
9 突入電流抑制用抵抗[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an inrush current suppression circuit that is provided in a current path between a power supply side and a load side and suppresses an excessive inrush current when a power switch is turned on.
[0002]
[Prior art]
For example, referring to FIG. 5, a
[0003]
For this reason, in order to suppress a temporary excessive inrush current when the
[0004]
[Patent Document 1]
Japanese Patent No. 3269377 (second page, third page, FIG. 1)
[Patent Document 2]
Japanese Utility Model Publication 1-2545 (All pages, Fig. 3)
[0005]
[Problems to be solved by the invention]
However, since the
[0006]
As an improvement to solve these problems, a circuit shown in FIG. 9 has been proposed. Referring to FIG. 9, a current
[0007]
SUMMARY OF THE INVENTION Accordingly, the present invention aims to realize a problem to be solved by preventing an excessive inrush current from flowing to a load when power is supplied from a power supply to the load by using an inexpensive and simple structure. It is said.
[0008]
[Means for Solving the Problems]
Rush current suppression circuit according to the present invention is provided in an openable current path from the source to the load, and in suppressing the inrush current suppression circuit inrush current to the load, the inrush current suppression in series with said current path the resistance and the positive temperature coefficient thermistor provided, a semiconductor element for performing the operations of the conduction and interruption of the current path connected in parallel with the current path, the operation of the semiconductor element based on the voltage across the thermistor It is characterized by being controlled.
[0009]
Here, the inrush current is a current that temporarily flows through the circuit at an excessively larger value than usual when the circuit to which the power source and the load are connected is switched on by a switching means that can be freely opened and closed. . The power source is a DC power source such as a DCDC converter or a battery.
[0010]
According to the present invention, the resistance value of the positive temperature coefficient thermistor is small when the power switch is turned on so as to close the circuit for supplying current from the power source to the load, and the current from the power source is for suppressing the inrush current in series with the positive temperature coefficient thermistor. The current flows through the resistor, and almost no current flows through the semiconductor element. Therefore, when the switch is turned on, the voltage drops due to the resistances of the positive temperature coefficient thermistor and the inrush current suppression resistor, and the value of the current flowing to the load is limited by the relatively large resistance value of the inrush current suppression resistor. Thereafter, when the resistance value of the positive temperature coefficient thermistor rises due to temperature rise due to heat generation, the current flowing to the semiconductor element increases, and the semiconductor element is switched to the ON state. The switching causes the semiconductor element to become conductive, so that the current from the power supply flows through the semiconductor element rather than the positive temperature coefficient thermistor and the inrush current suppression resistor, and there is almost no voltage drop with respect to the load. Will flow. In addition, since a relatively large current can flow through the semiconductor element, the current to the load is not limited to a small value even in a steady state.
[0011]
In the present invention, preferably, a negative characteristic thermistor is used as the inrush current suppressing resistor. In this case, the negative characteristic thermistor has a high resistance value when the power is turned on, so that when the power is turned on, the resistance value of the negative characteristic thermistor and the resistance value of the negative characteristic thermistor restrict the current flow to the load. Therefore, it is possible to prevent a large current from flowing to the load inappropriately.
[0012]
In the present invention, a bipolar transistor is preferably used as the semiconductor element. In this case, the current value that can be supplied to the load can be made relatively large.
In the present invention, the positive temperature coefficient thermistor is preferably connected between the emitter and base of the bipolar transistor.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the details of the present invention will be described based on embodiments shown in the drawings. FIG. 1 is a circuit diagram including an inrush current suppressing circuit according to an embodiment of the present invention.
[0014]
Referring to FIG. 1, the inrush
[0015]
The inrush
[0016]
With this configuration, in order to supply current to the load 3, when the power switch 4 is switched from the off state to the on state, the positive
[0017]
Therefore, immediately after the power switch 4 is turned on, current supply to the load 3 through the
[0018]
Next, another embodiment of the present invention will be described with reference to FIG. In addition, about the structure similar to embodiment shown in FIG. 1, while abbreviate | omitting description, the same code | symbol is attached | subjected.
[0019]
Referring to FIG. 2, a negative characteristic thermistor (NTC thermistor) 11 is provided as an inrush current suppressing resistor connected in series with the positive
[0020]
With this configuration, immediately after the power switch 4 is turned on, current supply to the load 3 via the
[0021]
The present invention is not limited to the above-described embodiment, and various modifications can be made.
[0022]
(1) In the inrush
[0023]
In the case of FIG. 3, the collector of the
[0024]
According to the configuration of FIG. 3, immediately after the power switch 4 is turned on, the resistance value of the positive
[0025]
In the case of FIG. 4, the collector of the
[0026]
According to this configuration, immediately after the power switch 4 is turned on, since the resistance value of the positive
[0027]
(2) The semiconductor elements used in the inrush current suppression circuit according to the present invention are not limited to bipolar transistors, and various semiconductor elements such as FETs can be employed.
[0028]
(3) The inrush current suppression circuit according to the present invention may be unitized and configured as a single circuit component.
[0029]
【The invention's effect】
As described above, according to the present invention, the resistance value of the positive temperature coefficient thermistor is small when the power switch is turned on to close the circuit for supplying current from the power source to the load, and the current from the power source is The current flows through the series inrush current suppression resistor, and almost no current flows through the semiconductor element. Therefore, when the switch is turned on, the voltage drops due to the resistances of the positive temperature coefficient thermistor and the inrush current suppression resistor, and the value of the current flowing to the load is limited by the relatively large resistance value of the inrush current suppression resistor. Thereafter, when the resistance value of the positive temperature coefficient thermistor rises due to temperature rise due to heat generation, the current flowing to the semiconductor element increases, and the semiconductor element is switched to the ON state. The switching causes the semiconductor element to become conductive, so that the current from the power supply flows through the semiconductor element rather than the positive temperature coefficient thermistor and the inrush current suppression resistor, and there is almost no voltage drop with respect to the load. Will flow. In addition, since a relatively large current can flow in the semiconductor element, the current to the load is not limited to a small value even in a steady state.
[Brief description of the drawings]
FIG. 1 is a circuit diagram including an inrush current suppressing circuit according to an embodiment of the present invention. FIG. 2 is a circuit diagram including an inrush current suppressing circuit according to another embodiment of the present invention. 4 is a circuit diagram including an inrush current suppressing circuit according to another embodiment of the present invention. FIG. 4 is a circuit diagram including an inrush current suppressing circuit according to another embodiment of the present invention. FIG. 6 is a diagram showing an inrush current after power-on in the circuit shown in FIG. 5. FIG. 7 is a circuit diagram showing an example of a conventional inrush current suppression circuit. FIG. FIG. 9 is a circuit diagram showing another example. FIG. 9 is a circuit diagram showing still another example of a conventional inrush current suppression circuit.
1 Inrush
8
Claims (4)
前記電流通路に直列に突入電流抑制用抵抗及び正特性サーミスタを設け、
前記電流通路の導通・遮断の各動作を行う半導体素子を前記電流通路に並列に設け、
前記正特性サーミスタの両端間電圧に基づいて前記半導体素子の前記動作を制御している、ことを特徴とする突入電流抑制回路。In an inrush current suppression circuit that is provided in a freely openable / closable current path from the power source to the load and suppresses the inrush current to the load,
An inrush current suppression resistor and a positive temperature coefficient thermistor are provided in series with the current path ,
A semiconductor element for performing the operations of the conduction and interruption of the current path connected in parallel with the current path,
An inrush current suppressing circuit, wherein the operation of the semiconductor element is controlled based on a voltage across the positive temperature coefficient thermistor.
前記突入電流抑制用抵抗として負特性サーミスタを用いている、ことを特徴とする突入電流抑制回路。The inrush current suppression circuit according to claim 1,
An inrush current suppression circuit, wherein a negative characteristic thermistor is used as the inrush current suppression resistor.
前記半導体素子としてバイポーラトランジスタを用いている、ことを特徴とする突入電流抑制回路。In the inrush current suppression circuit according to claim 1 or 2,
An inrush current suppressing circuit, wherein a bipolar transistor is used as the semiconductor element.
前記正特性サーミスタは前記バイポーラトランジスタのエミッタ−ベース間に接続されている、ことを特徴とする突入電流抑制回路。The inrush current suppressing circuit, wherein the positive temperature coefficient thermistor is connected between an emitter and a base of the bipolar transistor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003091862A JP4085864B2 (en) | 2003-03-28 | 2003-03-28 | Inrush current suppression circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003091862A JP4085864B2 (en) | 2003-03-28 | 2003-03-28 | Inrush current suppression circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004304875A JP2004304875A (en) | 2004-10-28 |
JP4085864B2 true JP4085864B2 (en) | 2008-05-14 |
Family
ID=33405123
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003091862A Expired - Fee Related JP4085864B2 (en) | 2003-03-28 | 2003-03-28 | Inrush current suppression circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4085864B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5803228B2 (en) | 2011-04-08 | 2015-11-04 | 富士通株式会社 | AC adapter, electronic device unit |
-
2003
- 2003-03-28 JP JP2003091862A patent/JP4085864B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004304875A (en) | 2004-10-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3281357B2 (en) | Switching power supply | |
JP3566634B2 (en) | DC / DC converter | |
JP4182170B2 (en) | Inrush current suppression circuit | |
JP4085864B2 (en) | Inrush current suppression circuit | |
JP4639815B2 (en) | Low temperature electronic circuit protection device | |
JPH1097327A (en) | Switching power circuit | |
JP4089535B2 (en) | Overheat protection circuit | |
US20120063183A1 (en) | Power supply input device | |
JP2002216979A (en) | Lighting method of incandescent lamp and lighting circuit of incandescent lamp | |
JPH10243555A (en) | Inrush current limiting circuit | |
JP4608755B2 (en) | DC / DC converter | |
JP4752105B2 (en) | Start-up circuit for single-phase AC induction motor | |
JP4365972B2 (en) | Switching power supply | |
JP2004215457A (en) | Power supply circuit | |
JP3950817B2 (en) | Square wave generator | |
JPH11224580A (en) | Relay driving circuit | |
JP2003204601A (en) | Circuit configuration for controlling load | |
JP2000289452A (en) | Air conditioner for electric vehicle | |
JP4124082B2 (en) | Constant voltage power circuit | |
JP3705075B2 (en) | Power supply device and electronic device using the same | |
JP2005057960A (en) | Power saving motor starting system | |
JPH0197163A (en) | Switching power supply circuit | |
JP2001109525A (en) | Switching controller, switching device, and power supply unit for vehicle | |
JPS6149570A (en) | Power supply device for display device | |
JP4034329B2 (en) | Electric power supply device using electric double layer capacitor |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051221 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070417 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070424 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070625 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080129 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080211 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110228 Year of fee payment: 3 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110228 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120229 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130228 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |