JP4080871B2 - 状態記憶装置を備えたデジタルフィルタ - Google Patents
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Description
【発明の属する技術分野】
本発明はデジタル信号処理に関する。
【0002】
【従来の技術】
デジタル信号処理技術はベースバンド、中間および無線周波数における信号を処理するのに使用される。新しい応用におけるこれらの使用に加えて、このような技術は、信号フィルタリングのような既存の応用におけるアナログ処理技術も置換する。アナログの対応するものに対してデジタルフィルタが持つ多くの利点には、インピーダンス整合問題がないこと、保証された安定性および/または位相線形性、経年による応答における変化からの開放、プログラム可能性および変更の容易性が含まれる。
【0003】
デジタルフィルタは線形の一定係数フィルタとして主に構成される。このようなフィルタは、無限インパルス応答(IIR)フィルタと有限インパルス応答(FIR)フィルタの、大きく2つのクラスに分けられる。フィードバックを組み込むことにより、IIRフィルタは同じ性能を達成するのにより少ないタップしか必要としない。このようなフィルタは同様な特性を有するFIRフィルタよりも生じる遅延がより少なく、より少ないハードウェアで構成することができる。しかしながら、IIRフィルタはFIRフィルタよりも設計が難しく、一般的に非線形位相特性を有し、その上、安定性の問題を有することもある。
【0004】
IIRフィルタと対照的に、FIRフィルタは有界入力に応答して有界出力を生成するように保証されている。さらに、FIRフィルタの係数が対称(または反対称)である場合には、フィルタは線形位相応答を有する。1つの基本的なFIRフィルタシステムが図1に示されている。シフトレジスタ20は入力信号(例えば一連のデジタル値)を受け、N要素入力ベクトルS10をフィルタ40に出力する。この例では、クロック30からのクロック信号の予め定められた遷移時に、新しい入力値がシフトレジスタ20にシフトされる。フィルタ40は長さNのフィルタ係数ベクトル、N個の乗算器、N入力加算器を含む。入力ベクトルS10の(一連の値x0,x1,x2,…xNとして表現されるような)各インスタンスに対して、フィルタ40は以下の式にしたがって値yを出力する。
【数1】
【0005】
デジタルフィルタの理論および設計におけるさらなる情報は、A.B.ウイリアム氏およびF.J.テイラー氏による電子フィルタ設計ハンドブック第2版、マグローヒル社、ニューヨーク州、1998年;E.P.カニングハム氏によるデジタルフィルタリング:イントロダクション、ホートン・ミフリン社、ボストン、1992年;W.K.チェン氏による編集された回路およびフィルタハンドブック、CRCプレス社、ボカラトン、FL、1995年のような文書に見出すことができる。
【0006】
さまざまな計算状況において使用するためにルックアップテーブル(LUT)が使用され、数学的に容易に表現することができない判断情報を保持する。LUTに記憶される2つの例示的な情報は(1)エイリアスに対するまたは物理的なネットワーク位置に対するIPアドレスのマッピング、(2)カラーマップである。ルックアップテーブルは波形発生応用にも使用されており、(sin xまたはcos xのような)時間インデックス(x)から三角値へのマッピングのような、頻繁に使用するが計算するには厄介な値を保持する。
【0007】
【発明が解決しようとする課題】
図1に示されているようなデジタルフィルタは計算集中回路である。デジタルフィルタに対する1組の可能性ある入力値は有限であることから、このようなフィルタの応答は完全に確定的であり、ランタイム前に特定される。しかしながら、一般的にデジタルフィルタリング応用においてLUTを使用することはできない。Mビット幅の入力データストリームを受け取るNタップFIRフィルタのすべての可能性ある出力を直接的に表すために、サイズ2M × Nのルックアップテーブルが必要とされる。8ビット幅入力と比較的短い16タップのフィルタに対して、このようなテーブルは2128(すなわち1038のオーダ)のシンボル記憶空間を含まなければならない。
【0008】
フィルタに対する入力データストリームが1ビット幅のみ(すなわち2値化)の場合には、ルックアップテーブルのサイズは2Nのシンボル記憶空間に減少する。しかしながら、このケースでさえ、フィルタのサイズは結果的な記憶要求により厳しく制限される。例えば、16タップフィルタは216のシンボル記憶空間(すなわち、出力シンボルの幅のすべてのビットに対して1メガビットの記憶領域)を要求する。より長いフィルタの性能が要求される場合、あるいは(例えばワイヤレス通信に対するポータブル装置にような)応用が厳しい回路領域および/または電力制約を強要する場合には、ルックアップテーブルを使用するFIR構成は実現できないかもしれない。
【0009】
【課題を解決するための手段】
本発明の1つの実施形態にしたがったデジタルフィルタリング用のシステムには、1組の論理ゲート、状態記憶およびマルチプレクサを有するデジタルフィルタが含まれる。1組の論理ゲートは入力ベクトルと位相カウント信号を受け取るように構成または配置されている。位相カウント信号は、入力ベクトルと関係するクロックレートの倍数であるレートでカウントする。1組の論理ゲートは、少なくとも位相カウント信号の一部と、少なくとも入力ベクトルの一部とに基づいて、状態選択ベクトルを生成するように構成および配置されている。例えば、1組の論理ゲートは、少なくとも位相カウント信号の一部に基づいたシーケンス選択信号にしたがって、入力ベクトルを状態選択ベクトルにマッピングする。
【0010】
状態記憶装置は2つ以上の記憶バンクを有し、それぞれ状態選択ベクトルを受け取り、そのベクトルにより示される状態信号を生成するように構成され配置されている。例えば、状態記憶装置(または記憶バンクのそれぞれ)には、(対称または反対称フィルタ係数ベクトルのような)有限インパルス応答フィルタ係数ベクトルの成分に基づく値を有する1つ以上のルックアップテーブルが含まれる。状態記憶装置には、状態選択ベクトルの少なくとも一部に基づく(ゼロ選択信号のような)信号を生成するように構成され配置されている組み合わせ論理回路も含まれる。
【0011】
マルチプレクサは2つ以上の状態信号を受け取り、バンク選択信号に対応する選択された状態信号を送るように構成され配置されている。バンク選択信号は位相カウント信号に基づき、入力ベクトルの少なくとも一部にも基づいている。
【0012】
デジタルフィルタには、選択された状態信号および反転信号に基づいて出力信号を生成するように構成および配置されているインバータも含まれる。反転信号は入力ベクトルの少なくとも一部に基づき、位相カウント信号にも基づく。さらに、状態選択ベクトルの少なくとも一部の成分は反転信号に基づいていてもよい。
【0013】
このようなシステムには、入力ベクトルを生成するように構成され配置されているシフトレジスタと、位相カウント信号を生成するように構成され配置されている位相カウンタが含まれていてもよい。このシステムには、選択された状態信号に基づいて合計を生成するように構成され配置されている1つ以上の加算器とともに、付加的なデジタルフィルタも含まれていてもよい。
【0014】
本発明の実施形態にしたがったデジタルフィルタリングの方法には、入力ベクトルと位相カウント信号を受け取り、位相カウント信号にしたがって入力ベクトルを状態選択ベクトルにマッピングすることが含まれる。この方法は状態選択ベクトルを状態記憶装置に入力することも含み、状態記憶装置は2つ以上の記憶バンクを含む。各記憶バンクから、状態選択ベクトルに対応する状態信号が受け取られ、状態信号からの1つがバンク選択信号にしたがって選択される。先に着目したように、バンク選択信号は位相カウント信号に基づき、入力ベクトルの少なくとも一部にも基づいていてもよい。
【0015】
本発明の付加的な実施形態およびその応用がここで説明されおよび/または図示されている。例えば、本発明の実施形態にしたがったシステムおよび方法は、表1に示されている48タップFIRフィルタにしたがってバイナリデータストリームに適用されてもよい。
【0016】
【発明の実施の形態】
デジタルフィルタは入力信号の周波数特性を修正するのに頻繁に使用される。このような応用の1つは(例えば無線周波数(RF)チャネルを通しての)送信前にベースバンド信号の帯域幅を制御することである。図2はパルス形成フィルタシステムのデータパスの1つの例を示しており、このシステムにはゼロパディング動作10およびFIRフィルタ45が含まれている。図3の(A)、(B)および(C)は信号a ̄=[K,a0,a1,a2,a3,K]、x ̄およびy ̄の例示をそれぞれ提供している。
【0017】
この非制限例では、入力信号a ̄は2値化(±1)されている一方、出力信号y ̄は1ビット幅よりも大きい。ゼロパディング動作10は、信号a ̄の各サンプルに対して(L−1)個のゼロサンプルを挿入することにより、アップサンプル信号x ̄=[K,a0,0,0,a1,0,0,a2,0,0,a3,0,0,K]を生成する(この例では、アップサンプリング係数L=3、ゼロサンプルが各データ値の後に挿入される)。フィルタ45は信号x ̄をフィルタして、パルス形成信号y ̄を生成する。パルス形成フィルタの1つの特定の例についての係数が以下の表1に示されている。この48タップ対称フィルタは、L=4によりアップサンプリングされたバイナリデータストリームに対して、TIA/EIA暫定標準規格IS−95−A(1995年5月、通信工業協会、アーリントン、バージニア州)の表6.1.3.1.10−1で特定されている。
【表1】
【0018】
N要素フィルタ係数ベクトルがゼロパディング入力ストリームに対して特定されている応用では、各出力値に寄与する非ゼロ項の数はNよりもN/Lにより制限される(ここでLはアップサンプリング係数であり、Nはフィルタ係数ベクトルの長さである)。入力ベクトル[a0,a1,a2,a3]の1つのインスタンスに対して生成されるL個の出力値yiのそれぞれに対する式は以下の通りであり、各式にはN/L個のおそらく非ゼロ項が含まれている(この非制限例では、L=4、N=16)。
【0019】
y0=a0h0+a1h4+a2h8+a3h12; (1)
y1=a0h1+a1h5+a2h9+a3h13; (2)
y2=a0h2+a1h6+a2h10+a3h14; (3)
y3=a0h3+a1h7+a2h11+a3h15; (4)
これらの式は図4(A)に示されており、この図は、このようなフィルタの動作は、フィルタ係数のL個の非オーバーラップ剰余類(または位相)への入力ベクトルの独立した適用としてモデル化することができることを示している。
【0020】
図2に示されているゼロパディングおよびフィルタリング動作は、1つのフィルタリング動作に組み合わせることもできる。これらの原理の1つの可能性ある構成では、式(1)−(4)のN項の値は、可能性ある入力ベクトルのそれぞれに対して事前計算され、記憶される。これらの値は、フィルタの出力値として(位相数と入力ベクトルの特定のインスタンスにしたがって)ランタイムに取り出される。このようなケースでは、記憶されるべき状態の総数はPN(バイナリ入力に対して2N)からL_PN/L(バイナリ入力に対してL_2N/L)に減少され、ここで、Pは入力ベクトルの各成分に対する可能性ある状態の数であり、フィルタは入力ベクトルに関係するクロック(例えば図1のクロック30)よりも少なくともL倍大きいレートでクロックされる。図4(A)の例では、記憶されるべき状態の総数はバイナリ入力に対して216から26に減少される(フィルタ出力値は任意の幅である)。
【0021】
フィルタ係数ベクトルが対称であるケース(hi=h(N-i-1))では、最大要求記憶容量は(すなわち2倍だけ)さらに減少される。図4(B)は、ランタイム(例えば連続するフィルタクロック期間)に2つの値がどのようにして減少された記憶から取り出されるかを示しており、それぞれ位相数と入力ベクトルの各半分にしたがっている。これらの2つの値は相互に加算され、フィルタ出力値が生成される。このケースでは、フィルタは入力ベクトルに関係するクロックよりも少なくとも2L倍大きいレートでクロックされる。さらに、加算されるべき2つの取り出された値は数ビット幅であり、合計演算を実行するために、かなりの複雑さ(およびおそらくはかなりの遅延)を持つ加算器が必要とされる。
【0022】
図5(A)、(B)および(C)は、フィルタ係数ベクトルが対称であるケースにおいて、要求される記憶容量を減少させる代替アプローチを示している。図5(A)は係数の対称性をどのように活用し、全体の入力ベクトルをインデックスとして、各位相に対する減少された記憶に適用できるかを示している。図5(B)では、L個の位相は2つの状態を有するシーケンスベクトルによりインデックス付けされているL/2個のバンクに減少される。第1の状態では、入力ベクトルはシーケンス{a0,a3,a1,a2}にマッピングされる。第2の状態では、入力ベクトルはシーケンス{a3,a0,a2,a1}にマッピングされる。図5(C)は、各所要フィルタ出力が、バンク選択信号と入力ベクトルの選択されたシーケンスへのマッピングとにしたがって1つのインデックス付け動作でどのようにして取り出されるかを示している。
【0023】
図6(A)は本発明の実施形態にしたがったデジタルフィルタ100のブロック図を示している。1組の論理ゲート110は入力ベクトルS10と位相カウント信号S20とを受け取る。例示的な実施形態では、位相カウント信号S20は、入力ベクトルS10に関係するクロックのもののL倍のレートでクロックされるので、位相カウント信号S20は入力ベクトルの各インスタンスに対して0から(L−1)までカウントする。位相カウント信号S20の少なくとも一部に基づいて、組110はシーケンスを選択して、選択されたシーケンスにしたがって、入力ベクトルを状態選択ベクトルS30にマッピングする。組110は位相カウント信号S20(またはその一部)に基づいてバンク選択信号S40も生成する。
【0024】
状態記憶装置120には、2つ以上の記憶バンク120iが含まれ、それぞれ状態選択ベクトルS30を受け取る。各記憶バンク120iには組み合わせ論理回路および/または記憶された値を有するルックアップテーブルが含まれていてもよい。いくつかの構成では、2つ以上の記憶バンク120iには、1つのルックアップテーブルの異なる部分が含まれていてもよい。
【0025】
各記憶バンク120iは状態信号S60iを出力する。マルチプレクサ130は状態信号S60iを受け取って、バンク選択信号S40にしたがって、その中の1つを選択された状態信号S50として送る。
【0026】
図5(C)に示されている例の1つのバイナリ入力構成では、状態記憶装置120は2つの記憶バンク120a(バンク0)および120b(バンク1)を持っている。この構成では、バンク0は式(±h0±h3±h4±h7)により表される16個の値を記憶している一方、バンク1は式(±h1±h2±h5±h6)により表される16個の値を記憶している 。
【0027】
図6(B)は本発明の実施形態にしたがったデジタルフィルタリング用のシステムのブロック図を示している。シフトレジスタ20は入力信号S5とクロック30からのクロック信号を受け取り、N/L成分入力ベクトルS10を生成する。フィルタ100は入力ベクトルS10と(位相カウンタ300からの)位相選択信号S20とを受け取り、選択された状態信号S50を生成する。先に着目したように、フィルタ100は入力ベクトルS10の各インスタンスに対してL個の出力値を生成する。
【0028】
図7はタイプ2FIRフィルタ(すなわち偶数長の対称フィルタ係数ベクトルを有する)に対する1組の論理ゲート110の例示的な構成のブロック図を示している。この構成では、マルチプレクサ対M10およびM20は入力ベクトルS10を状態選択信号S30にマッピングし、この状態選択信号S30はシーケンス選択信号S50(ここでは、位相カウント信号S20のハイビット)とインバータI10とにしたがって2つのシーケンス間をスイッチングする。XORゲートX40は位相カウント信号S20を受け取って、バンク選択信号S40を生成し、このバンク選択信号S40は、先に説明したように状態記憶装置120の記憶バンク120a,120b(バンク0,1)により生成される状態信号S60間を選択するためにマルチプレクサ130を制御する。
【0029】
図8はタイプ4FIRフィルタ(すなわち偶数長の反対称フィルタ係数ベクトルを有する)に対する1組の論理ゲート110の例示的な構成112のブロック図を示している。この構成では、インバータI20およびI30が入力ベクトルS10の後半分における成分(ここではa2およびa3)を反転する。
【0030】
図6に示されている発明の実施形態にしたがったフィルタは、入力ベクトルS10が2値化成分を有する構成に限定されない。例えば、図7および図8に示されているような1組の論理ゲート110および112の構成を、入力ベクトルS10の成分が1ビットよりも多くを持つ応用で使用してもよい。このようなケースでは、マルチプレクサ対M10,M20は、(バイナリ制御信号に応答して)複数ビット入力値間を選択するように構成され、またインバータI20,I30は複数ビットデータ値を反転するように構成される。
【0031】
適切なように付加的なマルチプレクサ対(および1つ以上の対応するインバータ)を追加することにより、任意の偶数長Nのフィルタ係数ベクトルを構成する際に、図7および図8に示されているような組110(および112)を使用してもよい。先に着目したように、このようなフィルタをL/2個のバンクに分解し(そして状態記憶装置120がL/2個のバンクを含むように構成し)てもよい。
【0032】
図9(A)はタイプ2FIRフィルタの位相分解の例を示しており、Lは奇数であり、N/Lは偶数である(ここで、L=5、N10およびN/L=2)。図9(B)に示されているように、(L個の位相を有する)このようなケースはシール(L/2)バンクに圧縮される(シール(x)はxよりも小さくない最小の整数を示す)。最高の番号が付けられたバンクは1つのシーケンスのみを持つ(シーケンス番号Xは‘何もするな’を示す)。
【0033】
図10は(例えば図9(B)に示されているような)Lが奇数であり、N/Lが偶数であるケースに対する本発明の実施形態にしたがったフィルタ100の構成104のブロック図を示している。この構成では、状態記憶装置120にはシール(L/2)バンクが含まれ、各バンクは状態選択ベクトルS34を受け取り、マルチプレクサ134はバンク選択信号S44にしたがってシール(L/2)状態信号S60iの中から選択する。
【0034】
図11(A)は、図9(B)に示されている特定のケースに適する1組の論理ゲート110の構成114−1のブロック図を示している。この構成では、XORゲートX60は位相カウント信号S24(これは0から(L−1)=4までカウントする)の2つのハイビットを受け取り、シーケンス選択信号S54を生成し、位相カウント信号S24の2つのロービットはバンク選択信号S44として機能する。
【0035】
図9(B)において着目したように、両入力値は同じフィルタ係数値に対応しているので、a0およびa1が状態選択信号S34にマッピングされているシーケンスはバンク2に無関係である。この対応の別の結果は、a0の値がa1の値の反転である場合には、フィルタ出力はゼロであることである。実際、ランタイムにゼロと反転値とを生成するために論理回路を含むことにより、このケースではバンク2は1つの記憶された値でのみ構成される。
【0036】
図11(B)はバイナリ入力ケースに対する記憶バンク124cの構成124c1のブロック図を示している。XORゲートX70は状態選択ベクトルS34を受け取る。状態選択ベクトルの2つの成分が異なる場合には、XORゲートX70はゼロ選択信号S70−1を通して、マルチプレクサM40にゼロ値を出力させる。値記憶装置210−1は1つの値のみを記憶し、これはXORゲートX80により受け取られる。反転信号S80−1(状態選択ベクトルS34のいずれかの成分)がハイの場合には、記憶値が反転される。XORゲートX80は1つの複数ビット値(記憶値)と1つのバイナリ値(反転信号S80−1)を受け取るように構成されてもよい。特定の構成において入力値と出力値との間をマッピングすることに依存して、反転信号S80−1はXORゲートX80に入力される前に反転されてもよい。
【0037】
図12は図10に示されているフィルタ100の構成104で使用されるのに適切なマルチプレクサ134のブロック図を示している。マルチプレクサ134aはバンク選択信号S44のハイビットにしたがってバンク0とバンク2の状態信号S64間を選択し、マルチプレクサ134bはバンク選択信号S44のロービットにしたがってバンク1の状態信号S64とマルチプレクサ134aの出力との間を選択する。
【0038】
図13(A)はタイプ2FIRフィルタの位相分解の他の例を示しており、Lは奇数であり、N/Lは偶数である(ここで、L=5、N=20およびN/L=4)。図13(B)はL個の位相がどのようにシール(L/2)バンクに圧縮されるかを示している。
【0039】
図14は図13(B)に示されているケースに対して適切な1組の論理ゲート110の構成114−2のブロック図を示している。マルチプレクサ対M10およびM20はシーケンス選択信号S54とその反転とにしたがって入力ベクトルS14を状態選択ベクトルS34にマッピングする。適切なように付加的なマルチプレクサ対(および1つ以上の対応するインバータ)を追加することにより、任意の偶数長Nのフィルタ係数ベクトルを構成する際に、組114−2を使用してもよい。
【0040】
図15は図13(B)に示されているケースに対して適切な記憶バンク124cの構成124c2のブロック図を示している。このケースでは、値記憶装置210−2は4つの値のみを記憶する。論理ゲートの集合(XORゲートX110,X120,X130;ANDゲートA10,A20,A30:ORゲートO10;およびインバータI40)とマルチプレクサM50を通して、状態選択ベクトルS34が処理され、適切な値が値記憶装置210−2から選択され、ゼロ選択信号S70−1および反転信号S80−2が選択される。論理ゲートの他の集合を使用してもよく、そして(カルノーマップのような)ブール式最小化技術を使用してこのような他の集合を生成し、および/または値記憶装置210のサイズを最小にする一方でさらなる成分を有する状態選択ベクトルに構成124c2を拡張してもよい。前述したXORゲートX80と同様に、XORゲートX90は1つの複数ビット値(選択された記憶値)と1つのバイナリ値(反転信号S80−2)を受け取るように構成してもよい。
【0041】
図8を参照して説明したように、入力ベクトルS10の後半分中の成分を反転することにより、1組の論理ゲート114−1および114−2を拡張して、反対称ケースに適用してもよい。
【0042】
図16(A)はタイプ2FIRフィルタの位相分解の例を示しており、Lは偶数であり、N/Lは奇数である(ここで、L=4、N=20、およびN/L=5)。図16(B)はL個の位相がどのようにしてL/2個のバンクに圧縮されるかを示している。
【0043】
図17は図16(B)に示されているケースに対して適切な1組の論理ゲート110の構成116−1のブロック図を示している。入力ベクトルS16の中間成分(ここではa2)は他の成分を持たないフィルタ係数を分担するので、この値はすべてのシーケンスに対する状態選択ベクトルS36の同じ成分に送られてもよい。
【0044】
図18は、フィルタ係数が反対称である図16(B)に示されているケースに対して適切な1組の論理ゲート110の構成116−2のブロック図を示している。マルチプレクサM70はシーケンス選択信号S50にしたがって入力ベクトルS16の中間成分と(インバータI50により生成される)その反転との間を選択する。入力ベクトルS16の成分が1ビットより多くを持つ応用では、マルチプレクサM70は(バイナリ制御信号に応答して)複数ビット入力値間を選択するように構成してもよく、インバータI50は複数ビットデータ値を反転するように構成してもよい。
【0045】
適切なように付加的なマルチプレクサ対(および1つ以上の対応するインバータ)を追加することにより、任意の偶数長Nのフィルタ係数ベクトルを構成する際に、1組の論理ゲート116−1および116−2を使用してもよい。先に着目したように、このようなフィルタをシール(L/2)バンクに分解し(そして状態記憶装置がシール(L/2)バンクを含むように構成し)てもよい。
【0046】
図19(A)は、タイプ1FIRフィルタ(すなわち奇数長の対称フィルタ係数を有する)の位相分解の例を示している。このようなケースでは、LとN/Lの両方が奇数である(ここでは、L=5、N=15およびN/L=3)。図19(B)はL個の位相がどのようにしてシール(L/2)バンクに圧縮されるかを示している。
【0047】
図20は図19(B)に示されているケースに対して適切な1組の論理ゲート110の構成118のブロック図を示している。構成118は、ここで説明するように拡張することにより、反対称フィルタ係数ベクトル(タイプ3)および/または1ビットよりも多いビットを有する入力ベクトルS18の成分のケースに適用してもよい。さらに、適切なように付加的なマルチプレクサ対(および1つ以上の対応するインバータ)を追加することにより、任意の奇数長Nのフィルタ係数ベクトルを構成する際に、1組の論理ゲート118を使用してもよい。
【0048】
先の図11(B)および図15は、入力ベクトルからデコードされた反転信号を適用することにより、記憶バンク中の記憶値の数がどのように減少されるかを示している。1組の出力状態中の対称性を活用するこの原理をさらに一般的に適用して、状態記憶装置のサイズを2倍減少させてもよい。図21は本発明の他の実施形態にしたがったデジタルフィルタの構成200のブロック図を示している。この構成では、1組の論理ゲート210は反転信号S52を生成し、インバータ(ここではXORゲートX50)は(状態記憶装置220の出力から選択された)選択された状態信号S50と反転信号S52とに基づいて出力信号S70を生成する。
【0049】
図22は図5(C)に示されているようなタイプ2FIRフィルタバンク分解に対する1組の論理ゲート210の例示的な構成のブロック図を示している。この構成では、マルチプレクサ対M10,M20のうちの1つのマルチプレクサの出力は反転信号S50として機能する。XORゲートX10,X20およびX30は反転信号S50と他のマルチプレクサからの信号を受け取って、状態選択ベクトルS230の成分を生成する。状態記憶装置220は状態記憶装置120の半分の大きさしかないことから、状態選択ベクトルS230は図7に示されているような状態選択ベクトルS30よりも1ビット狭い。
【0050】
入力ベクトルS10の成分が1ビットよりも多いビットを持つケースでは、マルチプレクサ対M10,M20のうちの1つのマルチプレクサの出力の1ビットが反転信号S50として機能する。このようなケースでは、そのマルチプレクサの出力の他のビットは、反転信号S50を受け取るXORゲートに入力される。先に説明したXORゲートX10,X20およびX30のように、このXORゲートも状態選択ベクトルS230の成分を生成する。
【0051】
図23はタイプ4FIRフィルタに対する1組の論理ゲート210の例示的な構成212のブロック図を示している。この構成では、XORゲートX50はシーケンス選択信号S50と、マルチプレクサ対M10,M20のうちの1つのマルチプレクサの出力の1ビットとを受け取り、反転信号S52を生成する。
【0052】
フィルタ200と1組の論理ゲート210の構成は、任意の長さのフィルタ係数ベクトルのケースに、および/またはフィルタ100と1組の論理ゲート110の構成に関して先に説明したように、LとN/Lのさまざまな奇数/偶数関係に拡張してもよい。
【0053】
図24は図5(C)に示されている例に対する応用に対して適切であるフィルタ200の1バイナリ入力構成のブロック図を示している。この構成では、状態記憶装置222は2つの記憶バンク222a(バンク0)および222b(バンク1)を有し、バンク0は式(±h0±h3±h4±h7)により表される8個の値を記憶している一方、バンク1は式(±h1±h2±h5±h6)により表される8個の値を記憶している 。
【0054】
いくつかの応用では、1つ以上の記憶バンクをサブバンクに分割することが望ましい。例えば、各バンクを2つのサブバンクに分割することにより、先に説明したような状態記憶装置222を修正することが望ましいかもしれない。各サブバンクは状態選択ベクトルを受け取り、状態信号を生成する。図25はこのような構成204の1つのブロック図を示しており、サブバンク224a0および224a1はそれぞれ式(s0+s1±s2±s3)[それぞれ(h0+h3±h4±h7)および(h1+h2±h5±h6)]により表される4個の値を記憶する一方、サブバンク224b0および224b1はそれぞれ式(s0−s1±s2±s3)[それぞれ(h0−h3±h4±h7)および(h1−h2±h5±h6)]により表される4個の値を記憶する。
【0055】
図26はフィルタ204で使用するのに適切な1組の論理ゲート214のブロック図を示している。状態記憶装置224中の記憶状態の総数は状態記憶装置222中の記憶状態の総数と同じであるが、状態選択ベクトルを受け取り、状態信号を生成するバンクの数はフィルタ204においてより多い(ここでは2倍だけ)。結果的に、マルチプレクサ134はより多い数の入力から選択する。同時に、各バンク224中に記憶されている状態の数は(ここでは2分の1だけ)少ないので、状態選択ベクトルS234は状態選択ベクトルS230よりもさらに狭くなる。
【0056】
この特定の例では、組214は状態選択ベクトル成分の1つ(ここでは、組210中の状態S0に対応する成分)をバンク選択信号S44に移動することにより組210から導出される。他の応用では、状態選択ベクトルとバンク選択信号との間の成分の対応する交換とともに、異なる数のバンクを構成してもよい。図27はマルチプレクサ234の例示的な構成のブロック図を示している。
【0057】
図28は本発明の実施形態にしたがったフィルタ250のブロック図を示している。この実施形態では、入力ベクトルS10は2つの別々の入力ベクトルS10aおよびS10bに分割され、それぞれ(例えば図6(A)で示されているように構成されている)フィルタ100に入力される。フィルタ100により生成される出力信号S70は加算器400により加算され、フィルタ出力信号S80が得られる。1つの構成では、フィルタ200a,bは同じ位相カウント信号を受け取り、他の構成では、フィルタ200a,bは(例えばここで説明したように発生された)同じシーケンス選択信号およびバンク選択信号を受け取る。
【0058】
図29(A)は24タップFIRフィルタ(ここでは、L=4)の位相分解を示しており、図29(B)はこの対称(または反対称)フィルタのシール(L/2)バンクへの減少を示している。バイナリ入力を仮定すると、フィルタ200のこの例への応用における記憶状態の総数は(L_2(N/L)-1)すなわち128に達する。
【0059】
図30(A)は図29(B)の減少の2つのセクションへの分割を示している。このフィルタ係数ベクトルへのフィルタ250の例示的な適用において、入力ベクトルS10aには第1のセクションの成分(h0−h3)が含まれ、入力ベクトルS10bには第2のセクションの成分(h4−h11)が含まれている。各フィルタ100iの記憶状態の総数はべき乗に対して2のL倍(入力ベクトルS10iの長さ−1)に達する。この例においてバイナリ入力を仮定すると、この制限はフィルタ200aに対して(4_22-1)すなわち8、プラス、フィルタ200bに対して(4_24-1)すなわち32、総数で40として計算することができる。
【0060】
記憶状態の総数におけるまたさらなる減少は図30(B)において示されている3分割を使用することにより達成される。この例では、フィルタ250はそれぞれ4つの成分入力ベクトルS10iを受け取る3つのフィルタ100と、3つの出力信号S70を受け取ってフィルタ出力信号S80を生成する3入力加算器とで構成される。この例では、記憶状態の総数は24(すなわち3_8)に達するだけである。
【0061】
他の例では、図31(A)は表1に示されているような48タップ4倍オーバーサンプリング対称FIRフィルタの位相分解を示している。4つの位相式のそれぞれは図31(B)に示されているように、3つの4項ブロックに分割される。各ブロックは(バイナリ入力に対して)16個の可能性ある値を有し、先に説明したように3フィルタ構成におけるフィルタの1つに対する入力ベクトルとして機能する。
【0062】
図31(B)に示されている入力値の特定のグループ化は多くの可能性あるグループ化の1つに過ぎないことに留意すべきである。例えば、図31(C)はこのような他のグループ化を示しており、係数h4−h7およびh8−h11の配置において図31(B)のものとは異なっている。特定のグループ化は対応するフィルタ係数の大きさに基づいて選択されてもよいことから、さらに狭い論理バス幅の記憶領域などを使用して処理するために、より大きい大きさのフィルタ係数を有するブロックよりも小さい大きさのフィルタ係数を有するブロックが形成されてもよい。
【0063】
別の例では、記憶状態値が正規化される。1つの構成では、フィルタ係数ベクトルの正規化は、(例えば未正規化フィルタ係数ベクトルにより決定されるような)フィルタの可能性ある最大出力値を、フィルタ出力に対して提供されるビット数で表される最大値で割ることにより決定される係数にしたがって計算される。例示的な適用において、正規化を使用して浮動小数点成分を有するフィルタ係数ベクトルの整数インプリメーションをサポートする。
【0064】
図32は図31(B)に示されているように分割される表1の48タップフィルタに適用されるようなフィルタ250の構成260のブロック図を示している。この例では、出力信号S70a,S70bおよびS70cはそれぞれ8,9および11ビット幅であり、加算器402aおよび402bの出力はそれぞれ9および11ビット幅である。フィルタ200aおよび200bはオフセット2の補数表示で符号付き整数値を出力するように構成されている一方、フィルタ200cおよび加算器402bは2の補数表示で符号付き整数値を出力するように構成されている。この特定の構成は3つのフィルタからのキャリービットを処理するための付加的な加算器の必要性を無くす。
【0065】
特定の適用において使用される数字表示に依存して、例えば図21に示されているような構成で反転信号が呼び出されるときに付加的な論理演算が実行されることが望ましい。例えば、2の補数表示でエンコードされる値の否定には、1の補数をとることと加法の両方が含まれる。このようなケースにおける1つのアプローチは、ゼロに結びつけられている1つの入力を持ち、他の入力として出力信号S70を受け取り、キャリーイン信号として反転信号S50を持つ2入力加算器を含むことである。
【0066】
図32は付加的な論理回路を使用することなくどのようにして反転が取り扱われるかを示している。オフセット2の補数表示でエンコードされる数は、0.5のバイアスを含むことにより、2の補数表示でエンコードされる数とは異なる。例えばオフセット2の補数表示における数00101と11010はそれぞれ十進法値5.5と−5.5を意味する。オフセット2の補数表示の1つの特徴は、このような数の補数をとることがそれを否定することと等価なことである。加算器402aに入力される2つの値のそれぞれは0.5のバイアスを持つことから、この加算器へのキャリーイン入力は1にセットされ、加算器は2の補数表示で値を出力する。
【0067】
加算器402bは2の補数表示で2つの入力を受け取る。2の補数表示でエンコードされる値の否定には1の補数を取ることと加法の両方が含まれていることから、反転信号S50が加算器402bのキャリーイン入力に入力され、否定のケースにおいて1の値が提供される。
【0068】
説明した実施形態の先の提示は当業者が本発明を作りまたは使用できるように提供されている。これらの実施形態に対するさまざまな変更が可能であり、ここで提示されている一般的な原理を同様に他の実施形態に適用してもよい。例えば、本発明は配線された回路として、特定用途向け集積回路に作られた回路構成として、あるいは不揮発性記憶装置にロードされたファームウェアプログラムまたは機械読み取り可能なコードとしてデータ記憶媒体からまたはデータ記憶媒体にロードされるソフトウェアプログラムとして、部分的にまたは全体的に構成してもよい。このようなコードはマイクロプロセッサや他のデジタル信号処理ユニットのような論理素子のアレイにより実行可能な命令である。
【0069】
ここで説明したようなフィルタの他の構成では、記憶状態の実際の数は先に示した制限よりも小さくてもよい。例えば、入力ベクトルのある形態が特定の適用で生じないことが知られている場合には、これらの形態に対応する状態は記憶される必要はない。
【0070】
反転信号を生成して適用することによる記憶状態数の減少をここで説明した。可能性あるフィルタ状態に存在する他の線形関係に関して同様の減少を実行してもよい。例えば、1組の可能性あるフィルタ状態の第1の部分での状態は、1組の可能性あるフィルタ状態の第2の部分における複数の対応する状態として表すことができる。このようなケースでは、特定の適用において状態の第2の部分のみを記憶して、ランタイムに必要に応じて第1の部分の状態を導出することがさらに効率的である。
【0071】
本発明の実施形態にしたがったフィルタを、2000年11月3日に出願され、代理人ドケット番号第010086Pの“デジタルデータ送信用回路”と題する留保中の米国仮特許出願第60/245,232号で説明されているような回路構成とともに使用してもよい。したがって、本発明は上記に示されている実施形態に制限されることを意図しているものではなく、ここで任意の方法で開示されている原理および新規な特徴と矛盾しない最も広い範囲にしたがうべきである。
【図面の簡単な説明】
【図1】 図1は、基本的なFIRフィルタシステムのブロック図である。
【図2】 図2は、パルス形成フィルタシステムのデータパスの例を示している。
【図3】 図3の(A)、(B)および(C)は、図2の信号a→、x→、y→をそれぞれ図示している。
【図4】 図4の(A)はFIRフィルタの位相分解を示しており、(B)は各フィルタシステム値に対して減少された記憶装置から2つの値を取り出すことを示している。
【図5】 図5は、本発明の実施形態にしたがった記憶装置を減少させる方法を図示している。
【図6】 図6の(A)は本発明の実施形態にしたがったデジタルフィルタ100のブロック図を示しており、(B)は本発明の実施形態にしたがったデジタルフィルタリング用のシステムのブロック図を示している。
【図7】 図7は、1組の論理ゲート110の例示的な構成のブロック図を示している。
【図8】 図8は、1組の論理ゲートの例示的な構成112のブロック図を示している。
【図9】 図9の(A)はタイプ2FIRフィルタの位相分解を示しており、(B)は(A)の分解の減少を示している。
【図10】 図10は、本発明の実施形態にしたがったフィルタ100の構成104のブロック図を示している。
【図11】 図11の(A)は1組の論理ゲート110の構成114−1のブロック図を示しており、(B)は記憶バンク124cの構成124c1のブロック図を示している。
【図12】 図12は、マルチプレクサ134のブロック図を示している。
【図13】 図13の(A)はタイプ2FIRフィルタの位相分解を示しており、(B)は(A)の分解の減少を示している。
【図14】 図14は1組の論理ゲート110の構成114−2のブロック図を示している。
【図15】 図15は記憶バンク124cの構成124c2のブロック図を示している。
【図16】 図16の(A)はタイプ2FIRフィルタの位相分解を示しており、(B)は(A)の分解の減少を示している。
【図17】 図17は、1組の論理ゲート110の構成116−1のブロック図を示している。
【図18】 図18は、1組の論理ゲート110の構成116−2のブロック図を示している。
【図19】 図19の(A)はタイプ1FIRフィルタの位相分解を示し、(B)は(A)の分解の減少を示している。
【図20】 図20は、1組の論理ゲート110の構成118のブロック図を示している。
【図21】 図21は、本発明の他の実施形態にしたがったデジタルフィルタの構成200のブロック図を示している。
【図22】 図22は、1組の論理ゲート210の例示的な構成のブロック図を示している。
【図23】 図23は、1組の論理ゲート210の例示的な構成212のブロック図を示している。
【図24】 図24は、フィルタ200の1つのバイナリ入力構成202のブロック図を示している。
【図25】 図25は、フィルタ200の1つの構成204のブロック図を示している。
【図26】 図26は、1組の論理ゲート214のブロック図を示している。
【図27】 図27は、マルチプレクサ234の例示的な構成を示している。
【図28】 図28は、本発明の実施形態にしたがったフィルタ250のブロック図を示している。
【図29】 図29の(A)は24タップFIRフィルタの位相分解を示し、(B)は(A)の分解の減少を示している。
【図30】 図30の(A)は図29(B)の減少の分割を示し、(B)は図29(B)の減少の他の分割を示している。
【図31】 図31の(A)は48タップFIRフィルタの位相分解を示し、(B)は図29(A)の分解の分割を示している。
【図32】 図32は、フィルタ250の構成260のブロック図を示している。
Claims (22)
- デジタルフィルタを具備する、デジタルフィルタリング用システムにおいて、
デジタルフィルタは、
入力ベクトルと位相カウント信号とを受け取り、位相カウント信号の少なくとも一部と、入力ベクトルの少なくとも一部とに基づいて、状態選択ベクトルを生成するように構成され配置されている1組の論理ゲートと、
それぞれが、状態選択ベクトルを受け取り、状態選択ベクトルにより示される状態信号を生成するように構成され配置されている複数の記憶バンクと、反対称有限インパルス応答フィルタ係数ベクトルの成分に基づく値を有する少なくとも1つのルックアップテーブルとを含む状態記憶装置と、
複数の状態信号と、位相カウント信号の少なくとも一部に基づくバンク選択信号とを受け取り、バンク選択信号に対応する選択された状態信号を送るように構成され配置されているマルチプレクサとを備えているデジタルフィルタリング用システム。 - デジタルフィルタを具備する、デジタルフィルタリング用システムにおいて、
デジタルフィルタは、
入力ベクトルと位相カウント信号とを受け取り、位相カウント信号の少なくとも一部と、入力ベクトルの少なくとも一部とに基づいて、状態選択ベクトルを生成するように構成され配置されている1組の論理ゲートと、
それぞれが、状態選択ベクトルを受け取り、状態選択ベクトルにより示される状態信号を生成するように構成され配置されている複数の記憶バンクと、状態選択ベクトルの少なくとも一部に基づいてゼロ選択信号を生成するように構成され配置されている組み合わせ論理回路とを含む状態記憶装置と、
複数の状態信号と、位相カウント信号の少なくとも一部に基づくバンク選択信号とを受け取り、バンク選択信号に対応する選択された状態信号を送るように構成され配置されているマルチプレクサとを備えているデジタルフィルタリング用システム。 - 複数の記憶バンクの中のそれぞれには、有限インパルス応答フィルタ係数ベクトルの成分に基づく値を有する少なくとも1つのルックアップテーブルが含まれている請求項2記載のデジタルフィルタリング用システム。
- デジタルフィルタを具備する、デジタルフィルタリング用システムにおいて、
デジタルフィルタは、
入力ベクトルと位相カウント信号とを受け取り、位相カウント信号の少なくとも一部と、入力ベクトルの少なくとも一部とに基づいて、状態選択ベクトルを生成するように構成され配置され、位相カウント信号の少なくとも一部に基づくシーケンス選択信号にしたがって入力ベクトルを状態選択ベクトルにマッピングするように構成され配置されている1組の論理ゲートと、
それぞれが、状態選択ベクトルを受け取り、状態選択ベクトルにより示される状態信号を生成するように構成され配置されている複数の記憶バンクを含む状態記憶装置と、
複数の状態信号と、位相カウント信号の少なくとも一部に基づくバンク選択信号とを受け取り、バンク選択信号に対応する選択された状態信号を送るように構成され配置されているマルチプレクサとを備えているデジタルフィルタリング用システム。 - デジタルフィルタを具備する、デジタルフィルタリング用システムにおいて、
デジタルフィルタは、
入力ベクトルと位相カウント信号とを受け取り、位相カウント信号の少なくとも一部と、入力ベクトルの少なくとも一部とに基づいて、状態選択ベクトルを生成するように構成され配置されている1組の論理ゲートと、
それぞれが、状態選択ベクトルを受け取り、状態選択ベクトルにより示される状態信号を生成するように構成され配置されている複数の記憶バンクを含む状態記憶装置と、
複数の状態信号と、位相カウント信号の少なくとも一部に基づくバンク選択信号とを受け取り、バンク選択信号に対応する選択された状態信号を送るように構成され配置されているマルチプレクサと、
選択された状態信号と反転信号とを受け取って、出力信号を生成するように構成され配置されているインバータとを備えているデジタルフィルタリング用システム。 - 反転信号は位相カウント信号に基づいている請求項5記載のデジタルフィルタリング用システム。
- 状態選択ベクトルの少なくとも一部の成分は反転信号に基づいている請求項5記載のデジタルフィルタリング用システム。
- デジタルフィルタを具備する、デジタルフィルタリング用システムにおいて、
デジタルフィルタは、
入力ベクトルと位相カウント信号とを受け取り、位相カウント信号の少なくとも一部と、入力ベクトルの少なくとも一部とに基づいて、状態選択ベクトルを生成するように構成され配置されている1組の論理ゲートと、
それぞれが、状態選択ベクトルを受け取り、状態選択ベクトルにより示される状態信号を生成するように構成され配置されている複数の記憶バンクを含む状態記憶装置と、
複数の状態信号と、位相カウント信号の少なくとも一部に基づくバンク選択信号とを受け取り、バンク選択信号に対応する選択された状態信号を送るように構成され配置されているマルチプレクサと、
クロック信号にしたがって入力信号を受け取り、入力ベクトルを生成するように構成され配置されているシフトレジスタと、
位相カウント信号を生成するように構成され配置されている位相カウンタとを備え、
位相カウント信号のカウントレートはクロック信号のレートの倍数であるデジタルフィルタリング用システム。 - デジタルフィルタと第2のフィルタと加算器とを具備する、デジタルフィルタリング用システムにおいて、
デジタルフィルタは、
入力ベクトルと位相カウント信号とを受け取り、位相カウント信号の少なくとも一部と、入力ベクトルの少なくとも一部とに基づいて、状態選択ベクトルを生成するように構成され配置されている1組の論理ゲートと、
それぞれが、状態選択ベクトルを受け取り、状態選択ベクトルにより示される状態信号を生成するように構成され配置されている複数の記憶バンクを含む状態記憶装置と、
複数の状態信号と、位相カウント信号の少なくとも一部に基づくバンク選択信号とを受け取り、バンク選択信号に対応する選択された状態信号を送るように構成され配置されているマルチプレクサとを備え、
第2のフィルタは、第2の入力ベクトルを受け取り、第2の選択された状態信号に基づく信号を生成するように構成され配置され、
加算器は、選択された状態信号に基づく信号と、第2の選択された状態信号に基づく信号とを加算するように構成され配置されているデジタルフィルタリング用システム。 - システムは時間の経過に対して入力信号の値を受け取るように構成され配置されており、
入力ベクトルの成分は第1の時間期間に対して受信された入力信号の値に対応し、
第2の入力ベクトルの成分は、第1の時間期間とは異なる第2の時間期間に対して受信された入力信号の値に対応する請求項9記載のデジタルフィルタリング用システム。 - デジタルフィルタリング用システムにおいて、
入力信号を受け取り、複数の入力ベクトルを生成するように構成され配置されているシフトレジスタと、
位相カウント信号を受け取るように構成され配置されている複数のデジタルフィルタとを具備し、
各デジタルフィルタは、
対応する入力ベクトルと位相カウント信号とを受け取り、位相カウント信号の少なくとも一部と、入力ベクトルの少なくとも一部とに基づいて、状態選択ベクトルを生成するように構成され配置されている1組の論理ゲートと、
それぞれが、状態選択ベクトルを受け取り、状態選択ベクトルにより示される状態信号を生成するように構成され配置されている複数の記憶バンクを含む状態記憶装置と、
複数の状態信号と、位相カウント信号の少なくとも一部に基づくバンク選択信号とを受け取り、バンク選択信号に対応する選択された状態信号を送るように構成され配置されているマルチプレクサと、
複数の選択された状態信号に基づいて合計を生成するように構成され配置されている少なくとも1つの加算器とを備え、
複数の入力ベクトルのそれぞれの成分は対応する時間期間に対して受信された入力信号の値に対応し、各入力ベクトルは異なる時間期間に対応しているデジタルフィルタリング用システム。 - 少なくとも1つのデジタルフィルタの状態記憶装置には少なくとも1つのルックアップテーブルが含まれている請求項11記載のデジタルフィルタリング用システム。
- 少なくとも1つのルックアップテーブルは有限インパルス応答フィルタ係数ベクトルの成分に基づく値を有する請求項12記載のデジタルフィルタリング用システム。
- 少なくとも1つのデジタルフィルタの1組の論理ゲートは、位相カウント信号の少なくとも一部に基づくシーケンス選択信号にしたがって、対応する入力ベクトルを対応する状態選択ベクトルにマッピングするように構成され配置されている請求項11記載のデジタルフィルタリング用システム。
- 少なくとも1つのデジタルフィルタは、対応する選択された状態信号と反転信号とを受け取って、出力信号を生成するように構成され配置されているインバータをさらに備える請求項11記載のデジタルフィルタリング用システム。
- 反転信号は位相カウント信号に基づいている請求項15記載のデジタルフィルタリング用システム。
- 対応する状態選択ベクトルの少なくとも一部の成分は反転信号に基づいている請求項15記載のデジタルフィルタリング用システム。
- デジタルフィルタリングの方法において、
入力ベクトルと位相カウント信号とを受け取り、
位相カウント信号の少なくとも一部にしたがって入力ベクトルを状態選択ベクトルにマッピングし、
状態選択ベクトルを複数の記憶バンクを備える状態記憶装置に入力し、
複数の記憶バンクのそれぞれから状態選択ベクトルに対応する状態信号を受け取り、
バンク選択信号にしたがって複数の状態信号の中から状態信号を選択することを含むデジタルフィルタリングの方法。 - 状態記憶装置は複数の記憶値を有し、状態信号の少なくともサブセットのそれぞれは記憶値の対応する1つに基づいている請求項18記載のデジタルフィルタリングの方法。
- 記憶値は有限インパルス応答フィルタ係数ベクトルの成分に基づいている請求項19記載のデジタルフィルタリングの方法。
- 記憶値は予め定められた最大フィルタ出力値に関して正規化されている請求項19記載のデジタルフィルタリングの方法。
- バンク選択信号は入力ベクトルの少なくとも一部に基づいている請求項18記載のデジタルフィルタリングの方法。
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