JP4077177B2

JP4077177B2 - Manufacturing method of semiconductor memory

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Publication number: JP4077177B2
Application number: JP2001225026A
Authority: JP
Inventors: 浩渡部
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-07-25
Filing date: 2001-07-25
Publication date: 2008-04-16
Anticipated expiration: 2021-07-25
Also published as: JP2003037250A

Description

【０００１】
【発明の属する技術分野】
この発明は、不揮発性メモリトランジスタを含む半導体メモリの製造方法に関する。
【０００２】
【従来の技術】
半導体メモリとして、電気的書き換え可能な不揮発性メモリトランジスタを用いたＮＡＮＤ型やＮＯＲ型のＥＥＰＲＯＭが知られている。ＥＥＰＲＯＭのメモリトランジスタは通常、半導体基板に電荷蓄積層である浮遊ゲートと制御ゲートが積層されたＭＩＳＦＥＴ構造を有する。浮遊ゲートと基板の間にはトンネル絶縁膜が形成される。このメモリトランジスタは、浮遊ゲートの電荷蓄積状態に応じて異なるしきい値電圧の差をデータとして記憶する。データの書き込み／消去は、基板からトンネル絶縁膜を介して浮遊ゲートに電荷を注入し、或いは浮遊ゲートの蓄積電荷を基板に放出させるという動作により行われる。
【０００３】
この種のＥＥＰＲＯＭでは、電気的書き換えのために、電源電圧を昇圧した種々の昇圧電圧が用いられる。このためセルアレイの周辺回路には、昇圧電圧が印加され、従って高耐圧が要求される高電圧系トランジスタと、電源電圧で動作し、従って特に高耐圧が要求されない低電圧系トランジスタとが用いられる。高電圧系トランジスタは例えば、セルアレイのワード線を駆動するロウデコーダ／ワード線ドライバ等に用いられる。低電圧系トランジスタは、アドレスバッファ、入出力バッファ、データ書き換え制御を行うコントローラ等に用いられる。
【０００４】
従来この種のＥＥＰＲＯＭの製造においては、まずシリコン基板のセルアレイ領域、周辺回路の高電圧系トランジスタの領域及び低電圧系トランジスタの領域にそれぞれ最適化されたイオン注入条件でウェル形成及びしきい値電圧調整ためのイオン注入を行う。その後、セルアレイ領域にはトンネル絶縁膜を形成し、周辺回路の高電圧系トランジスタ領域、低電圧系トランジスタ領域にはそれぞれ最適化された膜厚のゲート絶縁膜を順次形成する。
【０００５】
【発明が解決しようとする課題】
しかし、ゲート絶縁膜形成工程の前に、各素子形成領域のウェル形成及びしきい値調整のイオン注入を行うと、ゲート絶縁膜形成の熱工程でウェル及びチャネル領域の不純物再拡散が生じる。特に、セルアレイに用いられるトンネル絶縁膜の形成工程では、高温で長時間の熱酸化と熱窒化を必要とするため、不純物の再拡散が大きく、なかでも熱窒化の工程ではシリコン基板中の不純物の異常な拡散を促進する。このため、特にウェルやチャネルでの急峻な不純物プロファイルを必要とする低電圧系トランジスタにおいて大きな影響が出る。具体的には、低電圧系トランジスタの高速性や安定したしきい値電圧特性が得られず、また一層の低電圧化ができないといった問題がある。
【０００６】
この発明は、上記事情を考慮してなされたもので、安定した高性能の周辺回路トランジスタを得ることができる半導体メモリの製造方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】
この発明は、不揮発性メモリトランジスタを配列したセルアレイと周辺回路とが集積される半導体メモリの製造方法であって、半導体基板の前記セルアレイの領域にイオン注入を行ってセルアレイ用ウェルを形成する第１のウェル形成工程と、前記半導体基板の前記周辺回路の高電圧系トランジスタの領域にイオン注入を行って高電圧系トランジスタ用ウェルを形成する第２のウェル形成工程と、前記半導体基板に、前記不揮発性メモリトランジスタ用のトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜を前記セルアレイの領域に残してエッチング除去する工程と、前記半導体基板の前記周辺回路の領域に高電圧系トランジスタ用の第１のゲート絶縁膜を形成する工程と、前記半導体基板の前記周辺回路の低電圧系トランジスタの領域に、前記第１のゲート絶縁膜を介してイオン注入を行って低電圧系トランジスタ用ウェルを形成する第３のウェル形成工程と、前記半導体基板の前記低電圧系トランジスタの領域に、前記第１のゲート絶縁膜を除去して低電圧系トランジスタ用の第２のゲート絶縁膜を形成する工程と、前記半導体基板に素子分離絶縁膜を形成する工程と、前記半導体基板の前記セルアレイの領域に電荷蓄積層を含む不揮発性メモリトランジスタを形成し、前記周辺回路の領域に高電圧系トランジスタ及び低電圧系トランジスタを形成する工程とを有することを特徴としている。
【０００８】
周辺回路がＣＭＯＳ回路である場合、第１のウェル形成工程は、セルアレイ用ウェルと同じ導電型となる高電圧系トランジスタ用ウェルを形成するイオン注入工程を含むものとする。また、第３のウェル形成工程は、第１導電型ウェルを形成するイオン注入工程及び第２導電型ウェルを形成するイオン注入工程を含む。
【０００９】
この発明はまた、不揮発性メモリトランジスタを配列したセルアレイと周辺回路とが集積される半導体メモリの製造方法であって、半導体基板の前記セルアレイの領域にイオン注入を行ってセルアレイ用ウェルを形成する第１のウェル形成工程と、前記半導体基板に、前記不揮発性メモリトランジスタ用のトンネル絶縁膜を形成する工程と、前記半導体基板の前記周辺回路の高電圧系トランジスタの領域に、前記トンネル絶縁膜を介してイオン注入を行って高電圧系トランジスタ用ウェルを形成する第２のウェル形成工程と、前記トンネル絶縁膜を前記セルアレイの領域に残してエッチング除去する工程と、前記半導体基板の前記周辺回路の領域に前記高電圧系トランジスタ用の第１のゲート絶縁膜を形成する工程と、前記半導体基板の前記周辺回路の低電圧系トランジスタの領域に、前記第１のゲート絶縁膜を介してイオン注入を行って低電圧系トランジスタ用ウェルを形成する第３のウェル形成工程と、前記半導体基板の前記低電圧系トランジスタの領域に、前記第１のゲート絶縁膜を除去して低電圧系トランジスタ用の第２のゲート絶縁膜を形成する工程と、前記半導体基板に素子分離絶縁膜を形成する工程と、前記半導体基板の前記セルアレイの領域に電荷蓄積層を含む不揮発性メモリトランジスタを形成し、前記周辺回路の領域に高電圧系トランジスタ及び低電圧系トランジスタを形成する工程とを有することを特徴としている。
【００１０】
周辺回路がＣＭＯＳ回路である場合、第２のウェル形成工程は、第１導電型ウェルを形成するイオン注入工程及び第２導電型ウェルを形成するイオン注入工程とを含み、第３のウェル形成工程は、第１導電型ウェルを形成するイオン注入工程及び第２導電型ウェルを形成するイオン注入工程を含むものとする。
【００１１】
この発明において、例えば第２のウェル形成工程及び第３のウェル形成工程はそれぞれ、しきい値調整のためのチャネルイオン注入工程を含むものとする。
またこの発明において、素子分離絶縁膜の形成工程は例えば、トンネル絶縁膜及び、第１及び第２のゲート絶縁膜上にそれぞれ電荷蓄積層及び、ゲート電極となる電極材料膜とストッパ絶縁膜が積層された状態でエッチングを行って、ストッパ絶縁膜から半導体基板の所定深さに達する溝を形成する工程と、その溝に絶縁膜を埋め込む工程とからなる。
【００１２】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１〜図１５はこの発明の実施の形態によるＥＥＰＲＯＭの要部断面を用いた製造工程を示している。図１に示すように、ｐ型シリコン基板１に犠牲酸化膜２を形成し、この上にリソグラフィによりレジストマスク３ａをパターン形成する。そして、犠牲酸化膜２を介してセルアレイ領域全体にボロンをイオン注入してｐ型ウェル４を形成する。この実施の形態では、周辺回路はＣＭＯＳ回路であって、そのｎチャネルの高電圧系トランジスタの領域に同時にｐ型ウェル５を形成している。またこれらのｐ型ウェル４，５には、必要に応じて、しきい値調整のためのチャネルイオン注入を行う。
【００１３】
レジストマスク３ａを除去し、改めて図２に示すようにリソグラフィによりレジストマスク３ｂを形成する。そして、犠牲酸化膜２を介してリン又は砒素のイオン注入を行って、周辺回路のｐチャネルの高電圧系トランジスタ領域にｎ型ウェル６を形成する。ここでも、必要に応じてしきい値調整のチャネルイオン注入を行う。
【００１４】
次に、犠牲酸化膜２を除去し、図３に示すように、基板１の全面にセルアレイに用いられるトンネル絶縁膜７を形成する。トンネル絶縁膜７は、７５０℃程度の熱酸化により１０ｎｍ或いはそれ以下のシリコン酸化膜を形成した後、更に高温の熱窒化と熱酸化を行って形成されるオキシナイトライド膜である。トンネル絶縁膜７上には、セルアレイの浮遊ゲートの一部となる多結晶シリコン膜８、及び後の素子分離工程でストッパ絶縁膜として用いられるシリコン窒化膜９を堆積する。
【００１５】
次に、リソグラフィ工程を経て、図４に示すように、シリコン窒化膜９、多結晶シリコン膜８及びトンネル絶縁膜７を、セルアレイ領域のみに残してエッチング除去する。そして、露出した周辺回路領域の基板１の表面に、図５に示すように、高電圧系トランジスタに用いられるゲート絶縁膜１０を形成する。ゲート絶縁膜１０は例えば、８００℃の熱酸化による、１０数ｎｍのシリコン酸化膜である。高電圧系トランジスタは、ＮＡＮＤ型ＥＥＰＲＯＭの場合であれば、２０Ｖ程度、ＮＯＲ型ＥＥＰＲＯＭの場合であれば、１０Ｖ程度の電圧を扱うことになり、それに応じて膜厚が設定される。
【００１６】
次に、リソグラフィにより、図６に示すように、周辺回路のｎチャネルの低電圧系トランジスタの領域に開口を持つレジストマスク３ｃを形成し、ボロンのイオン注入を行って、低電圧系トランジスタ用のｐ型ウェル１１を形成する。またｐ型ウェル１１には、必要に応じてしきい値調整のためのチャネルイオン注入を行う。
【００１７】
更に、レジストマスク３ｃを除去して、図７に示すように改めて、周辺回路のｐチャネルの低電圧系トランジスタ領域に開口を持つレジストマスク３ｄを形成する。そして、リン又は砒素のイオン注入を行って、ｎ型ウェル１２を形成する。このｎ型ウェル１２にも、必要に応じてしきい値調整のためのチャネルイオン注入を行う。
【００１８】
次に、レジストマスク３ｄを除去した後、改めて、図８に示すように、周辺回路の低電圧系トランジスタの領域に開口を持つレジストマスク３ｅを形成し、ゲート絶縁膜１０をエッチング除去する。そして、図９に示すように、低電圧系トランジスタの領域に、高電圧系トランジスタ領域のゲート絶縁膜１０より薄いゲート絶縁膜１３を形成する。具体的に、低電圧系トランジスタとして５Ｖ程度の耐圧が必要とされる場合、７５０℃の熱酸化により６〜８ｎｍ程度のシリコン酸化膜を形成する。
【００１９】
続いて、図１０に示すように、周辺回路のゲート電極材料膜である多結晶シリコン膜１４を堆積し、更にこの上に後の素子分離工程でストッパ絶縁膜として用いられるシリコン窒化膜１５を堆積する。セルアレイ領域には既にシリコン窒化膜９が形成されているため、周辺回路領域を覆うレジストマスク（図示せず）を形成して、セルアレイ領域のシリコン窒化膜１５と多結晶シリコン膜１４を選択エッチングして、図１１の状態を得る。セルアレイ領域と周辺回路領域の間の境界領域にはシリコン窒化膜で覆われていない領域ができるので、改めてシリコン窒化膜を全面に堆積する。
【００２０】
図１２は、全面を覆うシリコン窒化膜１６として、既に形成されているシリコン窒化膜９，１０と、その後堆積されたシリコン窒化膜を含めて一体に示している。このシリコン窒化膜１６上には更に、ＴＥＯＳを用いたＣＶＤによる酸化膜（ＴＥＯＳ酸化膜）１７を堆積する。
【００２１】
この後、素子分離工程に入る。図１３に示すように、素子分離領域に開口を持つレジストマスク３ｆをパターン形成し、ＴＥＯＳ酸化膜１７、シリコン窒化膜１６、多結晶シリコン膜８，１４、ゲート絶縁膜７，１０，１３を順次ＲＩＥによりエッチングし、更にシリコン基板１を所定深さまでエッチングする。これにより、図１４に示すように、素子分離溝２０が形成される。
【００２２】
素子分離溝２０の形成後、シリコン酸化膜を堆積し、シリコン窒化膜１６をストッパとしてＣＭＰ処理を行って、図１５に示すように、素子分離溝２０に素子分離酸化膜２１を埋め込む。図１５では、素子分離酸化膜２１を埋め込んだ後、ストッパとして用いたシリコン窒化膜１６をウェットエッチングにより除去した状態を示している。セルアレイ領域と周辺回路領域の境界領域には、素子分離溝は形成されず、最終的にもシリコン窒化膜１６が除去されずに残る。
【００２３】
この後は、通常の素子形成工程になる。セルアレイ領域には、多結晶シリコン膜８を浮遊ゲートの一部とする不揮発性メモリトランジスタを形成し、周辺回路領域には多結晶シリコン膜１４をゲート電極とするトランジスタを形成する。図１６には、最終的なセルアレイ領域の構造と、周辺回路のトランジスタ構造を示している。
【００２４】
素子形成工程の詳細な説明は省くが、多くの工程がセルアレイと周辺回路で共有される。簡単に説明すれば、セレアレイ領域の多結晶シリコン膜８及び周辺回路領域の多結晶シリコン膜１４に重ねて多結晶シリコン膜３１を堆積する。セルアレイ領域ではこの積層膜をパターニングして浮遊ゲート分離を行う。浮遊ゲート上には、第２ゲート絶縁膜としてＯＮＯ（Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ）膜３２を形成する。このとき、ＯＮＯ膜３２はその上に多結晶シリコン膜３３を積層した状態で、セルアレイ領域のみに残すようにパターニングする。
【００２５】
更にこの上に多結晶シリコン膜３４とＷＳｉ膜３５を堆積し、これらの積層膜を、セルアレイ領域と周辺回路領域で同時にパターニングする。これにより、セルアレイ領域には多結晶シリコン膜３２，３３及びＷＳｉ膜３５の積層構造からなる制御ゲートが形成され、更に多結晶シリコン膜８，３１の積層構造からな浮遊ゲートが形成される。周辺回路領域には、多結晶シリコン膜１４，３１，３４及びＷＳｉ膜３５の積層構造からなるゲート電極が形成される。その後、ｐチャネル及びｎチャネル領域にそれぞれイオン注入を行って、ソース、ドレイン拡散層３７を形成する。
【００２６】
素子形成後、各ゲート電極の周囲はシリコン窒化膜３６により覆う。そして、層間絶縁膜３８を堆積し、コンタクト孔あけを行ってＷ等のコンタクトプラグ３９を埋め込み、層間絶縁膜３８上にメタル配線４０を形成する。
【００２７】
この実施の形態によると、周辺回路の低電圧系トランジスタ領域では、ウェル１１，１２の形成後にゲート絶縁膜形成の熱工程が入るのは、薄いゲート絶縁膜１３の形成工程のみである。従って、ウェル／チャネルイオン注入後の不純物再拡散が小さく抑えられ、急峻な不純物プロファイルを持つ高性能の低電圧系トランジスタが得られる。プロセスは、従来方式の場合と比べて入れ替えがあるのみで、プロセス数が増えることはない。
周辺回路の高電圧系トランジスタ領域では、ウェル５，６の形成後に、トンネル絶縁膜７の熱工程及びゲート絶縁膜１０，１３の熱工程が入るが、低電圧系トランジスタに比べるとその影響は比較的小さい。
【００２８】
［実施の形態２］
周辺回路の高電圧系トランジスタ領域についても、トンネル絶縁膜形成後に、ウェル／チャネルイオン注入を行うようにすれば、熱工程の影響を更に低減することができる。その様な実施の形態を次に説明する。
【００２９】
図１７に示すように、シリコン基板１に犠牲酸化膜２を形成し、この上にセルアレイ領域に開口を持つレジストマスク５０ａをパターン形成する。そしてボロンのイオン注入を行って、セルアレイ領域にｐ型ウェル４を形成する。次に、犠牲酸化膜２を除去し、図１８に示すように、基板１の全面にセルアレイに用いられるトンネル絶縁膜７を形成する。トンネル絶縁膜７は、７５０℃程度の熱酸化により１０ｎｍ或いはそれ以下の酸化膜を形成した後、更に高温の熱窒化と熱酸化を行って形成されるオキシナイトライド膜である。トンネル絶縁膜７上には、セルアレイの浮遊ゲートの一部となる多結晶シリコン膜８、及び後の素子分離工程でストッパ絶縁膜として用いられるシリコン窒化膜９を堆積する。
【００３０】
次に、図１９に示すように、多結晶シリコン膜８とシリコン窒化膜９をセルアレイ領域のみに残してエッチング除去した後、周辺回路のｎチャネルの高電圧系トランジスタ領域に開口を持つレジストマスク５０ｂを形成し、ボロンをイオン注入して、ｐ型ウェル５を形成する。必要に応じて、ｐ型ウェル５にはチャネルイオン注入を行う。
【００３１】
更に、レジストマスク５０ｂを除去して、図２０に示すように改めて、周辺回路のｐチャネルの高電圧系トランジスタ領域に開口を持つレジストマスク５０ｃを形成し、リン又は砒素のイオン注入を行って、ｎ型ウェル６を形成する。このｎ型ウェル６にも、必要に応じてチャネルイオン注入を行う。
【００３２】
以下、先の実施の形態と同様の工程を行う。即ち、レジストマスク５０ｃを除去し、図５に示すように、高電圧系トランジスタに用いられるゲート絶縁膜１０を形成する。ゲート絶縁膜１０は例えば、８００℃の熱酸化による、１０数ｎｍのシリコン酸化膜である。高電圧系トランジスタは、ＮＡＮＤ型ＥＥＰＲＯＭの場合であれば、２０Ｖ程度、ＮＯＲ型ＥＥＰＲＯＭの場合であれば、１０Ｖ程度の電圧を扱うことになり、それに応じて膜厚が設定される。
【００３３】
次に、リソグラフィにより、図６に示すように、周辺回路のｎチャネルの低電圧系トランジスタの領域に開口を持つレジストマスク３ｃを形成し、ボロンのイオン注入を行って、ｎチャネルの低電圧系トランジスタ用のｐ型ウェル１１を形成する。そしてｐ型ウェル１１には、必要に応じてしきい値調整のためのチャネルイオン注入を行う。
【００３４】
更に、レジストマスク３ｃを除去して、図７に示すように改めて、周辺回路のｐチャネルの低電圧系トランジスタ領域に開口を持つレジストマスク３ｄを形成する。そして、リン又は砒素のイオン注入を行って、ｎ型ウェル１２を形成する。このｎ型ウェル１２にも、必要に応じてしきい値調整のためのチャネルイオン注入を行う。
【００３５】
次に、レジストマスク３ｄを除去した後、改めて、図８に示すように、周辺回路の低電圧系トランジスタの領域に開口を持つレジストマスク３ｅを形成し、ゲート絶縁膜１０をエッチング除去する。そして、図９に示すように、低電圧系トランジスタの領域に、高電圧系トランジスタ領域のゲート絶縁膜１０より薄いゲート絶縁膜１３を形成する。具体的に、低電圧系トランジスタとして５Ｖ程度の耐圧が必要とされる場合、７５０℃の熱酸化により６〜８ｎｍ程度のシリコン酸化膜を形成する。
【００３６】
続いて、図１０に示すように、周辺回路のゲート電極材料膜である多結晶シリコン膜１４を堆積し、更にこの上に後の素子分離工程でストッパ絶縁膜として用いられるシリコン窒化膜１５を堆積する。セルアレイ領域には既にシリコン窒化膜９が形成されているため、周辺回路領域を覆うレジストマスク（図示せず）を形成して、セルアレイ領域のシリコン窒化膜１５と多結晶シリコン膜１４を選択エッチングして、図１１の状態を得る。セルアレイ領域と周辺回路領域の間の境界領域にはシリコン窒化膜で覆われていない領域ができるので、改めてシリコン窒化膜を全面に堆積する。
【００３７】
以下、説明を省くが、先の実施の形態と同様に素子分離を行った後、セルアレイ領域に不揮発性メモリトランジスタを、周辺回路に高電圧系及び低電圧系トランジスタを形成する。
この実施の形態によると、周辺回路のトランジスタのウェル／チャネルイオン注入が全て、セルアレイ領域のトンネル絶縁膜形成後に行われる。従って、低電圧系トランジスタのみならず、高電圧系トランジスタについても、不純物再拡散が抑えられ、より高性能化が図られる。
【００３８】
【発明の効果】
以上述べたようにこの発明によれば、セルアレイのトンネル酸化膜形成の熱工程による周辺回路トランジスタへの不純物再拡散の影響を低減して、高性能の周辺回路トランジスタを持つ半導体メモリを得ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるセルアレイ及び高電圧系トランジスタ領域のｐ型ウェル形成工程を示す図である。
【図２】同実施の形態の高電圧系トランジスタ領域のｎ型ウェル形成工程を示す図である。
【図３】同実施の形態のトンネル絶縁膜形成及び、多結晶シリコン膜とシリコン窒化膜堆積の工程を示す図である。
【図４】同実施の形態のトンネル絶縁膜をセルアレイ領域に残してエッチング除去する工程を示す図である。
【図５】同実施の形態の高電圧系トランジスタ用のゲート絶縁膜形成工程を示す図である。
【図６】同実施の形態の低電圧系トランジスタ領域のｐ型ウェル形成工程を示す図である。
【図７】同実施の形態の低電圧系トランジスタ領域のｎ型ウェル形成工程を示す図である。
【図８】同実施の形態の低電圧系トランジスタ領域のゲート絶縁膜エッチングの工程を示す図である。
【図９】同実施の形態の低電圧系トランジスタ領域のゲート絶縁膜形成工程を示す図である。
【図１０】同実施の形態の周辺回路用の多結晶シリコン膜とシリコン窒化膜堆積の工程を示す図である。
【図１１】同実施の形態のセルアレイ領域上の不要なシリコン窒化膜と多結晶シリコン膜をエッチング除去する工程を示す図である。
【図１２】同実施の形態のシリコン窒化膜及びシリコン酸化膜堆積の工程を示す図である。
【図１３】同実施の形態の素子分離溝形成のレジストマスクを形成する工程を示す図である。
【図１４】同実施の形態の素子分離溝形成の工程を示す図である。
【図１５】同実施の形態の素子分離酸化膜埋め込み工程を示す図である。
【図１６】同実施の形態によるセルアレイ及び周辺回路トランジスタの構造を示す図である。
【図１７】この発明の他の実施の形態によるセルアレイのｐ型ウェル形成工程を示す図である。
【図１８】同実施の形態によるトンネル絶縁膜形成と多結晶シリコン膜及びシリコン窒化膜の堆積工程を示す図である。
【図１９】同実施の形態による高電圧系トランジスタのｐ型ウェル形成工程を示す図である。
【図２０】同実施の形態による高電圧系トランジスタのｎ型ウェル形成工程を示す図である。
【符号の説明】
１…シリコン基板、２…犠牲酸化膜、３ａ〜３ｆ…レジストマスク、４…ｐ型ウェル（セルアレイ用）、５…ｐ型ウェル（高電圧系トランジスタ用）、６…ｎ型ウェル（高電圧系トランジスタ用）、７…トンネル絶縁膜、８…多結晶シリコン膜、９…シリコン窒化膜、１０…ゲート絶縁膜（高電圧系トランジスタ用）、１１…ｐ型ウェル（低電圧系トランジスタ用）、１２…ｎ型ウェル（低電圧系トランジスタ用）、１３…ゲート絶縁膜（低電圧系トランジスタ用）、１４…多結晶シリコン膜、１５…シリコン窒化膜、１６…シリコン窒化膜、１７…シリコン酸化膜、２０…素子分離溝、２１…素子分離絶縁膜、３１，３３，３４…多結晶シリコン膜、３２…ＯＮＯ膜、３５…ＷＳｉ膜、３６…シリコン窒化膜、３７…ソース、ドレイン拡散層、３８…層間絶縁膜、３９…コンタクトプラグ、４０…メタル配線。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor memory including a nonvolatile memory transistor.
[0002]
[Prior art]
As semiconductor memories, NAND-type and NOR-type EEPROMs using electrically rewritable nonvolatile memory transistors are known. An EEPROM memory transistor usually has a MISFET structure in which a floating gate as a charge storage layer and a control gate are stacked on a semiconductor substrate. A tunnel insulating film is formed between the floating gate and the substrate. This memory transistor stores a difference in threshold voltage as data depending on the charge accumulation state of the floating gate. Data writing / erasing is performed by injecting charges from the substrate to the floating gate through the tunnel insulating film, or discharging stored charges in the floating gate to the substrate.
[0003]
In this type of EEPROM, various boosted voltages obtained by boosting the power supply voltage are used for electrical rewriting. For this reason, a boosted voltage is applied to the peripheral circuit of the cell array, and accordingly, a high voltage transistor that requires a high breakdown voltage and a low voltage transistor that operates with a power supply voltage and does not particularly require a high breakdown voltage are used. The high voltage transistor is used, for example, in a row decoder / word line driver that drives a word line of a cell array. The low voltage transistor is used for an address buffer, an input / output buffer, a controller for performing data rewrite control, and the like.
[0004]
Conventionally, in the manufacture of this type of EEPROM, first, well formation and threshold voltage are optimized under ion implantation conditions optimized for the cell array region of the silicon substrate, the high voltage transistor region of the peripheral circuit, and the low voltage transistor region. Ion implantation for adjustment is performed. Thereafter, a tunnel insulating film is formed in the cell array region, and gate insulating films having optimized thicknesses are sequentially formed in the high voltage transistor region and the low voltage transistor region of the peripheral circuit.
[0005]
[Problems to be solved by the invention]
However, if well formation in each element formation region and ion implantation for threshold adjustment are performed before the gate insulating film forming step, impurity re-diffusion in the well and channel regions occurs in the thermal step of gate insulating film formation. In particular, the process of forming a tunnel insulating film used in a cell array requires long-time thermal oxidation and thermal nitridation at a high temperature, so that the re-diffusion of impurities is large. Promotes abnormal diffusion. For this reason, particularly in a low-voltage transistor that requires a steep impurity profile in a well or channel, a large influence is exerted. Specifically, there is a problem that the high-speed performance and stable threshold voltage characteristics of the low-voltage transistor cannot be obtained, and the voltage cannot be further reduced.
[0006]
The present invention has been made in view of the above circumstances, and an object thereof is to provide a method for manufacturing a semiconductor memory capable of obtaining a stable and high-performance peripheral circuit transistor.
[0007]
[Means for Solving the Problems]
The present invention is a method of manufacturing a semiconductor memory in which a cell array in which nonvolatile memory transistors are arranged and a peripheral circuit are integrated, and a first cell array well is formed by ion implantation in the cell array region of a semiconductor substrate. A well forming step, a second well forming step of forming a high voltage transistor well by performing ion implantation in a region of the high voltage transistor in the peripheral circuit of the semiconductor substrate, Forming a tunnel insulating film for the volatile memory transistor, etching and leaving the tunnel insulating film in the region of the cell array, and forming a first high voltage transistor in the peripheral circuit region of the semiconductor substrate. Forming a gate insulating film and a region of a low-voltage transistor in the peripheral circuit of the semiconductor substrate A third well forming step of forming a low-voltage transistor well by performing ion implantation through the first gate insulating film; and the first substrate in the region of the low-voltage transistor on the semiconductor substrate. a step of removing the gate insulating film to form a second gate insulating film for the low-voltage transistor, and forming the semiconductor substrate in the element isolation insulating film, the charge accumulated in the region of the cell array of the semiconductor substrate forming a non-volatile memory transistor comprising a layer, it is characterized by a step of forming a high voltage transistor and a low voltage transistor in the region of the peripheral circuit.
[0008]
When the peripheral circuit is a CMOS circuit, the first well formation step includes an ion implantation step for forming a high-voltage transistor well having the same conductivity type as the cell array well. The third well formation step includes an ion implantation step for forming the first conductivity type well and an ion implantation step for forming the second conductivity type well.
[0009]
The present invention also relates to a method for manufacturing a semiconductor memory in which a cell array in which nonvolatile memory transistors are arranged and a peripheral circuit are integrated, wherein the cell array well is formed by performing ion implantation in the cell array region of the semiconductor substrate. A step of forming a well, a step of forming a tunnel insulating film for the nonvolatile memory transistor on the semiconductor substrate, and a region of a high-voltage transistor in the peripheral circuit of the semiconductor substrate via the tunnel insulating film. A second well forming step of forming a high voltage transistor well by performing ion implantation, a step of etching away leaving the tunnel insulating film in the region of the cell array, and a region of the peripheral circuit of the semiconductor substrate forming a first gate insulating film for the high-voltage transistor on the said semiconductor substrate A third well forming step of forming a low-voltage transistor well by ion implantation in the region of the low-voltage transistor in the side circuit through the first gate insulating film; and the low voltage of the semiconductor substrate Removing the first gate insulating film in the region of the transistor and forming a second gate insulating film for the low voltage transistor; forming an element isolation insulating film on the semiconductor substrate; nonvolatile memory transistor is formed comprising a charge storage layer in the area of the cell array of the semiconductor substrate, it is characterized by a step of forming a high voltage transistor and a low voltage transistor in the region of the peripheral circuit.
[0010]
When the peripheral circuit is a CMOS circuit, the second well formation step includes an ion implantation step for forming the first conductivity type well and an ion implantation step for forming the second conductivity type well, and the third well formation step. Includes an ion implantation step for forming the first conductivity type well and an ion implantation step for forming the second conductivity type well.
[0011]
In the present invention, for example, each of the second well formation step and the third well formation step includes a channel ion implantation step for threshold adjustment.
In the present invention, the element isolation insulating film is formed by, for example, stacking the tunnel insulating film and the first and second gate insulating films on the charge storage layer, the electrode material film serving as the gate electrode, and the stopper insulating film, respectively. Etching is performed to form a groove reaching a predetermined depth of the semiconductor substrate from the stopper insulating film, and a process of embedding the insulating film in the groove.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[Embodiment 1]
1 to 15 show a manufacturing process using a cross section of an essential part of an EEPROM according to an embodiment of the present invention. As shown in FIG. 1, a sacrificial oxide film 2 is formed on a p-type silicon substrate 1, and a resist mask 3a is patterned thereon by lithography. Then, boron is ion-implanted into the entire cell array region via the sacrificial oxide film 2 to form the p-type well 4. In this embodiment, the peripheral circuit is a CMOS circuit, and the p-type well 5 is simultaneously formed in the n-channel high-voltage transistor region. In addition, channel ions are implanted into these p-type wells 4 and 5 as needed for threshold adjustment.
[0013]
The resist mask 3a is removed, and a resist mask 3b is formed again by lithography as shown in FIG. Then, phosphorus or arsenic ions are implanted through the sacrificial oxide film 2 to form an n-type well 6 in the p-channel high-voltage transistor region of the peripheral circuit. Again, channel ion implantation for threshold adjustment is performed as necessary.
[0014]
Next, the sacrificial oxide film 2 is removed, and a tunnel insulating film 7 used for the cell array is formed on the entire surface of the substrate 1 as shown in FIG. The tunnel insulating film 7 is an oxynitride film formed by forming a silicon oxide film having a thickness of 10 nm or less by thermal oxidation at about 750 ° C., and performing further high-temperature thermal nitridation and thermal oxidation. On the tunnel insulating film 7, a polycrystalline silicon film 8 which becomes a part of the floating gate of the cell array and a silicon nitride film 9 used as a stopper insulating film in a subsequent element isolation process are deposited.
[0015]
Next, through a lithography process, as shown in FIG. 4, the silicon nitride film 9, the polycrystalline silicon film 8, and the tunnel insulating film 7 are etched away leaving only the cell array region. Then, a gate insulating film 10 used for a high voltage transistor is formed on the exposed surface of the substrate 1 in the peripheral circuit region as shown in FIG. The gate insulating film 10 is, for example, a silicon oxide film having a thickness of a few tens of nm by thermal oxidation at 800 ° C. The high-voltage transistor handles a voltage of about 20 V in the case of a NAND type EEPROM and about 10 V in the case of a NOR type EEPROM, and the film thickness is set accordingly.
[0016]
Next, as shown in FIG. 6, a resist mask 3 c having an opening is formed in the region of the n-channel low-voltage transistor in the peripheral circuit by lithography, and boron ion implantation is performed. A p-type well 11 is formed. Further, channel ion implantation for adjusting the threshold value is performed on the p-type well 11 as necessary.
[0017]
Further, the resist mask 3c is removed, and a resist mask 3d having an opening in the p-channel low-voltage transistor region of the peripheral circuit is formed again as shown in FIG. Then, phosphorus or arsenic ions are implanted to form the n-type well 12. The n-type well 12 is also subjected to channel ion implantation for threshold adjustment as necessary.
[0018]
Next, after removing the resist mask 3d, as shown in FIG. 8, a resist mask 3e having an opening in the region of the low voltage transistor in the peripheral circuit is formed again, and the gate insulating film 10 is removed by etching. Then, as shown in FIG. 9, a gate insulating film 13 thinner than the gate insulating film 10 in the high voltage transistor region is formed in the low voltage transistor region. Specifically, when a breakdown voltage of about 5 V is required as a low voltage transistor, a silicon oxide film of about 6 to 8 nm is formed by thermal oxidation at 750 ° C.
[0019]
Subsequently, as shown in FIG. 10, a polycrystalline silicon film 14 which is a gate electrode material film of a peripheral circuit is deposited, and a silicon nitride film 15 used as a stopper insulating film in a subsequent element isolation step is further deposited thereon. To do. Since the silicon nitride film 9 has already been formed in the cell array region, a resist mask (not shown) covering the peripheral circuit region is formed, and the silicon nitride film 15 and the polycrystalline silicon film 14 in the cell array region are selectively etched. Thus, the state of FIG. 11 is obtained. Since a boundary region between the cell array region and the peripheral circuit region is formed with a region not covered with the silicon nitride film, a silicon nitride film is again deposited over the entire surface.
[0020]
FIG. 12 shows the silicon nitride film 16 that covers the entire surface, including the silicon nitride films 9 and 10 that have already been formed, and the silicon nitride film that is deposited thereafter. Further, an oxide film (TEOS oxide film) 17 by CVD using TEOS is deposited on the silicon nitride film 16.
[0021]
Thereafter, the device separation process is started. As shown in FIG. 13, a resist mask 3f having an opening in an element isolation region is patterned, and a TEOS oxide film 17, a silicon nitride film 16, polycrystalline silicon films 8, 14, and gate insulating films 7, 10, 13 are sequentially formed. Etching is performed by RIE, and the silicon substrate 1 is further etched to a predetermined depth. Thereby, as shown in FIG. 14, the element isolation trench 20 is formed.
[0022]
After the element isolation trench 20 is formed, a silicon oxide film is deposited, and a CMP process is performed using the silicon nitride film 16 as a stopper to embed an element isolation oxide film 21 in the element isolation trench 20 as shown in FIG. FIG. 15 shows a state in which the silicon nitride film 16 used as a stopper is removed by wet etching after the element isolation oxide film 21 is buried. No element isolation trench is formed in the boundary region between the cell array region and the peripheral circuit region, and the silicon nitride film 16 remains without being removed.
[0023]
Thereafter, a normal element forming process is performed. A nonvolatile memory transistor having the polycrystalline silicon film 8 as a part of the floating gate is formed in the cell array region, and a transistor having the polycrystalline silicon film 14 as the gate electrode is formed in the peripheral circuit region. FIG. 16 shows a final cell array region structure and a peripheral circuit transistor structure.
[0024]
Although a detailed description of the element formation process is omitted, many processes are shared by the cell array and the peripheral circuit. Briefly, a polycrystalline silicon film 31 is deposited over the polycrystalline silicon film 8 in the cell array region and the polycrystalline silicon film 14 in the peripheral circuit region. In the cell array region, this laminated film is patterned to perform floating gate isolation. On the floating gate, an ONO (Oxide / Nitride / Oxide) film 32 is formed as a second gate insulating film. At this time, the ONO film 32 is patterned so as to remain only in the cell array region in a state where the polycrystalline silicon film 33 is laminated thereon.
[0025]
Further, a polycrystalline silicon film 34 and a WSi film 35 are deposited thereon, and these laminated films are patterned simultaneously in the cell array region and the peripheral circuit region. As a result, a control gate having a laminated structure of the polycrystalline silicon films 32 and 33 and the WSi film 35 is formed in the cell array region, and a floating gate having a laminated structure of the polycrystalline silicon films 8 and 31 is further formed. In the peripheral circuit region, a gate electrode having a laminated structure of polycrystalline silicon films 14, 31, 34 and WSi film 35 is formed. Thereafter, ions are implanted into the p-channel and n-channel regions, respectively, to form source and drain diffusion layers 37.
[0026]
After the element formation, the periphery of each gate electrode is covered with a silicon nitride film 36. Then, an interlayer insulating film 38 is deposited, contact holes are formed, contact plugs 39 such as W are embedded, and metal wiring 40 is formed on the interlayer insulating film 38.
[0027]
According to this embodiment, in the low voltage transistor region of the peripheral circuit, the thermal process for forming the gate insulating film is performed only after the formation of the thin gate insulating film 13 after the wells 11 and 12 are formed. Therefore, impurity re-diffusion after well / channel ion implantation is suppressed to a small size, and a high-performance low-voltage transistor having a steep impurity profile can be obtained. The processes are merely replaced as compared with the conventional method, and the number of processes does not increase.
In the high-voltage transistor region of the peripheral circuit, the thermal process of the tunnel insulating film 7 and the thermal process of the gate insulating films 10 and 13 are performed after the formation of the wells 5 and 6, but the effect is compared with that of the low-voltage transistor. Small.
[0028]
[Embodiment 2]
Even in the high voltage transistor region of the peripheral circuit, if the well / channel ion implantation is performed after the tunnel insulating film is formed, the influence of the thermal process can be further reduced. Such an embodiment will be described next.
[0029]
As shown in FIG. 17, a sacrificial oxide film 2 is formed on a silicon substrate 1, and a resist mask 50a having an opening in a cell array region is formed thereon by patterning. Then, boron ions are implanted to form the p-type well 4 in the cell array region. Next, the sacrificial oxide film 2 is removed, and a tunnel insulating film 7 used for the cell array is formed on the entire surface of the substrate 1 as shown in FIG. The tunnel insulating film 7 is an oxynitride film formed by forming an oxide film having a thickness of 10 nm or less by thermal oxidation at about 750 ° C., and further performing high-temperature thermal nitridation and thermal oxidation. On the tunnel insulating film 7, a polycrystalline silicon film 8 which becomes a part of the floating gate of the cell array and a silicon nitride film 9 used as a stopper insulating film in a subsequent element isolation process are deposited.
[0030]
Next, as shown in FIG. 19, after the polycrystalline silicon film 8 and the silicon nitride film 9 are etched away leaving only the cell array region, a resist mask 50b having an opening in the n-channel high voltage transistor region of the peripheral circuit. And p-type well 5 is formed by ion implantation of boron. If necessary, channel ion implantation is performed on the p-type well 5.
[0031]
Further, the resist mask 50b is removed, and a resist mask 50c having an opening in the p-channel high voltage transistor region of the peripheral circuit is formed again as shown in FIG. 20, and phosphorus or arsenic ions are implanted. An n-type well 6 is formed. Channel ions are also implanted into the n-type well 6 as necessary.
[0032]
Thereafter, the same process as in the previous embodiment is performed. That is, the resist mask 50c is removed, and the gate insulating film 10 used for the high voltage transistor is formed as shown in FIG. The gate insulating film 10 is, for example, a silicon oxide film having a thickness of several tens of nm by thermal oxidation at 800 ° C. The high-voltage transistor handles a voltage of about 20 V in the case of a NAND type EEPROM and about 10 V in the case of a NOR type EEPROM, and the film thickness is set accordingly.
[0033]
Next, as shown in FIG. 6, a resist mask 3c having an opening is formed in the region of the n-channel low-voltage transistor in the peripheral circuit by lithography, and boron ion implantation is performed to form an n-channel low-voltage system. A p-type well 11 for a transistor is formed. Then, channel ion implantation for adjusting the threshold value is performed in the p-type well 11 as necessary.
[0034]
Further, the resist mask 3c is removed, and a resist mask 3d having an opening in the p-channel low-voltage transistor region of the peripheral circuit is formed again as shown in FIG. Then, phosphorus or arsenic ions are implanted to form the n-type well 12. The n-type well 12 is also subjected to channel ion implantation for threshold adjustment as necessary.
[0035]
Next, after removing the resist mask 3d, as shown in FIG. 8, a resist mask 3e having an opening in the region of the low voltage transistor in the peripheral circuit is formed again, and the gate insulating film 10 is removed by etching. Then, as shown in FIG. 9, a gate insulating film 13 thinner than the gate insulating film 10 in the high voltage transistor region is formed in the low voltage transistor region. Specifically, when a breakdown voltage of about 5 V is required as a low voltage transistor, a silicon oxide film of about 6 to 8 nm is formed by thermal oxidation at 750 ° C.
[0036]
Subsequently, as shown in FIG. 10, a polycrystalline silicon film 14 which is a gate electrode material film of a peripheral circuit is deposited, and a silicon nitride film 15 used as a stopper insulating film in a subsequent element isolation step is further deposited thereon. To do. Since the silicon nitride film 9 has already been formed in the cell array region, a resist mask (not shown) covering the peripheral circuit region is formed, and the silicon nitride film 15 and the polycrystalline silicon film 14 in the cell array region are selectively etched. Thus, the state of FIG. 11 is obtained. Since a boundary region between the cell array region and the peripheral circuit region is formed with a region not covered with the silicon nitride film, a silicon nitride film is again deposited over the entire surface.
[0037]
Although not described below, after element isolation is performed in the same manner as in the previous embodiment, nonvolatile memory transistors are formed in the cell array region, and high-voltage and low-voltage transistors are formed in the peripheral circuits.
According to this embodiment, the well / channel ion implantation of the transistors in the peripheral circuit is all performed after the tunnel insulating film is formed in the cell array region. Accordingly, not only the low-voltage transistor but also the high-voltage transistor can suppress impurity re-diffusion and achieve higher performance.
[0038]
【The invention's effect】
As described above, according to the present invention, it is possible to reduce the influence of impurity re-diffusion on the peripheral circuit transistor due to the thermal process of forming the tunnel oxide film of the cell array, and to obtain a semiconductor memory having a high-performance peripheral circuit transistor. it can.
[Brief description of the drawings]
FIG. 1 is a diagram showing a p-type well formation step in a cell array and a high-voltage transistor region according to an embodiment of the present invention.
2 is a diagram showing an n-type well formation step in the high-voltage transistor region according to the same embodiment; FIG.
FIG. 3 is a diagram showing tunnel insulating film formation and polycrystalline silicon film and silicon nitride film deposition steps of the embodiment;
FIG. 4 is a diagram showing a step of removing the tunnel insulating film of the same embodiment by leaving it in the cell array region;
FIG. 5 is a diagram showing a gate insulating film forming process for the high-voltage transistor according to the same embodiment;
FIG. 6 is a diagram showing a p-type well formation step in the low voltage transistor region according to the same embodiment;
FIG. 7 is a diagram showing an n-type well formation step in the low voltage transistor region according to the same embodiment;
FIG. 8 is a diagram showing a step of etching a gate insulating film in a low voltage transistor region according to the same embodiment;
FIG. 9 is a diagram showing a gate insulating film formation step in the low voltage transistor region according to the same embodiment;
10 is a diagram showing a step of depositing a polycrystalline silicon film and a silicon nitride film for a peripheral circuit according to the embodiment. FIG.
11 is a diagram showing a step of removing an unnecessary silicon nitride film and a polycrystalline silicon film on the cell array region in the same embodiment by etching; FIG.
12 is a diagram showing a process of depositing a silicon nitride film and a silicon oxide film according to the embodiment. FIG.
FIG. 13 is a view showing a step of forming a resist mask for forming an element isolation groove according to the same embodiment;
FIG. 14 is a diagram showing a step of forming an element isolation trench according to the same embodiment;
FIG. 15 is a diagram showing a device isolation oxide film embedding step according to the same embodiment;
FIG. 16 is a diagram showing a structure of a cell array and peripheral circuit transistors according to the same embodiment;
FIG. 17 is a diagram showing a p-type well formation step of a cell array according to another embodiment of the present invention.
18 is a diagram showing a tunnel insulating film formation process and a deposition process of a polycrystalline silicon film and a silicon nitride film according to the same embodiment; FIG.
FIG. 19 is a diagram showing a p-type well formation step of the high-voltage transistor according to the same embodiment.
20 is a diagram showing an n-type well formation step of the high-voltage transistor according to the same embodiment. FIG.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Silicon substrate, 2 ... Sacrificial oxide film, 3a-3f ... Resist mask, 4 ... p-type well (for cell array), 5 ... p-type well (for high voltage transistor), 6 ... n-type well (high voltage system) 7 for tunnel insulating film, 8 for polycrystalline silicon film, 9 for silicon nitride film, 10 for gate insulating film (for high voltage transistor), 11 for p-type well (for low voltage transistor), 12 ... n-type well (for low voltage transistor), 13 ... gate insulating film (for low voltage transistor), 14 ... polycrystalline silicon film, 15 ... silicon nitride film, 16 ... silicon nitride film, 17 ... silicon oxide film, DESCRIPTION OF SYMBOLS 20 ... Element isolation groove, 21 ... Element isolation insulating film, 31, 33, 34 ... Polycrystalline silicon film, 32 ... ONO film, 35 ... WSi film, 36 ... Silicon nitride film, 37 ... Source, drain diffusion , 38 ... interlayer insulation film, 39 ... contact plug, 40 ... metal wiring.

Claims

A method of manufacturing a semiconductor memory in which a cell array in which nonvolatile memory transistors are arranged and a peripheral circuit are integrated,
A first well forming step of forming a cell array well by performing ion implantation in the cell array region of the semiconductor substrate;
A second well formation step of forming a high voltage transistor well by performing ion implantation in a region of the high voltage transistor in the peripheral circuit of the semiconductor substrate;
Forming a tunnel insulating film for the nonvolatile memory transistor on the semiconductor substrate;
Etching away leaving the tunnel insulating film in the region of the cell array;
Forming a first gate insulating film for a high-voltage transistor in the peripheral circuit region of the semiconductor substrate;
A third well forming step of forming a low voltage transistor well by ion implantation in the region of the low voltage transistor in the peripheral circuit of the semiconductor substrate through the first gate insulating film;
Removing the first gate insulating film in the region of the low-voltage transistor on the semiconductor substrate to form a second gate insulating film for the low-voltage transistor;
Forming an element isolation insulating film on the semiconductor substrate;
Semiconductors the nonvolatile memory transistor is formed comprising a charge storage layer in the area of the cell array of the semiconductor substrate, and having a step of forming a high voltage transistor and a low voltage transistor in the region of the peripheral circuit Memory manufacturing method.

A method of manufacturing a semiconductor memory in which a cell array in which nonvolatile memory transistors are arranged and a peripheral circuit are integrated,
A first well forming step of forming a cell array well by performing ion implantation in the cell array region of the semiconductor substrate;
Forming a tunnel insulating film for the nonvolatile memory transistor on the semiconductor substrate;
A second well forming step of forming a high voltage transistor well by ion implantation through the tunnel insulating film in a region of the high voltage transistor of the peripheral circuit of the semiconductor substrate;
Etching away leaving the tunnel insulating film in the region of the cell array;
Forming a first gate insulating film for the high-voltage transistor in the peripheral circuit region of the semiconductor substrate;
A third well forming step of forming a low voltage transistor well by ion implantation through the first gate insulating film in a region of the low voltage transistor in the peripheral circuit of the semiconductor substrate;
Removing the first gate insulating film in the region of the low-voltage transistor on the semiconductor substrate to form a second gate insulating film for the low-voltage transistor;
Forming an element isolation insulating film on the semiconductor substrate;
Semiconductors the nonvolatile memory transistor is formed comprising a charge storage layer in the area of the cell array of the semiconductor substrate, and having a step of forming a high voltage transistor and a low voltage transistor in the region of the peripheral circuit Memory manufacturing method.

The method of manufacturing a semiconductor memory according to claim 1, wherein each of the second well formation step and the third well formation step includes a channel ion implantation step for adjusting a threshold value.

The step of forming the element isolation insulating film includes:
Etching is performed in a state where a charge storage layer, an electrode material film to be a gate electrode, and a stopper insulating film are stacked on the tunnel insulating film and the first and second gate insulating films, respectively, and the stopper insulating film Forming a groove reaching a predetermined depth of the semiconductor substrate from;
The method of manufacturing a semiconductor memory according to claim 1, further comprising: embedding an insulating film in the groove.

The peripheral circuit is a CMOS circuit,
The first well formation step includes an ion implantation step of forming a high voltage transistor well having the same conductivity type as the cell array well,
The second well formation step is to form the high voltage transistor well having a different conductivity type from the cell array well.
The method of manufacturing a semiconductor memory according to claim 1, wherein the third well formation step includes an ion implantation step for forming a first conductivity type well and an ion implantation step for forming a second conductivity type well.

The peripheral circuit is a CMOS circuit,
The second well formation step includes an ion implantation step for forming a first conductivity type well and an ion implantation step for forming a second conductivity type well,
3. The method of manufacturing a semiconductor memory according to claim 2, wherein the third well formation step includes an ion implantation step for forming a first conductivity type well and an ion implantation step for forming a second conductivity type well.