JP4076678B2 - Correlation calculator - Google Patents

Description

【００１０】
この行列は、対角成分が実数で且つ対角成分をはさむ対称な成分が複素共役となるので、対角成分およびそれより上（または下）の成分を計算すれば残りの成分も得られる。
【００１１】
これらの各成分をディジタル演算するために、従来の相関演算装置１０は、図１０に示しているように、入力信号ａ₁ 〜ａ_N をそれぞれＡ／Ｄ変換器１１₁ 〜１１_N によってディジタル信号Ａ₁ 〜Ａ_N に変換し、各ディジタル信号Ａ₁ 〜Ａ_N をそれぞれ直交検波回路１２₁ 〜１２_N に入力している。
【００１２】
直交検波回路１２₁ 〜１２_N は、入力されたディジタル信号に９０°位相の異なるキャリア信号を乗算して、ベースバンドの実数成分Ｘと虚数成分Ｙを抽出する。
【００１３】
なお、各ディジタル信号Ａ₁ 〜Ａ_N は、そのベースバンド成分について、以下のように表される。
【００１４】
Ａ₁ ＝Ｘ₁ ＋ｊＹ₁
Ａ₂ ＝Ｘ₂ ＋ｊＹ₂
…………
Ａ_N ＝Ｘ_N ＋ｊＹ_N
【００１５】
また、ディジタル信号Ａ₁ 〜Ａ_N のベースバンド成分の共役は、
Ａ₁ ^* ＝Ｘ₁ −ｊＹ₁
Ａ₂ ^* ＝Ｘ₂ −ｊＹ₂
…………
Ａ_N ^* ＝Ｘ_N −ｊＹ_N
と表される。
【００１６】
そして、これら直交検波回路１２₁ 〜１２_N の出力に基づいて、前記共分散行列の対角成分とその上の成分の計算に必要な要素の積和演算を演算部１３によって行なう。
【００１７】
即ち、対角成分（自己相関）は、次式のように表される。
ΣＡ₁ Ａ₁ ^* ＝ΣＸ₁ ² ＋ΣＹ₁ ²
ΣＡ₂ Ａ₂ ^* ＝ΣＸ₂ ² ＋ΣＹ₂ ²
…………
ΣＡ_N Ａ_N ^* ＝ΣＸ_N ² ＋ΣＹ_N ²
【００１８】
したがって、ΣＸ₁ ² からΣＸ_N ² までのＮ種類の積和演算と、ΣＹ₁ ² からΣＹ_N ² までのＮ種類の積和演算を行えば、各チャネルの自己相関を求めることができ、この自己相関からチャネル毎の平均電力が判る。
【００１９】
また、対角成分より上の成分（相互相関）は、次式のように表される。
ΣＡ₁ Ａ₂ ^* ＝ΣＸ₁ Ｘ₂ ＋ΣＹ₁ Ｙ₂ ＋ｊ（ΣＹ₁ Ｘ₂ −ΣＸ₁ Ｙ₂ ）
ΣＡ₁ Ａ₃ ^* ＝ΣＸ₁ Ｘ₃ ＋ΣＹ₁ Ｙ₃ ＋ｊ（ΣＹ₁ Ｘ₃ −ΣＸ₁ Ｙ₃ ）
………………
ΣＡ₁ Ａ_N ^* ＝ΣＸ₁ Ｘ_N ＋ΣＹ₁ Ｙ_N ＋ｊ（ΣＹ₁ Ｘ_N −ΣＸ₁ Ｙ_N ）
ΣＡ₂ Ａ₃ ^* ＝ΣＸ₂ Ｘ₃ ＋ΣＹ₂ Ｙ₃ ＋ｊ（ΣＹ₂ Ｘ₃ −ΣＸ₂ Ｙ₃ ）
ΣＡ₂ Ａ₄ ^* ＝ΣＸ₂ Ｘ₄ ＋ΣＹ₂ Ｙ₄ ＋ｊ（ΣＹ₂ Ｘ₄ −ΣＸ₂ Ｙ₄ ）
………………
ΣＡ₂ Ａ_N ^* ＝ΣＸ₂ Ｘ_N ＋ΣＹ₂ Ｙ_N ＋ｊ（ΣＹ₂ Ｘ_N −ΣＸ₂ Ｙ_N ）
………………
ΣＡ_N-1 Ａ_N ^*
＝ΣＸ_N-1 Ｘ_N ＋ΣＹ_N-1 Ｙ_N ＋ｊ（ΣＹ_N-1 Ｘ_N −ΣＸ_N-1 Ｙ_N ）
【００２０】
したがって、ΣＸ₁ Ｘ₂ からΣＸ_N-1 Ｘ_N までの〔Ｎ（Ｎ−１）／２〕種類の積和演算と、ΣＹ₁ Ｙ₂ からΣＹ_N-1 Ｙ_N までの〔Ｎ（Ｎ−１）／２〕種類の積和演算と、ΣＹ₁ Ｘ₂ からΣＹ_N-1 Ｘ_N までの〔Ｎ（Ｎ−１）／２〕種類の積和演算と、ΣＸ₁ Ｙ₂ からΣＸ_N-1 Ｙ_N までの〔Ｎ（Ｎ−１）／２〕種類の積和演算とを行えば、チャネル間の相互相関を求めることができ、この相互相関からチャネル間の位相差が判る。
【００２１】
つまり、Ｎチャネルの信号の平均電力および位相差を知るためには、
２Ｎ＋４・〔Ｎ（Ｎ−１）／２〕＝２Ｎ²
種類の積和演算を行えばよく、前記演算部１３は、図１０に示しているように、２Ｎ² 個の積和演算器１４によってこの２Ｎ² 種類の積和演算を行なっている。
【００２２】
【発明が解決しようとする課題】
しかしながら、前記した従来の相関演算装置では、入力信号のチャネル数Ｎに等しい個数の直交検波回路１２とチャネル数Ｎに対して２Ｎ² 個の積和演算器とが必要となり、チャネル数Ｎが大きい場合、これらの各回路を個別の回路素子で構成したのでは、装置規模が非常に大きくなってしまう。
【００２３】
この実装上の問題を解決するために、従来の相関演算装置では、入力チャネル数分の直交検波回路１２₁ 〜１２_N および２Ｎ² 個の積和演算器１４を、ゲート数が多い専用化された集積回路のＡＳＩＣ（アプリケーションスペシフィック集積回路）によって１チップで構成しているが、このようにゲート数の多い専用化された集積回路を用いるためには、高価な集積回路製造装置が必要となり、開発に莫大な費用がかかってしまう。
【００２４】
また、このような専用化された集積回路を用いた場合、チャネル数の増加に容易に対応することができず、汎用性が非常に低いという問題もあった。
【００２５】
また、このような専用化された集積回路を用いずに、ＣＰＵ、ＲＯＭ、ＲＡＭを有するマイクロコンピュータや、信号処理用のＤＳＰを用いることも考えられるが、マイクロコンピュータやＤＳＰでは上記のような積和演算を高速に行なうことができない。
【００２６】
本発明は、この問題を解決し、簡単な構成でコストが低く、汎用性が高く、しかもマイクロコンピュータやＤＳＰを用いた場合より高速な処理が可能な相関演算装置を提供することを目的としている。
【００２７】
【課題を解決するための手段】
前記目的を達成するために、本発明の請求項１の相関演算装置は、
並行して入力される複数チャネルのディジタル信号から、異なる２つのチャネルのディジタル信号を、そのチャネルの組み合わせを所定順に変更しながら選択する信号選択回路（２２）と、
前記信号選択回路によって選択された一方のチャネルのディジタル信号を直交検波してその実数成分と虚数成分とを出力する第１の直交検波回路（２３ａ）と、
前記信号選択回路によって選択された他方のチャネルのディジタル信号を直交検波してその実数成分と虚数成分とを出力する第２の直交検波回路（２３ｂ）と、
前記第１の直交検波回路から出力された実数成分同士の積和演算をチャネル毎に行なう第１の積和演算器（３１ａ）と、
前記第１の直交検波回路から出力された虚数成分同士の積和演算をチャネル毎に行なう第２の積和演算器（３１ｂ）と、
前記第１の直交検波回路から出力された実数成分と前記第２の直交検波回路から出力された実数成分についての積和演算を、そのチャネルの組毎に行なう第３の積和演算器（３１ｃ）と、
前記第１の直交検波回路から出力された虚数成分と前記第２の直交検波回路から出力された虚数成分についての積和演算を、そのチャネルの組毎に行なう第４の積和演算器（３１ｄ）と、
前記第１の直交検波回路から出力された虚数成分と前記第２の直交検波回路から出力された実数成分についての積和演算を、そのチャネルの組毎に行なう第５の積和演算器（３１ｅ）と、
前記第１の直交検波回路から出力された実数成分と前記第２の直交検波回路から出力された虚数成分についての積和演算を、そのチャネルの組毎に行なう第６の積和演算器（３１ｆ）とを備えている。
【００２８】
また、本発明の請求項２の相関演算装置は、
並行して入力される複数チャネルのディジタル信号から、異なる２つのチャネルのディジタル信号を、そのチャネルの組み合わせを所定順に変更しながら選択する第１の信号選択回路（２２ａ）と、
前記第１の信号選択回路によって選択された一方のチャネルのディジタル信号を直交検波してその実数成分と虚数成分とを出力する第１の直交検波回路（２３ａ）と、
前記第１の信号選択回路によって選択された他方のチャネルのディジタル信号を直交検波してその実数成分と虚数成分とを出力する第２の直交検波回路（２３ｂ）と、
前記並行して入力される複数チャネルのディジタル信号から、前記第１の信号選択回路と同期して且つ第１の信号選択回路が選択する２つのチャネルのディジタル信号と同一のディジタル信号を選択する第２の信号選択回路（２２ｂ）と、
前記第２の信号選択回路によって選択された一方のチャネルのディジタル信号を直交検波して前記第１の直交検波回路と同一の実数成分と虚数成分とを出力する第３の直交検波回路（２３ｃ）と、
前記第２の信号選択回路によって選択された他方のチャネルのディジタル信号を直交検波して前記第２の直交検波回路と同一の実数成分と虚数成分とを出力する第４の直交検波回路（２３ｄ）と、
前記第１、第２の信号選択回路が共通に選択した一方のチャネルのディジタル信号の実数成分同士の積和演算を、チャネル毎に行なう第１の積和演算器（３１ａ）と、
前記第１、第２の信号選択回路が共通に選択した一方のチャネルのディジタル信号の虚数成分同士の積和演算を、チャネル毎に行なう第２の積和演算器（３１ｂ）と、
前記第１、第２の信号選択回路が共通に選択した一方のチャネルのディジタル信号の実数成分と前記第１、第２の信号選択回路が共通に選択した他方のチャネルのディジタル信号の実数成分との積和演算を、そのチャネルの組毎に行なう第３の積和演算器（３１ｃ）と、
前記第１、第２の信号選択回路が共通に選択した一方のチャネルのディジタル信号の虚数成分と前記第１、第２の信号選択回路が共通に選択した他方のチャネルのディジタル信号の虚数成分との積和演算を、そのチャネルの組毎に行なう第４の積和演算器（３１ｄ）と、
前記第１、第２の信号選択回路が共通に選択した一方のチャネルのディジタル信号の虚数成分と前記第１、第２の信号選択回路が共通に選択した他方のチャネルのディジタル信号の実数成分との積和演算を、そのチャネルの組毎に行なう第５の積和演算器（３１ｅ）と、
前記第１、第２の信号選択回路が共通に選択した一方のチャネルのディジタル信号の実数成分と前記第１、第２の信号選択回路が共通に選択した他方のチャネルのディジタル信号の虚数成分との積和演算を、そのチャネルの組毎に行なう第６の積和演算器（３１ｆ）とを備え、
前記第１〜第６の積和演算器のうちのいずれか３つが前記第１の直交検波回路および第２の直交検波回路から出力された実数成分と虚数成分を用いて積和演算を行ない、他の３つが前記第３の直交検波回路および第４の直交検波回路から出力された実数成分と虚数成分を用いて積和演算を行なうことを特徴としている。
【００２９】
また、本発明の請求項３の相関演算装置は、
並行して入力される複数チャネルのディジタル信号から、異なる２つのチャネルのディジタル信号を、そのチャネルの組み合わせを所定順に変更しながら選択する第１の信号選択回路（２２）と、
前記第１の信号選択回路によって選択された一方のチャネルのディジタル信号を直交検波してその実数成分と虚数成分とを出力する第１の直交検波回路（２３ａ）と、
前記第１の信号選択回路によって選択された他方のチャネルのディジタル信号を直交検波してその実数成分と虚数成分とを出力する第２の直交検波回路（２３ｂ）と、
前記第１の直交検波回路から出力された実数成分と虚数成分および前記第２の直交検波回路から出力された実数成分と虚数成分を受けて、選択的に出力する第２の信号選択回路（５１）と、
前記第２の信号選択回路の出力に対する積和演算を行なう５つ以下の積和演算器（５２ａ〜５２ｃ）とを備え、
前記第２の信号選択回路は、前記５つ以下の積和演算器によって次の（ａ）〜（ｆ）の６種類の積和演算の結果が得られるように、前記積和演算器に出力する信号を切り換えることを特徴としている。
（ａ）前記第１の直交検波回路から出力された実数成分同士のチャネル毎の積和演算
（ｂ）前記第１の直交検波回路から出力された虚数成分同士のチャネル毎の積和演算
（ｃ）前記第１の直交検波回路から出力された実数成分と前記第２の直交検波回路から出力された実数成分についてのチャネルの組毎の積和演算
（ｄ）前記第１の直交検波回路から出力された虚数成分と前記第２の直交検波回路から出力された虚数成分についてのチャネルの組毎の積和演算
（ｅ）前記第１の直交検波回路から出力された虚数成分と前記第２の直交検波回路から出力された実数成分についてのチャネルの組毎の積和演算
（ｆ）前記第１の直交検波回路から出力された実数成分と前記第２の直交検波回路から出力された虚数成分についてのチャネルの組毎の積和演算
【００３０】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態を説明する。図１は、本発明の実施の形態の相関演算装置２０の構成を示している。
【００３１】
この相関演算装置２０は、前記したアレーアンテナ受信システムに用いるためのものであり、受信回路３₁ 〜３_N の出力信号ａ₁ 〜ａ_N をＮチャネルの入力信号として受け、図１に示しているように、入力信号ａ₁ 〜ａ_N をＡ／Ｄ変換器２１₁ 〜２１_N によってディジタル信号Ａ₁ 〜Ａ_N に変換する。なお、Ｎ個のＡ／Ｄ変換器２１₁ 〜２１_N は、同一のクロック信号Ｃｋ１に同期して入力信号ａ₁ 〜ａ_N のサンプリングをそれぞれ行ない、所定ビット数のディジタル信号に変換して並列的に出力する。
【００３２】
Ａ／Ｄ変換器２１₁ 〜２１_N から出力されたディジタル信号Ａ₁ 〜Ａ_N は、信号選択回路２２に入力される。
【００３３】
信号選択回路２２は、Ａ／Ｄ変換器２１₁ 〜２１_N からディジタル信号Ａ₁ 〜Ａ_N が出力されると、そのディジタル信号Ａ₁ 〜Ａ_N について、２つの異なるチャネルｐ、ｑのディジタル信号Ａｐ、Ａｑを、そのチャネルの組み合わせを所定順に変更しながら選択する。
【００３４】
信号選択回路２２のチャネルの組の切り換えは、Ａ／Ｄ変換器２１₁ 〜２１_N のクロック信号Ｃｋ１の周波数の _NＣ₂ 倍（またはそれ以上）の周波数のクロック信号Ｃｋ２に同期して行なわれる。ただし、 _NＣ₂ は、Ｎ個の中から異なる２個を選ぶ組合せの総数である。
【００３５】
この選択の順番は任意であるが、ここでは、図２に示すように、
チャネル１、２→チャネル２、３→チャネル３、４→……→チャネルＮ、１というように連続するチャネルの組で一巡してから、
チャネル１、３→チャネル２、４→チャネル３、５→……
というように１チャネルおきの組を選択し、さらに２チャネルおき、３チャネルおきというようにして、チャネルＮ／２、Ｎ（Ｎが偶数のとき）、またはチャネル（Ｎ−１）／２、Ｎ（Ｎが奇数のとき）まで選択するものとする。
【００３６】
なお、このような順番で選択することによって、信号選択回路２２の２つの出力のいずれにも、全てのチャネルの信号が出力され、後述する積和演算処理が容易となる。
【００３７】
信号選択回路２２の一方の出力端子から出力されるチャネルｐのディジタル信号Ａｐは第１の直交検波回路２３ａに入力され、他方の出力端子から出力されるチャネルｑのディジタル信号Ａｑは第２の直交検波回路２３ｂに入力される。
【００３８】
第１の直交検波回路２３ａは、入力信号を直交検波してその実数成分と虚数成分とを出力するものであり、図３に示しているように、入力されるディジタル信号Ａｐを２つのミキサ２４、２５に入力して、図示しないキャリア発生器から出力された９０°位相が異なる２つのキャリア信号Ｃａ、Ｃｂ（実際にはキャリア信号をＡ／Ｄ変換して得られる正弦波データ）とミキシングして、ミキサ２４、２５の出力から低域通過フィルタ２６、２７によってディジタル信号Ａｐのベースバンドの実数成分Ｘｐと虚数成分Ｙｐを抽出している。
【００３９】
また、図３に示しているように、第２の直交検波回路２３ｂも、第１の直交検波回路２３ａと全く同一に構成され、入力されたディジタル信号Ａｑのベースバンドの実数成分Ｘｑと虚数成分Ｙｑを抽出している。
【００４０】
ここで、第１の直交検波回路２３ａの出力Ｘｐ、Ｙｐは、ディジタル信号Ａｐのベースバンド成分について、
Ａｐ＝Ｘｐ＋ｊＹｐ
と表すことができ、第２の直交検波回路２３ｂの出力Ｘｑ、Ｙｑは、ディジタル信号Ａｑのベースバンド成分について、
Ａｑ＝Ｘｑ＋ｊＹｑ
と表すことができる。
【００４１】
第１の直交検波回路２３ａの出力Ｘｐ、Ｙｐおよび第２の直交検波回路２３ｂの出力Ｘｑ、Ｙｑは、各チャネルの自己相関（平均電力）およびチャネル間の相互相関の計算に必要な要素を求めるための積和演算器３１ａ〜３１ｆに入力されている。
【００４２】
６つの積和演算器３１ａ〜３１ｆのうち、例えば積和演算器３１ａ、３１ｂは、ディジタル信号の自己相関の計算に必要な要素についての積和演算をメモリ３２ａ、３２ｂを用いて行ない、４つの積和演算器３１ｃ〜３１ｆは、チャネル間の相互相関の計算に必要な４種類の要素の積和演算をメモリ３２ｃ〜３２ｆを用いて行なう。
【００４３】
即ち、積和演算器３１ａは、第１の直交検波回路２３ａから出力された実数成分Ｘｐ同士の積Ｘｐ² を求めてメモリ３２ａのチャネルｐに対応するアドレスＡｄ₁ （ｐ）に記憶されている値（初期値０）に加算し、その加算結果でアドレスＡｄ₁ （ｐ）の記憶値を更新することによって、実数成分Ｘｐについての積和演算ΣＸｐ² を行なう。
【００４４】
同様に、積和演算器３１ｂは、第１の直交検波回路２３ａから出力された虚数成分Ｙｐ同士の積Ｙｐ² を求めてメモリ３２ｂのチャネルｐに対応するアドレスＡｄ₂ （ｐ）に記憶されている値（初期値０）に加算し、その加算結果でアドレスＡｄ₂ （ｐ）の記憶値を更新することによって、虚数成分Ｙｐについての積和演算ΣＹｐ² を行なう。
【００４５】
積和演算器３１ｃは、第１の直交検波回路２３ａから出力された実数成分Ｘｐと第２の直交検波回路２３ｂから出力された実数成分Ｘｑの積ＸｐＸｑを求めてメモリ３２ｃのチャネルｐ、ｑの組合せに対応するアドレスＡｄ₃ （ｐ，ｑ）に記憶されている値（初期値０）に加算し、この加算結果でアドレスＡｄ₃ （ｐ，ｑ）の記憶値を更新することによって、チャネルｐ、ｑの実数成分同士の積和演算ΣＸｐＸｑを行なう。
【００４６】
積和演算器３１ｄは、第１の直交検波回路２３ａから出力された虚数成分Ｙｐと第２の直交検波回路２３ｂから出力された虚数成分Ｙｑの積ＹｐＹｑを求めてメモリ３２ｄのチャネルｐ、ｑの組合せに対応するアドレスＡｄ₄ （ｐ，ｑ）に記憶されている値（初期値０）に加算し、この加算結果でアドレスＡｄ₄ （ｐ，ｑ）の記憶値を更新することによって、チャネルｐ、ｑの虚数成分同士の積和演算ΣＹｐＹｑを行なう。
【００４７】
積和演算器３１ｅは、第１の直交検波回路２３ａから出力された虚数成分Ｙｐと第２の直交検波回路２３ｂから出力された実数成分Ｘｑの積ＹｐＸｑを求めてメモリ３２ｅのチャネルｐ、ｑの組合せに対応するアドレスＡｄ₅ （ｐ，ｑ）に記憶されている値（初期値０）に加算し、この加算結果でアドレスＡｄ₅ （ｐ，ｑ）の記憶値を更新することによって、チャネルｐの虚数成分とチャネルｑの実数成分についての積和演算ΣＹｐＸｑを行なう。
【００４８】
積和演算器３１ｆは、第１の直交検波回路２３ａから出力された実数成分Ｘｐと第２の直交検波回路２３ｂから出力された虚数成分Ｙｑの積ＸｐＹｑを求めてメモリ３２ｆのチャネルｐ、ｑの組合せに対応するアドレスＡｄ₆ （ｐ，ｑ）に記憶されている値（初期値０）に加算し、この加算結果でアドレスＡｄ₆ （ｐ，ｑ）の記憶値を更新することによって、チャネルｐの実数成分とチャネルｑの虚数成分についての積和演算ΣＸｐＹｑを行なう。
【００４９】
なお、各積和演算器３１ａ〜３１ｆは、信号選択回路２２が選択しているチャネルを示す情報を受けて、その選択されているチャネルに対応するアドレスの記憶値の読み出しおよび更新をメモリ３２ａ〜３２ｆに対して行なう。
【００５０】
相関値算出回路３３は、メモリ３２ａ〜３２ｆに記憶された積和演算結果を用いて、各チャネルの自己相関およびチャネル間の相互相関値を求める。
【００５１】
即ち、メモリ３２ａのアドレスＡｄ₁ （ｐ）に記憶されている積和演算結果ΣＸｐ² と、メモリ３２ｂのアドレスＡｄ₂ （ｐ）に記憶されている積和演算結果ΣＹｐ² とを加算して、チャネルｐの信号の自己相関（平均電力）を求める。
【００５２】
また、メモリ３２ｃのアドレスＡｄ₃ （ｐ，ｑ）に記憶された積和演算結果ΣＸｐＸｑと、メモリ３２ｄのアドレスＡｄ₄ （ｐ，ｑ）に記憶された積和演算結果ΣＹｐＹｑとを加算して、チャネルｐ、ｑの相互相関の実数成分を求め、メモリ３２ｅのアドレスＡｄ₅ （ｐ，ｑ）に記憶された積和演算結果ΣＹｐＸｑからメモリ３２ｆのアドレスＡｄ₆ （ｐ，ｑ）に記憶された積和演算結果ΣＸｐＹｑを減じて、チャネルｐ、ｑの相互相関の虚数成分を求める。
【００５３】
次に、上記構成の相関演算装置２０の動作を説明する。
なお、以下の説明では、理解が容易なように入力チャネル数Ｎを４とするが、チャネル数Ｎは３以上（例えば４、８等）の任意の数でよい。
【００５４】
図４の（ａ）〜（ｄ）に示しているように、ある時刻ｔ０にＡ／Ｄ変換器２１₁ 〜２１₄ からディジタル信号Ａ₁ （１）〜Ａ₄ （１）が出力されると、信号選択回路２２は、図４の（ｅ）、（ｆ）のように、始めにチャネル１、２のディジタル信号Ａ₁ （１）、Ａ₂ （１）を選択して第１、第２の直交検波回路２３ａ、２３ｂに出力する。なお、このとき各メモリ３２ａ〜３２ｆの記憶値は初期値の０とする。
【００５５】
このため、第１の直交検波回路２３ａからは、図４の（ｇ）のように、ディジタル信号Ａ₁ （１）のベースバンドの実数成分Ｘ₁ （１）、虚数成分Ｙ₁ （１）が出力され、第２の直交検波回路２３ｂからは、図４の（ｈ）のように、ディジタル信号Ａ₂ （１）のベースバンドの実数成分Ｘ₂ （１）、虚数成分Ｙ₂ （１）が出力される。
【００５６】
この各出力成分に対して、積和演算器３１ａは、チャネル１の実数成分Ｘ₁ （１）の２乗Ｘ₁ （１）² を算出してメモリ３２ａのチャネル１に対応するアドレスＡｄ₁ （１）の記憶値（初期値の０）に加算し、その加算結果をアドレスＡｄ₁ （１）に記憶する。
【００５７】
同様に、積和演算器３１ｂは、チャネル１の虚数成分Ｙ₁ （１）の２乗Ｙ₁ （１）² を算出してメモリ３２ｂのチャネル１に対応するアドレスＡｄ₂ （１）の記憶値（初期値の０）に加算し、その加算結果をアドレスＡｄ₂ （１）に記憶する。
【００５８】
また、積和演算器３１ｃは、チャネル１の実数成分Ｘ₁ （１）とチャネル２の実数成分Ｘ₂ （１）の積Ｘ₁ （１）Ｘ₂ （１）を求めてメモリ３２ｃのチャネル１、２に対応するアドレスＡｄ₃ （１，２）の記憶値（初期値の０）に加算し、その加算結果をアドレスＡｄ₃ （１，２）に記憶し、積和演算器３１ｄは、チャネル１の虚数成分Ｙ₁ （１）とチャネル２の虚数成分Ｙ₂ （１）の積Ｙ₁ （１）Ｙ₂ （１）を求めてメモリ３２ｄのチャネル１、２に対応するアドレスＡｄ₄ （１，２）の記憶値（初期値の０）に加算し、その加算結果をアドレスＡｄ₄ （１，２）に記憶する。
【００５９】
同様に、積和演算器３１ｅは、チャネル１の虚数成分Ｙ₁ （１）とチャネル２の実数成分Ｘ₂ （１）の積Ｙ₁ （１）Ｘ₂ （１）を求めてメモリ３２ｅのチャネル１、２に対応するアドレスＡｄ₅ （１，２）の記憶値（初期値の０）に加算し、その加算結果をアドレスＡｄ₅ （１，２）に記憶し、積和演算器３１ｆは、チャネル１の実数成分Ｘ₁ （１）とチャネル２の虚数成分Ｙ₂ （１）の積Ｘ₁ （１）Ｙ₂ （１）を求めてメモリ３２ｆのチャネル１、２に対応するアドレスＡｄ₆ （１，２）の記憶値（初期値の０）に加算し、その加算結果をアドレスＡｄ₆ （１，２）に記憶する。
【００６０】
そして、時刻ｔ０から所定時間が経過して時刻ｔ１時になると、信号選択回路２２はチャネル２、３のディジタル信号Ａ₂ （１）、Ａ₃ （１）を選択する。
【００６１】
このため、第１の直交検波回路２３ａからは、ディジタル信号Ａ₂ （１）のベースバンドの実数成分Ｘ₂ （１）、虚数成分Ｙ₂ （１）が出力され、第２の直交検波回路２３ｂからは、ディジタル信号Ａ₃ （１）のベースバンドの実数成分Ｘ₃ （１）、虚数成分Ｙ₃ （１）が出力される。
【００６２】
これらの出力成分に対して、積和演算器３１ａは、チャネル２の実数成分Ｘ₂ （１）の２乗Ｘ₂ （１）² を算出してメモリ３２ａのチャネル２に対応するアドレスＡｄ₁ （２）の記憶値（初期値の０）に加算し、加算結果をアドレスＡｄ₁ （２）に記憶し、積和演算器３１ｂは、チャネル２の虚数成分Ｙ₂ （１）の２乗Ｙ₂ （１）² を算出してメモリ３２ｂのチャネル２に対応するアドレスＡｄ₂ （２）の記憶値（初期値の０）に加算し、加算結果をアドレスＡｄ₂ （２）に記憶する。
【００６３】
また、積和演算器３１ｃは、チャネル２の実数成分Ｘ₂ （１）とチャネル３の実数成分Ｘ₃ （１）の積Ｘ₂ （１）Ｘ₃ （１）を求めてメモリ３２ｃのチャネル２、３に対応するアドレスＡｄ₃ （２，３）の記憶値（初期値の０）の記憶値に加算し、加算結果をアドレスＡｄ₃ （２，３）に記憶し、積和演算器３１ｄは、チャネル２の虚数成分Ｙ₂ （１）とチャネル３の虚数成分Ｙ₃ （１）の積Ｙ₂ （１）Ｙ₃ （１）を求めてメモリ３２ｄのチャネル２、３に対応するアドレスＡｄ₄ （２，３）の記憶値（初期値の０）に加算し、加算結果をアドレスＡｄ₄ （２，３）に記憶する。
【００６４】
同様に、積和演算器３１ｅは、チャネル２の虚数成分Ｙ₂ （１）とチャネル３の実数成分Ｘ₃ （１）の積Ｙ₂ （１）Ｘ₃ （１）を求めてメモリ３２ｅのチャネル２、３に対応するアドレスＡｄ₅ （２，３）の記憶値（初期値の０）に加算し、加算結果をアドレスＡｄ₅ （２，３）に記憶し、積和演算器３１ｆは、チャネル２の実数成分Ｘ₂ （１）とチャネル３の虚数成分Ｙ₃ （１）の積Ｘ₂ （１）Ｙ₃ （１）を求めてメモリ３２ｆのチャネル２、３に対応するアドレスＡｄ₆ （２，３）の記憶値（初期値の０）に加算し、加算結果をアドレスＡｄ₆ （２，３）に記憶する。
【００６５】
以下同様にして、Ａ／Ｄ変換器２１₁ 〜２１₄ で次のサンプリングが行なわれるまでの間の各時刻ｔ２〜ｔ５に、信号選択回路２２は、
チャネル３、４→チャネル４、１→チャネル１、３→チャネル２、４
の順にチャネルを切り換えて、ディジタル信号を、
Ａ₃ （１）、Ａ₄ （１）→Ａ₄ （１）、Ａ₁ （１）→Ａ₁ （１）、Ａ₃ （１）→Ａ₂ （１）、Ａ₄ （１）
の順に出力する。
【００６６】
また、このチャネルの切り換えに対して、直交検波回路２３ａは、
Ｘ₃ （１）、Ｙ₃ （１）→Ｘ₄ （１）、Ｙ₄ （１）→Ｘ₁ （１）、Ｙ₁ （１）→Ｘ₂ （１）、Ｙ₂ （１）
の順に実数成分と虚数成分を出力し、直交検波回路２３ｂは、
Ｘ₄ （１）、Ｙ₄ （１）→Ｘ₁ （１）、Ｙ₁ （１）→Ｘ₃ （１）、Ｙ₃ （１）→Ｘ₄ （１）、Ｙ₄ （１）
の順に実数成分と虚数成分を出力し、この２つの直交検波回路２３ａ、２３ｂの出力に対して積和演算器３１ａ〜３１ｆによる積和演算（初期値を０とする）が前記同様に行なわれ、その演算結果が各メモリ３２ａ〜３２ｆに記憶される。
【００６７】
ただし、チャネル１、４についての積和演算が終了した時点で、各チャネルのディジタル信号の実数成分同士の積和、虚数成分同士の積和が得られているので、積和演算器３１ａ、３１ｂは、チャネル１、３が選択されたときおよびチャネル２、４が選択されたときには積和演算を行なわない。
【００６８】
そして、図４に示しているように、次のサンプリングによってＡ／Ｄ変換器２１₁ 〜２１₄ からｔ６時にディジタル信号Ａ₁ （２）〜Ａ₄ （２）が出力されると、信号選択回路２２は、再び
チャネル１、２→チャネル２、３→チャネル３、４→チャネル４、１→チャネル１、３→チャネル２、４
の順にディジタル信号を選択する。
【００６９】
そして、選択されたチャネルのディジタル信号に対して第１の直交検波回路２３ａからは、
Ｘ₁ （２）、Ｙ₁ （２）→Ｘ₂ （２）、Ｙ₂ （２）→Ｘ₃ （２）、Ｙ₃ （２）→Ｘ₄ （２）、Ｙ₄ （２）→Ｘ₁ （２）、Ｙ₁ （２）→Ｘ₂ （２）、Ｙ₂ （２）
の順に各ディジタル信号の実数成分と虚数成分が出力され、同様に、第２の直交検波回路２３ｂからは、
Ｘ₂ （２）、Ｙ₂ （２）→Ｘ₃ （２）、Ｙ₃ （２）→Ｘ₄ （２）、Ｙ₄ （２）→Ｘ₁ （２）、Ｙ₁ （２）→Ｘ₃ （２）、Ｙ₃ （２）→Ｘ₄ （２）、Ｙ₄ （２）
の順に各ディジタル信号の実数成分と虚数成分が出力される。
【００７０】
この２つの直交検波回路２３ａ、２３ｂの出力に対して積和演算器３１ａ〜３１ｆによる積和演算が前記同様に行なわれ、その演算結果で各メモリ３２ａ〜３２ｆの記憶値が更新される。
【００７１】
以後、Ａ／Ｄ変換器２１₁ 〜２１₄ によってサンプリングがなされてディジタル信号が出力される毎に、そのディジタル信号について上記同様の処理がなされ、各チャネルの自己相関（平均電力）の計算およびチャネル間の相互相関の計算に必要な要素の積和演算が行なわれ、その演算結果が各メモリ３２ａ〜３２ｆに更新記憶される。
【００７２】
したがって、サンプリングが所定回数Ｍ行なわれたとき、各メモリ３２ａ〜３２ｆには、図５の（ａ）〜（ｆ）に示す積和演算結果が各チャネルおよびその組合せに対応するアドレスに記憶されることになる。
【００７３】
相関値算出回路３３は、サンプリングが行なわれる毎あるいはサンプリングが所定回行なわれる毎に、メモリ３２ａ〜３２ｆの記憶値から、各チャネルの自己相関およびチャネル間の相互相関の値を求める。
【００７４】
この相関値算出回路３３の算出結果は、前述したアレーアンテナ受信システムの制御装置６に出力され、各チャネル毎の平均電力およびチャネル間の位相差に基づいて、アンテナのビームが受信対象の電波の到来方向に向くように遅延回路４₁ 〜４_N （この場合Ｎ＝４）が制御される。
【００７５】
以上のように、この実施形態の相関演算装置２０は、入力する信号のチャネル数Ｎに対応したＮ個のＡ／Ｄ変換器２１₁ 〜２１_N から出力されるＮチャネルのディジタル信号から、異なる２つのチャネルｐ、ｑのディジタル信号Ａｐ、Ａｑをそのチャネルの組み合わせを所定順に変更しながら選択して２つの直交検波回路２３ａ、２３ｂに入力し、その検波出力についての積和演算を、６組の積和演算器３１ａ〜３１ｆによって行なっている。
【００７６】
このため、入力する信号のチャネル数Ｎによらず、Ａ／Ｄ変換器より後段の回路規模が非常に小さくて済み、専用化された高価なＡＳＩＣを用いることなく、各回路を個別の回路素子で構成したり、Ａ／Ｄ変換器より後段の回路をゲート数が少ない安価で高速な汎用のＦＰＧＡ（フィールドプログラマブルゲートアレイ）によって１チップで構成することができ、装置自体を安価に且つ小型に構成することができる。
【００７７】
また、信号選択回路２２の入力チャネル数を実際に使用するチャネル数よりも予め大きくしておけば、チャネル数の増加に対して、Ａ／Ｄ変換器の増設のみで容易に対応することができる。
【００７８】
なお、上記した相関演算装置２０は、２つの直交検波回路２３ａ、２３ｂに対して６組の積和演算器３１ａ〜３１ｆを設けていたが、Ａ／Ｄ変換器２１₁ 〜２１_N より後段の全回路を、汎用ＦＰＧＡ１チップで構成するにはそのゲート数が不足する場合も考えられる。
【００７９】
このような場合には、図６に示す相関演算装置４０のように、Ａ／Ｄ変換器２１₁ 〜２１_N より後段の回路のうち、相関値算出回路３３を除く回路を、２組の同一構成の処理部４１、４２によって構成し、この２つの処理部４１、４２をそれぞれ汎用ＦＰＧＡチップで構成してもよい。
【００８０】
即ち、一方の処理部４１を、第１の信号選択回路２２ａ、第１、第２の直交検波回路２３ａ、２３ｂ、積和演算器３１ａ、３１ｃ、３１ｄおよびメモリ３２ａ、３２ｃ、３２ｄによって構成し、他方の処理部４２を、第２の信号選択回路２２ｂ、第３、第４の直交検波回路２３ｃ、２３ｄ、積和演算器３１ｂ、３１ｅ、３１ｆおよびメモリ３２ｂ、３２ｅ、３２ｆによって構成する。
【００８１】
ここで、２つの信号選択回路２２ａ、２２ｂは、Ａ／Ｄ変換器２１₁ 〜２１_N から出力されたディジタル信号Ａ₁ 〜Ａ_N を受けて、互いに同期して同一の組合せで２つのチャネルｐ、ｑのディジタル信号Ａｐ、Ａｑを選択し、第１の直交検波回路２３ａと第３の直交検波回路２３ｃはチャネルｐのディジタル信号Ａｐについてのベースバンド成分Ｘｐ、Ｙｐをともに出力し、第２の直交検波回路２３ｂと第４の直交検波回路２３ｄはチャネルｑのディジタル信号Ａｑについてのベースバンド成分Ｘｑ、Ｙｑをともに出力する。
【００８２】
そして一方の処理部４１では、第１、第２の直交検波回路２３ａ、２３ｂの出力に対して、３つの積和演算器３１ａ、３１ｃ、３１ｄが前記した相関演算装置２０の場合と同一の積和演算を行ない、その積和演算結果をメモリ３２ａ、３２ｃ、３２ｄの所定アドレスに記憶する。
【００８３】
また、他方の処理部４２では、第３、第４の直交検波回路２３ｃ、２３ｄの出力に対して、３つの積和演算器３１ｂ、３１ｅ、３１ｆが前記した相関演算装置２０の場合と同一の積和演算を行ない、その積和演算結果をメモリ３２ｂ、３２ｅ、３２ｆの所定アドレスに記憶する。
【００８４】
このように、構成がほぼ同一でより簡素化された２つの処理部４１、４２に分けることによって、２つの処理部を共通化でき、また、この処理部４１、４２を汎用ＦＰＧＡでそれぞれ構成する場合、ほぼ同一のプログラムの書き込みで済むという利点がある。
【００８５】
この場合でも、入力する信号のチャネル数Ｎによらず、Ａ／Ｄ変換器より後段の回路規模が非常に小さくて済み、専用化されたＡＳＩＣを用いることなく、Ａ／Ｄ変換器より後段の回路を個別の回路素子で構成したり、ゲート数が少なく高速で安価な汎用ＦＰＧＡによって構成することができ、装置自体を安価に且つ小型に構成することができる。
【００８６】
また、信号選択回路２２ａ、２２ｂの入力チャネル数を実際に使用するチャネル数よりも予め大きくしておけば、チャネル数の増加に対して、Ａ／Ｄ変換器の増設のみで対応することができ、汎用性が高い。
【００８７】
なお、この相関演算装置４０では、第１、第２の直交検波回路２３ａ、２３ｂの出力から、チャネルｐの実数成分同士の積和、チャネルｐの実数成分とチャネルｑの実数成分との積和およびチャネルｐの虚数成分とチャネルｑの虚数成分との積和を３つの積和演算器３１ａ、３１ｃ、３１ｄによって求め、第３、第４の直交検波回路２３ｃ、２３ｄの出力から、チャネルｐの虚数成分同士の積和、チャネルｐの虚数成分とチャネルｑの実数成分との積和およびチャネルｐの実数成分とチャネルｑの虚数成分との積和を３つの積和演算器３１ｂ、３１ｅ、３１ｆによって求めているが、第１、第２の直交検波回路２３ａ、２３ｂの出力と第３、第４の直交検波回路２３ｃ、２３ｄの出力とは共通なので、これら６種類の全ての積和は、第１、第２の直交検波回路２３ａ、２３ｂの出力と、第３、第４の直交検波回路２３ｃ、２３ｄの出力のどちらからでも求めることができる。
【００８８】
したがって、これら６種類の積和を任意に２分して、その一方の３種類を第１、第２の直交検波回路２３ａ、２３ｂの出力から求め、他方の３種類を第３、第４の直交検波回路２３ｃ、２３ｄの出力から求めることができる。
【００８９】
また、図７に示す相関演算装置５０のように、第１、第２の直交検波回路２３ａ、２３ｂと３つの積和演算器５２ａ〜５２ｃの間に信号選択回路５１を設け、積和演算器５２ａ〜５２ｃに入力する信号を信号選択回路５１によって切り換えて、６種類の積和演算を３つの積和演算器５２ａ〜５２ｃで行わせるようにしてもよい。
【００９０】
この場合、信号選択回路５１は、信号選択回路２２のクロック信号Ｃｋ２の倍（または倍以上）の周波数のクロック信号Ｃｋ３に同期して信号の切り換えを行なうものであり、例えば、信号選択回路２２で選択されたチャネルｐ、ｑのディジタル信号に対して第１の直交検波回路２３ａからＸｐ、Ｙｐが出力され、第２の直交検波回路２３ｂからＸｑ、Ｙｑが出力されたとき、初期状態では、チャネルｐの実数成分Ｘｐを積和演算器５２ａに並列入力し、チャネルｐの実数成分Ｘｐとチャネルｑの実数成分Ｘｑとを積和演算器５２ｂに入力し、チャネルｐの実数成分Ｘｐとチャネルｑの虚数成分Ｙｑとを積和演算器５２ｃに入力して、ΣＸｐ² の積和演算、ΣＸｐＸｑの積和演算およびΣＸｐＹｑの積和演算を行わせる。
【００９１】
そして、次の状態では、チャネルｐの虚数成分Ｙｐを積和演算器５２ａに並列入力し、チャネルｐの虚数成分Ｙｐとチャネルｑの虚数成分Ｙｑとを積和演算器５２ｂに入力し、チャネルｐの虚数成分Ｙｐとチャネルｑの実数成分Ｘｑとを積和演算器５２ｃに入力して、ΣＹｐ² の積和演算、ΣＹｐＹｑの積和演算およびΣＹｐＸｑの積和演算を行わせる。
【００９２】
なお、積和演算器５２ａ〜５２ｃは、信号選択回路２２からのチャネルの情報および信号選択回路５１がどちらの状態にあるかを示す情報とに基づいて、メモリ３２ａ〜３２ｆのアドレスを指定して、信号選択回路２２が選択したチャネルｐおよびチャネルｐ、ｑの組合せに対応し、且つ信号選択回路５１から入力された信号に対応する各アドレスの記憶値を読み出して積和演算を行ないその演算結果を記憶する。
【００９３】
このように、信号選択回路５１によって直交検波回路２３ａ、２３ｂの出力を切り換えて積和演算器５２ａ〜５２ｃに与えるようにしたものでは、Ａ／Ｄ変換器２１₁ 〜２１_N より後段の回路規模をさらに小さくすることができ、信号選択回路２２、直交検波回路２３ａ、２３ｂ、信号選択回路５１、積和演算器５２ａ〜５２ｃおよびメモリ３２ａ〜３２ｆを、個別の回路素子で構成したり、ゲート数が少なく高速で安価な汎用ＦＰＧＡによって１チップで構成することができる。
【００９４】
なお、この相関演算装置５０では、３つの積和演算器５２ａ〜５２ｃを用い、信号選択回路２２で１組のチャネルが選択されている間に信号選択回路５１が信号の切り換えを初期状態から１回行なうことで、６種類の積和が求められるようにしているが、積和演算器の数は３つに限らず５つ以下で任意に設定することができる。
【００９５】
例えば、積和演算器を２個にして信号選択回路２２で１組のチャネルが選択されている間に信号選択回路５１が信号の切り換えを初期状態から２回行なうことで６種類の積和演算を求めるようにしてもよい。
【００９６】
また、前記相関演算装置２０、４０、５０では、入力信号に対する相関演算をリアルタイムに行なうようにしていたが、図８に示すように、各Ａ／Ｄ変換器２１₁ 〜２１_N から一定時間内にそれぞれ出力されるディジタル信号Ａ₁ （１）〜Ａ₁ （Ｍ）、Ａ₂ （１）〜Ａ₂ （Ｍ）、…、Ａ_N （１）〜Ａ_N （Ｍ）をメモリ６０に一旦記憶してから、これらのディジタル信号をその記憶した順に読み出して、信号選択回路２２（あるいは信号選択回路２２ａ、２２ｂ）に出力するように構成してもよい。
【００９７】
【発明の効果】
以上説明したように、本発明の請求項１の相関演算装置は、並行して入力される複数チャネルのディジタル信号から、信号選択回路によって異なる２つのチャネルのディジタル信号を、そのチャネルの組み合わせを所定順に変更しながら選択して２つの直交検波回路に入力し、その２つの直交検波回路の出力についての積和演算を６つの積和演算器でチャネル毎およびチャネルの組毎に行なうようにしている。
【００９８】
このため、入力する信号のチャネル数Ｎによらず、Ａ／Ｄ変換器より後段の回路規模が非常に小さくて済み、専用化された高価なＡＳＩＣを用いることなく、各回路を個別の回路素子で構成したり、Ａ／Ｄ変換器より後段の回路をゲート数が少なく高速で安価な汎用ＦＰＧＡによって１チップで構成することができ、装置自体を安価に且つ小型に構成することができる。
【００９９】
また、信号選択回路の入力チャネル数を実際に使用するチャネル数よりも予め大きくしておけば、Ａ／Ｄ変換器の増設のみでチャネル数の増加に容易に対応することができ、汎用性も高い。
【０１００】
また、本発明の請求項２の相関演算装置は、信号選択回路によって選択された２つのチャネルのディジタル信号を２つの直交検波回路で直交検波し、この２つの直交検波回路の出力から３つの積和演算器によって３種類の積和演算を行なう構成を２組設けて、６種類の積和演算を行なうようにしている。
【０１０１】
このため、入力する信号のチャネル数Ｎによらず、Ａ／Ｄ変換器より後段の各組の回路規模が非常に小さくて済み、専用化された高価なＡＳＩＣを用いることなく、各回路を個別の回路素子で構成したり、よりゲート数が少なく高速で安価な汎用ＦＰＧＡによって容易に構成することができ、装置自体を安価に且つ小型に構成することができる。
【０１０２】
また、信号選択回路の入力チャネル数を実際に使用するチャネル数よりも予め大きくしておけば、Ａ／Ｄ変換器の増設のみでチャネル数の増加に容易に対応することができ、汎用性も高い。
【０１０３】
また、本発明の請求項３の相関演算装置は、第１の信号選択回路によって選択された２つのチャネルのディジタル信号を２つの直交検波回路で直交検波し、こり２つの直交検波回路の出力を第２の信号選択回路を介して５つ以下の積和演算器に入力し、この第２の信号選択回路の信号の切り換えによって６種類の積和演算を行なうようにしている。
【０１０４】
このため、入力する信号のチャネル数Ｎによらず、Ａ／Ｄ変換器より後段の回路規模がさらに小さくて済み、専用化された高価なＡＳＩＣを用いることなく、各回路を個別の回路素子で構成したり、さらにゲート数が少なく高速で安価な汎用ＦＰＧＡによって容易に構成することができ、装置自体を安価に且つ小型に構成することができる。
【０１０５】
また、第１の信号選択回路の入力チャネル数を実際に使用するチャネル数よりも予め大きくしておけば、Ａ／Ｄ変換器の増設のみでチャネル数の増加に容易に対応することができ、汎用性も高い。
【図面の簡単な説明】
【図１】本発明の実施の形態の構成を示すブロック図
【図２】実施形態の信号の切り換え順の一例を示す図
【図３】実施形態の要部の構成を示すブロック図
【図４】実施形態の動作を説明するためのタイミング図
【図５】実施形態のメモリに記憶されたデータを示す図
【図６】本発明の他の実施の形態を示すブロック図
【図７】本発明の他の実施の形態を示すブロック図
【図８】本発明の他の実施の形態を示す要部ブロック図
【図９】アレーアンテナ受信システムの全体構成図
【図１０】従来装置の構成を示すブロック図
【符号の説明】
２０、４０、５０ 相関演算装置
２１₁ 〜２１_N Ａ／Ｄ変換器
２２、２２ａ、２２ｂ ５１ 信号選択回路
２３ａ、２３ｂ、２３ｃ、２３ｄ 直交検波回路
３１ａ〜３１ｆ、５２ａ〜５２ｃ 積和演算器
３２ａ〜３２ｆ メモリ
３３ 相関値算出回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a technique for simplifying the configuration and reducing the cost in a correlation calculation apparatus for performing correlation calculation of digital signals of a plurality of channels.
[0002]
[Prior art]
For example, in a system that synthesizes and demodulates signals received via a plurality of antenna elements of an array antenna, a correlation operation is performed on each received signal in order to match the directivity of the array antenna to the direction of arrival of the radio wave to be received. The phase of the received signal of each antenna element is controlled based on the calculation result.
[0003]
FIG. 9 shows this array antenna receiving system, and N antenna elements 2 constituting the array antenna 1 are shown.₁ ~ 2_N From each signal received by the receiving circuit 3₁ ~ 3_N To select the frequency component of the radio wave to be received and convert it to a lower frequency band.
[0004]
Receiver circuit 3₁ ~ 3_N Output signal a₁ ~ A_N Are respectively delay circuits 4₁ ~ 4_N Are added to the synthesis circuit 5 and added and synthesized, and the synthesized output is demodulated.
[0005]
The receiving circuit 3₁ ~ 3_N Output signal a₁ ~ A_N Is input to the correlation calculation device 10.
[0006]
The correlation calculation device 10 receives the input N-channel signal a₁ ~ A_N For each autocorrelation and cross-correlation between two different channels.
[0007]
The control device 6 obtains the average power of the signal of each channel and the phase difference between the channels from the autocorrelation and the cross-correlation calculated by the correlation calculation device 10, and based on these information, the delay circuit 4₁ ~ 4_N Is controlled so that the radio wave to be received is correctly demodulated, that is, the beam of the array antenna 1 is correctly directed to the arrival direction of the radio wave to be received.
[0008]
Next, this correlation calculation will be described.
N channel signal a₁ ~ A_N Are calculated using the covariance matrix shown in the following equation (1).
[0009]
[Expression 1]

[0010]
In this matrix, the diagonal component is a real number and the symmetrical component sandwiching the diagonal component is a complex conjugate. Therefore, if the diagonal component and the component above (or below) are calculated, the remaining components can be obtained.
[0011]
In order to digitally calculate each of these components, the conventional correlation calculation device 10 has an input signal a as shown in FIG.₁ ~ A_N A / D converter 11₁ ~ 11_N By means of the digital signal A₁ ~ A_N Each digital signal A₁ ~ A_N Are respectively orthogonal detection circuits 12.₁ ~ 12_N Is entered.
[0012]
Quadrature detection circuit 12₁ ~ 12_N Multiplies the input digital signal by a carrier signal having a phase difference of 90 ° to extract a baseband real component X and imaginary component Y.
[0013]
Each digital signal A₁ ~ A_N Is expressed as follows for the baseband component.
[0014]
A₁ = X₁ + JY₁
A₂ = X₂ + JY₂
…………
A_N = X_N + JY_N
[0015]
Also, the digital signal A₁ ~ A_N The conjugate of the baseband component of
A₁ ^* = X₁ -JY₁
A₂ ^* = X₂ -JY₂
…………
A_N ^* = X_N -JY_N
It is expressed.
[0016]
These quadrature detection circuits 12₁ ~ 12_N Based on the output of, the arithmetic unit 13 performs a product-sum operation of the elements necessary for calculating the diagonal component of the covariance matrix and the component above it.
[0017]
That is, the diagonal component (autocorrelation) is expressed as follows.
ΣA₁ A₁ ^* = ΣX₁ ² + ΣY₁ ²
ΣA₂ A₂ ^* = ΣX₂ ² + ΣY₂ ²
…………
ΣA_N A_N ^* = ΣX_N ² + ΣY_N ²
[0018]
Therefore, ΣX₁ ² To ΣX_N ² Up to N types of product-sum operations and ΣY₁ ² To ΣY_N ² If the above N types of product-sum operations are performed, the autocorrelation of each channel can be obtained, and the average power for each channel can be determined from this autocorrelation.
[0019]
Further, a component (cross-correlation) above the diagonal component is expressed as the following equation.
ΣA₁ A₂ ^* = ΣX₁ X₂ + ΣY₁ Y₂ + J (ΣY₁ X₂ -ΣX₁ Y₂ )
ΣA₁ A_Three ^* = ΣX₁ X_Three + ΣY₁ Y_Three + J (ΣY₁ X_Three -ΣX₁ Y_Three )
………………
ΣA₁ A_N ^* = ΣX₁ X_N + ΣY₁ Y_N + J (ΣY₁ X_N -ΣX₁ Y_N )
ΣA₂ A_Three ^* = ΣX₂ X_Three + ΣY₂ Y_Three + J (ΣY₂ X_Three -ΣX₂ Y_Three )
ΣA₂ A_Four ^* = ΣX₂ X_Four + ΣY₂ Y_Four + J (ΣY₂ X_Four -ΣX₂ Y_Four )
………………
ΣA₂ A_N ^* = ΣX₂ X_N + ΣY₂ Y_N + J (ΣY₂ X_N -ΣX₂ Y_N )
………………
ΣA_N-1 A_N ^*
= ΣX_N-1 X_N + ΣY_N-1 Y_N + J (ΣY_N-1 X_N -ΣX_N-1 Y_N )
[0020]
Therefore, ΣX₁ X₂ To ΣX_N-1 X_N Up to [N (N−1) / 2] types of product-sum operations and ΣY₁ Y₂ To ΣY_N-1 Y_N Up to [N (N−1) / 2] types of product-sum operations and ΣY₁ X₂ To ΣY_N-1 X_N Up to [N (N−1) / 2] types of product-sum operations and ΣX₁ Y₂ To ΣX_N-1 Y_N If the [N (N-1) / 2] types of product-sum operations described above are performed, the cross-correlation between channels can be obtained, and the phase difference between the channels can be determined from this cross-correlation.
[0021]
In other words, in order to know the average power and phase difference of the N channel signal,
2N + 4 · [N (N−1) / 2] = 2N²
What is necessary is just to perform the product-sum operation of the kind, and as shown in FIG.² This product-sum calculator 14 gives this 2N² Performs different types of product-sum operations.
[0022]
[Problems to be solved by the invention]
However, in the above-described conventional correlation calculation device, the number of orthogonal detection circuits 12 equal to the number N of channels of the input signal and the number N of channels are 2N.² When a product-sum operation unit is required and the number of channels N is large, if each of these circuits is constituted by individual circuit elements, the scale of the apparatus becomes very large.
[0023]
In order to solve this mounting problem, in the conventional correlation calculation device, quadrature detection circuits 12 for the number of input channels are used.₁ ~ 12_N And 2N² Each of the product-sum calculators 14 is composed of a single-chip integrated circuit ASIC (application specific integrated circuit) with a large number of gates. In this way, a dedicated integrated circuit with a large number of gates is used. In order to use this, an expensive integrated circuit manufacturing apparatus is required, which entails enormous costs for development.
[0024]
Further, when such a dedicated integrated circuit is used, there is a problem that the increase in the number of channels cannot be easily dealt with and the versatility is very low.
[0025]
In addition, it is conceivable to use a microcomputer having a CPU, a ROM, and a RAM, or a DSP for signal processing without using such a dedicated integrated circuit. The sum operation cannot be performed at high speed.
[0026]
An object of the present invention is to solve this problem, and to provide a correlation calculation device that has a simple configuration, low cost, high versatility, and capable of processing at higher speed than when a microcomputer or DSP is used. .
[0027]
[Means for Solving the Problems]
In order to achieve the above object, a correlation calculation device according to claim 1 of the present invention provides:
A signal selection circuit (22) for selecting digital signals of two different channels from digital signals of a plurality of channels inputted in parallel while changing the combination of the channels in a predetermined order;
A first quadrature detection circuit (23a) that quadrature-detects the digital signal of one channel selected by the signal selection circuit and outputs the real component and the imaginary component thereof;
A second quadrature detection circuit (23b) that quadrature-detects the digital signal of the other channel selected by the signal selection circuit and outputs the real and imaginary components thereof;
A first product-sum operation unit (31a) that performs a product-sum operation between real number components output from the first orthogonal detection circuit for each channel;
A second product-sum operation unit (31b) that performs a product-sum operation between the imaginary components output from the first quadrature detection circuit for each channel;
A third product-sum operation unit (31c) that performs a product-sum operation on the real number component output from the first quadrature detection circuit and the real number component output from the second quadrature detection circuit for each set of channels. )When,
A fourth product-sum calculator (31d) that performs a product-sum operation on the imaginary number component output from the first quadrature detection circuit and the imaginary number component output from the second quadrature detection circuit for each set of channels. )When,
A fifth product-sum operation unit (31e) that performs a product-sum operation on the imaginary number component output from the first quadrature detection circuit and the real number component output from the second quadrature detection circuit for each set of channels. )When,
A sixth product-sum operation unit (31f) that performs a product-sum operation on the real number component output from the first quadrature detection circuit and the imaginary number component output from the second quadrature detection circuit for each set of channels. ).
[0028]
The correlation calculation device according to claim 2 of the present invention is:
A first signal selection circuit (22a) for selecting digital signals of two different channels from digital signals of a plurality of channels inputted in parallel while changing the combination of the channels in a predetermined order;
A first quadrature detection circuit (23a) that quadrature-detects the digital signal of one channel selected by the first signal selection circuit and outputs its real component and imaginary component;
A second quadrature detection circuit (23b) that quadrature-detects the digital signal of the other channel selected by the first signal selection circuit and outputs its real component and imaginary component;
A first digital signal that is synchronized with the first signal selection circuit and that is the same as the digital signal of the two channels selected by the first signal selection circuit is selected from the plurality of digital signals input in parallel. 2 signal selection circuit (22b);
A third quadrature detection circuit (23c) for performing quadrature detection on the digital signal of one channel selected by the second signal selection circuit and outputting the same real number component and imaginary number component as the first quadrature detection circuit When,
A fourth quadrature detection circuit (23d) for performing quadrature detection of the digital signal of the other channel selected by the second signal selection circuit and outputting the same real number component and imaginary number component as in the second quadrature detection circuit; When,
A first sum-of-products calculator (31a) that performs a product-sum operation between the real components of the digital signals of one channel selected in common by the first and second signal selection circuits for each channel;
A second product-sum operation unit (31b) that performs, for each channel, a product-sum operation between the imaginary components of the digital signals of one channel selected in common by the first and second signal selection circuits;
The real component of the digital signal of one channel selected in common by the first and second signal selection circuits and the real component of the digital signal of the other channel selected in common by the first and second signal selection circuits A third product-sum operation unit (31c) that performs the product-sum operation for each channel pair;
The imaginary component of the digital signal of one channel selected in common by the first and second signal selection circuits and the imaginary component of the digital signal of the other channel selected in common by the first and second signal selection circuits A fourth product-sum operation unit (31d) that performs the product-sum operation for each channel set;
The imaginary component of the digital signal of one channel selected in common by the first and second signal selection circuits and the real component of the digital signal of the other channel selected in common by the first and second signal selection circuits A fifth product-sum operation unit (31e) that performs the product-sum operation for each channel pair;
The real component of the digital signal of one channel selected in common by the first and second signal selection circuits and the imaginary component of the digital signal of the other channel selected in common by the first and second signal selection circuits A sixth product-sum operation unit (31f) that performs the product-sum operation for each set of channels,
Any three of the first to sixth product-sum calculators perform a product-sum operation using the real and imaginary components output from the first quadrature detection circuit and the second quadrature detection circuit, The other three are characterized in that a product-sum operation is performed using the real number component and the imaginary number component output from the third quadrature detection circuit and the fourth quadrature detection circuit.
[0029]
Further, the correlation calculation device according to claim 3 of the present invention is:
A first signal selection circuit (22) that selects digital signals of two different channels from digital signals of a plurality of channels inputted in parallel while changing the combination of the channels in a predetermined order;
A first quadrature detection circuit (23a) that quadrature-detects the digital signal of one channel selected by the first signal selection circuit and outputs its real component and imaginary component;
A second quadrature detection circuit (23b) that quadrature-detects the digital signal of the other channel selected by the first signal selection circuit and outputs its real component and imaginary component;
A second signal selection circuit (51) that receives and selectively outputs the real and imaginary components output from the first quadrature detection circuit and the real and imaginary components output from the second quadrature detection circuit. )When,
5 or less product-sum operation units (52a to 52c) that perform product-sum operation on the output of the second signal selection circuit;
The second signal selection circuit outputs the result of the following six types of product-sum operations (a) to (f) to the product-sum operation unit so that the five or less product-sum operation units can obtain the following six types of product-sum operation results. It is characterized in that the signal to be switched is switched.
(A) Product-sum operation for each channel of real components output from the first quadrature detection circuit
(B) Product-sum operation for each channel of imaginary components output from the first quadrature detection circuit
(C) Product-sum operation for each channel set for the real number component output from the first quadrature detection circuit and the real number component output from the second quadrature detection circuit
(D) Product-sum operation for each set of channels for the imaginary number component output from the first quadrature detection circuit and the imaginary number component output from the second quadrature detection circuit
(E) Product-sum operation for each channel set for the imaginary number component output from the first quadrature detection circuit and the real number component output from the second quadrature detection circuit
(F) Product-sum operation for each channel set for the real number component output from the first quadrature detection circuit and the imaginary number component output from the second quadrature detection circuit
[0030]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 shows a configuration of a correlation calculation device 20 according to the embodiment of the present invention.
[0031]
This correlation calculation device 20 is for use in the above-described array antenna reception system, and includes a reception circuit 3.₁ ~ 3_N Output signal a₁ ~ A_N As an N-channel input signal, and as shown in FIG.₁ ~ A_N A / D converter 21₁ ~ 21_N By means of the digital signal A₁ ~ A_N Convert to N A / D converters 21₁ ~ 21_N Are input signals a in synchronization with the same clock signal Ck1.₁ ~ A_N Are sampled, converted into a digital signal having a predetermined number of bits, and output in parallel.
[0032]
A / D converter 21₁ ~ 21_N Signal A output from₁ ~ A_N Is input to the signal selection circuit 22.
[0033]
The signal selection circuit 22 includes an A / D converter 21₁ ~ 21_N To digital signal A₁ ~ A_N Is output, the digital signal A₁ ~ A_N , Digital signals Ap and Aq of two different channels p and q are selected while changing the combination of the channels in a predetermined order.
[0034]
The channel set of the signal selection circuit 22 is switched by the A / D converter 21.₁ ~ 21_N Of the frequency of the clock signal Ck1 of_NC₂ This is performed in synchronization with a clock signal Ck2 having a double (or higher) frequency. However,_NC₂ Is the total number of combinations in which two different ones are selected from N.
[0035]
The order of this selection is arbitrary, but here, as shown in FIG.
Channel 1, 2 → Channel 2, 3 → Channel 3, 4 → …… → Channel N
Channel 1, 3 → Channel 2, 4 → Channel 3, 5 → ……
Thus, every other channel is selected, and every second channel, every third channel, and so on, so that channels N / 2, N (when N is an even number), or channel (N-1) / 2, N Select until N is an odd number.
[0036]
By selecting in this order, the signals of all the channels are output to both of the two outputs of the signal selection circuit 22, and the product-sum operation process described later becomes easy.
[0037]
The digital signal Ap of the channel p output from one output terminal of the signal selection circuit 22 is input to the first quadrature detection circuit 23a, and the digital signal Aq of the channel q output from the other output terminal is the second orthogonal signal. The signal is input to the detection circuit 23b.
[0038]
The first quadrature detection circuit 23a performs quadrature detection on the input signal and outputs the real and imaginary components thereof. As shown in FIG. 3, the input digital signal Ap is converted into two mixers 24. , 25 and mixed with two carrier signals Ca and Cb (actually sine wave data obtained by A / D conversion of the carrier signal) outputted from a carrier generator (not shown) and having a 90 ° phase difference. Thus, the baseband real number component Xp and imaginary number component Yp of the digital signal Ap are extracted from the outputs of the mixers 24 and 25 by the low-pass filters 26 and 27.
[0039]
Further, as shown in FIG. 3, the second quadrature detection circuit 23b is also configured in exactly the same way as the first quadrature detection circuit 23a, and the baseband real number component Xq and imaginary number component of the input digital signal Aq. Yq is extracted.
[0040]
Here, the outputs Xp and Yp of the first quadrature detection circuit 23a are the baseband components of the digital signal Ap.
Ap = Xp + jYp
The outputs Xq and Yq of the second quadrature detection circuit 23b are the baseband components of the digital signal Aq.
Aq = Xq + jYq
It can be expressed as.
[0041]
The outputs Xp and Yp of the first quadrature detection circuit 23a and the outputs Xq and Yq of the second quadrature detection circuit 23b obtain elements necessary for calculating the autocorrelation (average power) of each channel and the cross-correlation between channels. Product-sum calculators 31a to 31f.
[0042]
Of the six product-sum calculators 31a to 31f, for example, the product-sum calculators 31a and 31b use the memories 32a and 32b to perform the product-sum calculation on the elements necessary for calculating the autocorrelation of the digital signal. The product-sum calculators 31c to 31f use the memories 32c to 32f to perform the product-sum calculation of four types of elements necessary for calculating the cross-correlation between channels.
[0043]
That is, the product-sum operation unit 31a calculates the product Xp of the real number components Xp output from the first orthogonal detection circuit 23a.² To determine the address Ad corresponding to the channel p of the memory 32a.₁ (P) is added to the value stored in (initial value 0), and the address Ad is determined by the addition result.₁ By updating the stored value of (p), the product-sum operation ΣXp for the real component Xp² To do.
[0044]
Similarly, the sum-of-products calculator 31b obtains the product Yp of the imaginary number components Yp output from the first orthogonal detection circuit 23a.² To determine the address Ad corresponding to the channel p of the memory 32b.₂ (P) is added to the value stored in (initial value 0), and the address Ad is determined by the addition result.₂ By updating the stored value of (p), the product-sum operation ΣYp for the imaginary component Yp² To do.
[0045]
The product-sum operation unit 31c obtains a product XpXq of the real number component Xp output from the first quadrature detection circuit 23a and the real number component Xq output from the second quadrature detection circuit 23b, and calculates the channel p, q of the memory 32c. Address Ad corresponding to the combination_Three It adds to the value (initial value 0) stored in (p, q), and the address Ad_Three By updating the stored value of (p, q), the product-sum operation ΣXpXq between the real components of the channels p and q is performed.
[0046]
The product-sum calculator 31d obtains the product YpYq of the imaginary number component Yp output from the first quadrature detection circuit 23a and the imaginary number component Yq output from the second quadrature detection circuit 23b, and obtains the product of the channels p and q of the memory 32d. Address Ad corresponding to the combination_Four It adds to the value (initial value 0) stored in (p, q), and the address Ad_Four By updating the stored value of (p, q), a product-sum operation ΣYpYq between the imaginary components of the channels p and q is performed.
[0047]
The product-sum operation unit 31e obtains the product YpXq of the imaginary number component Yp output from the first quadrature detection circuit 23a and the real number component Xq output from the second quadrature detection circuit 23b, and calculates the channel p, q of the memory 32e. Address Ad corresponding to the combination_Five It adds to the value (initial value 0) stored in (p, q), and the address Ad_Five By updating the stored value of (p, q), a product-sum operation ΣYpXq is performed on the imaginary number component of channel p and the real number component of channel q.
[0048]
The product-sum operation unit 31f obtains the product XpYq of the real component Xp output from the first quadrature detection circuit 23a and the imaginary component Yq output from the second quadrature detection circuit 23b, and calculates the channel p, q of the memory 32f. Address Ad corresponding to the combination₆ It adds to the value (initial value 0) stored in (p, q), and the address Ad₆ By updating the stored value of (p, q), a product-sum operation ΣXpYq is performed on the real component of channel p and the imaginary component of channel q.
[0049]
Each of the product-sum calculators 31a to 31f receives the information indicating the channel selected by the signal selection circuit 22, and reads and updates the stored value of the address corresponding to the selected channel. For 32f.
[0050]
The correlation value calculation circuit 33 obtains the autocorrelation of each channel and the cross-correlation value between channels using the product-sum operation results stored in the memories 32a to 32f.
[0051]
That is, the address Ad of the memory 32a₁ Product-sum operation result ΣXp stored in (p)² And the address Ad of the memory 32b₂ Product-sum operation result ΣYp stored in (p)² And the autocorrelation (average power) of the signal of channel p is obtained.
[0052]
Further, the address Ad of the memory 32c_Three The product-sum operation result ΣXpXq stored in (p, q) and the address Ad of the memory 32d_Four The product-sum operation result ΣYpYq stored in (p, q) is added to obtain the real component of the cross-correlation between the channels p and q, and the address Ad in the memory 32e._Five From the product-sum operation result ΣYpXq stored in (p, q), the address Ad of the memory 32f₆ The product-sum operation result ΣXpYq stored in (p, q) is subtracted to obtain the imaginary component of the cross-correlation between channels p and q.
[0053]
Next, the operation of the correlation calculation device 20 configured as described above will be described.
In the following description, the number N of input channels is set to 4 for easy understanding, but the number N of channels may be an arbitrary number of 3 or more (for example, 4, 8, etc.).
[0054]
As shown in FIGS. 4A to 4D, the A / D converter 21 at a certain time t0.₁ ~ 21_Four To digital signal A₁ (1) to A_Four When (1) is output, the signal selection circuit 22 starts with the digital signals A of channels 1 and 2 as shown in (e) and (f) of FIG.₁ (1), A₂ (1) is selected and output to the first and second quadrature detection circuits 23a and 23b. At this time, the stored value of each of the memories 32a to 32f is set to 0 as an initial value.
[0055]
For this reason, from the first quadrature detection circuit 23a, as shown in FIG.₁ Real component X of baseband of (1)₁ (1), Imaginary component Y₁ (1) is output, and the second quadrature detection circuit 23b outputs a digital signal A as shown in FIG.₂ Real component X of baseband of (1)₂ (1), Imaginary component Y₂ (1) is output.
[0056]
For each output component, the product-sum operation unit 31a outputs the real component X of channel 1₁ (1) squared X₁ (1)² To calculate the address Ad corresponding to channel 1 of the memory 32a.₁ (1) is added to the stored value (initial value 0), and the result of addition is added to the address Ad.₁ Store in (1).
[0057]
Similarly, the product-sum operation unit 31b calculates the imaginary component Y of channel 1₁ (1) squared Y₁ (1)² To calculate the address Ad corresponding to channel 1 of the memory 32b.₂ (1) is added to the stored value (initial value 0), and the result of addition is added to the address Ad.₂ Store in (1).
[0058]
In addition, the product-sum calculator 31c receives the real component X of the channel 1₁ (1) and real component X of channel 2₂ Product X of (1)₁ (1) X₂ The address Ad corresponding to the channels 1 and 2 of the memory 32c for (1)_Three The stored value (1, 2) is added to the stored value (initial value 0), and the result of addition is added to the address Ad._Three (1, 2), and the product-sum calculator 31d uses the imaginary number component Y of channel 1₁ (1) and the imaginary component Y of channel 2₂ Product Y of (1)₁ (1) Y₂ The address Ad corresponding to the channels 1 and 2 of the memory 32d for (1)_Four The stored value (1, 2) is added to the stored value (initial value 0), and the result of addition is added to the address Ad._Four Store in (1, 2).
[0059]
Similarly, the product-sum operation unit 31e calculates the imaginary component Y of channel 1₁ (1) and real component X of channel 2₂ Product Y of (1)₁ (1) X₂ The address Ad corresponding to the channels 1 and 2 of the memory 32e for (1)_Five The stored value (1, 2) is added to the stored value (initial value 0), and the result of addition is added to the address Ad._Five (1, 2) and the product-sum calculator 31f₁ (1) and the imaginary component Y of channel 2₂ Product X of (1)₁ (1) Y₂ The address Ad corresponding to the channels 1 and 2 of the memory 32f for (1)₆ The stored value (1, 2) is added to the stored value (initial value 0), and the result of addition is added to the address Ad.₆ Store in (1, 2).
[0060]
Then, when a predetermined time elapses from time t0 and time t1 is reached, the signal selection circuit 22 receives the digital signals A of the channels 2 and 3.₂ (1), A_Three Select (1).
[0061]
For this reason, the first quadrature detection circuit 23a receives the digital signal A.₂ Real component X of baseband of (1)₂ (1), Imaginary component Y₂ (1) is output from the second quadrature detection circuit 23b._Three Real component X of baseband of (1)_Three (1), Imaginary component Y_Three (1) is output.
[0062]
For these output components, the product-sum operation unit 31a outputs the real component X of channel 2₂ (1) squared X₂ (1)² To calculate the address Ad corresponding to channel 2 of the memory 32a.₁ (2) is added to the stored value (initial value 0), and the addition result is stored in the address Ad₁ (2), the sum-of-products calculator 31b calculates the imaginary component Y of channel 2₂ (1) squared Y₂ (1)² To calculate the address Ad corresponding to channel 2 of the memory 32b.₂ (2) is added to the stored value (initial value 0), and the addition result is stored in the address Ad₂ Store in (2).
[0063]
The product-sum operation unit 31c also calculates the real component X of the channel 2₂ (1) and the real component X of channel 3_Three Product X of (1)₂ (1) X_Three The address Ad corresponding to the channels 2 and 3 of the memory 32c for (1)_Three The stored value of (2, 3) is added to the stored value (initial value 0), and the addition result is stored in the address Ad._Three The product-sum calculator 31d stores the imaginary component Y of channel 2₂ (1) and the imaginary component Y of channel 3_Three Product Y of (1)₂ (1) Y_Three The address Ad corresponding to the channels 2 and 3 of the memory 32d for (1)_Four (2) is added to the stored value (initial value 0), and the addition result is stored in the address Ad_Four Store in (2, 3).
[0064]
Similarly, the product-sum operation unit 31e calculates the imaginary component Y of channel 2₂ (1) and the real component X of channel 3_Three Product Y of (1)₂ (1) X_Three The address Ad corresponding to the channels 2 and 3 of the memory 32e for (1)_Five (2) is added to the stored value (initial value 0), and the addition result is stored in the address Ad_Five (2 and 3), the product-sum calculator 31f₂ (1) and the imaginary component Y of channel 3_Three Product X of (1)₂ (1) Y_Three The address Ad corresponding to the channels 2 and 3 of the memory 32f for (1)₆ (2) is added to the stored value (initial value 0), and the addition result is stored in the address Ad₆ Store in (2, 3).
[0065]
Similarly, the A / D converter 21₁ ~ 21_Four At each time t2 to t5 until the next sampling is performed, the signal selection circuit 22
Channel 3, 4 → Channel 4, 1 → Channel 1, 3 → Channel 2, 4
Switch the channels in the order of
A_Three (1), A_Four (1) → A_Four (1), A₁ (1) → A₁ (1), A_Three (1) → A₂ (1), A_Four (1)
Are output in this order.
[0066]
For this channel switching, the quadrature detection circuit 23a
X_Three (1), Y_Three (1) → X_Four (1), Y_Four (1) → X₁ (1), Y₁ (1) → X₂ (1), Y₂ (1)
The real number component and the imaginary number component are output in this order, and the quadrature detection circuit 23b
X_Four (1), Y_Four (1) → X₁ (1), Y₁ (1) → X_Three (1), Y_Three (1) → X_Four (1), Y_Four (1)
The real component and the imaginary component are output in this order, and the product-sum operation (initial value is set to 0) by the product-sum calculators 31a to 31f is performed on the outputs of the two quadrature detection circuits 23a and 23b in the same manner as described above. The calculation results are stored in the memories 32a to 32f.
[0067]
However, when the product-sum operation for the channels 1 and 4 is completed, the product-sum of the real components and the product-sum of the imaginary components of the digital signal of each channel are obtained, so the product-sum calculators 31a and 31b. Does not perform a product-sum operation when channels 1 and 3 are selected and when channels 2 and 4 are selected.
[0068]
Then, as shown in FIG. 4, the A / D converter 21 is obtained by the next sampling.₁ ~ 21_Four To t6 at digital signal A₁ (2) to A_Four When (2) is output, the signal selection circuit 22 again
Channel 1, 2 → Channel 2, 3 → Channel 3, 4 → Channel 4, 1 → Channel 1, 3 → Channel 2, 4
The digital signal is selected in the order of.
[0069]
The first quadrature detection circuit 23a for the digital signal of the selected channel
X₁ (2), Y₁ (2) → X₂ (2), Y₂ (2) → X_Three (2), Y_Three (2) → X_Four (2), Y_Four (2) → X₁ (2), Y₁ (2) → X₂ (2), Y₂ (2)
The real component and the imaginary component of each digital signal are output in the following order. Similarly, from the second quadrature detection circuit 23b,
X₂ (2), Y₂ (2) → X_Three (2), Y_Three (2) → X_Four (2), Y_Four (2) → X₁ (2), Y₁ (2) → X_Three (2), Y_Three (2) → X_Four (2), Y_Four (2)
The real component and imaginary component of each digital signal are output in this order.
[0070]
The product-sum operation by the product-sum operation units 31a to 31f is performed on the outputs of the two orthogonal detection circuits 23a and 23b in the same manner as described above, and the stored values of the memories 32a to 32f are updated with the operation results.
[0071]
Thereafter, the A / D converter 21₁ ~ 21_Four Each time the digital signal is sampled and output, the same processing as described above is performed on the digital signal, and the product of the elements necessary for calculating the autocorrelation (average power) of each channel and the cross-correlation between channels is calculated. A sum operation is performed, and the operation results are updated and stored in the memories 32a to 32f.
[0072]
Therefore, when sampling has been performed a predetermined number of times M, the product-sum calculation results shown in FIGS. 5A to 5F are stored in the memories 32a to 32f at addresses corresponding to the respective channels and combinations thereof. It will be.
[0073]
Correlation value calculation circuit 33 obtains autocorrelation values of channels and cross-correlation values between channels from the stored values of memories 32a to 32f each time sampling is performed or sampling is performed a predetermined number of times.
[0074]
The calculation result of the correlation value calculation circuit 33 is output to the control device 6 of the array antenna reception system described above. Based on the average power for each channel and the phase difference between the channels, the antenna beam is a signal to be received. Delay circuit 4 to face the direction of arrival₁ ~ 4_N (N = 4 in this case) is controlled.
[0075]
As described above, the correlation calculation device 20 of this embodiment includes N A / D converters 21 corresponding to the number N of channels of input signals.₁ ~ 21_N The digital signals Ap and Aq of two different channels p and q are selected from the N-channel digital signals output from, while changing the combination of the channels in a predetermined order, and input to the two quadrature detection circuits 23a and 23b. The product-sum operation for the detection output is performed by six sets of product-sum operation units 31a to 31f.
[0076]
Therefore, the circuit scale after the A / D converter can be very small regardless of the number N of channels of the input signal, and each circuit can be separated into individual circuit elements without using a dedicated and expensive ASIC. Can be configured on a single chip by a low-speed and high-speed general-purpose FPGA (Field Programmable Gate Array) with a small number of gates, and the device itself can be made inexpensive and compact. Can be configured.
[0077]
Further, if the number of input channels of the signal selection circuit 22 is made larger than the number of channels actually used in advance, the increase in the number of channels can be easily coped with only by adding an A / D converter. .
[0078]
In the above-described correlation calculation device 20, six sets of product-sum calculation units 31 a to 31 f are provided for the two orthogonal detection circuits 23 a and 23 b, but the A / D converter 21 is provided.₁ ~ 21_N There may be a case where the number of gates is insufficient to configure all the circuits at the later stage with a general-purpose FPGA1 chip.
[0079]
In such a case, the A / D converter 21 as in the correlation calculation device 40 shown in FIG.₁ ~ 21_N Of the subsequent circuits, the circuit excluding the correlation value calculation circuit 33 is configured by two sets of processing units 41 and 42 having the same configuration, and the two processing units 41 and 42 may be configured by general-purpose FPGA chips, respectively. Good.
[0080]
That is, one processing unit 41 is configured by the first signal selection circuit 22a, the first and second quadrature detection circuits 23a and 23b, the product-sum calculators 31a, 31c and 31d, and the memories 32a, 32c and 32d, The other processing unit 42 includes a second signal selection circuit 22b, third and fourth quadrature detection circuits 23c and 23d, product-sum calculators 31b, 31e and 31f, and memories 32b, 32e and 32f.
[0081]
Here, the two signal selection circuits 22a and 22b are connected to the A / D converter 21.₁ ~ 21_N Signal A output from₁ ~ A_N In response, the digital signals Ap and Aq of the two channels p and q are selected in the same combination in synchronization with each other, and the first quadrature detection circuit 23a and the third quadrature detection circuit 23c select the digital signal Ap of the channel p. Are output together, and the second quadrature detection circuit 23b and the fourth quadrature detection circuit 23d output the baseband components Xq and Yq for the digital signal Aq of the channel q.
[0082]
In one processing unit 41, the same product as that in the case where the three product-sum operation units 31a, 31c, and 31d are the above-described correlation operation unit 20 with respect to the outputs of the first and second quadrature detection circuits 23a and 23b. Sum operation is performed, and the product-sum operation results are stored in predetermined addresses of the memories 32a, 32c, and 32d.
[0083]
In the other processing unit 42, the three product-sum calculators 31b, 31e, and 31f are the same as the case of the correlation calculator 20 described above with respect to the outputs of the third and fourth quadrature detection circuits 23c and 23d. A product-sum operation is performed, and the result of the product-sum operation is stored at a predetermined address in the memories 32b, 32e, and 32f.
[0084]
In this way, the two processing units 41 and 42 are divided into two processing units 41 and 42 that are substantially the same and simplified, and the processing units 41 and 42 are configured by general-purpose FPGAs, respectively. In this case, there is an advantage that almost the same program can be written.
[0085]
Even in this case, the circuit scale after the A / D converter can be very small regardless of the number N of channels of the input signal, and the downstream of the A / D converter can be achieved without using a dedicated ASIC. The circuit can be configured by individual circuit elements, or can be configured by a general-purpose FPGA with a small number of gates and a high speed and low cost, and the device itself can be configured at low cost and in a small size.
[0086]
Further, if the number of input channels of the signal selection circuits 22a and 22b is made larger in advance than the number of channels actually used, the increase in the number of channels can be dealt with only by adding an A / D converter. High versatility.
[0087]
In this correlation calculation device 40, the product sum of the real components of the channel p and the real component of the channel p and the real component of the channel q are obtained from the outputs of the first and second quadrature detection circuits 23a and 23b. The product sum of the imaginary component of channel p and the imaginary component of channel q is obtained by three product-sum calculators 31a, 31c, and 31d, and the output of the third and fourth quadrature detection circuits 23c and 23d The sum of products of imaginary components, the sum of products of imaginary components of channel p and real components of channel q, and the sum of products of real components of channel p and imaginary components of channel q are calculated by three product-sum calculators 31b, 31e, 31f. However, since the outputs of the first and second quadrature detection circuits 23a and 23b are the same as the outputs of the third and fourth quadrature detection circuits 23c and 23d, 1st, 1st Quadrature detection circuit 23a of the output of 23b, third, fourth quadrature detection circuit 23c, can be obtained from either the output of 23d.
[0088]
Therefore, these six types of product sums are arbitrarily divided into two, one of them is obtained from the outputs of the first and second quadrature detection circuits 23a and 23b, and the other three types are obtained as the third and fourth. It can be obtained from the outputs of the quadrature detection circuits 23c and 23d.
[0089]
Further, like the correlation calculation device 50 shown in FIG. 7, a signal selection circuit 51 is provided between the first and second quadrature detection circuits 23a and 23b and the three product-sum calculators 52a to 52c, and a product-sum calculator The signals input to 52a to 52c may be switched by the signal selection circuit 51 so that six types of product-sum operations are performed by the three product-sum operation units 52a to 52c.
[0090]
In this case, the signal selection circuit 51 performs signal switching in synchronization with the clock signal Ck3 having a frequency twice (or more than) a frequency of the clock signal Ck2 of the signal selection circuit 22. For example, the signal selection circuit 22 When Xp and Yp are output from the first quadrature detection circuit 23a and Xq and Yq are output from the second quadrature detection circuit 23b with respect to the digital signals of the selected channels p and q, The real component Xp of p is input in parallel to the product-sum calculator 52a, the real component Xp of channel p and the real component Xq of channel q are input to the product-sum calculator 52b, and the real component Xp of channel p and the channel q The imaginary number component Yq is input to the product-sum calculator 52c, and ΣXp² Product-sum operation, ΣXpXq product-sum operation, and ΣXpYq product-sum operation.
[0091]
In the next state, the imaginary number component Yp of the channel p is input in parallel to the product-sum calculator 52a, the imaginary number component Yp of the channel p and the imaginary number component Yq of the channel q are input to the product-sum calculator 52b, and the channel p Are input to the product-sum calculator 52c, and the ΣYp² Product-sum operation, ΣYpYq product-sum operation, and ΣYpXq product-sum operation.
[0092]
The product-sum calculators 52a to 52c specify the addresses of the memories 32a to 32f based on the channel information from the signal selection circuit 22 and the information indicating which state the signal selection circuit 51 is in. The stored value of each address corresponding to the channel p selected by the signal selection circuit 22 and the combination of the channels p and q and corresponding to the signal input from the signal selection circuit 51 is read out and the product-sum operation is performed. Remember.
[0093]
As described above, in the case where the output of the quadrature detection circuits 23a and 23b is switched by the signal selection circuit 51 to be supplied to the product-sum calculators 52a to 52c, the A / D converter 21 is used.₁ ~ 21_N The circuit scale of the subsequent stage can be further reduced, and the signal selection circuit 22, the orthogonal detection circuits 23a and 23b, the signal selection circuit 51, the product-sum calculators 52a to 52c, and the memories 32a to 32f are configured by individual circuit elements. Alternatively, it can be configured with one chip by a general-purpose FPGA with a small number of gates and a low speed.
[0094]
In this correlation calculation device 50, three product-sum calculators 52a to 52c are used, and the signal selection circuit 51 switches the signal from the initial state while one set of channels is selected by the signal selection circuit 22. The number of product-sum operation units is not limited to three, but can be arbitrarily set to five or less.
[0095]
For example, six types of product-sum operations can be performed by switching the signal twice from the initial state while the signal selection circuit 22 selects two sets of channels and the channel selection unit 22 selects one channel. May be requested.
[0096]
In the correlation calculation devices 20, 40, 50, the correlation calculation for the input signal is performed in real time. However, as shown in FIG.₁ ~ 21_N Digital signals A output within a predetermined time from₁ (1) to A₁ (M), A₂ (1) to A₂ (M) ... A_N (1) to A_N (M) may be temporarily stored in the memory 60, and then these digital signals may be read in the stored order and output to the signal selection circuit 22 (or the signal selection circuits 22a and 22b).
[0097]
【The invention's effect】
As described above, the correlation calculation apparatus according to claim 1 of the present invention is configured so that two channels of digital signals which are different depending on the signal selection circuit are selected from a plurality of digital signals input in parallel, and the combination of the channels is determined. The signals are selected in order and input to the two quadrature detection circuits, and the product-sum operation on the outputs of the two quadrature detection circuits is performed for each channel and each set of channels by the six product-sum operation units. .
[0098]
Therefore, the circuit scale after the A / D converter can be very small regardless of the number N of channels of the input signal, and each circuit can be separated into individual circuit elements without using a dedicated and expensive ASIC. Or a circuit subsequent to the A / D converter can be configured on a single chip by a general-purpose FPGA with a small number of gates and a high speed, so that the device itself can be configured at low cost and in a small size.
[0099]
In addition, if the number of input channels of the signal selection circuit is made larger than the number of channels actually used in advance, the increase in the number of channels can be easily accommodated only by adding an A / D converter. high.
[0100]
According to a second aspect of the present invention, there is provided a correlation calculation device which performs quadrature detection on two channels of digital signals selected by the signal selection circuit using two quadrature detection circuits and outputs three products from the outputs of the two quadrature detection circuits. Two sets of three types of product-sum operations are provided by a sum calculator, and six types of product-sum operations are performed.
[0101]
Therefore, regardless of the number N of input signal channels, the circuit scale of each set subsequent to the A / D converter can be very small, and each circuit can be individually used without using a dedicated and expensive ASIC. The circuit itself can be easily configured by a general-purpose FPGA having a smaller number of gates and a high speed and low cost, and the apparatus itself can be configured at low cost and in a small size.
[0102]
In addition, if the number of input channels of the signal selection circuit is made larger than the number of channels actually used in advance, the increase in the number of channels can be easily accommodated only by adding an A / D converter. high.
[0103]
According to a third aspect of the present invention, there is provided a correlation calculation device which performs quadrature detection on two channels of digital signals selected by the first signal selection circuit using two quadrature detection circuits, and outputs the outputs of the two quadrature detection circuits. Six or less product-sum calculators are input via the second signal selection circuit, and six types of product-sum calculations are performed by switching signals of the second signal selection circuit.
[0104]
For this reason, the circuit scale after the A / D converter can be further reduced regardless of the number N of channels of the input signal, and each circuit can be configured with individual circuit elements without using a dedicated expensive ASIC. It can be easily configured by a general-purpose FPGA with a small number of gates and a high speed and low cost, and the device itself can be configured at a low cost and in a small size.
[0105]
Further, if the number of input channels of the first signal selection circuit is made larger than the number of channels actually used in advance, it is possible to easily cope with an increase in the number of channels only by adding an A / D converter. High versatility.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of an embodiment of the present invention.
FIG. 2 is a diagram illustrating an example of a signal switching order according to the embodiment;
FIG. 3 is a block diagram showing a configuration of a main part of the embodiment.
FIG. 4 is a timing chart for explaining the operation of the embodiment.
FIG. 5 is a view showing data stored in the memory according to the embodiment;
FIG. 6 is a block diagram showing another embodiment of the present invention.
FIG. 7 is a block diagram showing another embodiment of the present invention.
FIG. 8 is a principal block diagram showing another embodiment of the present invention.
FIG. 9 is an overall configuration diagram of an array antenna reception system.
FIG. 10 is a block diagram showing a configuration of a conventional apparatus.
[Explanation of symbols]
20, 40, 50 Correlation calculation device
21₁ ~ 21_N   A / D converter
22, 22a, 22b 51 Signal selection circuit
23a, 23b, 23c, 23d Quadrature detection circuit
31a to 31f, 52a to 52c multiply-add calculator
32a to 32f memory
33 Correlation value calculation circuit

Claims (3)

A signal selection circuit (22) for selecting digital signals of two different channels from digital signals of a plurality of channels inputted in parallel while changing the combination of the channels in a predetermined order;
A first quadrature detection circuit (23a) that quadrature-detects the digital signal of one channel selected by the signal selection circuit and outputs the real component and the imaginary component thereof;
A second quadrature detection circuit (23b) that quadrature-detects the digital signal of the other channel selected by the signal selection circuit and outputs the real and imaginary components thereof;
A first product-sum operation unit (31a) that performs a product-sum operation between real number components output from the first orthogonal detection circuit for each channel;
A second product-sum operation unit (31b) that performs a product-sum operation between the imaginary components output from the first quadrature detection circuit for each channel;
A third product-sum operation unit (31c) that performs a product-sum operation on the real number component output from the first quadrature detection circuit and the real number component output from the second quadrature detection circuit for each set of channels. )When,
A fourth product-sum calculator (31d) that performs a product-sum operation on the imaginary number component output from the first quadrature detection circuit and the imaginary number component output from the second quadrature detection circuit for each set of channels. )When,
A fifth product-sum operation unit (31e) that performs a product-sum operation on the imaginary number component output from the first quadrature detection circuit and the real number component output from the second quadrature detection circuit for each set of channels. )When,
A sixth product-sum operation unit (31f) that performs a product-sum operation on the real number component output from the first quadrature detection circuit and the imaginary number component output from the second quadrature detection circuit for each set of channels. ). A first signal selection circuit (22a) for selecting digital signals of two different channels from digital signals of a plurality of channels inputted in parallel while changing the combination of the channels in a predetermined order;
A first quadrature detection circuit (23a) that quadrature-detects the digital signal of one channel selected by the first signal selection circuit and outputs its real component and imaginary component;
A second quadrature detection circuit (23b) that quadrature-detects the digital signal of the other channel selected by the first signal selection circuit and outputs its real component and imaginary component;
A first digital signal that is synchronized with the first signal selection circuit and that is the same as the digital signal of the two channels selected by the first signal selection circuit is selected from the plurality of digital signals input in parallel. 2 signal selection circuit (22b);
A third quadrature detection circuit (23c) for performing quadrature detection on the digital signal of one channel selected by the second signal selection circuit and outputting the same real number component and imaginary number component as the first quadrature detection circuit When,
A fourth quadrature detection circuit (23d) for performing quadrature detection of the digital signal of the other channel selected by the second signal selection circuit and outputting the same real number component and imaginary number component as in the second quadrature detection circuit; When,
A first sum-of-products calculator (31a) that performs a product-sum operation between the real components of the digital signals of one channel selected in common by the first and second signal selection circuits for each channel;
A second product-sum operation unit (31b) that performs, for each channel, a product-sum operation between the imaginary components of the digital signals of one channel selected in common by the first and second signal selection circuits;
The real component of the digital signal of one channel selected in common by the first and second signal selection circuits and the real component of the digital signal of the other channel selected in common by the first and second signal selection circuits A third product-sum operation unit (31c) that performs the product-sum operation for each channel pair;
The imaginary component of the digital signal of one channel selected in common by the first and second signal selection circuits and the imaginary component of the digital signal of the other channel selected in common by the first and second signal selection circuits A fourth product-sum operation unit (31d) that performs the product-sum operation for each channel set;
The imaginary component of the digital signal of one channel selected in common by the first and second signal selection circuits and the real component of the digital signal of the other channel selected in common by the first and second signal selection circuits A fifth product-sum operation unit (31e) that performs the product-sum operation for each channel pair;
The real component of the digital signal of one channel selected in common by the first and second signal selection circuits and the imaginary component of the digital signal of the other channel selected in common by the first and second signal selection circuits A sixth product-sum operation unit (31f) that performs the product-sum operation for each set of channels,
Any three of the first to sixth product-sum calculators perform a product-sum operation using the real and imaginary components output from the first quadrature detection circuit and the second quadrature detection circuit, The other three perform a sum-of-products operation using a real number component and an imaginary number component output from the third quadrature detection circuit and the fourth quadrature detection circuit. A first signal selection circuit (22) that selects digital signals of two different channels from digital signals of a plurality of channels inputted in parallel while changing the combination of the channels in a predetermined order;
A first quadrature detection circuit (23a) that quadrature-detects the digital signal of one channel selected by the first signal selection circuit and outputs its real component and imaginary component;
A second quadrature detection circuit (23b) that quadrature-detects the digital signal of the other channel selected by the first signal selection circuit and outputs its real component and imaginary component;
A second signal selection circuit (51) that receives and selectively outputs the real and imaginary components output from the first quadrature detection circuit and the real and imaginary components output from the second quadrature detection circuit. )When,
And 5 or less product-sum operation units (52a to 52c) that perform product-sum operation on the output of the second signal selection circuit,
The second signal selection circuit outputs the result of the following six types of product-sum operations (a) to (f) to the product-sum operation unit so that the five or less product-sum operation units can obtain the following six types of product-sum operation results. A correlation calculation device characterized in that the signal to be switched is switched.
(A) Product-sum operation for each channel of real components output from the first quadrature detection circuit (b) Product-sum operation for each channel of imaginary components output from the first quadrature detection circuit (c) ) Product-sum operation for each set of channels for the real number component output from the first quadrature detection circuit and the real number component output from the second quadrature detection circuit. (D) Output from the first quadrature detection circuit. Product-sum operation for each set of channels for the imaginary number component and the imaginary number component output from the second quadrature detection circuit (e) The imaginary number component output from the first quadrature detection circuit and the second quadrature detection Product-sum operation for each channel set for the real number component output from the detection circuit (f) For the real number component output from the first quadrature detection circuit and the imaginary number component output from the second quadrature detection circuit Product per channel pair Operation

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