JP4067582B2

JP4067582B2 - Semiconductor circuit

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Publication number: JP4067582B2
Application number: JP28230694A
Authority: JP
Inventors: 和民有本; 正樹築出
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1993-11-29
Filing date: 1994-11-16
Publication date: 2008-03-26
Anticipated expiration: 2023-03-26
Also published as: JPH0817183A

Description

【０００１】
【産業上の利用分野】
本発明は、ＭＯＳ−ＦＥＴを使用した半導体回路の改良に関するものである。
【０００２】
【従来の技術】
図23は、従来の半導体回路に使用されるコンプリメンタリＭＯＳインバータを示す回路図である。ｐＭＯＳのＦＥＴＱ１のソースとバックゲート（基板）とに電源電位Ｖ_ccを印加し、ｎＭＯＳのＦＥＴＱ２のソースとバックゲートとに接地電位Ｖ_ssを印加しており、ＦＥＴＱ１及びＦＥＴＱ２の各々のゲートを接続して、その接続点を入力節点ＩＮとし、各々のドレインを接続して、その接続点を出力節点ＯＵＴとしている。
このようなコンプリメンタリＭＯＳインバータの動作を、以下に説明する。
入力節点ＩＮからＨレベル（電源電位Ｖ_cc）の論理信号が入力されるとき、ＦＥＴＱ１はオフ、ＦＥＴＱ２はオンとなり、ＦＥＴＱ２を介してＬレベル（接地電位Ｖ_ss＝０Ｖ）の論理信号が出力節点ＯＵＴから出力される。
一方、入力節点ＩＮからＬレベル（接地電位Ｖ_ss＝０Ｖ）の論理信号が入力されるとき、ＦＥＴＱ１はオン、ＦＥＴＱ２はオフとなり、ＦＥＴＱ１を介してＨレベル（電源電位Ｖ_CC）の論理信号が出力節点ＯＵＴから出力される。
【０００３】
ところで、半導体回路の微細化が進み、半導体回路内のＭＯＳ−ＦＥＴのサイズがスケールダウンされる都度、ＭＯＳ−ＦＥＴは高性能になっている。具体的には、チャネル長を短くし、ゲート酸化膜を薄くし、閾値電位の絶対値を小さくすることで、より高速のスイッチング特性を得ている。
ところが、ＭＯＳ−ＦＥＴの高速のスイッチング特性を得る為に、閾値を低くしたり、チャネル長を短くしたりする場合、ドレイン空乏層とソース空乏層とが繋がることにより、チャネルが形成されていないときでも、ソース−ドレイン間に電流が流れるパンチスルーが起こり易くなり、閾値電位近傍の閾値に達しないゲート電位のときに流れる弱反転状態でのサブスレッショルド電流が増加する問題が生じる。
【０００４】
図24は、ＭＯＳ−ＤＲＡＭに使用される従来のメモリセルの一例の構造を模式的に示した断面構造図である。ｐウエル５２上にｎＭＯＳのＦＥＴ５３とキャパシタ５０とを設け、ＦＥＴ５３のゲート５４にワード線ＷＬを、ドレイン５６にビット線ＢＬを、ソース５５にキャパシタ５０の一方の電極を、キャパシタ５０の他方の電極にセルプレート５１を各々接続している。
このような構成のメモリセル５７では、ワード線ＷＬからゲート５４へＨレベル信号が与えられてＦＥＴ５３が導通するときに、キャパシタ５０の電荷を、ソース５５、ドレイン５６、ビット線ＢＬを介して、充電／放電することにより書き込み又はリフレッシュ／読み出しを行うようになっている。
ところで、メモリセル５７では、キャパシタ５０の電荷が絶えずリ─クしており、このリークには、矢符５８に示すＦＥＴ５３のチャネル部を介するサブスレッショルドリークと、矢符５９に示すｐ−ｎ接合部での接合リークとがある。この内、周辺回路とビット線ＢＬとがスタンドバイ状態のときは、接合リークが主となり、周辺回路とビット線ＢＬとがアクティブ状態のときは、サブスレッショルドリークが主となる。
【０００５】
また、ＭＯＳ−ＤＲＡＭでは、メモリセル５７の上述のリークの損失分を補う為に記憶内容を周期的に更新するリフレッシュ（再書き込み）を行っているが、このリフレッシュには、周辺回路とビット線ＢＬとがスタンドバイ状態のときのポーズリフレッシュと、周辺回路とビット線ＢＬとがアクティブ状態のときのディスターブリフレッシュとがあり、リークが大きい程、リフレッシュの周期を短くして、頻度を上げなければならない。
そこで、接合リークを減らす為に、ＦＥＴ５３の通常負電位であるバックゲートバイアス電位（ｐウエル電位）の絶対値を小さくするときは、ＦＥＴ５３の閾値電位の絶対値が小さくなり、接合リークは減少するが、逆にサブスレッショルドリークが増加すると言う問題が生じる。
【０００６】
“MT（Ｍulti−Ｔhreshold）-CMOS:１Ｖ高速CMOSディジタル回路技術, 1994年電子情報通信学会春季大会,C-627,5-195”及び“１Ｖ High-speed Digital Circuit Technology with 0.5 μm Multi-Threshold(MT) CMOS,(Proc.IEEE ASIC Conf.,1993,pp186-189)”には、高，低２種類の閾値電圧を有するｐＭＯＳ，ｎＭＯＳのＦＥＴを用いたＣＭＯＳ回路が記載されている。ＭＴ−ＭＯＳを使用したＣＭＯＳ回路は、スタンバイ時に流れるサブスレッショルド電流の低減、及びアクティブ時の動作の高速化を図るものであり、以下のように構成される。即ち論理回路は低閾値電圧(0.3〜0.4V) のＦＥＴで構成する。そしてリークパス遮断用である高閾値電圧(0.7V)のＦＥＴを介して電源線と副電源線とを接続する。また高閾値電圧(0.7V)のＦＥＴを介して接地線と副接地線とを接続する。これら副電源線，副接地線間に論理回路を接続する。
【０００７】
図25は、論理回路がインバータ列である場合にＭＴ−ＭＯＳを使用した従来のＣＭＯＳ回路を示す回路図である。インバータＩ₅のｐＭＯＳのＦＥＴＱ51, ｎＭＯＳのＦＥＴＱ52のゲートの接続点を入力節点ＩＮとしており、ｐＭＯＳのＦＥＴＱ51，ｎＭＯＳのＦＥＴＱ52のドレインの接続点は、インバータＩ₆のｐＭＯＳのＦＥＴＱ53及びｎＭＯＳのＦＥＴＱ54のゲートの接続点と接続されている。同様にｐＭＯＳのＦＥＴＱ53及びｎＭＯＳのＦＥＴＱ54のドレインの接続点は、インバータＩ₇のｐＭＯＳのＦＥＴＱ55及びｎＭＯＳのＦＥＴＱ56のゲートの接続点と接続されており、ｐＭＯＳのＦＥＴＱ55及びｎＭＯＳのＦＥＴＱ56のドレインの接続点は、インバータＩ₈のｐＭＯＳのＦＥＴＱ57及びｎＭＯＳのＦＥＴＱ58のゲートの接続点と接続されている。ｐＭＯＳのＦＥＴＱ57及びｎＭＯＳのＦＥＴＱ58のドレインの接続点は出力節点ＯＵＴとなしてある。
【０００８】
ｐＭＯＳのＦＥＴＱ51, Ｑ53, Ｑ55, Ｑ57のソースは副電源線Ｖ_cc1に接続されており、ｎＭＯＳのＦＥＴＱ52, Ｑ54, Ｑ56, Ｑ58のソースは副接地線Ｖ_ss1に接続されている。副電源線Ｖ_cc1は、反転クロック信号バーφがゲートに与えられるｐＭＯＳのＦＥＴＱ59を介して電源線Ｖ_cc（電源電位：Ｖ_cc）と接続されている。副接地線Ｖ_ss1は、クロック信号φがゲートに与えられるｎＭＯＳのＦＥＴＱ60を介して接地線Ｖ_ss（接地電位：Ｖ_ss）と接続されている。ＦＥＴＱ59, 60の閾値電圧は、インバータＩ₅，Ｉ₆，Ｉ₇，Ｉ₈を構成するＦＥＴＱ51, Ｑ52, Ｑ53, Ｑ54, Ｑ55, Ｑ56, Ｑ57, Ｑ58の閾値電圧より高い。
【０００９】
ＭＴ−ＭＯＳのＦＥＴを使用したインバータ列では、アクティブ時にはＦＥＴＱ59, 60をオンさせる。これによりｐＭＯＳのＦＥＴＱ51, Ｑ53, Ｑ55, Ｑ57のソースには副電源線Ｖ_cc1を介して電源電位Ｖ_ccが与えられ、ｎＭＯＳのＦＥＴＱ52, Ｑ54, Ｑ56, Ｑ58のソースには副接地線Ｖ_ss1を介して接地電位Ｖ_ssが与えられる。
【００１０】
またスタンバイ時にはＦＥＴＱ59, 60をオフさせる。これにより副電源線Ｖ_cc ₁には電源電位Ｖ_ccが与えられなくなり、副接地線Ｖ_ss1には接地電位Ｖ_ssが与えられなくなる。従って電源, 接地間の電流パスが切断され、サブスレッショルド電流も低減される。
【００１１】
インバータＩ₅，Ｉ₆，Ｉ₇，Ｉ₈を構成するＦＥＴＱ51, Ｑ52, Ｑ53, Ｑ54, Ｑ55, Ｑ56, Ｑ57, Ｑ58の閾値電圧が小さいため、アクティブ時における高速動作が可能である。しかしながら、スタンバイ時にインバータ列でサブスレッショルド電流が流れるととにより、副電源線Ｖ_cc1の電位が降下したり、副接地線Ｖ_ss1の電位が上昇したりすることがある。そうするとスタンバイ状態からアクティブ状態への移行時に、このような副電源線Ｖ_cc1の電位，副接地線Ｖ_ss1の電位のへたりによってスイッチングに大きな遅延が生じたり、最悪の場合は論理が変わる可能性がある。このような現象はアクティブ時の期間が長い場合に顕著である。
【００１２】
図26は、従来のワードドライバを示す回路図である。ワードドライバＷＤは、昇圧電源に接続された電源線Ｖ_pp，接地間にｐＭＯＳのＦＥＴＱ61, ｎＭＯＳのＦＥＴＱ62が直列に接続されており、ｐＭＯＳのＦＥＴＱ61, ｎＭＯＳのＦＥＴＱ62のゲートにデコーダ信号Ｘが入力され、ｐＭＯＳのＦＥＴＱ61, ｎＭＯＳのＦＥＴＱ62のドレインの接続点にワード線ＷＬが接続されている。このような構成のワードドライバＷＤが縦方向にｎ個，横方向にｍ列並設されている（ＷＤ₁₁〜ＷＤ_mn）。
そして選択されたワードドライバＷＤ（例えばワードドライバＷＤ₁₁）にデコーダ信号Ｘ₁₁が入力されることにより、ワード線ＷＬがアクティブ状態になる。
【００１３】
このような構成ではスタンバイ状態にあるワードドライバＷＤにおいてサブスレッショルド電流が流れ、低消費電力化を実現する上で問題である。
そこで特開平５−210976号公報には、ワードドライバＷＤのｐＭＯＳのＦＥＴＱ61への電源電位供給をスイッチングするスイッチング手段（ＦＥＴ）を備えて、サブスレッショルド電流が流れないようにしたワードドライバが開示されている。
【００１４】
さらに“Subthreshold-Current Reduction Circuits for Multi-Gigabit DRAM's,Symposium on VLSI Circuit Dig. of Tech. Papers,pp.45-46”には、ワードドライバＷＤのｐＭＯＳのＦＥＴＱ61の電源電位供給を列単位でスイッチングするスイッチング手段（ＦＥＴ）を前記スイッチング手段とワードドライバとの間に備えた階層構成のワードドライバが記載されている。図27はこのワードドライバを示す回路図である。電源線Ｖ_ppは、ｐＭＯＳのＦＥＴＱ70を介して、各ワードドライバ列Ｂ1,Ｂ2,…Ｂm に夫々接続されたｐＭＯＳのＦＥＴＱ71, Ｑ72, …Ｑ7mに接続されている。ＦＥＴＱ71, Ｑ72, 〜Ｑ7mのゲートには、対応するワードドライバ列Ｂ1,Ｂ2,…Ｂm が、選択されるべきワードドライバＷＤを含む場合にのみＬレベルとなる列選択信号Ｋ1,Ｋ2,…Ｋm が与えられる。
【００１５】
これによりｐＭＯＳのＦＥＴＱ61のソース電位がやや低下しているスタンバイ状態からアクティブ状態への移行時に、全てのワードドライバＷＤのｐＭＯＳのＦＥＴＱ61のソース電位を上げる必要がなく、選択されたワードドライバが含まれるワードドライバ列のソース電位を上げればよいので、このときの消費電流を低減することができる。
【００１６】
図27に示すワードドライバでは、スタンバイ状態からアクティブ状態への移行時に、ｐＭＯＳＦＥＴＱ61のソース電位をやや低下している電位から電源電位まで上げる必要があるので、選択されたワード線の立ち上がりが遅延するという問題がある。
【００１７】
【発明が解決しようとする課題】
本発明は、以上のような事情に鑑みてなされたものであり、第１〜４発明では、ＭＯＳ−ＦＥＴのバックゲートバイアス電位を切り換える手段を設けることにより、高速のスイッチング特性と小サブスレッショルド電流特性とが両立可能なＭＯＳ−ＦＥＴで構成される半導体回路を提供することを目的とする。
【００２４】
第５、６〜８発明では、インバータ列を構成するＭＯＳ−ＦＥＴのバックゲートバイアス電位を切り換える手段を設けることにより、高速のスイッチング特性と小サブスレッショルド電流特性とが両立可能な半導体回路を提供することを目的とする。
【００２５】
【課題を解決するための手段】
本発明の第１発明に係る半導体回路は、ＭＯＳ−ＦＥＴを有する半導体回路において、第１の電位又は第２の電位がバックゲートバイアス電位として与えられるべきＭＯＳ−ＦＥＴと、第１の電位又は第２の電位をバックゲートバイアス電位として前記ＭＯＳ−ＦＥＴへ選択的に与えるスイッチング手段とを備え、該スイッチング手段は、第１の電位又は第２の電位へ変換するための信号を出力するレベルシフト回路と、該レベルシフト回路からの出力信号に従って、前記ＭＯＳ−ＦＥＴが作動する場合に第１の電位を、該ＭＯＳ−ＦＥＴが作動しない場合に前記第１の電位より絶対値が大きい第２の電位をバックゲートバイアス電位として前記ＭＯＳ−ＦＥＴへ選択的に与えるスイッチ回路とを備え、該スイッチ回路は、第１のＭＯＳ−ＦＥＴ及び第２のＭＯＳ−ＦＥＴをさらに備え、前記第１のＭＯＳ−ＦＥＴのソースに前記第１の電位を与え、前記第２のＭＯＳ−ＦＥＴのソースに前記第２の電位を与えるようにしてあり、前記第１のＭＯＳ−ＦＥＴ及び第２のＭＯＳ−ＦＥＴのドレイン同士は、前記ＭＯＳ−ＦＥＴのバックゲートに接続してあることを特徴とする。
【００２６】
第２発明に係る半導体回路は、ＭＯＳ−ＦＥＴを有する半導体回路において、第１の電位又は第２の電位がバックゲートバイアス電位として与えられるべきＭＯＳ−ＦＥＴと、該ＭＯＳ−ＦＥＴの動作態様に従って、第１の電位又は第２の電位をバックゲートバイアス電位として前記ＭＯＳ−ＦＥＴへ選択的に与えるスイッチング手段とを備え、該スイッチング手段は、第１の電位又は第２の電位へ変換するための信号を出力するレベルシフト回路と、該レベルシフト回路からの出力信号に従って、前記ＭＯＳ−ＦＥＴが作動する場合に第１の電位を、該ＭＯＳ−ＦＥＴが作動しない場合に前記第１の電位より絶対値が大きい第２の電位をバックゲートバイアス電位として前記ＭＯＳ−ＦＥＴへ選択的に与えるスイッチ回路とを備え、該スイッチ回路は、第１のＭＯＳ−ＦＥＴ及び第２のＭＯＳ−ＦＥＴをさらに備え、前記第１のＭＯＳ−ＦＥＴのソースに前記第１の電位を与え、前記第２のＭＯＳ−ＦＥＴのソースに前記第２の電位を与えるようにしてあり、前記第１のＭＯＳ−ＦＥＴ及び第２のＭＯＳ−ＦＥＴのドレイン同士は、前記ＭＯＳ−ＦＥＴのバックゲートに接続してあることを特徴とする。
【００２７】
第３発明に係る半導体回路は、ＭＯＳ−ＦＥＴを有する半導体回路において、第１の電位又は第２の電位がバックゲートバイアス電位として与えられるべきＭＯＳ−ＦＥＴと、該ＭＯＳ−ＦＥＴを活性化するコントロールクロック信号を発生するクロック信号発生手段と、該コントロールクロック信号に従って、第１の電位又は第２の電位をバックゲートバイアス電位として前記ＭＯＳ−ＦＥＴへ選択的に与えるスイッチング手段とを備え、該スイッチング手段は、第１の電位又は第２の電位へ変換するための信号を出力するレベルシフト回路と、該レベルシフト回路からの出力信号に従って、前記ＭＯＳ−ＦＥＴが作動する場合に第１の電位を、該ＭＯＳ−ＦＥＴが作動しない場合に前記第１の電位より絶対値が大きい第２の電位をバックゲートバイアス電位として前記ＭＯＳ−ＦＥＴへ選択的に与えるスイッチ回路とを備え、該スイッチ回路は、第１のＭＯＳ−ＦＥＴ及び第２のＭＯＳ−ＦＥＴをさらに備え、前記第１のＭＯＳ−ＦＥＴのソースに前記第１の電位を与え、前記第２のＭＯＳ−ＦＥＴのソースに前記第２の電位を与えるようにしてあり、前記第１のＭＯＳ−ＦＥＴ及び第２のＭＯＳ−ＦＥＴのドレイン同士は、前記ＭＯＳ−ＦＥＴのバックゲートに接続してあることを特徴とする。
【００２８】
第４発明に係る半導体回路は、第１乃至第３発明において、前記スイッチ回路の第１のＭＯＳ−ＦＥＴは、一導電型ＭＯＳ−ＦＥＴであり、該スイッチ回路の第２のＭＯＳ−ＦＥＴは、他導電型ＭＯＳ−ＦＥＴであることを特徴とする。
【００２９】
第５発明に係る半導体回路は、第４発明において、一導電型ＭＯＳ−ＦＥＴ及び他導電型ＭＯＳ−ＦＥＴにて構成されたインバータが直列に接続されたインバータ列をさらに備え、前記インバータを構成し、スタンバイ時にオフするＭＯＳ−ＦＥＴのバックゲートが前記スイッチング手段に接続されていることを特徴とする。
【００４３】
第６発明に係る半導体回路は、第５発明において、前記インバータ列は、スイッチング素子を介して電源に接続された副電源線とスイッチング素子を介して接地された副接地線との間に配されていることを特徴とする。
【００４４】
第７発明に係る半導体回路は、第６発明において、前記スイッチング素子は、前記インバータ列を構成するＭＯＳ−ＦＥＴより閾値電圧が大きいＭＯＳ−ＦＥＴであり、アクティブ時にオンすることを特徴とする。
【００４５】
第８発明に係る半導体回路は、第５発明において、前記インバータ列を構成するＭＯＳ−ＦＥＴのうち、バックゲートが前記スイッチング手段に接続されたＭＯＳ−ＦＥＴのアクティブ時の閾値電圧は、スタンバイ時の閾値電圧より小さいことを特徴とする。
【００５３】
【作用】
本発明の第１発明に係る半導体回路では、スイッチング手段が、ＭＯＳ−ＦＥＴのバックゲートバイアス電位を第１の電位又は第２の電位に切り換えて、ＭＯＳ−ＦＥＴの閾値電位の絶対値を切り換えるので、スイッチング特性及びサブスレッショルド電流特性が切り換え可能となる。
【００５４】
第２発明に係る半導体回路では、ＭＯＳ−ＦＥＴの動作態様に従って、スイッチング手段が、ＭＯＳ−ＦＥＴのバックゲートバイアス電位を第１の電位又は第２の電位に切り換えて、ＭＯＳ−ＦＥＴが作動するときは、閾値電位の絶対値を小さくし、ＭＯＳ−ＦＥＴが作動しないときは、閾値電位の絶対値を大きくする。
【００５５】
第３発明に係る半導体回路では、クロック信号発生手段が発生するコントロールクロック信号に従って、ＭＯＳ−ＦＥＴのバックゲートバイアス電位を第１の電位又は第２の電位に切り換えて、ＭＯＳ−ＦＥＴが作動するときは、閾値電位の絶対値を小さくし、ＭＯＳ−ＦＥＴが作動しないときは、閾値電位の絶対値を大きくする。
【００５６】
第１〜３発明に係る半導体回路では、レベルシフト回路が、論理レベルの電位に基づいて半導体回路を構成するＭＯＳ−ＦＥＴのバックゲートバイアス電位へ変換し、このレベルシフト回路からの出力に従って、スイッチ回路が、半導体回路を構成するＭＯＳ−ＦＥＴのバックゲートバイアス電位を、第１の電位又は第２の電位に切り換えるので、スイッチング手段は、ＭＯＳ−ＦＥＴのバックゲートバイアス電位を第１の電位又は第２の電位へ変換することができる。
【００５７】
第４発明に係る半導体回路では、スイッチ回路を一導電型ＭＯＳ−ＦＥＴと他導電型ＭＯＳ−ＦＥＴとで構成することができる。
【００７５】
第５発明に係る半導体回路は、ＭＯＳ−ＦＥＴがインバータ列を構成する場合に、全てのＭＯＳ−ＦＥＴのバックゲートバイアス電位を切り換える構成よりも、切り換えに要する電力が半分でよい。
【００７６】
第６、７発明に係る半導体回路は、インバータ列は、スイッチング素子（例えば閾値電圧が高いＭＯＳ−ＦＥＴ）を介して電源に接続され、スイッチング素子（例えば閾値電圧が高いＭＯＳ−ＦＥＴ）を介して接地されているので、スタンバイ時にスイッチング素子をオフしておけば、電源，接地間の電流パスを遮断することができる。
【００７７】
第８発明に係る半導体回路は、インバータ列を構成するＭＯＳ−ＦＥＴのうち、アクティブ時にオンするＭＯＳ−ＦＥＴの閾値電圧を、アクティブ時にオフするＭＯＳ−ＦＥＴの閾値電圧より小さくなしてあるので、スタンバイ状態からアクティブ状態へ移行するときにこれらＭＯＳ−ＦＥＴにおける電流の増加が速く行える。これにより動作速度が向上する。
【００８０】
【実施例】
以下に、本発明をその実施例を示す図面に基づき説明する。
実施例１．
図１は、第１〜４発明に係る半導体回路を構成する論理回路の一例を示すコンプリメンタリＭＯＳインバータの回路図である。ＦＥＴＱ１のソースに電源電位Ｖ_ccを印加し、ＦＥＴＱ２のソースに接地電位Ｖ_ssを印加しており、ＦＥＴＱ１とＦＥＴＱ２の各々のゲートを接続して、その接続点を入力節点ＩＮとし、各々のドレインを接続して、その接続点を出力節点ＯＵＴとしている。また、ＦＥＴＱ２のバックゲートは、接地電位Ｖ_ss（＝０Ｖ）と接地電位Ｖ_ssより低い電位Ｖ_bb（＜０Ｖ）とを切り換えるスイッチ回路１０へ接続され、ＦＥＴＱ１のバックゲートは、電源電位Ｖ_ccと電源電位Ｖ_ccより高い電位Ｖ_ppとを切り換えるスイッチ回路１１に接続されている。
【００８１】
ここで、ＦＥＴＱ１及びＦＥＴＱ２は、電源電位Ｖ_ccより高い電位Ｖ_pp及び接地電位Ｖ_ssより低い電位Ｖ_bbが各々のバックゲートへ印加されるときに、例えば従来と同程度のサブスレッショルド電流となるようにする。そうすると、電源電位Ｖ_cc及び接地電位Ｖ_ssが各々のバックゲートへ印加されるとき、閾値電位の絶対値が従来より小さくなるので、サブスレッショルド電流は増加するが、スイッチング速度は従来より高速にすることができる。そこで、コンプリメンタリＭＯＳインバータ１が作動するときに、このように閾値電位の絶対値が小さくなるようにしておくと、コンプリメンタリＭＯＳインバータ１が作動する時間の割合に応じて、サブスレッショルド電流は増加するが、作動する時間の割合が大きくなければ、僅かな電流増加を伴うだけで、スイッチング速度を従来より高速にすることができる。
【００８２】
図２は、図１に示した接地電位Ｖ_ssと電位Ｖ_bbとを切り換えるスイッチ回路１０の一例を示す回路図である。ｐＭＯＳのＦＥＴＱ３，Ｑ４、ｎＭＯＳのＦＥＴＱ５，Ｑ６及びインバータ１２とでレベルシフト回路１０ａが構成されており、ＦＥＴＱ３及びＦＥＴＱ５のドレイン同士、ＦＥＴＱ４及びＦＥＴＱ６のドレイン同士、ＦＥＴＱ５，Ｑ６の各々のドレインとゲートとが接続されている。レベルシフト回路１０ａの入力節点は、ＦＥＴＱ３のゲートに設けられ、インバータ１２を介してＦＥＴＱ４のゲートに接続されており、クロック信号発生器１４から入力信号バーφを受けるようになっている。ＦＥＴＱ３，Ｑ４のソース及びバックゲートには電源電位Ｖ_ccが印加され、ＦＥＴＱ５，Ｑ６のソース及びバックゲートには、電圧供給手段１３から供給される接地電位Ｖ_ssより低い電位Ｖ_bbが印加されている。
レベルシフト回路１０ａの出力節点は、ＦＥＴＱ４及びＦＥＴＱ６のドレイン同士の接続点に設けられ、この出力節点は切り換えスイッチ１０ｂの入力節点と接続されている。
【００８３】
切り換えスイッチ１０ｂは、ｎＭＯＳのＦＥＴＱ７とｐＭＯＳのＦＥＴＱ８とで構成され、ＦＥＴＱ７及びＦＥＴＱ８のゲート同士を接続して切り換えスイッチ１０ｂの入力節点とし、ドレイン同士を接続して出力節点としている。ＦＥＴＱ７のソース及びバックゲートには、電圧供給手段１３から供給される接地電位Ｖ_ssより低い電位Ｖ_bbが印加され、ＦＥＴＱ８のソースには接地電位Ｖ_ssが印加されている。
【００８４】
図３は、図１に示した電源電位Ｖ_ccと電位Ｖ_ppとを切り換えるスイッチ回路１１の一例を示す回路図である。ｐＭＯＳのＦＥＴＱ９，Ｑ１０、ｎＭＯＳのＦＥＴＱ１１，Ｑ１２及びインバータ１４とでレベルシフト回路１１ａが構成されており、ＦＥＴＱ９及びＦＥＴＱ１１のドレイン同士、ＦＥＴＱ１０及びＦＥＴＱ１２のドレイン同士、ＦＥＴＱ１１，Ｑ１２の各々のドレイン及びゲートが接続されている。レベルシフト回路１１ａの入力節点は、ＦＥＴＱ９のゲートに設けられ、インバータ１２を介してＦＥＴＱ１０のゲートに接続されており、クロック信号発生器１４から入力信号バーφを受けるようになっている。ＦＥＴＱ９，Ｑ１０のソース及びバックゲートには、電圧供給手段１５から供給される電源電位Ｖ_ccより高い電位Ｖ_ppが印加され、ＦＥＴＱ１１，Ｑ１２のソースには、接地電位Ｖ_ssが印加されている。
レベルシフト回路１１ａの出力節点は、ＦＥＴＱ９及びＦＥＴＱ１１のドレイン同士の接続点に設けられ、この出力節点は切り換えスイッチ１１ｂの入力節点と接続されている。
【００８５】
切り換えスイッチ１１ｂは、ｐＭＯＳのＦＥＴＱ１３とｎＭＯＳのＦＥＴＱ１４とで構成され、ＦＥＴＱ１３及びＦＥＴＱ１４のゲート同士を接続して切り換えスイッチ１１ｂの入力節点とし、ドレイン同士を接続して出力節点としている。ＦＥＴＱ１３のソース及びバックゲートには、電圧供給手段１５から供給される電源電位Ｖ_ccより高い電位Ｖ_ppが印加され、ＦＥＴＱ１４のソースには電源電位Ｖ_ccが印加されている。
【００８６】
図４は、図１に示したコンプリメンタリＭＯＳインバータ１のウエル構造を示す断面構造図である。ｐ基板２１内の上部に電源ライン用のｎウエル１９とＦＥＴＱ１用のｎウエル２０とが形成され、さらにｎウエル１９内の上部にＦＥＴＱ２用のｐウエル１８が形成されて、トリプルウエル構造になっている。また、ｎウエル２０内の上部には、バックゲート、ソース、ドレインの各電極の為の不純物拡散層１１ｄ，２５，２３が、ｐウエル１８内の上部には、バックゲート、ソース、ドレインの各電極の為の不純物拡散層１０ｄ，２４，２２が各々形成され、ｎウエル２０及びｐウエル１８の上部には、絶縁層（図示せず）を挟んで、各々のゲート１７，１６が形成されている。スイッチ回路１０，１１は、電位が固定された図示されないウエルに形成される。
【００８７】
以下に、このようなコンプリメンタリＭＯＳインバータ１の動作を説明する。コンプリメンタリＭＯＳインバータ１が作動しないときには、クロック信号発生器１４からコントロールクロック信号バーφのＨレベル信号がスイッチ回路１０，１１へ入力されており、スイッチ回路１０からは接地電位Ｖ_ssより低い電位Ｖ_bb（＜０）が、スイッチ回路１１からは電源電位Ｖ_ccより高い電位Ｖ_ppが出力され、各々ＦＥＴＱ２、ＦＥＴＱ１のバックゲートへ印加される。このとき、ＦＥＴＱ２、ＦＥＴＱ１は、各々のバックゲートへ接地電位Ｖ_ss、電源電位Ｖ_ccが印加されているときよりも、絶対値の大きな閾値電位になっており、サブスレッショルド電流は小さくなっている。
【００８８】
コンプリメンタリＭＯＳインバータ１が作動するときには、クロック信号発生器１４からコントロールクロック信号バーφのＬレベル信号がスイッチ回路１０，１１へ入力されており、スイッチ回路１０からは接地電位Ｖ_ssが、スイッチ回路１１からは電源電位Ｖ_ccが出力され、各々ＦＥＴＱ２、ＦＥＴＱ１のバックゲートへ印加される。このとき、ＦＥＴＱ２及びＦＥＴＱ１は、各々のバックゲートへ接地電位Ｖ_ssより低い電位Ｖ_bb及び電源電位Ｖ_ccより高い電位Ｖ_ppが印加されているときよりも、絶対値の小さな閾値電位になっており、サブスレッショルド電流は増加するが、スイッチング速度はより高速になる。
【００８９】
入力節点ＩＮからＨレベル（電源電位Ｖ_cc）の論理信号が入力されるとき、ＦＥＴＱ１はオフ、ＦＥＴＱ２はオンとなり、ＦＥＴＱ２を介してＬレベル（接地電位Ｖ_ss＝０Ｖ）の論理信号が出力節点ＯＵＴから出力される。
一方、入力節点ＩＮからＬレベル（接地電位Ｖ_ss＝０Ｖ）の論理信号が入力されるとき、ＦＥＴＱ１はオン、ＦＥＴＱ２はオフとなり、ＦＥＴＱ１を介してＨレベル（電源電位Ｖ_cc）の論理信号が出力節点ＯＵＴから出力される。
【００９０】
以下に、図２に示したスイッチ回路１０の動作を説明する。
上述のように、コンプリメンタリＭＯＳインバータ１が作動しないときには、クロック信号発生器１４からコントロールクロック信号バーφのＨレベル信号が入力されており、このとき、ＦＥＴＱ４がオン、ＦＥＴＱ５がオンになり、ＦＥＴＱ４を介して、電源電位Ｖ_ccがレベルシフト回路１０ａから出力される。このとき、ＦＥＴＱ３及びＦＥＴＱ６はオフになり、ＦＥＴＱ５及びＦＥＴＱ４においてショートすることはない。
電源電位Ｖ_ccがレベルシフト回路１０ａから入力されるとき、切り換えスイッチ１０ｂでは、ＦＥＴＱ７がオン、ＦＥＴＱ８がオフとなって、ＦＥＴＱ７を介して、接地電位Ｖ_ssより低い電位Ｖ_bbが出力される。
【００９１】
一方、上述のように、コンプリメンタリＭＯＳインバータ１が作動するときには、クロック信号発生器１４からコントロールクロック信号バーφのＬレベル信号が入力されており、このとき、ＦＥＴＱ３がオン、ＦＥＴＱ６がオンになり、このＦＥＴＱ６を介して、接地電位Ｖ_ssより低い電位Ｖ_bbがレベルシフト回路１０ａから出力される。このとき、ＦＥＴＱ４及びＦＥＴＱ５はオフになり、ＦＥＴＱ６及びＦＥＴＱ３においてショートすることはない。
電位Ｖ_bbがレベルシフト回路１０ａから入力されるとき、切り換えスイッチ１０ｂでは、ＦＥＴＱ８がオン、ＦＥＴＱ７がオフとなってＦＥＴＱ８を介して、出力節点が接地電位Ｖ_ssとなる。
【００９２】
以下に、図３に示したスイッチ回路１１の動作を説明する。
上述のように、コンプリメンタリＭＯＳインバータ１が作動しないときには、クロック信号発生器１４からコントロールクロック信号バーφのＨレベル信号が入力されており、このとき、ＦＥＴＱ１０がオン、ＦＥＴＱ１１がオンになり、ＦＥＴＱ１１を介して、レベルシフト回路１１ａの出力節点は接地電位Ｖ_ssになる。このとき、ＦＥＴＱ９及びＦＥＴＱ１２はオフになり、ＦＥＴＱ１１及びＦＥＴＱ１０においてショートすることはない。
接地電位Ｖ_ssがレベルシフト回路１１ａから入力されるとき、切り換えスイッチ１１ｂでは、ＦＥＴＱ１３がオン、ＦＥＴＱ１４がオフとなって、ＦＥＴＱ１３を介して、電源電位Ｖ_ccより高い電位Ｖ_ppが出力される。
【００９３】
一方、上述のように、コンプリメンタリＭＯＳインバータ１が作動するときには、クロック信号発生器１４からコントロールクロック信号バーφのＬレベル信号が入力されており、このとき、ＦＥＴＱ９がオン、ＦＥＴＱ１２がオンになり、ＦＥＴＱ９を介して、電源電位Ｖ_ccより高い電位Ｖ_ppがレベルシフト回路１１ａから出力される。このとき、ＦＥＴＱ１０とＦＥＴＱ１１はオフになり、ＦＥＴＱ１２とＦＥＴＱ９でショートすることはない。
電位Ｖ_ppがレベルシフト回路１１ａから入力されるとき、切り換えスイッチ１１ｂでは、ＦＥＴＱ１３がオフ、ＦＥＴＱ１４がオンとなってＦＥＴＱ１４を介して、電源電位Ｖ_ccが出力される。
【００９４】
なお、上述の説明においては、ｐＭＯＳ−ＦＥＴ、ｎＭＯＳ−ＦＥＴ共にバックゲートバイアスの切り換え可能な構成の例を示したが、ｐＭＯＳ−ＦＥＴのみ、又はｎＭＯＳ−ＦＥＴのみバックゲートバイアスの切り換え可能な構成にすることもできる。その場合、ｐＭＯＳ−ＦＥＴのみバックゲートバイアスの切り換え可能な構成は、ｐ基板のツインウエル構造で、ｎＭＯＳ−ＦＥＴのみ切り換え可能な構成は、ｎ基板のツインウエル構造で各々実現でき、図４に示したようなトリプルウエル構造にしなくてもよい。
また、電圧供給手段１３，１５は、当該半導体回路の内部に備えられた回路である必要は無く、当該半導体回路の外部から与えられる電位を当該半導体回路内部へ中継する端子であってもよい。
【００９５】
実施例２．
図５、図６は、第５，６発明に係るＭＯＳ−ＤＲＡＭの一例の構成を示すブロック図である。外部行アドレス信号は、入力端子ｅｘ．Ａ₀〜ｅｘ．Ａ_nから入力バッファ２６へ入力され、ラッチ回路２７にラッチされた後、バッファゲート列３９を介して行デコーダ２９へ送られる。行デコーダ２９ではワード線ＷＬ₀〜ＷＬ_mを選択し、選択されたワード線ＷＬ₀〜ＷＬ_mはワードドライバ３０により駆動されて、メモリセルアレイ３３内の当該ワード線上のメモリセル５７をアクセスする。
アクセスされたメモリセル５７の内容はビット線ＢＬ₀〜ＢＬ_kに転送され、センスアンプＳＡ₀〜ＳＡ_kにおいて増幅されると同時に、元のメモリセル５７へ再書き込みされる。
【００９６】
一方、図示されない入力端子、入力バッファ、ラッチ回路、バッファゲート列を経て入力された外部列アドレス信号は、列デコーダ３１へ送られ、列デコーダ３１ではセンスアンプＳＡ₀〜ＳＡ_kを選択し、この選択されたセンスアンプＳＡ₀〜ＳＡ_kの上述において増幅された出力が、Ｉ／Ｏゲート４０、Ｉ／Ｏバス４１を経て、プリアンプ３４にて増幅され、出力バッファ３５から出力される。
【００９７】
また、ＭＯＳ−ＤＲＡＭ４２の行系の動作回路である入力バッファ２６、ラッチ回路２７、Ｎ段のバッファゲート３９、行デコーダ２９、ワードドライバ３０の論理回路が作動するとき、当該論理回路を構成するｐＭＯＳ−ＦＥＴのバックゲートバイアス電位は、後述されるコントロールクロック信号バーφ₁を受けたスイッチ回路４３Ｒにより、電圧供給手段４４Ｒからの電位Ｖ_ppから電源電位Ｖ_ccへ切り換えられる。同様に、当該論理回路を構成するｎＭＯＳ−ＦＥＴのバックゲートバイアス電位は、コントロールクロック信号バーφ₁を受けたスイッチ回路４５Ｒにより、電圧供給手段４６Ｒからの電位Ｖ_bbから接地電位Ｖ_ssへ切り換えられる。
【００９８】
一方、ＭＯＳ−ＤＲＡＭ４２の列系の動作回路であるＩ／Ｏゲート４０、プリアンプ３４、列デコーダ３１、Ｍ段のバッファゲート（図示せず）、出力バッファ３５の論理回路が作動するとき、当該論理回路を構成するｐＭＯＳ−ＦＥＴのバックゲートバイアス電位は、後述されるコントロールクロック信号バーφ₂を受けたスイッチ回路４３Ｃにより、電圧供給手段４４Ｃからの電位Ｖ_ppから電源電位Ｖ_ccへ切り換えられる。同様に、当該論理回路を構成するｎＭＯＳ−ＦＥＴのバックゲートバイアス電位は、コントロールクロック信号バーφ₂を受けたスイッチ回路４５Ｃにより、電圧供給手段４６Ｃからの電位Ｖ_bbから電源電位Ｖ_ssへ切り換えられる。
なお、スイッチ回路４３Ｒ，４３Ｃは図３に示されたスイッチ回路１１と同様のものであり、スイッチ回路４５Ｒ，４５Ｃは図２に示されたスイッチ回路１０と同様のものである。
【００９９】
上述の一連の動作は、クロック信号発生器４９が、イネーブル信号の反転信号バーＷＥ、外部ＲＡＳ（Row Address Strobe）信号（外部行選択信号）の反転信号バーｅｘ．ＲＡＳ等を受けて出力するコントロールクロック信号バーφ₁，バーφ₂、ワードドライバ３０の活性化信号φ_W、センスアンプＳＡ₀〜ＳＡ_kの活性化信号φ_S等により制御される。
【０１００】
図７は、このようなＭＯＳ−ＤＲＡＭ４２の内部各部における外部ＲＡＳ信号の伝達時間の内訳を示したタイミングチャートである。図において、Ｔ0 は入力バッファ２６におけるＴＴＬ回路の電位からＭＯＳ回路の電位への変換時間、Ｔ1 はラッチ回路２７における外部行アドレスラッチ時間、Ｔd1は行デコーダ２９及びワードドライバ３０からなるブロック２８における行デコーダセットアップ時間、ＴS ，Ｔb はセンスアンプＳＡ₀〜ＳＡ_k及びプリアンプ３４からなるブロック３２におけるメモリセル選択時間及びセンス時間、Ｔd2はプリアンプ３４から出力バッファ３５迄の遅延時間である。
【０１０１】
ここで、ＭＯＳ−ＤＲＡＭ４２の行系の動作回路である入力バッファ２６、ラッチ回路２７、Ｎ段のバッファゲート３９、行デコーダ２９、ワードドライバ３０の論理回路を構成するＭＯＳ−ＦＥＴのバックゲートバイアス電位を切り換える為のコントロールクロック信号をバーφ₁、列系の動作回路であるプリアンプ３４、出力バッファ３５の論理回路を構成するＭＯＳ−ＦＥＴのバックゲートバイアス電位を切り換える為のコントロールクロック信号をバーφ₂とする。この場合、例えば、クロック信号発生器４９において、コントロールクロック信号バーφ₁は、外部ＲＡＳ信号の反転信号バーｅｘ．ＲＡＳの立ち下がりと、ワードドライバ３０の活性化信号φ_Wの立ち上がりとで作成し、コントロールクロック信号バーφ₂は、センスアンプＳＡ₀〜ＳＡ_kの活性化信号φ_Sの立ち上がりと、外部ＲＡＳ信号の反転信号バーｅｘ．ＲＡＳの立ち上がりとで作成する。
【０１０２】
図８（ａ）〜（ｃ）は、ＭＯＳ−ＤＲＡＭ４２において、上述のように作成されたコントロールクロック信号バーφ₁，バーφ₂及び外部ＲＡＳ信号の反転信号バーｅｘ．ＲＡＳの関係を示したタイミングチャートである。ＭＯＳ−ＤＲＡＭ４２の行系の動作回路である入力バッファ２６、ラッチ回路２７、Ｎ段のバッファゲート３９、行デコーダ２９、ワードドライバ３０において消費される時間Ｔ0 ，Ｔ1 ，Ｔd1、つまり、入力バッファ２６、ラッチ回路２７、Ｎ段のバッファゲート３９、行デコーダ２９、ワードドライバ３０が作動する時間Ｔ0 ，Ｔ1 ，Ｔd1の間（図８（ａ））は、コントロールクロック信号バーφ₁のＬレベル信号がスイッチ回路４３Ｒとスイッチ回路４５Ｒとへ入力される（図８（ｂ））。一方、ＭＯＳ−ＤＲＡＭ４２の列系の動作回路であるプリアンプ３４、出力バッファ３５において消費される時間Ｔｂ，Ｔd2、つまり、プリアンプ３４、出力バッファ３５の動作時間Ｔｂ，Ｔd2の間（図８（ａ））は、コントロールクロック信号バーφ₂のＬレベル信号がスイッチ回路４３Ｃとスイッチ回路４５Ｃとへ入力される（図８（ｃ））。
【０１０３】
従って、ＭＯＳ−ＤＲＡＭ４２の行系の動作回路である入力バッファ２６、ラッチ回路２７、Ｎ段のバッファゲート３９、行デコーダ２９、ワードドライバ３０が作動するときには、スイッチ回路４３Ｒ及びスイッチ回路４５Ｒからは電源電位Ｖ_cc及び接地電位Ｖ_ssが出力され、各々上述の動作回路の各ｐＭＯＳ−ＦＥＴと各ｎＭＯＳ−ＦＥＴのバックゲートへ印加される。このとき、各ｐＭＯＳ−ＦＥＴ及び各ｎＭＯＳ−ＦＥＴは、各々のバックゲートへ電源電位Ｖ_ccより高い電位Ｖ_pp及び接地電位Ｖ_ssより低い電位Ｖ_bbが印加されているときよりも、絶対値の小さな閾値電位になっており、サブスレッショルド電流は増加するが、スイッチング速度はより高速になる。
【０１０４】
一方、入力バッファ２６、ラッチ回路２７、Ｎ段のバッファゲート３９、行デコーダ２９、ワードドライバ３０が作動しないときには、スイッチ回路４３Ｒ及びスイッチ回路４５Ｒからは電源電位Ｖ_ccより高い電位Ｖ_pp及び接地電位Ｖ_ssより低い電位Ｖ_bbが出力され、各々上述の動作回路の各ｐＭＯＳ−ＦＥＴ及び各ｎＭＯＳ−ＦＥＴのバックゲートへ印加される。このとき、各ｐＭＯＳ−ＦＥＴ及び各ｎＭＯＳ−ＦＥＴは、各々のバックゲートへ電源電位Ｖ_cc及び接地電位Ｖ_ssが印加されているときよりも、絶対値の大きな閾値電位になっており、サブスレッショルド電流は小さくなっている。
【０１０５】
同様に、ＭＯＳ−ＤＲＡＭ４２の列系の動作回路であるプリアンプ３４、出力バッファ３５が作動するときには、スイッチ回路４３Ｃ及びスイッチ回路４５Ｃからは電源電位Ｖ_cc及び接地電位Ｖ_ssが出力され、各々上述の動作回路の各ｐＭＯＳ−ＦＥＴ及び各ｎＭＯＳ−ＦＥＴのバックゲートへ印加される。このとき、各ｐＭＯＳ−ＦＥＴ及び各ｎＭＯＳ−ＦＥＴは、各々のバックゲートへ電源電位Ｖ_ccより高い電位Ｖ_pp及び接地電位Ｖ_ssより低い電位Ｖ_bbが印加されているときよりも、絶対値の小さな閾値電位になっており、サブスレッショルド電流は増加するが、スイッチング速度はより高速になる。
【０１０６】
一方、出力バッファ３５が作動しないときには、スイッチ回路４３Ｃとスイッチ回路４５Ｃからは電源電位Ｖ_ccより高い電位Ｖ_pp及び接地電位Ｖ_ssより低い電位Ｖ_bbが出力され、各々上述の動作回路の各ｐＭＯＳ−ＦＥＴ及び各ｎＭＯＳ−ＦＥＴのバックゲートへ印加される。このとき、各ｐＭＯＳ−ＦＥＴ及び各ｎＭＯＳ−ＦＥＴは、各々のバックゲートへ電源電位Ｖ_cc及び接地電位Ｖ_ssが印加されているときよりも、絶対値の大きな閾値電位になっており、サブスレッショルド電流は小さくなっている。
【０１０７】
実施例３．
図９は、第７，８発明に係るＭＯＳ−ＤＲＡＭを構成するメモリセルの１実施例の構成を示すブロック図である。ｎＭＯＳのＦＥＴ３７とキャパシタ５０とはＦＥＴ３７のソースとキャパシタ５０の一方の電極とで接続され、ＦＥＴ３７のゲートにワード線ＷＬが、ドレインにビット線ＢＬが、キャパシタ５０の他方の電極にセルプレート５１が各々接続されている。ＦＥＴ３７のバックゲートには、電圧供給手段４８ｂからのバックゲートバイアス電位Ｖ_bb2又は電圧供給手段４８ａからの電位Ｖ_bb1（Ｖ_bb1＜Ｖ_bb2とする。）に切り換えるスイッチ回路３６が接続されている。
【０１０８】
図１０は、スイッチ回路３６の構成例を示す回路図であり、図２に示したスイッチ回路１０の回路図と略同様である。図２における電圧供給手段１３、接地電位Ｖ_SS、クロック信号発生器１４、コントロールクロック信号バーφ、レベルシフト回路１０ａ、切り換えスイッチ１０ｂが、各々図１０における電圧供給手段４８ａ、電圧供給手段４８ｂの出力電位Ｖ_bb2、クロック信号発生器４９、外部ＲＡＳ（Row Address Strobe）信号（外部行選択信号）のｅｘ．ＲＡＳ、レベルシフト回路３６ａ、切り換えスイッチ３６ｂに相当し、図１０には電圧供給手段４８ｂが追加されている。
スイッチ回路３６においては、外部ＲＡＳ信号のｅｘ．ＲＡＳのＨレベル信号がクロック信号発生器４９から入力されたとき、電位Ｖ_bb1が出力され、外部ＲＡＳ信号のｅｘ．ＲＡＳのＬレベル信号が入力されたとき、電位Ｖ_bb2が出力される。その他の動作については、図２に示したスイッチ回路１０と同様なので説明を省略する。
【０１０９】
このような構成のメモリセル３８を使用するＭＯＳ−ＤＲＡＭの１実施例の構成は、図５、図６に示した第５，６発明に係る半導体回路のＭＯＳ−ＤＲＡＭの構成を示すブロック図と略同様である。第７，８発明においては、上述の第５，６発明の実施例の構成に加えて、スイッチ回路３６、電圧供給手段４８ａ、電圧供給手段４８ｂが付加された構成になっている。
このような構成のＭＯＳ−ＤＲＡＭ４２では、外部行アドレス信号及び外部ＲＡＳ信号（外部行選択信号）の反転信号バーｅｘ．ＲＡＳのＬレベル信号が入力バッファ２６へ入力された後、行デコーダ２９でワード線ＷＬ₀〜ＷＬ_mが選択される。選択されたワード線ＷＬ₀〜ＷＬ_mがワードドライバ３０によりＨレベル信号を与えられ、ワード線ＷＬ₀〜ＷＬ_m上のＦＥＴ３７が導通するときに、キャパシタ５０の電荷がビット線ＢＬを介して充電／放電されることにより書き込み又はリフレッシュ／読み出しが行われる。
【０１１０】
一方、外部ＲＡＳ信号の反転信号バーｅｘ．ＲＡＳのＬレベル信号がクロック信号発生器４９へ入力されるとき、クロック信号発生器４９は、外部ＲＡＳ信号ｅｘ．ＲＡＳのＨレベル信号をスイッチ回路３６へ出力する。スイッチ回路３６は、この外部ＲＡＳ信号ｅｘ．ＲＡＳのＨレベル信号が入力されたとき、出力を電位Ｖ_bb2（Ｖ_bb2＜０）からそれより低い電位Ｖ_bb1に切り換え、メモリセルアレイ３３の全メモリセル３８を構成するＦＥＴ３７のバックゲートバイアス電位を電位Ｖ_bb2（Ｖ_bb2＜０）からそれより低い電位Ｖ_bb1に切り換える。
このとき、全メモリセル３８を構成するＦＥＴ３７の閾値電位の絶対値は、電位Ｖ_bb2がバックゲートに印加されているときより大きくなり、サブスレッショルドリークが減少する。
従って、ＤＲＡＭ４２が活性状態にあり、周辺回路とビット線ＢＬとがアクティブ状態のときに、そのときの主たるリークであるサブスレッショルドリークを減少させることができるので、ディスターブリフレッシュの周期を長くして、頻度を下げることができる。
【０１１１】
ＤＲＡＭ４２へ外部ＲＡＳ信号（外部行選択信号）の反転信号バーｅｘ．ＲＡＳのＨレベル信号が入力バッファ２６へ入力されるとき、ＤＲＡＭ４２は不活性となる。
一方、外部ＲＡＳ信号の反転信号バーｅｘ．ＲＡＳのＨレベル信号がクロック信号発生器４９へ入力されるとき、クロック信号発生器４９は、外部ＲＡＳ信号ｅｘ．ＲＡＳのＬレベル信号をスイッチ回路３６へ出力する。スイッチ回路３６は、この外部ＲＡＳ信号ｅｘ．ＲＡＳのＬレベル信号が入力されたとき、出力を電位Ｖ_bb1から電位Ｖ_bb2へ切り換え、メモリセルアレイ３３の全メモリセル３８を構成するＦＥＴ３７のバックゲートバイアス電位を電位Ｖ_bb1から電位Ｖ_bb2へ切り換える。
【０１１２】
このとき、全メモリセル３８を構成するＦＥＴ３７の閾値電位の絶対値は、電位Ｖ_bb2より低い電位Ｖ_bb1がバックゲートに印加されているときより小さくなり、接合リークが減少する。
従って、ＤＲＡＭ４２が不活性状態にあり、周辺回路とビット線ＢＬとがスタンドバイ状態のときに、そのときの主たるリークである接合リークを減少させることができるので、ポーズリフレッシュの周期を長くして、頻度を下げることができる。
【０１１３】
なお、メモリセル内でリフレッシュできるセルフリフレッシュ形メモリセルを使用したＤＲＡＭの場合も、セルフリフレッシュ時はポーズリフレッシュと同様の状態であるので、上述と同様に行うことにより、セルフリフレッシュの周期を長くすることができる。
また、上述の第５〜８発明に係るＭＯＳ−ＤＲＡＭにおける電圧供給手段は、当該ＭＯＳ−ＤＲＡＭの内部に備えられた回路である必要は無く、当該ＭＯＳ−ＤＲＡＭの外部から与えられる電位を当該ＭＯＳ−ＤＲＡＭ内部へ中継する端子であってもよい。
【０１１４】
実施例４．
図11は、本発明に係る半導体回路を構成する論理回路の他の実施例を示す断面構造図であり、図４に相当するものである。図12はこの平面図である。本実施例ではＳｉ基板上にＳＯＩ構造のｎＭＯＳ，ｐＭＯＳ−ＦＥＴが並設された場合を示す。Ｓｉ基板61上にＳｉＯ₂層62が形成されている。ｐＭＯＳ−ＦＥＴＱ21のソース・ドレイン領域にはｐ⁺層63, 64が形成されており、この間にはｎ^-チャネル層65が形成されている。ｐＭＯＳ−ＦＥＴＱ21，ｎＭＯＳ−ＦＥＴＱ22間はＳｉＯ₂層71が形成されており、ＬＯＣＯＳ法にて素子分離されている。ｎＭＯＳ−ＦＥＴＱ22のソース・ドレイン領域にはｎ⁺層66, 67が形成されており、この間にはｐ^-チャネル層68が形成されている。ｐＭＯＳ−ＦＥＴＱ21のソースへは電源電位Ｖ_ccが印加され、ｎＭＯＳ−ＦＥＴＱ22のソースへは接地電位Ｖ_ssが印加されるようになっている。
【０１１５】
図12に示す如くゲート電極69によってソース・ドレインから分離されたｎ^-チャネル層65は、図１，図３に示すものと同様のスイッチ回路11に接続されており、スイッチ回路11からボディバイアス電位Ｖbody-nが印加される。スイッチ回路11は、ボディバイアス電位Ｖbody-nを電源電位Ｖ_cc又は昇圧電位Ｖ_ppに切り替えることができる。またゲート電極70によってソース・ドレインから分離されたｐ^-チャネル層68は、図１，図２に示すものと同様のスイッチ回路10に接続されており、スイッチ回路10からボディバイアス電位Ｖbody-pが印加される。スイッチ回路10は、ボディバイアス電位Ｖbody-pを接地電位Ｖ_ss又は負電位Ｖ_bbに切り替えることができる。
【０１１６】
さらにｎ^-チャネル層65上に形成されたｐＭＯＳ−ＦＥＴＱ21のゲート電極69及びｐ^-チャネル層68上に形成されたｎＭＯＳ−ＦＥＴＱ22のゲート電極70へは入力信号が与えられるようになっている。そしてｐＭＯＳ−ＦＥＴＱ21のドレイン及びｎＭＯＳ−ＦＥＴＱ22のドレインから出力信号が出力されるようになっている。
【０１１７】
以上の如き構成の論理回路の動作について説明する。
この論理回路が作動しないときは、クロック信号発生器１４から反転コントロールクロック信号バーφのＨレベル信号がスイッチ回路１０，１１へ入力されており、スイッチ回路１０からは接地電位Ｖ_ssより低い電位Ｖ_bb（＜０）が、スイッチ回路１１からは電源電位Ｖ_ccより高い電位Ｖ_ppが出力され、各々ｎＭＯＳ−ＦＥＴＱ22、ｐＭＯＳ−ＦＥＴＱ21のボディバイアス電位Ｖbody-p, ボディバイアス電位Ｖbody-nとされている。このとき、ｎＭＯＳ−ＦＥＴＱ22、ｐＭＯＳ−ＦＥＴＱ21は、各々のチャネル層へ接地電位Ｖ_ss、電源電位Ｖ_ccが印加されているときよりも、絶対値の大きな閾値電位になっており、サブスレッショルド電流は小さくなっている。
【０１１８】
逆に論理回路が作動するときには、クロック信号発生器１４から反転コントロールクロック信号バーφのＬレベル信号がスイッチ回路１０，１１へ入力されており、スイッチ回路１０からは接地電位Ｖ_ssが、スイッチ回路１１からは電源電位Ｖ_ccが出力され、各々ｎＭＯＳ−ＦＥＴＱ22、ｐＭＯＳ−ＦＥＴＱ21のボディバイアス電位Ｖbody-p, ボディバイアス電位Ｖbody-nとされている。このとき、ｎＭＯＳ−ＦＥＴＱ22及びｐＭＯＳ−ＦＥＴＱ21は、各々のチャネル層へ接地電位Ｖ_ssより低い電位Ｖ_bb及び電源電位Ｖ_ccより高い電位Ｖ_ppが印加されているときよりも、絶対値の小さな閾値電位になっており、サブスレッショルド電流は増加するが、スイッチング速度はより高速になる。
【０１１９】
入力節点ＩＮからＨレベル（電源電位Ｖ_cc）の論理信号が入力されるとき、ｐＭＯＳ−ＦＥＴＱ21はオフ、ｎＭＯＳ−ＦＥＴＱ22はオンとなり、ｎＭＯＳ−ＦＥＴＱ22を介してＬレベル（接地電位Ｖ_ss＝０Ｖ）の論理信号が出力節点ＯＵＴから出力される。
一方、入力節点ＩＮからＬレベル（接地電位Ｖ_ss＝０Ｖ）の論理信号が入力されるとき、ｐＭＯＳ−ＦＥＴＱ21はオン、ｎＭＯＳ−ＦＥＴＱ22はオフとなり、ｐＭＯＳ−ＦＥＴＱ21を介してＨレベル（電源電位Ｖ_cc）の論理信号が出力節点ＯＵＴから出力される。
【０１２０】
以上のように本実施例においては、高速のスイッチング特性と小サブスレッショルド電流特性とが両立可能である。
また図４に示す素子構成では、容量が比較的大きいバルク構造のウエルのバイアス電圧を変更するため、スイッチング時間が比較的長く、それに伴う充放電電流が比較的大きい。しかしながら図11に示す素子構成では、ｎ^-チャネル層65及びｐ^-チャネル層68の容量は上述のウエルの容量より小さいのでスイッチング時間を短縮することができ、それに伴う充放電電流も比較的小さくすることができる。さらにボディ電圧の固定によりＳＯＩトランジスタのキンクが無くなり、耐圧性が向上する。
【０１２１】
実施例５．
図13は、本発明に係る半導体回路を構成する論理回路のさらに他の実施例を示す断面構造図である。本実施例では、ｐＭＯＳ−ＦＥＴＱ21，ｎＭＯＳ−ＦＥＴＱ22間の素子分離をＬＯＣＯＳ法にかえてフィールドシールド（ＦＳ）法にて行ってある。即ちｐＭＯＳ−ＦＥＴＱ21のｐ⁺層63, 64の両外側は、ポリシリコンからなるＦＳ層74, 74を形成して０Ｖを印加することにより、チャネルをＯＦＦしてｎ^-層72, 73が形成されている。またｎＭＯＳ−ＦＥＴＱ22のｎ⁺層66, 67の両外側は、ＦＳ層74, 74を形成して負バイアスを印加することにより、チャネルをＯＦＦしてｐ^-層75, 76が形成されている。ｎ^-層73, ｐ^-層75間にはｐ⁺層77が形成されている。
【０１２２】
ｎ^-チャネル層65及びｎ^-層72, 73へはスイッチ回路11からボディバイアス電位Ｖbody-nが印加されるようになっている。またｐ⁺層77, ｐ^-チャネル層68及びｐ^-層75, 76へはスイッチ回路10からボディバイアス電位Ｖbody-pが印加されるようになっている。ｐＭＯＳ−ＦＥＴＱ21のＦＳ層74, 74には電源電位Ｖ_ccが印加され、ｎＭＯＳ−ＦＥＴＱ22のＦＳ層74, 74には接地電位Ｖ_ssが印加されるようになっている。その他の構成は図11に示すものと同様であり、同符号を付して説明を省略する。
【０１２３】
本実施例においても上述の実施例と同様の効果が得られる。また本実施例では図12に示す如きボディバイアス電位用のレイアウトを必要とせず、ＦＳ層74の下のｎ^-層72, 73又はｐ^-層75, 76にて電位固定を行うことができる。
なおｎ^-層73, ｐ^-層75間にｎ⁺層を形成し、このｎ⁺層にボディバイアス電位Ｖbody-nが印加される構成としてもよい。
【０１２４】
実施例６．
図14は、本発明に係る半導体回路を構成する論理回路のさらに他の実施例を示す断面構造図である。本実施例では、ＦＳ法及びＬＯＣＯＳ法にて素子分離を行ってある。即ち図13に示すｐ⁺層77にかえてＳｉＯ₂層71を形成してある。そしてｎ^-チャネル層65及びｎ^-層72, 73へはスイッチ回路11からボディバイアス電位Ｖbody-nが印加されるようになっている。またｐ^-チャネル層68及びｐ^-層75, 76へはスイッチ回路10からボディバイアス電位Ｖbody-pが印加されるようになっている。その他の構成は図13に示すものと同様であり、同符号を付して説明を省略する。
本発明は、このようにＦＳ法及びＬＯＣＯＳ法にて素子分離を行ってある場合にも適用することができ、前述の実施例と同様の効果が得られる。
【０１２５】
実施例７．
図15は、本発明に係る半導体回路を構成する論理回路のさらに他の実施例を示す断面構造図である。本実施例では、ｐＭＯＳ−ＦＥＴＱ21にかえてｎＭＯＳ−ＦＥＴＱ22と同じ構成のｎＭＯＳ−ＦＥＴＱ23を形成し、ｎＭＯＳ−ＦＥＴが併置された場合を示している。ｎＭＯＳ−ＦＥＴＱ22, Ｑ23間にはｎ⁺層78が形成してある。ｎＭＯＳ−ＦＥＴＱ22, Ｑ23のＦＳ層74, 74, 74, 74とｎＭＯＳ−ＦＥＴＱ22のｐ^-層75, 76及びｐ^-チャネル層68とには接地電位Ｖ_ssが印加され、ｎ⁺層78には電源電位Ｖ_ccが印加されるようになっている。ｎＭＯＳ−ＦＥＴＱ23のｐ^-層75, 76及びｐ^-チャネル層68にはスイッチ回路10が接続されている。その他の構成は図13に示すものと同様であり、同符号を付して説明を省略する。本発明は、このようなｎＭＯＳ−ＦＥＴが併置された場合にも適用することができ、前述の実施例と同様の効果が得られる。
【０１２６】
また、上述の各実施例においては、電源電位Ｖ_cc＜電位Ｖ_pp、電位Ｖ_bb＜接地電位Ｖ_ss、電位Ｖ_bb1＜電位Ｖ_bb2として記述したが、各々相対的のものであり、電源電位Ｖ_cc＞電位Ｖ_pp、電位Ｖ_bb＞接地電位Ｖ_ss、電位Ｖ_bb1＞電位Ｖ_bb2としても、各々同様のことを記述することができる。
【０１２７】
実施例８．
図16は、本発明（第２３発明）に係る半導体回路の実施例８を示す回路図である。図16では、ウエルを形成したバルク構造のＦＥＴにより構成した３つのインバータＩ₁₁，Ｉ₁₂，Ｉ₁₃が直列に接続されている場合を示している。インバータＩ₁₁は、電源線Ｖ_cc（電源電位：Ｖ_cc），接地線Ｖ_ss（接地電位：Ｖ_ss）間にｐＭＯＳのＦＥＴＱ81と、ｎＭＯＳのＦＥＴＱ82とが直列に接続されている。同様にインバータＩ₁₂（Ｉ₁₃）は、電源線Ｖ_cc，接地線Ｖ_ss間にｐＭＯＳのＦＥＴＱ83（Ｑ85）と、ｎＭＯＳのＦＥＴＱ84（Ｑ86）とが直列に接続されている。
【０１２８】
そしてｐＭＯＳのＦＥＴＱ81及びｎＭＯＳのＦＥＴＱ82のゲートが接続されており、この接続点を入力節点ＩＮとしている。またｐＭＯＳのＦＥＴＱ81，ｎＭＯＳのＦＥＴＱ82のドレインが接続され、その接続点は、インバータＩ₁₂のｐＭＯＳのＦＥＴＱ83及びｎＭＯＳのＦＥＴＱ84のゲートの接続点と接続されている。同様にｐＭＯＳのＦＥＴＱ83及びｎＭＯＳのＦＥＴＱ84のドレインの接続点は、インバータＩ₁₃のｐＭＯＳのＦＥＴＱ85及びｎＭＯＳのＦＥＴＱ86のゲートの接続点と接続されており、ｐＭＯＳのＦＥＴＱ85及びｎＭＯＳのＦＥＴＱ86のドレインの接続点は出力節点ＯＵＴとなしてある。
【０１２９】
ｐＭＯＳのＦＥＴＱ81，Ｑ85のバックゲートは、電源電位Ｖ_ccと電位Ｖ_ppとを切り換えるスイッチ回路11と接続されており、ＦＥＴＱ83のバックゲートはソースと同じ電源線Ｖ_ccに接続されている。ｎＭＯＳのＦＥＴＱ82，Ｑ86のバックゲートはソースと同じ接地線Ｖ_ssに接続されており、ＦＥＴＱ84のバックゲートは、接地電位Ｖ_ssと電位Ｖ_bbとを切り換えるスイッチ回路10と接続されている。
【０１３０】
本実施例では、スタンバイ時、入力節点ＩＮへはＨレベルであるクロック信号が入力される。ｐＭＯＳのＦＥＴＱ81，Ｑ85のバックゲートへはスイッチ回路11から電位Ｖ_ppが印加され、ＦＥＴＱ83のバックゲートへは電源電位Ｖ_ccが印加される。またｎＭＯＳのＦＥＴＱ82，Ｑ86のバックゲートへは接地電位Ｖ_ssが印加され、ＦＥＴＱ84のバックゲートへはスイッチ回路10から電位Ｖ_bbが印加される。
【０１３１】
一方アクティブ時には、入力節点ＩＮへはＬレベルであるクロック信号が入力される。ＦＥＴＱ81，Ｑ85のバックゲートへはスイッチ回路11から電源電位Ｖ_ccが印加され、ＦＥＴＱ83のバックゲートへはソース電位と同じ電源電位Ｖ_ccが印加される。またＦＥＴＱ82，Ｑ86のバックゲートへはソース電位と同じ接地電位Ｖ_ssが印加され、ＦＥＴＱ84のバックゲートへはスイッチ回路10から接地電位Ｖ_ssが印加される。
【０１３２】
このようにバックゲートへ印加する電位を制御することにより、スタンバイ時はオフしているｐＭＯＳのＦＥＴＱ81，Ｑ85の閾値電圧が、アクティブ時の閾値電圧よりも大きくなり、またスタンバイ時はオフしているｎＭＯＳのＦＥＴＱ84の閾値電圧が、アクティブ時の閾値電圧よりも大きくなる。従ってスタンバイ時にオフしているＦＥＴにおいて流れるサブスレッショルド電流を低減することができる。低電圧回路に対しても閾値スケーリングを行ってインバータ列における高速動作を実現することができる。
【０１３３】
実施例９．
図17は、本発明（第２３発明）に係る半導体回路の実施例９を示す回路図である。図17では、ＳＯＩ構造のＦＥＴにより構成した４つのインバータＩ₁，Ｉ₂，Ｉ₃，Ｉ₄が直列に接続されている場合を示している。インバータＩ₁は、電源線Ｖ_cc（電源電位：Ｖ_cc），接地線Ｖ_ss（接地電位：Ｖ_ss）間にｐＭＯＳのＦＥＴＱ31と、ｎＭＯＳのＦＥＴＱ32とが直列に接続されている。同様にインバータＩ₂（Ｉ₃，Ｉ₄）は、電源線Ｖ_cc，接地線Ｖ_ss間にｐＭＯＳのＦＥＴＱ33（Ｑ35，Ｑ37）と、ｎＭＯＳのＦＥＴＱ34（Ｑ36，Ｑ38）とが直列に接続されている。
【０１３４】
そしてｐＭＯＳのＦＥＴＱ31及びｎＭＯＳのＦＥＴＱ32のゲートが接続されており、この接続点を入力節点ＩＮとしている。またｐＭＯＳのＦＥＴＱ31，ｎＭＯＳのＦＥＴＱ32のドレインが接続され、その接続点は、インバータＩ₂のｐＭＯＳのＦＥＴＱ33及びｎＭＯＳのＦＥＴＱ34のゲートの接続点と接続されている。同様にｐＭＯＳのＦＥＴＱ33及びｎＭＯＳのＦＥＴＱ34のドレインの接続点は、インバータＩ₃のｐＭＯＳのＦＥＴＱ35及びｎＭＯＳのＦＥＴＱ36のゲートの接続点と接続されており、ｐＭＯＳのＦＥＴＱ35及びｎＭＯＳのＦＥＴＱ36のドレインの接続点は、インバータＩ₄のｐＭＯＳのＦＥＴＱ37及びｎＭＯＳのＦＥＴＱ38のゲートの接続点と接続されている。ｐＭＯＳのＦＥＴＱ37及びｎＭＯＳのＦＥＴＱ38のドレインの接続点は出力節点ＯＵＴとなしてある。
【０１３５】
ｐＭＯＳのＦＥＴＱ31，Ｑ35のボディ（チャネル層，ＦＳ層下のチャネルオフ層を含む）はソースと同じ電源線Ｖ_ccに接続されており、ｎＭＯＳのＦＥＴＱ34，Ｑ38のボディはソースと同じ接地線Ｖ_ssに接続されている。またｐＭＯＳのＦＥＴＱ33，Ｑ37のボディは、電位Ｖ_pp1又は電位Ｖ_pp2（Ｖ_pp1＞Ｖ_pp2）を選択的に与えるスイッチ回路81と接続されており、ｎＭＯＳのＦＥＴＱ32，Ｑ36のボディは、電位Ｖ_bb1又は電位Ｖ_bb2（Ｖ_bb1＜Ｖ_bb2）を選択的に与えるスイッチ回路82と接続されている。
【０１３６】
スイッチ回路81へは、電圧供給手段83によって電位Ｖ_pp1が与えられ、電圧供給手段84によって電位Ｖ_pp2が与えられ、さらにクロック信号発生回路85から反転クロック信号バーφが与えられるようになっている。またスイッチ回路82へは、電圧供給手段86によって電位Ｖ_bb1が与えられ、電圧供給手段87によって電位Ｖ_bb2が与えられ、さらにクロック信号発生回路85から反転クロック信号バーφが与えられるようになっている。以上、スイッチ回路81, 82, 電圧供給手段83,84,86,87 及びクロック信号発生回路85を含む回路を基板（ボディ）バイアス切換回路88とする。
【０１３７】
スイッチ回路82は、図10に示す外部ＲＡＳ信号ｅｘ．ＲＡＳをクロック信号発生回路85にて発生されるクロック信号（φまたはバーφ）としたものと同様である。そして切り換えスイッチ（３６ｂ）の出力側をｎＭＯＳのＦＥＴＱ34，Ｑ38のボディと接続しておく。なお電位Ｖ_bb1又は電位Ｖ_bb2のいずれかを接地電位Ｖ_ssとすることができ、電位Ｖ_bb2を接地電位Ｖ_ssとすれば図２に示す構成と同様になる。このときＶ_bb1＜Ｖ_bb2でなければならない。
【０１３８】
またスイッチ回路81は、図３に示す電圧供給手段15を電圧供給手段83にかえて電位Ｖ_ppを電位Ｖ_pp1とし、電源電位Ｖ_ccを電圧供給手段84から得られる電位Ｖ_pp2すればよい。なおなお電位Ｖ_pp1又は電位Ｖ_pp2のいずれかを電源電位Ｖ_ccとすることができ、電位Ｖ_pp2を電源電位Ｖ_ccとすれば図３に示す構成と同様になる。このときＶ_pp1＞Ｖ_pp2でなければならない。
【０１３９】
以上の如く構成された半導体回路の動作について説明する。
スタンバイ時に入力節点ＩＮより入力される入力信号はＬレベルであり、スタンバイ時にオンしているＦＥＴＱ31, Ｑ34, Ｑ35, Ｑ38のボディバイアス電位はソース電位と同じである。またスタンバイ時にオフしているｎＭＯＳのＦＥＴＱ32, Ｑ36のボディバイアス電位は電位Ｖ_bb1であり、ｐＭＯＳのＦＥＴＱ33, Ｑ37のボディバイアス電位は電位Ｖ_pp1である。
【０１４０】
アクティブ時には入力節点ＩＮより入力される入力信号はＨレベルとなり、ＦＥＴＱ32, Ｑ33, Ｑ36, Ｑ37がオンする。このときｎＭＯＳのＦＥＴＱ32, Ｑ36のボディには基板（ボディ）バイアス切換回路88にて電位Ｖ_bb2が印加され、ｐＭＯＳのＦＥＴＱ33, Ｑ37のボディには基板（ボディ）バイアス切換回路88にて電位Ｖ_pp2が印加される。またオフしているＦＥＴＱ31, Ｑ34, Ｑ35, Ｑ38のボディバイアス電位はソース電位と同じである。
【０１４１】
実施例１と同様に、スタンバイ時にはｎＭＯＳのＦＥＴのボディバイアス電位はアクティブ時より低くし、ｐＭＯＳのＦＥＴのボディバイアス電位はアクティブ時より高くして閾値電圧を大きくしている。これによりサブスレショールド電流を低減することができる。またアクティブ時には閾値電圧を小さくしているのでインバータ列のスイッチング速度を上昇させることができる。
【０１４２】
本実施例では、インバータを構成する全てのＦＥＴのボディバイアス電位を制御するのではなく、スタンバイ時にオフするＦＥＴＱ32, Ｑ33, Ｑ36, Ｑ37のみ基板（ボディ）バイアス切換回路88に接続してボディバイアス電位を制御している。従ってボディバイアス電位の切り換えに要する消費電流は、全てのＦＥＴのボディバイアス電位を制御する場合の半分である。またボディバイアス電位の切り換え速度も高い。
【０１４３】
なおインバータ列を図４に示す如く、ウエルを形成したバルク構造にて作製すると、基板電位が４種類あるので４つのウエルが必要である。この場合はウエル間分離等の理由でレイアウト面積が大きくなったり、ウエルの寄生容量に対する充放電が大きいという問題がある。しかしながら図11に示す如きＳＯＩ構造のＭＯＳＦＥＴでインバータ列を作製すると、このような問題は生じない。従って本実施例はＳＯＩ構造のＭＯＳＦＥＴで構成されたインバータ列に適用すると良好な効果が得られる。以上より、低閾値電圧であり且つスタンバイ電流（サブスレッショルド電流）が小さく、高速動作が可能な論理回路を実現することができる。
【０１４４】
実施例10．
図18は、本発明（第２３，２６発明）に係る半導体回路の実施例10を示す回路図である。本実施例では実施例９におけるｐＭＯＳのＦＥＴＱ31, Ｑ35（例えば閾値電圧：0.7V）にかえてこれらより閾値電圧が小さい（例えば 0.3〜0.4V）ｐＭＯＳのＦＥＴＱ41, Ｑ45を使用している。また実施例９におけるｎＭＯＳのＦＥＴＱ34, Ｑ38（例えば閾値電圧：0.7V）にかえてこれらより閾値電圧が小さい（例えば 0.3〜0.4V）ｎＭＯＳのＦＥＴＱ44, Ｑ48を使用している。その他の構成は図17に示す構成と同様であり同符号を付して説明を省略する。なおバルク構造のＦＥＴを使用してもよい。
【０１４５】
本実施例においては、アクティブ時にオンするＦＥＴＱ41, Ｑ44, Ｑ45, Ｑ48の閾値電圧が小さくなしてあることにより、スタンバイ時からアクティブ時への移行時において瞬時に電流が流れる。従って実施例９よりも高速なスイッチング動作が可能となる。
【０１４６】
実施例11.
図19は、本発明（第２４，２５発明）に係る半導体回路の実施例11を示す回路図である。本実施例では、ＭＴ−ＭＯＳ構造を使用した４つのインバータＩ₅，Ｉ₆，Ｉ₇，Ｉ₈を示す。インバータＩ₅のｐＭＯＳのＦＥＴＱ51, ｎＭＯＳのＦＥＴＱ52のゲートの接続点を入力節点ＩＮとしており、ｐＭＯＳのＦＥＴＱ51，ｎＭＯＳのＦＥＴＱ52のドレインの接続点は、インバータＩ₆のｐＭＯＳのＦＥＴＱ53及びｎＭＯＳのＦＥＴＱ54のゲートの接続点と接続されている。同様にｐＭＯＳのＦＥＴＱ53及びｎＭＯＳのＦＥＴＱ54のドレインの接続点は、インバータＩ₇のｐＭＯＳのＦＥＴＱ55及びｎＭＯＳのＦＥＴＱ56のゲートの接続点と接続されており、ｐＭＯＳのＦＥＴＱ55及びｎＭＯＳのＦＥＴＱ56のドレインの接続点は、インバータＩ₈のｐＭＯＳのＦＥＴＱ57及びｎＭＯＳのＦＥＴＱ58のゲートの接続点と接続されている。ｐＭＯＳのＦＥＴＱ57及びｎＭＯＳのＦＥＴＱ58のドレインの接続点は出力節点ＯＵＴとなしてある。
【０１４７】
ｐＭＯＳのＦＥＴＱ51, Ｑ53, Ｑ55, Ｑ57のソースは副電源線Ｖ_cc1に接続されており、ｎＭＯＳのＦＥＴＱ52, Ｑ54, Ｑ56, Ｑ58のソースは副接地線Ｖ_ss1に接続されている。副電源線Ｖ_cc1は、反転クロック信号バーφがゲートに与えられ、電源電位Ｖ_ccがボディ（バックゲート）に与えられるｐＭＯＳのＦＥＴＱ59を介して電源線Ｖ_ccと接続されている。副接地線Ｖ_ss1は、クロック信号φがゲートに与えられ、接地電位Ｖ_ssがボディ（バックゲート）に与えられるｎＭＯＳのＦＥＴＱ60を介して接地線Ｖ_ssと接続されている。ＦＥＴＱ59, Ｑ60の閾値電圧は、インバータＩ₅，Ｉ₆，Ｉ₇，Ｉ₈を構成するＦＥＴＱ51, Ｑ52, Ｑ53, Ｑ54, Ｑ55, Ｑ56, Ｑ57, Ｑ58の閾値電圧より大きい。
【０１４８】
ｐＭＯＳのＦＥＴＱ51, Ｑ53, Ｑ55, Ｑ57のボディ（バックゲート）は、基板（ボディ）バイアス切換回路88のスイッチ回路(81)に接続されており、ｎＭＯＳのＦＥＴＱ52, Ｑ54, Ｑ56, Ｑ58のボディ（バックゲート）は、基板（ボディ）バイアス切換回路88のスイッチ回路(82)に接続されている。
【０１４９】
以上の如き構成の半導体回路では、スタンバイ時にはＦＥＴＱ59, 60をオフさせる。これにより副電源線Ｖ_cc1には電源電位Ｖ_ccが与えられなくなり、副接地線Ｖ_ss1には接地電位Ｖ_ssが与えられなくなる。さらにｐＭＯＳのＦＥＴＱ51, Ｑ53, Ｑ55, Ｑ57のボディ（バックゲート）には電位Ｖ_pp1が印加され、ｎＭＯＳのＦＥＴＱ52, Ｑ54, Ｑ56, Ｑ58のボディ（バックゲート）には電位Ｖ_bb1が印加される。
【０１５０】
またアクティブ時にはＦＥＴＱ59, 60をオンさせる。これによりｐＭＯＳのＦＥＴＱ51, Ｑ53, Ｑ55, Ｑ57のソースには副電源線Ｖ_cc1を介して電源電位Ｖ_ccが与えられ、ｎＭＯＳのＦＥＴＱ52, Ｑ54, Ｑ56, Ｑ58のソースには副接地線Ｖ_ss1を介して接地電位Ｖ_ssが与えられる。さらにｐＭＯＳのＦＥＴＱ51, Ｑ53, Ｑ55, Ｑ57のボディ（バックゲート）には電位Ｖ_pp2が印加され、ｎＭＯＳのＦＥＴＱ52, Ｑ54, Ｑ56, Ｑ58のボディ（バックゲート）には電位Ｖ_bb2が印加される。
【０１５１】
本発明ではインバータ列で電流が流れて副電源線Ｖ_cc1の電位，副接地線Ｖ_ss1の電位のへたりが生じても、スタンバイ時の閾値電圧を高くするようにＦＥＴのボディ（バックゲート）バイアス電位を制御するので、スイッチングに遅延が生じたり、論理が変わったりすることを防止することができる。
【０１５２】
実施例12.
図20は、本発明（第２３，２５）に係る半導体回路の実施例12を示す回路図である。本実施例では図19に示すｐＭＯＳのＦＥＴＱ51, Ｑ55のボディ（バックゲート）を電源線Ｖ_ccに接続し、ｐＭＯＳのＦＥＴＱ53, Ｑ57のみのボディ（バックゲート）を基板（ボディ）バイアス切換回路88に接続している。また図19に示すｎＭＯＳのＦＥＴＱ54, Ｑ58のボディ（バックゲート）を接地線Ｖ_ssに接続し、ｎＭＯＳのＦＥＴＱ52, Ｑ56のみのボディ（バックゲート）を基板（ボディ）バイアス切換回路88に接続している。その他の構成は図19に示すものと同様であり、同符号を付して説明を省略する。
【０１５３】
本実施例では、スタンバイ時にオフするＦＥＴＱ52, Ｑ53, Ｑ56, Ｑ57のみの基板バイアス電位を可変としている。これにより基板（ボディ）バイアス切換回路88によって基板バイアス電位を変更するＦＥＴの数が実施例11の場合の半分となるので、基板バイアス電位の切換に要する消費電力を１／２に低減することができ、また高速にて切り換えることができる。
【０１５４】
実施例13.
図21は、本発明（第２７発明）に係る半導体回路の実施例13を示す回路図であり、図26に示すワードドライバに本発明を適用した場合を示す。ワードドライバＷＤは、昇圧電源に接続された電源線Ｖ_pp2（電位：Ｖ_pp2），接地間にｐＭＯＳのＦＥＴＱ61, ｎＭＯＳのＦＥＴＱ62が直列に接続されており、ｐＭＯＳのＦＥＴＱ61, ｎＭＯＳのＦＥＴＱ62のゲートにデコーダ信号Ｘが入力され、ｐＭＯＳのＦＥＴＱ61, ｎＭＯＳのＦＥＴＱ62のドレインの接続点にワード線ＷＬが接続されている。このような構成のワードドライバＷＤが縦方向にｎ個，横方向にｍ列並設されている（ＷＤ₁₁〜ＷＤ_mn）。
そして各ワードドライバＷＤのｐＭＯＳのＦＥＴＱ61のボディ（バックゲート）は、上述の実施例と同様のスイッチ回路81に接続されている。
【０１５５】
このような構成の半導体回路においては、ｐＭＯＳのＦＥＴＱ61のボディ（バックゲート）バイアス電位を、スイッチ回路81によりスタンバイ時に電位Ｖ_pp1とする。そしてアクティブ時には電位Ｖ_pp2（Ｖ_pp1＞Ｖ_pp2）とし、選択されたワードドライバＷＤ（例えばワードドライバＷＤ₁₁）にデコーダ信号Ｘ₁が入力されることにより、ワード線ＷＬがアクティブ状態になる。
本実施例においてもスタンバイ時に流れるスタンバイ電流（サブスレッショルド電流）が少ないＤＲＡＭを実現することができる。
【０１５６】
実施例14.
図22は、本発明（第２８発明）に係る半導体回路の実施例14を示す回路図であり、階層構造のワードドライバを本発明を利用して実現した場合を示す。図21に示す縦方向に配置されたワードドライバＷＤを列単位にワードドライバ列Ｂ1,Ｂ2,…Ｂm とする。ｐＭＯＳのＦＥＴＱ61のボディ（バックゲート）は、ワードドライバ列Ｂ毎にスイッチ回路81と接続されている。各スイッチ回路81へは電圧供給手段83, 84から電位Ｖ_pp1, Ｖ_pp2が与えられる。またアクティブ時にＬレベルとなるクロック信号φとワードドライバ列Ｂを選択するための列選択信号Ｋとを入力とする NOR回路Ｎ1,Ｎ2,…Ｎm の出力信号が各スイッチ回路81へ与えられるようになしてある。その他の構成は図21に示すものと同様であり、同符号を付して説明を省略する。
【０１５７】
このような構成の半導体回路においては、スタンバイ時には、クロック信号φ及び列選択信号Ｋ1 ，Ｋ2 ，…Ｋm はＨレベルであり、ｐＭＯＳのＦＥＴＱ61のボディ（バックゲート）へ電位Ｖ_pp1を印加する。これによりｐＭＯＳのＦＥＴＱ61の閾値電圧が高くなり、ほとんどサブスレッショルド電流は流れない。
【０１５８】
そしてアクティブ時には、クロック信号がＬレベルとなり、選択されたワードドライバＷＤ（例えばワードドライバＷＤ₁₁）に接続されたスイッチ回路81へ与えられる列選択信号Ｋ1 がＬレベルとなる。その他の列選択信号Ｋ2 ，…Ｋm はＨレベルである。そしてｐＭＯＳのＦＥＴＱ61にデコーダ信号Ｘ₁が入力されることによりワード線ＷＬが立ち上がる。アクティブ時には選択されたワードドライバＷＤのｐＭＯＳのＦＥＴＱ61の閾値電圧が小さくなるので、ワード線ＷＬは高速にて立ち上がる。
【０１５９】
本実施例においては、選択されたワードドライバＷＤを含むワードドライバ列Ｂのみのソース電位を上昇させるだけでよいので、実施例12よりもワード線ＷＬの立ち上がり時間を短縮することができる。
【０１６０】
実施例10〜14は、バルク構造又はＳＯＩ構造のいずれに適用してもよい。但しバルク構造の場合は制御する電位をバックゲートバイアス電位とし、ＳＯＩ構造の場合はボディバイアス電位とする。
【０１６１】
【発明の効果】
本発明の第１発明に係る半導体回路によれば、ＭＯＳ−ＦＥＴの閾値電位の絶対値を切り換えて、ＭＯＳ−ＦＥＴのスイッチング特性とサブスレッショルド電流特性とを可変にすることができるので、高速のスイッチング特性と小サブスレッショルド電流特性とが両立可能なＭＯＳ−ＦＥＴで構成される半導体回路を実現することができる。
【０１６２】
第２発明に係る半導体回路によれば、ＭＯＳ−ＦＥＴの動作態様に従って、半導体回路を構成するＭＯＳ−ＦＥＴの閾値電位の絶対値を切り換えるので、ＭＯＳ−ＦＥＴが作動しないときは、ＭＯＳ−ＦＥＴを小サブスレッショルド電流特性とし、ＭＯＳ−ＦＥＴが作動するときは、ＭＯＳ−ＦＥＴを高速のスイッチング特性とすることができる。
【０１６３】
第３発明に係る半導体回路によれば、ＭＯＳ−ＦＥＴが作動するときは、閾値電位の絶対値を小さくし、ＭＯＳ−ＦＥＴが作動しないときは、閾値電位の絶対値を大きくするので、高速のスイッチング特性と小サブスレッショルド電流特性とが両立可能なＭＯＳ−ＦＥＴで構成される半導体回路を実現することができる。また、第４発明に係る半導体回路によれば、スイッチ回路を一導電型ＭＯＳ−ＦＥＴと他導電型ＭＯＳ−ＦＥＴとで構成することができる。
【０１７２】
第５発明に係る半導体回路によれば、ＭＯＳ−ＦＥＴがインバータ列を構成する場合に、全てのＭＯＳ−ＦＥＴのバックゲートバイアス電位を切り換える構成よりも、半分の電力で高速のスイッチング特性と小サブスレッショルド電流特性とが両立可能である。
【０１７３】
第６、７発明に係る半導体回路によれば、インバータ列は、スイッチング素子、例えば閾値電圧が高いＭＯＳ−ＦＥＴを介して電源に接続され、スイッチング素子（例えば閾値電圧が高いＭＯＳ−ＦＥＴ）を介して接地されているので、スタンバイ時にスイッチング素子をオフしておけば、電源，接地間の電流パスを遮断することができる。サブスレッショルド電流の低減が実現される。
【０１７４】
第８発明に係る半導体回路によれば、インバータ列を構成するＭＯＳ−ＦＥＴのうち、スタンバイ時にオンするＭＯＳ−ＦＥＴの閾値電圧を、スタンバイ時にオンするＭＯＳ−ＦＥＴの閾値電圧より小さくなしてあるので、スタンバイ状態からアクティブ状態へ移行するときにこれらＭＯＳ−ＦＥＴにおける電流の増加が速く行え、スイッチング特性が向上する。
【図面の簡単な説明】
【図１】第１〜４発明に係る半導体回路を構成する論理回路の一例を示すコンプリメンタリＭＯＳインバータの回路図である。
【図２】図１に示したスイッチ回路の一例を示す回路図である。
【図３】図１に示したスイッチ回路の一例を示す回路図である。
【図４】図１に示したコンプリメンタリＭＯＳインバータのウエル構造を示す断面構造図である。
【図５】第５，６発明に係るＭＯＳ−ＤＲＡＭの一例の構成を示すブロック図である。
【図６】第５，６発明に係るＭＯＳ−ＤＲＡＭの一例の構成を示すブロック図である。
【図７】図５、図６に示したＭＯＳ−ＤＲＡＭの内部各部における外部ＲＡＳ信号の伝達時間の内訳を示したタイミングチャートである。
【図８】ＭＯＳ−ＤＲＡＭ内におけるコントロールクロック信号と外部ＲＡＳ信号との関係を示したタイミングチャートである。
【図９】第７，８発明に係るＭＯＳ−ＤＲＡＭを構成するメモリセルの１実施例の構成を示すブロック図である。
【図１０】図９に示したスイッチ回路の構成例を示す回路図である。
【図１１】本発明に係る半導体回路を構成する論理回路の他の実施例を示す断面構造図である。
【図１２】図11に示す半導体回路の要部のレイアウトを示す図である。
【図１３】本発明に係る半導体回路を構成する論理回路のさらに他の実施例を示す断面構造図である。
【図１４】本発明に係る半導体回路を構成する論理回路のさらに他の実施例を示す断面構造図である。
【図１５】本発明に係る半導体回路を構成する論理回路のさらに他の実施例を示す断面構造図である。
【図１６】第２３発明に係る半導体回路を示す回路図である。
【図１７】第２３発明に係る半導体回路の他の実施例を示す回路図である。
【図１８】第２６発明に係る半導体回路を示す回路図である。
【図１９】第２４発明に係る半導体回路を示す回路図である。
【図２０】第２３，２４発明に係る半導体回路を示す回路図である。
【図２１】第２７発明に係る半導体回路を示す回路図である。
【図２２】第２８発明に係る半導体回路を示す回路図である。
【図２３】従来の半導体回路に使用されるコンプリメンタリＭＯＳインバータを示す回路図である。
【図２４】ＤＲＡＭに使用される従来のメモリセルの構造例を模式的に示した断面構造図である。
【図２５】論理回路がインバータ列である場合にＭＴ−ＭＯＳを使用した従来のＣＭＯＳ回路を示す回路図である。
【図２６】従来のワードドライバを示す回路図である。
【図２７】従来の階層構成のワードドライバを示す回路図である。
【符号の説明】
１コンプリメンタリＭＯＳインバータ、１０，１１，３６，４３Ｃ，４３Ｒ，４５Ｃ，４５Ｒ，８１，８２スイッチ回路、１０ａ，１１ａレベルシフト回路、１０ｂ，１１ｂ切り換えスイッチ、１３，１５，４４Ｃ，４４Ｒ，４６Ｃ，４６Ｒ，４８ａ，４８ｂ，８３，８４，８６，８７電圧供給手段、１４クロック信号発生器、５７メモリセル、４２ＭＯＳ−ＤＲＡＭ、８５クロック信号発生回路、８８基板バイアス切換回路、φ，φ₁，φ₂ コントロールクロック信号、Ｖ_cc 電源電位（通常のバックゲートバイアス電位）、Ｖ_ss 接地電位（通常のバックゲートバイアス電位）、Ｖ_pp，Ｖ_bb，Ｖ_bb1，Ｖ_bb2 電圧供給手段からの電位、ｅｘ．ＲＡＳ外部行選択信号、Ｉ₁，Ｉ₂，Ｉ₃，Ｉ₄，Ｉ₅，Ｉ₆，Ｉ₇，Ｉ₈，Ｉ₁₁，Ｉ₁₂，Ｉ₁₃ インバータ、ＷＤワードドライバ、Ｂワードドライバ列。[0001]
[Industrial application fields]
  The present invention relates to a semiconductor circuit using a MOS-FET.RoadIt is about improvement.
[0002]
[Prior art]
FIG. 23 is a circuit diagram showing a complementary MOS inverter used in a conventional semiconductor circuit. The power supply potential V is applied to the source and back gate (substrate) of the pMOS FET Q1._ccAnd the ground potential V is applied to the source and back gate of the nMOS FET Q2._ssAre connected, the gates of FETQ1 and FETQ2 are connected, the connection point is the input node IN, the drains are connected, and the connection point is the output node OUT.
The operation of such a complementary MOS inverter will be described below.
From input node IN to H level (power supply potential V_cc) Is input, the FET Q1 is turned off, the FET Q2 is turned on, and the L level (the ground potential V is set via the FET Q2._ss= 0V) is output from the output node OUT.
On the other hand, from input node IN to L level (ground potential V_ss= 0V), the FET Q1 is turned on and the FET Q2 is turned off, and the H level (power supply potential V is set via the FET Q1._CC) Is output from the output node OUT.
[0003]
By the way, every time the miniaturization of the semiconductor circuit advances and the size of the MOS-FET in the semiconductor circuit is scaled down, the MOS-FET has high performance. Specifically, faster switching characteristics are obtained by shortening the channel length, thinning the gate oxide film, and reducing the absolute value of the threshold potential.
However, when the threshold is lowered or the channel length is shortened in order to obtain the high-speed switching characteristics of the MOS-FET, when the drain depletion layer and the source depletion layer are connected, the channel is not formed. However, punch-through in which a current flows between the source and the drain is likely to occur, and there arises a problem that the subthreshold current in the weak inversion state that flows when the gate potential does not reach the threshold value near the threshold potential increases.
[0004]
FIG. 24 is a cross-sectional structure diagram schematically showing an example of the structure of a conventional memory cell used in a MOS-DRAM. An nMOS FET 53 and a capacitor 50 are provided on a p-well 52, a word line WL is formed on the gate 54, a bit line BL is formed on the drain 56, one electrode of the capacitor 50 is formed on the source 55, and the other electrode of the capacitor 50 is formed. The cell plate 51 is connected to each.
In the memory cell 57 having such a configuration, when an H level signal is applied from the word line WL to the gate 54 and the FET 53 is turned on, the charge of the capacitor 50 is transferred via the source 55, the drain 56, and the bit line BL. Writing or refreshing / reading is performed by charging / discharging.
By the way, in the memory cell 57, the electric charge of the capacitor 50 is constantly leaked. This leak includes a subthreshold leak through the channel portion of the FET 53 indicated by an arrow 58 and a pn junction indicated by an arrow 59. There is a junction leak at the part. Among these, when the peripheral circuit and the bit line BL are in the standby state, the junction leak is mainly, and when the peripheral circuit and the bit line BL are in the active state, the subthreshold leak is mainly.
[0005]
Further, in the MOS-DRAM, refresh (rewrite) for periodically updating the stored contents is performed to compensate for the above-described leakage loss of the memory cell 57. For this refresh, peripheral circuits and bit lines are used. There are pause refresh when the BL is in the standby state and disturb refresh when the peripheral circuit and the bit line BL are in the active state. The larger the leak, the shorter the refresh cycle and the higher the frequency. Don't be.
Therefore, when the absolute value of the back gate bias potential (p-well potential), which is a normal negative potential of the FET 53, is reduced in order to reduce the junction leakage, the absolute value of the threshold potential of the FET 53 is reduced and the junction leakage is reduced. However, there arises a problem that the subthreshold leak increases.
[0006]
“MT (Multi−Threshold) -CMOS: 1V high-speed CMOS digital circuit technology, 1994 IEICE Spring Conference, C-627, 5-195 ”and“ 1V High-speed Digital Circuit Technology with 0.5 μm Multi-Threshold (MT) CMOS, ( Proc. IEEE ASIC Conf., 1993, pp 186-189) "describes a CMOS circuit using pMOS and nMOS FETs having two types of threshold voltages, high and low. CMOS using MT-MOS The circuit is designed to reduce the sub-threshold current that flows during standby and to speed up the operation when active, and is configured as follows: the logic circuit is an FET with a low threshold voltage (0.3 to 0.4 V). The power line and the sub power line are connected via a high threshold voltage (0.7V) FET for blocking a leak path, and the ground line and sub ground are connected via a high threshold voltage (0.7V) FET. Between these sub power line and sub ground line. Connect the roads.
[0007]
FIG. 25 is a circuit diagram showing a conventional CMOS circuit using MT-MOS when the logic circuit is an inverter array. Inverter I_FiveThe connection point of the gates of the pMOS FET Q51 and the nMOS FET Q52 is the input node IN, and the connection point of the drains of the pMOS FET Q51 and the nMOS FET Q52 is the inverter I₆The pMOS FET Q53 and the nMOS FET Q54 are connected to the gate connection point. Similarly, the connection point of the drains of the pMOS FET Q53 and the nMOS FET Q54 is the inverter I₇PMOS FET Q55 and nMOS FET Q56 are connected to the gate connection point, and the pMOS FET Q55 and nMOS FET Q56 drain connection point is connected to the inverter I.₈The pMOS FET Q57 and the nMOS FET Q58 are connected to the gate connection point. The connection point between the drains of the pMOS FET Q57 and the nMOS FET Q58 is the output node OUT.
[0008]
The sources of pMOS FETs Q51, Q53, Q55, and Q57 are the sub power line V_cc1NMOS FETs Q52, Q54, Q56, Q58 are connected to the sub-ground line V_ss1It is connected to the. Sub power line V_cc1Is a power supply line V through a pMOS FET Q59 to which an inverted clock signal φ is applied to the gate._cc(Power supply potential: V_cc). Sub ground wire V_ss1Is connected to the ground line V through the nMOS FET Q60 to which the clock signal φ is applied to the gate._ss(Ground potential: V_ss). The threshold voltage of FETQ59, 60 is the inverter I_Five, I₆, I₇, I₈Higher than the threshold voltage of FETs Q51, Q52, Q53, Q54, Q55, Q56, Q57, and Q58.
[0009]
In an inverter array using MT-MOS FETs, FETs Q59 and 60 are turned on when active. As a result, the source of the pMOS FETs Q51, Q53, Q55, Q57 is connected to the sub power line V._cc1Through the power supply potential V_ccAnd the source of the nMOS FETs Q52, Q54, Q56, and Q58 is connected to the sub-ground line V_ss1Through the ground potential V_ssIs given.
[0010]
Further, the FETs Q59 and 60 are turned off during standby. As a result, the sub power line V_cc ₁Is the power supply potential V_ccIs no longer given, and the sub-ground line V_ss1Has a ground potential V_ssWill not be given. Therefore, the current path between the power source and the ground is cut, and the subthreshold current is also reduced.
[0011]
Inverter I_Five, I₆, I₇, I₈FETs Q51, Q52, Q53, Q54, Q55, Q56, Q57, and Q58 are low in threshold voltage, so that high-speed operation is possible when active. However, when the subthreshold current flows in the inverter train during standby, the sub power line V_cc1Or the sub-ground line V_ss1May increase in potential. Then, at the time of transition from the standby state to the active state, such a sub power line V_cc1Potential, sub-ground line V_ss1There is a possibility that a large delay occurs in switching due to the sag of the potential, or the logic changes in the worst case. Such a phenomenon is remarkable when the active period is long.
[0012]
FIG. 26 is a circuit diagram showing a conventional word driver. The word driver WD is connected to the power supply line V connected to the boost power supply._ppThe pMOS FET Q61 and the nMOS FET Q62 are connected in series between the ground and the ground, the decoder signal X is input to the gates of the pMOS FET Q61 and the nMOS FET Q62, and the drain of the pMOS FET Q61 is connected to the drain of the nMOS FET Q62. Line WL is connected. The n word drivers WD having such a configuration are arranged in parallel in the vertical direction and m columns in the horizontal direction (WD).₁₁~ WD_mn).
The selected word driver WD (for example, the word driver WD)₁₁) To decoder signal X₁₁Is input, the word line WL becomes active.
[0013]
In such a configuration, a subthreshold current flows in the word driver WD in the standby state, which is a problem in realizing low power consumption.
Japanese Patent Application Laid-Open No. 5-210976 discloses a word driver provided with switching means (FET) for switching power supply potential supply to the pMOS FET Q61 of the word driver WD so as not to flow a subthreshold current. Yes.
[0014]
Furthermore, "Subthreshold-Current Reduction Circuits for Multi-Gigabit DRAM's, Symposium on VLSI Circuit Dig. Of Tech. Papers, pp. 45-46" switches the power supply potential supply of the pMOS FET Q61 of the word driver WD in columns. A hierarchical word driver having switching means (FET) provided between the switching means and the word driver is described. FIG. 27 is a circuit diagram showing this word driver. Power line V_ppAre connected to the pMOS FETs Q71, Q72,..., Q7m connected to the word driver strings B1, B2,. The gates of the FETs Q71, Q72,..., Q7m have column selection signals K1, K2,... Km that become L level only when the corresponding word driver columns B1, B2,. Given.
[0015]
This makes it unnecessary to increase the source potential of the pMOS FET Q61 of all the word drivers WD at the time of transition from the standby state where the source potential of the pMOS FET Q61 is slightly lowered, to include the selected word driver. Since the source potential of the word driver column only needs to be increased, current consumption at this time can be reduced.
[0016]
In the word driver shown in FIG. 27, it is necessary to raise the source potential of the pMOSFET Q61 from the slightly lowered potential to the power supply potential when shifting from the standby state to the active state, so that the rise of the selected word line is delayed. There's a problem.
[0017]
[Problems to be solved by the invention]
The present invention has been made in view of the above circumstances. In the first to fourth inventions, by providing means for switching the back gate bias potential of the MOS-FET, high-speed switching characteristics and small subthreshold currents are provided. An object of the present invention is to provide a semiconductor circuit composed of MOS-FETs having compatible characteristics.
[0024]
  In the fifth and sixth to eighth inventions, an inverter array is formed.MOS-FETIt is an object of the present invention to provide a semiconductor circuit capable of achieving both high-speed switching characteristics and small subthreshold current characteristics by providing means for switching the back gate bias potential.
[0025]
[Means for Solving the Problems]
  The semiconductor circuit according to the first aspect of the present invention is:In a semiconductor circuit having a MOS-FET,A MOS-FET to be supplied with the first potential or the second potential as the back gate bias potential, and the first potential or the second potential.As the back gate bias potentialSwitching means for selectively giving to the MOS-FET, the switching means for outputting a signal for conversion to the first potential or the second potential, and an output signal from the level shift circuit According toWhen the MOS-FET operatesFirst potentialIs larger than the first potential when the MOS-FET does not operate.A switch circuit that selectively applies a second potential as a back gate bias potential to the MOS-FET.The switch circuit further includes a first MOS-FET and a second MOS-FET, applies the first potential to the source of the first MOS-FET, and supplies the source of the second MOS-FET. And the drains of the first MOS-FET and the second MOS-FET are connected to the back gate of the MOS-FET.It is characterized by that.
[0026]
  A semiconductor circuit according to a second invention isIn a semiconductor circuit having a MOS-FET,The MOS-FET to which the first potential or the second potential is to be applied as the back gate bias potential, and the first potential or the second potential according to the operation mode of the MOS-FET.As the back gate bias potentialSwitching means for selectively giving to the MOS-FET, the switching means for outputting a signal for conversion to the first potential or the second potential, and an output signal from the level shift circuit According toWhen the MOS-FET operatesFirst potentialIs larger than the first potential when the MOS-FET does not operate.A switch circuit that selectively applies a second potential as a back gate bias potential to the MOS-FET.The switch circuit further includes a first MOS-FET and a second MOS-FET, applies the first potential to the source of the first MOS-FET, and supplies the source of the second MOS-FET. And the drains of the first MOS-FET and the second MOS-FET are connected to the back gate of the MOS-FET.It is characterized by that.
[0027]
  A semiconductor circuit according to a third invention isIn a semiconductor circuit having a MOS-FET,In accordance with the MOS-FET to which the first potential or the second potential is to be applied as the back gate bias potential, the clock signal generating means for generating the control clock signal for activating the MOS-FET, and the control clock signal 1 potential or 2nd potentialAs the back gate bias potentialSwitching means for selectively giving to the MOS-FET, the switching means for outputting a signal for conversion to the first potential or the second potential, and an output signal from the level shift circuit According toWhen the MOS-FET operatesFirst potentialIs larger than the first potential when the MOS-FET does not operate.A switch circuit that selectively applies a second potential as a back gate bias potential to the MOS-FET.The switch circuit further includes a first MOS-FET and a second MOS-FET, applies the first potential to the source of the first MOS-FET, and supplies the source of the second MOS-FET. And the drains of the first MOS-FET and the second MOS-FET are connected to the back gate of the MOS-FET.It is characterized by that.
[0028]
  A semiconductor circuit according to a fourth invention is the first circuit.Thru3 In the invention,The first MOS-FET of the switch circuit is a one conductivity type MOS-FET, and the second MOS-FET of the switch circuit is an other conductivity type MOS-FET.It is characterized by that.
[0029]
  A semiconductor circuit according to a fifth invention is the semiconductor circuit according to the fourth invention.,oneInverter train in which inverters composed of conductive MOS-FETs and other conductive MOS-FETs are connected in seriesFurther comprising the inverter,The back gate of the MOS-FET that is turned off during standby is connected to the switching means.
[0043]
  A semiconductor circuit according to a sixth invention is5thIn the invention, beforeNoteThe inverter row is arranged between a sub power line connected to a power source via a switching element and a sub ground line grounded via the switching element.
[0044]
  A semiconductor circuit according to a seventh aspect is the semiconductor device according to the sixth aspect, wherein the switching element isInverter trainIs a MOS-FET having a threshold voltage larger than that of the MOS-FET constituting the circuit, and is turned on when active.
[0045]
  A semiconductor circuit according to an eighth invention is the5 shotsIn the light, among the MOS-FETs constituting the inverter row,The MOS-FET whose back gate is connected to the switching meansActiveof timeThe threshold voltage isDuring standbyThe threshold voltage is smaller than the threshold voltage.
[0053]
[Action]
In the semiconductor circuit according to the first aspect of the present invention, the switching means switches the absolute value of the threshold potential of the MOS-FET by switching the back gate bias potential of the MOS-FET to the first potential or the second potential. The switching characteristics and the subthreshold current characteristics can be switched.
[0054]
In the semiconductor circuit according to the second invention, when the switching means switches the back gate bias potential of the MOS-FET to the first potential or the second potential according to the operation mode of the MOS-FET, and the MOS-FET operates. Decreases the absolute value of the threshold potential, and increases the absolute value of the threshold potential when the MOS-FET does not operate.
[0055]
In the semiconductor circuit according to the third invention, when the MOS-FET is operated by switching the back gate bias potential of the MOS-FET to the first potential or the second potential according to the control clock signal generated by the clock signal generating means. Decreases the absolute value of the threshold potential, and increases the absolute value of the threshold potential when the MOS-FET does not operate.
[0056]
  In the semiconductor circuit according to the first to third inventions, the level shift circuit is based on a logic level potential.semiconductorThe switch circuit converts the back gate bias potential of the MOS-FET constituting the circuit into an output from the level shift circuit,semiconductorSince the back gate bias potential of the MOS-FET constituting the circuit is switched to the first potential or the second potential, the switching means changes the back gate bias potential of the MOS-FET to the first potential or the second potential. Can be converted.
[0057]
  In the semiconductor circuit according to the fourth invention,The switch circuit consists of one conductivity type MOS-FET and another conductivity type MOS-FET.can do.
[0075]
  First5 shotsIn the semiconductor circuit according to the present invention, when MOS-FETs constitute an inverter array, the back gate bias power of all MOS-FETs.PlaceThe power required for switching may be half that of the configuration for switching.
[0076]
  First6, 7In the semiconductor circuit according to the invention, the inverter array is connected to a power source via a switching element (for example, a MOS-FET having a high threshold voltage) and grounded via the switching element (for example, a MOS-FET having a high threshold voltage). Therefore, if the switching element is turned off during standby, the current path between the power source and the ground can be cut off.
[0077]
  First8Semiconductor circuit according to the inventionIsSince the threshold voltage of the MOS-FET that is turned on when active among the MOS-FETs that constitute the inverter row is made smaller than the threshold voltage of the MOS-FET that is turned off when active, the transition from the standby state to the active state is performed. The increase in current in these MOS-FETs can be performed quickly. This improves the operating speed.
[0080]
【Example】
Hereinafter, the present invention will be described with reference to the drawings illustrating embodiments thereof.
Example 1.
FIG. 1 is a circuit diagram of a complementary MOS inverter showing an example of a logic circuit constituting a semiconductor circuit according to the first to fourth inventions. The power supply potential V is applied to the source of the FET Q1._ccIs applied, and the ground potential V is applied to the source of the FET Q2._ssAre connected, the gates of FETQ1 and FETQ2 are connected, the connection point is the input node IN, the drains are connected, and the connection point is the output node OUT. The back gate of the FET Q2 is connected to the ground potential V_ss(= 0V) and ground potential V_ssLower potential V_bb(<0V) is connected to the switch circuit 10 and the back gate of the FET Q1 is connected to the power supply potential V_ccAnd power supply potential V_ccHigher potential V_ppIs connected to a switch circuit 11 for switching between and.
[0081]
Here, the FET Q1 and the FET Q2 have the power supply potential V_ccHigher potential V_ppAnd ground potential V_ssLower potential V_bbIs applied to each back gate, for example, a subthreshold current comparable to that of the prior art is set. Then, the power supply potential V_ccAnd ground potential V_ssIs applied to each back gate, the absolute value of the threshold potential becomes smaller than in the conventional case, so that the subthreshold current increases, but the switching speed can be made faster than in the conventional case. Therefore, if the absolute value of the threshold potential is made small when the complementary MOS inverter 1 is operated, the subthreshold current increases according to the proportion of the time when the complementary MOS inverter 1 is operated. If the ratio of the operating time is not large, the switching speed can be made higher than before with only a slight increase in current.
[0082]
2 shows the ground potential V shown in FIG._ssAnd potential V_bb2 is a circuit diagram illustrating an example of a switch circuit 10 that switches between and; The pMOS FETs Q3 and Q4, the nMOS FETs Q5 and Q6, and the inverter 12 constitute a level shift circuit 10a. Is connected. The input node of the level shift circuit 10a is provided at the gate of the FET Q3, is connected to the gate of the FET Q4 via the inverter 12, and receives the input signal bar φ from the clock signal generator 14. The power source potential V is applied to the sources and back gates of the FETs Q3 and Q4._ccIs applied to the source and back gate of the FETs Q5 and Q6._ssLower potential V_bbIs applied.
The output node of the level shift circuit 10a is provided at the connection point between the drains of the FET Q4 and FET Q6, and this output node is connected to the input node of the changeover switch 10b.
[0083]
The changeover switch 10b includes an nMOS FET Q7 and a pMOS FET Q8. The gates of the FET Q7 and the FET Q8 are connected to serve as an input node of the changeover switch 10b, and the drains are connected to serve as an output node. The ground potential V supplied from the voltage supply means 13 is applied to the source and back gate of the FET Q7._ssLower potential V_bbIs applied, and the ground potential V is applied to the source of the FET Q8._ssIs applied.
[0084]
3 shows the power supply potential V shown in FIG._ccAnd potential V_ppIt is a circuit diagram which shows an example of the switch circuit 11 which switches. The pMOS FETs Q9 and Q10, the nMOS FETs Q11 and Q12, and the inverter 14 constitute a level shift circuit 11a. It is connected. The input node of the level shift circuit 11a is provided at the gate of the FET Q9, is connected to the gate of the FET Q10 via the inverter 12, and receives the input signal bar φ from the clock signal generator 14. The source and back gate of the FETs Q9 and Q10 are connected to the power supply potential V supplied from the voltage supply means 15._ccHigher potential V_ppIs applied, and the ground potential V is applied to the sources of the FETs Q11 and Q12._ssIs applied.
The output node of the level shift circuit 11a is provided at the connection point between the drains of the FET Q9 and the FET Q11, and this output node is connected to the input node of the changeover switch 11b.
[0085]
The changeover switch 11b includes a pMOS FET Q13 and an nMOS FET Q14. The gates of the FET Q13 and the FET Q14 are connected to serve as an input node of the changeover switch 11b, and the drains are connected to serve as an output node. The power supply potential V supplied from the voltage supply means 15 is applied to the source and back gate of the FET Q13._ccHigher potential V_ppIs applied, and the source of the FET Q14 has a power supply potential V_ccIs applied.
[0086]
FIG. 4 is a cross-sectional structure diagram showing the well structure of the complementary MOS inverter 1 shown in FIG. An n well 19 for the power supply line and an n well 20 for the FET Q1 are formed in the upper portion of the p substrate 21, and a p well 18 for the FET Q2 is further formed in the upper portion of the n well 19 to form a triple well structure. ing. Impurity diffusion layers 11d, 25, and 23 for the back gate, source, and drain electrodes are provided in the upper portion of the n well 20, and the back gate, source, and drain are provided in the upper portion of the p well 18. Impurity diffusion layers 10d, 24, and 22 for electrodes are formed, and gates 17 and 16 are formed above n well 20 and p well 18 with an insulating layer (not shown) interposed therebetween. Yes. The switch circuits 10 and 11 are formed in wells (not shown) with fixed potentials.
[0087]
The operation of such complementary MOS inverter 1 will be described below. When the complementary MOS inverter 1 does not operate, the H level signal of the control clock signal bar φ is input from the clock signal generator 14 to the switch circuits 10 and 11, and the ground potential V is supplied from the switch circuit 10._ssLower potential V_bb(<0) is supplied from the switch circuit 11 to the power supply potential V_ccHigher potential V_ppAre applied to the back gates of FETQ2 and FETQ1, respectively. At this time, the FET Q2 and the FET Q1 are connected to the ground potential V to each back gate._ss, Power supply potential V_ccThe threshold potential has a larger absolute value than when the voltage is applied, and the subthreshold current is smaller.
[0088]
When the complementary MOS inverter 1 operates, the L level signal of the control clock signal bar φ is input from the clock signal generator 14 to the switch circuits 10 and 11, and the ground potential V is supplied from the switch circuit 10._ssHowever, the switch circuit 11 supplies the power supply potential V_ccAre applied to the back gates of FETQ2 and FETQ1, respectively. At this time, the FET Q2 and the FET Q1 are connected to the ground potential V to each back gate._ssLower potential V_bbAnd power supply potential V_ccHigher potential V_ppThe threshold potential has a smaller absolute value than when the voltage is applied, and the subthreshold current increases, but the switching speed is higher.
[0089]
From input node IN to H level (power supply potential V_cc) Is input, the FET Q1 is turned off, the FET Q2 is turned on, and the L level (the ground potential V is set via the FET Q2._ss= 0V) is output from the output node OUT.
On the other hand, from input node IN to L level (ground potential V_ss= 0V), the FET Q1 is turned on and the FET Q2 is turned off, and the H level (power supply potential V is set via the FET Q1._cc) Is output from the output node OUT.
[0090]
The operation of the switch circuit 10 shown in FIG. 2 will be described below.
As described above, when the complementary MOS inverter 1 does not operate, the H level signal of the control clock signal bar φ is input from the clock signal generator 14, and at this time, the FET Q4 is turned on, the FET Q5 is turned on, and the FET Q4 is turned on. Through the power supply potential V_ccIs output from the level shift circuit 10a. At this time, FETQ3 and FETQ6 are turned off, and there is no short circuit in FETQ5 and FETQ4.
Power supply potential V_ccIs input from the level shift circuit 10a, in the changeover switch 10b, the FET Q7 is turned on and the FET Q8 is turned off, and the ground potential V is set via the FET Q7._ssLower potential V_bbIs output.
[0091]
On the other hand, as described above, when the complementary MOS inverter 1 operates, the L level signal of the control clock signal bar φ is input from the clock signal generator 14, and at this time, the FET Q3 is turned on and the FET Q6 is turned on. Via this FET Q6, the ground potential V_ssLower potential V_bbIs output from the level shift circuit 10a. At this time, FETQ4 and FETQ5 are turned off, and there is no short circuit in FETQ6 and FETQ3.
Potential V_bbIs input from the level shift circuit 10a, in the changeover switch 10b, the FET Q8 is turned on, the FET Q7 is turned off, and the output node is connected to the ground potential V via the FET Q8._ssIt becomes.
[0092]
The operation of the switch circuit 11 shown in FIG. 3 will be described below.
As described above, when the complementary MOS inverter 1 does not operate, the H level signal of the control clock signal bar φ is input from the clock signal generator 14, and at this time, the FET Q10 is turned on, the FET Q11 is turned on, and the FET Q11 is turned on. The output node of the level shift circuit 11a is connected to the ground potential V_ssbecome. At this time, FETQ9 and FETQ12 are turned off, and there is no short circuit in FETQ11 and FETQ10.
Ground potential V_ssIs input from the level shift circuit 11a, in the changeover switch 11b, the FET Q13 is turned on and the FET Q14 is turned off._ccHigher potential V_ppIs output.
[0093]
On the other hand, as described above, when the complementary MOS inverter 1 operates, the L level signal of the control clock signal bar φ is input from the clock signal generator 14, and at this time, the FET Q9 is turned on and the FET Q12 is turned on. Via FETQ9, the power supply potential V_ccHigher potential V_ppIs output from the level shift circuit 11a. At this time, the FET Q10 and the FET Q11 are turned off, and the FET Q12 and the FET Q9 are not short-circuited.
Potential V_ppIs input from the level shift circuit 11a, in the changeover switch 11b, the FET Q13 is turned off and the FET Q14 is turned on, via the FET Q14, the power supply potential V_ccIs output.
[0094]
In the above description, the back gate bias can be switched for both the pMOS-FET and the nMOS-FET. However, the back gate bias can be switched only for the pMOS-FET or only the nMOS-FET. You can also In that case, the configuration in which the back gate bias can be switched only for the pMOS-FET can be realized by the twin well structure of the p substrate, and the configuration in which only the nMOS-FET can be switched can be realized by the twin well structure of the n substrate, as shown in FIG. Such a triple well structure is not necessary.
The voltage supply means 13 and 15 do not need to be circuits provided inside the semiconductor circuit, and may be terminals that relay a potential applied from the outside of the semiconductor circuit to the inside of the semiconductor circuit.
[0095]
Example 2
5 and 6 are block diagrams showing the structure of an example of a MOS-DRAM according to the fifth and sixth inventions. The external row address signal is input to the input terminal ex. A₀~ Ex. A_nTo the input buffer 26, latched in the latch circuit 27, and then sent to the row decoder 29 via the buffer gate column 39. In the row decoder 29, the word line WL₀~ WL_mAnd select the selected word line WL.₀~ WL_mIs driven by the word driver 30 to access the memory cell 57 on the word line in the memory cell array 33.
The contents of the accessed memory cell 57 are the bit line BL₀~ BL_kTo the sense amplifier SA₀~ SA_kAt the same time, the original memory cell 57 is rewritten.
[0096]
On the other hand, an external column address signal input through an input terminal, an input buffer, a latch circuit, and a buffer gate column (not shown) is sent to the column decoder 31, and the column decoder 31 senses SA.₀~ SA_kAnd select the selected sense amplifier SA.₀~ SA_kThe above amplified output is amplified by the preamplifier 34 via the I / O gate 40 and the I / O bus 41 and output from the output buffer 35.
[0097]
Further, when the logic circuits of the input buffer 26, the latch circuit 27, the N-stage buffer gate 39, the row decoder 29, and the word driver 30 which are row-related operation circuits of the MOS-DRAM 42 operate, the pMOS constituting the logic circuit is operated. -The back gate bias potential of the FET is the control clock signal bar φ described later.₁Received by the switch circuit 43R, the potential V from the voltage supply means 44R._ppTo power supply potential V_ccIs switched to. Similarly, the back gate bias potential of the nMOS-FET constituting the logic circuit is the control clock signal bar φ₁The voltage V from the voltage supply means 46R is received by the received switch circuit 45R._bbTo ground potential V_ssIs switched to.
[0098]
On the other hand, when the logic circuits of the I / O gate 40, the preamplifier 34, the column decoder 31, the M stage buffer gate (not shown), and the output buffer 35, which are column-related operation circuits of the MOS-DRAM 42, are activated. The back gate bias potential of the pMOS-FET constituting the circuit is a control clock signal bar φ described later.₂Received by the switch circuit 43C, the potential V from the voltage supply means 44C._ppTo power supply potential V_ccIs switched to. Similarly, the back gate bias potential of the nMOS-FET constituting the logic circuit is the control clock signal bar φ₂The voltage V from the voltage supply means 46C is received by the received switch circuit 45C._bbTo power supply potential V_ssIs switched to.
The switch circuits 43R and 43C are the same as the switch circuit 11 shown in FIG. 3, and the switch circuits 45R and 45C are the same as the switch circuit 10 shown in FIG.
[0099]
In the above-described series of operations, the clock signal generator 49 is configured such that the enable signal inverted signal bar WE, the external RAS (Row Address Strobe) signal (external row selection signal) inverted signal bar ex. Control clock signal bar φ that receives and outputs RAS₁, Bar φ₂, Activation signal φ of the word driver 30_WSense amplifier SA₀~ SA_kActivation signal φ_SEtc. are controlled.
[0100]
FIG. 7 is a timing chart showing the breakdown of the transmission time of the external RAS signal in each internal part of the MOS-DRAM 42. In the figure, T0 is the conversion time from the potential of the TTL circuit to the potential of the MOS circuit in the input buffer 26, T1 is the external row address latch time in the latch circuit 27, Td1 is the row in the block 28 comprising the row decoder 29 and the word driver 30. Decoder setup time, TS and Tb are sense amplifiers SA₀~ SA_kThe memory cell selection time and sense time in the block 32 comprising the preamplifier 34 and Td2 are delay times from the preamplifier 34 to the output buffer 35.
[0101]
Here, the back gate bias potential of the MOS-FET constituting the logic circuit of the input buffer 26, the latch circuit 27, the N-stage buffer gate 39, the row decoder 29, and the word driver 30, which are row-related operation circuits of the MOS-DRAM 42. The control clock signal for switching₁The control clock signal for switching the back gate bias potential of the MOS-FET constituting the logic circuit of the preamplifier 34 and the output buffer 35 which are column-related operation circuits₂And In this case, for example, in the clock signal generator 49, the control clock signal bar φ₁Is an inverted signal bar ex. Of the external RAS signal. The falling edge of RAS and the activation signal φ of the word driver 30_WControl clock signal bar φ₂Sense amplifier SA₀~ SA_kActivation signal φ_SAnd the inverted signal bar ex. Of the external RAS signal. Created at the rise of RAS.
[0102]
8A to 8C show the control clock signal bar φ created as described above in the MOS-DRAM 42.₁, Bar φ₂And the inverted signal bar ex. Of the external RAS signal. 3 is a timing chart showing the relationship of RAS. Times T0, T1, Td1 consumed in the input buffer 26, latch circuit 27, N-stage buffer gate 39, row decoder 29, and word driver 30, which are row-related operation circuits of the MOS-DRAM 42, that is, the input buffer 26, During the time T0, T1, Td1 when the latch circuit 27, the N-stage buffer gate 39, the row decoder 29, and the word driver 30 operate (FIG. 8A), the control clock signal bar φ₁The L level signal is input to the switch circuit 43R and the switch circuit 45R (FIG. 8B). On the other hand, the time Tb and Td2 consumed in the preamplifier 34 and the output buffer 35 which are column-related operation circuits of the MOS-DRAM 42, that is, the operation time Tb and Td2 of the preamplifier 34 and the output buffer 35 (FIG. 8A). ) Control clock signal bar φ₂The L level signal is input to the switch circuit 43C and the switch circuit 45C (FIG. 8C).
[0103]
Accordingly, when the input buffer 26, the latch circuit 27, the N-stage buffer gate 39, the row decoder 29, and the word driver 30 which are row-related operation circuits of the MOS-DRAM 42 are operated, the switch circuit 43R and the switch circuit 45R supply power. Potential V_ccAnd ground potential V_ssIs applied to the back gates of the pMOS-FETs and nMOS-FETs of the above-described operation circuits. At this time, each pMOS-FET and each nMOS-FET is supplied with a power supply potential V V to each back gate._ccHigher potential V_ppAnd ground potential V_ssLower potential V_bbThe threshold potential has a smaller absolute value than when the voltage is applied, and the subthreshold current increases, but the switching speed is higher.
[0104]
On the other hand, when the input buffer 26, the latch circuit 27, the N-stage buffer gate 39, the row decoder 29, and the word driver 30 do not operate, the switch circuit 43R and the switch circuit 45R receive the power supply potential V._ccHigher potential V_ppAnd ground potential V_ssLower potential V_bbAre applied to the back gates of the pMOS-FETs and nMOS-FETs of the above-described operation circuits. At this time, each pMOS-FET and each nMOS-FET is supplied with a power supply potential V V to each back gate._ccAnd ground potential V_ssThe threshold potential has a larger absolute value than when the voltage is applied, and the subthreshold current is smaller.
[0105]
Similarly, when the preamplifier 34 and the output buffer 35, which are column-related operation circuits of the MOS-DRAM 42, are operated, the switch circuit 43C and the switch circuit 45C receive the power supply potential V._ccAnd ground potential V_ssAre applied to the back gates of the pMOS-FETs and nMOS-FETs of the above-described operation circuits. At this time, each pMOS-FET and each nMOS-FET is supplied with a power supply potential V V to each back gate._ccHigher potential V_ppAnd ground potential V_ssLower potential V_bbThe threshold potential has a smaller absolute value than when the voltage is applied, and the subthreshold current increases, but the switching speed is higher.
[0106]
On the other hand, when the output buffer 35 does not operate, the switch circuit 43C and the switch circuit 45C receive the power supply potential V_ccHigher potential V_ppAnd ground potential V_ssLower potential V_bbAre applied to the back gates of the pMOS-FETs and nMOS-FETs of the above-described operation circuits. At this time, each pMOS-FET and each nMOS-FET is supplied with a power supply potential V V to each back gate._ccAnd ground potential V_ssThe threshold potential has a larger absolute value than when the voltage is applied, and the subthreshold current is smaller.
[0107]
Example 3
FIG. 9 is a block diagram showing a configuration of one embodiment of a memory cell constituting the MOS-DRAM according to the seventh and eighth inventions. The nMOS FET 37 and the capacitor 50 are connected by the source of the FET 37 and one electrode of the capacitor 50, the word line WL is connected to the gate of the FET 37, the bit line BL is connected to the drain, and the cell plate 51 is connected to the other electrode of the capacitor 50. Each is connected. The back gate of the FET 37 has a back gate bias potential V from the voltage supply means 48b._bb2Alternatively, the potential V from the voltage supply means 48a_bb1(V_bb1<V_bb2And The switch circuit 36 for switching to) is connected.
[0108]
FIG. 10 is a circuit diagram showing a configuration example of the switch circuit 36, which is substantially the same as the circuit diagram of the switch circuit 10 shown in FIG. The voltage supply means 13 in FIG._SS, The clock signal generator 14, the control clock signal bar φ, the level shift circuit 10a, and the changeover switch 10b are respectively connected to the output potential V of the voltage supply means 48a and voltage supply means 48b in FIG._bb2, Clock signal generator 49, external RAS (Row Address Strobe) signal (external row selection signal) ex. This corresponds to the RAS, level shift circuit 36a, and changeover switch 36b, and voltage supply means 48b is added to FIG.
In switch circuit 36, the external RAS signal ex. When the RAS H level signal is input from the clock signal generator 49, the potential V_bb1Is output and the external RAS signal ex. When the RAS L level signal is input, the potential V_bb2Is output. Other operations are the same as those of the switch circuit 10 shown in FIG.
[0109]
The configuration of one embodiment of the MOS-DRAM using the memory cell 38 having such a configuration is a block diagram showing the configuration of the MOS-DRAM of the semiconductor circuit according to the fifth and sixth inventions shown in FIGS. It is substantially the same. In the seventh and eighth inventions, a switch circuit 36, a voltage supply means 48a, and a voltage supply means 48b are added to the structure of the above-described fifth and sixth inventions.
In the MOS-DRAM 42 having such a configuration, the inverted signal bar ex. Of the external row address signal and the external RAS signal (external row selection signal). After the RAS L level signal is input to the input buffer 26, the row decoder 29 operates the word line WL.₀~ WL_mIs selected. Selected word line WL₀~ WL_mIs given an H level signal by the word driver 30, and the word line WL₀~ WL_mWhen the upper FET 37 is turned on, the charge of the capacitor 50 is charged / discharged through the bit line BL, whereby writing or refresh / reading is performed.
[0110]
On the other hand, the inverted signal bar ex. Of the external RAS signal. When the RAS L level signal is input to the clock signal generator 49, the clock signal generator 49 generates the external RAS signal ex. The RAS H level signal is output to the switch circuit 36. The switch circuit 36 receives the external RAS signal ex. When the RAS H level signal is input, the output is the potential V_bb2(V_bb2<0) to lower potential V_bb1The back gate bias potential of the FETs 37 constituting all the memory cells 38 of the memory cell array 33 is changed to the potential V._bb2(V_bb2<0) to lower potential V_bb1Switch to.
At this time, the absolute value of the threshold potential of the FETs 37 constituting all the memory cells 38 is the potential V_bb2Becomes larger than when applied to the back gate, and subthreshold leakage is reduced.
Therefore, when the DRAM 42 is in the active state and the peripheral circuit and the bit line BL are in the active state, the subthreshold leak, which is the main leak at that time, can be reduced. The frequency can be lowered.
[0111]
Inverted signal bar ex. Of external RAS signal (external row selection signal) to DRAM 42. When the RAS H level signal is input to the input buffer 26, the DRAM 42 becomes inactive.
On the other hand, the inverted signal bar ex. Of the external RAS signal. When the RAS H level signal is input to the clock signal generator 49, the clock signal generator 49 generates the external RAS signal ex. The RAS L level signal is output to the switch circuit 36. The switch circuit 36 receives the external RAS signal ex. When the RAS L level signal is input, the output is the potential V_bb1To potential V_bb2And the back gate bias potential of the FET 37 constituting all the memory cells 38 of the memory cell array 33 is changed to the potential V._bb1To potential V_bb2Switch to.
[0112]
At this time, the absolute value of the threshold potential of the FETs 37 constituting all the memory cells 38 is the potential V_bb2Lower potential V_bb1Is smaller than when applied to the back gate, and junction leakage is reduced.
Therefore, when the DRAM 42 is in an inactive state and the peripheral circuit and the bit line BL are in the standby state, junction leak, which is the main leak at that time, can be reduced. , Can reduce the frequency.
[0113]
Even in the case of a DRAM using a self-refresh memory cell that can be refreshed in the memory cell, the self-refresh state is the same as that in the pause refresh. be able to.
Further, the voltage supply means in the MOS-DRAM according to the fifth to eighth inventions described above need not be a circuit provided in the MOS-DRAM, and the potential applied from the outside of the MOS-DRAM -It may be a terminal that relays into the DRAM.
[0114]
Example 4
FIG. 11 is a sectional structural view showing another embodiment of the logic circuit constituting the semiconductor circuit according to the present invention, and corresponds to FIG. FIG. 12 is a plan view of this. In this embodiment, an SOI structure nMOS and pMOS-FET are arranged in parallel on a Si substrate. SiO on Si substrate 61₂Layer 62 is formed. The source / drain region of pMOS-FETQ21 is p⁺Layers 63 and 64 are formed, with n in between^-A channel layer 65 is formed. Between pMOS-FETQ21 and nMOS-FETQ22 is SiO₂A layer 71 is formed and the elements are isolated by the LOCOS method. The source / drain region of the nMOS-FET Q22 is n⁺Layers 66 and 67 are formed, with p between them^-A channel layer 68 is formed. The power supply potential V is applied to the source of the pMOS-FET Q21._ccIs applied, and the ground potential V is applied to the source of the nMOS-FET Q22._ssIs applied.
[0115]
N separated from the source and drain by the gate electrode 69 as shown in FIG.^-The channel layer 65 is connected to a switch circuit 11 similar to that shown in FIGS. 1 and 3, and a body bias potential Vbody-n is applied from the switch circuit 11. The switch circuit 11 supplies the body bias potential Vbody-n to the power supply potential V_ccOr boosted potential V_ppYou can switch to In addition, p separated from the source and drain by the gate electrode 70^-The channel layer 68 is connected to a switch circuit 10 similar to that shown in FIGS. 1 and 2, and a body bias potential Vbody-p is applied from the switch circuit 10. The switch circuit 10 sets the body bias potential Vbody-p to the ground potential V._ssOr negative potential V_bbYou can switch to
[0116]
N^-The gate electrode 69 and p of the pMOS-FET Q21 formed on the channel layer 65^-An input signal is supplied to the gate electrode 70 of the nMOS-FET Q22 formed on the channel layer 68. An output signal is output from the drain of the pMOS-FET Q21 and the drain of the nMOS-FET Q22.
[0117]
The operation of the logic circuit configured as described above will be described.
When this logic circuit does not operate, an H level signal of the inverted control clock signal bar φ is input from the clock signal generator 14 to the switch circuits 10 and 11, and the ground potential V is supplied from the switch circuit 10._ssLower potential V_bb(<0) is supplied from the switch circuit 11 to the power supply potential V_ccHigher potential V_ppAre output as the body bias potential Vbody-p and the body bias potential Vbody-n of the nMOS-FET Q22 and pMOS-FET Q21, respectively. At this time, the nMOS-FET Q22 and the pMOS-FET Q21 are connected to the ground potential V_ss, Power supply potential V_ccThe threshold potential has a larger absolute value than when the voltage is applied, and the subthreshold current is smaller.
[0118]
Conversely, when the logic circuit operates, the L level signal of the inverted control clock signal bar φ is input from the clock signal generator 14 to the switch circuits 10 and 11, and the ground potential V is supplied from the switch circuit 10._ssHowever, the switch circuit 11 supplies the power supply potential V_ccAre output as the body bias potential Vbody-p and the body bias potential Vbody-n of the nMOS-FET Q22 and pMOS-FET Q21, respectively. At this time, the nMOS-FET Q22 and the pMOS-FET Q21 connect the ground potential V to each channel layer._ssLower potential V_bbAnd power supply potential V_ccHigher potential V_ppThe threshold potential has a smaller absolute value than when the voltage is applied, and the subthreshold current increases, but the switching speed is higher.
[0119]
From input node IN to H level (power supply potential V_cc) Is input, the pMOS-FET Q21 is turned off, the nMOS-FET Q22 is turned on, and the L level (ground potential V) is set via the nMOS-FET Q22._ss= 0V) is output from the output node OUT.
On the other hand, from input node IN to L level (ground potential V_ss= 0V) is input, the pMOS-FET Q21 is turned on, the nMOS-FET Q22 is turned off, and the H level (power supply potential V is set via the pMOS-FET Q21._cc) Is output from the output node OUT.
[0120]
As described above, in this embodiment, both high-speed switching characteristics and small subthreshold current characteristics can be achieved.
Further, in the element configuration shown in FIG. 4, since the bias voltage of the bulk structure well having a relatively large capacity is changed, the switching time is relatively long and the accompanying charge / discharge current is relatively large. However, in the element configuration shown in FIG.^-Channel layer 65 and p^-Since the capacitance of the channel layer 68 is smaller than that of the well described above, the switching time can be shortened, and the accompanying charge / discharge current can also be made relatively small. Furthermore, by fixing the body voltage, the kink of the SOI transistor is eliminated and the withstand voltage is improved.
[0121]
Example 5 FIG.
FIG. 13 is a cross-sectional structure diagram showing still another embodiment of the logic circuit constituting the semiconductor circuit according to the present invention. In this embodiment, element isolation between the pMOS-FET Q21 and the nMOS-FET Q22 is performed by the field shield (FS) method instead of the LOCOS method. That is, p of pMOS-FETQ21⁺Both outer sides of the layers 63 and 64 are formed by forming FS layers 74 and 74 made of polysilicon and applying 0 V to turn off the channel.^-Layers 72 and 73 are formed. NMOS-FET Q22 n⁺The outer sides of the layers 66 and 67 are turned off by forming a FS layer 74 and 74 and applying a negative bias to turn off the channel.^-Layers 75 and 76 are formed. n^-Layer 73, p^-P between layers 75⁺Layer 77 is formed.
[0122]
n^-Channel layer 65 and n^-A body bias potential Vbody-n is applied to the layers 72 and 73 from the switch circuit 11. P⁺Layer 77, p^-Channel layer 68 and p^-A body bias potential Vbody-p is applied to the layers 75 and 76 from the switch circuit 10. The power supply potential V is applied to the FS layers 74 and 74 of the pMOS-FET Q21._ccIs applied, and the ground potential V is applied to the FS layers 74 and 74 of the nMOS-FET Q22._ssIs applied. Other configurations are the same as those shown in FIG. 11, and the description thereof will be omitted by assigning the same reference numerals.
[0123]
Also in this embodiment, the same effect as that of the above-described embodiment can be obtained. In this embodiment, the layout for the body bias potential as shown in FIG.^-Layer 72, 73 or p^-The potential can be fixed by the layers 75 and 76.
N^-Layer 73, p^-N between layers 75⁺Forming a layer, this n⁺The body bias potential Vbody-n may be applied to the layer.
[0124]
Example 6
FIG. 14 is a cross-sectional structure diagram showing still another embodiment of the logic circuit constituting the semiconductor circuit according to the present invention. In this embodiment, element isolation is performed by the FS method and the LOCOS method. That is, p shown in FIG.⁺Change to layer 77 SiO₂Layer 71 is formed. And n^-Channel layer 65 and n^-A body bias potential Vbody-n is applied to the layers 72 and 73 from the switch circuit 11. P^-Channel layer 68 and p^-A body bias potential Vbody-p is applied to the layers 75 and 76 from the switch circuit 10. Other configurations are the same as those shown in FIG. 13, and the description thereof will be omitted by assigning the same reference numerals.
The present invention can also be applied to the case where element isolation is performed by the FS method and the LOCOS method as described above, and the same effects as those of the above-described embodiments can be obtained.
[0125]
Example 7
FIG. 15 is a cross-sectional structure diagram showing still another embodiment of the logic circuit constituting the semiconductor circuit according to the present invention. In this embodiment, an nMOS-FET Q23 having the same configuration as that of the nMOS-FET Q22 is formed instead of the pMOS-FET Q21, and the nMOS-FET is arranged side by side. nMOS-FET between Q22 and Q23 is n⁺Layer 78 is formed. FS layers 74, 74, 74, 74 of nMOS-FET Q22, Q23 and p of nMOS-FET Q22^-Layers 75, 76 and p^-The channel layer 68 has a ground potential V_ssIs applied and n⁺Layer 78 has a power supply potential V_ccIs applied. p of nMOS-FETQ23^-Layers 75, 76 and p^-The switch circuit 10 is connected to the channel layer 68. Other configurations are the same as those shown in FIG. 13, and the description thereof will be omitted by assigning the same reference numerals. The present invention can also be applied to the case where such nMOS-FETs are juxtaposed, and the same effects as those of the above-described embodiments can be obtained.
[0126]
In each of the embodiments described above, the power supply potential V_cc<Potential V_pp, Potential V_bb<Ground potential V_ss, Potential V_bb1<Potential V_bb2Are described in terms of relative power supply potential V_cc> Potential V_pp, Potential V_bb> Ground potential V_ss, Potential V_bb1> Potential V_bb2However, the same can be described for each.
[0127]
Example 8 FIG.
FIG. 16 is a circuit diagram showing Example 8 of the semiconductor circuit according to the present invention (23rd invention). In FIG. 16, three inverters I constituted by FETs having a bulk structure in which wells are formed.₁₁, I₁₂, I₁₃Shows the case where are connected in series. Inverter I₁₁Is the power line V_cc(Power supply potential: V_cc), Grounding wire V_ss(Ground potential: V_ss), A pMOS FET Q81 and an nMOS FET Q82 are connected in series. Similarly, inverter I₁₂(I₁₃) Is the power line V_cc, Ground wire V_ssA pMOS FET Q83 (Q85) and an nMOS FET Q84 (Q86) are connected in series.
[0128]
The gates of the pMOS FET Q81 and the nMOS FET Q82 are connected, and this connection point is used as the input node IN. The drains of the pMOS FET Q81 and the nMOS FET Q82 are connected, and the connection point is the inverter I₁₂The pMOS FET Q83 and the nMOS FET Q84 are connected to the gate connection point. Similarly, the connection point of the drains of the pMOS FET Q83 and the nMOS FET Q84 is the inverter I₁₃The pMOS FET Q85 and the nMOS FET Q86 are connected to the gate connection point of the pMOS FET Q85, and the drain connection point of the pMOS FET Q85 and the nMOS FET Q86 is the output node OUT.
[0129]
The back gates of the pMOS FETs Q81 and Q85 are connected to the power supply potential V_ccAnd potential V_ppThe back gate of the FET Q83 is the same power source line V as the source._ccIt is connected to the. The back gates of the nMOS FETs Q82 and Q86 are the same ground line V as the source._ssThe back gate of the FET Q84 is connected to the ground potential V_ssAnd potential V_bbIs connected to a switch circuit 10 for switching between and.
[0130]
In this embodiment, an H level clock signal is input to the input node IN during standby. The back gate of the pMOS FETs Q81 and Q85 is supplied from the switch circuit 11 to the potential V_ppIs applied, and the power supply potential V is applied to the back gate of the FET Q83._ccIs applied. The ground potential V is applied to the back gates of the nMOS FETs Q82 and Q86._ssIs applied to the back gate of the FET Q84 from the switch circuit 10 to the potential V._bbIs applied.
[0131]
On the other hand, when active, a clock signal at L level is input to the input node IN. The power supply potential V is supplied from the switch circuit 11 to the back gates of the FETs Q81 and Q85._ccIs applied, and the power source potential V that is the same as the source potential is applied to the back gate of the FET Q83._ccIs applied. The ground potential V which is the same as the source potential is applied to the back gates of the FETs Q82 and Q86._ssIs applied to the back gate of the FET Q84 from the switch circuit 10 to the ground potential V._ssIs applied.
[0132]
By controlling the potential applied to the back gate in this way, the threshold voltages of the pMOS FETs Q81 and Q85 that are off during standby become larger than the threshold voltage during active, and are off during standby. The threshold voltage of the nMOS FET Q84 is larger than the threshold voltage when active. Therefore, it is possible to reduce the subthreshold current flowing in the FET that is turned off during standby. High-speed operation in the inverter array can be realized by performing threshold scaling for the low-voltage circuit.
[0133]
Example 9
FIG. 17 is a circuit diagram showing Example 9 of the semiconductor circuit according to the present invention (Invention 23). In FIG. 17, four inverters I composed of SOI structure FETs are used.₁, I₂, I_Three, I_FourShows the case where are connected in series. Inverter I₁Is the power line V_cc(Power supply potential: V_cc), Grounding wire V_ss(Ground potential: V_ss), A pMOS FET Q31 and an nMOS FET Q32 are connected in series. Similarly, inverter I₂(I_Three, I_Four) Is the power line V_cc, Ground wire V_ssA pMOS FET Q33 (Q35, Q37) and an nMOS FET Q34 (Q36, Q38) are connected in series.
[0134]
The gates of the pMOS FET Q31 and the nMOS FET Q32 are connected, and this connection point is used as the input node IN. The drains of the pMOS FET Q31 and the nMOS FET Q32 are connected, and the connection point is the inverter I₂The pMOS FET Q33 and the nMOS FET Q34 are connected to the gate connection point. Similarly, the connection point between the drains of the pMOS FET Q33 and the nMOS FET Q34 is the inverter I_ThreePMOS FET Q35 and nMOS FET Q36 are connected to the gate connection point, and the drain connection point of the pMOS FET Q35 and nMOS FET Q36 is the inverter I_FourThe pMOS FET Q37 and the nMOS FET Q38 are connected to the gate connection point. The connection point of the drains of the pMOS FET Q37 and the nMOS FET Q38 is the output node OUT.
[0135]
The body of the pMOS FETs Q31 and Q35 (including the channel layer and the channel off layer below the FS layer) is the same power source line V as the source._ccNMOS FETs Q34 and Q38 have the same ground line V as the source._ssIt is connected to the. The bodies of the pMOS FETs Q33 and Q37 have a potential V_pp1Or potential V_pp2(V_pp1> V_pp2) Is selectively connected to the switch circuit 81, and the bodies of the nMOS FETs Q32 and Q36 have the potential V_bb1Or potential V_bb2(V_bb1<V_bb2) Is selectively connected to a switch circuit 82.
[0136]
The switch circuit 81 is supplied with the potential V by the voltage supply means 83._pp1Is supplied by the voltage supply means 84._pp2And an inverted clock signal bar φ is supplied from the clock signal generation circuit 85. The switch circuit 82 is supplied to the potential V by the voltage supply means 86._bb1Is supplied, and the voltage V_bb2And an inverted clock signal bar φ is supplied from the clock signal generation circuit 85. The circuit including the switch circuits 81, 82, the voltage supply means 83, 84, 86, 87, and the clock signal generation circuit 85 is referred to as the substrate (body) bias switching circuit 88.
[0137]
The switch circuit 82 is connected to the external RAS signal ex. RAS is the same as the clock signal (φ or bar φ) generated by the clock signal generation circuit 85. The output side of the changeover switch (36b) is connected to the bodies of the nMOS FETs Q34 and Q38. The potential V_bb1Or potential V_bb2Either of the ground potential V_ssAnd the potential V_bb2To ground potential V_ssThen, the configuration is the same as that shown in FIG. At this time V_bb1<V_bb2Must.
[0138]
The switch circuit 81 replaces the voltage supply means 15 shown in FIG._ppV potential_pp1And the power supply potential V_ccIs obtained from the voltage supply means 84._pp2do it. The potential V_pp1Or potential V_pp2Either of the power supply potential V_ccAnd the potential V_pp2Power supply potential V_ccThen, the configuration is the same as that shown in FIG. At this time V_pp1> V_pp2Must.
[0139]
The operation of the semiconductor circuit configured as described above will be described.
The input signal input from the input node IN during standby is at L level, and the body bias potentials of the FETs Q31, Q34, Q35, and Q38 that are turned on during standby are the same as the source potential. The body bias potential of the nMOS FETs Q32 and Q36 which are turned off during standby is the potential V._bb1The body bias potentials of the pMOS FETs Q33 and Q37 are the potential V_pp1It is.
[0140]
When active, the input signal input from the input node IN becomes H level, and the FETs Q32, Q33, Q36, and Q37 are turned on. At this time, the body of the nMOS FETs Q32 and Q36 is connected to the potential V by the substrate (body) bias switching circuit 88._bb2Is applied to the body of the pMOS FETs Q33 and Q37 by a substrate (body) bias switching circuit 88._pp2Is applied. The body bias potentials of the FETs Q31, Q34, Q35, and Q38 that are turned off are the same as the source potential.
[0141]
As in the first embodiment, during standby, the body bias potential of the nMOS FET is set lower than that during activation, and the body bias potential of the pMOS FET is set higher than that during activation to increase the threshold voltage. Thereby, the subthreshold current can be reduced. In addition, since the threshold voltage is reduced when active, the switching speed of the inverter train can be increased.
[0142]
In this embodiment, the body bias potentials of all the FETs constituting the inverter are not controlled, but only the FETs Q32, Q33, Q36, and Q37 that are turned off during standby are connected to the substrate (body) bias switching circuit 88. Is controlling. Therefore, the current consumption required for switching the body bias potential is half that for controlling the body bias potential of all FETs. The body bias potential switching speed is also high.
[0143]
If the inverter array is manufactured in a bulk structure in which wells are formed as shown in FIG. 4, there are four types of substrate potentials, so four wells are required. In this case, there is a problem that the layout area is increased due to separation between wells or the like, and charge / discharge with respect to the parasitic capacitance of the well is large. However, such an issue does not occur when the inverter array is made of MOSFETs having an SOI structure as shown in FIG. Therefore, when this embodiment is applied to an inverter array composed of MOSFETs having an SOI structure, a good effect can be obtained. As described above, a logic circuit which has a low threshold voltage and a small standby current (subthreshold current) and which can operate at high speed can be realized.
[0144]
Example 10
FIG. 18 is a circuit diagram showing Example 10 of the semiconductor circuit according to the present invention (Inventions 23 and 26). In this embodiment, in place of the pMOS FETs Q31 and Q35 (for example, threshold voltage: 0.7 V) in the ninth embodiment, pMOS FETs Q41 and Q45 having a threshold voltage smaller than these (for example, 0.3 to 0.4 V) are used. Further, in place of the nMOS FETs Q34 and Q38 (for example, threshold voltage: 0.7V) in the ninth embodiment, nMOS FETs Q44 and Q48 having a smaller threshold voltage (for example, 0.3 to 0.4 V) are used. Other configurations are the same as those shown in FIG. A bulk-structure FET may be used.
[0145]
In this embodiment, since the threshold voltages of the FETs Q41, Q44, Q45, and Q48 that are turned on when active are reduced, current flows instantaneously at the time of transition from standby to active. Therefore, a switching operation faster than that in the ninth embodiment is possible.
[0146]
Example 11.
FIG. 19 is a circuit diagram showing Example 11 of the semiconductor circuit according to the present invention (24th and 25th inventions). In this embodiment, four inverters I using an MT-MOS structure are used._Five, I₆, I₇, I₈Indicates. Inverter I_FiveThe connection point of the gates of the pMOS FET Q51 and the nMOS FET Q52 is the input node IN, and the connection point of the drains of the pMOS FET Q51 and the nMOS FET Q52 is the inverter I₆The pMOS FET Q53 and the nMOS FET Q54 are connected to the gate connection point. Similarly, the connection point of the drains of the pMOS FET Q53 and the nMOS FET Q54 is the inverter I₇PMOS FET Q55 and nMOS FET Q56 are connected to the gate connection point, and the pMOS FET Q55 and nMOS FET Q56 drain connection point is connected to the inverter I.₈The pMOS FET Q57 and the nMOS FET Q58 are connected to the gate connection point. The connection point between the drains of the pMOS FET Q57 and the nMOS FET Q58 is the output node OUT.
[0147]
The sources of pMOS FETs Q51, Q53, Q55, and Q57 are the sub power line V_cc1NMOS FETs Q52, Q54, Q56, Q58 are connected to the sub-ground line V_ss1It is connected to the. Sub power line V_cc1Is supplied with the inverted clock signal bar φ at its gate and the power supply potential V_ccIs supplied to the body (back gate) via a pMOS FET Q59._ccConnected with. Sub ground wire V_ss1Is supplied with the clock signal φ to the gate and ground potential V_ssIs supplied to the body (back gate) through an nMOS FET Q60._ssConnected with. The threshold voltage of the FETs Q59 and Q60 is the inverter I_Five, I₆, I₇, I₈It is larger than the threshold voltage of FETs Q51, Q52, Q53, Q54, Q55, Q56, Q57, and Q58.
[0148]
The body (back gate) of the pMOS FETs Q51, Q53, Q55, and Q57 is connected to the switch circuit (81) of the substrate (body) bias switching circuit 88, and the body (back) of the nMOS FETs Q52, Q54, Q56, and Q58. The gate) is connected to the switch circuit (82) of the substrate (body) bias switching circuit 88.
[0149]
In the semiconductor circuit configured as described above, the FETs Q59 and 60 are turned off during standby. As a result, the sub power line V_cc1Is the power supply potential V_ccIs no longer given, and the sub-ground line V_ss1Has a ground potential V_ssWill not be given. Further, the potential V is applied to the body (back gate) of the pMOS FETs Q51, Q53, Q55, and Q57._pp1Is applied to the body (back gate) of the nMOS FETs Q52, Q54, Q56, and Q58._bb1Is applied.
[0150]
When active, FETs Q59 and 60 are turned on. As a result, the source of the pMOS FETs Q51, Q53, Q55, Q57 is connected to the sub power line V._cc1Through the power supply potential V_ccAnd the source of the nMOS FETs Q52, Q54, Q56, and Q58 is connected to the sub-ground line V_ss1Through the ground potential V_ssIs given. Further, the potential V is applied to the body (back gate) of the pMOS FETs Q51, Q53, Q55, and Q57._pp2Is applied to the body (back gate) of the nMOS FETs Q52, Q54, Q56, and Q58._bb2Is applied.
[0151]
In the present invention, a current flows through the inverter train and the sub power line V_cc1Potential, sub-ground line V_ss1Even if a potential sag occurs, the FET body (back gate) bias potential is controlled so as to increase the threshold voltage during standby, thereby preventing switching delays and logic changes. be able to.
[0152]
Example 12.
FIG. 20 is a circuit diagram showing Example 12 of the semiconductor circuit according to the present invention (23rd and 25th). In this embodiment, the body (back gate) of the pMOS FETs Q51 and Q55 shown in FIG._ccThe body (back gate) of only the pMOS FETs Q53 and Q57 is connected to the substrate (body) bias switching circuit 88. The body (back gate) of the nMOS FETs Q54 and Q58 shown in FIG._ssThe body (back gate) of only the nMOS FETs Q52 and Q56 is connected to the substrate (body) bias switching circuit 88. Other configurations are the same as those shown in FIG. 19, and the description thereof will be omitted by attaching the same reference numerals.
[0153]
In this embodiment, only the substrate bias potentials of the FETs Q52, Q53, Q56, and Q57 that are turned off during standby are variable. As a result, the number of FETs whose substrate bias potential is changed by the substrate (body) bias switching circuit 88 is half that in the case of the eleventh embodiment, so that the power consumption required for switching the substrate bias potential can be reduced to ½. And can be switched at high speed.
[0154]
Example 13.
FIG. 21 is a circuit diagram showing Embodiment 13 of the semiconductor circuit according to the present invention (27th invention), and shows a case where the present invention is applied to the word driver shown in FIG. The word driver WD is connected to the power supply line V connected to the boost power supply._pp2(Potential: V_pp2), A pMOS FET Q61 and an nMOS FET Q62 are connected in series between the ground, a decoder signal X is input to the gates of the pMOS FET Q61 and the nMOS FET Q62, and a drain connection point of the pMOS FET Q61 and the nMOS FET Q62 is connected to the drain. A word line WL is connected. The n word drivers WD having such a configuration are arranged in parallel in the vertical direction and m columns in the horizontal direction (WD).₁₁~ WD_mn).
The body (back gate) of the pMOS FET Q61 of each word driver WD is connected to the switch circuit 81 similar to the above-described embodiment.
[0155]
In the semiconductor circuit having such a configuration, the body (back gate) bias potential of the pMOS FET Q61 is set to the potential V during standby by the switch circuit 81._pp1And When active, the potential V_pp2(V_pp1> V_pp2) And the selected word driver WD (for example, word driver WD)₁₁) To decoder signal X₁Is input, the word line WL becomes active.
Also in this embodiment, it is possible to realize a DRAM with a small standby current (subthreshold current) flowing during standby.
[0156]
Example 14.
FIG. 22 is a circuit diagram showing Embodiment 14 of the semiconductor circuit according to the present invention (28th invention), and shows a case where a hierarchical word driver is realized by using the present invention. The word drivers WD arranged in the vertical direction shown in FIG. 21 are defined as word driver columns B1, B2,. The body (back gate) of the pMOS FET Q61 is connected to the switch circuit 81 for each word driver column B. Each switch circuit 81 is supplied with potential V from voltage supply means 83 and 84._pp1, V_pp2Is given. Further, the output signals of NOR circuits N1, N2,... Nm that receive the clock signal φ that is L level when active and the column selection signal K for selecting the word driver column B are supplied to each switch circuit 81. There is. Other configurations are the same as those shown in FIG. 21, and the description thereof will be omitted by assigning the same reference numerals.
[0157]
In the semiconductor circuit having such a configuration, at the time of standby, the clock signal φ and the column selection signals K1, K2,... Km are at the H level, and the potential V is applied to the body (back gate) of the pMOS FET Q61._pp1Apply. As a result, the threshold voltage of the pMOS FET Q61 increases, and almost no subthreshold current flows.
[0158]
When active, the clock signal becomes L level, and the selected word driver WD (eg, word driver WD) is selected.₁₁The column selection signal K1 applied to the switch circuit 81 connected to () becomes L level. The other column selection signals K2,... Km are at the H level. The decoder signal X is then sent to the pMOS FET Q61.₁Is input, the word line WL rises. When active, the threshold voltage of the pMOS FET Q61 of the selected word driver WD becomes small, so that the word line WL rises at high speed.
[0159]
In this embodiment, it is only necessary to raise the source potential of only the word driver column B including the selected word driver WD, so that the rise time of the word line WL can be shortened compared to the twelfth embodiment.
[0160]
Examples 10 to 14 may be applied to either a bulk structure or an SOI structure. However, the control potential is the back gate bias potential in the case of the bulk structure, and the body bias potential in the case of the SOI structure.
[0161]
【The invention's effect】
According to the semiconductor circuit of the first invention of the present invention, the switching characteristic and subthreshold current characteristic of the MOS-FET can be made variable by switching the absolute value of the threshold potential of the MOS-FET. A semiconductor circuit composed of a MOS-FET that can achieve both switching characteristics and small subthreshold current characteristics can be realized.
[0162]
  According to the semiconductor circuit of the second invention,MOS-FETAccording to the operation mode ofsemiconductorSince the absolute value of the threshold potential of the MOS-FET constituting the circuit is switched, when the MOS-FET does not operate, the MOS-FET has a small subthreshold current characteristic. When the MOS-FET operates, the MOS-FET is High-speed switching characteristics can be obtained.
[0163]
  According to the semiconductor circuit of the third invention, when the MOS-FET operates, the absolute value of the threshold potential is reduced, and when the MOS-FET does not operate, the absolute value of the threshold potential is increased. A semiconductor circuit composed of a MOS-FET that can achieve both switching characteristics and small subthreshold current characteristics can be realized.In addition, according to the semiconductor circuit of the fourth invention, the switch circuit can be composed of one conductivity type MOS-FET and another conductivity type MOS-FET.
[0172]
  First5 shotsAccording to the semiconductor circuit according to Ming, when MOS-FETs constitute an inverter array, the back gate bias voltage of all the MOS-FETs.PlaceFast switching characteristics and small subthreshold current characteristics can be achieved at half power compared to the switching configuration.
[0173]
  First6, 7According to the semiconductor circuit of the present invention, the inverter array is connected to the power source via a switching element, for example, a MOS-FET having a high threshold voltage, and grounded via a switching element (for example, a MOS-FET having a high threshold voltage). Therefore, if the switching element is turned off during standby, the current path between the power source and the ground can be cut off. Reduction of the subthreshold current is realized.
[0174]
  First8According to the semiconductor circuit of the present invention, among the MOS-FETs constituting the inverter array, the threshold voltage of the MOS-FET that is turned on during standby is made smaller than the threshold voltage of the MOS-FET that is turned on during standby. When the state shifts from the active state to the active state, the current in these MOS-FETs can be increased quickly, and the switching characteristics are improved.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a complementary MOS inverter showing an example of a logic circuit constituting a semiconductor circuit according to first to fourth inventions.
FIG. 2 is a circuit diagram showing an example of a switch circuit shown in FIG.
FIG. 3 is a circuit diagram showing an example of a switch circuit shown in FIG. 1;
4 is a cross-sectional structure diagram showing a well structure of the complementary MOS inverter shown in FIG. 1. FIG.
FIG. 5 is a block diagram showing a configuration of an example of a MOS-DRAM according to fifth and sixth inventions;
FIG. 6 is a block diagram showing a configuration of an example of a MOS-DRAM according to fifth and sixth inventions;
7 is a timing chart showing a breakdown of the transmission time of an external RAS signal in each internal part of the MOS-DRAM shown in FIGS. 5 and 6. FIG.
FIG. 8 is a timing chart showing a relationship between a control clock signal and an external RAS signal in a MOS-DRAM.
FIG. 9 is a block diagram showing a configuration of one embodiment of a memory cell constituting a MOS-DRAM according to the seventh and eighth inventions;
10 is a circuit diagram showing a configuration example of the switch circuit shown in FIG. 9;
FIG. 11 is a cross-sectional structure diagram showing another embodiment of the logic circuit constituting the semiconductor circuit according to the present invention.
12 is a diagram showing a layout of a main part of the semiconductor circuit shown in FIG.
FIG. 13 is a cross-sectional structure diagram showing still another embodiment of the logic circuit constituting the semiconductor circuit according to the present invention.
FIG. 14 is a cross-sectional structure diagram showing still another embodiment of the logic circuit constituting the semiconductor circuit according to the present invention.
FIG. 15 is a sectional structural view showing still another embodiment of a logic circuit constituting a semiconductor circuit according to the present invention.
FIG. 16 is a circuit diagram showing a semiconductor circuit according to a twenty-third invention.
FIG. 17 is a circuit diagram showing another embodiment of the semiconductor circuit according to the twenty-third aspect of the invention;
FIG. 18 is a circuit diagram showing a semiconductor circuit according to a twenty-sixth aspect of the invention.
FIG. 19 is a circuit diagram showing a semiconductor circuit according to a twenty-fourth aspect of the invention.
FIG. 20 is a circuit diagram showing a semiconductor circuit according to the 23rd and 24th inventions.
FIG. 21 is a circuit diagram showing a semiconductor circuit according to a twenty-seventh aspect of the present invention.
FIG. 22 is a circuit diagram showing a semiconductor circuit according to a twenty-eighth aspect of the invention.
FIG. 23 is a circuit diagram showing a complementary MOS inverter used in a conventional semiconductor circuit.
FIG. 24 is a cross-sectional structure diagram schematically showing a structure example of a conventional memory cell used in a DRAM.
FIG. 25 is a circuit diagram showing a conventional CMOS circuit using MT-MOS when the logic circuit is an inverter array.
FIG. 26 is a circuit diagram showing a conventional word driver.
FIG. 27 is a circuit diagram showing a word driver having a conventional hierarchical configuration.
[Explanation of symbols]
1 Complementary MOS inverter 10, 11, 36, 43C, 43R, 45C, 45R, 81, 82 Switch circuit, 10a, 11a Level shift circuit, 10b, 11b changeover switch, 13, 15, 44C, 44R, 46C, 46R, 48a, 48b, 83, 84, 86, 87 Voltage supply means, 14 clock signal generator, 57 memory cells, 42 MOS-DRAM, 85 clock signal generation circuit, 88 substrate bias switching circuit, φ, φ₁, Φ₂  Control clock signal, V_cc  Power supply potential (normal back gate bias potential), V_ss  Ground potential (normal back gate bias potential), V_pp, V_bb, V_bb1, V_bb2  Potential from the voltage supply means, ex. RAS external row selection signal, I₁, I₂, I_Three, I_Four, I_Five, I₆, I₇, I₈, I₁₁, I₁₂, I₁₃  Inverter, WD word driver, B word driver string.

Claims

In a semiconductor circuit having a MOS-FET, a MOS-FET to be supplied with a first potential or a second potential as a back gate bias potential, and the MOS-FET with the first potential or the second potential as a back gate bias potential. Switching means for selectively giving to the FET,
The switching means includes a level shift circuit that outputs a signal for conversion to the first potential or the second potential, and a first shift circuit when the MOS-FET operates according to an output signal from the level shift circuit. A switch circuit that selectively applies a second potential having a larger absolute value than the first potential to the MOS-FET as a back gate bias potential when the MOS-FET does not operate ;
The switch circuit
A first MOS-FET and a second MOS-FET;
The first potential is applied to the source of the first MOS-FET, and the second potential is applied to the source of the second MOS-FET;
The drains of the first MOS-FET and a second MOS-FET includes a semiconductor circuit according to claim Thea Rukoto connected to the back gate of the MOS-FET.

In a semiconductor circuit having a MOS-FET, the first potential or the second potential is determined according to the MOS-FET to which the first potential or the second potential is to be applied as the back gate bias potential, and the operation mode of the MOS-FET. Switching means for selectively giving to the MOS-FET as a back gate bias potential,
The switching means includes a level shift circuit that outputs a signal for conversion to the first potential or the second potential, and a first shift circuit when the MOS-FET operates according to an output signal from the level shift circuit. A switch circuit that selectively applies a second potential having a larger absolute value than the first potential to the MOS-FET as a back gate bias potential when the MOS-FET does not operate ;
The switch circuit
A first MOS-FET and a second MOS-FET;
The first potential is applied to the source of the first MOS-FET, and the second potential is applied to the source of the second MOS-FET;
The drains of the first MOS-FET and a second MOS-FET includes a semiconductor circuit according to claim Thea Rukoto connected to the back gate of the MOS-FET.

In a semiconductor circuit having a MOS-FET, a clock signal generating means for generating a MOS-FET to be supplied with a first potential or a second potential as a back gate bias potential and a control clock signal for activating the MOS-FET And switching means for selectively applying the first potential or the second potential to the MOS-FET as a back gate bias potential according to the control clock signal,
The switching means includes a level shift circuit that outputs a signal for conversion to the first potential or the second potential, and a first shift circuit when the MOS-FET operates according to an output signal from the level shift circuit. A switch circuit that selectively applies a second potential having a larger absolute value than the first potential to the MOS-FET as a back gate bias potential when the MOS-FET does not operate ;
The switch circuit
A first MOS-FET and a second MOS-FET;
The first potential is applied to the source of the first MOS-FET, and the second potential is applied to the source of the second MOS-FET;
The drains of the first MOS-FET and a second MOS-FET includes a semiconductor circuit according to claim Thea Rukoto connected to the back gate of the MOS-FET.

The first MOS-FET of the switching circuit is a one conductivity type MOS-FET, the second MOS-FET of the switching circuit, according to claim 1, wherein the other conductivity type MOS-FET der Rukoto 4. The semiconductor circuit according to claim 3.

Further comprising an inverter string configured inverters are connected in series with one conductivity type MOS-FET and other conductivity type MOS-FET,
5. The semiconductor circuit according to claim 4, wherein a back gate of a MOS-FET that constitutes the inverter and is turned off during standby is connected to the switching means.

Before hearing converter columns, according to claim 5, characterized in that arranged between the sub-ground line is grounded via the sub power supply line and a switching element connected to a power source via a switching element Semiconductor circuit.

7. The semiconductor circuit according to claim 6, wherein the switching element is a MOS-FET having a threshold voltage larger than that of the MOS-FET constituting the inverter array , and is turned on when active.

Of MOS-FET constituting the inverter row, the threshold voltage during active MOS-FET in which the back gate is connected to said switching means, according to claim 5, characterized in that less than a threshold voltage in the standby Semiconductor circuit.