JP4065058B2

JP4065058B2 - Remote reset device

Info

Publication number: JP4065058B2
Application number: JP20322098A
Authority: JP
Inventors: 賢一五十嵐
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1998-07-17
Filing date: 1998-07-17
Publication date: 2008-03-19
Anticipated expiration: 2018-07-17
Also published as: JP2000035834A

Description

【０００１】
【発明の属する技術分野】
本発明は、有線で接続され遠隔からリセット制御が可能なリモートリセット装置に関する。
【０００２】
【従来の技術】
従来、リモートリセット装置は一般に、遠隔制御装置に適用される。図７は、従来のリモートリセット装置の構成例を示している。本従来例のリモートリセット装置は、上位ユニットのリセットワード送信部７１と、下位ユニットのメインＣＰＵ７２とから構成されている。この構成部のリセットワード送信部７１とメインＣＰＵ７２は、有線回線で接続されており、リセットワード送信部７１からのリセットコマンドをメインＣＰＵ７２が検知して、システムリセット信号を出力する。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記従来のリモートリセット装置においては、リセット専用の回線を設ける必要がある。また、リセットコマンド受信側のソフトが暴走した時に、誤って安易にシステムリセットをかけてしまうことが往々にして生じる。さらに、システムリセットをかけられない事態の生じる場合もある問題を有している。
【０００４】
本発明は、上記従来の問題を解決するものであり、ランニングコストが安くかつ信頼性の高い優れたリモートリセット装置を提供することを目的とする。
【０００５】
より詳細には、本発明は、データ回線を利用することにより新たな回線を設ける必要がなく、またハードウェアで回路を構成してソフト暴走時に勝手にシステムリセットがかけ難く、上位ユニットがリセット命令を出した時のみに確実に作動する、リモートリセット装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明は、上記問題点を解決するため、所定の割り込み要求に応じて予め定められたウィンドウ内にリセットコマンドを出力するＣＰＵと、リセットコマンドを受けシステムタイミングに同期したリセットワードを送信するＦＰＧＡと、を具備して構成され、ＣＰＵからＦＰＧＡへのリセットコマンドの書き込みタイミングが正しく行われた場合に、ＦＰＧＡからリセットワードの送出を行うように構成した。
【０００７】
この構成によれば、信頼性に優れたリモートリセット装置が得られる。
【０００８】
【発明の実施の形態】
請求項１記載のリモートリセット装置に関する発明は、所定の割り込み要求に応じて予め定められたウィンドウ内にリセットコマンドを出力するＣＰＵと、リセットコマンドを受けシステムタイミングに同期したリセットワードを送信するＦＰＧＡと、を具備する構成を採る。
【０００９】
この構成により、ランニングコストが安くかつ信頼性の高い優れたリモートリセット装置を得ることができる。
【００１０】
請求項２記載の発明では、上記のＦＰＧＡは、ハードロジック回路で構成されている。本構成により、ソフトの暴走を排除した信頼性の高いリセットワードの送信が可能となる。
【００１１】
請求項３記載の発明では、上記のリモートリセット装置は、ＣＰＵとＦＰＧＡとを有して構成された上位ユニットと、この上位ユニットと有線回線で接続され、且つリセットワードを受信してリセット信号を出力する下位ユニットと、により構成されている。本リモートリセット装置は、非同期データ回線を介してのリモートリセット装置として構成され、データ伝送用の回線以外にさらに回線を引かずに済む。
【００１２】
請求項４記載の発明では、上記の下位ユニットは、システムタイミングに同期し連続した所定数の数のリセットワードを受信した場合に、正規のコマンドであるとして、リセット信号を出力する構成を採る。本構成により、ソフトが暴走しても誤ってシステムリセットを出力せず、リセット命令を出したときのみ作動し、リセット信号の信頼性を高めることができる。
【００１３】
請求項５記載の発明では、上記の予め定められたウィンドウは、４ｍｓの許可期間である構成を採る。本構成により、許可期間が時間限定され、リセットワードの誤発行を防ぎ、リセット信号の信頼性がより高められる。
【００１４】
請求項６記載の発明では、上記の割り込み要求は、同期フレーム信号から所定のオフセットを有する構成を採る。
【００２０】
次に図面を参照して、本発明の一実施の形態に係るリモートリセット装置を詳細に説明する。図１〜図６は、本発明の一実施形態に係るリモートリセット装置を説明するための図である。
【００２１】
（第１の実施の形態）
図１は、同期方式のリモートリセット装置の系統図を示している。このリモートリセット装置は、リモートリセット要求部１とデータ／リセットワード送信部２とを有する上位ユニットと、データ／リセットコマンド受信部５、６の下位ユニットとにより構成される。
【００２２】
上記リモートリセット装置の構成部であるデータ／リセットワード送信部２は、さらに細分化され、ＣＰＵ３とＦＰＧＡ（field programmable gate array)４とＳＷ７とにより構成される。この上位ユニットと、下位ユニットの２つのデータ／リセットコマンド受信部５、６との間は、それぞれ有線回線で接続され、データ／リセットワードが伝達される。なお、このデータ／リセットワードを受信したデータ／リセットコマンド受信部５、６からは、ユニットリセット信号とシステムリセット信号とが出力される。
【００２３】
上記に構成される図１のリモートリセット装置において、リモートリセット要求部１は、データ／リセットワード送信部２とＬＡＮまたはシリアルの非同期回線で接続されている。データ／リセットワード送信部２は、ＣＰＵ３、ユーザ側で配線の書き換えが可能なＦＰＧＡ（field programmable gate array)４から構成され、リモートリセット要求部１から規定のコマンドを投入することにより、データ／リセットワード送信部２はリモートリセットワードを有線同期回線上に発行できる。
【００２４】
また、データ／リセットワード送信部２はＳＷ（ハードウェアスイッチ）７を備えており、これを操作することによりＦＰＧＡ４が認識して直接リモートリセットワードを送出することも可能とする。
【００２５】
データ／リセットワード受信部５は、有線回線でデータ／リセットワード送信部２と接続されており、有線回線を介して送られたリセットワードを、ＣＰＵを経由せずハードウェア回線のみにて認識し、リセットを出力する。つまり、データ／リセットコマンド受信部５は、ハードロジック回路で構成され、ユニットリセットおよびシステムリセットの２つのリセット信号を出力する。なお、ＦＰＧＡ４から出力されるリモートリセットワードは、通常のデータ通信用回線を用いて送信される。
【００２６】
以上のように構成されたリモートリセット装置について、その動作の詳細を以下に説明する。
【００２７】
リモートリセットは、ユニットリセット、システムリセットの２段階のリセットを発行可能である。まず、リモートリセット要求部１からのリセットコマンド発行要求は、データ／リセットワード送信部２のＣＰＵ３に送られ、図２に示す特定のタイミングで、ＣＰＵ３のソフトウェアからのＦＰＧＡ４に対するリセットコマンド書き込みで行う。リセット種別は、リモートリセット要求部１での操作により、ＣＰＵ３からの書き込みコマンドで指定する。ここでは、ユニットリセットコマンドはＣＣＨ，５５Ｈ，ＡＡＨ，ＦＦＨを、システムリセットは７７Ｈ，５５Ｈ，ＡＡＨ，ＦＦＨを使用するものとする。
【００２８】
ここでは、同期フレーム信号Ｃ２５ＨＺを４０ｍｓとし、通常はＦＰＧＡ４がフレームの先頭に同期ワードをつけて、データの通信をしている。リセット発行時は、この周期ワードの代わりに規定のリセットワード（ＲＥＳＷ）を挿入する。
【００２９】
リセットをかける対象のユニットが復数存在する場合には、リセットコマンドの送出ポートはユニット毎に設ける。このリセットワードを挿入するまでの手順例を図２を用いて説明する。
【００３０】
（１）同期フレーム信号Ｃ２５ＨＺから、規定のオフセット（ここでは２０ｍｓとする）した割り込み要求ＩＲＱ（interrupt request signal）を、データ／リセットワード送信部２のＣＰＵ３へ出力する。
【００３１】
（２）データ／リセットワード送信部２のＣＰＵ３は、割り込み要求ＩＲＱを受けた後、リセットコマンドポートへ７７Ｈ，５５Ｈ，ＡＡＨ，ＦＦＨの順番でコマンドを書き込む。
【００３２】
（３）ＦＰＧＡ４は、割り込み要求ＩＲＱから４ｍｓの間にＣＰＵ３へ書き込んだコマンドを複数回検出した場合、同期フレーム信号Ｃ２５ＨＺに同期した規定のリセットワードを有線回線上に送信する。
【００３３】
誤動作防止のため、上記手順を踏んだ後のＣＰＵ３は、リセットワードの送出を正しいタイミングで３回行った時点で、初めて正しくリセットコマンドを送出したと認識する。
【００３４】
リセットコマンド書き込みタイミングが正しく行われない場合には、ＦＰＧＡ４からリセットワードは送出されず、通常通り同期ワードが送出される。例え、ソフトウェアが暴走し、結果的に不確定なリセットワードがＦＰＧＡ４から出力されても、予め定めた正規のリセットコマンドと混同する偽りのリセットコマンドが誤って送出される可能性が大幅に削減される。
【００３５】
リセットコマンド書き込みの用の４ｍｓのウィンドウを設け、このウィンドウ内において、ＣＰＵ３がリセットコマンドをリセットコマンドポートへの書き込みを複数回実行する。時間間隔規定がされたウィンドウ内にリセットコマンドの書き込みが成されたか否か、且つ複数回が正しく成されたか否かを規定することにより、ソフトウェアが暴走したか否かがチェックされる。よって、暴走が発生し、結果的に不確定なリセットワードがＦＰＧＡ４から出力されても、予め定めた正規のリセットコマンドと混同する偽りのリセットコマンドが、誤って送出される可能性が大幅に削減可能である。
【００３６】
次に、リセットワード受信部５では、同期フレームの中味を毎フレームごとにハードウェア構成部で監規している。図３は、リセット検出方法を説明するためのタイミング図である。この図３において、例えば、同期確立状態から連続する３回のリセットワードを検出した場合に、正規のリセット要求ありとみなして、ユニットリセットまたはシステムリセット信号を出力する。速続で検出できなかった場合には、同期外れとみなし、再び同期の捕捉動作を継続する。
【００３７】
ユニットリセットまたはシステムリセットが実行されたかは、同期外れと認識できるので同期確立状態のレジスタを参照することにより判定可能である。これにより請求項１、２の実現が可能である。
【００３８】
（第２の実施の形態）
図４は、非同期方式のリモートリセット装置のシステム系統図を示している。本図４において、データ／リモートリセット送信部４１は、データ／リセットワード受信部４２と非同期有線回線で接続されており、非同期シリアルのリセットワードを送出する。このリセットワードの送信には、通常のデータ通信回線を使用する。データ／リセットワード受信部４２は、非同期シリアル認識専用のリセット監視ＣＰＵ４４を搭載しており、リセットワードを検出した時にユニットリセットとシステムリセットのリセット信号を出力する。
【００３９】
以上のように構成されたリモートリセット装置について、その動作の詳細を説明する。リモートリセット装置は、ユニットリセット、システムリセットの２段階のリセットを発行可能である。データ／リモートリセット送信部４１から出力されるリセットコマンドは、例えば、図５に示したデータ／リセットワードとして構成される。
【００４０】
他のデータと同じ回線上に、規定のコマンドを任意の時期にのせる。リセット種別は、データ／リモートリセット送信部４１での書き込みコマンドで指定する。
【００４１】
図６は、リセット検出方法を説明するためのタイミング図である。図６において、データ／リセットワード受信部４２の非同期シリアル認識専用のリセット監視ＣＰＵ４４は、回線上のデータを常に監視して規定のコマンドを３回連続して切れ目なく検出したとき、リセット信号を出力する。リセットコマンドを３回連続で検出できなかったときは、通常動作となり、通常のデータと認識する。下位ユニットにリセットがかかったかどうかは、上位ユニットがＲＵＮ確認試験を行うか、下位ユニットからのデータが途切れたか否かの識別により認識可能である。
【００４２】
ここで、ＣＰＵ４３には、シリアル認識用のソフトのみを載せているためソフトの容量は非常に少なく、そのため、メインＣＰＵ４３の暴走によるリセット出力の可能性は非常に少なくなる。
【００４３】
本発明の実施の形態によるリモートリセットの特性と従来のリモートリセットの特性を表１に比較して示している。
【００４４】
【表１】

この表１から明らかをように、本発明の実施の形態によるリモートリセットは、使用回線数、誤動作の防止の点で優れた効果が得られる。
【００４５】
以上のように、本実施の形態によれば、既存のデータ伝送用回線の使用により、さらに新たな回線を引かずに済む。またリセットコマンド検出回路を設けることにより、データ受信部のソフトが暴走しても、誤ってリセットを出力しない。なお、以上の説明では、リセットワード送信回線を同期、非同期有線回線で構成した例で説明したが、その他、同期無線回線についても同様に実施可能である。
【００４６】
【発明の効果】
以上のように本発明のリモートリセット装置は、所定の割り込み要求に応じて予め定められたウィンドウ内にリセットコマンドを出力し、このリセットコマンドを受けシステムタイミングに同期したリセットワードを送信する。
【００４７】
この構成により、データ回線を利用することにより新たな回線を設ける必要がなく、またソフト暴走時に勝手にシステムリセットがかかり難く、ランニングコストが安くかつ信頼性が高まる効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態である同期方式のリモートリセット装置の系統図
【図２】本実施形態の動作例を表したタイミング波形図およびリセットコマンド構成図
【図３】リセット検出方法を説明するためのタイミング図
【図４】本発明の第２の実施形態である非同期方式のリモートリセット装置の系統図
【図５】第２の実施形態に適用されるデータ／リセットワードの構成図
【図６】第２の実施形態に適用されるリセット検出方法を説明するためのタイミング図
【図７】従来のリモートリセット装置の系統図
【符号の説明】
１リモートリセット要求部
２データ／リセットワード送信部
３ＣＰＵ
４ＦＰＧＡ（field programmable gate array)
５、６データ／リセットコマンド受信部
７ＳＷ
４１データ／リモートリセット送信部
４２データ／リセットワード受信部
４３メインＣＰＵ
４４リセット監視ＣＰＵ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a remote reset device that is connected by wire and capable of remote reset control.
[0002]
[Prior art]
Conventionally, a remote reset device is generally applied to a remote control device. FIG. 7 shows a configuration example of a conventional remote reset device. The remote reset device of this conventional example is composed of a reset word transmission unit 71 of the upper unit and a main CPU 72 of the lower unit. The reset word transmission unit 71 and the main CPU 72 of this component are connected by a wired line. The main CPU 72 detects a reset command from the reset word transmission unit 71 and outputs a system reset signal.
[0003]
[Problems to be solved by the invention]
However, in the conventional remote reset device, it is necessary to provide a line dedicated for resetting. In addition, when the software on the reset command receiving side runs out of control, it often happens that the system reset is erroneously and easily performed. Furthermore, there is a problem that a situation where a system reset cannot be performed may occur.
[0004]
The present invention solves the above-mentioned conventional problems, and an object thereof is to provide an excellent remote reset device with low running cost and high reliability.
[0005]
More specifically, according to the present invention, it is not necessary to provide a new line by using a data line, and it is difficult to perform a system reset without permission during software runaway by configuring a circuit with hardware. An object of the present invention is to provide a remote reset device that operates reliably only when a warning is issued.
[0006]
[Means for Solving the Problems]
The present invention, in order to solve the above problems, FPGA for transmitting a CPU for outputting a reset command within a predetermined window in accordance with a predetermined interrupt request, a reset word in synchronism with the system timing receiving a reset command When the reset command write timing from the CPU to the FPGA is correctly performed, the reset word is transmitted from the FPGA .
[0007]
According to this configuration, a remote reset device with excellent reliability can be obtained.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
The invention relating to the remote reset device according to claim 1 is a CPU that outputs a reset command in a predetermined window in response to a predetermined interrupt request, and an FPGA that receives the reset command and transmits a reset word synchronized with system timing. The structure which comprises is taken.
[0009]
With this configuration, an excellent remote reset device with low running cost and high reliability can be obtained.
[0010]
According to a second aspect of the present invention, the FPGA is composed of a hard logic circuit. With this configuration, it is possible to transmit a reset word with high reliability that eliminates software runaway.
[0011]
According to a third aspect of the present invention, the remote reset device includes an upper unit configured with a CPU and an FPGA, and is connected to the upper unit via a wired line, and receives a reset word and outputs a reset signal. And a lower unit for outputting. This remote reset device is configured as a remote reset device via an asynchronous data line, and it is not necessary to draw a line other than the data transmission line.
[0012]
According to a fourth aspect of the present invention, when the lower unit receives a predetermined number of consecutive reset words in synchronization with the system timing, the lower unit outputs a reset signal as a normal command. With this configuration, even if the software runs out of control, the system reset is not erroneously output, and the system operates only when a reset command is issued, and the reliability of the reset signal can be improved.
[0013]
In the invention according to claim 5, the predetermined window is configured to have a permission period of 4 ms. With this configuration, the permission period is limited, the reset word issuance is prevented, and the reliability of the reset signal is further improved.
[0014]
According to a sixth aspect of the present invention, the interrupt request has a configuration having a predetermined offset from the synchronization frame signal.
[0020]
Next, a remote reset device according to an embodiment of the present invention will be described in detail with reference to the drawings. FIGS. 1-6 is a figure for demonstrating the remote reset apparatus which concerns on one Embodiment of this invention.
[0021]
(First embodiment)
FIG. 1 shows a system diagram of a synchronous remote reset device. This remote reset device includes an upper unit having a remote reset request unit 1 and a data / reset word transmitting unit 2 and lower units of data / reset command receiving units 5 and 6.
[0022]
The data / reset word transmission unit 2 which is a component of the remote reset device is further subdivided and is configured by a CPU 3, an FPGA (field programmable gate array) 4 and an SW 7. The upper unit and the two data / reset command receivers 5 and 6 of the lower unit are connected by wired lines, respectively, and a data / reset word is transmitted. The data / reset command receiving units 5 and 6 that have received this data / reset word output a unit reset signal and a system reset signal.
[0023]
In the remote reset device of FIG. 1 configured as described above, the remote reset request unit 1 is connected to the data / reset word transmission unit 2 via a LAN or a serial asynchronous line. The data / reset word transmission unit 2 includes a CPU 3 and a field programmable gate array (FPGA) 4 that can be rewritten on the user side. By inputting a prescribed command from the remote reset request unit 1, the data / reset word transmission unit 2 The word transmitter 2 can issue a remote reset word on the wired synchronous line.
[0024]
Further, the data / reset word transmission unit 2 includes a SW (hardware switch) 7, and by operating this, the FPGA 4 can recognize and directly send a remote reset word.
[0025]
The data / reset word receiving unit 5 is connected to the data / reset word transmitting unit 2 via a wired line, and recognizes the reset word transmitted via the wired line only by the hardware line without going through the CPU. , Output reset. That is, the data / reset command receiving unit 5 is configured by a hard logic circuit, and outputs two reset signals of unit reset and system reset. The remote reset word output from the FPGA 4 is transmitted using a normal data communication line.
[0026]
Details of the operation of the remote reset device configured as described above will be described below.
[0027]
Remote reset can be issued in two stages: unit reset and system reset. First, a reset command issuance request from the remote reset request unit 1 is sent to the CPU 3 of the data / reset word transmission unit 2 and is performed by writing a reset command to the FPGA 4 from the software of the CPU 3 at a specific timing shown in FIG. The reset type is specified by a write command from the CPU 3 by an operation at the remote reset request unit 1. Here, the unit reset command uses CCH, 55H, AAH, and FFH, and the system reset uses 77H, 55H, AAH, and FFH.
[0028]
Here, the synchronization frame signal C25HZ is set to 40 ms, and the FPGA 4 usually performs data communication by adding a synchronization word to the head of the frame. When issuing a reset, a specified reset word (RES W) is inserted instead of this periodic word.
[0029]
When there are a number of units to be reset, a reset command transmission port is provided for each unit. A procedure example until the reset word is inserted will be described with reference to FIG.
[0030]
(1) From the synchronization frame signal C25HZ, an interrupt request IRQ (interrupt request signal) having a specified offset (here, 20 ms) is output to the CPU 3 of the data / reset word transmission unit 2.
[0031]
(2) After receiving the interrupt request IRQ, the CPU 3 of the data / reset word transmission unit 2 writes commands to the reset command port in the order of 77H, 55H, AAH, and FFH.
[0032]
(3) When the FPGA 4 detects a command written to the CPU 3 a plurality of times within 4 ms from the interrupt request IRQ, the FPGA 4 transmits a prescribed reset word synchronized with the synchronous frame signal C25HZ on the wired line.
[0033]
In order to prevent malfunction, the CPU 3 after following the above procedure recognizes that the reset command is correctly transmitted for the first time when the reset word is transmitted three times at the correct timing.
[0034]
When the reset command write timing is not correctly performed, the reset word is not transmitted from the FPGA 4, and the synchronization word is transmitted as usual. For example, even if the software runs out of control and an indefinite reset word is output from the FPGA 4, the possibility of a false reset command confused with a predetermined regular reset command is greatly reduced. The
[0035]
A 4 ms window for writing a reset command is provided, and in this window, the CPU 3 executes a reset command and writes to the reset command port a plurality of times. It is checked whether or not the software has run out of control by defining whether or not the reset command has been written in the window in which the time interval is defined and whether or not the reset command has been correctly performed a plurality of times. Therefore, even if a runaway occurs and, as a result, an indefinite reset word is output from the FPGA 4, the possibility of a false reset command confused with a predetermined regular reset command is greatly reduced. Is possible.
[0036]
Next, in the reset word receiving unit 5, the contents of the synchronization frame are monitored by the hardware configuration unit for each frame. FIG. 3 is a timing chart for explaining the reset detection method. In FIG. 3, for example, when three consecutive reset words are detected from the synchronization established state, it is assumed that there is a normal reset request, and a unit reset or system reset signal is output. If it cannot be detected quickly, it is regarded as out of synchronization, and the synchronization acquisition operation is continued again.
[0037]
Whether the unit reset or the system reset has been executed can be recognized as out-of-synchronization, and can be determined by referring to the register in the synchronization establishment state. Accordingly, claims 1 and 2 can be realized.
[0038]
(Second Embodiment)
FIG. 4 shows a system diagram of an asynchronous remote reset device. In FIG. 4, a data / remote reset transmission unit 41 is connected to the data / reset word reception unit 42 via an asynchronous wired line, and transmits an asynchronous serial reset word. A normal data communication line is used for transmission of the reset word. The data / reset word receiving unit 42 is equipped with a reset monitoring CPU 44 dedicated for asynchronous serial recognition, and outputs a reset signal for unit reset and system reset when a reset word is detected.
[0039]
Details of the operation of the remote reset device configured as described above will be described. The remote reset device can issue a two-stage reset of a unit reset and a system reset. The reset command output from the data / remote reset transmission unit 41 is configured as, for example, the data / reset word shown in FIG.
[0040]
Place the specified command at any time on the same line as other data. The reset type is specified by a write command in the data / remote reset transmission unit 41.
[0041]
FIG. 6 is a timing chart for explaining the reset detection method. In FIG. 6, the reset monitoring CPU 44 dedicated to asynchronous serial recognition of the data / reset word receiving unit 42 always monitors the data on the line and outputs a reset signal when a prescribed command is detected three times continuously. To do. When the reset command cannot be detected three times in succession, the normal operation is performed and the data is recognized as normal data. Whether or not the lower unit has been reset can be recognized by identifying whether or not the upper unit performs a RUN confirmation test or data from the lower unit is interrupted.
[0042]
Here, since only the software for serial recognition is loaded on the CPU 43, the capacity of the software is very small. Therefore, the possibility of reset output due to the runaway of the main CPU 43 is very small.
[0043]
Table 1 compares the characteristics of the remote reset according to the embodiment of the present invention and the characteristics of the conventional remote reset.
[0044]
[Table 1]

As is apparent from Table 1, the remote reset according to the embodiment of the present invention provides excellent effects in terms of the number of lines used and the prevention of malfunction.
[0045]
As described above, according to this embodiment, it is not necessary to draw a new line by using an existing data transmission line. In addition, by providing a reset command detection circuit, even if the software of the data receiving unit runs out of control, no reset is erroneously output. In the above description, the example in which the reset word transmission line is configured as a synchronous and asynchronous wired line has been described. However, the present invention can be similarly applied to a synchronous wireless line.
[0046]
【The invention's effect】
As described above, the remote reset device of the present invention outputs a reset command in a predetermined window in response to a predetermined interrupt request, and receives the reset command and transmits a reset word synchronized with the system timing.
[0047]
With this configuration, there is no need to provide a new line by using a data line, and it is difficult to reset the system without permission during a soft runaway, resulting in low running costs and increased reliability.
[Brief description of the drawings]
FIG. 1 is a system diagram of a synchronous remote reset device according to a first embodiment of the present invention. FIG. 2 is a timing waveform diagram and a reset command configuration diagram illustrating an operation example of the present embodiment. FIG. 4 is a system diagram of an asynchronous remote reset device according to a second embodiment of the present invention. FIG. 5 is a data / reset word configuration applied to the second embodiment. FIG. 6 is a timing diagram for explaining a reset detection method applied to the second embodiment. FIG. 7 is a system diagram of a conventional remote reset device.
1 Remote reset request unit 2 Data / reset word transmission unit 3 CPU
4 FPGA (field programmable gate array)
5, 6 Data / reset command receiver 7 SW
41 Data / Remote Reset Transmitter 42 Data / Reset Word Receiver 43 Main CPU
44 Reset monitoring CPU

Claims

A CPU that outputs a reset command in a predetermined window in response to a predetermined interrupt request;
An FPGA that receives the reset command and transmits a reset word synchronized with system timing;
And a reset word is sent from the FPGA when the reset command is correctly written from the CPU to the FPGA.

The remote reset device according to claim 1, wherein the FPGA is configured by a hard logic circuit.

The remote reset device includes an upper unit configured to include the CPU and the FPGA, a lower unit connected to the upper unit via a wired line, and receiving the reset word and outputting a reset signal; The remote reset device according to claim 1, wherein the remote reset device is configured as follows.

The remote unit according to claim 3, wherein the lower unit outputs the reset signal as a normal command when it receives a predetermined number of consecutive reset words in synchronization with the system timing. Reset device.

5. The remote reset device according to claim 1, wherein the predetermined window has a permission period of 4 ms.

6. The remote reset device according to claim 1, wherein the interrupt request has a predetermined offset from a synchronization frame signal.