JP4061210B2

JP4061210B2 - Method and apparatus for reducing PLL pull-in time for SRTS clock recovery

Info

Publication number: JP4061210B2
Application number: JP2003039303A
Authority: JP
Inventors: 弘好佐藤; 隆行加藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2003-02-18
Filing date: 2003-02-18
Publication date: 2008-03-12
Anticipated expiration: 2023-02-18
Also published as: JP2004253854A

Description

【０００１】
【発明の属する技術分野】
本発明はＳＲＴＳ方式を用いてソースクロック再生を行うＡＴＭ（Asynchronous Transfer Mode：非同期転送モード) 網における受信側のクロック再生用ＰＬＬ引込み時間短縮方法及び装置に関する。
【０００２】
ＡＴＭの伝送網では音声，固定速度ビデオ等のＣＢＲ（Constant Bit Rate : 固定ビット速度）信号をＡＴＭセルにより伝送する場合，ＡＡＬ（ATM Adaptation Layer type-1)機能として受信側でのソースクロックを再生する手段としてＳＲＴＳ（Synchronous Residual Time Stamp)方式がＩＴＵ−Ｔ（国際電気通信連合）により勧告されている。ところが，ＲＴＳ(Residual Time Stamp) 値が受信側に到着するまでの間は，自走ＲＴＳ値を用いて公称周波数を生成して，ＲＴＳ値を受信すると，受信ＲＴＳ値を用いるよう切替えるが，その際に周波数のゆらぎが大きいと，ＰＬＬの引き込みに時間がかかる点で安定した受信ができない。
【０００３】
【従来の技術】
自走ＲＴＳ値によって公称周波数（ＣＢＲ信号周波数±０ｐｐｍ：ｐｐｍはパート・パー・ミリオンで，１００万分率を意味する）が生成されることとなり，ＲＴＳ値が到着したら自走ＲＴＳ値から受信ＲＴＳ値に切替える。このＲＴＳ値を用いて，送信側の固定ビット速度信号（音声や，映像信号等のＣＢＲ信号）をＡＴＭセルにより伝送する場合に，受信側で元の固定ビット速度信号（ＣＢＲ）を元の周波数で復元するための技術としてＳＲＴＳ方式が採用されており，この技術はＩＴＵ−ＴＩ．３６３．１により勧告され，従来公知であり（例えば，特開平７−２６４２１４号公報等），以下に概説する。
【０００４】
固定ビット速度信号及びＳＲＴＳ方式について概説すると，一定のスピードでユーザデータを送るサービス（ＣＢＲサービス）があり，このサービスでは受信側は受信ＡＴＭセルからユーザデータを分離した後，そのユーザデータを送信側クロックと同一タイミング（同一周波数，同一位相）で出力（ソースクロックを再生）する必要がある。ところが，送信側の固定ビット速度信号のクロック（ユーザクロック）の周波数が受信側のクロックの周波数と一致しない場合がある。このような場合，受信側で網（ネットワーク）のクロックを分周して既知の送信側のクロックの周波数を生成するが，受信側クロックと送信側クロックとの間にタイミング的な誤差が生じ，忠実なＣＢＲサービスを行えない。
【０００５】
そのため，ＡＴＭセルのＡＡＬ−１（ATM Adaptation Layer-1) のＣＳ（Convergence Sublayer) 機能によりタイミング情報を伝送するようにしている。
【０００６】
図１０はＡＡＬ−１のＡＴＭセルのフォーマットの説明図である。ＡＡＬ−１のＡＴＭセルは５バイト長のＡＴＭヘッダの後に，１バイト長のＳＡＲ（Segmentaion And Reassembly) −ＰＤＵ（Protocol Data Unit) ヘッダとユーザデータを転送するための４７バイト長のＳＡＲ−ＰＤＵペイロードとが配置されている。１バイトのＳＡＲ−ＰＤＵヘッダは，４ビットのＳＮ（Sequence Number:シーケンス番号) フィールドと４ビットのＳＮＰ（Sequence Number Protection) フィールドとで構成される。ＳＮフィールドは１ビットのＣＳＩ（Convergence Sublayer Identifier)と３ビットで構成するＳＣ（Sequence Count：シーケンスカンウト) の２つに分割され，ＳＮＰフィールドは３ビットで構成するＣＲＣ（Cyclic Redundancy Check)と１ビットのＥＰＢ(Even Parity Bit：偶数パリティビット) の２つに分割される。ＳＮ（シーケンス番号）フィールドのＳＣはＡＴＭセルのシーケンス番号を０〜７の順に循環するカウント値を表し，これによりセルの順番をチェックする。ＳＮＰフィールドはＣＲＣとＥＰＢ（偶数パリティビット）によりＳＮ（シーケンス番号）フィールドのエラー検証と訂正を行う機能を備える。
【０００７】
ＣＳＩビットはＳＲＴＳ法によるユーザクロックのタイミング情報の伝送と再生に使用する。すなわち，ユーザクロックのタイミング情報はＲＴＳ（Residual Time Stamp)と呼ぶ４ビット情報（RTS4,RTS3,RTS2,RTS1)により構成される。すなわち，ユーザクロックをカウントして所定ビット数に達した時の下位４ビットのカウント値をＲＴＳ情報として使用する。このＲＴＳ情報はＡＡＬ−１のＣＳ機能であるＣＳＩビットを用いて転送される。
【０００８】
図１１はＲＴＳ情報フォーマットの説明図である。ＲＴＳ情報はＡＴＭセルの８セルのマルチフレーム構成をとり，ユーザデータは４７バイトのＳＡＲ−ＰＤＵペイロードで転送されるので，８セル分の中のユーザデータのビット数は３００８（８セル×４７バイト×８ビット）である。ＣＳＩビットはＳＣ値の０〜７に対応して，８ビット構成となっており，ＳＣ値＝１，３，５，７の奇数値の時のＣＳＩ値（各１ビット）により上記の４ビットのＲＴＳ情報（RTS4,RTS3,RTS2,RTS1)が伝送される。
【０００９】
図１２はＲＴＳ情報の生成周期の説明図である。固定ビット速度信号を送信する場合，送信ユーザデータＤ_uは固定速度のデータで，そのデータに同期するクロックを送信ユーザクロックＣ_uとする。ＡＴＭセルではこの送信ユーザデータＤ_uの情報をＳＡＲ−ＰＤＵペイロードで送信し，送信ユーザクロックＣ_uのタイミング情報であるＲＴＳ情報をＣＳＩビットで送信する。送信ユーザクロック（サービスクロックともいう）の周波数をｆ_s，ユーザデータ１ビット分の時間をＴ_u＝１／ｆ_sとすると，ＲＴＳ情報の生成周期はＴ_tS＝Ｔ_u×３００８である。ＲＴＳデータの生成のためのクロックを送信ＲＴＳサンプリングタイミングクロックＣ_tSとすると，ＲＴＳ情報はこのクロックＣ_tSの立上りで生成され，この送信ＲＴＳサンプリングタイミングクロックＣ_tSは送信クロックＣ_sを１／3008に分周したものである。
【００１０】
ＳＲＴＳ方式では，網側の回線タイミングに同期したネットワーククロック周波数ｆ_nをＸ分周してネットワーク分周クロックＣ_NX（分周周波数ｆ_nx＝ｆ_n／Ｘ）を生成する。Ｘの値はネットワーククロックの分周周波数ｆ_nxとユーザクロック周波数の公称値（Nominal value)ｆ_NOMの比が，１≦ｆ_nx／ｆ_NOM＜２の範囲になるようにＸを決める。ここで，Ｘ＝２^N（Ｎは整数）とすると，ネットワーク分周クロックを４ビットバイナリカウンタで分周し，ｆ_nx／２⁰，ｆ_nx／２¹，ｆ_nx／２²，ｆ_nx／２³の周波数のネットワークタイミング情報Ｑ₁，Ｑ₂，Ｑ₃，Ｑ₄を生成し，このＱ₁，Ｑ₂，Ｑ₃，Ｑ₄を送信ＲＴＳサンプリングクロックＣ_tSの立上りでサンプリングした値がそれぞれＲＴＳ情報のRTS1,RTS2,RTS3,RTS4 となる。
【００１１】
図１３は従来のＣＢＲ信号を伝送するＡＴＭ伝送装置を示し（特許文献１参照）。図中，８０〜８２はＡＴＭセルの送信側を構成し，８０は３００８分周部，８１はＲＴＳ作成部，８２はＡＴＭ網の送信側の機構であるセル化部，８３はＡＴＭ網の受信側の機構であるデセル化部，８４はセル遅延ゆらぎ（ＣＤＶ（Cell Delay Variation) 吸収バッファ（これをＣＤＶ吸収バッファと呼ぶ），８５は受信セルから抽出した受信ＲＴＳ値を保持する受信ＲＴＳ値保持部，８６は自走ＲＴＳ値生成部，８７は選択部（ＳＥＬで表示），８８は網クロック（図１２に示すネットワーク分周クロックｆ_nxと同じ，以下この用語を用いる）を繰り返しカウント（１６進）する４ビットカウンタ，８９は網クロック（ｆ_nx）をＣＢＲ信号（固定ビット速度信号）の３００８個分に相当する時間分カウントしてマスク信号を生成するマスクカウンタ，９０は一致検出部，９１はマスク部である。９２〜９５はＣＢＲ信号のクロック周波数を発生するＰＬＬ（Phase Lock Loop:位相ロック・ループ回路）を構成し，９２は位相比較部，９３は位相比較部９２からの出力を平滑化（直流化）するフィルタ，９４はフィルタ９３の出力電圧に対応する周波数の信号を発生する電圧制御水晶発振器（ＶＣＸＯで表示），９５は３００８／n分周部である。
【００１２】
図１３において，送信側では入力する固定ビット速度信号（ＣＢＲ信号）から抽出した信号に同期した周波数ｆ_sのクロックを３００８分周部８０で分周して，ＲＴＳ値を生成する周期を決定する出力を発生し，ＲＴＳ作成部８１は，ネットワークから抽出して生成された網クロック（ｆ_nx）を４ビットカウンタでカウントし，３００８分周部８０からの周期で４ビットのカウント値をＲＴＳ値として作成してセル化部８２へ出力する。セル化部８２では，ＣＢＲ信号とＲＴＳ値とを入力してＡＴＭセルを作成し，ＡＴＭ網へ送出する。デセル化部８３はＡＴＭ網からＡＴＭセルを受信すると，セルから元のＣＢＲ信号に戻すデセル化の処理を行う。この時，ＣＤＶ吸収バッファ８４ではＣＤＶ（Cell Delay Variation：セル遅延ゆらぎ) 吸収バッファ８４は，ＡＴＭネットワークを経由する間に通過するクロスコネクト装置のバッファ遅延ゆらぎや，セル損失・セル誤配による遅延ゆらぎを吸収するために設けられている。ＡＴＭセルからの受信ＲＴＳ値は選択部８７の一方の入力へ供給される。
【００１３】
また，ＡＴＭセルの受信側ではネットワークから抽出して生成された網クロックｆ_nxを入力して自走ＲＴＳ値生成部８６から自走ＲＴＳ値を生成して選択部８７へ入力する。選択部８７は受信セルからＲＴＳ値が抽出することができると，ＣＤＶ吸収バッファ８４からの出力により受信ＲＴＳ値保持部８５の出力を保持し，受信セルからＲＴＳ値を抽出できないと，自走ＲＴＳ値生成部８６の出力を選択する。
【００１４】
選択されたＲＴＳ値（４ビット）は次に一致検出部９０の一方の入力へ供給され，他方の入力に供給される網から抽出された網クロックｆ_nxをカウントする４ビットカウンタ８８の出力との一致が取られ，ＲＴＳ情報の値と一致したことを一致検出部９０で検出する。マスクカウンタ８９は，ＲＴＳ値生成の周期Ｔ_tS（ｆ_sのクロックを３００８個カウントした時間）の前後の±８の範囲だけマスクを解除して一致出力を通過可能にし，その他の時間はマスク部９１に対してマスク（禁止）する出力を発生する。
【００１５】
一致検出部９０から出力されたＲＴＳ値はマスク部９１を通ってＰＬＬに供給され，位相比較部９２から入力された比較結果の出力はフィルタ９３で直流成分が抽出されてＶＣＸＯ９４へ入力され，ＶＣＸＯ９４から入力電圧に対応する周波数ｆ_s（再生ＣＢＲ信号のクロック）が発生し，その周波数信号が３００８／n分周部９５で分周された出力が位相比較部９２にフィードバックされて，再生固定ビット速度信号（ＣＢＲ信号）クロックが制御される。
【００１６】
上記したＩＴＵ−Ｔ I．363.1 勧告では，送信側で網抽出基準クロックｆ_nxに同期しない信号をＡＴＭセル化して送る場合に，受信側で送信元のＣＢＲ信号クロック周波数ｆ_sを再生する手段としてＳＲＴＳ方式を勧告しているが，ＲＴＳ値が到着するまでの間は自走ＲＴＳ値によって公称周波数が生成されることになり，ＲＴＳ値が到着したら自走ＲＴＳ値から受信ＲＴＳ値に切り替えられ，再生されるクロックも公称周波数から受信されたＣＢＲ信号周波数へ切り替えられる。また，ＣＢＲ信号が何らかの原因で短時間断になった場合にも自走ＲＴＳ値に切り替えられる。
【００１７】
【特許文献１】
特開２００１−２２３７０５号公報
【００１８】
【発明が解決しようとする課題】
受信される固定ビット速度信号（ＣＢＲ信号）周波数は通常±数十ｐｐｍ以下の偏差を持っているため，自走ＲＴＳ値による公称周波数を発生した状態から受信ＲＴＳ値に切り替えられた時に周波数がゆらぎ，ＰＬＬの引き込みに時間がかかり再生される固定ビット速度信号を即時に安定化できないという問題があった。なお，ＰＬＬの引込み時間が長くなるとＣＤＶ吸収バッファとして大容量のものが必要となり，コストが増大する。
【００１９】
本発明はＳＲＴＳ方式を用いてソースクロックの再生を行うＡＴＭネットワーク装置の受信側において，公称周波数で自走している自走ＲＴＳ値から受信ＲＴＳ値に切り替えを行った時に固定ビット速度信号（ＣＢＲ信号）がセル遅延ゆらぎ（ＣＤＶ）吸収バッファに蓄積されている間にＣＢＲ信号周波数のゆらぎを抑制することができるクロック再生用ＰＬＬ引込み時間短縮方法及び装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
図１は本発明の原理構成を示す。図中，１０はＡＴＭ網から入力するＡＴＭセルをＲＴＳ値を含むＳＡＲ−ＰＤＵヘッダや固定ビット速度（ＣＢＲ）信号に戻すデセル化部，１１は受信ＲＴＳ値から差分周期を検出するＲＴＳ差分周期検出部である。ここで，「受信ＲＴＳ値の差分周期」とは，送信側でタイムスタンプされた残差（ＣＢＲ信号のクロックを４ビットカウンタでカウントし，ＲＴＳ周期毎のカウント値）が，桁上げされて次のＲＴＳ値に加算される周期を意味する。１２はＣＢＲ（固定ビット速度）信号周波数予測部，１３は自走作成パラメータ計算部，１４はセル遅延ゆらぎ（ＣＤＶ）吸収バッファ，１５は受信ＲＴＳ値保持部，１６は自走ＲＴＳ値生成部，１７は選択部（ＳＥＬで表示）である。
【００２１】
本発明は受信ＲＴＳ値がセル遅延ゆらぎ吸収バッファに蓄積されている間に再生されるＣＢＲ信号（固定ビット速度信号）周波数を計算し，固定ビット速度（ＣＢＲ）信号がセル遅延ゆらぎ吸収バッファから読み出しを開始する前に，あらかじめ再生クロックを公称周波数からＣＢＲ信号周波数へと切り替えておくことでＰＬＬの同期引き込みを助け，切り替え直後から即時にＣＢＲ信号を安定化させるようにしたものである。
【００２２】
ＡＴＭ網からのＡＴＭセルはデセル化部１０で分解され受信ＲＴＳ値及びＣＢＲ信号が出力され，セル遅延ゆらぎ（ＣＤＶ）吸収バッファ１４へ入力されると共に，受信ＲＴＳ値だけはＲＴＳ差分周期検出部１１にも供給される。セル遅延ゆらぎ吸収バッファ１４では，入力された情報が一定時間だけ保存され，出力ａとして固定ビット速度（ＣＢＲ）信号が発生し後段で処理され，出力ｃとしてＲＴＳ値が発生して受信ＲＴＳ値保持部１５に保持される。セル遅延ゆらぎ（ＣＤＶ）吸収バッファ１４の出力ｂとして選択部（ＳＥＬ）１７へ自走／受信ＲＴＳ切り替え指示信号が供給され，ＡＴＭセルがセル遅延ゆらぎ（ＣＤＶ）吸収バッファ１４へ入力された初期の時点（または障害後の立ち上げ時点）では，受信ＲＴＳ値が出力ｃから発生してなく，選択部１７に対し自走ＲＴＳ値生成部１６を選択する信号が発生する。ＣＤＶ吸収バッファから１４から受信ＲＴＳ値が出力される時間までは，自走ＲＴＳ値生成部１６の出力を選択し，受信ＲＴＳ値が出力されると，受信ＲＴＳ値を選択するよう自走／受信ＲＴＳ切り替え指示の出力ｂにより切り替えられる。
【００２３】
ＲＴＳ差分周期検出部１１は，上記したように送信側でタイムスタンプした残差（ＲＴＳ値）が，桁上げ（前回の値より増加）して次のＲＴＳ値に加算される周期を検出する。このＲＴＳ差分周期を検出する具体的な技術は後述する実施例の構成として示す。ＲＴＳ差分周期検出部１１で検出されたＲＴＳ差分周期は，ＣＢＲ信号周波数予測部１２へ入力され，ここでＲＴＳ差分周期からＣＢＲ信号の周波数を予測する。この場合，ＲＴＳ差分周期に対応して予め実際の測定により登録したＣＢＲ信号周波数の値とをテーブルに格納する等の方法により，周波数を予測することができる。ＣＢＲ信号周波数予測部１２で予測した結果が自走作成パラメータ計算部１３に供給されると，予測したＣＢＲ信号周波数を作り出すような自走ＲＴＳ生成のためのパラメータを計算して，自走ＲＴＳ値生成部１６出力する。自走ＲＴＳ値生成部１６では，受け取ったパラメータに対応する自走ＲＴＳ値を生成するが，それまでの自走ＲＴＳ値（以前に設定されていた自走ＲＴＳ値）から急激に新しいパラメータに切り替えないよう，差分周期（前回値との差分が一定値以下）まで待ってから新しいパラメータによるＲＴＳ値に切り替える。ＣＤＶ吸収バッファからの読み出しが開始されると，選択部１７で自走ＲＴＳ値から受信ＲＴＳ値へと切り替えが行われる。この時も差分周期を待ってから切り替えられ，自走ＲＴＳ値は受信ＣＢＲ信号周波数の偏差に合わせた生成が行われているので，切り替えてもＰＬＬに出力される位相パルスは一定となって，安定した再生ＣＢＲ信号クロックを供給することができる。
【００２４】
【発明の実施の形態】
図２は実施例の構成を示す。図中，上記図１と同じ１０〜１７の各符号は同じものを表し説明を省略する。１８は周波数ｆ_nxの網クロックをカウントする４ビットカウンタ，１９は網クロックからＲＴＳ周期に相当する周期のタイミング以外の期間をマスクするマスクカウンタ，２０は４ビットカウンタ１８と選択部１７からの出力との一致を検出する一致検出部，２１はマスク部である。２２は周波数ｆ_sのＣＢＲ信号クロックを再生するＰＬＬであり，ＰＬＬ２２を構成する２２ａ〜２２ｄの各符号は従来例として示す上記図１３の符号９２〜９５と同じであり，２２ａは位相比較部，２２ｂは平滑用のフィルタ，２２ｃは電圧制御水晶発振器（ＶＣＸＯ），２２ｄは３００８／n分周部である。また，２３〜２５はＡＴＭセルの送信側を構成し，従来例の上記図１３の符号８０〜８２と同じであり，２３は送信元のＣＢＲ信号クロックを３００８分周する３００８分周部，２４は網クロックを４ビットカウンタにより分周して３００８分周部２３の出力によりＲＴＳ値を作成するＲＴＳ作成部，２５はＣＢＲ信号をＡＴＭヘッダ，ＳＡＲ−ＰＤＵヘッダを含むＡＴＭセル化するセル化部である。
【００２５】
上記図２の実施例の構成において，ＲＴＳ差分周期検出部１１及びＣＢＲ信号周波数予測部１２には，２つの方式があり，各方式について以下に説明する。
【００２６】
図３は第１の方式の構成を示す。図中，１１はＲＴＳ差分周期検出部，１１０はＲＴＳ値識別部，１１１はＲＴＳ値カウンタ，１１２は計数値保持部である。
【００２７】
第１の方式では，受信ＲＴＳ値の差分周期を検出するために，１ＲＴＳ周期を網クロックで数えたモジュロー１６の余りがＲＴＳ値となっているため，４ビットカウンタとの差分を計算すると，ｆ_s＝２７０ＭＨｚでは１回目が“９”，２回目が“９”，３回目，４回目と同じ数値で続き，差分が０ｐｐｍの場合，５回目に“１０”となる。図３の構成では，ＲＴＳ値識別部１１０で，ＲＴＳ値が所定値（一定値で，例えば“９”）であることを識別すると，ＲＴＳ値カウンタ１１１をカウントアップし，ＲＴＳ値識別部１１０では，後続して入力するＲＴＳ値が同じ値（“９”）であると，識別する毎にＲＴＳ値カウンタ１１１をカウントアップする。
【００２８】
その後，ＲＴＳ値識別部１１０でその以前のＲＴＳ値より値が増加（変化）したＲＴＳ値を受け取ると，ＲＴＳ値の増加（この例では“１０”になる）を識別する。この識別出力により計数値保持部１１２に対し，その時のＲＴＳ値カウンタ１１１の計数値を設定するよう駆動する。また，計数値保持部１１２に計数値が設定されると共にＲＴＳ値カウンタ１１１はリセットされ，新たなカウントを開始することができる。計数値保持部１１２に設定された計数値は差分周期としてＣＢＲ信号周波数予測部１２に入力される。ＣＢＲ信号周波数予測部１２では，差分周期を表す計数値を用いて，予め各計数値に対するＣＢＲ信号周波数偏差の値を計算により求めたテーブル１２０を参照して，ＣＢＲ信号周波数偏差を求める。
【００２９】
図４はＣＢＲ信号周波数偏差に対するＲＴＳ差分値を計算したテーブルの例である。この例は，ＣＢＲ信号の周波数ｆ_s＝２７０ＭＨｚ，網クロックの周波数ｆ_nx＝３１１．０４ＭＨｚ，４ビットカウント値＝３４５６ビット（１ＲＴＳ周期を１６で割った時に割り切れる数が３４５６ビット）の場合である。図４のＡ．には，偏差（単位ｐｐｍ）の各値０，＋１０，＋２０，…，＋６０，−１０，−２０，…−６０のそれぞれに対し，周波数の偏差Δｆ（Ｈｚ），ｆ_s（ＭＨｚ），８セル換算ビット数（ＲＴＳ値が発生する周期），４ビットカウント値との差分（“３４５６”に対する差分が，１回目のＲＴＳ値の差分，２回目のＲＴＳ値の差分，……，６回目のＲＴＳ値の差分が登録され，更にＲＴＳ差分値が“９”または“１０”であり，ＲＴＳ値が＋１（１０）になるまでのサイクル（ＲＴＳ値の受信回数）の計算値（小数点を含む）が設定されている。また，図４のＢ．には上記Ａ．のテーブル中の偏差（ｐｐｍ）に対する差分周期（回数）だけを偏差０，±１０，±２０，±３０，±４０，±５０について示している。
【００３０】
図５はＣＢＲ信号周波数偏差（ｐｐｍ）に対応するＲＴＳ差分周期（回数）の例を示す。この例は，上記図４に示すテーブルのデータをグラフ化したものである。
【００３１】
ＣＢＲ信号周波数予測部１２では，上記図４に示すテーブル（または図５に示すグラフ）を用いて，ＣＢＲ値が＋１されるまでのＲＴＳ値の差分周期（回数）に対応するＣＢＲ信号周波数偏差を識別することができる。例えば，周波数偏差が０ｐｐｍの時は差分周期が４．６３であるのに対し，−５０ｐｐｍでは２．５７，＋５０ｐｐｍでは２３．３９と，差分周期に明らかな違いが現れるため，ＣＢＲ信号周波数を予測することが可能となる。
【００３２】
図６は第２の方式の構成を示し，上記図２の実施例の構成におけるＲＴＳ差分周期部１１及びＣＢＲ信号周波数予測部１２の第２の方式である。図中，１１はＲＴＳ差分周期検出部，１１３は差分周期識別部，１１４は差分周期カウンタ，１１５は時間設定部，１１６は計数値保持部，１２はＣＢＲ信号周波数予測部，１２１はテーブルである。
【００３３】
第２の方式では，任意の一定時間に受信される差分周期（ＲＴＳ値が増加する周期）の回数をカウントする。予め一定時間を時間設定部１１５に設定する。
【００３４】
受信ＲＴＳ値が差分周期識別部１１３に入力されるとＲＴＳ値をチェックして差分周期（ＲＴＳ値の増加）を検出すると，差分周期カウンタ１１４をカウントアップする。この差分周期の検出とカウントアップの動作は，時間設定部１１５に設定された時間分だけ続けられ，設定時間に達すると時間設定部１１５により差分周期カウンタ１１４のカウント値が計数値保持部１１６に設定されて保持される。
【００３５】
なお，この場合の差分周期は次の式(1) により計算することができる。但し，式(1) 中のＹは網クロックでカウントした場合の１ＲＴＳ周期のビット数，ｆ_sはＣＢＲ信号周波数である。
【００３６】
【数１】

【００３７】
この式(1) を分数のまま約分し，最小となった分母の値をＡ：“ＲＴＳ生成サイクル”とする。また，Ａのサイクルの中で差分周期となる回数をＢ，その以外の回数をＸとすると次式(2),(3) が成り立つ。
【００３８】
Ｘ＋Ｂ＝Ａ式(2)
(Yの整数部*X)+［(Yの整数部+1)*Ｂ］＝式(1) の最小となった分子式(3) 上記式(2),(3) の連立方程式からＢの値が求まる。
【００３９】
図７にＣＢＲ信号周波数偏差に対する一定時間の差分周期の回数の例を示す。但し，この例は，網クロックの典型的な周波数ｆ_nx＝３１１．０４ＭＨｚ，上記式(1) のＹの整数部が３４６５ビット，任意の一定時間＝１２５ＲＴＳ（ＲＴＳ発生周期の１２５サイクル分），Ｂ＝“最小となった分子−(3456*A),125ＲＴＳのＢ＝B*125/A である場合の例である。
【００４０】
図８はＣＢＲ信号周波数偏差対一定時間内の差分周期の例のグラフであり，上記図７の計算結果に対応したものである。この例により，周波数偏差０ｐｐｍの時は差分周期が２７回であるのに対して−５０ｐｐｍでは４８．６６回，＋５０ｐｐｍでは５．３４回と，差分周期に違いがはっきりと現れるため，ＣＢＲ信号周波数を予測することが可能となる。
【００４１】
図６に示す第２の方式の構成におけるＣＢＲ信号周波数予測部１２は，上記図７に示す各カウント値に対応したＣＢＲ信号周波数偏差または図７に基づいて作成された図８に示すようなグラフのテーブル１２１を参照して，計数値保持部１１６に保持された計数値からＣＢＲ信号周波数偏差の値を求める。
【００４２】
図２に示す実施例の構成における自走ＲＴＳ値生成部１６は，従来から知られた構成（後述する図９参照）を備えてＡ，Ｂ，Ｃという３つのパラメータにより公称周波数となる自走ＲＴＳ値を生成している。ここで，パラメータＡは自走ＲＴＳ値を生成する周期を表し網クロックの周波数により異なる。パラメータＢはＲＴＳ差分値をプラス１する回数，パラメータＣは基準となるＲＴＳ差分値である。このため，自走作成パラメータ計算部（図２の１３）では，上記図３及び図６に示す各ＣＢＲ信号周波数予測部１２から入力される，周波数偏差情報から３つのパラメータＡ，Ｂ，Ｃを計算して自走ＲＴＳ値生成部へ出力する。
【００４３】
なお，Ａ，Ｂ，Ｃの求め方は，予めこの周波数偏差の時は，この値にするという判定テーブルを作成しておいて，それを参照するようにしても良いし，または上記した式(1) 〜(3) に示すＹ，Ｘ及びパラメータＡ，ＢからパラメータＡ，Ｂの各数値及び次の式(4) に示すパラメータＣの式を用いた算術演算により求めることができる。この第２の方式においても，周波数偏差が求まった後は，第１の方式と同様の計算手順によって，Ａ，Ｂを求める。
【００４４】
【数２】

【００４５】
次に上記図２に示す実施例において，ＲＴＳ差分周期検出部とＣＢＲ信号周波数予測部を上記図６に示す第２の方式により実行した場合の動作を具体例により説明する。
【００４６】
この具体例では，ＣＢＲ信号周波数のｆ_s＝２７０ＭＨｚ，網クロック周波数ｆ_nx＝３１１．ＭＨｚであるものとする。
【００４７】
上記図２に示す構成によりデセル化によって抽出されたＲＴＳ値をＣＤＶ吸収バッファ１４に書き込むと同時に，ＲＴＳ差分周期検出部１１にも入力する。ＲＴＳ差分周期検出部１１では，例えばＣＰＵ等の外部から設定された監視時間の間に受信されるＲＴＳ値の中から前回ＲＴＳ値との差分が“１０（Ｄ）”となるＲＴＳ数を数える（Ｄは１０進数を表す）。設定時間を１２５ＲＴＳとしてカウントすると，上記図７及び図８のような結果となる。受信ＣＢＲ信号周波数の偏差が−３０ｐｐｍであったと仮定すると，図８より差分周期のカウント数は４０回である。ここで，１２５ＲＴＳを時間に換算すると
１RTS ＝3008 bit/270 MHz＝11.141usによって125 RTS ＝1.39 ms である。
【００４８】
ＣＤＶ吸収バッファの容量を３ｍｓとすれば，ＣＤＶ吸収バッファから受信ＲＴＳ値を読み出す前に，自走ＲＴＳ値の公称周波数（０ｐｐｍ）を受信ＣＢＲ信号周波数と近い偏差に変更可能であることが分かる。
【００４９】
上記図２のＣＢＲ信号周波数予測部１２では，予め周波数予測設定がされており，例えば，カウント数が３８回〜４４回の間ならば，ＣＢＲ信号周波数偏差は−３０ｐｐｍと判定する。従って，カウント“４０（Ｄ）”が入力されれば−３０ｐｐｍという判定結果を自走作成パラメータ計算部１３へ出力する。
【００５０】
自走作成パラメータ計算部１３では，−３０ｐｐｍという情報を入力し，以下の計算を順番に行なう。
【００５１】
（１）網クロックで数え１ＲＴＳ間のビット数を求める。
【００５２】
【数３】

【００５３】
（２）上記（１）の式の約分において，最小となった分母の値をＡ．“ＲＴＳ生成サイクル”として保持する。上記式よりＡ＝99997
（３）上記（１）の約分において，最小となった分子の値を保持する。
【００５４】
上記式より分子の値＝346521600
（４）Ａのサイクルの中て差分周期となる回数Ｂを求める。
【００５５】
Ｂ＝分子の値−Ｙの整数部×Ａ＝346521600-3465×99997 ＝31995
（５）基準となるＲＴＳ差分値Ｃを求める。
【００５６】
Ｃ＝Ｙ mod(16) ＝３４６５ mod(16) ＝９
従って，自走ＲＴＳ値生成ブロックに対して，次の値を出力する。
【００５７】
パラメータＡ＝99997 ，パラメータＢ＝31995 ，パラメータＣ＝９
以上の計算は，ハードウェア回路の構成により行うか，コンピュータのソフトウェアにより計算しても良い。
【００５８】
次に自走ＲＴＳ値生成パラメータを受信した自走ＲＴＳ値生成部（図２の１６）では，それまで生成していた公称周波数（０ｐｐｍ）の自走ＲＴＳ値から急激に新しいパラメータに切り替えないように，差分周期（前回値との差分）が“１０（Ｄ）”まで待ってから，新しいパラメータによる自走ＲＴＳ値の生成に切り替える。
【００５９】
最後に，ＣＤＶ吸収バッファからの読み出しが開始される時，図２の選択部（ＳＥＬ）１７に自走／受信ＲＴＳ切り替え指示信号によって自走ＲＴＳ値生成部１６から受信ＲＴＳ値保持部１５へと切り替えられるが，この時すでに受信ＲＴＳ値保持部１５の自走ＲＴＳ値は，受信ＣＢＲ信号周波数偏差−３０ｐｐｍに合わせた生成が行われているため，受信ＲＴＳ値に切り替えてもＰＬＬ（図２の２２）に出力される位相パルスが一定となり，安定した再生ＣＢＲ信号クロックを供給することができる。
【００６０】
図９は自走ＲＴＳ値生成部の説明図である。図９の(1) が自走ＲＴＳ値生成部の構成を示し，(2) は各モードによる自走ＲＴＳ値生成のパラメータを表す。この自走ＲＴＳ値生成部の構成は従来から知られており，図中，５０は１ＲＴＳ毎（８セルに１回，３００８ビット毎）に発生する位相パルスで選択部１（ＳＥＬ１）の出力をラッチするラッチ部，５１はパラメータＢの設定部（Ｂで表示），５２はパラメータＢの設定部５１とラッチ部５０の出力を加算する加算器，５３はパラメータＡの設定部（Ａで表示），５４は加算器５２の出力からパラメータＡ設定部５３の値を減算する減算器，５５は加算器５２の出力と減算器５４の出力から一方を選択する第１選択器（ＳＥＬ１），５６はパラメータＡと加算器５２の出力を比較して，第１選択器５５及び後述する第２選択器６３の選択信号を発生する比較器である。５７は入力する位相パルスにより第２選択器６３の出力をラッチするラッチ部，５８は定数「１」を出力する定数保持部（１で表示），５９はパラメータＣの設定部（Ｃで表示），６０はパラメータＣに「１」を加算する加算器，６１はラッチ部５７の出力と加算器６０の出力を加算する加算器，６２はパラメータＣとラッチ部５７の出力を加算する加算器，６３は加算器６１と加算器６２の出力の一方を選択する第２選択器（ＳＥＬ２）である。
【００６１】
図９の(1) の構成において，各モード（各ＣＢＲ信号周波数）に対応する自走ＲＴＳ値を生成するためのパラメータＡ，Ｂ，Ｃの具体例を図９の(2) に示す。ここで，モードＤ１はＣＢＲ信号周波数が２７０ＭＨｚ，モードＤ２はＣＢＲ信号周波数が１４３．１８ＭＨｚ，モードＤ５はＣＢＲ信号周波数が３６０ＭＨｚである。モードＤ１の場合，パラメータＡは１２５（ＲＴＳ）が１周期であることを表し，パラメータＢは，１２５ＲＴＳの内２７回は差分値が“１０”となり，パラメータＣは，１２５ＲＴＳの内９８回（１２５−パラメータＢ（＝２７）＝９８）が差分値が“９”となる。
【００６２】
また，ＲＴＳ生成周期における修正ＲＴＳ値を生成する割合をＢ／Ａとすると，次の関係が成立する。
【００６３】
B/A ＋Ｃ＋16×N ＝基準周波数（網クロックの周波数）×3008/ ＣＢＲ信号周波数
但し，Ａ，Ｂは上記を満たす最小の整数で，ＮはＡ，Ｂ，Ｃが最小となる値である。
【００６４】
ラッチ部５０，５７は１ＲＴＳ毎に発生する位相パルスによりそれぞれ第１選択器５５からの出力，第２選択器６３からの４ビットＲＴＳ値の出力をラッチする。加算器５２はパラメータＢとラッチ部５０で保持する値を加算し，比較器５６で加算器５２の出力とパラメータＡとを比較して，５２の出力がＡ以上の場合に第１選択器５５と第２選択器６３を切り替え（５２−Ａ）の結果を５５に出力し，６１の結果を６３に出力する。加算器６０はパラメータＣと「１」を加算し，加算器６１はパラメータＣ＋１とラッチ部５７の出力である４ビットＲＴＳ値とを加算して第２選択器６３の一方の入力端子へ入力し，加算器６２はパラメータＣとラッチ部５７の出力を加算して第２選択器６３の他方の入力端子へ入力する。これによって，１２５ＲＴＳに２７回は，差分値が１０のＲＴＳ値が生成される。
【００６５】
（付記１）ＳＲＴＳ方式を用いてソースクロック再生を行うＡＴＭ網における受信側のクロック再生用ＰＬＬ引込み時間短縮方法において，公称周波数で自走している自走ＲＴＳ値から受信ＲＴＳ値に切り替えを行う時，受信ＲＴＳ値がセル遅延ゆらぎ吸収バッファに蓄積されている間に，受信ＲＴＳ値の差分周期のサイクルを検出することにより，再生される固定ビット速度信号周波数を予測し，自走ＲＴＳ値によって生成されている自走の固定ビット速度信号周波数を予測した受信周波数に予め変化させておくことで自走ＲＴＳから受信ＲＴＳ切り替え時の固定ビット速度信号周波数のゆらぎを抑制することを特徴とするＳＲＴＳクロック再生用ＰＬＬ引込み時間短縮方法。
【００６６】
（付記２）ＳＲＴＳ方式を用いてソースクロック再生を行うＡＴＭ網における受信側のクロック再生用ＰＬＬ引込み時間短縮装置において，ＡＴＭ伝送網の網クロックから生成した自走ＲＴＳ値と，受信ＡＴＭセルから抽出してセル遅延ゆらぎ吸収バッファを介して出力された受信ＲＴＳ値とが入力される選択部と，該選択部で選択されたＲＴＳ値を用いて駆動されるＰＬＬを備え，前記受信ＡＴＭセルのデセル化信号が前記セル遅延ゆらぎ吸収バッファへ入力するのと同時に受信ＲＴＳ値を受け取ってＲＴＳ値が増加（減少）するまでの周期を網クロックを用いて検出するＲＴＳ差分周期検出部と，前記ＲＴＳ差分周期検出部で検出した結果を入力として前記受信ＡＴＭセルの元の固定ビット速度（ＣＢＲ）信号の予測周波数を発生するＣＢＲ信号周波数予測部と，前記ＣＢＲ信号周波数予測部で予測した結果を入力として，予測した固定ビット速度信号周波数発生のためのパラメータを作成する自走作成パラメータ計算部と，前記自走作成パラメータ計算部の出力により固定ビット速度信号周波数を生成して，上記自走ＲＴＳ値を生成する自走ＲＴＳ値生成部とを備えたことを特徴とするＳＲＴＳクロック再生用ＰＬＬ引込み時間短縮装置。
【００６７】
（付記３）付記２において，前記ＲＴＳ差分周期検出部は，ＲＴＳ値を識別してＲＴＳ値が増加するまでのＲＴＳ値の受信回数を計数し，該計数値をＲＴＳ差分周期として出力するＲＴＳ値カウンタを備え，前記ＣＢＲ信号周波数予測部は，ＲＴＳ値の各計数値に対応した固定ビット速度信号周波数偏差の値を格納したテーブルを備え，前記ＲＴＳ値カウンタからの計数値から対応する固定ビット速度信号周波数偏差を求めることを特徴とするＳＲＴＳクロック再生用ＰＬＬ引込み時間短縮装置。
【００６８】
（付記４）付記２において，前記ＲＴＳ差分周期検出部は，予め設定した時間内にＲＴＳ値が増加する差分周期の受信回数を計数し，該計数値を差分周期の受信回数として出力する差分周期期として出力する差分周期カウンタを備え，前記ＣＢＲ信号周波数予測部は，設定時間内の差分周期の各計数値に対応した固定ビット速度信号周波数偏差の値を格納したテーブルを備え，前記差分周期カウンタからの計数値から対応する固定ビット速度信号周波数偏差を求めることを特徴とするＳＲＴＳクロック再生用ＰＬＬ引込み時間短縮装置。
【００６９】
（付記５）付記３または４の何れかにおいて，前記ＣＢＲ信号周波数予測部から発生した固定ビット速度信号周波数偏差値を入力とし，固定ビット速度信号の公称周波数（0 ppm)となる自走ＲＴＳ値を生成する自走ＲＴＳ値生成部を駆動するためのパラメータを生成する自走作成パラメータ計算部を備えることを特徴とするＳＲＴＳクロック再生用ＰＬＬ引込み時間短縮装置。
【００７０】
【発明の効果】
本発明によればＣＢＲ信号がＣＤＶ吸収バッファから読み出しを開始する前に，予め再生クロックを公称周波数からＣＢＲ信号周波数に非常に近い偏差の周波数へと切り替えておくことが可能となるため，ＰＬＬの同期引き込みを助け，切り替え直後から即時に安定したＣＢＲ信号を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の原理構成を示す図である。
【図２】実施例の構成を示す図である。
【図３】第１の方式の構成を示す図である。
【図４】ＣＢＲ信号周波数偏差に対するＲＴＳ差分値を計算したテーブルの例を示す図である。
【図５】ＣＢＲ信号周波数偏差に対応するＲＴＳ差分周期の例を示す図である。
【図６】第２の方式の構成を示す図である。
【図７】ＣＢＲ信号周波数偏差に対する一定時間の差分周期の回数の例を示す図である。
【図８】ＣＢＲ信号周波数偏差対一定時間内の差分周期の例を示す図である。
【図９】自走ＲＴＳ値生成部の構成例を示す図である。
【図１０】ＡＡＬ−１のＡＴＭセルのフォーマットの説明図である。
【図１１】ＲＴＳ情報フォーマットの説明図である。
【図１２】ＲＴＳ情報の生成周期の説明図である。
【図１３】従来のＣＢＲ信号を伝送するＡＴＭ伝送装置を示す図である。
【符号の説明】
１０デセル化部
１１ＲＴＳ差分周期検出部
１２ＣＢＲ信号周波数予測部
１３自走作成パラメータ計算部
１４ＣＤＶ吸収バッファ
１５受信ＲＴＳ値保持部
１６自走ＲＴＳ値生成部
１７選択部（ＳＥＬ）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a clock recovery PLL pull-in time reduction method and apparatus on the receiving side in an ATM (Asynchronous Transfer Mode) network that performs source clock recovery using the SRTS method.
[0002]
In ATM transmission networks, when CBR (Constant Bit Rate) signals such as voice and fixed-speed video are transmitted using ATM cells, the source clock on the receiving side is regenerated as an AAL (ATM Adaptation Layer type-1) function. SRTS (Synchronous Residual Time Stamp) system is recommended by ITU-T (International Telecommunication Union) as a means to do this. However, until the RTS (Residual Time Stamp) value arrives at the receiving side, a nominal frequency is generated using the free-running RTS value, and when the RTS value is received, switching is made to use the received RTS value. However, if the frequency fluctuation is large, stable reception cannot be performed because it takes time to pull in the PLL.
[0003]
[Prior art]
The free-running RTS value will generate a nominal frequency (CBR signal frequency ± 0 ppm: ppm is part-per-million, meaning one million parts). When the RTS value arrives, the received RTS value is calculated from the free-running RTS value. Switch to. Using this RTS value, when transmitting a fixed bit rate signal (CBR signal such as an audio or video signal) on the transmission side using an ATM cell, the original fixed bit rate signal (CBR) is transmitted to the original frequency on the receiving side. SRTS method is adopted as a technology for restoration by ITU-TI. 363.1, which is conventionally known (for example, Japanese Patent Laid-Open No. 7-264214), and is outlined below.
[0004]
An outline of the fixed bit rate signal and the SRTS method is that there is a service (CBR service) for sending user data at a constant speed. In this service, the receiving side separates the user data from the received ATM cell and then sends the user data to the sending side. It is necessary to output (reproduce the source clock) at the same timing (same frequency, same phase) as the clock. However, the frequency of the clock (user clock) of the fixed bit rate signal on the transmission side may not match the frequency of the clock on the reception side. In such a case, the receiving side divides the network clock to generate a known transmitting side clock frequency, but a timing error occurs between the receiving side clock and the transmitting side clock, A faithful CBR service cannot be performed.
[0005]
Therefore, the timing information is transmitted by the CS (Convergence Sublayer) function of the ATM cell AAL-1 (ATM Adaptation Layer-1).
[0006]
FIG. 10 is an explanatory diagram of the format of an AAL-1 ATM cell. An AAL-1 ATM cell has a 5-byte ATM header followed by a 1-byte SAR (Segmentation and Reassembly) -PDU (Protocol Data Unit) header and a 47-byte SAR-PDU payload for transferring user data. And are arranged. The 1-byte SAR-PDU header is composed of a 4-bit SN (Sequence Number) field and a 4-bit SNP (Sequence Number Protection) field. The SN field is divided into two parts: 1-bit CSI (Convergence Sublayer Identifier) and 3-bit SC (Sequence Count), and the SNP field is 3-bit CRC (Cyclic Redundancy Check) and 1 It is divided into two EPBs (Even Parity Bit). The SC in the SN (sequence number) field represents a count value that circulates the sequence numbers of ATM cells in the order of 0 to 7, thereby checking the order of the cells. The SNP field has a function of performing error verification and correction of the SN (sequence number) field by CRC and EPB (even parity bits).
[0007]
The CSI bit is used for transmission and reproduction of user clock timing information by the SRTS method. That is, the user clock timing information is composed of 4-bit information (RTS4, RTS3, RTS2, RTS1) called RTS (Residual Time Stamp). That is, the count value of the lower 4 bits when the user clock is counted to reach the predetermined number of bits is used as the RTS information. This RTS information is transferred using the CSI bit which is the CS function of AAL-1.
[0008]
FIG. 11 is an explanatory diagram of the RTS information format. The RTS information takes a multi-frame configuration of 8 cells of ATM cells, and user data is transferred in a SAR-PDU payload of 47 bytes, so the number of bits of user data in 8 cells is 3008 (8 cells x 47 bytes) × 8 bits). The CSI bit has an 8-bit configuration corresponding to the SC value of 0 to 7, and the above four bits are determined by the CSI value (1 bit for each) when the SC value is an odd value of 1, 3, 5, and 7. RTS information (RTS4, RTS3, RTS2, RTS1) is transmitted.
[0009]
FIG. 12 is an explanatory diagram of a generation cycle of RTS information. When sending a fixed bit rate signal, send user data D _u Is a fixed-speed data, and a clock synchronized with the data is transmitted to the user clock C _u And In the ATM cell, this transmission user data D _u Is transmitted in the SAR-PDU payload and the transmission user clock C is transmitted. _u RTS information, which is the timing information, is transmitted with the CSI bit. The frequency of the transmission user clock (also called service clock) is f _s , The time for one bit of user data is T _u = 1 / f _s Then, the RTS information generation cycle is T _tS = T _u × 3008. Transmit clock for generating RTS data RTS sampling timing clock C _tS RTS information is the clock C _tS This transmission RTS sampling timing clock C is generated at the rising edge of _tS Is the transmission clock C _s Is divided by 1/3008.
[0010]
In the SRTS system, the network clock frequency f synchronized with the line timing on the network side _n Divide X by X and network divided clock C _NX (Frequency division frequency f _nx = F _n / X). The value of X is the divided frequency f of the network clock _nx And nominal value of user clock frequency (Nominal value) f _NOM The ratio of 1 ≦ f _nx / F _NOM X is determined to be in the range of <2. Where X = 2 ^N If N is an integer, the network divided clock is divided by a 4-bit binary counter, and f _nx / 2 ⁰ , F _nx / 2 ¹ , F _nx / 2 ² , F _nx / 2 ^Three Frequency network timing information Q ₁ , Q ₂ , Q _Three , Q _Four And this Q ₁ , Q ₂ , Q _Three , Q _Four RTS sampling clock C _tS The values sampled at the rising edge of RTS are RTS1, RTS2, RTS3, and RTS4 of the RTS information, respectively.
[0011]
FIG. 13 shows an ATM transmission apparatus for transmitting a conventional CBR signal (see Patent Document 1). In the figure, 80 to 82 constitute the ATM cell transmitting side, 80 is a 3008 frequency dividing unit, 81 is an RTS creating unit, 82 is a celling unit which is a mechanism on the ATM network transmitting side, and 83 is an ATM network receiving unit. 84 is a cell delay fluctuation (CDV (Buffer Delay Variation) absorption buffer (referred to as a CDV absorption buffer)), and 85 is a reception RTS value holding that holds a reception RTS value extracted from a reception cell. , 86 is a free-running RTS value generation unit, 87 is a selection unit (indicated by SEL), and 88 is a network clock (network divided clock f shown in FIG. 12). _nx , Which is hereinafter referred to as this term), is a 4-bit counter that repeatedly counts (hexadecimal), 89 is a network clock (f _nx ) Is counted for a time corresponding to 3008 CBR signals (fixed bit rate signals) to generate a mask signal, 90 is a coincidence detection unit, and 91 is a mask unit. Reference numerals 92 to 95 constitute a PLL (Phase Lock Loop) that generates a clock frequency of the CBR signal, 92 is a phase comparison section, and 93 is a smoothing (DC) output from the phase comparison section 92. 94 is a voltage controlled crystal oscillator (indicated by VCXO) that generates a signal having a frequency corresponding to the output voltage of the

filter

93, and 95 is a 3008 / n frequency divider.
[0012]
In FIG. 13, on the transmission side, the frequency f synchronized with the signal extracted from the input fixed bit rate signal (CBR signal). _s Is divided by the 3008 frequency dividing unit 80 to generate an output for determining the cycle for generating the RTS value. The RTS creating unit 81 extracts the network clock (f _nx ) Is counted by a 4-bit counter, and a 4-bit count value is generated as an RTS value in a cycle from the 3008 frequency dividing unit 80 and output to the cellizing unit 82. The cell converting unit 82 inputs the CBR signal and the RTS value, creates an ATM cell, and sends it to the ATM network. When receiving the ATM cell from the ATM network, the decelerating unit 83 performs a decelerating process for returning the cell to the original CBR signal. At this time, in the CDV absorption buffer 84, the CDV (Cell Delay Variation) absorption buffer 84 uses the buffer delay fluctuation of the cross-connect device that passes through the ATM network, or the delay fluctuation due to cell loss / cell misdistribution. Is provided to absorb. The received RTS value from the ATM cell is supplied to one input of the selector 87.
[0013]
On the ATM cell receiving side, a network clock f generated by extracting from the network is used. _nx To generate a free-running RTS value from the free-running RTS value generation unit 86 and input it to the selection unit 87. If the selection unit 87 can extract the RTS value from the reception cell, the selection unit 87 holds the output of the reception RTS value holding unit 85 by the output from the CDV absorption buffer 84, and if the RTS value cannot be extracted from the reception cell, the free-running RTS. The output of the value generator 86 is selected.
[0014]
The selected RTS value (4 bits) is then supplied to one input of the coincidence detector 90 and the network clock f extracted from the network supplied to the other input. _nx The coincidence with the output of the 4-bit counter 88 is counted, and the coincidence detection unit 90 detects that it coincides with the value of the RTS information. The mask counter 89 has an RTS value generation cycle T. _tS (F _s The mask is released only within a range of ± 8 before and after (the time when 3008 clocks are counted) to allow the coincidence output to pass, and an output for masking (prohibiting) the mask unit 91 is generated at other times.
[0015]
The RTS value output from the coincidence detection unit 90 is supplied to the PLL through the mask unit 91, and the output of the comparison result input from the phase comparison unit 92 is extracted from the DC component by the filter 93 and input to the VCXO 94. To the frequency f corresponding to the input voltage _s (Reproduced CBR signal clock) is generated, and an output obtained by dividing the frequency signal by the 3008 / n divider 95 is fed back to the phase comparator 92 to control the reproduction fixed bit rate signal (CBR signal) clock. Is done.
[0016]
ITU-TI described above. 363.1 Recommendation recommends that the network extraction reference clock f _nx When sending a signal that is not synchronized with the ATM cell to the ATM cell, the receiving side sends the CBR signal clock frequency f _s SRTS system is recommended as a means for reproducing the RTS value, but the nominal frequency is generated by the free-running RTS value until the RTS value arrives. When the RTS value arrives, the received RTS is received from the free-running RTS value. The clock that is switched to the value and recovered is also switched from the nominal frequency to the received CBR signal frequency. Also, when the CBR signal is interrupted for a short time for some reason, it is switched to the free-running RTS value.
[0017]
[Patent Document 1]
JP 2001-223705 A
[0018]
[Problems to be solved by the invention]
Since the frequency of the received fixed bit rate signal (CBR signal) usually has a deviation of ± tens of ppm or less, the frequency fluctuates when the nominal frequency is generated from the free-running RTS value and switched to the receiving RTS value. Therefore, there is a problem that the fixed bit rate signal to be reproduced cannot be immediately stabilized because it takes time to pull in the PLL. If the pull-in time of the PLL becomes long, a large capacity CDV absorption buffer is required, and the cost increases.
[0019]
According to the present invention, a fixed bit rate signal (CBR) is used when a receiving side of an ATM network device that performs source clock recovery using the SRTS method is switched from a free-running RTS value that is free-running at a nominal frequency to a receiving RTS value. An object of the present invention is to provide a clock recovery PLL pull-in time shortening method and apparatus capable of suppressing fluctuations in the CBR signal frequency while signals are stored in a cell delay fluctuation (CDV) absorption buffer.
[0020]
[Means for Solving the Problems]
FIG. 1 shows the principle configuration of the present invention. In the figure, 10 is a decelerating unit that returns ATM cells input from the ATM network to a SAR-PDU header including RTS values and a fixed bit rate (CBR) signal, and 11 is an RTS differential period detection that detects a differential period from the received RTS values. Part. Here, the “difference cycle of the received RTS value” means that the residual time stamped on the transmission side (the clock of the CBR signal is counted by a 4-bit counter and the count value for each RTS cycle) is carried over to the next. Means a period to be added to the RTS value. 12 is a CBR (fixed bit rate) signal frequency prediction unit, 13 is a free-running parameter calculation unit, 14 is a cell delay fluctuation (CDV) absorption buffer, 15 is a received RTS value holding unit, 16 is a free-running RTS value generation unit, Reference numeral 17 denotes a selection unit (displayed by SEL).
[0021]
The present invention calculates the CBR signal (fixed bit rate signal) frequency that is reproduced while the received RTS value is stored in the cell delay fluctuation absorbing buffer, and the fixed bit rate (CBR) signal is read from the cell delay fluctuation absorbing buffer. Before starting the operation, the recovery clock is switched from the nominal frequency to the CBR signal frequency in advance to assist the PLL synchronization, and the CBR signal is stabilized immediately after switching.
[0022]
The ATM cell from the ATM network is decomposed by the decelerating unit 10 and the received RTS value and the CBR signal are output and input to the cell delay fluctuation (CDV) absorption buffer 14, and only the received RTS value is detected by the RTS difference period detecting unit 11. Also supplied. In the cell delay fluctuation absorbing buffer 14, the input information is stored for a certain period of time, a fixed bit rate (CBR) signal is generated as output a and processed later, an RTS value is generated as output c, and the received RTS value is held. Held in the part 15. A free-running / reception RTS switching instruction signal is supplied to the selection unit (SEL) 17 as an output b of the cell delay fluctuation (CDV) absorption buffer 14, and an ATM cell is input to the cell delay fluctuation (CDV) absorption buffer 14 at the initial stage. At the time (or the time of startup after failure), the received RTS value is not generated from the output c, and a signal for selecting the free-running RTS value generation unit 16 is generated to the selection unit 17. Until the time when the reception RTS value is output from the CDV absorption buffer 14, the output of the free-running RTS value generator 16 is selected, and when the reception RTS value is output, the free-running / reception is performed to select the reception RTS value. Switching is performed by the output b of the RTS switching instruction.
[0023]
The RTS difference period detection unit 11 detects a period in which the residual (RTS value) time stamped on the transmission side as described above is carried (increased from the previous value) and added to the next RTS value. A specific technique for detecting the RTS difference period is shown as a configuration of an embodiment described later. The RTS difference period detected by the RTS difference period detection unit 11 is input to the CBR signal frequency prediction unit 12, where the frequency of the CBR signal is predicted from the RTS difference period. In this case, the frequency can be predicted by a method of storing in the table the value of the CBR signal frequency registered in advance by actual measurement corresponding to the RTS difference period. When the result predicted by the CBR signal frequency prediction unit 12 is supplied to the free-running creation parameter calculation unit 13, a parameter for generating a free-running RTS that generates the predicted CBR signal frequency is calculated, and the free-running RTS value is calculated. The generator 16 outputs. The free-running RTS value generation unit 16 generates a free-running RTS value corresponding to the received parameter, but suddenly switches from the previous free-running RTS value (previously set free-running RTS value) to a new parameter. In order to avoid this, it waits until the difference period (difference from the previous value is below a certain value) before switching to the RTS value with the new parameter. When reading from the CDV absorption buffer is started, the selection unit 17 switches from the free-running RTS value to the reception RTS value. Even at this time, switching is performed after waiting for the difference period, and since the free-running RTS value is generated in accordance with the deviation of the received CBR signal frequency, the phase pulse output to the PLL is constant even when switched, A stable reproduction CBR signal clock can be supplied.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 2 shows a configuration of the embodiment. In the figure, the same reference numerals 10 to 17 as those in FIG. 18 is frequency f _nx A 4-bit counter that counts the network clock, 19 is a mask counter that masks a period other than the timing of the period corresponding to the RTS period from the network clock, and 20 detects a match between the 4-bit counter 18 and the output from the selector 17. The coincidence detection unit 21 is a mask unit. 22 is the frequency f _s The reference numerals 22a to 22d constituting the PLL 22 are the same as the reference numerals 92 to 95 in FIG. 13 shown as a conventional example, 22a is a phase comparison unit, and 22b is a smoothing PLL. A filter 22c is a voltage controlled crystal oscillator (VCXO), and 22d is a 3008 / n frequency divider. Reference numerals 23 to 25 constitute the ATM cell transmitting side, which are the same as the reference numerals 80 to 82 in FIG. 13 of the conventional example. Reference numeral 23 denotes a 3008 frequency dividing unit for dividing the source CBR signal clock by 3008, 24 Is an RTS generator that divides the network clock by a 4-bit counter and generates an RTS value by the output of the 3008

divider

23, and 25 is a cellizer that converts the CBR signal into an ATM cell including an ATM header and a SAR-PDU header. It is.
[0025]
In the configuration of the embodiment of FIG. 2, the RTS difference period detection unit 11 and the CBR signal frequency prediction unit 12 have two methods. Each method will be described below.
[0026]
FIG. 3 shows the configuration of the first method. In the figure, 11 is an RTS difference period detection unit, 110 is an RTS value identification unit, 111 is an RTS value counter, and 112 is a count value holding unit.
[0027]
In the first method, in order to detect the difference period of the received RTS value, the remainder of the modulo 16 obtained by counting one RTS period by the network clock is the RTS value. Therefore, when the difference from the 4-bit counter is calculated, f _s At 270 MHz, the first time is “9”, the second time is “9”, the same value as the third time and the fourth time continues, and if the difference is 0 ppm, the fifth time is “10”. In the configuration of FIG. 3, when the RTS value identifying unit 110 identifies that the RTS value is a predetermined value (a constant value, for example, “9”), the RTS value counter 111 is incremented, and the RTS value identifying unit 110 When the subsequent RTS value is the same value (“9”), the RTS value counter 111 is incremented every time it is identified.
[0028]
Thereafter, when the RTS value identifying unit 110 receives an RTS value whose value has increased (changed) from the previous RTS value, it identifies an increase in RTS value (in this example, “10”). With this identification output, the count value holding unit 112 is driven to set the count value of the RTS value counter 111 at that time. Further, the count value is set in the count value holding unit 112 and the RTS value counter 111 is reset, and a new count can be started. The count value set in the count value holding unit 112 is input to the CBR signal frequency prediction unit 12 as a difference period. The CBR signal frequency prediction unit 12 obtains the CBR signal frequency deviation by referring to the table 120 in which the value of the CBR signal frequency deviation for each count value is obtained in advance by using the count value representing the difference period.
[0029]
FIG. 4 is an example of a table in which the RTS difference value with respect to the CBR signal frequency deviation is calculated. This example shows the frequency f of the CBR signal. _s = 270 MHz, network clock frequency f _nx = 311.04 MHz, 4-bit count value = 3456 bits (the number divisible by 1 RTS period divided by 16 is 3456 bits). A. of FIG. Includes a frequency deviation Δf (Hz), f for each of the deviation values (in ppm) 0, +10, +20,..., +60, −10, −20,. _s (MHz), 8-cell equivalent bit number (cycle in which the RTS value is generated), difference from the 4-bit count value (difference from “3456” is the difference in the first RTS value, the difference in the second RTS value,... ..., the sixth RTS value difference is registered, the RTS difference value is "9" or "10", and the calculated value of the cycle (RTS value reception count) until the RTS value becomes +1 (10) 4B includes only a difference period (number of times) with respect to the deviation (ppm) in the table of A. Deviation 0, ± 10, ± 20, ± 30. , ± 40, ± 50.
[0030]
FIG. 5 shows an example of the RTS difference period (number of times) corresponding to the CBR signal frequency deviation (ppm). In this example, the data of the table shown in FIG. 4 is graphed.
[0031]
The CBR signal frequency prediction unit 12 uses the table shown in FIG. 4 (or the graph shown in FIG. 5) to calculate the CBR signal frequency deviation corresponding to the difference period (number of times) of the RTS value until the CBR value is incremented by one. Can be identified. For example, when the frequency deviation is 0 ppm, the difference period is 4.63, whereas at −50 ppm it is 2.57 and +50 ppm is 23.39. It becomes possible to do.
[0032]
FIG. 6 shows the configuration of the second scheme, which is the second scheme of the RTS difference periodic section 11 and the CBR signal frequency prediction section 12 in the configuration of the embodiment of FIG. In the figure, 11 is an RTS difference period detection unit, 113 is a difference period identification unit, 114 is a difference period counter, 115 is a time setting unit, 116 is a count value holding unit, 12 is a CBR signal frequency prediction unit, and 121 is a table. .
[0033]
In the second method, the number of differential periods (periods in which the RTS value increases) received at an arbitrary fixed time is counted. A predetermined time is set in the time setting unit 115 in advance.
[0034]
When the received RTS value is input to the difference cycle identification unit 113, the RTS value is checked and if the difference cycle (increase in RTS value) is detected, the difference cycle counter 114 is counted up. The detection of the difference period and the count-up operation are continued for the time set in the time setting unit 115. When the set time is reached, the count value of the difference period counter 114 is transferred to the count value holding unit 116 by the time setting unit 115. Set and retained.
[0035]
In this case, the difference period can be calculated by the following equation (1). Where Y in equation (1) is the number of bits in one RTS cycle when counted by the network clock, f _s Is the CBR signal frequency.
[0036]
[Expression 1]

[0037]
This equation (1) is reduced in fractions, and the minimum denominator value is A: “RTS generation cycle”. Further, if the number of times of the difference period in the cycle of A is B and the number of times other than that is X, the following equations (2) and (3) hold.
[0038]
X + B = A Formula (2)
(Integer part of X * X) + [(integer part of Y + 1) * B] = the molecular formula that is the minimum of formula (1) (3) From the simultaneous equations of the above formulas (2) and (3), B The value of is obtained.
[0039]
FIG. 7 shows an example of the number of differential periods of a fixed time with respect to the CBR signal frequency deviation. However, this example shows the typical frequency f of the network clock. _nx = 311.04 MHz, the integer part of Y in the above formula (1) is 3465 bits, arbitrary constant time = 125 RTS (125 cycles of RTS generation period), B = “minimum numerator− (3456 * A), This is an example when 125 RTS B = B * 125 / A.
[0040]
FIG. 8 is a graph of an example of the CBR signal frequency deviation versus the difference period within a certain time, and corresponds to the calculation result of FIG. According to this example, when the frequency deviation is 0 ppm, the difference period is 27 times, whereas at −50 ppm, 48.66 times and at +50 ppm, 5.34 times, the difference period clearly appears, so the CBR signal frequency Can be predicted.
[0041]
The CBR signal frequency prediction unit 12 in the configuration of the second method shown in FIG. 6 is a CBR signal frequency deviation corresponding to each count value shown in FIG. 7 or a graph as shown in FIG. 8 created based on FIG. The value of the CBR signal frequency deviation is obtained from the count value held in the count value holding unit 116.
[0042]
The self-running RTS value generation unit 16 in the configuration of the embodiment shown in FIG. 2 has a conventionally known configuration (see FIG. 9 to be described later) and has a nominal frequency according to three parameters A, B, and C. An RTS value is generated. Here, the parameter A represents a cycle for generating the free-running RTS value and differs depending on the frequency of the network clock. Parameter B is the number of times the RTS difference value is incremented by 1, and parameter C is a reference RTS difference value. For this reason, the self-running parameter generation unit (13 in FIG. 2) calculates three parameters A, B, and C from the frequency deviation information input from each CBR signal frequency prediction unit 12 shown in FIGS. Calculate and output to the free-running RTS value generator.
[0043]
Note that the method of obtaining A, B, and C can be determined in advance by creating a determination table that uses this value for this frequency deviation in advance, or refer to it, or the above formula ( 1) It can be obtained by an arithmetic operation using the numerical values of parameters A and B from the values Y and X and parameters A and B shown in (3) and the parameter C shown in the following equation (4). Also in the second method, after the frequency deviation is obtained, A and B are obtained by the same calculation procedure as in the first method.
[0044]
[Expression 2]

[0045]
Next, in the embodiment shown in FIG. 2, the operation when the RTS difference period detecting unit and the CBR signal frequency predicting unit are executed by the second method shown in FIG. 6 will be described with a specific example.
[0046]
In this specific example, the CBR signal frequency f _s = 270 MHz, network clock frequency f _nx = 311. It is assumed to be MHz.
[0047]
The RTS value extracted by deceleration with the configuration shown in FIG. 2 is written to the CDV absorption buffer 14 and simultaneously input to the RTS difference period detection unit 11. The RTS difference period detection unit 11 counts the number of RTSs whose difference from the previous RTS value is “10 (D)” among the RTS values received during the monitoring time set from the outside such as a CPU, for example ( D represents a decimal number). When the set time is counted as 125 RTS, the results shown in FIGS. 7 and 8 are obtained. Assuming that the deviation of the received CBR signal frequency is −30 ppm, the number of counts of the difference period is 40 from FIG. Here, 125RTS is converted into time
1 RTS = 3008 bit / 270 MHz = 11.141 us and 125 RTS = 1.39 ms.
[0048]
If the capacity of the CDV absorption buffer is 3 ms, it can be seen that the nominal frequency (0 ppm) of the free-running RTS value can be changed to a deviation close to the reception CBR signal frequency before reading the reception RTS value from the CDV absorption buffer.
[0049]
In the CBR signal frequency prediction unit 12 in FIG. 2 described above, frequency prediction is set in advance. For example, if the number of counts is between 38 and 44, the CBR signal frequency deviation is determined to be −30 ppm. Therefore, if the count “40 (D)” is input, a determination result of −30 ppm is output to the self-running creation parameter calculation unit 13.
[0050]
The self-running creation parameter calculation unit 13 inputs information of −30 ppm and performs the following calculations in order.
[0051]
(1) Count with a network clock to obtain the number of bits between 1 RTS.
[0052]
[Equation 3]

[0053]
(2) The value of the denominator that becomes the minimum in the divisor of the equation (1) is A.E. Hold as “RTS generation cycle”. From the above formula, A = 99997
(3) The value of the numerator that has been minimized in the reduction of (1) above is retained.
[0054]
From the above formula, the numerator value = 346521600
(4) The number of times B that is the difference period in the cycle A is obtained.
[0055]
B = value of numerator−integer part of Y × A = 346521600-3465 × 99997 = 31995
(5) RTS difference value C serving as a reference is obtained.
[0056]
C = Y mod (16) = 3465 mod (16) = 9
Therefore, the following values are output to the free-running RTS value generation block.
[0057]
Parameter A = 99997, Parameter B = 31995, Parameter C = 9
The above calculation may be performed by a hardware circuit configuration or may be calculated by computer software.
[0058]
Next, the free-running RTS value generation unit (16 in FIG. 2) that has received the free-running RTS value generation parameter does not suddenly switch from the free-running RTS value of the nominal frequency (0 ppm) generated so far to a new parameter. In addition, after waiting for the difference period (difference from the previous value) to be “10 (D)”, switching to generation of a self-running RTS value by a new parameter is performed.
[0059]
Finally, when reading from the CDV absorption buffer is started, the selection unit (SEL) 17 in FIG. 2 sends a free-running / reception RTS switching instruction signal from the free-running RTS value generation unit 16 to the receiving RTS value holding unit 15. At this time, the free-running RTS value of the received RTS value holding unit 15 has already been generated in accordance with the received CBR signal frequency deviation of −30 ppm. The phase pulse output to 22) becomes constant, and a stable reproduction CBR signal clock can be supplied.
[0060]
FIG. 9 is an explanatory diagram of a self-running RTS value generator. (1) in FIG. 9 shows the configuration of the free-running RTS value generation unit, and (2) shows the parameters of free-running RTS value generation in each mode. The structure of this free-running RTS value generation unit has been conventionally known. In the figure, 50 is a phase pulse generated every 1 RTS (once every 8 cells, every 3008 bits) and outputs the output of the selection unit 1 (SEL1). A latch unit 51 for latching, a parameter B setting unit (indicated by B), an adder for adding the outputs of the parameter B setting unit 51 and the latch unit 50, and a parameter A setting unit (indicated by A) , 54 is a subtracter for subtracting the value of the parameter A setting unit 53 from the output of the

adder

52, 55 is a first selector (SEL1) for selecting one from the output of the adder 52 and the output of the

subtractor

54, 56 is This is a comparator that compares the parameter A with the output of the adder 52 and generates selection signals for the first selector 55 and a second selector 63 described later. 57 is a latch unit that latches the output of the second selector 63 by an input phase pulse, 58 is a constant holding unit (indicated by 1) that outputs a constant “1”, and 59 is a parameter C setting unit (indicated by C). , 60 is an adder that adds “1” to the parameter C, 61 is an adder that adds the output of the latch unit 57 and the output of the

adder

60, 62 is an adder that adds the parameter C and the output of the latch unit 57, Reference numeral 63 denotes a second selector (SEL2) that selects one of the outputs of the adder 61 and the adder 62.
[0061]
A specific example of parameters A, B, and C for generating a free-running RTS value corresponding to each mode (each CBR signal frequency) in the configuration of (1) of FIG. 9 is shown in (2) of FIG. Here, the mode D1 has a CBR signal frequency of 270 MHz, the mode D2 has a CBR signal frequency of 143.18 MHz, and the mode D5 has a CBR signal frequency of 360 MHz. In the case of the mode D1, the parameter A represents that 125 (RTS) is one cycle, the parameter B has a difference value of “10” 27 times out of 125 RTS, and the parameter C is 98 times out of 125 RTS (125 -The difference value of the parameter B (= 27) = 98) is “9”.
[0062]
Further, when the ratio of generating the corrected RTS value in the RTS generation cycle is B / A, the following relationship is established.
[0063]
B / A + C + 16 x N = Reference frequency (network clock frequency) x 3008 / CBR signal frequency
However, A and B are minimum integers satisfying the above, and N is a value that minimizes A, B, and C.
[0064]
The

latch units

50 and 57 latch the output from the first selector 55 and the output of the 4-bit RTS value from the second selector 63, respectively, by the phase pulse generated every 1 RTS. The adder 52 adds the parameter B and the value held by the latch unit 50, compares the output of the adder 52 with the parameter A by the comparator 56, and when the output of 52 is equal to or greater than A, the first selector 55 The result of switching (52-A) is output to 55, and the result of 61 is output to 63. The adder 60 adds the parameter C and “1”, and the adder 61 adds the parameter C + 1 and the 4-bit RTS value output from the latch unit 57 and inputs the result to one input terminal of the second selector 63. The adder 62 adds the parameter C and the output of the latch unit 57 and inputs the result to the other input terminal of the second selector 63. As a result, an RTS value having a difference value of 10 is generated 27 times in 125 RTS.
[0065]
(Supplementary Note 1) In the method of shortening the clock recovery PLL pull-in time on the receiving side in the ATM network that performs source clock recovery using the SRTS method, switching from the free-running RTS value running at the nominal frequency to the received RTS value When the received RTS value is accumulated in the cell delay fluctuation absorbing buffer, the fixed bit rate signal frequency to be reproduced is predicted by detecting the cycle of the difference period of the received RTS value, and the free-running RTS value An SRTS that suppresses fluctuations in the fixed bit rate signal frequency when the received RTS is switched from the free-running RTS by changing the generated free-running fixed bit rate signal frequency in advance to the predicted reception frequency. PLL recovery time reduction method for clock recovery.
[0066]
(Supplementary Note 2) Extracted from the free-running RTS value generated from the network clock of the ATM transmission network and the received ATM cell in the clock recovery PLL pull-in time reduction device on the receiving side in the ATM network that performs the source clock recovery using the SRTS method A selection unit to which the received RTS value output through the cell delay fluctuation absorbing buffer is input, and a PLL driven by using the RTS value selected by the selection unit, An RTS difference period detecting unit for detecting a period from when the received RTS value is received and the RTS value is increased (decreased) at the same time when the digitized signal is input to the cell delay fluctuation absorbing buffer; C that generates the predicted frequency of the original fixed bit rate (CBR) signal of the received ATM cell by using the result detected by the period detector as an input A BR signal frequency prediction unit, a free-running parameter calculation unit that generates a parameter for generating a predicted fixed bit rate signal frequency, using the result predicted by the CBR signal frequency prediction unit, and the free-running parameter calculation An SRTS clock recovery PLL pull-in time shortening device, comprising: a self-running RTS value generating unit that generates a fixed bit rate signal frequency by the output of the unit and generates the free-running RTS value.
[0067]
(Supplementary note 3) In Supplementary note 2, the RTS difference period detection unit counts the number of RTS values received until the RTS value increases after identifying the RTS value, and outputs the counted value as the RTS difference period. The CBR signal frequency predicting unit includes a table storing a fixed bit rate signal frequency deviation value corresponding to each count value of the RTS value, and a fixed bit rate corresponding to the count value from the RTS value counter. A PLL pull-in time shortening device for SRTS clock reproduction, characterized by obtaining a signal frequency deviation.
[0068]
(Supplementary Note 4) In Supplementary Note 2, the RTS differential period detection unit counts the number of receptions of a differential period in which the RTS value increases within a preset time, and outputs the count value as the number of receptions of the differential period. A differential period counter that outputs as a period, and the CBR signal frequency prediction unit includes a table that stores a value of a fixed bit rate signal frequency deviation corresponding to each count value of the difference period within a set time, and the difference period counter A PLL TS pull-in time reduction device for SRTS clock recovery, wherein a corresponding fixed bit rate signal frequency deviation is obtained from a count value from.
[0069]
(Supplementary note 5) In any of

Supplementary notes

3 or 4, the free-running RTS value that takes the fixed bit rate signal frequency deviation value generated from the CBR signal frequency prediction unit as an input and becomes the nominal frequency (0 ppm) of the fixed bit rate signal A PLL pull-in time reduction device for SRTS clock reproduction, comprising a self-running creation parameter calculation unit that generates a parameter for driving a free-running RTS value generation unit that generates
[0070]
【The invention's effect】
According to the present invention, the reproduction clock can be switched in advance from the nominal frequency to a frequency very close to the CBR signal frequency before the CBR signal starts to be read from the CDV absorption buffer. It is possible to assist synchronous pull-in and provide a stable CBR signal immediately after switching.
[Brief description of the drawings]
FIG. 1 is a diagram showing a principle configuration of the present invention.
FIG. 2 is a diagram illustrating a configuration of an example.
FIG. 3 is a diagram illustrating a configuration of a first method.
FIG. 4 is a diagram illustrating an example of a table in which an RTS difference value with respect to a CBR signal frequency deviation is calculated.
FIG. 5 is a diagram illustrating an example of an RTS difference period corresponding to a CBR signal frequency deviation.
FIG. 6 is a diagram illustrating a configuration of a second method.
FIG. 7 is a diagram showing an example of the number of differential periods of a fixed time with respect to CBR signal frequency deviation.
FIG. 8 is a diagram illustrating an example of a CBR signal frequency deviation versus a difference period within a certain time.
FIG. 9 is a diagram illustrating a configuration example of a free-running RTS value generation unit.
FIG. 10 is an explanatory diagram of an AAL-1 ATM cell format;
FIG. 11 is an explanatory diagram of an RTS information format.
FIG. 12 is an explanatory diagram of a generation cycle of RTS information.
FIG. 13 is a diagram illustrating a conventional ATM transmission apparatus that transmits a CBR signal.
[Explanation of symbols]
10 Decelization Department
11 RTS differential period detector
12 CBR signal frequency prediction unit
13 Self-running parameter calculation part
14 CDV absorption buffer
15 Received RTS value holding unit
16 Self-propelled RTS value generator
17 Selection part (SEL)

Claims

In a method for shortening the PLL pull-in time for clock recovery on the receiving side in an ATM network that performs source clock recovery using the SRTS method,
Detecting the RTS difference period using the RTS value extracted from the received ATM cell while receiving ATM cells stored in the cell delay variation absorbing buffer,
Predicting a fixed bit rate signal frequency from the detected RTS differential period ;
Calculate the parameters to create a free-running RTS value that creates the predicted fixed bit rate signal frequency,
A self-propelled RTS value is created based on the parameters obtained by the calculation,
The fixed bit rate signal frequency is changed in advance by the created free-running RTS value, and the received RTS output from the free-running RTS value from the cell delay fluctuation absorbing buffer as the RTS value input to the clock recovery PLL. A method of shortening a PLL pull-in time for SRTS clock reproduction, characterized by suppressing fluctuations in a fixed bit rate signal frequency when switching to a value .

In a clock recovery PLL pull-in time reduction device on the receiving side in an ATM network that performs source clock recovery using the SRTS method,
A free-running RTS value generated from the network clock of the ATM transmission network based on the parameters generated using the RTS value extracted from the received ATM cell, and extracted from the received ATM cell and output through the cell delay fluctuation absorbing buffer A selection unit that receives the received RTS value, and a PLL that is driven using the RTS value selected by the selection unit;
RTS differential period detection for detecting, using a network clock, a period from when a received RTS value is received and the RTS value is increased (decreased) at the same time when the received ATM cell deceleration signal is input to the cell delay fluctuation absorbing buffer Part,
A CBR signal frequency prediction unit for generating a predicted frequency of the original fixed bit rate (CBR) signal of the received ATM cell using the result detected by the RTS differential period detection unit as an input;
A self-running parameter calculation unit for generating a parameter for generating a predicted fixed bit rate signal frequency using the result predicted by the CBR signal frequency prediction unit;
A self-running RTS value generation unit that generates a fixed bit rate signal frequency based on an output of the self-running creation parameter calculation unit and generates the self-running RTS value;
A PLL pull-in time reduction device for SRTS clock recovery , wherein fluctuation of a fixed bit rate signal frequency is suppressed when the selection unit switches from the free-running RTS value to a reception RTS value from the cell delay fluctuation absorption buffer .

In claim 2,
The RTS difference period detection unit includes an RTS value counter that identifies the RTS value, counts the number of times the RTS value is received until the RTS value increases, and outputs the counted value as an RTS difference period,
The fixed bit rate signal frequency prediction unit includes a table storing a value of a fixed bit rate signal frequency deviation corresponding to each count value of the RTS value, and a fixed bit rate signal frequency corresponding to the count value from the RTS value counter. A PLL pull-in time shortening device for SRTS clock reproduction characterized by obtaining a deviation.

In claim 2,
The RTS difference period detection unit includes a difference period counter that counts the number of receptions of a difference period in which the RTS value increases within a preset time and outputs the counted value as a difference period that is output as the number of receptions of the difference period. ,
The fixed bit rate signal frequency prediction unit includes a table storing a value of a fixed bit rate signal frequency deviation corresponding to each count value of the difference period within a set time, and a fixed value corresponding to the count value from the difference period counter. A PLL pull-in time shortening device for SRTS clock reproduction, characterized by obtaining a bit rate signal frequency deviation.