JP4059470B2 - Reader - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、被検体を読み取る装置に関するものであり、特に指紋を読み取る指紋読取装置に関する。
【０００２】
【従来の技術】
従来、被験者の指先の微細な凹凸により指紋の形状を読み取る２次元画像の読取装置として、指紋読取装置が知られている。この指紋読取装置は、指先の指紋を読み取るフォトセンサ部と、該フォトセンサ部の近傍に配置されるとともにフォトセンサ部を駆動させる駆動信号を供給するドライバ回路部とを有するフォトセンサデバイスを備えている。
このような指紋読取装置の中には、指先の指紋を読み取る際に、指先をフォトセンサ部に接触させ、このフォトセンサ部において、指紋を形成する皮膚の凹凸が光学的に認識され、指紋が読み取られるようになっているものや指の凹凸に応じた静電容量の変化を読み取るものがある。
ここで、人間の指はしばしば帯電した状態にあり、指をある物体に接触させた際、指に帯電している数千ボルト程度の静電気が一瞬にして放電することがある。
【０００３】
【発明が解決しようとする課題】
指紋読取装置のドライバ回路部は、高密度実装するために同一基板上に前述のフォトセンサ部と電気的に接続しているとともにフォトセンサ部に近接して配置している場合があり、このような指紋読取装置に指が接触する際に、指とドライバ回路部との間の距離が短くなり、ドライバ回路部上に絶縁膜を覆っていてもこの絶縁膜を介しドライバ回路部に静電気の電圧が印加され、誤作動・損傷する可能性があった。
また、ドライバ回路部は多数のトランジスタで構成されているが、このようなトランジスタの半導体層にアモルファスシリコンやポリシリコンを適用することが提案されているが、アモルファスシリコン及びポリシリコンは可視光に対し、励起する性質を有している。一方、ドライバ回路部の最上層の絶縁膜は、一般に光透過性の材質から構成されているため、ドライバ回路部が強い外光にさらされた場合に、トランジスタの半導体層に電子−正孔対が生成し、これらのキャリアのためにドライバ回路部が誤作動する可能性があった。
【０００４】
そこで、本発明は、ドライバ回路部を静電気及び外光から保護し、ドライバ回路部の損傷・誤作動を防ぐことができる指紋読取装置を提供する。
【０００５】
【課題を解決するための手段】
請求項１記載の発明は、例えば図１に示すように、光学的に被検体を読み取るフォトセンサ部（１０）と、該フォトセンサ部を駆動させる駆動信号を供給するドライバ回路部（トップゲートドライバ１１，ボトムゲートドライバ１２，ドレインドライバ１３）とを有するフォトセンサデバイス（Ｃ）を備える読取装置（指紋読取装置Ａ）であって、前記ドライバ回路部の表面の少なくとも一部に、前記センサ部の表面から連続して配置され、静電気を放電するための透明の導電性膜（透明導電体５１）が設けられていることを特徴とする。
【０００６】
請求項１記載の発明によれば、静電気が帯電した状態の指先がドライバ回路部に接触しても、接触時の静電気がドライバ回路部内に放電されることは無くシールドするので、従って、ドライバ回路部が誤作動・損傷することを防ぐことができる。
【０００９】
【発明の実施の形態】
以下、本発明の指紋読取装置に係る実施の形態について図面を参照して説明する。図１に示すように、指紋読取装置Ａは、指紋を定義づける指先での隆起した凸部と凸部間に配置する線状の凹部とを光学的に読み取る装置であって、指先を所定の位置に保持する指先保持部Ｂと、指先の指紋を読み取るフォトセンサデバイスＣとを備えている。図２は、図１のＸ−Ｘ線断面図である。
【００１０】
指先保持部Ｂは、内周が指先にフィットするような形状に形成され、後述するフォトセンサデバイスＣのセンサやドライバ１１〜１３の半導体層を励起する励起光に対し不透明な部材であって、フォトセンサデバイスＣの表面に載置されるような状態で取り付けられている。
指先保持部Ｂにおいて、指先の腹が接触する部分には、指先の腹程度の大きさに開口された楕円形状の開口部１が形成されている。そして、開口部１の開口した部分に、フォトセンサデバイスＣの後述するフォトセンサ部が配置されるように、指先保持部ＢがフォトセンサデバイスＣ上に配置されて取り付けられている。
また、指先保持部Ｂは、導電性材料から構成されるとともに、指先保持部Ｂから連続した配線２を介して、接地されている。従って、被験者が指先を指先保持部Ｂに接触しても、指先に帯電した静電気によるフォトセンサデバイスＣの誤作動・損傷を防ぐことができる。
【００１１】
フォトセンサデバイスＣは、図１、２に示すように、透明絶縁性基板２０上に設けられた、光学的に指紋を読み取るフォトセンサ部１０と、指先保持部Ｂの下方に配置された、該フォトセンサ部１０を駆動させる駆動信号を供給する各種ドライバ回路部（トップゲートドライバ１１，ボトムゲートドライバ１２，ドレインドライバ１３）と、バックライト３７及び導光板３２とを有する。
【００１２】
フォトセンサ部１０は、図１に示すように、前述した指先保持部Ｂの開口部１の開口した部分に露出した状態で、配置されている。
また、フォトセンサ部１０は、図１に示すように、マトリクス状に配置された複数のダブルゲートトランジスタ１０ａ（以下、ＤＧ−ＴＦＴ１０ａという）により構成されている。
トップゲートドライバ１１，ボトムゲートドライバ１２，ドレインドライバ１３の上方には不透明な指先保持部Ｂが配置されているために、上方から照射される紫外線や各ドライバのトランジスタを励起する波長帯の光を含む外光が直接各ドライバ１１〜１３に入射されることを抑えるので、励起光による各ドライバ１１〜１３のトランジスタへの誤動作や、紫外線による劣化を防止することができる。
【００１３】
図３及び図４に示すように、各ＤＧ−ＴＦＴ１０ａは、ボトムゲート電極２１と、ボトムゲート絶縁膜２２と、半導体層２３と、ブロック絶縁膜２４ａ，２４ｂと、不純物層２５ａ，２５ｂ，２６と、ソース電極２７ａ，２７ｂと、ドレイン電極２８と、トップゲート絶縁膜２９と、トップゲート電極３０と、保護絶縁膜３１とを備える。
【００１４】
ボトムゲート電極２２は、絶縁性基板２０上に形成されている。絶縁性基板２０は、可視光に対して透過性を有するとともに絶縁性を有する。ボトムゲート電極２１及び絶縁性基板２０を被覆するようにして、ボトムゲート絶縁膜２２がボトムゲート電極２１及び絶縁性基板２０上に設けられている。ボトムゲート電極２１に対向するようにして、半導体層２３がボトムゲート絶縁膜２２上に設けられている。この半導体層２３はアモルファスシリコン又はポリシリコン等からなり、この半導体層２３に対して可視光が入射されると、半導体層２３には電子−正孔対が発生するようになっている。
【００１５】
半導体層２３には、ブロック絶縁膜２４ａ，２４ｂが、互いに離れて並列に配設されている。不純物層２５ａは半導体層２３のチャネル長方向の一端部に設けられており、他端部に不純物層２５ｂが設けられている。ブロック絶縁膜２４ａとブロック絶縁膜２４ｂとの間において、不純物層２６が半導体層２３の中央上に設けられており、この不純物層２６は不純物層２５ａ、２５ｂから離れている。そして、不純物層２５ａ，２５ｂ，２６及びブロック絶縁膜２４ａ，２４ｂによって、半導体層２３は覆われるようになっている。平面視して、不純物層２５ａの一部はブロック絶縁膜２４ａ上の一部に重なっており、不純物層２５ｂはブロック絶縁膜２４ｂ上の一部に重なっている。また、不純物層２５ａ，２５ｂ，２６は、ｎ型の不純物イオンがドープされたアモルファスシリコンからなる。
【００１６】
不純物層２５ａ上にソース電極２７ａが設けられており、不純物層２５ｂ上にソース電極２７ｂが設けられており、不純物層２６上にドレイン電極２８が設けられている。平面視して、ソース電極２７ａはブロック絶縁膜２４ａ上の一部に重なっており、ソース電極２７ｂはブロック絶縁膜２４ｂ上の一部に重なっており、ドレイン電極２８はブロック絶縁膜２４ａ，２４ｂ上の一部に重なっている。また、ソース電極２７ａ，２７ｂ、ドレイン電極２８は互いに離れている。トップゲート絶縁膜２９は、ボトムゲート絶縁膜２２、ブロック絶縁膜２４ａ，２４ｂ、ソース電極２７ａ，２７ｂ及びドレイン電極２８を覆うように形成されている。トップゲート絶縁膜２９上には、半導体層２３に対向配置されたトップゲート電極３０が設けられている。トップゲート絶縁膜２９及びトップゲート電極３０上に、保護絶縁膜３１が設けられている。
【００１７】
以上のＤＧ−ＴＦＴ１０ａは、次のような第一及び第二のダブルゲート型フォトセンサが絶縁性基板２０上に並列に配置されてなる構成となっている。すなわち、第一のダブルゲート型フォトセンサは、半導体層２３、ブロック絶縁膜２４ａ、ソース電極２７ａ、ドレイン電極２８、トップゲート絶縁膜２９及びトップゲート電極３０で構成される光キャリア蓄積部と、半導体層２３、ソース電極２７ａ、ドレイン電極２８、ボトムゲート絶縁膜２２及びボトムゲート電極２１で構成されるＭＯＳトランジスタとを備えており、半導体層２３は、光キャリア蓄積部の光生成領域及びＭＯＳトランジスタのチャネル領域として機能している。一方、第二のダブルゲート型フォトセンサは、半導体層２３、ブロック絶縁膜２４ｂ、ソース電極２７ｂ、ドレイン電極２８、トップゲート絶縁膜２９及びトップゲート電極３０で構成される光キャリア蓄積部と、半導体層２３、ソース電極２７ｂ、ドレイン電極２８、ボトムゲート絶縁膜２２、ボトムゲート電極２１で構成されるＭＯＳトランジスタとを備えており、半導体層２３は、光キャリア蓄積部の光生成領域及びＭＯＳトランジスタのチャネル領域として機能している。
【００１８】
そして、ＤＧ−ＴＦＴ１０ａにおいて、図１及び図３に示すように、トップゲート電極３０はトップゲートライン（以下、ＴＧＬという）に、ボトムゲート電極２１はボトムゲートライン（以下、ＢＧＬという）に、ドレイン電極２８はドレインライン（以下、ＤＬという）に、ソース電極２７ａ，２７ｂは接地されたグラウンドライン（以下、ＧＬという）にそれぞれ接続されている。
【００１９】
なお、図１〜４において、ブロック絶縁膜２４ａ，２４ｂ、トップゲート絶縁膜２９、トップゲート電極３０上に設けられた保護絶縁膜３１は、窒化シリコン等の透光性の絶縁膜からなり、また、トップゲート電極３０及びＴＧＬはＩＴＯ（Indium-Tin-Oxide）等の透光性の導電性材料からなり、ともに可視光に対し高い透過率を示す。一方、ソース電極２７ａ，２７ｂ、ドレイン電極２８、ボトムゲート電極２１及びＢＧＬは、クロム、クロム合金、アルミ、アルミ合金等から選択された可視光の透過を遮断する材質により構成されている。
なお、保護絶縁膜３１は、図１に示す指先支持部Ｂの開口部１から露出し、指先の凸部が接触する箇所となる。
【００２０】
また、図２及び図４に示すように、絶縁性基板２０の下方には、平面形状の導光板３２及び導光板３２の周囲に配置されたバックライト３７とから構成され、導光板３２はバックライト３７が配置された側面及び上面を除き、反射部材で覆われ、バックライト３７は、コントローラ１４に従いＤＧ−ＴＦＴ１０ａが励起する波長域の光を導光板３２に照射する。
【００２１】
上述したフォトセンサ部１０は、指先保持部Ｂの開口部１及びその周辺にマトリクス状にＤＧ−ＴＦＴ１０ａが配置される状態になっている。
そして、指紋照合時に帯電した指先が指先保持部Ｂに接触し保持されると、指先を介して放電されるとともに、指の容量による電圧変化又は電流変化を後述するコントローラ１４が検知し、フォトセンス、すなわち指紋読取処理するためにバックライト３７を発光するとともに制御信号Ｔｃｎｔをトップゲートドライバ１１に、制御信号Ｂｃｎｔをボトムゲートドライバ１２に、制御信号Ｄｃｎｔをドレインドライバ１３に、送信する。コントローラ１４は、指特有のキャパシタによる電気的変位を読み取り制御信号Ｔｃｎｔ、制御信号Ｂｃｎｔ、制御信号Ｄｃｎｔを出力することが可能であるのみならず指以外の指とは異なるキャパシタの被検体が接触した場合の電気的変位を読み取り、被検体が指でないことを認証して制御信号Ｔｃｎｔ、制御信号Ｂｃｎｔ、制御信号Ｄｃｎｔを出力しないようにすることが可能である。
【００２２】
ここで、図１に示すように、トップゲートドライバ１１は、フォトセンサ部１０のＴＧＬに接続され、駆動信号を各ＴＧＬに順次選択的に出力するシフトレジスタであって、コントローラ１４から出力される制御信号群Ｔｃｎｔに応じて、複数のＴＧＬに適宜リセット電圧（＋２５〔Ｖ〕）又はキャリア蓄積電圧（−１５〔Ｖ〕）を印加するものである。
ボトムゲートドライバ１２は、フォトセンサ部１０のＢＧＬに接続され、駆動信号を各ＢＧＬに順次選択的に出力するシフトレジスタであって、コントローラ１４から出力される制御信号群Ｂｃｎｔに応じて複数のＢＧＬに適宜チャネル形成用電圧（＋１０〔Ｖ〕）又はチャネル非形成用電圧（±０〔Ｖ〕）を印加するものである。
ドレインドライバ１３は、フォトセンサ部１０のＤＬに接続され、コントローラ１４から出力される制御信号群Ｄｃｎｔに応じて全てのＤＬに基準電圧（＋１０〔Ｖ〕）を印加することで、電荷をプリチャージさせる。そして、ドレインドライバ１３は、プリチャージ後の所定期間において、各ダブルゲートトランジスタ１０ａでの入射された光量に応じて変位するＤＬ電圧又は各ＤＧ−ＴＦＴ１０ａのソース−ドレイン間を流れるドレイン電流を検知し、データ信号ＤＡＴＡとしてコントローラ１４に出力するものである。
【００２３】
コントローラ１４は、制御信号群Ｔｃｎｔ，Ｂｃｎｔによってそれぞれトップゲートドライバ１１，ボトムゲートドライバ１２を制御して、両ドライバから行毎に所定のタイミングで所定レベルの信号を出力させる。これにより、フォトセンサ部１０の各行を順次リセット状態、フォトセンス状態、読み出し状態とさせる。コントローラ１４は、また、制御信号群Ｄｃｎｔによりドレインドライバ１３にＤＬの電位変化を読み出させ、データ信号ＤＡＴＡとして順次取り込んでいくものである。
【００２４】
次に、フォトセンスについて詳細に説明すると、フォトセンサ部１０を構成するＤＧ−ＴＦＴ１０ａはトップゲート電極３０に印加されている電圧が＋２５〔Ｖ〕で、ボトムゲート電極２１に印加されている電圧が±０〔Ｖ〕であると、トップゲート電極３０と半導体層２３との間に配置される窒化シリコンからなるトップゲート絶縁膜２９と半導体層２３とに蓄積されている正孔が吐出され、リセット状態とされる。ＤＧ−ＴＦＴ１０ａは、ソース電極２７ａ，２７ｂとドレイン電極２８間が±０〔Ｖ〕、トップゲート電極３０に印加されている電圧が−１５〔Ｖ〕、ボトムゲート電極３０に印加されている電圧が±０〔Ｖ〕の場合、半導体層２３への光の入射によって発生した電子−正孔対のうちの正孔が半導体層２３及びトップゲート絶縁膜２９に蓄積されるフォトセンス状態となる。この所定期間に蓄積される正孔の量は光量に依存している。
【００２５】
フォトセンス状態において、バックライト３２がＤＧ−ＴＦＴ１０ａに向け光を照射するが、このままではＤＧ−ＴＦＴ１０ａの半導体層２３の下方に位置するボトムゲート電極２１が遮光するので、半導体層２３には充分なキャリアが生成されない。このとき、ＤＧ−ＴＦＴ１０ａ上方の保護絶縁膜３１上に指先を載置すると、指紋の紋様に沿った指先の凹部の直下にあたる半導体層２３には、保護絶縁膜３１等で反射された光があまり入射されない。
【００２６】
このように光の入射量が少なくて充分な量の正孔が半導体層２３に蓄積されずに、トップゲート電極３０に印加されている電圧が−１５〔Ｖ〕で、ボトムゲート電極に印加されている電圧が＋１０〔Ｖ〕となると、トップゲート電極３０の電界により半導体層内に空乏層が広がり、ｎチャネルがピンチオフされ、半導体層２３が高抵抗となる。一方、フォトセンス状態において、指先の凸部の直下にあたるＤＧ−ＴＦＴ１０ａの半導体層２３には、保護絶縁膜３１等で反射された光が入射されるとともに、充分な量の正孔が半導体層内に蓄積された状態で、このような電圧が印加された場合は、蓄積されている正孔がトップゲート電極３０に引き寄せられて保持されることにより、この正孔の電荷がトップゲート電極３０の電界を緩和するので、半導体層２３のボトムゲート電極２１側にｎチャネルが形成され、半導体層２３が低抵抗となる。これらの読み出し状態における半導体層２３の抵抗値の違いが、ＤＬの電位の変化となって現れる。
【００２７】
さらに上述したフォトセンスに関して、フォトセンサ部１０を構成するＤＧ−ＴＦＴ１０ａの駆動原理について、図５（ａ）〜（ｆ）の模式図を参照して説明する。
【００２８】
ＤＧ−ＴＦＴ１０ａの半導体層２３のチャネル形成領域は、不純物層２５ａ、２６間及び不純物層２５ｂ、２６間のブロック絶縁膜２４ａ，２４ｂの下に発生するため、チャネル長はブロック絶縁膜２４ａ，２４ｂのチャネル長方向の長さに等しい。したがって、図５（ａ）に示すように、ボトムゲート電極２１（ＢＧ）に印加されている電圧が±０〔Ｖ〕であるときは、トップゲート電極３０（ＴＧ）に印加されている電圧が＋２５〔Ｖ〕であっても、ソース、ドレイン電極２７ａ，２７ｂ，２８の直下の半導体層２３では、トップゲート電極３０（ＴＧ）に印加されている電圧でなく、ソース、ドレイン電極２７ａ，２７ｂ，２８の印加電圧に、より強く影響されるので半導体層２３にはチャネル長方向に連続したｎチャネルが形成されず、ドレイン電極２８（Ｄ）に＋１０〔Ｖ〕の電圧が印加されても、ドレイン電極２８（Ｄ）とソース電極２７ａ，２７ｂ（Ｓ）との間に電流は流れない。また、この状態では、後述するように半導体層２３及び半導体層２３のチャネル領域直上のブロック絶縁膜２４ａ，２４ｂに蓄積された正孔が同じ極性のトップゲート電極３０（ＴＧ）の電圧により反発し、吐出される。以下、この状態をリセット状態という。
【００２９】
図５（ｂ）に示すように、トップゲート電極３０（ＴＧ）に印加されている電圧が−１５〔Ｖ〕であり、ボトムゲート電極２１（ＢＧ）に印加されている電圧が±０〔Ｖ〕であるときは、半導体層２３にはｎチャネルが形成されず、ドレイン電極２８（Ｄ）に＋１０〔Ｖ〕の電圧が印加されても、ドレイン電極２８（Ｄ）とソース電極２７ａ，２７ｂ（Ｓ）との間に電流は流れない。
【００３０】
このように、半導体層２３のチャネル領域の両端とトップゲート電極３０（ＴＧ）との間にそれぞれドレイン電極２８（Ｄ）とソース電極２７ａ，２７ｂ（Ｓ）が配置されているため、チャネル領域の両端は、ドレイン電極２８（Ｄ）とソース電極２７ａ，２７ｂ（Ｓ）との電界に影響されるため、トップゲート電極３０（ＴＧ）のみの電界では連続したチャネルを形成することができない。従って、ボトムゲート電極２１（ＢＧ）に印加されている電圧が±０〔Ｖ〕である場合には、トップゲート電極３０（ＴＧ）に印加されている電圧の如何に関わらず、半導体層２３にチャネルが形成されることはない。
【００３１】
図５（ｃ）に示すように、トップゲート電極３０（ＴＧ）に印加されている電圧が＋２５〔Ｖ〕であり、ボトムゲート電極２１（ＢＧ）に印加されている電圧が＋１０（Ｖ）であるときは、半導体層２３のボトムゲート電極２１（ＢＧ）側にｎチャネルが形成される。これにより、半導体層２３が低抵抗化し、ドレイン電極２８に＋１０〔Ｖ〕の電圧が印加されると、ドレイン電極２８（Ｄ）とソース電極２７ａ，２７ｂ（Ｓ）との間に電流が流れる。
【００３２】
図５（ｄ）に示すように、後述するように半導体層２３内に十分な量の正孔が蓄積されず、トップゲート電極３０（ＴＧ）に印加されている電圧が−１５〔Ｖ〕であると、ボトムゲート電極２１（ＢＧ）に印加されている電圧が＋１０〔Ｖ〕であっても、半導体層２３の内部に空乏層が広がり、ｎチャネルがピンチオフされて、半導体層２３が高抵抗化する。このため、ドレイン電極２８に＋１０〔Ｖ〕の電圧が印加されても、ドレイン電極２８（Ｄ）とソース電極２７ａ，２７ｂ（Ｓ）との間に電流が流れない。以下、この状態を第１の読み出し状態という。
【００３３】
半導体層２３には入射された励起光の光量に応じて電子−正孔対が生じる。このとき図５（ｅ）に示すように、トップゲート電極３０（ＴＧ）に印加されている電圧が−１５〔Ｖ〕であり、ボトムゲート電極２１（ＢＧ）に印加されている電圧が±０〔Ｖ〕であると、電子−正孔対のうち正極性の正孔が半導体層２３及び半導体層２３のチャネル領域直上のブロック絶縁膜２４ａ，２４ｂに蓄積される。以下、上述したリセット状態となり、後述する読み出し状態となるまでにおけるこの状態をフォトセンス状態という。なお、こうしてトップゲート電極３０（ＴＧ）の電界に応じて半導体層２３内に蓄積された正孔は、リセット状態となるまで半導体層２３から吐出されることはない。
【００３４】
図５（ｆ）に示すように、トップゲート電極３０（ＴＧ）に印加されている電圧が−１５〔Ｖ〕であり、ボトムゲート電極２１（ＢＧ）に印加されている電圧が＋１０（Ｖ）であっても、半導体層２３内に正孔が蓄積されている場合には、蓄積されている正孔が負電圧の印加されているトップゲート電極３０（ＴＧ）に引き寄せられて保持され、トップゲート電極３０（ＴＧ）に印加されている負電圧が半導体層２３に及ぼす影響を緩和する方向に働く。このため、半導体層２３のボトムゲート電極２１（ＢＧ）側にｎチャネルが形成され、半導体層２３が低抵抗化して、ドレイン電極２８に＋１０（Ｖ）の電圧が供給されると、ドレイン電極２８（Ｄ）とソース電極２７ａ，２７ｂ（Ｓ）との間に電流が流れる。以下、この状態を第２の読み出し状態という。
【００３５】
ここで、トップゲートドライバ１１，ボトムゲートドライバ１２，ドレインドライバ１３を備えるドライバ回路部は、基本構成として複数のＴＦＴ（Thin Film Transistor）を備えている。各ＴＦＴは、いずれもｎチャネルＭＯＳ型の電界効果トランジスタで構成され、ゲート絶縁膜に窒化シリコンを用い、半導体層にアモルファスシリコンを用いている。上記各ＴＦＴは、ＤＧ−ＴＦＴ１０ａとともに同じ製造プロセス中に製造され、概ねＤＧ−ＴＦＴ１０ａと同じ構造である。
具体的には、図４に示すＤＧ−ＴＦＴ１０ａの断面構造を参照して説明すると、上述したドライバ回路部は、トップゲート電極３０が積層されていないトランジスタ群３４（図２参照）を備えている。トランジスタ群３４の各トランジスタは、基本構造は概ね同じであるが後述するようにその機能により寸法、形状が異なるように設計されている。
そして、ドライバ回路部に備えられるトランジスタ群３４の最上層に配置された保護絶縁膜３１を覆うように、指先保持部Ｂが設けられている。ここで保護絶縁膜３１はドライバ回路部の最上面を平坦化するとともに静電気等から保護するような厚さに堆積されている。この指先保持部Ｂは、不透明な導電体から構成されるとともに、接地された状態となっている。
【００３６】
ここで、上述したトップゲートドライバ１１及びボトムゲートドライバ１２（図１参照）について、詳細に説明する。なお、トップゲートドライバ１１及びボトムゲートドライバ１２は、図６に示すシフトレジスタが適用されたものである。フォトセンサ部１０に配設されたＤＧ−ＴＦＴ１０ａの行数（ＴＧＬ、ＢＧＬの数）をｎとすると、トップゲートドライバ１１及びボトムゲートドライバ１２は、図６に示すように、ゲート信号を出力するｎ個の段ＲＳ（１）〜ＲＳ（ｎ）と、段ＲＳ（ｎ）等を制御するためのダミー段ＲＳ（ｎ＋１）及びダミー段ＲＳ（ｎ＋２）とから構成される。なお、図６に示すシフトレジスタは、ｎが２以上の偶数である場合の構成を示すものである。また、段ＲＳ（１）は一段目、段ＲＳ（２）は二段目、…、段ＲＳ（ｎ）はｎ段目、段ＲＳ（ｎ＋１）はｎ＋１段目、段ＲＳ（ｎ＋２）はｎ＋２段目をそれぞれ示すものである。
【００３７】
一番目の段ＲＳ（１）には、コントローラ１４からのスタート信号Ｄｓｔが入力される。図６に示すシフトレジスタがトップゲートドライバ１１である場合、スタート信号Ｄｓｔのハイレベルは＋２５〔Ｖ〕であり、スタート信号Ｄｓｔのローレベルは−１５〔Ｖ〕である。一方、図６に示すシフトレジスタがボトムゲートドライバ１２である場合、スタート信号Ｄｓｔのハイレベルは＋１０〔Ｖ〕であり、スタート信号Ｄｓｔのローレベルは−１５〔Ｖ〕である。
【００３８】
また、二番目以降の段ＲＳ（２）〜段ＲＳ（ｎ）には、それぞれの前段ＲＳ（１）〜段ＲＳ（ｎ−１）からの出力信号ＯＵＴ（１）〜ＯＵＴ（ｎ−１）が入力信号として入力される。図６に示すシフトレジスタがトップゲートドライバ１１である場合、各段の出力信号ＯＵＴ（１）〜出力信号ＯＵＴ（ｎ）が、対応する１〜ｎ行目のＴＧＬに出力される。一方、図６に示すシフトレジスタがボトムゲートドライバ１２である場合、各段の出力信号ＯＵＴ（１）〜出力信号ＯＵＴ（ｎ）が、対応する１〜ｎ行目のＢＧＬに出力される。
【００３９】
さらに、段ＲＳ（ｎ＋２）以外の段ＲＳ（１）〜段ＲＳ（ｎ＋１）には、それぞれの後段ＲＳ（２）〜段ＲＳ（ｎ＋２）からの出力信号ＯＵＴ（２）〜ＯＵＴ（ｎ＋２）がリセット信号として入力される。段ＲＳ（ｎ＋２）には、コントローラ１４からのリセット信号Ｄｅｎｔが入力される。図６に示すシフトレジスタがトップゲートドライバ１１である場合、リセット信号Ｄｅｎｔのハイレベルは＋２５〔Ｖ〕であり、リセット信号Ｄｅｎｔのローレベルは−１５〔Ｖ〕である。一方、図６に示すシフトレジスタがボトムゲートドライバ１２である場合、リセット信号Ｄｅｎｔのハイレベルは＋１０〔Ｖ〕であり、リセット信号Ｄｅｎｔのローレベルは−１５〔Ｖ〕である。
【００４０】
各段ＲＳ（ｋ）（ｋは１〜ｎ＋２の任意の整数）には、コントローラ１４から基準電圧Ｖｓｓが印加される。図６に示すシフトレジスタがトップゲートドライバ１１である場合、基準電圧Ｖｓｓのレベルは−１５〔Ｖ〕である。一方、図６に示すシフトレジスタがボトムゲートドライバ１２である場合、基準電圧Ｖｓｓのレベルは±０〔Ｖ〕である。
また各段ＲＳ（ｋ）には、コントローラ１４から定電圧Ｖｄｄが印加される。図６に示すシフトレジスタがトップゲートドライバ１１である場合、定電圧Ｖｄｄのレベルは＋２５〔Ｖ〕である。一方、図６に示すシフトレジスタがボトムゲートドライバ１２である場合、定電圧Ｖｄｄのレベルは＋１０〔Ｖ〕である。
【００４１】
奇数番目の段ＲＳ（ｋ）には、コントローラ１４からのクロック信号ＣＫ１が入力される。また、偶数番目の段ＲＳ（ｋ）には、クロック信号ＣＫ２が入力される。クロック信号ＣＫ１，ＣＫ２はそれぞれ、シフトレジスタの出力信号をシフトしていくタイムスロットのうちの所定期間、タイムスロット毎に交互にハイレベルとなる。すなわち、一のタイムスロットのうちの所定の間クロック信号ＣＫ１がハイレベルとなった場合、そのタイムスロットの間ではクロック信号ＣＫ２がローレベルとなり、次のタイムスロットの間ではクロック信号ＣＫ１がローレベルであるとともに所定期間の間クロック信号ＣＫ２がハイレベルとなる。
【００４２】
図６に示すシフトレジスタがトップゲートドライバ１１である場合、クロック信号ＣＫ１，ＣＫ２は、ハイレベルが＋２５〔Ｖ〕、ローレベルが−１５〔Ｖ〕である。一方、図６に示すシフトレジスタがボトムゲートドライバ１２である場合、ハイレベルが＋１０〔Ｖ〕、ローレベルが±０〔Ｖ〕である。
【００４３】
そして、図６に示すように、トップゲートドライバ１１及びボトムゲートドライバ１２を構成する上述したシフトレジスタの各段ＲＳ（ｋ）は、基本構成として、トランジスタ群３４である六つのＴＦＴ４１〜４６を備えている。なお、ＴＦＴ４１〜４６は、いずれもｎチャネルＭＯＳ型の電界効果トランジスタであり、ゲート絶縁膜に窒化シリコンが用いられ、半導体層にアモルファスシリコンが用いられている。
【００４４】
図６及び図７に示すように、一番目の段ＲＳ（１）のゲート電極及びドレイン電極には、スタート信号Ｄｓｔが入力されている。一番目の段ＲＳ（１）以外の各段ＲＳ（ｋ）のＴＦＴ４１のゲート電極及びドレイン電極は、前段ＲＳ（ｋ−１）のＴＦＴ４５のソース電極に接続され、ＴＦＴ４１のソース電極は、ＴＦＴ４４のゲート電極、ＴＦＴ４２のドレイン電極及びＴＦＴ４３のゲート電極に接続されている。各段ＲＳ（ｋ）のＴＦＴ４１のソース電極、ＴＦＴ４４のゲート電極、ＴＦＴ４２のドレイン電極、ＴＦＴ４３のゲート電極に接続される配線には、この配線自体に関係するＴＦＴ４１〜４４の寄生容量やこの配線自体によって、電荷を蓄積するための容量Ｃａ（ｋ）が形成される。
【００４５】
ＴＦＴ４３のドレイン電極は、ＴＦＴ４６のソース電極及びＴＦＴ４５のゲート電極に接続され、ＴＦＴ４２のソース電極及びＴＦＴ４３のソース電極には基準電圧Ｖｓｓが印加されている。そして、ＴＦＴ４６のゲート電極及びドレイン電極には、定電圧Ｖｄｄが印加されている。
また、奇数段のＴＦＴ４４のドレイン電極にはクロック信号ＣＫ１が入力され、偶数段のＴＦＴ４４のドレイン電極にはクロック信号ＣＫ２が入力されている。各段のＴＦＴ４４のソース電極は、ＴＦＴ４５のドレイン電極に接続され、ＴＦＴ４５のソース電極には、基準電圧Ｖｓｓが印加されている。ＴＦＴ４２のゲート電極には、次段からの出力信号ＯＵＴ（ｋ＋１）が入力されている。
【００４６】
次に、各段ＲＳ（ｋ）に備えられているＴＦＴ４１〜４６の機能を説明する。
ＴＦＴ４１のゲート電極及びドレイン電極には、前段ＲＳ（ｋ−１）からの出力信号ＯＵＴ（ｋ−１）が入力されているか（この場合、ｋは２〜ｎ＋２）、或いは、コントローラ１４からスタート信号Ｄｓｔが入力されている（この場合、ｋは１）。出力信号ＯＵＴ（ｋ−１）又はスタート信号Ｄｓｔがハイレベルになった場合に、ＴＦＴ４１はオン状態となり、ドレイン電極からソース電極に電流が流れ、ＴＦＴ４１はハイレベルの出力信号ＯＵＴ（ｋ−１）またはスタート信号Ｄｓｔをソース電極に出力するようになっている。
ここで、ＴＦＴ４２がオフ状態である場合には、ＴＦＴ４１のソース電極から出力されたハイレベルの出力信号ＯＵＴ（ｋ−１）またはスタート信号Ｄｓｔにより、容量Ｃａ（ｋ）が蓄積されるようになっている。一方、出力信号ＯＵＴ（ｋ−１）又はスタート信号Ｄｓｔがローレベルになった場合に、ＴＦＴ４１はオフ状態となり、ＴＦＴ４１のドレイン電極〜ソース電極に電流が流れないようになっている。
【００４７】
ＴＦＴ４６のゲート電極及びドレイン電極には、定電圧Ｖｄｄが印加されている。これにより、ＴＦＴ４６は常にオン状態となっており、ＴＦＴ４６のドレイン電極〜ソース電極に電流が流れ、ＴＦＴ４６は略定電圧Ｖｄｄレベルの信号をソース電極に出力するようになっている。ＴＦＴ４６は、定電圧Ｖｄｄを分圧する負荷としての機能を有する。
【００４８】
ＴＦＴ４３は、容量Ｃａ（ｋ）に電荷が蓄積されていないときにオフ状態となり、ＴＦＴ４６から出力された定電圧Ｖｄｄレベルの信号によって容量Ｃｂ（ｋ）が蓄積するようになっている。一方、ＴＦＴ４３は、容量Ｃａ（ｋ）に電荷が蓄積されているときにオン状態となり、ＴＦＴ４３のドレイン電極〜ソース電極に電流が流れることにより、ＴＦＴ４３は容量Ｃｂ（ｋ）に蓄積された電荷を排出するようになっている。
【００４９】
ＴＦＴ４５は、容量Ｃｂ（ｋ）に電荷が蓄積されていないときにオフ状態となり、容量Ｃｂ（ｋ）に電荷が蓄積されているときにオン状態となる。ＴＦＴ４４は、容量Ｃａ（ｋ）に電荷が蓄積されているときにオン状態となり、容量Ｃａ（ｋ）に電荷が蓄積されていないときにオフ状態となる。従って、ＴＦＴ４５がオフ状態のときにはＴＦＴ４４はオン状態となり、ＴＦＴ４５がオン状態のときにはＴＦＴ４４はオフ状態となるようになっている。
【００５０】
ＴＦＴ４５のソース電極には、基準電圧Ｖｓｓが印加されている。オン状態となったＴＦＴ４５は、基準電圧Ｖｓｓレベル（ローレベル）の信号を、ドレイン電極から当該段ＲＳ（ｋ）の出力信号ＯＵＴ（ｋ）として出力するようになっている。オフ状態となったＴＦＴ４５は、ＴＦＴ４４のソース電極から出力された信号のレベルを当該段ＲＳ（ｋ）の出力信号ＯＵＴ（ｋ）として出力するようになっている。
【００５１】
ＴＦＴ４４のドレイン電極には、クロック信号ＣＫ１又はＣＫ２が入力されている。ＴＦＴ４４がオフ状態である場合には、ＴＦＴ４４は、ドレイン電極に入力されたクロック信号ＣＫ１又はＣＫ２の出力を遮断するようになっている。
ＴＦＴ４４がオン状態である場合に、ＴＦＴ４４は、ローレベルのクロック信号ＣＫ１又はＣＫ２をソース電極に出力するようになっている。ここで、ＴＦＴ４４がオン状態である場合には、ＴＦＴ４５がオフ状態であるから、ローレベルのクロック信号ＣＫ１又はＣＫ２が当該段ＲＳ（ｋ）の出力信号ＯＵＴ（ｋ）として出力される。
一方、ＴＦＴ４４がオン状態である場合に、ハイレベルのクロック信号ＣＫ１又はＣＫ２がドレイン電極に入力されると、ゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量に電荷が蓄積される。すなわち、ブートストラップ効果によって、容量Ｃａ（ｋ）の電位が上昇して、容量Ｃａ（ｋ）の電位がゲート飽和電圧にまで達すると、ＴＦＴ４４のソース−ドレイン電流が飽和するようになっている。これにより、オン状態のＴＦＴ４４は、ハイレベルのクロック信号ＣＫ１又はＣＫ２と略同電位となる信号を、ソース電極に出力するようになっている。ここで、ＴＦＴ４４がオン状態である場合には、ＴＦＴ４５がオフ状態であるから、ハイレベルのクロック信号ＣＫ１又はＣＫ２が、当該段ＲＳ（ｋ）の出力信号ＯＵＴ（ｋ）として出力される。
【００５２】
ＴＦＴ４２のゲート電極には、次の段ＲＳ（ｋ＋１）（この場合、ｋは１〜ｎ＋１）の出力信号ＯＵＴ（ｋ＋１）が入力される。ＴＦＴ４２は、ゲート電極に入力される出力信号ＯＵＴ（ｋ＋１）がハイレベルの場合にオン状態となり、容量Ｃａ（ｋ）に蓄積された電荷を排出するようになっている。
【００５３】
なお、ダミー段ＲＳ（ｎ＋２）のＴＦＴ４２においては、リセット信号Ｄｅｎｄが、コントローラ１４からＴＦＴ４２のゲート電極に入力されるが、次の走査での三番目の出力信号ＯＵＴ（３）を代用してもよい。
【００５４】
次に、上述したトップゲートドライバ１１及びボトムゲートドライバ１２の動作について図８を参照して説明する。図中、１つのＴ分の期間が一選択期間である。なお、トップゲートドライバ１１とボトムゲートドライバ１２とは、実質的には信号の入力タイミングと基準電圧Ｖｓｓのレベルが異なり、これに合わせて出力信号の出力タイミングとレベルとが異なるだけなので、ボトムゲートドライバ１２については、トップゲートドライバ１１と異なる部分だけを説明することとする。
【００５５】
図８に示すように、タイミングＴ０において、ハイレベル（＋２５〔Ｖ〕）のスタート信号Ｄｓｔがコントローラ１４から一番目の段ＲＳ（１）に入力される。スタート信号Ｄｓｔは、一水平期間が終了するタイミングＴ１までの所定期間においてハイレベルのままとなっている。
【００５６】
タイミングＴ０では、ＴＦＴ４１がオン状態となり、ＴＦＴ４１のドレイン電極に入力されたハイレベルの入力信号（スタート信号Ｄｓｔ）がソース電極から出力される。ＴＦＴ４２がオフ状態となっているため、ＴＦＴ４１のソース電極から出力されたハイレベルの入力信号によって、容量Ｃａ（１）に電荷が蓄積される。容量Ｃａ（１）に電荷が蓄積されることによって、容量Ｃａ（１）の電位が上昇し、ＴＦＴ４３，４４がそれぞれオン状態となる。そして、ハイレベルのスタート信号Ｄｓｔが入力されている期間はオン状態のＴＦＴ４４のドレイン電極にローレベル（−１５〔Ｖ〕）のクロック信号ＣＫ１が入力され、このローレベルのクロック信号ＣＫ１が当該段ＲＳ（１）の出力信号ＯＵＴ（１）として出力される。
【００５７】
タイミングＴ０後タイミングＴ１の前に、スタート信号Ｄｓｔがローレベルとなり、ＴＦＴ４３，４４がオフ状態となる。なお、この場合、容量Ｃａ（１）には電荷が蓄積されている。ＴＦＴ４４がオフ状態となることによって、ＴＦＴ４６のソース電極に定電圧Ｖｄｄレベル（＋２５〔Ｖ〕）の信号が出力され、容量Ｃｂ（１）に電荷が蓄積される。容量Ｃｂ（１）に電荷が蓄積されることによって、ＴＦＴ４５がオン状態となり、これにより、基準電圧Ｖｓｓレベル（−１５〔Ｖ〕）の信号が当該段ＲＳ（１）の出力信号ＯＵＴ（１）として出力される。
【００５８】
次に、タイミングＴ１でクロック信号ＣＫ１がハイレベル（＋２５〔Ｖ〕）になる。すると、ＴＦＴ４４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされる。すなわち、容量Ｃａ（１）がチャージアップされ、ブートストラップ効果によって容量Ｃａ（１）の電位がゲート飽和電圧に達すると、ＴＦＴ４４のドレイン電極とソース電極との間に流れる電流が飽和する。これにより、当該段ＲＳ（１）から出力される出力信号ＯＵＴ（１）は、クロック信号ＣＫ１と略同電位の＋２５〔Ｖ〕となり、ハイレベルである。なお、クロック信号ＣＫ１がハイレベルである期間は、ＴＦＴ４４の寄生容量がチャージアップされることにより、容量Ｃａ（１）の電位も略＋４５〔Ｖ〕にまで達する。
【００５９】
次に、タイミングＴ１後タイミングＴ２の前に、クロック信号ＣＫ１がローレベル（−１５〔Ｖ〕）になる。これにより、出力信号ＯＵＴ（１）のレベルも略−１５〔Ｖ〕となる。また、ＴＦＴ４４の寄生容量へチャージされた電荷が放出され、容量Ｃａ（１）の電位が低下する。
【００６０】
また、タイミングＴ１からＴ２までの所定期間、一番目の段ＲＳ（１）から出力されているハイレベルの出力信号ＯＵＴ（１）は、二番目の段ＲＳ（２）のＴＦＴ４１のゲート電極及びドレイン電極に入力されている。これにより、一番目の段ＲＳ（１）にハイレベルのスタート信号Ｄｓｔが入力された場合と同様に、二番目の段ＲＳ（２）の容量Ｃａ（２）に電荷が蓄積される。タイミングＴ１からＴ２までの一部の間、二番目の段ＲＳ（２）においては、ＴＦＴ４４がオン状態、ＴＦＴ４５がオフ状態となる。そして、ハイレベルの入力信号（出力信号ＯＵＴ（１））が入力されている期間は、オン状態のＴＦＴ４４のドレイン電極にローレベル（−１５〔Ｖ〕）のクロック信号ＣＫ２が入力され、このローレベルのクロック信号ＣＫ２が当該段ＲＳ（２）の出力信号ＯＵＴ（２）として出力される。
【００６１】
次に、タイミングＴ２になると、クロック信号ＣＫ２がハイレベル（＋２５〔Ｖ〕）になる。すると、段ＲＳ（２）のＴＦＴ４４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされる。すなわち、容量Ｃａ（２）がチャージアップされ、ブートストラップ効果によって容量Ｃａ（２）の電位がゲート飽和電圧に達すると、ＴＦＴ４４のドレイン電極とソース電極との間に流れる電流が飽和する。これにより、当該段ＲＳ（２）から出力される出力信号ＯＵＴ（２）は、クロック信号ＣＫ２と略同電位の＋２５〔Ｖ〕となり、ハイレベルである。なお、クロック信号ＣＫ２がハイレベルである期間は、ＴＦＴ４４の寄生容量がチャージアップされることにより、容量Ｃａ（２）の電位も略＋４５〔Ｖ〕にまで達する。
【００６２】
また、タイミングＴ２後タイミングＴ３前において、ハイレベルの出力信号ＯＵＴ（２）が、一番目の段ＲＳ（１）のＴＦＴ４２のゲート電極に入力される。これにより、段ＲＳ（１）の容量Ｃａ（１）の電位は基準電圧Ｖｓｓとなる。
【００６３】
次に、タイミングＴ２後タイミングＴ３の前に、クロック信号ＣＫ２がローレベル（−１５〔Ｖ〕）になる。これにより、出力信号ＯＵＴ（２）のレベルも略−１５〔Ｖ〕となる。また、ＴＦＴ４４の寄生容量へチャージされた電荷が放出され、容量Ｃａ（２）の電位が低下する。
【００６４】
以下同様に、次のタイミングＴ１までの間で、一走査期間Ｑ以内に、各段の出力信号ＯＵＴ（１）〜ＯＵＴ（ｎ）が順次ハイレベルとなる。すなわち、ハイレベルの出力信号の出力される段が順次次の段にシフトしていくようになっている。ハイレベルの出力信号ＯＵＴ（１）〜ＯＵＴ（ｎ）は、次段にシフトされても逓減することがない。そして、一走査期間Ｑ後に再びスタート信号Ｄｓｔがハイレベルとなり、以降の段ＲＳ（１）〜段ＲＳ（ｎ）で上述の動作が繰り返されるようになっている。
【００６５】
なお、ＴＧＬの最終段ＲＳ（ｎ）において、ハイレベルの出力信号ＯＵＴ（ｎ）が次段のダミーＲＳ（ｎ＋１）に出力された後も、容量Ｃａ（ｎ）の電位はハイレベルのままである。そして、ハイレベルの出力信号ＯＵＴ（ｎ）が次段ＲＳ（ｎ＋１）に出力されると、ダミー段ＲＳ（ｎ＋１）の出力信号ＯＵＴ（ｎ＋１）により、最終段ＲＳ（ｎ）のＴＦＴ４２がオン状態となり、容量Ｃａ（ｎ）の電位は基準電圧Ｖｓｓになる。同様に、ダミー段ＲＳ（ｎ＋２）の出力信号ＯＵＴ（ｎ＋２）により、ダミー段ＲＳ（ｎ＋１）のＴＦＴ４２がオン状態となり、容量Ｃａ（ｎ＋１）の電位は基準電圧Ｖｓｓになる。そして、ハイレベルのリセット信号Ｄｅｎｔがダミー段ＲＳ（ｎ＋２）のＴＦＴ４２に入力されることにより、ダミー段ＲＳ（ｎ＋２）の電位は、ハイレベルから基準電圧Ｖｓｓになる。
【００６６】
また、ボトムゲートドライバ１２の動作は、トップゲートドライバ１１の動作とほぼ同じであるが、コントローラ１４から入力されるクロック信号ＣＫ１，ＣＫ２のハイレベルが＋１０〔Ｖ〕であるため、各段ＲＳ（ｋ）（この場合、ｋは１〜ｎ）の出力信号ｏｕｔ（ｋ）のハイレベルはほぼ＋１０〔Ｖ〕であり、この際の容量Ｃａ（ｋ）のレベルは＋１８〔Ｖ〕程度である。ボトムゲートドライバ１２のクロック信号ＣＫ１，ＣＫ２がハイレベルとなっている期間は、トップゲートドライバ１１のクロック信号ＣＫ１，ＣＫ２がハイレベルとなっている期間より短い。
【００６７】
なお、上記のシフトレジスタを適用したトップゲートドライバ１１及びボトムゲートドライバ１２は、コントローラ１４からの制御信号群Ｔｃｎｔ，Ｂｃｎｔに従って、ＴＧＬ，ＢＧＬを順次選択して所定の電圧を印加するものである。この制御信号群Ｔｃｎｔ，Ｂｃｎｔに、上記したクロック信号ＣＫ１，ＣＫ２、スタート信号Ｄｓｔ、リセット信号Ｄｅｎｄ、定電圧Ｖｄｄ及び基準電圧Ｖｓｓが含まれる。
【００６８】
次に、指紋読取装置Ａにおいて、被験者の指紋を読み取る際の動作を説明する。
被験者は、まず、図１に示すように、指先が指先保持部Ｂにフィットするように、指先を指先保持部Ｂに接触させる。このとき、指先が電荷を帯びた状態でも、フォトセンサ部１０に接触する前に、指先保持部Ｂはアースに接続されているので、静電気によりフォトセンサデバイスＣが損傷したり、誤作動したりすることはない。
また指先が指先保持部Ｂに接触すると、指のキャパシタが加わることにより指先保持部Ｂで変位する電圧又は電流をコントローラ１４が検知する。そして、コントローラ１４は、フォトセンスを開始するように制御信号群Ｔｃｎｔ，Ｂｃｎｔ，Ｄｃｎｔをそれぞれトップゲートドライバ１１、ボトムゲートドライバ１２，ドレインドライバ１３に供給するとともに、バックライト３７に発光信号を供給する。
これに応じてバックライト３７が発光し、トップゲートドライバ１１、ボトムゲートドライバ１２，ドレインドライバ１３は、フォトセンサ部１０の各ＤＧ−ＴＦＴ１０ａに適宜信号を出力し、行毎にフォトセンスする。
【００６９】
ここで、図１を参照して、フォトセンスについて説明すると、バックライト３７から照射される照射光は、ボトムゲート電極２１により、直接、半導体層２３には入射されず、保護絶縁膜３１に向かって進行する。
指先の凸部は、保護絶縁膜３１に接触しており、指先に当たった照射光は乱反射し、凸部の直下に配置されたＤＧ−ＴＦＴ１０ａの半導体層２３に入射され、半導体層２３で光量に応じて電子−正孔対が生成される。
一方、指先の凹部は、保護絶縁膜３１に接触していないので乱反射が起こらず、その直下のＤＧ−ＴＦＴ１０ａの半導体層２３に、充分なキャリアが生成される程の光が入射されることはない。
【００７０】
ＤＧ−ＴＦＴ１０ａは、生成された電子−正孔対のうちの正孔を、トップゲート電極３０に印加されたキャリア蓄積電圧（−１５〔Ｖ〕）により、半導体層２３及びトップゲート絶縁膜２９に蓄積させ、この正孔による電荷がキャリア蓄積電圧の影響を緩和させる。
一定時間経過後、ボトムゲート電極２１の電位は、チャネル非形成電圧（０〔Ｖ〕）からチャネル形成電圧（＋１０〔Ｖ〕）に変わると、蓄積された正孔の量が多い程、言い換えると、入射された光の量が多い程、ＤＧ−ＴＦＴ１０ａでドレイン電流値が大きくなり、ＤＬの電位の変位も大きくなる。
そして、ドレインドライバ１３は、ＤＬの電位を行毎に読み取り、データ信号ＤＡＴＡに変換してコントローラ１４に出力し、その結果、被験者の指紋パターンが読み取られるようになっている。
【００７１】
上述した指紋パターンを読み取る動作において、フォトセンサ部１０に備えられているＤＧ−ＴＦＴ１０ａの具体的な動作について、図９（ａ）〜（ｉ）に示す模式図を参照して説明する。なお、以下の説明において、１Ｔの期間は、図８に示す１Ｔ分の一選択期間と同じ長さを有するものとする。また、説明を簡単にするため、フォトセンサ部１０に配置されているＤＧ−ＴＦＴ１０ａのうち、最初の三行のみを考えることとする。
【００７２】
まず、タイミングＴ１からＴ２までの１Ｔの期間において、図９（ａ）に示すように、トップゲートドライバ１１は、一行目のＴＧＬに＋２５〔Ｖ〕を印加し、二、三行目（他の全行）のＴＧＬに−１５〔Ｖ〕を印加する。すなわち、トップゲートドライバ１１の段ＲＳ（１）からハイレベルの出力信号が出力され、段ＲＳ（２），ＲＳ（３）からローレベルの出力信号が出力される。一方、ボトムゲートドライバ１２は、すべてのＢＧＬに０〔Ｖ〕を印加する。すなわち、ボトムゲートドライバ１２の段ＲＳ（１）〜ＲＳ（３）からローレベルの出力信号が出力される。この期間において、一行目のＤＧ−ＴＦＴ１０ａがリセット状態（図５（ａ）参照）となり、二、三行目のＤＧ−ＴＦＴ１０ａが前の垂直期間での読み出し状態を終了した状態（フォトセンスに影響しない状態）となる。
【００７３】
次に、タイミングＴ２からＴ３までの１Ｔの期間において、図９（ｂ）に示すように、ハイレベルの出力信号がトップゲートドライバ１１の段ＲＳ（２）にシフトして、トップゲートドライバ１１は、二行目のＴＧＬに＋２５〔Ｖ〕を印加し、他のＴＧＬに−１５〔Ｖ〕を印加する。一方、ボトムゲートドライバ１２は、すべてのＢＧＬに０〔Ｖ〕を印加する。この期間において、一行目のＤＧ−ＴＦＴ１０ａがフォトセンス状態（図５（ｅ）参照）となり、二行目のＤＧ−ＴＦＴ１０ａがリセット状態（図５（ａ）参照）となり、三行目のＤＧ−ＴＦＴ１０ａが前の垂直期間での読み出し状態を終了した状態（フォトセンスに影響しない状態）となる。
【００７４】
次に、タイミングＴ３からＴ４までの１Ｔの期間において、図９（ｃ）に示すように、ハイレベルの出力信号がトップゲートドライバ１１の段ＲＳ（３）にシフトして、トップゲートドライバ４は、三行目のＴＧＬに＋２５〔Ｖ〕を印加し、他のＴＧＬに−１５〔Ｖ〕を印加する。一方、ボトムゲートドライバ１２は、すべてのＢＧＬに０〔Ｖ〕を印加する。この期間において、一、二行目のＤＧ−ＴＦＴ１０ａがフォトセンス状態（図５（ｅ）参照）となり、三行目のＤＧ−ＴＦＴ１０ａがリセット状態（図５（ａ）参照）となる。
【００７５】
次に、タイミングＴ４からＴ４．５までの０．５Ｔの期間において、図９（ｄ）に示すように、トップゲートドライバ１１は、すべてのＴＧＬに−１５〔Ｖ〕を印加する。一方、ボトムゲートドライバ１２は、すべてのＢＧＬに０〔Ｖ〕を印加する。また、ドレインドライバ１３は、すべてのＤＬに＋１０〔Ｖ〕を印加する。この期間において、すべての行のＤＧ−ＴＦＴ１０ａがフォトセンス状態（図５（ｅ）参照）となる。
【００７６】
次に、タイミングＴ４．５からＴ５までの０．５Ｔの期間において、図９（ｅ）に示すように、トップゲートドライバ１１は、すべてのＴＧＬに−１５〔Ｖ〕を印加する。一方、ボトムゲートドライバ５は、一行目のＢＧＬに＋１０〔Ｖ〕を印加し、他のＢＧＬに０〔Ｖ〕を印加する。すなわち、ボトムゲートドライバ１２の段ＲＳ（１）からハイレベルの出力信号が出力され、段ＲＳ（２），ＲＳ（３）からローレベルの出力信号が出力される。この期間において、一行目のＤＧ−ＴＦＴ１０ａが第一または第二の読み出し状態（図５（ｄ）又は（ｆ）参照）となり、二、三行目のＤＧ−ＴＦＴ１０ａがフォトセンス状態（図５（ｅ）参照）のままとなる。
【００７７】
ここで、一行目のＤＧ−ＴＦＴ１０ａでは、フォトセンス状態となっていたタイミングＴ２からＴ４．５までの期間で十分な光が半導体層２３に照射されていると、第二の読み出し状態（図５（ｆ）参照）となって半導体層２３内にｎチャネルが形成されるため、対応するＤＬ上の電荷がディスチャージされる。一方、タイミングＴ２からＴ４．５までの期間で十分な光が半導体層２３に照射されていないと、第一の読み出し状態（図５（ｄ）参照）となって半導体層２３内のｎチャネルがピンチオフされるため、対応するＤＬ上の電荷はディスチャージされない。ドレインドライバ１３は、タイミングＴ４．５からＴ５までの期間で各ＤＬ上の電位を読み出して、データ信号ＤＡＴＡに変換し、一行目のＤＧ−ＴＦＴ１０ａが検出したデータとしてコントローラ１４に供給する。
【００７８】
次に、タイミングＴ５からＴ５．５までの０．５Ｔの期間において、図９（ｆ）に示すように、トップゲートドライバ１１は、すべてのＴＧＬに−１５〔Ｖ〕を印加する。一方、ボトムゲートドライバ１２は、すべてのＢＧＬに０〔Ｖ〕を印加する。また、ドレインドライバ１３は、すべてのＤＬに＋１０〔Ｖ〕を印加する。この期間において、一行目のＤＧ−ＴＦＴ１０ａが読み出しを終了した状態となり、二、三行目のＤＧ−ＴＦＴ１０ａがフォトセンス状態（図５（ｅ）参照）となる。なお、タイミングＴ５からＴ５．５の間では、ボトムゲートドライバ１２の段ＲＳ（１）のハイレベルの出力信号が段ＲＳ（２）に入力されるが、段ＲＳ（２）に入力されるクロック信号ＣＫ２がハイレベルになっていないため、二行目のＢＧＬが０〔Ｖ〕に印加されている。
【００７９】
次に、タイミングＴ５．５からＴ６までの０．５Ｔの期間において、図９（ｇ）に示すように、トップゲートドライバ１１は、すべてのＴＧＬに−１５〔Ｖ〕を印加する。一方、ハイレベルの出力信号がボトムゲートドライバ１２の段ＲＳ（２）にシフトして、ボトムゲートドライバ１２は、二行目のＢＧＬに＋１０〔Ｖ〕を印加し、他のＢＧＬに０〔Ｖ〕を印加する。この期間において、一行目のＤＧ−ＴＦＴ１０ａが読み出しを終了した状態となり、二行目のＤＧ−ＴＦＴ１０ａが第一または第二の読み出し状態（図５（ｄ）または（ｆ）参照）となり、三行目のＤＧ−ＴＦＴ１０ａがフォトセンス状態（図５（ｅ）参照）となる。
【００８０】
ここで、二行目のＤＧ−ＴＦＴ１０ａでは、フォトセンス状態となっていたタイミングＴ３からＴ５．５までの期間で十分な光が半導体層２３に照射されていると、第二の読み出し状態（図５（ｆ）参照）となって半導体層２３内にｎチャネルが形成されるため、対応するＤＬ上の電荷がディスチャージされる。一方、タイミングＴ３からＴ５．５までの期間で十分な光が半導体層２３に照射されていないと、第一の読み出し状態（図５（ｄ）参照）となって半導体層２３内のｎチャネルがピンチオフされるため、対応するＤＬ上の電荷はディスチャージされない。ドレインドライバ１３は、タイミングＴ５．５からＴ６までの期間で各ＤＬ上の電位を読み出して、データ信号ＤＡＴＡに変換し、二行目のＤＧ−ＴＦＴ１０ａが検出したデータとしてコントローラ１４に供給する。
【００８１】
次に、タイミングＴ６からＴ６．５までの０．５Ｔの期間において、図９（ｈ）に示すように、トップゲートドライバ１１は、すべてのＴＧＬに−１５〔Ｖ〕を印加する。一方、ボトムゲートドライバ１２は、すべてのＢＧＬに０〔Ｖ〕を印加する。また、ドレインドライバ１３は、すべてのＤＬに＋１０〔Ｖ〕を印加する。この期間において、一、二行目のＤＧ−ＴＦＴ１０ａが読み出しを終了した状態となり、三行目のＤＧ−ＴＦＴ１０ａがフォトセンス状態（図５（ｅ）参照）となる。
【００８２】
次に、タイミングＴ６．５からＴ７までの０．５Ｔの期間において、図９（ｉ）に示すように、トップゲートドライバ１１は、すべてのＴＧＬに−１５〔Ｖ〕を印加する。一方、ハイレベルの出力信号がボトムゲートドライバ１２の段ＲＳ（３）にシフトして、ボトムゲートドライバ１２は、三行目のＢＧＬに＋１０〔Ｖ〕を印加し、他のＢＧＬに０〔Ｖ〕を印加する。この期間において、一、二行目のＤＧ−ＴＦＴ１０ａが読み出しを終了した状態となり、三行目のＤＧ−ＴＦＴ１０ａが第一または第二の読み出し状態（図５（ｄ）または（ｆ）参照）となる。
【００８３】
ここで、三行目のダブルゲートトランジスタ７では、フォトセンス状態となっていたタイミングＴ４からＴ６．５までの期間で十分な光が半導体層２３に照射されていると、第二の読み出し状態（図５（ｆ）参照）となって半導体層２３内にｎチャネルが形成されるため、対応するＤＬ上の電荷がディスチャージされる。一方、タイミングＴ４からＴ６．５までの期間で十分な光が半導体層２３に照射されていないと、第一の読み出し状態（図５（ｄ）参照）となって半導体層２３内のｎチャネルがピンチオフされるため、対応するＤＬ上の電荷はディスチャージされない。ドレインドライバ１３は、タイミングＴ６．５からＴ７までの期間で各ＤＬ上の電位を読み出して、データ信号ＤＡＴＡに変換し、三行目のＤＧ−ＴＦＴ１０ａが検出したデータとしてコントローラ１４に供給する。
【００８４】
こうしてドレインドライバ１３から行毎に供給されたデータ信号ＤＡＴＡに対して、コントローラ１４が所定の処理を行うことで、被験者の指先の指紋パターンが読み取られるようになっている。
【００８５】
以上、本実施の形態に係る指紋読取装置Ａによれば、ドライバ回路部はトップゲートドライバ１１，ボトムゲートドライバ１２，ドレインドライバ１３を備え、これらの各ドライバはトランジスタ群３４を備え、トップゲートドライバ１１，ボトムゲートドライバ１２，ドレインドライバ１３の上方に、指先保持部Ｂが設けられている。そして、この指先保持部Ｂは接地された状態となっているので、帯電した状態の指先がドライバ回路部に接触しても、接触時の静電気がドライバ回路部内に放電されることは無く、従って、ドライバ回路部が誤作動・損傷することを防ぐことができ、またトランジスタ群３４の励起光並びに紫外線に対し不透明なので、励起光による誤作動や紫外線による劣化を抑制することができる。
【００８６】
また上記実施の形態では、指先保持部Ｂにより被験者の指に帯電した静電気を放電させたが、図１０及び図１１に示すように、指先保持部Ｂの代替として透明導電体５１を、フォトセンサデバイスＣ上並びにトップゲートドライバ１１，ボトムゲートドライバ１２，ドレインドライバ１３上に設けてもよい。透明電極５１はＩＴＯで形成されており、接地されている。
そして、フォトセンサ部１０でフォトセンスする際に指が直接透明電極５１に接触すると、透明電極５１から静電気を放電してダブルゲートトランジスタ１０ａの静電気破壊を抑制し、同時にコントローラ１４が、指のキャパシタが加わることにより指先保持部Ｂでわずかに変位する電圧又は電流を検知し、フォトセンスを開始するように制御信号群Ｔｃｎｔ，Ｂｃｎｔ，Ｄｃｎｔをそれぞれトップゲートドライバ１１、ボトムゲートドライバ１２，ドレインドライバ１３に供給するとともに、バックライト３７に発光信号を供給する。
このとき、指がトップゲートドライバ１１，ボトムゲートドライバ１２，ドレインドライバ１３の上方まではみ出して載置してしまったとしても、透明導電体５１が介在しているので、指の静電気がトップゲートドライバ１１，ボトムゲートドライバ１２，ドレインドライバ１３に印加されることはない。また指以外の静電気が帯電したものが各ドライバ１１〜１３の上方に接触しても同様に透明電極５１から放電することができる。
【００８７】
上記各実施の形態では、指先保持部Ｂ又は透明導電体５１により被検体が帯電した静電気を放電し、各ドライバを保護したが、図１２に示すように、フォトセンサデバイスＣ並びにトップゲートドライバ１１，ボトムゲートドライバ１２，ドレインドライバ１３での保護絶縁膜３１上にＩＴＯ等からなる透明導電体５１を形成し、さらにトップゲートドライバ１１，ボトムゲートドライバ１２，ドレインドライバ１３での透明導電体５１上に指先保持部Ｂを設けてもよい。ここで指先保持部Ｂは導電体でなく、半導体又は絶縁体であってもよい。
フォトセンスのために指が直接透明電極５１に接触すると、透明電極５１及び／又は指先保持部Ｂから静電気を放電してダブルゲートトランジスタ１０ａの静電気破壊を抑制し、同時にコントローラ１４が、指のキャパシタが加わることにより指先保持部Ｂでわずかに変位する電圧又は電流を検知し、フォトセンスを開始するように制御信号群Ｔｃｎｔ，Ｂｃｎｔ，Ｄｃｎｔをそれぞれトップゲートドライバ１１、ボトムゲートドライバ１２，ドレインドライバ１３に供給するとともに、バックライト３７に発光信号を供給する。
【００８８】
また図１３に示すように、ＩＴＯ等から構成される透明導電体５２を、トップゲート電極３０，ＴＧＬの形成工程で一括して形成してもよい。透明導電体５２は接地されているので、トップゲートドライバ１１、ボトムゲートドライバ１２，ドレインドライバ１３上方の保護絶縁膜３１上に静電気を帯電したものが接触しても、透明導電体５２から放電することができる。
【００８９】
なお上記各実施の形態では光学的なセンサに関する読取装置について説明したが、これに限らず指の凹凸の差による容量の差により指紋を検知するセンサにおいても同様の効果をもたらすことができる。この場合、トップゲートドライバ１１、ボトムゲートドライバ１２，ドレインドライバ１３の代わりに、マトリクス状に設けられた複数の容量検出型センサからの電位を読み取る駆動回路が設けられればよい。
【００９０】
上記各実施の形態では、指先保持部Ｂ、透明導電体５１，５２は接地されていたが、基準電位を接地電位とし、定期的に上及び／又は下に振れる微弱な波形信号が印加されるようにして、コントローラ１４が、指の接触による波形信号の乱れを検知して、フォトセンスを開始するように制御信号群Ｔｃｎｔ，Ｂｃｎｔ，Ｄｃｎｔを出力するとともに、バックライト３７に発光信号を出力するようにしてもよい。
【００９１】
上記各実施の形態に用いられる読取装置は、携帯電話等の情報端末、パーソナルコンピュータに付属して未登録者のアクセス制限するため、またドアや出入り口に配置することで予め登録されていない者の侵入防止を行うため、の個人認証デバイスに適用することができる。
【００９２】
【発明の効果】
請求項１記載の発明によれば、静電気によるドライバ回路部の誤作動・損傷を防ぐことができる。
【図面の簡単な説明】
【図１】本実施の形態に係る指紋読取装置のフォトセンサデバイスの回路構成を示す図である。
【図２】図１におけるＸ−Ｘ断面を示す断面図である。
【図３】前記指紋読取装置に設けられたフォトセンサ部のダブルゲートトランジスタの具体的な態様を示す平面図である。
【図４】前記ダブルゲートトランジスタの具体的な態様を示す図であり、図３におけるＺ−Ｚ断面を示す断面図である。
【図５】前記フォトセンサ部を構成するダブルゲートトランジスタの駆動原理を説明するための模式図である。
【図６】前記ドライバ回路部を構成するトップゲートドライバ又はボトムゲートドライバの全体構成を示す図である。
【図７】前記トップゲートドライバ又はボトムゲートドライバの各段の回路構成を示す図である。
【図８】前記トップゲートドライバ又はボトムゲートドライバの動作を示すタイミングチャートである。
【図９】前記指紋読取装置において、被験者の指紋読取動作を説明するための模式図である。
【図１０】他の実施の形態に係る指紋読取装置を示す図である。
【図１１】図１０におけるＹ−Ｙ断面を示す断面図である。
【図１２】さらに他の実施の形態に係る指紋読取装置を示す断面図である。
【図１３】さらに他の実施の形態に係る指紋読取装置を示す断面図である。
【符号の説明】
Ａ 指紋読取装置
Ｂ 指先保持部
Ｃ フォトセンサデバイス
１０ フォトセンサ部
１１ トップゲートドライバ（ドライバ回路部）
１２ ボトムゲートドライバ（ドライバ回路部）
１３ ドレインドライバ（ドライバ回路部）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an apparatus for reading a subject, and more particularly to a fingerprint reading apparatus for reading a fingerprint.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, a fingerprint reading device is known as a two-dimensional image reading device that reads the shape of a fingerprint using minute unevenness of a subject's fingertip. The fingerprint reader includes a photosensor device having a photosensor unit that reads a fingerprint of a fingertip, and a driver circuit unit that is disposed in the vicinity of the photosensor unit and supplies a drive signal that drives the photosensor unit. Yes.
In such a fingerprint reader, when reading the fingerprint of the fingertip, the fingertip is brought into contact with the photosensor unit, and the unevenness of the skin forming the fingerprint is optically recognized in the photosensor unit, and the fingerprint is detected. There are some that can be read and others that read changes in capacitance according to the unevenness of the fingers.
Here, human fingers are often in a charged state, and when the finger is brought into contact with an object, static electricity of about several thousand volts charged on the finger may be instantaneously discharged.
[0003]
[Problems to be solved by the invention]
The driver circuit unit of the fingerprint reader may be electrically connected to the above-described photosensor unit and disposed close to the photosensor unit on the same substrate for high-density mounting. When a finger comes in contact with a fingerprint reader, the distance between the finger and the driver circuit is shortened, and even if the driver circuit is covered with an insulating film, an electrostatic voltage is applied to the driver circuit through the insulating film. Could be applied, resulting in malfunction or damage.
The driver circuit portion is composed of a large number of transistors, and it has been proposed to apply amorphous silicon or polysilicon to the semiconductor layer of such a transistor. However, amorphous silicon and polysilicon are resistant to visible light. , Has the property of exciting. On the other hand, the uppermost insulating film of the driver circuit portion is generally made of a light-transmitting material. Therefore, when the driver circuit portion is exposed to strong external light, an electron-hole pair is formed on the semiconductor layer of the transistor. And the driver circuit portion may malfunction due to these carriers.
[0004]
Therefore, the present invention provides a fingerprint reading device that protects a driver circuit unit from static electricity and external light and can prevent damage and malfunction of the driver circuit unit.
[0005]
[Means for Solving the Problems]
The invention described in claim 1 is, for example, as shown in FIG. 1, a photo sensor unit (10) for optically reading a subject, and a driver circuit unit (top gate driver) for supplying a drive signal for driving the photo sensor unit. 11, a reading device (fingerprint reading device A) comprising a photosensor device (C) having a bottom gate driver 12 and a drain driver 13), and at least a part of the surface of the driver circuit portion, Arranged continuously from the surface of the sensor unit, For discharging static electricity transparent Conductive film ( Transparent conductor 51 ) Is provided.
[0006]
According to the first aspect of the present invention, even when a fingertip charged with static electricity comes into contact with the driver circuit portion, the static electricity at the time of contact is not discharged into the driver circuit portion but shields it. It is possible to prevent malfunction or damage of the part.
[0009]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the fingerprint reader according to the present invention will be described below with reference to the drawings. As shown in FIG. 1, a fingerprint reader A is an apparatus that optically reads a raised convex portion at a fingertip that defines a fingerprint and a linear concave portion disposed between the convex portions. A fingertip holding unit B that holds the fingertip and a photosensor device C that reads the fingerprint of the fingertip are provided. 2 is a cross-sectional view taken along line XX of FIG.
[0010]
The fingertip holding part B is formed in a shape such that the inner periphery fits the fingertip, and is a member that is opaque to the excitation light that excites the semiconductor layers of the sensors and drivers 11 to 13 of the photosensor device C described later, The photosensor device C is attached in such a state that it is placed on the surface of the photosensor device C.
In the fingertip holding part B, an elliptical opening 1 that is opened to the size of the fingertip's belly is formed at a portion where the belly of the fingertip contacts. Then, the fingertip holding part B is arranged and attached on the photosensor device C so that a photosensor part (to be described later) of the photosensor device C is arranged in the opened part of the opening part 1.
The fingertip holding part B is made of a conductive material and is grounded via the wiring 2 continuous from the fingertip holding part B. Therefore, even if the subject touches the fingertip holding part B with the fingertip, malfunction / damage of the photosensor device C due to static electricity charged on the fingertip can be prevented.
[0011]
As shown in FIGS. 1 and 2, the photosensor device C is provided on the transparent insulating substrate 20, and is disposed below the photosensor unit 10 that optically reads a fingerprint and the fingertip holding unit B. Various driver circuit units (top gate driver 11, bottom gate driver 12, drain driver 13) that supply drive signals for driving the photosensor unit 10, a backlight 37, and a light guide plate 32 are provided.
[0012]
As shown in FIG. 1, the photo sensor unit 10 is arranged in a state where the photo sensor unit 10 is exposed to the opened portion of the opening 1 of the fingertip holding unit B described above.
In addition, as shown in FIG. 1, the photosensor unit 10 includes a plurality of double gate transistors 10a (hereinafter referred to as DG-TFTs 10a) arranged in a matrix.
Since the opaque fingertip holding part B is arranged above the top gate driver 11, the bottom gate driver 12, and the drain driver 13, ultraviolet light emitted from above or light in a wavelength band that excites each driver transistor is emitted. Since the included external light is prevented from being directly incident on the drivers 11 to 13, malfunction of the drivers 11 to 13 due to excitation light to the transistors and deterioration due to ultraviolet rays can be prevented.
[0013]
As shown in FIGS. 3 and 4, each DG-TFT 10a includes a bottom gate electrode 21, a bottom gate insulating film 22, a semiconductor layer 23, block insulating films 24a and 24b, and impurity layers 25a, 25b, and 26. Source electrodes 27 a and 27 b, drain electrode 28, top gate insulating film 29, top gate electrode 30, and protective insulating film 31.
[0014]
The bottom gate electrode 22 is formed on the insulating substrate 20. The insulating substrate 20 is transparent to visible light and has an insulating property. A bottom gate insulating film 22 is provided on the bottom gate electrode 21 and the insulating substrate 20 so as to cover the bottom gate electrode 21 and the insulating substrate 20. A semiconductor layer 23 is provided on the bottom gate insulating film 22 so as to face the bottom gate electrode 21. The semiconductor layer 23 is made of amorphous silicon, polysilicon, or the like. When visible light is incident on the semiconductor layer 23, electron-hole pairs are generated in the semiconductor layer 23.
[0015]
In the semiconductor layer 23, block insulating films 24a and 24b are arranged in parallel apart from each other. The impurity layer 25a is provided at one end of the semiconductor layer 23 in the channel length direction, and the impurity layer 25b is provided at the other end. An impurity layer 26 is provided on the center of the semiconductor layer 23 between the block insulating film 24a and the block insulating film 24b, and the impurity layer 26 is separated from the impurity layers 25a and 25b. The semiconductor layer 23 is covered with the impurity layers 25a, 25b, and 26 and the block insulating films 24a and 24b. In plan view, part of the impurity layer 25a overlaps part of the block insulating film 24a, and the impurity layer 25b overlaps part of the block insulating film 24b. The impurity layers 25a, 25b, and 26 are made of amorphous silicon doped with n-type impurity ions.
[0016]
A source electrode 27 a is provided on the impurity layer 25 a, a source electrode 27 b is provided on the impurity layer 25 b, and a drain electrode 28 is provided on the impurity layer 26. In plan view, the source electrode 27a overlaps part of the block insulating film 24a, the source electrode 27b overlaps part of the block insulating film 24b, and the drain electrode 28 extends over the block insulating films 24a and 24b. It overlaps with a part of. The source electrodes 27a and 27b and the drain electrode 28 are separated from each other. The top gate insulating film 29 is formed so as to cover the bottom gate insulating film 22, the block insulating films 24a and 24b, the source electrodes 27a and 27b, and the drain electrode 28. A top gate electrode 30 is provided on the top gate insulating film 29 so as to face the semiconductor layer 23. A protective insulating film 31 is provided on the top gate insulating film 29 and the top gate electrode 30.
[0017]
The DG-TFT 10a described above has a configuration in which the following first and second double-gate photosensors are arranged in parallel on the insulating substrate 20. That is, the first double-gate photosensor includes a semiconductor layer 23, a block insulating film 24a, a source electrode 27a, a drain electrode 28, a top gate insulating film 29, and a top gate electrode 30; A MOS transistor including a layer 23, a source electrode 27a, a drain electrode 28, a bottom gate insulating film 22 and a bottom gate electrode 21, and the semiconductor layer 23 includes a light generation region of a photocarrier storage portion and a MOS transistor. It functions as a channel region. On the other hand, the second double-gate photosensor includes a semiconductor layer 23, a block insulating film 24b, a source electrode 27b, a drain electrode 28, a top gate insulating film 29, and a top gate electrode 30; A MOS transistor including a layer 23, a source electrode 27b, a drain electrode 28, a bottom gate insulating film 22, and a bottom gate electrode 21, and the semiconductor layer 23 includes a light generation region of a photocarrier storage portion and a MOS transistor. It functions as a channel region.
[0018]
In the DG-TFT 10a, as shown in FIGS. 1 and 3, the top gate electrode 30 is connected to the top gate line (hereinafter referred to as TGL), and the bottom gate electrode 21 is connected to the bottom gate line (hereinafter referred to as BGL). The electrode 28 is connected to a drain line (hereinafter referred to as DL), and the source electrodes 27a and 27b are connected to a ground line (hereinafter referred to as GL) that is grounded.
[0019]
1-4, the block insulating films 24a and 24b, the top gate insulating film 29, and the protective insulating film 31 provided on the top gate electrode 30 are made of a light-transmitting insulating film such as silicon nitride. The top gate electrode 30 and the TGL are made of a light-transmitting conductive material such as ITO (Indium-Tin-Oxide), and both show high transmittance for visible light. On the other hand, the source electrodes 27a and 27b, the drain electrode 28, the bottom gate electrode 21, and the BGL are made of a material that blocks transmission of visible light selected from chromium, chromium alloy, aluminum, aluminum alloy, and the like.
Note that the protective insulating film 31 is exposed from the opening 1 of the fingertip support B shown in FIG.
[0020]
2 and 4, a planar light guide plate 32 and a backlight 37 disposed around the light guide plate 32 are provided below the insulating substrate 20, and the light guide plate 32 is provided on the back side. Except for the side surface and the upper surface where the light 37 is arranged, it is covered with a reflecting member, and the backlight 37 irradiates the light guide plate 32 with light in a wavelength region excited by the DG-TFT 10a according to the controller 14.
[0021]
The photosensor unit 10 described above is in a state in which the DG-TFT 10a is arranged in a matrix around the opening 1 of the fingertip holding unit B and its periphery.
When the fingertip charged during fingerprint collation is held in contact with the fingertip holder B, the fingertip is discharged and the controller 14 (to be described later) detects a change in voltage or current due to the capacitance of the finger. That is, the backlight 37 is emitted to perform fingerprint reading processing, and the control signal Tcnt is transmitted to the top gate driver 11, the control signal Bcnt is transmitted to the bottom gate driver 12, and the control signal Dcnt is transmitted to the drain driver 13. The controller 14 can read the electrical displacement caused by the capacitor specific to the finger and output the control signal Tcnt, the control signal Bcnt, and the control signal Dcnt. It is possible to read the electrical displacement in this case, authenticate that the subject is not a finger, and not output the control signal Tcnt, the control signal Bcnt, and the control signal Dcnt.
[0022]
Here, as shown in FIG. 1, the top gate driver 11 is a shift register that is connected to the TGL of the photosensor unit 10 and selectively outputs a drive signal to each TGL sequentially, and is output from the controller 14. According to the control signal group Tcnt, a reset voltage (+25 [V]) or a carrier storage voltage (−15 [V]) is appropriately applied to a plurality of TGLs.
The bottom gate driver 12 is a shift register that is connected to the BGL of the photosensor unit 10 and selectively outputs a drive signal to each BGL sequentially, and a plurality of BGLs according to a control signal group Bcnt output from the controller 14. A voltage for channel formation (+10 [V]) or a voltage for channel non-formation (± 0 [V]) is applied as appropriate.
The drain driver 13 is connected to the DL of the photosensor unit 10 and applies a reference voltage (+10 [V]) to all DLs in accordance with a control signal group Dcnt output from the controller 14 to precharge charges. Let Then, the drain driver 13 detects a DL voltage displaced according to the amount of light incident on each double gate transistor 10a or a drain current flowing between the source and drain of each DG-TFT 10a in a predetermined period after precharging. The data signal DATA is output to the controller 14.
[0023]
The controller 14 controls the top gate driver 11 and the bottom gate driver 12 by the control signal groups Tcnt and Bcnt, respectively, and outputs a signal of a predetermined level at a predetermined timing for each row from both drivers. Thereby, each row of the photo sensor unit 10 is sequentially set to a reset state, a photo sense state, and a read state. The controller 14 also causes the drain driver 13 to read out a change in the potential of DL by the control signal group Dcnt, and sequentially captures it as the data signal DATA.
[0024]
Next, the photo-sensing will be described in detail. In the DG-TFT 10a constituting the photo sensor unit 10, the voltage applied to the top gate electrode 30 is +25 [V], and the voltage applied to the bottom gate electrode 21 is When it is ± 0 [V], holes accumulated in the top gate insulating film 29 and the semiconductor layer 23 made of silicon nitride disposed between the top gate electrode 30 and the semiconductor layer 23 are discharged, and the reset is performed. State. In the DG-TFT 10a, between the source electrodes 27a and 27b and the drain electrode 28 is ± 0 [V], the voltage applied to the top gate electrode 30 is −15 [V], and the voltage applied to the bottom gate electrode 30 is In the case of ± 0 [V], a photo-sensitive state is established in which holes of the electron-hole pairs generated by the incidence of light on the semiconductor layer 23 are accumulated in the semiconductor layer 23 and the top gate insulating film 29. The amount of holes accumulated during this predetermined period depends on the amount of light.
[0025]
In the photo-sensitive state, the backlight 32 emits light toward the DG-TFT 10a. However, the bottom gate electrode 21 positioned below the semiconductor layer 23 of the DG-TFT 10a shields the light, so that the semiconductor layer 23 has sufficient light. Carriers are not generated. At this time, when the fingertip is placed on the protective insulating film 31 above the DG-TFT 10a, the light reflected by the protective insulating film 31 or the like is not much on the semiconductor layer 23 directly below the concave portion of the fingertip along the fingerprint pattern. Not incident.
[0026]
In this way, a sufficient amount of holes with a small amount of incident light is not accumulated in the semiconductor layer 23, and the voltage applied to the top gate electrode 30 is −15 [V] and applied to the bottom gate electrode. When the applied voltage becomes +10 [V], the depletion layer spreads in the semiconductor layer by the electric field of the top gate electrode 30, the n-channel is pinched off, and the semiconductor layer 23 becomes high resistance. On the other hand, in the photo-sensitive state, light reflected by the protective insulating film 31 or the like is incident on the semiconductor layer 23 of the DG-TFT 10a, which is directly below the convex portion of the fingertip, and a sufficient amount of holes are formed in the semiconductor layer. When such a voltage is applied in a state of being accumulated in the gate electrode, the accumulated holes are attracted to and held by the top gate electrode 30 so that the charges of the holes are absorbed by the top gate electrode 30. Since the electric field is relaxed, an n-channel is formed on the bottom gate electrode 21 side of the semiconductor layer 23, and the semiconductor layer 23 has a low resistance. The difference in resistance value of the semiconductor layer 23 in these read states appears as a change in the potential of DL.
[0027]
Further, with regard to the above-described photo sensing, the driving principle of the DG-TFT 10a constituting the photo sensor unit 10 will be described with reference to the schematic diagrams of FIGS.
[0028]
Since the channel formation region of the semiconductor layer 23 of the DG-TFT 10a is generated between the impurity layers 25a and 26 and under the block insulating films 24a and 24b between the impurity layers 25b and 26, the channel length is the same as that of the block insulating films 24a and 24b. Equal to the length in the channel length direction. Therefore, as shown in FIG. 5A, when the voltage applied to the bottom gate electrode 21 (BG) is ± 0 [V], the voltage applied to the top gate electrode 30 (TG) is Even in the case of +25 [V], in the semiconductor layer 23 immediately below the source and drain electrodes 27a, 27b and 28, not the voltage applied to the top gate electrode 30 (TG) but the source and drain electrodes 27a, 27b, Therefore, even if a voltage of +10 [V] is applied to the drain electrode (D), the semiconductor layer 23 is not formed with an n-channel continuous in the channel length direction. No current flows between the electrode 28 (D) and the source electrodes 27a and 27b (S). In this state, as described later, holes accumulated in the semiconductor insulating layer 24 and the block insulating films 24a and 24b immediately above the channel region of the semiconductor layer 23 are repelled by the voltage of the top gate electrode 30 (TG) having the same polarity. Discharged. Hereinafter, this state is referred to as a reset state.
[0029]
As shown in FIG. 5B, the voltage applied to the top gate electrode 30 (TG) is −15 [V], and the voltage applied to the bottom gate electrode 21 (BG) is ± 0 [V]. ], The n-channel is not formed in the semiconductor layer 23, and even if a voltage of +10 [V] is applied to the drain electrode 28 (D), the drain electrode 28 (D) and the source electrodes 27a and 27b ( No current flows between S).
[0030]
As described above, since the drain electrode 28 (D) and the source electrodes 27 a and 27 b (S) are disposed between the both ends of the channel region of the semiconductor layer 23 and the top gate electrode 30 (TG), respectively, Since both ends are affected by the electric field between the drain electrode 28 (D) and the source electrodes 27 a and 27 b (S), a continuous channel cannot be formed only by the electric field of the top gate electrode 30 (TG). Accordingly, when the voltage applied to the bottom gate electrode 21 (BG) is ± 0 [V], the voltage applied to the semiconductor layer 23 regardless of the voltage applied to the top gate electrode 30 (TG). A channel is never formed.
[0031]
As shown in FIG. 5C, the voltage applied to the top gate electrode 30 (TG) is +25 [V], and the voltage applied to the bottom gate electrode 21 (BG) is +10 (V). In some cases, an n-channel is formed on the bottom gate electrode 21 (BG) side of the semiconductor layer 23. As a result, when the resistance of the semiconductor layer 23 is reduced and a voltage of +10 [V] is applied to the drain electrode 28, a current flows between the drain electrode 28 (D) and the source electrodes 27 a and 27 b (S).
[0032]
As shown in FIG. 5D, a sufficient amount of holes are not accumulated in the semiconductor layer 23 as will be described later, and the voltage applied to the top gate electrode 30 (TG) is −15 [V]. In this case, even if the voltage applied to the bottom gate electrode 21 (BG) is +10 [V], the depletion layer spreads inside the semiconductor layer 23, the n-channel is pinched off, and the semiconductor layer 23 has a high resistance. Turn into. For this reason, even if a voltage of +10 [V] is applied to the drain electrode 28, no current flows between the drain electrode 28 (D) and the source electrodes 27a and 27b (S). Hereinafter, this state is referred to as a first read state.
[0033]
Electron-hole pairs are generated in the semiconductor layer 23 in accordance with the amount of incident excitation light. At this time, as shown in FIG. 5E, the voltage applied to the top gate electrode 30 (TG) is −15 [V], and the voltage applied to the bottom gate electrode 21 (BG) is ± 0. In the case of [V], positive holes in the electron-hole pairs are accumulated in the semiconductor insulating layer 24 and the block insulating films 24 a and 24 b immediately above the channel region of the semiconductor layer 23. Hereinafter, this state until the reset state described above and a read state to be described later is referred to as a “photosensitive state”. Note that holes accumulated in the semiconductor layer 23 in accordance with the electric field of the top gate electrode 30 (TG) are not discharged from the semiconductor layer 23 until the reset state is reached.
[0034]
As shown in FIG. 5F, the voltage applied to the top gate electrode 30 (TG) is −15 [V], and the voltage applied to the bottom gate electrode 21 (BG) is +10 (V). Even when holes are accumulated in the semiconductor layer 23, the accumulated holes are attracted and held by the top gate electrode 30 (TG) to which a negative voltage is applied. The negative voltage applied to the gate electrode 30 (TG) works to mitigate the effect on the semiconductor layer 23. For this reason, when the n-channel is formed on the bottom gate electrode 21 (BG) side of the semiconductor layer 23, the resistance of the semiconductor layer 23 is reduced, and a voltage of +10 (V) is supplied to the drain electrode 28, the drain electrode 28. A current flows between (D) and the source electrodes 27a and 27b (S). Hereinafter, this state is referred to as a second readout state.
[0035]
Here, the driver circuit unit including the top gate driver 11, the bottom gate driver 12, and the drain driver 13 includes a plurality of TFTs (Thin Film Transistors) as a basic configuration. Each TFT is composed of an n-channel MOS type field effect transistor, using silicon nitride for the gate insulating film and amorphous silicon for the semiconductor layer. Each of the TFTs is manufactured in the same manufacturing process as the DG-TFT 10a, and generally has the same structure as the DG-TFT 10a.
Specifically, with reference to the cross-sectional structure of the DG-TFT 10a shown in FIG. 4, the driver circuit section described above includes a transistor group 34 (see FIG. 2) in which the top gate electrode 30 is not stacked. . The transistors in the transistor group 34 have substantially the same basic structure, but are designed to have different sizes and shapes depending on their functions, as will be described later.
A fingertip holding part B is provided so as to cover the protective insulating film 31 arranged in the uppermost layer of the transistor group 34 provided in the driver circuit part. Here, the protective insulating film 31 is deposited to a thickness that flattens the uppermost surface of the driver circuit portion and protects it from static electricity. The fingertip holding part B is made of an opaque conductor and is grounded.
[0036]
Here, the above-described top gate driver 11 and bottom gate driver 12 (see FIG. 1) will be described in detail. The top gate driver 11 and the bottom gate driver 12 are those to which the shift register shown in FIG. 6 is applied. Assuming that the number of rows (number of TGL and BGL) of the DG-TFT 10a disposed in the photosensor unit 10 is n, the top gate driver 11 and the bottom gate driver 12 output gate signals as shown in FIG. It is composed of n stages RS (1) to RS (n), a dummy stage RS (n + 1) and a dummy stage RS (n + 2) for controlling the stage RS (n) and the like. Note that the shift register shown in FIG. 6 shows a configuration in the case where n is an even number of 2 or more. The stage RS (1) is the first stage, the stage RS (2) is the second stage,..., The stage RS (n) is the nth stage, the stage RS (n + 1) is the n + 1th stage, and the stage RS (n + 2) is n + 2. Each step is shown.
[0037]
The start signal Dst from the controller 14 is input to the first stage RS (1). When the shift register shown in FIG. 6 is the top gate driver 11, the high level of the start signal Dst is +25 [V], and the low level of the start signal Dst is −15 [V]. On the other hand, when the shift register shown in FIG. 6 is the bottom gate driver 12, the high level of the start signal Dst is +10 [V], and the low level of the start signal Dst is −15 [V].
[0038]
The second and subsequent stages RS (2) to RS (n) include output signals OUT (1) to OUT (n-1) from the respective preceding stages RS (1) to RS (n-1). Is input as an input signal. When the shift register shown in FIG. 6 is the top gate driver 11, the output signals OUT (1) to OUT (n) of each stage are output to the corresponding TGLs in the first to nth rows. On the other hand, when the shift register shown in FIG. 6 is the bottom gate driver 12, the output signals OUT (1) to OUT (n) of each stage are output to the corresponding BGLs on the 1st to nth rows.
[0039]
Further, in the stages RS (1) to RS (n + 1) other than the stage RS (n + 2), output signals OUT (2) to OUT (n + 2) from the subsequent stages RS (2) to RS (n + 2) respectively. It is input as a reset signal. The reset signal Dent from the controller 14 is input to the stage RS (n + 2). When the shift register shown in FIG. 6 is the top gate driver 11, the high level of the reset signal Dent is +25 [V], and the low level of the reset signal Dent is −15 [V]. On the other hand, when the shift register shown in FIG. 6 is the bottom gate driver 12, the high level of the reset signal Dent is +10 [V], and the low level of the reset signal Dent is −15 [V].
[0040]
A reference voltage Vss is applied from the controller 14 to each stage RS (k) (k is an arbitrary integer of 1 to n + 2). When the shift register shown in FIG. 6 is the top gate driver 11, the level of the reference voltage Vss is −15 [V]. On the other hand, when the shift register shown in FIG. 6 is the bottom gate driver 12, the level of the reference voltage Vss is ± 0 [V].
A constant voltage Vdd is applied from the controller 14 to each stage RS (k). When the shift register shown in FIG. 6 is the top gate driver 11, the level of the constant voltage Vdd is +25 [V]. On the other hand, when the shift register shown in FIG. 6 is the bottom gate driver 12, the level of the constant voltage Vdd is +10 [V].
[0041]
The clock signal CK1 from the controller 14 is input to the odd-numbered stage RS (k). Further, the clock signal CK2 is input to the even-numbered stage RS (k). The clock signals CK1 and CK2 are alternately at a high level for each time slot for a predetermined period of time slots in which the output signal of the shift register is shifted. That is, when the clock signal CK1 is at a high level for a predetermined time in one time slot, the clock signal CK2 is at a low level during the time slot, and the clock signal CK1 is at a low level during the next time slot. And the clock signal CK2 is at a high level for a predetermined period.
[0042]
When the shift register shown in FIG. 6 is the top gate driver 11, the clock signals CK1 and CK2 have a high level of +25 [V] and a low level of −15 [V]. On the other hand, when the shift register shown in FIG. 6 is the bottom gate driver 12, the high level is +10 [V] and the low level is ± 0 [V].
[0043]
As shown in FIG. 6, each stage RS (k) of the above-described shift register that constitutes the top gate driver 11 and the bottom gate driver 12 includes six TFTs 41 to 46 as a transistor group 34 as a basic configuration. ing. Each of the TFTs 41 to 46 is an n-channel MOS type field effect transistor, in which silicon nitride is used for the gate insulating film and amorphous silicon is used for the semiconductor layer.
[0044]
As shown in FIGS. 6 and 7, the start signal Dst is input to the gate electrode and the drain electrode of the first stage RS (1). The gate electrode and drain electrode of the TFT 41 of each stage RS (k) other than the first stage RS (1) are connected to the source electrode of the TFT 45 of the previous stage RS (k−1), and the source electrode of the TFT 41 is the TFT 44 The gate electrode is connected to the drain electrode of the TFT 42 and the gate electrode of the TFT 43. For the wiring connected to the source electrode of the TFT 41, the gate electrode of the TFT 44, the drain electrode of the TFT 42, and the gate electrode of the TFT 43 in each stage RS (k), the parasitic capacitances of the TFTs 41 to 44 related to the wiring itself and the wiring itself Thus, a capacitor Ca (k) for accumulating charges is formed.
[0045]
The drain electrode of the TFT 43 is connected to the source electrode of the TFT 46 and the gate electrode of the TFT 45, and a reference voltage Vss is applied to the source electrode of the TFT 42 and the source electrode of the TFT 43. A constant voltage Vdd is applied to the gate electrode and the drain electrode of the TFT 46.
The clock signal CK 1 is input to the drain electrode of the odd-numbered TFT 44, and the clock signal CK 2 is input to the drain electrode of the even-numbered TFT 44. The source electrode of the TFT 44 at each stage is connected to the drain electrode of the TFT 45, and the reference voltage Vss is applied to the source electrode of the TFT 45. An output signal OUT (k + 1) from the next stage is input to the gate electrode of the TFT 42.
[0046]
Next, functions of the TFTs 41 to 46 provided in each stage RS (k) will be described.
Whether the output signal OUT (k−1) from the previous stage RS (k−1) is input to the gate electrode and the drain electrode of the TFT 41 (in this case, k is 2 to n + 2) or the start signal from the controller 14 Dst is input (in this case, k is 1). When the output signal OUT (k−1) or the start signal Dst becomes high level, the TFT 41 is turned on, current flows from the drain electrode to the source electrode, and the TFT 41 outputs the high level output signal OUT (k−1). Alternatively, the start signal Dst is output to the source electrode.
Here, when the TFT 42 is in the OFF state, the capacitance Ca (k) is accumulated by the high level output signal OUT (k−1) or the start signal Dst output from the source electrode of the TFT 41. ing. On the other hand, when the output signal OUT (k−1) or the start signal Dst becomes a low level, the TFT 41 is turned off, and no current flows from the drain electrode to the source electrode of the TFT 41.
[0047]
A constant voltage Vdd is applied to the gate electrode and the drain electrode of the TFT 46. As a result, the TFT 46 is always in an on state, a current flows from the drain electrode to the source electrode of the TFT 46, and the TFT 46 outputs a signal at a substantially constant voltage Vdd level to the source electrode. The TFT 46 has a function as a load for dividing the constant voltage Vdd.
[0048]
The TFT 43 is turned off when no charge is accumulated in the capacitor Ca (k), and the capacitor Cb (k) is accumulated by a signal of the constant voltage Vdd level output from the TFT 46. On the other hand, the TFT 43 is turned on when charges are accumulated in the capacitor Ca (k), and current flows from the drain electrode to the source electrode of the TFT 43, so that the TFT 43 stores the charges accumulated in the capacitor Cb (k). It comes to discharge.
[0049]
The TFT 45 is turned off when no charge is accumulated in the capacitor Cb (k), and turned on when charge is accumulated in the capacitor Cb (k). The TFT 44 is turned on when charge is accumulated in the capacitor Ca (k), and turned off when charge is not accumulated in the capacitor Ca (k). Therefore, when the TFT 45 is in an off state, the TFT 44 is in an on state, and when the TFT 45 is in an on state, the TFT 44 is in an off state.
[0050]
A reference voltage Vss is applied to the source electrode of the TFT 45. The TFT 45 in the on state outputs a reference voltage Vss level (low level) signal from the drain electrode as an output signal OUT (k) of the stage RS (k). The TFT 45 in the off state outputs the level of the signal output from the source electrode of the TFT 44 as the output signal OUT (k) of the stage RS (k).
[0051]
The clock signal CK 1 or CK 2 is input to the drain electrode of the TFT 44. When the TFT 44 is in an OFF state, the TFT 44 blocks the output of the clock signal CK1 or CK2 input to the drain electrode.
When the TFT 44 is in the ON state, the TFT 44 outputs a low level clock signal CK1 or CK2 to the source electrode. Here, when the TFT 44 is in the on state, the TFT 45 is in the off state, and therefore the low level clock signal CK1 or CK2 is output as the output signal OUT (k) of the stage RS (k).
On the other hand, when the TFT 44 is in the ON state, when a high level clock signal CK1 or CK2 is input to the drain electrode, charges are accumulated in the parasitic capacitance composed of the gate electrode, the source electrode, and the gate insulating film therebetween. The That is, due to the bootstrap effect, when the potential of the capacitor Ca (k) rises and the potential of the capacitor Ca (k) reaches the gate saturation voltage, the source-drain current of the TFT 44 is saturated. Thereby, the TFT 44 in the on state outputs a signal having substantially the same potential as the high level clock signal CK1 or CK2 to the source electrode. Here, when the TFT 44 is in the on state, the TFT 45 is in the off state, and thus the high-level clock signal CK1 or CK2 is output as the output signal OUT (k) of the stage RS (k).
[0052]
The output signal OUT (k + 1) of the next stage RS (k + 1) (in this case, k is 1 to n + 1) is input to the gate electrode of the TFT 42. The TFT 42 is turned on when the output signal OUT (k + 1) input to the gate electrode is at a high level, and discharges the charge accumulated in the capacitor Ca (k).
[0053]
Note that in the TFT 42 in the dummy stage RS (n + 2), the reset signal Dend is input from the controller 14 to the gate electrode of the TFT 42. However, even if the third output signal OUT (3) in the next scan is used instead. Good.
[0054]
Next, operations of the top gate driver 11 and the bottom gate driver 12 described above will be described with reference to FIG. In the figure, one T period is one selection period. The top gate driver 11 and the bottom gate driver 12 are substantially different in signal input timing and reference voltage Vss level, and only the output signal output timing and level differ accordingly. Only the parts of the driver 12 that are different from the top gate driver 11 will be described.
[0055]
As shown in FIG. 8, at timing T0, a high level (+25 [V]) start signal Dst is input from the controller 14 to the first stage RS (1). The start signal Dst remains at a high level for a predetermined period until the timing T1 when one horizontal period ends.
[0056]
At timing T0, the TFT 41 is turned on, and a high level input signal (start signal Dst) input to the drain electrode of the TFT 41 is output from the source electrode. Since the TFT 42 is in the OFF state, charges are accumulated in the capacitor Ca (1) by the high-level input signal output from the source electrode of the TFT 41. By accumulating charges in the capacitor Ca (1), the potential of the capacitor Ca (1) rises and the TFTs 43 and 44 are turned on. During the period when the high level start signal Dst is input, the low level (−15 [V]) clock signal CK1 is input to the drain electrode of the TFT 44 in the on state. It is output as an output signal OUT (1) of RS (1).
[0057]
After timing T0 and before timing T1, the start signal Dst becomes low level, and the TFTs 43 and 44 are turned off. In this case, charges are accumulated in the capacitor Ca (1). When the TFT 44 is turned off, a signal of a constant voltage Vdd level (+25 [V]) is output to the source electrode of the TFT 46, and charges are accumulated in the capacitor Cb (1). The charge is accumulated in the capacitor Cb (1), so that the TFT 45 is turned on. As a result, the signal of the reference voltage Vss level (−15 [V]) is output from the output signal OUT (1) of the stage RS (1). Is output as
[0058]
Next, at timing T1, the clock signal CK1 becomes high level (+25 [V]). Then, the parasitic capacitance composed of the gate electrode and the source electrode of the TFT 44 and the gate insulating film therebetween is charged up. That is, when the capacitor Ca (1) is charged up and the potential of the capacitor Ca (1) reaches the gate saturation voltage due to the bootstrap effect, the current flowing between the drain electrode and the source electrode of the TFT 44 is saturated. As a result, the output signal OUT (1) output from the stage RS (1) becomes +25 [V], which is substantially the same potential as the clock signal CK1, and is at a high level. Note that during the period when the clock signal CK1 is at a high level, the potential of the capacitor Ca (1) reaches approximately +45 [V] due to the parasitic capacitance of the TFT 44 being charged up.
[0059]
Next, before the timing T2 after the timing T1, the clock signal CK1 becomes a low level (−15 [V]). As a result, the level of the output signal OUT (1) also becomes approximately −15 [V]. In addition, the charge charged to the parasitic capacitance of the TFT 44 is released, and the potential of the capacitance Ca (1) is lowered.
[0060]
The high-level output signal OUT (1) output from the first stage RS (1) for a predetermined period from the timing T1 to T2 is the gate electrode and drain of the TFT 41 of the second stage RS (2). It is input to the electrode. As a result, charges are accumulated in the capacitor Ca (2) of the second stage RS (2), as in the case where the high level start signal Dst is input to the first stage RS (1). During a part from the timing T1 to T2, in the second stage RS (2), the TFT 44 is turned on and the TFT 45 is turned off. During the period when the high level input signal (output signal OUT (1)) is input, the low level (−15 [V]) clock signal CK2 is input to the drain electrode of the TFT 44 in the on state. The level clock signal CK2 is output as the output signal OUT (2) of the stage RS (2).
[0061]
Next, at timing T2, the clock signal CK2 becomes high level (+25 [V]). Then, the parasitic capacitance composed of the gate electrode and the source electrode of the TFT 44 in the stage RS (2) and the gate insulating film therebetween is charged up. That is, when the capacitor Ca (2) is charged up and the potential of the capacitor Ca (2) reaches the gate saturation voltage due to the bootstrap effect, the current flowing between the drain electrode and the source electrode of the TFT 44 is saturated. As a result, the output signal OUT (2) output from the stage RS (2) becomes +25 [V], which is substantially the same potential as the clock signal CK2, and is at a high level. During the period when the clock signal CK2 is at a high level, the potential of the capacitor Ca (2) reaches approximately +45 [V] because the parasitic capacitance of the TFT 44 is charged up.
[0062]
Further, before the timing T3 after the timing T2, the high-level output signal OUT (2) is input to the gate electrode of the TFT 42 in the first stage RS (1). Thereby, the potential of the capacitor Ca (1) of the stage RS (1) becomes the reference voltage Vss.
[0063]
Next, before the timing T3 after the timing T2, the clock signal CK2 becomes low level (−15 [V]). As a result, the level of the output signal OUT (2) also becomes approximately −15 [V]. In addition, the electric charge charged to the parasitic capacitance of the TFT 44 is released, and the potential of the capacitance Ca (2) is lowered.
[0064]
Similarly, the output signals OUT (1) to OUT (n) of each stage sequentially become high level within one scanning period Q until the next timing T1. That is, the stage where the high level output signal is output is sequentially shifted to the next stage. The high level output signals OUT (1) to OUT (n) do not decrease even if they are shifted to the next stage. Then, after one scanning period Q, the start signal Dst becomes high level again, and the above-described operation is repeated in the subsequent stages RS (1) to RS (n).
[0065]
In the final stage RS (n) of the TGL, the potential of the capacitor Ca (n) remains high even after the high level output signal OUT (n) is output to the next stage dummy RS (n + 1). is there. When the high level output signal OUT (n) is output to the next stage RS (n + 1), the TFT 42 of the final stage RS (n) is turned on by the output signal OUT (n + 1) of the dummy stage RS (n + 1). Thus, the potential of the capacitor Ca (n) becomes the reference voltage Vss. Similarly, the output signal OUT (n + 2) of the dummy stage RS (n + 2) turns on the TFT 42 of the dummy stage RS (n + 1), and the potential of the capacitor Ca (n + 1) becomes the reference voltage Vss. Then, when the high level reset signal Dent is input to the TFT 42 of the dummy stage RS (n + 2), the potential of the dummy stage RS (n + 2) changes from the high level to the reference voltage Vss.
[0066]
The operation of the bottom gate driver 12 is almost the same as the operation of the top gate driver 11, but the high level of the clock signals CK1 and CK2 input from the controller 14 is +10 [V]. k) (in this case, k is 1 to n), the high level of the output signal out (k) is approximately +10 [V], and the level of the capacitance Ca (k) at this time is approximately +18 [V]. The period when the clock signals CK1 and CK2 of the bottom gate driver 12 are at a high level is shorter than the period when the clock signals CK1 and CK2 of the top gate driver 11 are at a high level.
[0067]
The top gate driver 11 and the bottom gate driver 12 to which the shift register is applied are for sequentially selecting TGL and BGL and applying a predetermined voltage in accordance with control signal groups Tcnt and Bcnt from the controller 14. The control signal groups Tcnt and Bcnt include the clock signals CK1 and CK2, the start signal Dst, the reset signal Dend, the constant voltage Vdd, and the reference voltage Vss.
[0068]
Next, the operation at the time of reading the subject's fingerprint in the fingerprint reader A will be described.
First, as shown in FIG. 1, the subject brings the fingertip into contact with the fingertip holding part B so that the fingertip fits the fingertip holding part B. At this time, even when the fingertip is charged, since the fingertip holding portion B is connected to the ground before contacting the photosensor portion 10, the photosensor device C is damaged or malfunctions due to static electricity. Never do.
When the fingertip comes into contact with the fingertip holding unit B, the controller 14 detects a voltage or current that is displaced in the fingertip holding unit B due to the addition of the finger capacitor. Then, the controller 14 supplies the control signal groups Tcnt, Bcnt, and Dcnt to the top gate driver 11, the bottom gate driver 12, and the drain driver 13, respectively, and supplies a light emission signal to the backlight 37 so as to start the photo sensing. .
In response to this, the backlight 37 emits light, and the top gate driver 11, the bottom gate driver 12, and the drain driver 13 appropriately output a signal to each DG-TFT 10a of the photosensor unit 10 and perform photo sensing for each row.
[0069]
Here, with reference to FIG. 1, a description will be given of the photo-sensing. Irradiation light emitted from the backlight 37 is not directly incident on the semiconductor layer 23 by the bottom gate electrode 21, but toward the protective insulating film 31. And proceed.
The convex part of the fingertip is in contact with the protective insulating film 31, and the irradiation light hitting the fingertip is diffusely reflected and incident on the semiconductor layer 23 of the DG-TFT 10 a arranged immediately below the convex part. In response, electron-hole pairs are generated.
On the other hand, since the concave portion of the fingertip is not in contact with the protective insulating film 31, irregular reflection does not occur, and light sufficient to generate sufficient carriers is incident on the semiconductor layer 23 of the DG-TFT 10 a immediately below the concave portion. Absent.
[0070]
The DG-TFT 10 a causes the holes of the generated electron-hole pairs to be transferred to the semiconductor layer 23 and the top gate insulating film 29 by the carrier storage voltage (−15 [V]) applied to the top gate electrode 30. The charge due to the holes relaxes the influence of the carrier storage voltage.
When the potential of the bottom gate electrode 21 changes from the channel non-forming voltage (0 [V]) to the channel forming voltage (+10 [V]) after a certain time has elapsed, in other words, as the amount of accumulated holes increases, in other words, As the amount of incident light increases, the drain current value increases in the DG-TFT 10a, and the displacement of the DL potential also increases.
The drain driver 13 reads the DL potential for each row, converts it into a data signal DATA, and outputs it to the controller 14. As a result, the subject's fingerprint pattern is read.
[0071]
A specific operation of the DG-TFT 10a provided in the photosensor unit 10 in the above-described operation of reading the fingerprint pattern will be described with reference to schematic diagrams shown in FIGS. In the following description, it is assumed that the 1T period has the same length as the 1T selection period shown in FIG. For the sake of simplicity, only the first three rows of the DG-TFT 10a arranged in the photosensor unit 10 are considered.
[0072]
First, in the period of 1T from timing T1 to T2, as shown in FIG. 9A, the top gate driver 11 applies +25 [V] to the TGL of the first row, and the second and third rows (others). −15 [V] is applied to the TGL of all rows. That is, a high level output signal is output from the stage RS (1) of the top gate driver 11, and a low level output signal is output from the stages RS (2) and RS (3). On the other hand, the bottom gate driver 12 applies 0 [V] to all the BGLs. That is, a low level output signal is output from the stages RS (1) to RS (3) of the bottom gate driver 12. During this period, the DG-TFT 10a in the first row is in the reset state (see FIG. 5A), and the DG-TFT 10a in the second and third rows has finished the readout state in the previous vertical period (which affects the photo sensing). State).
[0073]
Next, in the 1T period from timing T2 to T3, as shown in FIG. 9B, the high level output signal is shifted to the stage RS (2) of the top gate driver 11, and the top gate driver 11 Then, +25 [V] is applied to the TGL in the second row, and −15 [V] is applied to the other TGL. On the other hand, the bottom gate driver 12 applies 0 [V] to all the BGLs. During this period, the DG-TFT 10a in the first row is in a photo-sensitive state (see FIG. 5E), the DG-TFT 10a in the second row is in a reset state (see FIG. 5A), and the DG-TFT in the third row The TFT 10a is in a state where the reading state in the previous vertical period has been completed (a state that does not affect the photo sensing).
[0074]
Next, in a 1T period from timing T3 to T4, as shown in FIG. 9C, the high level output signal is shifted to the stage RS (3) of the top gate driver 11, and the top gate driver 4 Then, +25 [V] is applied to the TGL in the third row, and -15 [V] is applied to the other TGL. On the other hand, the bottom gate driver 12 applies 0 [V] to all the BGLs. During this period, the DG-TFT 10a in the first and second rows is in the photo-sensitive state (see FIG. 5E), and the DG-TFT 10a in the third row is in the reset state (see FIG. 5A).
[0075]
Next, in the period of 0.5T from timing T4 to T4.5, as shown in FIG. 9D, the top gate driver 11 applies −15 [V] to all TGLs. On the other hand, the bottom gate driver 12 applies 0 [V] to all the BGLs. The drain driver 13 applies +10 [V] to all DLs. During this period, the DG-TFTs 10a of all the rows are in the photo sensing state (see FIG. 5E).
[0076]
Next, in a period of 0.5T from timing T4.5 to T5, as shown in FIG. 9E, the top gate driver 11 applies −15 [V] to all TGLs. On the other hand, the bottom gate driver 5 applies +10 [V] to the BGL in the first row and 0 [V] to the other BGL. That is, a high level output signal is output from the stage RS (1) of the bottom gate driver 12, and a low level output signal is output from the stages RS (2) and RS (3). During this period, the DG-TFT 10a in the first row is in the first or second readout state (see FIG. 5D or FIG. 5F), and the DG-TFT 10a in the second and third rows is in the photosensitive state (see FIG. e) See).
[0077]
Here, in the DG-TFT 10a in the first row, if the semiconductor layer 23 is irradiated with sufficient light during the period from the timing T2 to T4.5 in which the photo-sensitive state is set, the second reading state (FIG. 5). (Refer to (f)), and the n channel is formed in the semiconductor layer 23, so that the charge on the corresponding DL is discharged. On the other hand, if the semiconductor layer 23 is not irradiated with sufficient light in the period from the timing T2 to T4.5, the first reading state (see FIG. 5D) is obtained and the n channel in the semiconductor layer 23 is Since it is pinched off, the charge on the corresponding DL is not discharged. The drain driver 13 reads the potential on each DL during the period from timing T4.5 to T5, converts it into a data signal DATA, and supplies it to the controller 14 as data detected by the DG-TFT 10a in the first row.
[0078]
Next, in the period of 0.5T from timing T5 to T5.5, as shown in FIG. 9F, the top gate driver 11 applies −15 [V] to all TGLs. On the other hand, the bottom gate driver 12 applies 0 [V] to all the BGLs. The drain driver 13 applies +10 [V] to all DLs. During this period, the DG-TFT 10a in the first row is in a state where reading is completed, and the DG-TFT 10a in the second and third rows is in a photo sensing state (see FIG. 5E). Note that during the period from timing T5 to T5.5, the high level output signal of the stage RS (1) of the bottom gate driver 12 is input to the stage RS (2), but the clock input to the stage RS (2). Since the signal CK2 is not at the high level, BGL in the second row is applied to 0 [V].
[0079]
Next, in a period of 0.5T from timing T5.5 to T6, the top gate driver 11 applies −15 [V] to all TGLs as shown in FIG. On the other hand, the high-level output signal is shifted to the stage RS (2) of the bottom gate driver 12, and the bottom gate driver 12 applies +10 [V] to the second row BGL and 0 [V] to the other BGL. ] Is applied. During this period, the DG-TFT 10a in the first row has finished reading, the DG-TFT 10a in the second row has entered the first or second reading state (see FIG. 5 (d) or (f)), and three rows The DG-TFT 10a of the eye enters a photo sensing state (see FIG. 5E).
[0080]
Here, in the DG-TFT 10a in the second row, when the semiconductor layer 23 is irradiated with sufficient light in the period from the timing T3 to T5.5 in the photo-sensitive state, the second reading state (FIG. 5 (f)), and the n channel is formed in the semiconductor layer 23, the charge on the corresponding DL is discharged. On the other hand, if the semiconductor layer 23 is not irradiated with sufficient light in the period from the timing T3 to T5.5, the first reading state (see FIG. 5D) is obtained and the n channel in the semiconductor layer 23 is Since it is pinched off, the charge on the corresponding DL is not discharged. The drain driver 13 reads the potential on each DL during the period from timing T5.5 to T6, converts it into a data signal DATA, and supplies it to the controller 14 as data detected by the DG-TFT 10a in the second row.
[0081]
Next, in a period of 0.5T from timing T6 to T6.5, the top gate driver 11 applies -15 [V] to all TGLs as shown in FIG. 9 (h). On the other hand, the bottom gate driver 12 applies 0 [V] to all the BGLs. The drain driver 13 applies +10 [V] to all DLs. During this period, the DG-TFT 10a in the first and second rows is in a state in which reading is completed, and the DG-TFT 10a in the third row is in a photo sensing state (see FIG. 5E).
[0082]
Next, in a period of 0.5T from timing T6.5 to T7, as shown in FIG. 9 (i), the top gate driver 11 applies −15 [V] to all TGLs. On the other hand, the high-level output signal shifts to the stage RS (3) of the bottom gate driver 12, and the bottom gate driver 12 applies +10 [V] to the third row BGL and 0 [V] to the other BGL. ] Is applied. During this period, the DG-TFT 10a in the first and second rows has finished reading, and the DG-TFT 10a in the third row is in the first or second reading state (see FIG. 5D or FIG. 5F). Become.
[0083]
Here, in the double-gate transistors 7 in the third row, if the semiconductor layer 23 is irradiated with sufficient light during the period from the timing T4 to T6.5 in which it is in the photosensitive state, the second readout state ( Since the n channel is formed in the semiconductor layer 23 as shown in FIG. 5F, the charge on the corresponding DL is discharged. On the other hand, if the semiconductor layer 23 is not irradiated with sufficient light in the period from the timing T4 to T6.5, the first reading state (see FIG. 5D) is obtained, and the n channel in the semiconductor layer 23 is Since it is pinched off, the charge on the corresponding DL is not discharged. The drain driver 13 reads out the potential on each DL in the period from timing T6.5 to T7, converts it into a data signal DATA, and supplies it to the controller 14 as data detected by the DG-TFT 10a in the third row.
[0084]
Thus, the controller 14 performs a predetermined process on the data signal DATA supplied from the drain driver 13 for each row, whereby the fingerprint pattern of the fingertip of the subject is read.
[0085]
As described above, according to the fingerprint reader A according to the present embodiment, the driver circuit unit includes the top gate driver 11, the bottom gate driver 12, and the drain driver 13, and each of these drivers includes the transistor group 34, and the top gate driver. 11, a fingertip holding portion B is provided above the bottom gate driver 12 and the drain driver 13. And since this fingertip holding part B is in a grounded state, even when the charged fingertip comes into contact with the driver circuit part, static electricity at the time of contact is not discharged into the driver circuit part. The driver circuit portion can be prevented from malfunctioning and being damaged, and since it is opaque to the excitation light and ultraviolet rays of the transistor group 34, malfunction due to excitation light and deterioration due to ultraviolet rays can be suppressed.
[0086]
In the above embodiment, static electricity charged on the subject's finger is discharged by the fingertip holding part B. However, as shown in FIGS. 10 and 11, the transparent conductor 51 is replaced with a photosensor as an alternative to the fingertip holding part B. It may be provided on the device C and on the top gate driver 11, the bottom gate driver 12, and the drain driver 13. The transparent electrode 51 is made of ITO and is grounded.
If the finger directly contacts the transparent electrode 51 when performing photo sensing with the photo sensor unit 10, the static electricity is discharged from the transparent electrode 51 to suppress the electrostatic breakdown of the double gate transistor 10a. Is applied to the control signal groups Tcnt, Bcnt, Dcnt so as to start the photo sensing, so that the fingertip holding part B detects a slightly displaced voltage or current. And a light emission signal is supplied to the backlight 37.
At this time, even if the finger protrudes above the top gate driver 11, the bottom gate driver 12, and the drain driver 13, since the transparent conductor 51 is interposed, the static electricity of the finger is generated by the top gate driver. 11 and the bottom gate driver 12 and the drain driver 13 are not applied. Moreover, even if a static electricity other than a finger is in contact with the top of each of the drivers 11 to 13, it can be similarly discharged from the transparent electrode 51.
[0087]
In each of the above embodiments, static electricity charged by the subject is discharged by the fingertip holding part B or the transparent conductor 51 to protect each driver. However, as shown in FIG. 12, the photosensor device C and the top gate driver 11 are protected. The transparent conductor 51 made of ITO or the like is formed on the protective insulating film 31 in the bottom gate driver 12 and the drain driver 13, and further on the transparent conductor 51 in the top gate driver 11, the bottom gate driver 12, and the drain driver 13. You may provide the fingertip holding | maintenance part B in this. Here, the fingertip holding part B may be a semiconductor or an insulator instead of a conductor.
When a finger directly touches the transparent electrode 51 for photo-sensing, the static electricity is discharged from the transparent electrode 51 and / or the fingertip holding part B to suppress the electrostatic breakdown of the double gate transistor 10a. Is applied to the control signal groups Tcnt, Bcnt, Dcnt so as to start the photo sensing, so that the fingertip holding part B detects a slightly displaced voltage or current. And a light emission signal is supplied to the backlight 37.
[0088]
As shown in FIG. 13, the transparent conductor 52 made of ITO or the like may be formed in a lump in the formation process of the top gate electrode 30 and TGL. Since the transparent conductor 52 is grounded, the transparent conductor 52 is discharged even when static electricity is in contact with the protective insulating film 31 above the top gate driver 11, the bottom gate driver 12, and the drain driver 13. be able to.
[0089]
In the above-described embodiments, the reading device related to the optical sensor has been described. However, the present invention is not limited to this, and the same effect can be achieved in a sensor that detects a fingerprint based on a difference in capacitance due to a difference in unevenness of a finger. In this case, instead of the top gate driver 11, the bottom gate driver 12, and the drain driver 13, a drive circuit that reads potentials from a plurality of capacitance detection sensors provided in a matrix may be provided.
[0090]
In each of the above embodiments, the fingertip holder B and the transparent conductors 51 and 52 are grounded. However, a weak waveform signal that periodically swings up and / or down is applied with the reference potential set to the ground potential. In this way, the controller 14 detects the disturbance of the waveform signal due to the touch of the finger, outputs the control signal group Tcnt, Bcnt, Dcnt so as to start the photo sensing, and outputs the light emission signal to the backlight 37. You may do it.
[0091]
The reader used in each of the above embodiments is attached to an information terminal such as a mobile phone or a personal computer to restrict access of unregistered persons, and is placed at a door or doorway for those who are not registered in advance. It can be applied to a personal authentication device for preventing intrusion.
[0092]
【The invention's effect】
According to the first aspect of the present invention, malfunction / damage of the driver circuit portion due to static electricity can be prevented.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a circuit configuration of a photosensor device of a fingerprint reading apparatus according to an embodiment.
2 is a cross-sectional view showing an XX cross section in FIG. 1. FIG.
FIG. 3 is a plan view showing a specific mode of a double gate transistor of a photo sensor unit provided in the fingerprint reading device.
4 is a view showing a specific mode of the double gate transistor, and is a cross-sectional view showing a ZZ cross section in FIG. 3; FIG.
FIG. 5 is a schematic diagram for explaining a driving principle of a double gate transistor constituting the photosensor unit.
FIG. 6 is a diagram showing an overall configuration of a top gate driver or a bottom gate driver constituting the driver circuit unit.
FIG. 7 is a diagram illustrating a circuit configuration of each stage of the top gate driver or the bottom gate driver.
FIG. 8 is a timing chart showing the operation of the top gate driver or the bottom gate driver.
FIG. 9 is a schematic diagram for explaining a fingerprint reading operation of a subject in the fingerprint reading device.
FIG. 10 is a diagram illustrating a fingerprint reading apparatus according to another embodiment.
11 is a cross-sectional view showing a YY cross section in FIG. 10;
FIG. 12 is a cross-sectional view showing a fingerprint reading apparatus according to still another embodiment.
FIG. 13 is a cross-sectional view showing a fingerprint reading apparatus according to still another embodiment.
[Explanation of symbols]
A fingerprint reader
B Fingertip holder
C photo sensor device
10 Photo sensor
11 Top gate driver (driver circuit part)
12 Bottom gate driver (driver circuit)
13 Drain driver (driver circuit)

Claims (5)

被検体を読み取るフォトセンサ部と、該フォトセンサ部を駆動させる駆動信号を供給するドライバ回路部とを有するフォトセンサデバイスを備える読取装置であって、
前記ドライバ回路部の表面の少なくとも一部に、前記フォトセンサ部の表面から連続して配置され、被検体に帯電された静電気を放電するための透明の導電性膜が設けられていることを特徴とする読取装置。A reading device comprising: a photosensor section for reading a subject, a photosensor device having a said photosensor unit driver circuit portion for supplying a driving signal for driving the,
Characterized in that at least a portion of a surface of said driver circuit section, arranged in series from the surface of the photosensor, a transparent conductive film to discharge the static electricity charged to the subject is provided The reading device. 請求項１記載の読取装置において、
前記フォトセンサデバイスは、ダブルゲートトランジスタを有することを特徴とする読取装置。The reading device according to claim 1.
The photosensor device includes a double gate transistor. 請求項２記載の読取装置において、
前記ドライバ回路部は、前記ダブルゲートトランジスタを駆動するトップゲートドライバ及びボトムゲートドライバであることを特徴とする読取装置。The reading device according to claim 2.
The reading circuit according to claim 1, wherein the driver circuit unit includes a top gate driver and a bottom gate driver for driving the double gate transistor. 請求項３記載の読取装置において、
前記トップゲートドライバ及びボトムゲートドライバは、前記ダブルゲートトランジスタの製造プロセスの少なくとも一部と同一プロセスで製造されることを特徴とする読取装置。The reading device according to claim 3.
The reader is characterized in that the top gate driver and the bottom gate driver are manufactured by the same process as at least a part of the manufacturing process of the double gate transistor. 請求項１記載の読取装置において、
前記導電性膜上に前記被検体を保持する保持手段が設けられていることを特徴とする読取装置。The reading device according to claim 1.
A reading apparatus, wherein holding means for holding the subject is provided on the conductive film.
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