JP4059254B2 - Demodulation method and demodulator - Google Patents
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Description
本発明は、復調方法及び復調装置に関し、特にディジタル情報信号を、(1,k)ラン・レングス・リミテッド(以下、「(1,k)RLL」と記す)制限で、k=7以上で12以下の何れかなる制限をもつ記録符号系列によって光ディスクや磁気ディスクなどの記憶媒体に記録するためにディジタル情報信号を、(1,k)ラン・レングス・リミテッド(以下、「(1,k)RLL」と記す)制限で、k=7以上で12以下の何れかなる制限をもつ情報符号系列で変調された信号を復調するのに好適な復調方法および復調装置に関するものである。 The present invention relates to a demodulating method and a demodulating device, and in particular, digital information signals are limited to (1, k) run length limited (hereinafter referred to as “(1, k) RLL”), and k = 7 or more and 12 A digital information signal is recorded as a (1, k) run length limited (hereinafter, “(1, k) RLL”) for recording on a storage medium such as an optical disk or a magnetic disk by a recording code sequence having any of the following restrictions: The present invention relates to a demodulation method and a demodulation apparatus suitable for demodulating a signal modulated by an information code sequence having a restriction of k = 7 or more and 12 or less.
従来より、光ディスクあるいは磁気ディスクなどの記録媒体に、一連のディジタル情報信号を記録するための記録変調方式としては、(1,7)RLLがよく使われている。しかし従来から使われている(1,7)RLLでは、直流(DC)付近の信号成分抑圧が困難であり、ビットパタンによっては大きなDC成分を生じ、例えば、サーボ信号帯域に情報信号成分のスペクトルが混入し、サーボ性能に悪影響が及ぶ問題が生ずる事が予想される。 Conventionally, (1, 7) RLL is often used as a recording modulation method for recording a series of digital information signals on a recording medium such as an optical disk or a magnetic disk. However, in the conventional (1,7) RLL, it is difficult to suppress the signal component near the direct current (DC), and depending on the bit pattern, a large DC component is generated. For example, the spectrum of the information signal component in the servo signal band. It is expected that problems will occur that will adversely affect the servo performance.
これに対して、特許文献1では、特定ビットパタンの繰り返しを防止する事で、DC成分の抑圧を図るための提案がなされている。また、特許文献2では、(1,7)RLL規則を乱さないように冗長ビットを挿入することで、DC成分の抑圧を図るための提案がなされている。
On the other hand,
あるいは、特許文献3によれば、(1,8)RLL規則による8/12変調を用いて、最大ラン長を(1,7)RLL規則に比べ符号語数に余裕を持たせ、この余裕分をDC成分の抑圧制御に用いる提案がなされている。
然るに、特許文献1によると、ビット反転や、ランダマイズ等の手段によって特定パタンの繰り返しの低減は図れるものの、十分にDC成分の抑圧をすることは困難である。また、特許文献2によれば、DC成分の抑圧は前者に比べれば大きいものの、冗長ビットの挿入による記録容量の低下が生じてしまう。特許文献3によれば、DC成分の抑圧が冗長ビット無しに図れるものの、12ビットの符号化テーブルを複数必要とし、符号化規則が複雑になる。更に、最短ビットの反転が連続する場合では、復調のための位相同期をかかりにくくするという問題点を有していた。
However, according to
本発明は上記の問題点に鑑みてなされたもので、冗長ビットを用いること無しに(1、k)RLL規則で、k=7以上で12以下の何れかの制限下におけるDC成分の抑圧を4ビットを6ビットに変換可能な符号化テーブルを用いて達成すると共に、最短ビット反転の連続を阻止し復調時に用いるクロック抽出のための位相同期をかかり易くしようとするものである。 The present invention has been made in view of the above problems, and suppresses the DC component under any of the restrictions of k = 7 or more and 12 or less in the (1, k) RLL rule without using redundant bits. This is achieved by using a coding table that can convert 4 bits to 6 bits, and prevents the shortest bit inversion from being continued, thereby facilitating phase synchronization for clock extraction used in demodulation.
本発明は上述した問題点を解決するために、6ビット単位の複数の出力符号語を直接結合して得られた2進数の出力符号語列から4ビット単位の複数の入力データへの復号化を行う際、前記出力符号語列の中に前記各出力符号語に対応する前記各入力データ語と次の前記出力符号語を復号化するために使用される復号テーブルを指定する復号テーブル指定情報とを含む複数の復号テーブルを用いて行う復調方法において、前記出力符号語列の中に前記各入力データ語に対応する最短で反転したビット列からなる前記最短ビット出力符号語が2回以上連続する場合は、2回目に現れる前記最短ビット出力符号語が、前記複数の符号化テーブルのうち前記最短ビット出力符号語で指定されることの無い前記符号化テーブル指定情報によって選択される前記符号化テーブルの中からMSB及びLSBが「0」であり、且つ「0」が2個以上連続する出力符号語に置換されている場合に、前記最短ビット出力符号語を検出し、前記最短ビット出力符号語の次の出力符号語が前記復号テーブル中に存在するか否かを判別し、存在する場合には、前記最短ビット出力符号語で指定される前記復号テーブルの中の出力符号語で指定される入力データ語に復号し、存在しない場合には、前記最短ビット出力符号語の次の出力符号語を前記最短ビット出力符号語に対応する入力データ語に復号することを特徴とする復調方法を提供する。 In order to solve the above-described problems, the present invention decodes a binary output codeword string obtained by directly combining a plurality of output codewords in 6-bit units into a plurality of input data in 4-bit units. Decoding table designation information for designating a decoding table used for decoding each input data word corresponding to each output code word and the next output code word in the output code word string In the demodulation method performed using a plurality of decoding tables including: the output codeword sequence includes the shortest bit output codeword composed of the shortest inverted bit sequence corresponding to each input data word twice or more. If, of selecting the minimum bit output code word appearing at second time, by the coding table designation information before Symbol never designated by the shortest bit output code word of said plurality of coding tables That MSB and LSB among the coding table is "0", and when "0" is substituted into the output code words to two or more successive, detecting the minimum bit output code word, the it is determined whether or not minimum bit output code word next output code word is present in the decoding table, if present, the output code in said decoding table specified by the minimum bit output code word Decoding to an input data word specified by a word, and if not present, decoding an output code word next to the shortest bit output code word into an input data word corresponding to the shortest bit output code word A demodulation method is provided.
また、本発明は上述した問題点を解決するために、6ビット単位の複数の出力符号語を直接結合して得られた2進数の出力符号語列から4ビット単位の複数の入力データへの復号化を行う際、前記出力符号語列の中に前記各出力符号語に対応する前記各入力データ語と次の前記出力符号語を復号化するために使用される復号テーブルを指定する復号テーブル指定情報とを含む複数の復号テーブルを用いて行う復調装置において、前記出力符号語列の中に前記各入力データ語に対応する最短で反転したビット列からなる前記最短ビット出力符号語が2回以上連続する場合は、2回目に現れる前記最短ビット出力符号語が、前記複数の符号化テーブルのうち前記最短ビット出力符号語で指定されることの無い前記符号化テーブル指定情報によって選択される前記符号化テーブルの中からMSB及びLSBが「0」であり、且つ「0」が2個以上連続する出力符号語に置換されている場合に、前記最短ビット出力符号語を検出する検出部と、前記最短ビット出力符号語の次の出力符号語が前記復号テーブル中に存在するか否かを判別し、存在する場合には、前記最短ビット出力符号語で指定される前記復号テーブルの中の出力符号語で指定される入力データ語に復号し、存在しない場合には、前記最短ビット出力符号語の次の出力符号語を前記最短ビット出力符号語に対応する入力データ語に復号する復号部とを備えたことを特徴とする復調装置を提供する。 In order to solve the above-mentioned problems, the present invention converts a binary output codeword string obtained by directly combining a plurality of output codewords in 6-bit units to a plurality of input data in 4-bit units. A decoding table for designating a decoding table used for decoding each input data word corresponding to each output code word and the next output code word in the output code word string when performing decoding In the demodulating apparatus using a plurality of decoding tables including designation information, the shortest bit output codeword composed of the bit string inverted at the minimum corresponding to each input data word in the output codeword string is not less than twice. If continuous, the minimum bit output code word appearing at second time, by the coding table designation information before Symbol never designated by the shortest bit output code word of said plurality of coding tables MSB and LSB among the coding tables-option is "0", and "0" is in the case of substitution in the output code word for two or more successive, detects the minimum bit output code word a detection unit, when the shortest bit output code word next output codeword is determined whether or not present in the decoding table, there is a decoding table specified by the minimum bit output code word Is decoded into an input data word specified by the output code word in the, and if not, the output code word next to the shortest bit output code word is decoded into an input data word corresponding to the shortest bit output code word further comprising a decoder for providing a demodulation device according to claim.
以上説明したように本発明によれば、連続する2進数のデータ系列を4ビット単位の入力データ語に変換した後に、(1,7)RLL規則またはk=8以上12以下の何れかのRLL規則を満足する6ビット単位の出力符号語列に変換が可能であり、また、出力符号語列に冗長ビットを加えることなくDSV制御が可能であるから、出力符号語列のDC成分の効果的な抑圧が可能である変調装置とその復調装置を提供することができると共に、最短ビット反転の連続を阻止し復調時に用いるクロック抽出のための位相同期をかかり易くできるという利点を有する。 As described above, according to the present invention, after a continuous binary data sequence is converted into an input data word in units of 4 bits, either (1, 7) RLL rule or any RLL between k = 8 and 12 It is possible to convert the output code word string in 6-bit units that satisfy the rules, and since DSV control is possible without adding redundant bits to the output code word string, the DC component of the output code word string is effectively In addition, it is possible to provide a modulation device and a demodulation device thereof that can suppress the noise, and to prevent the continuation of the shortest bit inversion and easily apply phase synchronization for clock extraction used in demodulation.
以下、図1〜図9を参照して、本発明の復調方法および復調装置に入力する信号を生成する変調装置の実施形態を説明する。図1は変調装置の基本構成図、図2は変調装置のブロック構成図、図3は図2に示す符号化部周辺のブロック構成図、図4は図2に示す変調装置の符号化動作を説明するためのフローチャート、図5は変調装置によるRLL(1,7)規則を満たすためのDSV制御を説明するためのフローチャート、図6は発明の変調装置によるRLL(1,8)規則を満たすためのDSV制御を説明するためのフローチャート。 Hereinafter, an embodiment of a modulation device that generates a signal to be input to a demodulation method and a demodulation device of the present invention will be described with reference to FIGS. 1 is a basic configuration diagram of the modulation device, FIG. 2 is a block configuration diagram of the modulation device, FIG. 3 is a block configuration diagram around the encoding unit shown in FIG. 2, and FIG. 4 is an encoding operation of the modulation device shown in FIG. FIG. 5 is a flowchart for explaining DSV control for satisfying the RLL (1, 7) rule by the modulator, and FIG. 6 is for satisfying the RLL (1, 8) rule by the modulator of the invention. The flowchart for demonstrating DSV control.
図8は変調装置に用いられる4つの符号化テーブル” S(k)=0”〜” S(k)=3”の各内容を表す図であり、S(k)はテーブルの状態、D(k)は入力データ語、C(k)は出力符号語であり、デシマルとバイナリの表記をしてある。またS(k+1)は次にとるテーブルを示す状態である。 FIG. 8 is a diagram showing the contents of four encoding tables “S (k) = 0” to “S (k) = 3” used in the modulation device, where S (k) is the table state, D ( k) is an input data word, and C (k) is an output codeword, which is expressed in decimal and binary notation. S (k + 1) is a state indicating a table to be taken next.
さて、(1,7)RLLあるいは(1,8)RLL制限を満足する6ビット単位の出力符号語の種類は図7のようになる。この符号語種類を基にした符号化テーブルの一例としては、図8に示すような4つの符号化テーブル(符号化テーブル番号S(k)=”0”〜”3”)が構成できる。S(k)=”0”〜S(k)=”3”は、4つの符号化テーブルにそれぞれ割り当てられた符号化テーブル選択番号を表す。 Now, the types of 6-bit output codewords satisfying the (1,7) RLL or (1,8) RLL restriction are as shown in FIG. As an example of the coding table based on the code word type, four coding tables (coding table numbers S (k) = “0” to “3”) as shown in FIG. 8 can be configured. S (k) = “0” to S (k) = “3” represent encoding table selection numbers respectively assigned to the four encoding tables.
また、図8中のS(k+1)は、次の符号化を行うために用いる符号化テーブルを選択する符号化テーブル選択番号を表す。なお、データ語D(k)と符号語C(k)との割り当ては符号化規則を乱さずかつ復調に支障をきたさないよう配置を変えることは可能である。 Further, S (k + 1) in FIG. 8 represents an encoding table selection number for selecting an encoding table used for performing the next encoding. Note that the allocation of the data word D (k) and the code word C (k) can be changed so that the coding rule is not disturbed and the demodulation is not hindered.
例えば、図15に示す符号化テーブルは図8のテーブルのデータ語D(k)と符号語C(k)の割り当てを換えた配置をしており、このようにデータ語D(k)と符号語C(k)との割り当てを符号化規則を乱さないよう配置換えが可能であり、本発明の実施は図8の符号化テーブルの構成以外でも本発明は有効である。 For example, the encoding table shown in FIG. 15 has an arrangement in which the assignment of the data word D (k) and the code word C (k) in the table of FIG. 8 is changed, and thus the data word D (k) and the code The assignment with the word C (k) can be rearranged so as not to disturb the encoding rule, and the present invention is effective even when the present invention is not applied to the structure of the encoding table shown in FIG.
また、本発明によるDSVの制御則を満たしながら、例えば8ビットのデータ語を12ビットの符号語ビットに割り当てるように、4の整数倍のビットからなるデータ語を6の整数倍の符号ビットに変換する符号化テーブルの構成は、本発明から容易に類推ができ、本発明に含まれる事は明らかである。 Further, while satisfying the DSV control rule according to the present invention, for example, a data word composed of an integer multiple of 4 is changed to a code bit of an integer multiple of 6 so that an 8-bit data word is assigned to a 12-bit code word bit. The configuration of the encoding table to be converted can be easily inferred from the present invention, and is clearly included in the present invention.
まず図1を用いて、変調装置1について説明をする。変調がなされるべき画像、音声等を図示せぬ離散化手段によってバイナリ系列に変換されたディジタル情報信号はフォーマット部11で誤り訂正符号の付加やセクタ構造化等のいわゆるフォーマット化がなされたのち4ビットごとのソースコード系列となり4−6変調器12に加えられる。
First, the
4−6変調器12は一例として図8に示した符号化テーブル13を用いて後述の符号化処理を行うとともに所定の同期語を付加したのち、NRZI変換回路14にてNRZI変換して記録信号として記録駆動回路15に送出し、記録媒体(記憶媒体)2伝送符号化手段31にて伝送符号化がなされ伝送媒体3に送出される。
As an example, the 4-6
図2は図1の4−6変調部12について、より詳細に動作を説明するための構成例を示したブロック図である。入力データ語(ソースコード)D(k)は符号語選択肢有無検出回路121と符号化テーブルアドレス演算部122、同期語生成部123にそれぞれ加えられる。符号語選択肢有無検出回路121ではD(k)と状態S(k)を用いてDSV極性の異なる符号語候補があるかどうかを検出する。この検出結果とD(k)とを基に符号化テーブルアドレス演算がなされ複数の符号化テーブル13から符号化候補をC(k)0、C(k)1として前者を符号語メモリ「0」124、後者を符号語メモリ「1」125に送出する。
FIG. 2 is a block diagram showing a configuration example for explaining in more detail the operation of the 4-6
符号語メモリ「0」124、符号語メモリ「1」125にはDSV演算メモリ「0」126、DSV演算メモリ「1」127が接続され、符号語C(k)0,C(k)1が符号語メモリ「0」124、符号語メモリ「1」125に入力される毎にCDSの計算を行い記憶されているDSV値を更新する。ここで、符号語選択肢有無検出回路121によって選択肢があるソースコードD(k)が検出された場合、絶対値比較部128によって、DSVメモリ「0」126、DSVメモリ「1」127に蓄えられているDSVの絶対値が比較され、メモリ制御部129でDSVの絶対値が小さい符号語メモリに蓄えられた符号語を選択し出力符号語として外部出力するとともに選択されなかった符号語メモリ、DSV演算メモリの内容を、選択した符号語メモリ、DSV演算メモリの内容に入れ替える。
The codeword memory “0” 124 and the codeword memory “1” 125 are connected to the DSV operation memory “0” 126 and the DSV operation memory “1” 127, and the codewords C (k) 0 and C (k) 1 are stored. Each time the codeword memory “0” 124 and the codeword memory “1” 125 are input, the CDS is calculated and the stored DSV value is updated. Here, when the source code D (k) having an option is detected by the code word option presence /
図3が図2の符号化テーブル周辺を詳細に示した図であり、図4が以上述べた内容を詳細に示すフローチャートである。なお、本説明では符号語メモリを2つにし、符号語選択肢有無検出回路121で選択肢をもつD(k)が検出された場合、すぐに出力符号語を出す場合について説明をしたが、符号語メモリは2つに限られたものではなく、選択肢をもつD(k)が検出された場合、すぐに出力符号語を出す必要はなく、さらに何個かのメモリをもち、選択可能なソースコードをいくつか見て一番DSVの小さな符号語列を選択出力する方法でも本発明は有効である。図3において、最大ラン長設定130は、(1,7)RLLに制限をするかあるいはkを8以上に制限をするかの制御信号を、符号語選択肢有無検出回路に出力する手段であり、動作の詳細は後述する。また、同図において、最小ラン繰り返し検出131は最短反転の繰り返し数を監視する手段であり、動作の詳細は後述する。
FIG. 3 is a diagram showing in detail the vicinity of the coding table of FIG. 2, and FIG. 4 is a flowchart showing the details of the above-described contents. In this description, there are two codeword memories, and when the codeword option presence /
つぎに図8、図9を用いて4ビット単位の入力データ語D(k)を(1,7)RLL制限による符号化する場合について具体的に説明する。入力データ語D(k)、D(k+1)・・・として「4,5,6,7,8(デシマル)」を例として用いる。符号化の初期状態では、説明を省略する同期語の挿入などの操作によって、符号化テーブルの初期選択番号を決定し、例えば、符号化テーブルS(k)=”0”が選択される。この符号化テーブルS(k)=”0”に、入力データ語D(k)=4を入力すると、出力符号語C(k)=18(デシマル)が出力され、また、次の符号化テーブル選択番号S(k+1)=”1”が選択される。次に、選択された符号化テーブルS(k)=”1”に、入力データ語D(k)=5を入力すると、出力符号語C(k)=2(デシマル)が出力され、また、次の符号化テーブル選択番号S(k+1)=”2”が選択されることになる。以下同様に、符号化テーブルS(k)=”2”に入力データ語D(k)=6を入力すると、出力符号語C(k)=18が出力され、符号化テーブル選択番号S(k+1)=”3”が選択され、次に符号化テーブルS(k)=”3”に入力データ語D(k)=7を入力すると、出力符号語C(k)=21が出力され、符号化テーブル選択番号S(k+1)=”0”が選択され、そして、符号化テーブルS(k)=”0”に入力データ語D(k)=8を入力すると、出力符号語C(k)=21が出力され、符号化テーブル選択番号S(k+1)=”1”が選択されることになる。 Next, the case where the 4-bit input data word D (k) is encoded by the (1, 7) RLL restriction will be specifically described with reference to FIGS. “4, 5, 6, 7, 8 (decimal)” is used as an example as the input data words D (k), D (k + 1). In the initial state of encoding, the initial selection number of the encoding table is determined by an operation such as insertion of a synchronization word that will not be described, and for example, encoding table S (k) = “0” is selected. When the input data word D (k) = 4 is input to the coding table S (k) = “0”, the output code word C (k) = 18 (decimal) is output, and the next coding table Selection number S (k + 1) = “1” is selected. Next, when an input data word D (k) = 5 is input to the selected encoding table S (k) = “1”, an output codeword C (k) = 2 (decimal) is output, and The next coding table selection number S (k + 1) = “2” is selected. Similarly, when the input data word D (k) = 6 is input to the encoding table S (k) = “2”, the output code word C (k) = 18 is output and the encoding table selection number S (k + 1) is output. ) = “3” is selected, and then the input data word D (k) = 7 is input to the encoding table S (k) = “3”, the output codeword C (k) = 21 is output and the code When the encoding table selection number S (k + 1) = “0” is selected and the input data word D (k) = 8 is input to the encoding table S (k) = “0”, the output codeword C (k) = 21 is output, and the encoding table selection number S (k + 1) = “1” is selected.
この結果、入力データ語D(k)として「4,5,6,7,8(デシマル)」は出力符号語C(k)として「010010,000010,010010,010101,010101(バイナリ)」に符号化されて順次出力される。従って、前記した5つの出力符号語C(k)を順次直接結合した一連の出力符号語列は、
010010000010010010010101010101
となり、(1,7)RLLの制限を満足する出力符号語列を得ることができる。
As a result, “4, 5, 6, 7, 8 (decimal)” as the input data word D (k) is encoded as “010010, 000010, 010010, 010101, 010101 (binary)” as the output codeword C (k). Are output sequentially. Therefore, a series of output codeword sequences obtained by sequentially directly combining the five output codewords C (k) are
010010000010010010010101010101
Thus, an output codeword string satisfying the (1, 7) RLL restriction can be obtained.
この例では選択肢が存在するソースコードが出現をしていないがこのように、図1から図3に示した変調装置によって、図8になる符号化テーブルを用いることで4ビットごとのソースコードD(k)とひとつ前の符号語を出力した際に出力されたS(k+1)を1ワード(ソースコードでの4ビット長)遅延させたS(k)とによって、(1,7)RLL制限を満足する符号語列を順次直接結合する事によって得ることができる。 In this example, there is no source code in which options exist, but in this way, by using the encoding table shown in FIG. 8 by the modulation device shown in FIGS. 1 to 3, the source code D for every 4 bits. (1,7) RLL restriction by (k) and S (k + 1) delayed by 1 word (4 bits length in the source code) that was output when the previous codeword was output Can be obtained by directly combining codeword strings satisfying the above.
つぎに図5を用いて符号語選択肢有無検出回路121の動作について詳細に説明をする。図5が(1,7)RLLの場合の選択肢有無演算回路121がなす動作についてフローチャートに示したものである。ステップ201の条件1についてみると、ひとつ前に符号化がなされた符号語C(k-1)のLSB側のゼロランを検出し4の場合(ステップ201でYesの場合)、すなわち図8の符号化テーブルでC(k-1)がバイナリで010000のとき、S(k)=3で、D(k)が0〜3の場合(条件1−1、ステップ202でYesの場合)にはC(k)0としてS(k)=3のテーブルから符号語を選択し、C(k)1としてS(k)=1の符号語を選択して“選択肢有り”という検出信号を選択肢有無検出回路121から出力する(ステップ206)。S(k)=2でD(k)が7以上の時(条件1−2、ステップ203でYesの場合)、C(k)0としてS(k)=2のテーブルから符号語を選択し、C(k)1としてS(k)=1の符号語を選択して“選択肢有り”という検出信号を選択肢有無検出回路121から出力する(ステップ207)。ステップ201、ステップ202およびステップ203でそれぞれNoの場合は、C(k)0 、C(k)1ともD(k)、S(k)で選択された符号語“選択肢なし“(ステップ208)として判断を終了する。
Next, the operation of the code word option presence /
同様に、条件2(ステップ204)では、C(k−1)のLSB側のゼロランが5のとき、あるいは条件3(ステップ205)ではC(k−1)のLSB側のゼロランが1か2の時にも図5のフローチャートに従った判断によって選択肢があるかどうかを検出する。 Similarly, in condition 2 (step 204), the zero run on the LSB side of C (k-1) is 5, or in condition 3 (step 205), the zero run on the LSB side of C (k-1) is 1 or 2. At this time, whether or not there is an option is detected by the determination according to the flowchart of FIG.
ステップ204の条件2についてみると、ひとつ前に符号化がなされた符号語C(k-1)のLSB側のゼロランを検出し5の場合(ステップ204でYesの場合)、すなわち図8の符号化テーブルでC(k-1)がバイナリで100000のとき、S(k)=3で、D(k)が0〜1の場合(条件2−1、ステップ209でYesの場合)にはC(k)0としてS(k)=3のテーブルから符号語を選択し、C(k)1としてS(k)=1の符号語を選択して“選択肢有り”という検出信号を選択肢有無検出回路121から出力する(ステップ210)。S(k)=2でD(k)が10以上の時(条件2−2、ステップ211でYesの場合)、C(k)0としてS(k)=2のテーブルから符号語を選択し、C(k)1としてS(k)=1の符号語を選択して“選択肢有り”という検出信号を選択肢有無検出回路121から出力する(ステップ212)。ステップ204、ステップ209およびステップ211でそれぞれNoの場合は、C(k)0 、C(k)1ともD(k)、S(k)で選択された符号語“選択肢なし“(ステップ208)として判断を終了する。
As for
ステップ205の条件3についてみると、ひとつ前に符号化がなされた符号語C(k-1)のLSB側のゼロランを検出し1か2の場合(ステップ205でYesの場合)、すなわち図8の符号化テーブルでC(k-1)がバイナリで010010、010100、000010、000100,001010,100100,101010あるいは100010のとき、S(k)=2で、D(k)が0〜1の場合(ステップ213でYesの場合)にはC(k)0としてS(k)=2のテーブルから符号語を選択し、C(k)1としてS(k)=0の符号語を選択して“選択肢有り”という検出信号を選択肢有無検出回路121から出力する(ステップ214)。ステップ205およびステップ213でそれぞれNoの場合は、C(k)0 、C(k)1ともD(k)、S(k)で選択された符号語“選択肢なし“(ステップ208)として判断を終了する。
As for
ステップ215の条件4についてみると、ひとつ前に符号化がなされた符号語C(k-1)のLSB側のゼロランを検出し、1の場合(ステップ215でYesの場合)、010010、000010、001010,101010あるいは100010のとき、S(k)=2でD(k)が12か13すなわちバイナリで101010のとき(ステップ216でYesの場合)、次に接続される符号語のMSB(最上位ビット)が1の場合(ステップ217でYesのとき)にはC(k)0としてS(k)=2の符号語、C(k)1としてS(k)=0の符号語を選択して“選択肢有り”という検出信号を選択肢有無検出回路121から出力する(ステップ218)。ステップ215、ステップ216およびステップ217でそれぞれNoの場合は、C(k)0 、C(k)1ともD(k)、S(k)で選択された符号語“選択肢なし“(ステップ208)として判断を終了する。
As for
さて、C(k-1)が010000でS(k)=3でD(k)が3以下の場合、S(k)=1の符号語と交換が可能で有る事はどちらを選んでも最大の0の連続が7に収まり、(1,7)RLL規則を乱すことがないことが明らかであり、また、C(k-1)が010000の場合は次に取る符号語がS(k)=2または3で符号化がなされることが符号化テーブル13によって限定されており、かつS(k)が1,2,3の符号化テーブル13に含まれる符号語は各々独立しているすなわち同じ符号語が存在していないことから復号時に問題が生じることはない。 Now, if C (k-1) is 010000, S (k) = 3, and D (k) is 3 or less, it is possible to replace the codeword with S (k) = 1. It is clear that the sequence of 0's falls within 7 and does not disturb the (1,7) RLL rule, and when C (k-1) is 010000, the next codeword is S (k) = 2 or 3 is limited by the encoding table 13, and the codewords included in the encoding table 13 with S (k) being 1, 2, 3 are independent. Since the same codeword does not exist, there is no problem during decoding.
同様に、C(k-1)が100000すなわちLSB側のゼロランが5のときも同様に(1,7)RLL規則を乱すことがなく、さらに復号時の問題は生じない。 Similarly, when C (k-1) is 100,000, that is, when the zero run on the LSB side is 5, the (1, 7) RLL rule is not disturbed, and further, there is no problem in decoding.
C(k−1)のLSB側のゼロランが1か2の符号語は次にS(k)=1または2または3を取る符号語であり、S(k)=0の符号化テーブルに含まれる符号語はS(k)=2または3に含まれる符号語と同じ符号語が存在している。しかし、S(k)=0の符号語のうち、D(k)=0または1の符号語である000001は他のテーブルに存在しないユニークな符号語であり、S(k)=2の符号語と交換をしても復号時の問題は生じない。
The code word with zero
同様に、C(k−1)のLSB側のゼロランが1の符号語は次にS(k)=1または2または3を取る符号語であり、S(k)=0の符号化テーブルに含まれる符号語はS(k)=2または3に含まれる符号語と同じ符号語が存在している。しかし、S(k)=0の符号語のうち、D(k)=12または13の符号語である000000は他のテーブルに存在しないユニークな符号語であり、かつ次の符号語の最上位ビットが1であれば、k=7が維持でき、S(k)=2の符号語と交換をしても復号時の問題は生じない。 Similarly, the code word of C (k−1) whose LSB side zero run is 1 is the code word that takes S (k) = 1, 2 or 3 next, and the code table of S (k) = 0 The codewords included include the same codewords as those included in S (k) = 2 or 3. However, among the codewords with S (k) = 0, 000000, which is a codeword with D (k) = 12 or 13, is a unique codeword that does not exist in the other tables, and is the most significant of the next codeword. If the bit is 1, k = 7 can be maintained, and there is no problem in decoding even if the code word is replaced with a codeword of S (k) = 2.
以上説明をしたように、図5に従った符号語の交換によってDSVの制御ができることは交換される符号語に含まれる1の偶奇が異なることから説明ができる。すなわち、C(k−1)が010000で、S(k)=3でD(k)=0だった場合、C(k)0は101001であり、C(k)1は001001である。NRZI変換する際の直前の極性が1だったとすると、前者は001111であり、最終ビットが1なので0となる一方、後者は111000であり最終ビットが1なので1になる。図10にこの様子を示す。a)が前者でありb)が後者である。上段がC(k−1)、C(k),C(k+1)であり、下段がNRZI変換後の符号語である。図10から明らかなように、C(k)を交換することでNRZI変換後の極性が変わりDSV値が変化をする。よってDSVの小さくなるようなパタンを選択することによってDC成分の抑圧ができるのである。 As described above, the fact that the DSV can be controlled by exchanging codewords according to FIG. 5 can be explained by the fact that 1 even / odd included in the exchanged codeword is different. That is, when C (k−1) is 010000, S (k) = 3 and D (k) = 0, C (k) 0 is 101001 and C (k) 1 is 000001. If the polarity immediately before the NRZI conversion is 1, the former is 001111 and is 0 because the last bit is 1, whereas the latter is 111000 and is 1 because the last bit is 1. FIG. 10 shows this state. a) is the former and b) is the latter. The upper row is C (k−1), C (k), C (k + 1), and the lower row is a codeword after NRZI conversion. As is apparent from FIG. 10, the polarity after NRZI conversion is changed by changing C (k), and the DSV value is changed. Therefore, the DC component can be suppressed by selecting a pattern that reduces the DSV.
次に図6を用いて(1,8)RLL制限を持つ符号語の変調法について説明を行う。(1,7)RLLか(1,8)RLLかは図3の最大ラン長設定130によって決められるかあるいは初期設定からどちらかに決めておく。また、(1,8)RLLの場合の符号化テーブルは図8の(1,7)RLLと同様の符号化テーブルが使用できる。 Next, a modulation method of a code word having a (1, 8) RLL restriction will be described with reference to FIG. Whether (1, 7) RLL or (1, 8) RLL is determined by the maximum run length setting 130 of FIG. 3 or from the initial setting. Further, the encoding table in the case of (1, 8) RLL can use the same encoding table as (1, 7) RLL in FIG.
さて、(1,8)RLLの場合は最大ラン長が(1、7)RLLより1ビット長く許されているので条件が図5と比較をして異なってくる。図6中、条件1ではC(k-1)のLSB側のゼロランが4か5の時(ステップ301でYesの場合)、S(k)=3のテーブルが選択され、かつD(k)が0〜3の場合(条件1−1、ステップ302でYesの場合)、C(k)0にS(k)=3の符号語、C(k)1にS(k)=1の符号語が選択可能である(ステップ303)。また、LSB側のゼロランが4か5の時(ステップ301でYesの場合)、S(k)=2のテーブルが選択され、かつD(k)が7以上の場合(条件1−2、ステップ304でYesの場合)、C(k)0にS(k)=2の符号語、C(k)1にS(k)=1の符号語が選択可能である(ステップ305)。ステップ301、ステップ302およびステップ304でそれぞれNoの場合は、C(k)0 、C(k)1ともD(k)、S(k)で選択された符号語“選択肢なし“(ステップ306)として判断を終了する。
In the case of (1, 8) RLL, the maximum run length is allowed to be 1 bit longer than (1, 7) RLL, so the conditions differ from those in FIG. In FIG. 6, in
同様に、条件2ではC(k-1)のLSB側のゼロランが1の時(ステップ307でYesの場合)、S(k)=2が選択された場合、D(k)=12か13であれば(ステップ308でYesの場合)、C(k)0にはS(k)=2の符号語、C(k)1にはS(k)=0の符号語が選択可能である(ステップ309)。ステップ307およびステップ308でそれぞれNoの場合は、C(k)0 、C(k)1ともD(k)、S(k)で選択された符号語“選択肢なし“(ステップ306)として判断を終了する。
Similarly, under
また、条件3ではC(k-1)のLSB側のゼロランが3以下のとき(ステップ310でYesの場合)、S(k)=2でD(k)が0または1の時(ステップ311でYesの場合)、C(k)0にはS(k)=2の符号語、C(k)1にはS(k)=0の符号語が選択可能である(ステップ312)。テップ310およびステップ311でそれぞれNoの場合は、C(k)0 、C(k)1ともD(k)、S(k)で選択された符号語“選択肢なし“(ステップ306)として判断を終了する。
Also, in
条件4ではC(k−1)のLSB側のゼロランが2のとき(ステップ313でYesの場合)、S(k)=2でD(k)が12か13の場合(ステップ314でYesの場合)、次に選択される符号語のMSBが1の場合(ステップ315でYesの場合)、C(k)0にはS(k)=2の符号語、C(k)1にはS(k)=0の符号語が選択可能である(ステップ316)。ステップ313、314および315で何れかNoの場合にはC(k)0、C(k)1ともD(k)、S(k)で選択された符号語“選択肢なし”(ステップ306)として判断を終了する。
In
以上説明をしたように図6の条件判断に従えば、(1,8)RLL規則を満たしたDC成分の抑圧がなされた符号語の生成が可能である。 As described above, according to the condition determination of FIG. 6, it is possible to generate a codeword in which a DC component that satisfies the (1, 8) RLL rule is suppressed.
k=9の(1,9)RLL規則の符号化の場合には、ステップ301の判断にゼロランが6の場合が加わり、k=9が満足される場合、ステップ303、ステップ305が実行される。また、ステップ315の判断が不要になり、つぎの符号語がいずれの場合でもC(k)0にはS(k)=2の符号語、C(k)1にはS(k)=0の符号語が選択可能になる。
In the case of encoding of (1, 9) RLL rule with k = 9, the case of zero run is added to the determination of
k=10の(1,10)RLL規則の符号化の場合には、図6のステップ301の判断にゼロランが6の場合が加わり、さらにステップ313で、ゼロランが3も選択が可能になり、ステップ315の判断が不要になり、つぎの符号語がいずれの場合でもC(k)0にはS(k)=2の符号語、C(k)1にはS(k)=0の符号語が選択可能になる。
In the case of encoding of (1, 10) RLL rule with k = 10, the case of zero run is added to the determination of
k=11の(1,11)RLL規則の符号化場合にはさらにステップ313で、ゼロランが4の場合も選択が可能になり、ステップ315の判断が不要になり、つぎの符号語がいずれの場合でもC(k)0にはS(k)=2の符号語、C(k)1にはS(k)=0の符号語が選択可能になる。
In the case of encoding of (1, 11) RLL rule with k = 11, it is possible to select even when zero run is 4 in
k=12の(1,12)RLL規則の場合にはさらにステップ313で、ゼロランが5の場合も選択が可能になり、ステップ315の判断が不要になり、つぎの符号語がいずれの場合でもC(k)0にはS(k)=2の符号語、C(k)1にはS(k)=0の符号語が選択可能になる。
In the case of the (1, 12) RLL rule with k = 12, the selection can be made even in the case where the zero run is 5 in
さて、以上説明したように、本発明になる符号化テーブルを用いることによって(1,7)RLL制限あるいはk=8以上で12以下のいずれかのRLL制限を持つ符号生成可能な変調方法、あるいは変調装置を実現が可能である。 As described above, by using the encoding table according to the present invention, a modulation method capable of generating a code having (1, 7) RLL restriction or any RLL restriction of k = 8 or more and 12 or less, or A modulation device can be realized.
なお、以上述べたDSV制御を踏まえて、4ビットのデータ語を6ビットの符号語に変換する変調方法あるいは変調装置はあらかじめ選択可能なビットパタンを複数備え、例えば8ビットのデータ語を12ビットの符号語あるいは4の整数倍のビットからなるデータ語を6の整数倍ビットからなる符号語に変換する符号化テーブルを構成することは容易であり、本発明に含まれる。 Based on the DSV control described above, a modulation method or modulation device for converting a 4-bit data word into a 6-bit code word has a plurality of pre-selectable bit patterns, for example, an 8-bit data word is converted into 12 bits. It is easy to construct a coding table for converting a data word consisting of a code word of 4 or an integer multiple of 4 into a code word consisting of an integer multiple of 6 and is included in the present invention.
つぎに図2乃至図4を用いてDSV制御の方法について上述した符号語の選択をふまえた説明を加える。説明では図5に示した(1,7)RLLの変調過程を用いるが、k=8以上で12以下のいずれかのRLL制限の符号語でも図6に示したように選択肢があるかどうかの判断をすることによって同様にDSV制御が可能である。 Next, a description will be given of the DSV control method based on the codeword selection described above with reference to FIGS. In the description, the (1, 7) RLL modulation process shown in FIG. 5 is used, but whether or not there is an option as shown in FIG. 6 for any RLL-restricted codeword of k = 8 or more and 12 or less. DSV control can be performed in the same manner by making a determination.
まず、図4において、初期テーブル設定(ステップ101)は符号語に付加される同期語等の後続のS(k)を決定することで設定が可能である。次に4ビットのソースコードD(k)を入力し(ステップ102)、S(k)とD(k)とによって図8の符号化テーブルに従って符号化を行う。この過程でひとつ前に符号化したC(k−1)を見てLSB側のゼロラン長を演算し、符号語の選択肢があるかどうかを図5の条件に従って判断をする(ステップ103)。なお、図2、図3ではC(k−1)が符号出力の手段から入力されているが、ひとつ前の入力データと、状態S(k)を保持することによって求めることも可能である。 First, in FIG. 4, the initial table setting (step 101) can be set by determining the subsequent S (k) such as a synchronization word added to the code word. Next, a 4-bit source code D (k) is input (step 102), and encoding is performed according to the encoding table of FIG. 8 using S (k) and D (k). In this process, the zero run length on the LSB side is calculated by looking at the previously encoded C (k−1), and it is determined whether there is a choice of codewords according to the conditions of FIG. 5 (step 103). In FIG. 2 and FIG. 3, C (k−1) is input from the code output means, but it can also be obtained by holding the previous input data and the state S (k).
符号化テーブルに選択可能符号語が存在しない場合(ステップ103で「しない」場合)は符号語メモリ「0」124、符号語メモリ「1」125に符号化テーブルから出力された符号語をC(k)0,C(k)1として(ステップ107)それぞれ符号語メモリ「0」124,符号語メモリ「1」125に付加してCDSを演算し、DSVメモリ126、DSVメモリ127を更新する(ステップ108)。
If there is no selectable codeword in the encoding table (“No” in step 103), the codeword output from the encoding table to the codeword memory “0” 124 and codeword memory “1” 125 is represented by C ( k) 0 and C (k) 1 (step 107) are added to the codeword memory “0” 124 and codeword memory “1” 125, respectively, to calculate the CDS, and update the
符号化テーブルに選択可能符号語が存在する場合(ステップ103で「する」場合)、選択肢が存在することを示す信号を符号語選択肢有無検出回路121から出力し、DSVメモリ0,1の絶対値を絶対値演算回路によって演算をし、符号語メモリから絶対値の小さい符号系列を出力手段から出力する(ステップ104)。その後、選択した符号語系列に選択しなかった符号語メモリの内容を入れ替えると同時にDSV演算メモリを採用した値に採用しなかった値を入れ替える(ステップ105)。その後、図5、図6の説明で述べたように、符号語候補として選択が可能な符号語をS(k)で決定される一方の符号化テーブルと他方の符号化テーブルから選択をしC(k)0,C(k)1として出力する(ステップ106)。その後、符号語メモリ「0」124、符号語メモリ「1」125に符号化テーブルから出力された符号語をC(k)0,C(k)1として(ステップ107)<符号語候補C(k)0,C(k)1それぞれについてCDSを計算し、DSVメモリ「0」、「1」を更新し、符号語メモリ「0」、「1」にC(k)0,C(k)1を付加し、DSVメモリ126、DSVメモリ127を更新する(ステップ108)。
When a selectable code word exists in the encoding table (when “Yes” in step 103), a signal indicating that an option exists is output from the code word option presence /
以上の操作を符号化の終了(ステップ109)まで行うことによってDC成分が抑圧された符号語の生成が終了する。 By performing the above operation until the end of encoding (step 109), the generation of the code word in which the DC component is suppressed is completed.
次に本発明になる最短ビットの反転が連続した場合のビット操作について説明をする。最短ビットの反転は伝送路の周波数特性が低い時に位相同期をかかりにくくする場合があり、このような伝送路について、本発明では次に述べるような手段によって最短ビット反転の連続を阻止することが可能である。 Next, the bit operation when the inversion of the shortest bit according to the present invention continues will be described. The inversion of the shortest bit may make it difficult to achieve phase synchronization when the frequency characteristic of the transmission line is low. For such a transmission line, the present invention can prevent the continuation of the shortest bit inversion by the following means. Is possible.
図8の符号化テーブルによれば、最短ビット反転の連続は010101の繰り返しまたは101010の繰り返しとによって発生する。010101の繰り返しはS(k)=0またはS(k)=3ののち、D(k)=7が連続した場合に生じる。このときは、最小ラン繰り返しカウントによってS(k)=0で、D(k)=7ののち、例えばD(k+1)=7、D(k+2)=7の場合、D(k+1)=13を選択する。本来この符号語はS(k+2)=3の符号語であるので、C(k+1)=000000の後、RLL規則を乱さないようにS(k+2)=1の符号語を選ぶことで010101の繰り返しが発生したことを検出し、復号することが可能である。 According to the coding table of FIG. 8, the continuation of the shortest bit inversion occurs by repeating 010101 or repeating 101010. The repetition of 010101 occurs when D (k) = 7 continues after S (k) = 0 or S (k) = 3. At this time, when S (k) = 0 and D (k) = 7 by the minimum run repetition count, for example, when D (k + 1) = 7 and D (k + 2) = 7, D (k + 1) = 13 is set. select. Since this codeword is originally a codeword of S (k + 2) = 3, after C (k + 1) = 000000, a codeword of S (k + 2 ) = 1 is selected so as not to disturb the RLL rule. It is possible to detect and decode the occurrence of repetition.
例えばk=9から12の場合には、S(k)=0で、D(k)=7ののち、例えばD(k+1)=7、D(k+2)=7となる場合、D(k+1)=13を選択して(C(k+1)=000000を選択して)S(k+2)=1を出力する。このとき、D(k+2)は7なのでC(k+2)=4すなわちバイナリで000100が出力される。復号時は000000ののち、000100を検出した場合に最小ランの繰り返し制限による符号語の入れ替えが生じた事を認識し、D(k+1),D(k+2)とも正常に復号することが可能である。k=8の場合には、例えば,D(k+2)を10から15の何れかにかえ同様に復号することが可能である。
For example, in the case of k = 9 to 12, when S (k) = 0 and D (k) = 7, for example, D (k + 1) = 7 and D (k + 2) = 7, D (k + 1) = 13 is selected (C (k + 1 ) = 000000 is selected) and S (k + 2) = 1 is output. At this time, since D (k + 2) is 7, C (k + 2) = 4, that is, binary 000100 is output. When 000100 is detected after decoding, it is recognized that codeword replacement has occurred due to the repetition restriction of the minimum run, and both D (k + 1) and D (k + 2) can be normally decoded. . In the case of k = 8, for example, D (k + 2) can be decoded in the same manner by changing any one of 10 to 15.
さて、101010の繰り返しの場合はS(k)=2でD(k)=12のとき、符号語は101010で、S(k+1)=2となり、その後、D(k+1)=12の時、符号語は101010でS(k+2)=2でD(k+2)=12で101010の符号語が出力される。この場合はS(k+1)を0に変えることによって101010を000000に交換することができ、後に述べる復調方法によって問題なく復調することが可能である。以上述べたように、本発明によれば、最小反転の繰り返しを阻止することが可能である。 In the case of 101010 iteration, when S (k) = 2 and D (k) = 12, the code word is 101010 and S (k + 1) = 2, and then when D (k + 1) = 12, The word is 101010, and S (k + 2) = 2 and D (k + 2) = 12, the codeword of 101010 is output. In this case, 101010 can be exchanged for 000000 by changing S (k + 1) to 0, and demodulation can be performed without any problem by a demodulation method described later. As described above, according to the present invention, it is possible to prevent repetition of minimum inversion.
図3を用いて以上の動作を再度説明する。最小ラン繰り返し監視131はS(k)とD(k)を監視しながら最小反転の繰り返しが起こるD(k)とS(k)の繰り返しをカウント(最小ラン繰り返しカウント)をする。この情報を符号語選択肢有無検出回路に送出し、最小ランの繰り返しを上述の手段によって阻止する。 The above operation will be described again with reference to FIG. The minimum run repetition monitor 131 counts the repetition of D (k) and S (k) in which the repetition of the minimum inversion occurs while monitoring S (k) and D (k) (minimum run repetition count). This information is sent to the code word option presence / absence detection circuit, and the repetition of the minimum run is prevented by the above-mentioned means.
さらに、符号語選択肢有無検出回路には最大ラン長設定130が接続されており、最大ランの設定すなわち(1,7)RLLの変調を行うか、あるいはk=8以上12以下のうち、何れかの変調を行うかの設定をする。この設定は図示せぬシステムコントローラ等の手段によって切り替えることが可能である。 Further, the code word option presence / absence detection circuit is connected with a maximum run length setting 130, and either the maximum run setting, that is, (1,7) RLL modulation, or k = 8 to 12 is performed. Set whether to perform modulation. This setting can be switched by means such as a system controller (not shown).
つぎに本発明による復調方法と復調装置について説明をする。図11は本発明に好適な復調装置の実施の一例である。入力符号語のビット列はNRZI復調手段501でNRZI復調され、同期検出回路502によって同期語が検出され、NRZI復調された信号および同期語はパラレル6ビットに変換するためのタイミング信号であるワードクロックによってシリアル/パラレル変換器503によって6ビットごとの符号列C(k)に構成される。こののちワードレジスタ504に入力され1ワード遅延がなされた符号語C(k−1)は符号語の判定情報の検出装置505に入力され後述の判定情報が演算出力される。判定情報と入力符号語Ckは状態演算器506に入力され4つの符号化テーブルのうちどの符号化テーブルによって符号化がなされたかを示す状態S(k)を出力し、アドレス生成部507にてC(k−1)とS(k)とに指定されるアドレスにより例えば図13に示す復号テーブル508から出力データ語が出力される。 Next, a demodulation method and a demodulation device according to the present invention will be described. FIG. 11 shows an example of a demodulator suitable for the present invention. The bit string of the input code word is NRZI demodulated by the NRZI demodulating means 501, the synchronization word is detected by the synchronization detection circuit 502, and the NRZI demodulated signal and the synchronization word are converted by a word clock which is a timing signal for converting into parallel 6 bits. A serial / parallel converter 503 forms a code string C (k) for every 6 bits. Thereafter, the code word C (k−1) input to the word register 504 and delayed by one word is input to the code word determination information detection device 505, and the determination information described later is calculated and output. The determination information and the input codeword Ck are input to the state calculator 506 and output a state S (k) indicating which of the four encoding tables has been encoded, and the address generation unit 507 outputs C. An output data word is output from, for example, the decoding table 508 shown in FIG. 13 by an address designated by (k−1) and S (k).
判定情報は図12に示すように0,1,2の3つの場合わけがなされLSB側のゼロラン長によって次の符号語がどの符号化テーブルによって符号化がなされるのかを示すものである。すなわち、ひとつ前の符号語C(k−1)と現在の符号語がどの符号化テーブルで符号化がなされているのかを知ることによってC(k−1)がD(k−1)に復調される。 The determination information is divided into three cases of 0, 1, and 2, as shown in FIG. 12, and indicates which encoding table the next codeword is encoded by the zero run length on the LSB side. That is, C (k-1) is demodulated to D (k-1) by knowing in which encoding table the previous codeword C (k-1) and the current codeword are encoded. Is done.
(式1)
if(判定情報==0)[
if(C(k)が0の符号化テーブルにある符号語)
S(k)=0;
elseif(C(k)が1の符号化テーブルにある符号語)
S(k)=1;]
if(判定情報==1)[
if(C(k)が1の符号化テーブルにある符号語)
S(k)=1;
elseif(C(k)が2の符号化テーブルにある符号語)
S(k)=2;
elseif(C(k)が3の符号化テーブルにある符号語|| 1 )
S(k)=3;
elseif (C(k)==0&& C(k-1)==32)
S(k)=3;
elseif(C(k)==0&& C(k-1)==42)
S(k)=2;]
if(判定情報==2)[
if(C(k)が3の符号化テーブルにある符号語||9||5||2)
S(k)=3;
elseif(C(k)が2の符号化テーブルにある符号語||10||8)
S(k)=2;
elseif (C(k)==21)
S(k)=0;]
if(D(k-1)==2)[
if(C(k)が4)
D(k-1)は7;
]
式1がC(k)と判定情報とからS(k)を求めるための演算であり、C言語によって記述されている。本演算によれば、判定情報とC(k)、C(k−1)とからS(k)が求まり、図13の復号テーブルによってCk-1をDk-1に復号可能である。なお、本演算では(1,7)RLLの場合、k=8から12の場合さらに、k=9より大の最小ラン長の制限を設けた場合についてすべての復号演算を含んでいる。このため、(1,7)RLLでもk=8から12の場合についてもDSVの制御方法すなわち図5、図6のいずれを選んだ場合でも復調装置は同一のもので正常に復調がなされる。
(Formula 1)
if (judgment information == 0) [
if (codeword in the coding table where C (k) is 0)
S (k) = 0;
elseif (codeword in the encoding table with C (k) = 1)
S (k) = 1;]
if (judgment information == 1) [
if (codeword in the encoding table with C (k) = 1)
S (k) = 1;
elseif (codeword in the coding table where C (k) is 2)
S (k) = 2;
elseif (code word with C (k) in 3 encoding table || 1)
S (k) = 3;
elseif (C (k) == 0 && C (k-1) == 32)
S (k) = 3;
elseif (C (k) == 0 && C (k-1) == 42)
S (k) = 2;]
if (judgment information == 2) [
if (codeword with C (k) in 3 encoding table || 9 || 5 || 2)
S (k) = 3;
elseif (codeword in the coding table with C (k) 2 || 10 || 8)
S (k) = 2;
elseif (C (k) == 21)
S (k) = 0;]
if (D (k-1) == 2) [
if (C (k) is 4)
D (k-1) is 7;
]
たとえば、図14のように010000 001001 000001 000101 010001 なる符号語列が図11に示す復調装置に入力された時、C(k−1)=010000の判定情報はLSB側のゼロラン長が4である事から図12のように、判定情報は2である。また、次の符号語C(k)が001001(デシマルで9)と続いており、式1の最初の条件判定に当てはまるからS(k)は3であることがわかる。よって図13の復号テーブルのC(k−1)で、010000の行のS(k)が3であることから、D(k−1)として15と求まる。すなわち、k時点のC(k)が生成された符号化テーブルの状態情報(番号)S(k)からk−1時点のC(k−1)に対応するD(k−1)が復号されるのである。同様にして001001は判定情報が0であり、続く符号語の000001は符号化テーブルのS(k)=0にあるため、図13の復号テーブルによってD(k−1)は0と求まる。同様にして000001はD(k−1)が1、000101はD(k−1)が2と求まる。なお、001001はDSV制御のために図5の条件1−1で交換がなされた符号語であるが、正常に復号ができていることが以上の説明によって明らかである。
For example, as shown in FIG. 14, when a codeword string of 010000 00101 000001 000101 010001 is input to the demodulator shown in FIG. 11, the determination information of C (k−1) = 010000 has a zero run length of 4 on the LSB side. As shown in FIG. 12, the determination information is 2. Further, the next code word C (k) continues as 00101 (decimal 9), and it is found that S (k) is 3 because the first condition determination of
1…変調装置、
2…記録媒体、
3…伝送媒体、
11…フォーマット部、
12…4−6変調部、
13…符号化テーブル、
14…NRZI変換回路、
15…記録駆動回路、
31…伝送符号部、
121…符号語選択肢有無検出回路、
122…符号化テーブルアドレス演算部
123…同期語生成部、
126、127…DSV演算メモリ、
124、125…符号語メモリ、
128…絶対値比較部、
129…メモリ制御符号化出力部、
501…NRZI復調、
502…同期検出回路、
503…シリアル/パラレル変換器、
504…ワードレジスタ、
505…符号語判定情報検出装置、
506…状態演算器、
507…アドレス生成部、
508…復号テーブル、
1 Modulator,
2 ... Recording medium,
3 ... transmission medium,
11 ... Format section,
12 ... 4-6 modulator,
13: Encoding table,
14 ... NRZI conversion circuit,
15 ... Recording drive circuit,
31: Transmission code part,
121. Code word option presence / absence detection circuit,
122 ... Coding table
126, 127 ... DSV calculation memory,
124, 125 ... codeword memory,
128... Absolute value comparison unit,
129 ... Memory control encoding output unit,
501 ... NRZI demodulation,
502 ... synchronization detection circuit,
503: Serial / parallel converter,
504 ... Word register,
505... Codeword determination information detection device,
506: State calculator,
507 ... Address generation unit,
508 ... Decoding table,
Claims (2)
前記出力符号語列の中に前記各入力データ語に対応する最短で反転したビット列からなる前記最短ビット出力符号語が2回以上連続する場合は、2回目に現れる前記最短ビット出力符号語が、前記複数の符号化テーブルのうち前記最短ビット出力符号語で指定されることの無い前記符号化テーブル指定情報によって選択される前記符号化テーブルの中からMSB及びLSBが「0」であり、且つ「0」が2個以上連続する出力符号語に置換されている場合に、
前記最短ビット出力符号語を検出し、前記最短ビット出力符号語の次の出力符号語が前記復号テーブル中に存在するか否かを判別し、存在する場合には、前記最短ビット出力符号語で指定される前記復号テーブルの中の出力符号語で指定される入力データ語に復号し、存在しない場合には、前記最短ビット出力符号語の次の出力符号語を前記最短ビット出力符号語に対応する入力データ語に復号することを特徴とする復調方法。 When decoding a binary output codeword sequence obtained by directly combining a plurality of 6-bit unit output codewords into a plurality of 4-bit unit input data, the output codeword sequence includes Demodulation method using a plurality of decoding tables including each input data word corresponding to each output codeword and decoding table specifying information specifying a decoding table used for decoding the next output codeword In
When the shortest bit output codeword consisting of the shortest inverted bit string corresponding to each of the input data words in the output codeword string is continuous twice or more, the shortest bit output codeword appearing second time is wherein the plurality of MSB and LSB among the coding table before SL selected by the coding table designation information never designated by the shortest bit output code word of coding table is "0", And when “0” is replaced by two or more consecutive output codewords,
Detecting the minimum bit output code word, when the next output code word of the shortest bit output code words to determine whether present in the decoding table, present, by the minimum bit output code word Decodes to the input data word specified by the output codeword in the specified decoding table, and if it does not exist, the output codeword next to the shortest bit output codeword corresponds to the shortest bit output codeword A demodulation method characterized by decoding into input data words.
前記出力符号語列の中に前記各入力データ語に対応する最短で反転したビット列からなる前記最短ビット出力符号語が2回以上連続する場合は、2回目に現れる前記最短ビット出力符号語が、前記複数の符号化テーブルのうち前記最短ビット出力符号語で指定されることの無い前記符号化テーブル指定情報によって選択される前記符号化テーブルの中からMSB及びLSBが「0」であり、且つ「0」が2個以上連続する出力符号語に置換されている場合に、
前記最短ビット出力符号語を検出する検出部と、
前記最短ビット出力符号語の次の出力符号語が前記復号テーブル中に存在するか否かを判別し、存在する場合には、前記最短ビット出力符号語で指定される前記復号テーブルの中の出力符号語で指定される入力データ語に復号し、存在しない場合には、前記最短ビット出力符号語の次の出力符号語を前記最短ビット出力符号語に対応する入力データ語に復号する復号部とを備えたことを特徴とする復調装置。 When decoding a binary output codeword sequence obtained by directly combining a plurality of 6-bit unit output codewords into a plurality of 4-bit unit input data, the output codeword sequence includes Demodulator using a plurality of decoding tables including each input data word corresponding to each output codeword and decoding table specifying information specifying a decoding table used for decoding the next output codeword In
When the shortest bit output codeword consisting of the shortest inverted bit string corresponding to each of the input data words in the output codeword string is continuous twice or more, the shortest bit output codeword appearing second time is wherein the plurality of MSB and LSB among the coding table before SL selected by the coding table designation information never designated by the shortest bit output code word of coding table is "0", And when “0” is replaced by two or more consecutive output codewords,
A detection unit for detecting the shortest bit output codeword ;
Wherein to determine whether minimum bit output code word next output code word is present in the decoding table, if present, the output in said decoding table specified by the minimum bit output code word A decoding unit that decodes an input data word specified by a code word and, if not present, decodes an output code word next to the shortest bit output code word into an input data word corresponding to the shortest bit output code word ; A demodulating device comprising:
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