JP4052950B2 - Manufacturing method of semiconductor device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、とくに配線間の容量を低減させた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、半導体基板上に多層配線構造が形成された半導体装置を製造する際、配線間の寄生容量を低減するために層間絶縁膜として低誘電率材料を用いたり、配線間にエアギャップ（空洞）を設けたりする方法が開発されている。
【０００３】
配線間にエアギャップを設ける製造方法がたとえば特許文献１に開示されている。ここでは、たとえばＰＳＧ（Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）により構成された犠牲層に逆テーパ形態の配線が形成され、犠牲層がドライエッチングやウェットエッチングにより除去された後に配線間にエアギャップが形成されている。
【０００４】
また、特許文献２には、ビアホール開口部および配線間開口部を同時に形成することにより、配線間の絶縁部に空洞が形成された半導体装置およびその製造方法が記載されている。
【０００５】
【特許文献１】
特開２００１−８５５１９号公報
【特許文献２】
特許第３１０２３８２号
【０００６】
【発明が解決しようとする課題】
しかし、従来の方法において、配線を形成後にエアギャップを形成する場合、フォトレジスト膜等のマスクを形成してから配線間の層間絶縁膜をエッチングにより除去してエアギャップ形成用の溝を形成しなければならなかった。このようにエアギャップ形成用の溝を形成するためにマスクを用いなければならないと、工程数が大幅に増加してしまう。
【０００７】
一方、マスクを形成することなく、ドライエッチングにより、層間絶縁膜をエッチングにより除去すると、配線にダメージを与えてしまう。
【０００８】
また、図５に示すように、マスクを形成することなく、ウェットエッチングにより選択的に層間絶縁膜（不図示）を除去すると、エッチング後の形状制御が困難であり、図５（ａ）に示すようにオーバーエッチングされた場合、ビアホールが形成された層間絶縁膜１が不均一な形状になってしまい、配線の支柱または配線間における層間絶縁膜１がなくなってしまうおそれがある。
【０００９】
一方、ウェットエッチングにより選択的に層間絶縁膜（不図示）を除去して図５（ｂ）に示すようにアンダーエッチングされた場合、エアギャップ９が形成される層間絶縁膜６は不均一なテーパ形状になり、埋設性の低い条件にて配線上にビアホールを形成して層間絶縁膜６を堆積させても、均一なエアギャップが形成できない。
【００１０】
さらに、層間絶縁膜として低誘電率材料を用いた場合、エッチングにより層間絶縁膜に配線溝を形成する際、通常、層間絶縁膜とその下層とのエッチング液に対する選択比に差がないことが多く、層間絶縁膜とその下層との間にエッチングストッパ膜を設ける必要がある。エッチングストッパ膜を設けると、層間の密着性が悪くなったり、せっかく層間絶縁膜として低誘電率材料を用いた場合であっても、配線間の寄生容量が増加してしまうという問題があった。
【００１１】
本発明は上記事情を踏まえてなされたものであり、配線間の容量を低減させた半導体装置を製造する技術を提供することを目的とする。本発明の別の目的は、配線間の容量を低減させた半導体装置の製造における工程数を減らして、製造工程を簡略化する技術を提供することである。本発明のまた別の目的は、半導体装置を安定的に製造する技術を提供することである。
【００１２】
【課題を解決するための手段】
本発明によれば、半導体基板上に、第一の絶縁膜を形成する工程と、第一の絶縁膜に、溝部を形成する工程と、半導体基板上の全面に、溝部を埋め込むように第二の絶縁膜を形成する工程と、第二の絶縁膜を選択的に除去し、溝部の直上を除く領域に複数の配線溝を形成する工程と、配線溝を埋め込むように金属膜を形成する工程と、配線溝外部に形成された金属膜を除去することにより複数の配線を形成する工程と、溝部上の第二の絶縁膜を溝状に除去し、溝部を含むエアギャップ形成用溝を形成する工程と、エアギャップ形成用溝内に空洞を形成するように、半導体基板上の全面に第三の絶縁膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【００１３】
このように溝部を予め形成しておくことにより、エアギャップの形状を精度よく略均一にすることができる。これにより、配線間の容量を低減させた半導体装置を安定的に製造することができる。ここで、溝部の直上を除く領域とは、溝部の直上を除く少なくとも一部の領域とすることができる。
【００１４】
本発明の半導体装置の製造方法において、エアギャップ形成用溝を形成する工程において、隣接する配線の間の領域全体にわたって第二の絶縁膜を除去することができる。このようにすれば、配線の間の領域全体にわたって、エアギャップ形成用溝が形成されるので、配線間の容量をより低減させることができる。
【００１５】
本発明の半導体装置の製造方法において、溝部を形成する工程において、溝部とともに、第一の絶縁膜の溝部が形成された領域とは異なる領域に複数のビアホールを形成することができ、配線溝を形成する工程において、配線溝をビアホールに接続して設けることができ、金属膜を形成する工程において、配線溝とともにビアホールをも埋め込むように金属膜を形成することを特徴とする半導体装置の製造方法
【００１６】
このように、ビアホールとともに溝部を形成すれば、フォトレジスト等マスクを用いた処理を減らすことができ、半導体装置の製造方法における工程数を大幅に低減して製造工程を簡略化することができる。
【００１７】
本発明の半導体装置の製造方法において、エアギャップ形成用溝を形成する工程において、エアギャップ形成用溝は、ビアおよび配線の厚さの合計と略等しい厚さに形成することができる。
【００１８】
このようなエアギャップ形成用溝を形成することにより、エアギャップの形状を精度よく略均一にすることができる。これにより、配線間の容量を低減させた半導体装置を安定的に製造することができる。
【００１９】
本発明の半導体装置の製造方法において、エアギャップ形成用溝を形成する工程において、エアギャップ形成用溝は、側壁が溝部の底面に対して略垂直となるように形成することができる。
【００２０】
このようなエアギャップ形成用溝を形成することにより、エアギャップの形状を精度よく略均一にすることができる。これにより、配線間の容量を低減させた半導体装置を安定的に製造することができる。
【００２１】
本発明の半導体装置の製造方法において、金属膜は銅を含有することができ、金属膜を形成する工程の前に、ビアホールおよび配線溝の内面を覆うバリアメタル膜を形成する工程をさらに含むことができ、配線は、金属膜およびバリアメタル膜により構成されてよく、金属膜を除去する工程において、配線溝外部に形成されたバリアメタル膜をも除去することができる。
【００２２】
本発明の半導体装置の製造方法において、エアギャップ形成用溝を形成する工程において、溝部の形成された領域に沿って第二の絶縁膜を溝状に除去することができる。
【００２３】
ここで、第二の絶縁膜は、マスクを用いて除去することができる。この場合、マスクとしてフォトレジスト膜を用いることができる。このようにすれば、溝部の形成された領域に沿って溝部の直上にエアギャップ形成用溝を設けることができる。これにより、エアギャップの形状を精度よく略均一にすることができる。
【００２４】
本発明の半導体装置の製造方法において、エアギャップ形成用溝を形成する工程において、マスクを形成することなく第二の絶縁膜を金属膜に対して選択的に除去するエッチング液を用いて除去することができる。ここで、第二の絶縁膜としては、たとえばポリイミド、とくに感光性のポリイミドを用いることができる。この場合、エッチング液としては、たとえばヒドラジンを用いることができる。これにより、マスクを用いることなく、第二の絶縁膜のみを選択的に除去することができる。そのため、溝を形成する工程において、底面に対して側壁が略垂直な溝を形成することができ、従来問題となっていた工程数の増加、配線へのダメージを防ぐことができる。また、従来において、図５を参照して説明したオーバーエッチングやアンダーエッチングの問題も解決することができ、均一なエアギャップを形成することができる。
【００２５】
本発明の半導体装置の製造方法において、第三の絶縁膜は、低誘電率材料により構成することができる。ここで、低誘電率材料とは、比誘電率が３．６以下の材料とすることができる。
【００２６】
低誘電率材料としては、梯子型水素化シロキサン等のラダーオキサイドを含む膜を用いることができる。梯子型水素化シロキサンとは梯子型の分子構造を有するポリマーのことであり、配線遅延防止の観点からは、とくに比誘電率が２．９以下のものが好ましく、また膜密度が低いものが好ましい。こうした膜材料の具体例としてＬ−Ｏx（商標）等を例示することができる。また、低誘電率材料としては、この他に、たとえば、ＨＳＱ（ハイドロジェンシルセスキオキサン）、ＭＳＱ（メチルシルセスキオキサン）、またはＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）等のポリオルガノシロキサン、ポリアリールエーテル（ＰＡＥ）、ジビニルシロキサン−ビス−ベンゾシクロブテン（ＢＣＢ）、またはＳｉｌｋ（登録商標）等の芳香族含有有機材料、ＳＯＧ(ｓｐｉｎ ｏｎ ｇｌａｓｓ)、ＦＯＸ(ｆｌｏｗａｂｌｅ ｏｘｉｄｅ)、パリレン、サイトップ、またはＢＣＢ（Ｂｅｎｓｏｃｙｃｌｏｂｕｔｅｎｅ）等種々のものを用いることができる。これにより、配線間の容量をよりいっそう低減することができる。
【００３３】
【発明の実施の形態】
（第一の実施の形態）
図１から図３は、本発明の第一の実施の形態における半導体装置の製造方法を示す工程図である。以下、デュアルダマシン法で多層配線構造を形成する工程を説明する。
【００３４】
まず、半導体基板１００上に第一の絶縁膜１０２（たとえば膜厚８００ｎｍ）を形成する。第一の絶縁膜１０２は、たとえばシリコン酸化膜により構成することができる。なお、第一の絶縁膜１０２は、いわゆる低誘電率材料により構成することもできる。低誘電率材料としては、様々なものを用いることができるが、詳細には第二の実施の形態において後述する。
【００３５】
つづいて、第一の絶縁膜１０２に、ビアホール１０４（たとえば１μｍ径）および第一のエアギャップ形成用溝１０６（たとえば１．１２μｍ径）を形成する（図１（ａ））。ビアホール１０４および第一のエアギャップ形成用溝１０６は、たとえば、所望の位置にパターニングされたたとえばフォトレジスト膜等のマスク（不図示）を用いてドライエッチングにより形成することができる。このとき、フォトレジスト膜にはビアホール１０４および第一のエアギャップ形成用溝１０６が互いに接触しないようなパターンが形成される。
【００３６】
次に、ビアホール１０４および第一のエアギャップ形成用溝１０６を埋め込むように、半導体基板１００上に第二の絶縁膜１０８（たとえば第一の絶縁膜１０２上の平坦部の膜厚約８００ｎｍ）を形成する（図１（ｂ））。第二の絶縁膜１０８には、後述するように配線溝が形成されるため、第二の絶縁膜１０８の膜厚は、配線の厚さを考慮して設定されるのが好ましい。ここで、第二の絶縁膜１０８は、配線形成後のエッチングにて除去可能な材料により構成することができ、たとえばポリイミドにより構成することができる。第二の絶縁膜１０８は、感光性ポリイミドにより構成することができる。
【００３７】
その後、第二の絶縁膜１０８上に、図１（ａ）において第一のエアギャップ形成用溝１０６が形成された領域に対応する位置にパターニングされたマスク１１０を形成する（図１（ｃ））。ここで、マスク１１０としては、一般的なフォトレジスト膜を用いることができる。また、他の例において、マスク１１０を設けることなく、第二の絶縁膜１０８をマスクとして用いることもできる。
【００３８】
つづいて、マスク１１０により、第二の絶縁膜１０８を部分的に除去する。第二の絶縁膜１０８は、ドライエッチングやウェットエッチングにより除去することができる。これにより、ビアホール１０４に埋め込まれていた第二の絶縁膜１０８が除去されるとともに、ビアホール１０４に接続して設けられた配線溝１１３（たとえば幅１．１２μｍ）が形成される。また同時に、犠牲膜１１２が形成される（図２（ａ））。ここで、配線溝１１３の側壁は、犠牲膜１１２により構成される。第二の絶縁膜１０８として感光性ポリイミド用いた場合、第二の絶縁膜１０８を露光、現像することにより、ビアホール１０４に埋め込まれた第二の絶縁膜１０８の除去および配線溝１１３の形成を行うことができ、この場合、第二の絶縁膜１０８を例えば１５０℃程度で焼きしめる。
【００３９】
次に、マスク１１０を除去する（図２（ｂ））。その後、半導体基板１００上全面にビアホール１０４および配線溝１１３の内面を覆うバリアメタル膜１１４を形成する（図２（ｃ））。本実施の形態におけるバリアメタル膜１１４は、例えばＴｉ、Ｗ、Ｔａ等の高融点金属を含む。好ましいバリアメタル膜１１４としては、例えば、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ等が例示される。とくに、ＴａＮおよびＴａが積層したタンタル系バリアメタルが好ましく用いられる。たとえば、バリアメタル膜１１４としてＴａ／ＴａＮを用いた場合、膜厚は約２０ｎｍ／２０ｎｍとすることができる。バリアメタル膜１１４は、スパッタリング法、ＣＶＤ等の方法によって形成することができる。
【００４０】
つづいて、ビアホール１０４および配線溝１１３を埋め込むように、金属膜１１６が形成される（図２（ｄ））。ここで、金属膜１１６は、銅を主成分として構成することができる。金属膜１１６は、たとえばめっき法により、以下のようにして形成することができる。まず、銅めっきを成長させるための銅からなるシード銅膜をスパッタリング法により堆積する。次に、基板を液温約２５℃の硫酸銅水溶液に浸漬し、電解めっき法により金属膜１１６を形成する。
【００４１】
その後、たとえば２００℃以上５００℃以下の温度で３０分程度のアニール処理を行うこともできる。これにより、金属膜１１６中のグレインを大きくすることができ、金属膜１１６のストレスマイグレーション耐性を高めることができるとともに、金属膜１１６の抵抗値を低くすることができる。
【００４２】
つづいて、配線溝１１３外部に成膜された不要なバリアメタル膜１１４および金属膜１１６を化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）により除去して平坦化し、ビアホール１０４および配線溝１１３内部にのみバリアメタル膜１１４および金属膜１１６を残すようにして配線１１８を形成する（図２（ｅ））。このようにして、デュアルダマシン法により、ビア１１９および配線１１８が同時に形成される。
【００４３】
その後、犠牲膜１１２をたとえばヒドラジン等のエッチング液を用いたウェットエッチングにより選択的にエッチングして除去すると、ビア１１９が形成された膜および配線１１８が形成された膜にまたがって、側壁が第一のエアギャップ形成用溝１０６（図１参照）の底面に対して略垂直な第二のエアギャップ形成用溝１２０が形成される（図３（ａ））。本実施の形態において、犠牲膜１１２は、ウェットエッチングにおいて、エッチング液に対する選択比が金属膜１１６とは異なる材料により構成するのが好ましい。このようにすることにより、マスクを用いることなく、底面に対して側壁が略垂直な第二のエアギャップ形成用溝１２０を形成することができる。これにより、従来問題となっていた工程数の増加、配線へのダメージを防ぐことができる。また、従来において、図５を参照して説明したオーバーエッチングやアンダーエッチングの問題も解決することができ、均一なエアギャップを形成することができる。
【００４４】
次に、埋設性の低い条件にて、第二のエアギャップ形成用溝１２０の上部のみが塞がるように、半導体基板１００上全面に第三の絶縁膜１２２を形成する。これにより、ビア１１９が形成された膜および配線１１８が形成された膜にまたがって、エアギャップ１２４が形成される（図３（ｂ））。ここで、第三の絶縁膜１２２は、プラズマＣＶＤ法により、たとえばＳｉＨ４、Ｏ２、Ａｒガス等を用いて行うことができる。埋設性の低い条件は、たとえば、印加するバイアス電圧を低くし、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）パワーを落として埋設性を減少させることにより実現できる。第三の絶縁膜１２２もまた、いわゆる低誘電率材料により構成することができる。低誘電率材料については、第二の実施の形態において後述する。
【００４５】
その後、第三の絶縁膜１２２をＣＭＰにより所望の厚さ（たとえば２００ｎｍ）に除去および平坦化して、上述した工程を繰り返すことにより、配線間にエアギャップ１２４が形成された多層配線構造を形成することができる。
【００４６】
以上の第一の実施の形態で説明したようにして、配線１１８間にエアギャップ１２４を形成することにより、たとえば配線間の層間絶縁膜としてシリコン酸化膜を用いた場合に比べて隣接配線間容量が約２０〜２５％低減されることが確認された。
【００４７】
以上の本発明の実施の形態における半導体装置の製造方法により、配線間にエアギャップを形成する場合に、第二のエアギャップ形成用溝作成のためにわざわざフォトレジスト工程を追加する必要がないため、工程を簡略化することができる。また、第一のエアギャップ形成用溝１０６が形成された領域に対応する位置にパターニングされたマスク１１０を用いることにより、配線が形成された層とビアが形成された層にまたがってエアギャップ１２４を形成することができる。また、本実施の形態において、第二のエアギャップ形成用溝１２０の下方部分はビアホール１０４形成時に同時にドライエッチングにより形成されているため、第二のエアギャップ形成用溝１２０の側壁を第一のエアギャップ形成用溝１０６の底面に対して略垂直形状とすることができる。これにより、エアギャップ１２４の形状のばらつきを小さくすることができ、半導体装置を安定的に製造することができる。さらに、マスクを用いることなく犠牲膜１１２を除去することができるので、これによっても半導体装置の製造工程を簡略化することができる。
【００４８】
（第二の実施の形態）
図４は、本発明の第二の実施の形態における半導体装置の製造方法の一部を示す工程図である。
本実施の形態においても、第一の実施の形態において図１および図２を参照して説明したのと同様にして、配線１１８、ビア１１９および犠牲膜１１２を形成する。その後、第一の実施の形態と同様、犠牲膜１１２をたとえばヒドラジンを用いたウェットエッチングにて選択的にエッチングして除去し、ビア１１９が形成された膜および配線１１８が形成された膜にまたがって、側壁が第一のエアギャップ形成用溝１０６（図１参照）の底面に対して略垂直な第二のエアギャップ形成用溝１２０を形成する（図４（ａ））。
【００４９】
本実施の形態においては、第二のエアギャップ形成用溝１２０の内部が埋まるように、半導体基板１００上全面に第三の絶縁膜１２２を形成する（図４（ｂ））。ここで、第三の絶縁膜１２２は、第一の実施の形態においても上述した、いわゆる低誘電率材料により構成することができる。低誘電率材料としては、梯子型水素化シロキサン等のラダーオキサイドを含む膜とすることが好ましい。梯子型水素化シロキサンとは梯子型の分子構造を有するポリマーのことであり、配線遅延防止の観点から比誘電率２．９以下のものが好ましく、また膜密度が低いものが好ましい。こうした膜材料の具体例としてＬ−Ｏx（商標）等を例示することができる。また、低誘電率材料としては、この他に、たとえば、ＨＳＱ（ハイドロジェンシルセスキオキサン）、ＭＳＱ（メチルシルセスキオキサン）、またはＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）等のポリオルガノシロキサン、ポリアリールエーテル（ＰＡＥ）、ジビニルシロキサン−ビス−ベンゾシクロブテン（ＢＣＢ）、またはＳｉｌｋ（登録商標）等の芳香族含有有機材料、ＳＯＧ(ｓｐｉｎ ｏｎ ｇｌａｓｓ)、ＦＯＸ(ｆｌｏｗａｂｌｅ ｏｘｉｄｅ)、パリレン、サイトップ、またはＢＣＢ（Ｂｅｎｓｏｃｙｃｌｏｂｕｔｅｎｅ）等種々のものを用いることができる。
【００５０】
これにより、ビア１１９が形成された膜および配線１１８が形成された膜にまたがって、低誘電率材料により構成された層間絶縁膜１２６が形成される（図３（ｃ））。以上の工程を繰り返すことにより、配線間に層間絶縁膜１２６が形成された多層配線構造を形成することができる。
【００５１】
以上の本発明の実施の形態における半導体装置の製造方法により、犠牲膜１１２を形成して配線１１８を形成した後に犠牲膜１１２を除去して低誘電率材料により構成された層間絶縁膜１２６を形成するので、エッチングストッパ膜を形成する必要がない。配線１１８間に低誘電率材料により構成された層間絶縁膜１２６を形成し、エッチングストッパ膜を用いない構成とすることにより隣接配線間容量を低減することができる。また、エッチングストッパ膜を用いない構成とすることにより、層（または膜）間の密着性を向上することもできる。
【００５２】
以上、本発明を実施の形態をもとに説明した。これらの実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、そうした例を説明する。
【００５３】
なお、以上の実施の形態において、デュアルダマシン法により多層配線構造を形成する工程を例として説明したが、本発明は、シングルダマシン法により多層配線構造を形成する例に適用することももちろん可能である。
【００５４】
さらに、以上の実施の形態において、各種構成要素の幅等のサイズを例示したが、本発明はこれらに限られるものではなく、加工精度を高めて、より微細な構造の半導体装置の製造にも適用できることは明らかである。
【００５５】
さらに、犠牲膜１１２を構成する材料としてポリイミドを例示したが、これに限らず、配線１１８を構成する金属膜１１６等および第一の絶縁膜１０２に対してエッチング時のエッチング液に対する選択比がとれるものであれば、どのような材料を用いることもできる。
【００５６】
【発明の効果】
本発明によれば、配線間の容量を低減させた半導体装置を製造することができる。また、本発明によれば、配線間の容量を低減させた半導体装置の製造における工程数を減らして、製造工程を簡略化することができる。本発明によれば、半導体装置を安定的に製造することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における半導体装置の製造方法を示す工程図である。
【図２】本発明の実施の形態における半導体装置の製造方法を示す工程図である。
【図３】本発明の実施の形態における半導体装置の製造方法を示す工程図である。
【図４】本発明の実施の形態における半導体装置の製造方法を示す工程図である。
【図５】従来のエアギャップを設けた半導体装置の構成を示す図である。
【符号の説明】
１００ 半導体基板
１０２ 第一の絶縁膜
１０４ ビアホール
１０６ 第一のエアギャップ形成用溝
１０８ 第二の絶縁膜
１１０ マスク
１１２ 犠牲膜
１１３ 配線溝
１１４ バリアメタル膜
１１６ 金属膜
１１８ 配線
１１９ ビア
１２０ 第二のエアギャップ形成用溝
１２２ 第三の絶縁膜
１２４ エアギャップ
１２６ 層間絶縁膜
１ 層間絶縁膜
４ バリア膜
５ 配線金属
６ 層間絶縁膜
８ エアギャップ形成用溝
９ エアギャップ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device in which a capacitance between wirings is reduced.
[0002]
[Prior art]
Conventionally, when manufacturing a semiconductor device in which a multilayer wiring structure is formed on a semiconductor substrate, a low dielectric constant material is used as an interlayer insulating film in order to reduce parasitic capacitance between wirings, or an air gap (cavity) between wirings. A method for providing such information has been developed.
[0003]
For example, Patent Document 1 discloses a manufacturing method in which an air gap is provided between wirings. Here, for example, a reverse-tapered wiring is formed on a sacrificial layer formed of PSG (Phosphorus Silicate Glass), and an air gap is formed between the wirings after the sacrificial layer is removed by dry etching or wet etching.
[0004]
Patent Document 2 describes a semiconductor device in which a cavity is formed in an insulating portion between wirings by simultaneously forming a via hole opening and an opening between wirings, and a manufacturing method thereof.
[0005]
[Patent Document 1]
Japanese Patent Laid-Open No. 2001-85519 [Patent Document 2]
Japanese Patent No. 3102382 [0006]
[Problems to be solved by the invention]
However, in the conventional method, when forming the air gap after forming the wiring, after forming a mask such as a photoresist film, the interlayer insulating film between the wiring is removed by etching to form a groove for forming the air gap. I had to. Thus, if a mask must be used to form an air gap forming groove, the number of processes will be greatly increased.
[0007]
On the other hand, if the interlayer insulating film is removed by dry etching without forming a mask, the wiring is damaged.
[0008]
Further, as shown in FIG. 5, when an interlayer insulating film (not shown) is selectively removed by wet etching without forming a mask, it is difficult to control the shape after etching, as shown in FIG. When overetching is performed as described above, the interlayer insulating film 1 in which the via hole is formed has a non-uniform shape, and there is a possibility that the interlayer insulating film 1 between the wiring posts or the wirings may be lost.
[0009]
On the other hand, when the interlayer insulating film (not shown) is selectively removed by wet etching and under etching is performed as shown in FIG. 5B, the interlayer insulating film 6 in which the air gap 9 is formed has a nonuniform taper. Even if the interlayer insulating film 6 is deposited by forming a via hole on the wiring under the condition that the shape is low and the embedding property is low, a uniform air gap cannot be formed.
[0010]
Furthermore, when a low dielectric constant material is used as an interlayer insulating film, when forming a wiring trench in the interlayer insulating film by etching, there is usually no difference in the selectivity ratio between the interlayer insulating film and the lower layer with respect to the etching solution. It is necessary to provide an etching stopper film between the interlayer insulating film and its lower layer. When the etching stopper film is provided, there is a problem that the adhesion between the layers is deteriorated or the parasitic capacitance between the wirings is increased even when a low dielectric constant material is used as the interlayer insulating film.
[0011]
The present invention has been made in view of the above circumstances, and an object thereof is to provide a technique for manufacturing a semiconductor device in which a capacitance between wirings is reduced. Another object of the present invention is to provide a technique that simplifies the manufacturing process by reducing the number of processes in manufacturing a semiconductor device in which the capacitance between wirings is reduced. Another object of the present invention is to provide a technique for stably manufacturing a semiconductor device.
[0012]
[Means for Solving the Problems]
According to the present invention, the step of forming the first insulating film on the semiconductor substrate, the step of forming the groove in the first insulating film, and the second so as to fill the groove on the entire surface of the semiconductor substrate. Forming the insulating film, selectively removing the second insulating film, forming a plurality of wiring grooves in a region other than directly above the groove, and forming a metal film so as to fill the wiring grooves And a step of forming a plurality of wirings by removing the metal film formed outside the wiring groove, and the second insulating film on the groove part is removed in a groove shape to form an air gap forming groove including the groove part. And a method of forming a third insulating film on the entire surface of the semiconductor substrate so as to form a cavity in the air gap forming groove. A method for manufacturing a semiconductor device is provided. The
[0013]
By forming the groove in this way in advance, the shape of the air gap can be made substantially uniform with high accuracy. As a result, a semiconductor device with a reduced capacitance between wirings can be stably manufactured. Here, the region excluding the portion directly above the groove can be at least a portion of the region excluding the portion directly above the groove.
[0014]
In the method for manufacturing a semiconductor device of the present invention, in the step of forming the air gap forming groove, the second insulating film can be removed over the entire region between adjacent wirings. In this way, since the air gap forming groove is formed over the entire region between the wirings, the capacitance between the wirings can be further reduced.
[0015]
In the method for manufacturing a semiconductor device of the present invention, in the step of forming the groove portion, a plurality of via holes can be formed in a region different from the region where the groove portion of the first insulating film is formed together with the groove portion. In the forming step, the wiring groove can be provided connected to the via hole, and in the step of forming the metal film, the metal film is formed so as to bury the via hole together with the wiring groove. [0016]
In this manner, if the groove is formed together with the via hole, the processing using a mask such as a photoresist can be reduced, and the number of steps in the method for manufacturing a semiconductor device can be greatly reduced and the manufacturing process can be simplified.
[0017]
In the method of manufacturing a semiconductor device of the present invention, in the step of forming the air gap forming groove, the air gap forming groove can be formed to have a thickness substantially equal to the total thickness of the via and the wiring.
[0018]
By forming such an air gap forming groove, the shape of the air gap can be made substantially uniform with high accuracy. As a result, a semiconductor device with a reduced capacitance between wirings can be stably manufactured.
[0019]
In the method for manufacturing a semiconductor device of the present invention, in the step of forming the air gap forming groove, the air gap forming groove can be formed so that the side wall is substantially perpendicular to the bottom surface of the groove portion.
[0020]
By forming such an air gap forming groove, the shape of the air gap can be made substantially uniform with high accuracy. As a result, a semiconductor device with a reduced capacitance between wirings can be stably manufactured.
[0021]
In the method for manufacturing a semiconductor device of the present invention, the metal film may contain copper, and further includes a step of forming a barrier metal film that covers the inner surface of the via hole and the wiring groove before the step of forming the metal film. The wiring may be composed of a metal film and a barrier metal film, and the barrier metal film formed outside the wiring groove can also be removed in the step of removing the metal film.
[0022]
In the method of manufacturing a semiconductor device of the present invention, in the step of forming the air gap forming groove, the second insulating film can be removed in a groove shape along the region where the groove portion is formed.
[0023]
Here, the second insulating film can be removed using a mask. In this case, a photoresist film can be used as a mask. In this way, the air gap forming groove can be provided directly above the groove along the region where the groove is formed. Thereby, the shape of the air gap can be made substantially uniform with high accuracy.
[0024]
In the method of manufacturing a semiconductor device of the present invention, in the step of forming the air gap forming groove, the second insulating film is removed using an etching solution that selectively removes the metal film without forming a mask. be able to. Here, as the second insulating film, for example, polyimide, particularly photosensitive polyimide can be used. In this case, for example, hydrazine can be used as the etching solution. Thereby, only the second insulating film can be selectively removed without using a mask. Therefore, in the step of forming the groove, the groove whose side wall is substantially perpendicular to the bottom surface can be formed, and the increase in the number of steps and damage to the wiring, which have been problems in the past, can be prevented. Further, the problem of over-etching and under-etching described with reference to FIG. 5 can be solved in the related art, and a uniform air gap can be formed.
[0025]
In the method for manufacturing a semiconductor device of the present invention, the third insulating film can be made of a low dielectric constant material. Here, the low dielectric constant material can be a material having a relative dielectric constant of 3.6 or less.
[0026]
As the low dielectric constant material, a film containing ladder oxide such as ladder-type hydrogenated siloxane can be used. Ladder-type hydrogenated siloxane is a polymer having a ladder-type molecular structure. From the viewpoint of preventing wiring delay, a specific dielectric constant of 2.9 or less is particularly preferable, and a low film density is preferable. . L-Ox (trademark) etc. can be illustrated as a specific example of such a film material. Other examples of the low dielectric constant material include polyorgano such as HSQ (hydrogen silsesquioxane), MSQ (methyl silsesquioxane), and MHSQ (methylated hydrogen silsesquioxane). Aromatic-containing organic materials such as siloxane, polyaryl ether (PAE), divinylsiloxane-bis-benzocyclobutene (BCB), or Silk®, SOG (spin on glass), FOX (flowable oxide), parylene, Various types such as CYTOP or BCB (Bencyclocyclene) can be used. Thereby, the capacity | capacitance between wiring can be reduced further.
[0033]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
1 to 3 are process diagrams showing a method of manufacturing a semiconductor device according to the first embodiment of the present invention. Hereinafter, a process of forming a multilayer wiring structure by a dual damascene method will be described.
[0034]
First, the first insulating film 102 (for example, a film thickness of 800 nm) is formed over the semiconductor substrate 100. The first insulating film 102 can be composed of, for example, a silicon oxide film. Note that the first insulating film 102 can also be formed of a so-called low dielectric constant material. Various materials can be used as the low dielectric constant material, and details will be described later in the second embodiment.
[0035]
Subsequently, a via hole 104 (for example, 1 μm diameter) and a first air gap forming groove 106 (for example, 1.12 μm diameter) are formed in the first insulating film 102 (FIG. 1A). The via hole 104 and the first air gap forming groove 106 can be formed, for example, by dry etching using a mask (not shown) such as a photoresist film patterned at a desired position. At this time, a pattern is formed in the photoresist film so that the via hole 104 and the first air gap forming groove 106 do not contact each other.
[0036]
Next, a second insulating film 108 (for example, a film thickness of a flat portion on the first insulating film 102 of about 800 nm) is formed on the semiconductor substrate 100 so as to fill the via hole 104 and the first air gap forming groove 106. Form (FIG. 1B). Since a wiring groove is formed in the second insulating film 108 as will be described later, the thickness of the second insulating film 108 is preferably set in consideration of the thickness of the wiring. Here, the second insulating film 108 can be made of a material that can be removed by etching after the wiring is formed, for example, polyimide. The second insulating film 108 can be made of photosensitive polyimide.
[0037]
Thereafter, a patterned mask 110 is formed on the second insulating film 108 at a position corresponding to the region where the first air gap forming groove 106 is formed in FIG. 1A (FIG. 1C). ). Here, a general photoresist film can be used as the mask 110. In another example, the second insulating film 108 can be used as a mask without providing the mask 110.
[0038]
Subsequently, the second insulating film 108 is partially removed by the mask 110. The second insulating film 108 can be removed by dry etching or wet etching. As a result, the second insulating film 108 embedded in the via hole 104 is removed, and a wiring trench 113 (for example, a width of 1.12 μm) provided in connection with the via hole 104 is formed. At the same time, a sacrificial film 112 is formed (FIG. 2A). Here, the sidewall of the wiring trench 113 is constituted by the sacrificial film 112. When photosensitive polyimide is used as the second insulating film 108, the second insulating film 108 is exposed and developed to remove the second insulating film 108 embedded in the via hole 104 and form the wiring trench 113. In this case, the second insulating film 108 is baked at about 150 ° C., for example.
[0039]
Next, the mask 110 is removed (FIG. 2B). Thereafter, a barrier metal film 114 is formed on the entire surface of the semiconductor substrate 100 to cover the inner surfaces of the via hole 104 and the wiring trench 113 (FIG. 2C). The barrier metal film 114 in the present embodiment includes a refractory metal such as Ti, W, or Ta. Examples of the preferable barrier metal film 114 include Ti, TiN, W, WN, Ta, TaN, and the like. In particular, a tantalum-based barrier metal in which TaN and Ta are laminated is preferably used. For example, when Ta / TaN is used as the barrier metal film 114, the film thickness can be about 20 nm / 20 nm. The barrier metal film 114 can be formed by a method such as sputtering or CVD.
[0040]
Subsequently, a metal film 116 is formed so as to fill the via hole 104 and the wiring groove 113 (FIG. 2D). Here, the metal film 116 can be composed mainly of copper. The metal film 116 can be formed as follows, for example, by plating. First, a seed copper film made of copper for growing copper plating is deposited by sputtering. Next, the substrate is immersed in an aqueous copper sulfate solution having a liquid temperature of about 25 ° C., and a metal film 116 is formed by electrolytic plating.
[0041]
Thereafter, annealing treatment can be performed at a temperature of 200 ° C. or more and 500 ° C. or less for about 30 minutes, for example. Thereby, the grain in the metal film 116 can be increased, the stress migration resistance of the metal film 116 can be increased, and the resistance value of the metal film 116 can be lowered.
[0042]
Subsequently, unnecessary barrier metal film 114 and metal film 116 formed outside the wiring trench 113 are removed by chemical mechanical polishing (CMP) and planarized, and the via hole 104 and the wiring trench 113 are formed inside. Only the barrier metal film 114 and the metal film 116 are left, and the wiring 118 is formed (FIG. 2E). In this way, the via 119 and the wiring 118 are simultaneously formed by the dual damascene method.
[0043]
Thereafter, when the sacrificial film 112 is selectively etched and removed by wet etching using an etchant such as hydrazine, the side wall is first across the film in which the via 119 is formed and the film in which the wiring 118 is formed. A second air gap forming groove 120 that is substantially perpendicular to the bottom surface of the air gap forming groove 106 (see FIG. 1) is formed (FIG. 3A). In the present embodiment, it is preferable that the sacrificial film 112 be formed of a material having a selectivity to the etchant different from that of the metal film 116 in wet etching. By doing so, the second air gap forming groove 120 whose side wall is substantially perpendicular to the bottom surface can be formed without using a mask. As a result, it is possible to prevent an increase in the number of processes and damage to the wiring, which have been problems in the past. Further, the problem of over-etching and under-etching described with reference to FIG. 5 can be solved in the related art, and a uniform air gap can be formed.
[0044]
Next, a third insulating film 122 is formed on the entire surface of the semiconductor substrate 100 so that only the upper portion of the second air gap forming groove 120 is closed under a condition of low burying property. As a result, the air gap 124 is formed across the film in which the via 119 is formed and the film in which the wiring 118 is formed (FIG. 3B). Here, the third insulating film 122 can be formed by a plasma CVD method using, for example, SiH 4 , O 2 , Ar gas, or the like. The condition with low embeddability can be realized, for example, by lowering the bias voltage to be applied and reducing the RF (Radio Frequency) power to reduce the embeddability. The third insulating film 122 can also be made of a so-called low dielectric constant material. The low dielectric constant material will be described later in the second embodiment.
[0045]
Thereafter, the third insulating film 122 is removed and planarized to a desired thickness (for example, 200 nm) by CMP, and the above-described steps are repeated to form a multilayer wiring structure in which an air gap 124 is formed between the wirings. be able to.
[0046]
As described in the first embodiment above, by forming the air gap 124 between the wirings 118, for example, the capacitance between adjacent wirings is compared with the case where a silicon oxide film is used as an interlayer insulating film between the wirings. Was reduced by about 20-25%.
[0047]
In the case of forming an air gap between wirings by the semiconductor device manufacturing method according to the above-described embodiment of the present invention, it is not necessary to add a photoresist process to create the second air gap forming groove. The process can be simplified. Further, by using the mask 110 patterned at a position corresponding to the region where the first air gap forming groove 106 is formed, the air gap 124 extends over the layer in which the wiring is formed and the layer in which the via is formed. Can be formed. In the present embodiment, the lower portion of the second air gap forming groove 120 is formed by dry etching at the same time as the via hole 104 is formed. The air gap forming groove 106 can have a substantially vertical shape with respect to the bottom surface. Thereby, the variation in the shape of the air gap 124 can be reduced, and the semiconductor device can be stably manufactured. Furthermore, since the sacrificial film 112 can be removed without using a mask, this also simplifies the manufacturing process of the semiconductor device.
[0048]
(Second embodiment)
FIG. 4 is a process diagram showing a part of the semiconductor device manufacturing method according to the second embodiment of the present invention.
Also in this embodiment, the wiring 118, the via 119, and the sacrificial film 112 are formed in the same manner as described with reference to FIGS. 1 and 2 in the first embodiment. After that, as in the first embodiment, the sacrificial film 112 is selectively removed by wet etching using, for example, hydrazine, and straddles the film in which the via 119 is formed and the film in which the wiring 118 is formed. Thus, the second air gap forming groove 120 whose side wall is substantially perpendicular to the bottom surface of the first air gap forming groove 106 (see FIG. 1) is formed (FIG. 4A).
[0049]
In the present embodiment, the third insulating film 122 is formed on the entire surface of the semiconductor substrate 100 so that the inside of the second air gap forming groove 120 is filled (FIG. 4B). Here, the third insulating film 122 can be made of the so-called low dielectric constant material described above in the first embodiment. The low dielectric constant material is preferably a film containing ladder oxide such as ladder-type hydrogen siloxane. Ladder-type siloxane hydride is a polymer having a ladder-type molecular structure, preferably having a relative dielectric constant of 2.9 or less, and preferably having a low film density, from the viewpoint of preventing wiring delay. L-Ox (trademark) etc. can be illustrated as a specific example of such a film material. Other examples of the low dielectric constant material include polyorganos such as HSQ (hydrogen silsesquioxane), MSQ (methyl silsesquioxane), and MHSQ (methylated hydrogen silsesquioxane). Aromatic-containing organic materials such as siloxane, polyaryl ether (PAE), divinylsiloxane-bis-benzocyclobutene (BCB), or Silk®, SOG (spin on glass), FOX (flowable oxide), parylene, Various types such as CYTOP or BCB (Bencyclocyclene) can be used.
[0050]
As a result, an interlayer insulating film 126 made of a low dielectric constant material is formed across the film in which the via 119 is formed and the film in which the wiring 118 is formed (FIG. 3C). By repeating the above steps, a multilayer wiring structure in which the interlayer insulating film 126 is formed between the wirings can be formed.
[0051]
According to the method for manufacturing a semiconductor device in the above embodiment of the present invention, after forming the sacrificial film 112 and forming the wiring 118, the sacrificial film 112 is removed to form the interlayer insulating film 126 made of a low dielectric constant material. Therefore, it is not necessary to form an etching stopper film. By forming the interlayer insulating film 126 made of a low dielectric constant material between the wirings 118 and using no etching stopper film, the capacitance between adjacent wirings can be reduced. Further, by adopting a configuration that does not use an etching stopper film, adhesion between layers (or films) can be improved.
[0052]
The present invention has been described based on the embodiments. It is understood by those skilled in the art that these embodiments are exemplifications, and that various modifications can be made to combinations of the respective constituent elements and processing processes, and such modifications are also within the scope of the present invention. By the way. Such an example will be described below.
[0053]
In the above embodiment, the process of forming the multilayer wiring structure by the dual damascene method has been described as an example. However, the present invention can of course be applied to an example of forming the multilayer wiring structure by the single damascene method. is there.
[0054]
Further, in the above embodiment, the sizes of various components are exemplified, but the present invention is not limited to these, and the processing accuracy is improved to manufacture a semiconductor device with a finer structure. It is clear that it can be applied.
[0055]
Furthermore, although polyimide is exemplified as a material for forming the sacrificial film 112, the present invention is not limited to this, and the metal film 116 and the like that form the wiring 118 and the first insulating film 102 can have a selection ratio with respect to the etching solution during etching. Any material can be used as long as it is.
[0056]
【The invention's effect】
According to the present invention, it is possible to manufacture a semiconductor device in which the capacitance between wirings is reduced. In addition, according to the present invention, the number of steps in manufacturing a semiconductor device with a reduced capacitance between wirings can be reduced, and the manufacturing process can be simplified. According to the present invention, a semiconductor device can be manufactured stably.
[Brief description of the drawings]
FIG. 1 is a process diagram showing a method of manufacturing a semiconductor device in an embodiment of the present invention.
FIG. 2 is a process diagram showing a method of manufacturing a semiconductor device in an embodiment of the present invention.
FIG. 3 is a process diagram showing a method of manufacturing a semiconductor device in an embodiment of the present invention.
FIG. 4 is a process diagram showing a method of manufacturing a semiconductor device in an embodiment of the present invention.
FIG. 5 is a diagram illustrating a configuration of a conventional semiconductor device provided with an air gap.
[Explanation of symbols]
100 Semiconductor substrate 102 First insulating film 104 Via hole 106 First air gap forming groove 108 Second insulating film 110 Mask 112 Sacrificial film 113 Wiring groove 114 Barrier metal film 116 Metal film 118 Wiring 119 Via 120 Second air Gap forming groove 122 Third insulating film 124 Air gap 126 Interlayer insulating film 1 Interlayer insulating film 4 Barrier film 5 Wiring metal 6 Interlayer insulating film 8 Air gap forming groove 9 Air gap

Claims (6)

半導体基板上に、第一の絶縁膜を形成する工程と、
前記第一の絶縁膜に、溝部を形成する工程と、
前記半導体基板上の全面に、前記溝部を埋め込むように第二の絶縁膜を形成する工程と、
前記第二の絶縁膜を選択的に除去し、前記溝部の直上を除く領域に複数の配線溝を形成する工程と、
前記配線溝を埋め込むように金属膜を形成する工程と、
前記配線溝外部に形成された前記金属膜を除去することにより複数の配線を形成する工程と、
前記溝部上の前記第二の絶縁膜を溝状に除去し、前記溝部を含むエアギャップ形成用溝を形成する工程と、
前記エアギャップ形成用溝内に空洞を形成するように、半導体基板上の全面に第三の絶縁膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。Forming a first insulating film on the semiconductor substrate;
Forming a groove in the first insulating film;
Forming a second insulating film on the entire surface of the semiconductor substrate so as to fill the groove;
Selectively removing the second insulating film, and forming a plurality of wiring trenches in a region other than directly above the trench portion;
Forming a metal film so as to fill the wiring trench;
Forming a plurality of wirings by removing the metal film formed outside the wiring grooves;
Removing the second insulating film on the groove portion into a groove shape, and forming an air gap forming groove including the groove portion;
Forming a third insulating film on the entire surface of the semiconductor substrate so as to form a cavity in the air gap forming groove;
A method for manufacturing a semiconductor device, comprising: 請求項１に記載の半導体装置の製造方法において、
前記エアギャップ形成用溝を形成する工程において、隣接する前記配線の間の領域全体にわたって前記第二の絶縁膜を除去することを特徴とする半導体装置の製造方法。In the manufacturing method of the semiconductor device according to claim 1,
In the step of forming the air gap formation groove, the second insulating film is removed over the entire region between the adjacent wirings. 請求項１または２に記載の半導体装置の製造方法において、
前記溝部を形成する工程において、前記溝部とともに、前記第一の絶縁膜の前記溝部が形成された領域とは異なる領域に複数のビアホールを形成し、
前記配線溝を形成する工程において、前記配線溝を前記ビアホールに接続して設け、
前記金属膜を形成する工程において、前記配線溝とともに前記ビアホールをも埋め込むように前記金属膜を形成することを特徴とする半導体装置の製造方法。In the manufacturing method of the semiconductor device according to claim 1 or 2,
In the step of forming the groove, together with the groove, a plurality of via holes are formed in a region different from the region where the groove of the first insulating film is formed,
In the step of forming the wiring groove, the wiring groove is provided connected to the via hole,
In the step of forming the metal film, the metal film is formed so as to fill the via hole together with the wiring groove. 請求項１乃至３いずれかに記載の半導体装置の製造方法において、
前記エアギャップ形成用溝を形成する工程において、前記溝部の形成された領域に沿って前記第二の絶縁膜を溝状に除去することを特徴とする半導体装置の製造方法。In the manufacturing method of the semiconductor device according to claim 1,
A method of manufacturing a semiconductor device, wherein, in the step of forming the air gap forming groove, the second insulating film is removed in a groove shape along a region where the groove portion is formed. 請求項１乃至４いずれかに記載の半導体装置の製造方法において、
前記エアギャップ形成用溝を形成する工程において、マスクを形成することなく前記絶縁膜を前記金属膜に対して選択的に除去するエッチング液を用いて前記第二の絶縁膜を除去することを特徴とする半導体装置の製造方法。In the manufacturing method of the semiconductor device according to claim 1,
In the step of forming the air gap forming groove, the second insulating film is removed using an etchant that selectively removes the insulating film from the metal film without forming a mask. A method for manufacturing a semiconductor device. 請求項１乃至５いずれかに記載の半導体装置の製造方法において、
前記第三の絶縁膜は、低誘電率材料からなることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The third insulating film, producing how a semiconductor device characterized by comprising a low dielectric constant material.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101238570B (en) * 2005-08-17 2013-01-02 富士通株式会社 Semiconductor device and making method thereof
DE102005039323B4 (en) * 2005-08-19 2009-09-03 Infineon Technologies Ag Guideway arrangement and associated production method
US7641111B2 (en) * 2005-12-29 2010-01-05 Research In Motion Limited Method and apparatus for contactless payment authentication
US7442577B1 (en) * 2006-02-14 2008-10-28 United States Of America As Represented By The Director, National Security Agency The United Method of fabricating a patterned device using sacrificial spacer layer
US7510928B2 (en) * 2006-05-05 2009-03-31 Tru-Si Technologies, Inc. Dielectric trenches, nickel/tantalum oxide structures, and chemical mechanical polishing techniques
KR100772835B1 (en) 2006-07-12 2007-11-01 동부일렉트로닉스 주식회사 A semiconductor device comprising air gap and the manufacturing method thereof
KR100829603B1 (en) * 2006-11-23 2008-05-14 삼성전자주식회사 Method of manufacturing a semiconductor device having an air-gap
US7879683B2 (en) * 2007-10-09 2011-02-01 Applied Materials, Inc. Methods and apparatus of creating airgap in dielectric layers for the reduction of RC delay
JP2009194286A (en) * 2008-02-18 2009-08-27 Panasonic Corp Semiconductor device and method of manufacturing the same
JP5342811B2 (en) * 2008-06-09 2013-11-13 東京エレクトロン株式会社 Manufacturing method of semiconductor device
US7927964B2 (en) * 2008-11-13 2011-04-19 Micron Technology, Inc. Methods of forming electrically insulative materials, methods of forming low k dielectric regions, and methods of forming semiconductor constructions
US8456009B2 (en) 2010-02-18 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having an air-gap region and a method of manufacturing the same
US8896120B2 (en) * 2010-04-27 2014-11-25 International Business Machines Corporation Structures and methods for air gap integration
JP5696679B2 (en) * 2012-03-23 2015-04-08 富士通株式会社 Semiconductor device
CN103021935A (en) * 2012-12-24 2013-04-03 上海集成电路研发中心有限公司 Formation method of local air gaps
CN106537576B (en) 2014-04-01 2019-08-27 应用材料公司 Integrated metal separation pad and air gap interconnect
US9887128B2 (en) * 2015-12-29 2018-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for interconnection

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2962272B2 (en) * 1997-04-18 1999-10-12 日本電気株式会社 Method for manufacturing semiconductor device
JP3102382B2 (en) 1997-05-30 2000-10-23 日本電気株式会社 Semiconductor device and manufacturing method thereof
JP2000183158A (en) 1998-12-14 2000-06-30 Fujitsu Ltd Semiconductor integrated circuit device and its manufacture
JP3235581B2 (en) 1999-01-12 2001-12-04 日本電気株式会社 Semiconductor device and manufacturing method thereof
TW400633B (en) * 1999-03-19 2000-08-01 United Microelectronics Corp The manufacture method of interconnects
JP2001044358A (en) * 1999-07-28 2001-02-16 Mitsubishi Electric Corp Semiconductor device and manufacture thereof
KR100307490B1 (en) 1999-08-31 2001-11-01 한신혁 Method for reducing prostitute capacitance
US6159845A (en) * 1999-09-11 2000-12-12 United Microelectronics Corp. Method for manufacturing dielectric layer
US6406992B1 (en) * 2001-05-29 2002-06-18 United Microelectronics Corp. Fabrication method for a dual damascene structure
US6917109B2 (en) * 2002-11-15 2005-07-12 United Micorelectronics, Corp. Air gap structure and formation method for reducing undesired capacitive coupling between interconnects in an integrated circuit device

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