JP4052708B2

JP4052708B2 - Ｄｓｐ型受信装置

Info

Publication number: JP4052708B2
Application number: JP02660398A
Authority: JP
Inventors: 敏正大塚
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 1998-01-23
Filing date: 1998-01-23
Publication date: 2008-02-27
Anticipated expiration: 2018-01-23
Also published as: JPH11215019A

Description

【０００１】
【発明の属する技術分野】
本発明は、アナログ信号を受信し、その受信信号をＡ／Ｄ変換器によってディジタル信号に変換してから、フィルタリングおよび復調処理を行なうＤＳＰ型受信装置に関する。
【０００２】
【従来の技術】
電波を受信して復調する従来の受信装置では、受信した高周波信号を中間周波帯に変換し、中間周波帯で狭帯域フィルタによって目的の信号成分を選択し、選択した信号をアナログの復調回路で復調していたが、近年では、図４に示すように、中間周波帯に変換した受信信号Ａ（ｔ）をＡ／Ｄ変換器１でディジタル信号に変換し、ディジタルフィルタ２によって帯域制限をして、復調演算処理部３で復調処理を行なうＤＳＰ型受信装置が実現されている。
【０００３】
このように受信信号をディジタル信号に変換してからフィルタリングや復調処理を行なうＤＳＰ型受信装置では、Ａ／Ｄ変換器１の変換出力ビット数によって決まる入力範囲を越える信号がＡ／Ｄ変換器１に入力されないように、Ａ／Ｄ変換器１の前段側に利得可変回路４を設け、大きな振幅の信号が入力されるときに利得が低下するように制御していた。
【０００４】
【発明が解決しようとする課題】
しかしながら、このようにＡ／Ｄ変換器１の前段で受信信号に対する利得制御を行なった場合、Ａ／Ｄ変換器１のダイナミックレンジで受信装置全体のダイナミックレンジが制限されてしまうという問題があった。
【０００５】
また、ディジタルフィルタ２の帯域外の強力な信号が入力された場合に、利得制御回路４によって利得が低下し、ディジタルフィルタ２の帯域内の目的信号の振幅も低下してしまうという問題があった。
【０００６】
本発明は、この問題を解決し、Ａ／Ｄ変換器のダイナミックレンジに受信装置全体のダイナミックレンジが制限されず、また、ディジタルフィルタの帯域外の信号が帯域内の信号に影響を与えないようにしたＤＳＰ型受信装置を提供することを目的としている。
【０００７】
【課題を解決するための手段】
前記目的を達成するために、本発明の請求項１のＤＳＰ型受信装置は、
受信信号をＡ／Ｄ変換器（２４）によって所定周期でサンプリングしてディジタル信号に変換し、該ディジタル信号をディジタルフィルタ（２８）でフィルタリングして復調処理を行なうＤＳＰ型受信装置において、
前記Ａ／Ｄ変換器の前段に設けられ、制御信号によって前記受信信号に対する利得を可変できるように形成された利得可変回路（２３）と、
前記Ａ／Ｄ変換器からサンプリング毎に出力されるディジタル信号を監視し、予め設定された基準値Ｒより大きいディジタル信号が出力されたとき、または基準値−Ｒより小さいディジタル信号が前記Ａ／Ｄ変換器から出力されたときには、次のサンプリングタイミングの前までに前記利得可変回路の利得を低下させ、前記基準値Ｒより小さく、且つ、前記基準値−Ｒより大きいディジタル信号が前記Ａ／Ｄ変換器から出力されたときには、次のサンプリングタイミングの前までに前記利得可変回路の利得を上げる利得制御手段（２５）と、
前記利得制御手段による前記利得可変回路の利得変化分を補うための利得補正値を算出する利得補正値算出手段（２７）と、
前記Ａ／Ｄ変換器と前記ディジタルフィルタとの間に設けられ、前記利得制御手段により前記利得可変回路の利得が可変制御されたときに前記Ａ／Ｄ変換器から前記次のサンプリングタイミングにおいて出力されるディジタル信号を前記利得補正値算出手段によって算出された利得補正値で補正して、当該受信信号の振幅に正確に対応したディジタル信号を前記ディジタルフィルタに出力する補正演算手段（２６）とを設けている。
また、本発明の請求項２のＤＳＰ型受信装置は、
受信信号をＡ／Ｄ変換器（２４）によって所定周期でサンプリングしてディジタル信号に変換し、該ディジタル信号をディジタルフィルタ（２８）でフィルタリングして復調処理を行なうＤＳＰ型受信装置において、
前記Ａ／Ｄ変換器の前段に設けられ、制御信号によって前記受信信号に対する利得を可変できるように形成された利得可変回路（２３′）と、
前記利得制御回路に入力される前記受信信号の大きさを監視し、予め設定された基準値Ｒより大きい前記受信信号が入力されたとき、または基準値−Ｒより小さい受信信号が入力されたときには、次のサンプリングタイミングの前までに前記利得可変回路の利得を低下させ、前記基準値Ｒより小さく、且つ、前記基準値−Ｒより大きい前記受信信号が入力されたときには、次のサンプリングタイミングの前までに前記利得可変回路の利得を上げる利得制御手段（２５′）と、
前記利得制御手段による前記利得可変回路の利得変化分を補うための利得補正値を算出する利得補正値算出手段（２７′）と、
前記Ａ／Ｄ変換器と前記ディジタルフィルタとの間に設けられ、前記利得制御手段により前記利得可変回路の利得が可変制御されたときに前記Ａ／Ｄ変換器から前記次のサンプリングタイミングにおいて出力されるディジタル信号を前記利得補正値算出手段によって算出された利得補正値で補正して、当該受信信号の振幅に正確に対応したディジタル信号を前記ディジタルフィルタに出力する補正演算手段（２６）とを設けている。
また、本発明の請求項３のＤＳＰ型受信装置は、請求項１または請求項２のＤＳＰ型受信装置において、
前記利得制御手段（２５、２５′）は更に、前記利得可変回路（２３，２３′）の利得が１であるときには、それ以上には利得を上げないことを特徴としている。
また、本発明の請求項４のＤＳＰ型受信装置は、請求項１〜３のいずれかに記載のＤＳＰ型受信装置において、
前記利得制御手段は更に、前記利得可変回路の利得を低下させるときには、現在の利得に所定の割合α（０＜α＜１）を乗算した値が次の利得となるように、また、前記利得可変回路の利得を上げるときには、前記現在の利得を前記所定の割合αで除算した値が次の利得となるように、前記利得可変回路の利得を制御することを特徴としている。
また、本発明の請求項５のＤＳＰ型受信装置は、請求項１〜３のいずれかに記載のＤＳＰ型受信装置において、
前記利得制御手段は更に、前記利得可変回路の利得を低下させるときには、現在の利得に所定の変化量を減算した値が次の利得となるように、また、前記利得可変回路の利得を上げるときには、前記現在の利得を前記所定の変化量を加算した値が次の利得となるように、前記利得可変回路の利得を制御することを特徴としている。
また、本発明の請求項６のＤＳＰ型受信装置は、請求項１〜３のいずれかに記載のＤＳＰ型受信装置において、
前記利得制御手段は更に、前記利得可変回路の利得を低下させるとき又は上げるときには、前記Ａ／Ｄ変換器から出力されたディジタル信号の大きさに応じて前記利得の変化量を変えて、前記利得可変回路の利得を低下させる又は上げることを特徴としている。
【０００８】
【発明の実施の形態】
以下、図面に基づいて本発明の一実施形態を説明する。図１は、一実施形態のＤＳＰ型受信装置の構成を示すブロック図である。
【０００９】
図１において、周波数変換部２２は、アンテナ２１で受信した信号のうち、所望周波数帯の信号を所定の中間周波帯に変換し、増幅して出力する（この周波数変換は１段だけでなく複数段であってもよい）。この中間周波帯の帯域幅は、後述するディジタルフィルタ２８の帯域幅より格段に広く設定されている。
【００１０】
中間周波帯に変換された受信信号Ａ（ｔ）は、制御信号によって減衰量が可変できるプログラマブル減衰器２３に入力される。このプログラマブル減衰器２３は、この実施形態の利得可変回路を構成するものであり、その利得の最大値は例えば「１」である。なお、プログラマブル減衰器２３の代わりに制御信号によって増幅度が可変できるプルグラマブル増幅器を用いてもよい。
【００１１】
プログラマブル減衰器２３の出力信号Ｂ（ｔ）は、Ａ／Ｄ変換器２４に入力され、所定のサンプリング周期Ｔｓでサンプリングされて、ディジタル信号Ｄに変換される。なお、このＡ／Ｄ変換器２４のサンプリング周波数（＝１／Ｔｓ）は中間周波数の２倍以上に設定されている。
【００１２】
利得制御回路２５は、Ａ／Ｄ変換器２４から出力されるディジタル信号に基づいて、プログラマブル減衰器２３の利得を可変制御する。
【００１３】
即ち、利得制御回路２５は、Ａ／Ｄ変換器２４からサンプリングタイミング毎に出力されるディジタル信号Ｄを監視し、Ａ／Ｄ変換器２４から、予め設定された基準値Ｒを超える大きさのディジタル信号Ｄが出力されたとき、および基準値−Ｒより小さいディジタル信号Ｄが出力されたときには、プログラマブル減衰器２３に対する制御値Ｋを、次のサンプリングタイミングまでに、一定の割合α（０＜α＜１）で減少させて、プログラマブル減衰器２３の利得を下げる。
【００１４】
また、Ａ／Ｄ変換器２４から出力されるディジタル信号Ｄが基準値Ｒを越える範囲から基準値Ｒより小さくなったとき、および基準値−Ｒより小さい範囲から基準値−Ｒより大きくなったときには、プログラマブル減衰器２３に対する制御値Ｋを、次のサンプリングタイミングまでに一定の割合αで増加させて、プログラマブル減衰器２３の利得を上げる。なお、この利得の上げ動作は、制御値Ｋが最大値「１」に戻るまで連続的に行なう。また、基準値±Ｒは、上下限値を±ＬとするＡ／Ｄ変換器２４の入力範囲内に設定されている。
【００１５】
Ａ／Ｄ変換器２４から出力されるディジタル信号Ｄは、補正演算器２６に入力される。補正演算器２６は、Ａ／Ｄ変換器２４から出力されるディジタル信号に利得補正値算出器２７から出力される利得補正値Ｈを乗算して、その補正結果Ｄ′を出力する。
【００１６】
利得補正値算出器２７は、利得制御回路２５から出力される制御値Ｋの逆数１／Ｋを利得補正値Ｈとして算出し、Ａ／Ｄ変換器２４から次のディジタル信号が出力されるタイミングに補正演算器２６へ出力する。
【００１７】
補正演算器２６の出力Ｄ′は、ディジタルフィルタ２８に入力されて帯域制限され、復調演算処理部２９によって復調演算処理がなされる。
【００１８】
復調演算処理部２９によって復調演算処理されたディジタル信号は、Ｄ／Ａ変換器３０によってアナログ信号に変換される。
【００１９】
なお、上記した利得制御回路２５、補正演算器２６、利得補正値算出器２７、ディジタルフィルタ２８および復調演算処理部２９は、１チップ化されたディジタル信号プロセッサによって構成されている。
【００２０】
次にこの実施形態のＤＳＰ型受信装置の動作を説明する。アンテナ２１で受信された信号のうち、所望の受信信号は周波数変換部２２によって中間周波帯に変換され増幅されてプログラマブル減衰器２３に入力される。
【００２１】
図２の（ａ）に示すように、プログラマブル減衰器２３に入力される受信信号Ａ（ｔ）の瞬時電圧が基準値Ｒより小さいときには、図２の（ｂ）に示すようにプログラマブル減衰器２３の利得は最大値「１」で変化せず、受信信号は図２の（ｃ）に示すように減衰を受けずにＡ／Ｄ変換器２４に出力され、所定のサンプリング周期Ｔｓでサンプリングされて図２の（ｄ）のようにディジタル信号Ｖ１に変換される。
【００２２】
このディジタル信号Ｖ１は補正乗算器２６に入力されるが、このときの利得補正値Ｈは図２の（ｅ）に示すように「１」なので、補正乗算器２６からは図２の（ｆ）に示すように、ディジタル信号Ｖ１がそのまま出力される。
【００２３】
そして、受信信号Ａ（ｔ）の瞬時電圧が増加し、基準値Ｒを越えた最初のディジタル信号Ｖ２がＡ／Ｄ変換器２４から出力される。なお、このときの利得補正値Ｈは図２の（ｅ）に示すように「１」なので、補正乗算器２６からは図２の（ｆ）に示すように、ディジタル信号Ｖ１に続いてディジタル信号Ｖ２がそのまま出力される。
【００２４】
Ａ／Ｄ変換器２４から基準値Ｒを越えたディジタル信号Ｖ２が出力されると、利得制御回路２５は、次のサンプリングタイミングまでに制御値Ｋを図２の（ｂ）のように「１」からαに切り換えて、プログラマブル減衰器２３の利得を「１」からαに下げる。
【００２５】
このため、プログラマブル減衰器２３の出力信号の電圧は、図２の（ｃ）のように、鋸波状に一旦下がってから入力信号Ａ（ｔ）の増加に追従して増大する。このときプログラマブル減衰器２３から出力される信号Ｂ（ｔ）は、入力信号Ａ（ｔ）にαを乗じた大きさに減衰している。
【００２６】
そして、このα分減衰した出力信号Ｂ（ｔ）は、Ａ／Ｄ変換器２４によってサンプリングされてディジタル信号Ｖ３′に変換されるが、このディジタル信号Ｖ３′が出力されるタイミングに、利得補正値算出器２７は利得制御回路２５の制御値Ｋ＝αに基づいて図２の（ｅ）のように、利得補正値Ｈを「１」から１／αに切り換える。
【００２７】
このため、補正演算器２６の出力はＶ３′／α、即ち、元の入力信号Ａ（ｔ）の大きさＶ３に等しくなる。
【００２８】
また、このときのサンプリング値Ｖ３′が基準値Ｒを越えているので，利得制御回路２５から出力される制御値Ｋは次のサンプリングタイミングまでにαからα²に変化して、プログラマブル減衰器２３の利得がさらにα分低下する。
【００２９】
以下、同様にして、Ａ／Ｄ変換器２４の出力が基準値Ｒを越えている間は、サンプリング毎にプログラマブル減衰器２３の利得がα分ずつ低下し、この利得の低下に追従して利得補正値Ｈが１／α分ずつ増大する。
【００３０】
そして、受信信号Ａ（ｔ）の瞬時電圧がピークを越えて、Ａ／Ｄ変換器２４から基準値Ｒより低いディジタル信号Ｖ６′が出力されると、次のサンプリングタイミングまでに利得制御回路２５の制御値Ｋが１／α分だけ増加し、これに追従して利得補正値Ｈがα倍となり、補正演算器２６からは入力信号Ａ（ｔ）の電圧値Ｖ６が出力されることになる。
【００３１】
以下、プログラマブル減衰器２３の利得が１に戻るまで制御値Ｋが１／α分ずつ増加し、これに追従して利得補正値Ｈが１になるまでα倍で減少していく。
【００３２】
このため、Ａ／Ｄ変換器２４に入力される信号の振幅を、その上限値Ｌと基準値Ｒの間に制限しながら、Ａ／Ｄ変換器２４から受信信号Ａ（ｔ）の振幅に正確に対応したディジタル信号を出力させることができ、振幅制限による波形の歪みの影響がなく、受信装置全体のダイナミックレンジをＡ／Ｄ変換器２４のダイナミックレンジに制限されずに大きくすることができる。
【００３３】
また、ディジタルフィルタ２８の帯域外の大きな信号によって、利得が低下しても、Ａ／Ｄ変換器の後段でこの利得低下分を補正しているから、ディジタルフィルタ２８の帯域内の目的信号の振幅が帯域外の信号の影響をうけずに済む。
【００３４】
また、この実施形態では、Ａ／Ｄ変換器２４から出力されたディジタル信号に基づいてその前段の利得可変回路（プログラマブル減衰器２３）の利得を次のサンプリングタイミングの前までに可変し、その可変した利得に対応する利得補正値でＡ／Ｄ変換器２４から次に出力されるディジタル信号に対する利得補正を行なっているから、フィードバック制御の遅れによる歪みが発生しない。
【００３５】
なお、図２では、入力信号Ａ（ｔ）の＋側の変化について説明したが、−側の変化についても図２の上限値Ｌを下限値−Ｌ、基準値Ｒを基準値−Ｒに変えることで前記同様の動作となる。
【００３６】
【他の実施の形態】
前記実施形態では、Ａ／Ｄ変換器２４から出力されるディジタル信号の大きさに基づいて利得可変回路の利得をフィードバック制御していたが、図３に示すＤＳＰ型受信装置のように、減衰器２３′の入力信号Ａ（ｔ）の大きさが基準値±Ｒの範囲を越えたときに利得制御回路２５′が減衰器２３′の利得を低下させるように構成してもよい。なお、この場合には、入力信号Ａ（ｔ）の変化に対して減衰器２３′の利得変化が遅れないように減衰器２３′および利得制御回路２５′をアナログ回路で構成することが望ましく、利得補正値算出器２７′もアナログの制御値Ｋを受けてディジタルの利得補正値Ｈを出力するように構成する。
【００３７】
また、前記実施形態では、アンテナで受信した信号を周波数変換部によって中間周波帯に変換してからＡ／Ｄ変換していたが、受信信号の周波数が例えば長波帯や中波帯のように低い場合や、高速なＡ／Ｄ変換器およびディジタル信号プロセッサを用いる場合には、周波数変換部を省略して、アンテナで受けた信号をフィルタ回路を介して利得可変回路に入力してからＡ／Ｄ変換してもよい。
【００３８】
また、前記実施形態では、利得可変回路の利得を一定の割合で変化させ、これを補うように利得補正値を同じ割合で変化させて、Ａ／Ｄ変換器の出力に乗算していたが、利得可変回路の利得を一定値ずつ加減変化させ、これを補うように利得補正値を加減変化させて、Ａ／Ｄ変換器の出力に加算あるいは減算してもよい。また、利得の変化量を一定にせずに、ディジタル信号の大きさに応じて変化量を変えてもよい。
【００３９】
【発明の効果】
以上説明したように、本発明のＤＳＰ型受信装置は、Ａ／Ｄ変換器の前段に設けた利得可変回路の利得を利得制御手段によって制御して、Ａ／Ｄ変換器に入力される受信信号の振幅が所定レベルを越えないようにするとともに、この利得制御手段による利得可変回路の利得低下分を補うための利得補正値を利得補正値算出手段によって算出し、Ａ／Ｄ変換器とディジタルフィルタとの間に設けた補正演算手段によって、Ａ／Ｄ変換器から出力されるディジタル信号を利得補正値で補正するようにしている。
【００４０】
このため、Ａ／Ｄ変換器への入力信号の振幅を制限しながら、受信装置全体のダイナミックレンジをＡ／Ｄ変換器のダイナミックレンジに制限されずに格段に大きくすることができ、また、ディジタルフィルタの帯域外の信号による目的信号への影響も無くなる。
【図面の簡単な説明】
【図１】本発明の一実施形態の構成を示すブロック図
【図２】一実施形態の動作を説明するためのタイミング図
【図３】本発明の他の実施形態の構成を示すブロック図
【図４】従来装置の要部を示すブロック図
【符号の説明】
２３プログラマブル減衰器
２４Ａ／Ｄ変換器
２５利得制御回路
２６補正演算器
２７利得補正値算出器
２８ディジタルフィルタ
２９復調演算処理部

Claims

受信信号をＡ／Ｄ変換器（２４）によって所定周期でサンプリングしてディジタル信号に変換し、該ディジタル信号をディジタルフィルタ（２８）でフィルタリングして復調処理を行なうＤＳＰ型受信装置において、
前記Ａ／Ｄ変換器の前段に設けられ、制御信号によって前記受信信号に対する利得を可変できるように形成された利得可変回路（２３）と、
前記Ａ／Ｄ変換器からサンプリング毎に出力されるディジタル信号を監視し、予め設定された基準値Ｒより大きいディジタル信号が出力されたとき、または基準値−Ｒより小さいディジタル信号が前記Ａ／Ｄ変換器から出力されたときには、次のサンプリングタイミングの前までに前記利得可変回路の利得を低下させ、前記基準値Ｒより小さく、且つ、前記基準値−Ｒより大きいディジタル信号が前記Ａ／Ｄ変換器から出力されたときには、次のサンプリングタイミングの前までに前記利得可変回路の利得を上げる利得制御手段（２５）と、
前記利得制御手段による前記利得可変回路の利得変化分を補うための利得補正値を算出する利得補正値算出手段（２７）と、
前記Ａ／Ｄ変換器と前記ディジタルフィルタとの間に設けられ、前記利得制御手段により前記利得可変回路の利得が可変制御されたときに前記Ａ／Ｄ変換器から前記次のサンプリングタイミングにおいて出力されるディジタル信号を前記利得補正値算出手段によって算出された利得補正値で補正して、当該受信信号の振幅に正確に対応したディジタル信号を前記ディジタルフィルタに出力する補正演算手段（２６）とを設けたことを特徴とするＤＳＰ型受信装置。
受信信号をＡ／Ｄ変換器（２４）によって所定周期でサンプリングしてディジタル信号に変換し、該ディジタル信号をディジタルフィルタ（２８）でフィルタリングして復調処理を行なうＤＳＰ型受信装置において、
前記Ａ／Ｄ変換器の前段に設けられ、制御信号によって前記受信信号に対する利得を可変できるように形成された利得可変回路（２３′）と、
前記利得制御回路に入力される前記受信信号の大きさを監視し、予め設定された基準値Ｒより大きい前記受信信号が入力されたとき、または基準値−Ｒより小さい受信信号が入力されたときには、次のサンプリングタイミングの前までに前記利得可変回路の利得を低下させ、前記基準値Ｒより小さく、且つ、前記基準値−Ｒより大きい前記受信信号が入力されたときには、次のサンプリングタイミングの前までに前記利得可変回路の利得を上げる利得制御手段（２５′）と、
前記利得制御手段による前記利得可変回路の利得変化分を補うための利得補正値を算出する利得補正値算出手段（２７′）と、
前記Ａ／Ｄ変換器と前記ディジタルフィルタとの間に設けられ、前記利得制御手段により前記利得可変回路の利得が可変制御されたときに前記Ａ／Ｄ変換器から前記次のサンプリングタイミングにおいて出力されるディジタル信号を前記利得補正値算出手段によって算出された利得補正値で補正して、当該受信信号の振幅に正確に対応したディジタル信号を前記ディジタルフィルタに出力する補正演算手段（２６）とを設けたことを特徴とするＤＳＰ型受信装置。
前記利得制御手段（２５、２５′）は更に、前記利得可変回路（２３，２３′）の利得が１であるときには、それ以上には利得を上げないことを特徴とする請求項１または請求項２のＤＳＰ型受信装置。
前記利得制御手段は更に、前記利得可変回路の利得を低下させるときには、現在の利得に所定の割合α（０＜α＜１）を乗算した値が次の利得となるように、また、前記利得可変回路の利得を上げるときには、前記現在の利得を前記所定の割合αで除算した値が次の利得となるように、前記利得可変回路の利得を制御することを特徴とする請求項１〜３のいずれかに記載のＤＳＰ型受信装置。
前記利得制御手段は更に、前記利得可変回路の利得を低下させるときには、現在の利得に所定の変化量を減算した値が次の利得となるように、また、前記利得可変回路の利得を上げるときには、前記現在の利得を前記所定の変化量を加算した値が次の利得となるように、前記利得可変回路の利得を制御することを特徴とする請求項１〜３のいずれかに記載のＤＳＰ型受信装置。
前記利得制御手段は更に、前記利得可変回路の利得を低下させるとき又は上げるときには、前記Ａ／Ｄ変換器から出力されたディジタル信号の大きさに応じて前記利得の変化量を変えて、前記利得可変回路の利得を低下させる又は上げることを特徴とする請求項１〜３のいずれかに記載のＤＳＰ型受信装置。