JP4050087B2 - Error correction circuit and error correction method - Google Patents

Description

例えば第１フレームについてアクセス順序を詳しく述べると、次のようになる。

【００１４】
以上のように、インターリーブ回路１０００５では、スロット単位で深さ８のブロック・インターリーブが４８スロット分行われる。符号化率をｒとすると、上述したようにスーパーフレーム内には階層化伝送のために、ＴＣ−８ＰＳＫ（ｒ＝２／３）、ＱＰＳＫ（ｒ＝３／４、１／２）、ＢＰＳＫ（ｒ＝１／２）のデータが存在する。１フレームは４８スロットで構成され、１スーパーフレームは４８×８スロットで構成されるが、全スロットをＴＣ−８ＰＳＫ（ｒ＝２／３）で伝送した場合には４８スロット分のデータを丸々送信可能である。一方、ＱＰＳＫ（ｒ＝３／４）、ＱＰＳＫ（ｒ＝１／２）、ＢＰＳＫ（ｒ＝１／２）は、ＴＣ−８ＰＳＫ（ｒ＝２／３）と比べて、伝送効率がそれぞれ３／４、１／２、１／４に減少する。
【００１５】
１スーパーフレームの伝送時間は一定なので、図７９（ａ）に示すように、ＱＰＳＫ（ｒ＝１／２）のスロットを伝送する場合、２スロット当たり１スロットがダミー・スロットとしてインターリーブ回路１０００５に入力されることになるが、出力時には２スロット当たり１スロットの有効スロットのみが入力時の１／２の速度で読み出される。同様にして、図７９（ｂ），（ｃ）に示すように、ＱＰＳＫ（ｒ＝３／４）は４スロット当たり１スロット、ＢＰＳＫ（ｒ＝１／２）は４スロット当たり３スロットがそれぞれダミー・スロットとなる。
【００１６】
前述のように、各スロットの先頭バイト（ＭＰＥＧ同期バイト：４７ｈ）はインターリーブ後に、スーパーフレームの各種情報を含む伝送制御情報（ＴＭＣＣ：Transmission Multiplexing Configuration Control ）に置き換えられる。図８０は伝送制御情報生成回路１０００９の構成例である。本図に示すように、伝送制御情報生成回路１０００９は、制御情報発生部１００１０と、ＲＳ符号化回路１００１１と、ＴＡＢ信号挿入部１００１２と、ランダマイズ回路１００１３とを有している。
【００１７】
ＴＭＣＣは、４８スロット×８フレーム＝３８４スロット内の各スロットの先頭バイトを１スーパーフレーム分集めた３８４バイトを置き換えて、スーパーフレーム単位で生成される。ＴＭＣＣは重要な情報であるため、各フレームの先頭で主信号に先立ち、ＢＰＳＫ（ｒ＝１／２）で伝送が行われる。従って、伝送効率がＴＣ−８ＰＳＫ（ｒ＝２／３）の１／４であるため、実際に伝送されるデータは９６バイト（＝３８４バイト／４）である。
【００１８】
伝送制御情報生成回路１０００９の動作を以下に説明する。図８０において、制御情報発生部１００１０は、２つ後のスーパーフレームの伝送制御情報としてＴＭＣＣ４８バイトを発生し、ＲＳ符号化回路１００１１に出力する。また制御情報発生部１００１０は変調パラメータを図７６のバイト／シンボル変換回路１０００６、たたみ込み符号化器１０００７、及びマッピング回路１０００８に出力する。
【００１９】
図８１にＴＭＣＣ４８バイト（３８４ビット）の内容の一例を示す。ＢＳデジタル放送では、１変調波内に複数ＴＳの採用及び放送事業者による複数変調方式の運用切替を可能とするため、４８スロットからなる伝送フレーム構成、即ち１スーパーフレーム＝８フレームとなっている。これらはＭＰＥＧ２Ｓｙｓｔｅｍの制御情報に対して、放送用として新たに付加された制御情報である。各スロットの伝送モードやＴＳとの関係を明確化するための情報として、このような伝送制御情報（ＴＭＣＣ）を伝送する必要がある。さらに、ＴＭＣＣは変復調に関係する情報を伝送するための信号でもあるため、送受信制御に関する情報をここに含ませる。図８１において、バージョン情報はＴＭＣＣの内容変更を指示するもので、例えば内容を変更するたびに１ずつインクリメントされる。受信機では、この情報を監視することにより、ＴＭＣＣの内容変更のタイミングを認識することができる。
【００２０】
図８２に伝送モード／スロット情報の構成の一例を示す。伝送モードは、使用する変調方式と内符号（たたみ込み符号）との組み合わせを示す項目である。図中で割り当てスロット数は、直前の伝送モードに割り当てられる１フレームあたりのスロット数を示す（前述のダミー・スロット分を含む）。なお、使用されない伝送モードは、直後の割り当てスロット数が０であることで識別される。主信号内においては、図８２に示すように、位相数の多い変調方式、符号化率の高い内符号方式の伝送モード順にスロットへ配置される。
【００２１】
図８３に相対ＴＳ／スロット情報の構成の一例を示す。１変調波内で複数ＴＳを伝送するため、各ＴＳが伝送フレーム内のどのスロットに配置されているかを明示する必要がある。ＭＰＥＧ２Ｓｙｓｔｅｍで使用されているＴＳ＿ＩＤは１６ビットであるため、そのまま使用するのは伝送効率上好ましくない。その代わりに、３ビットの相対ＴＳ／スロット情報により、各スロットで伝送されるＴＳを相対ＴＳ番号を使用して、スロット１から順に各スロット毎に示すものとする。相対ＴＳ番号を３ビットとすることにより、１変調波内で最大８ＴＳの伝送が可能である。
【００２２】
図８４に相対ＴＳ／ＴＳ対応表の構成の一例を示す。各相対ＴＳ番号に対するＴＳ＿ＩＤ（１６ビット）の対応表を持つことにより、相対ＴＳ番号の使用は変復調部のみで完結する。
【００２３】
図８５、図８６にそれぞれ、送受信制御情報、拡張情報の構成の一例を示す。送受信制御情報では、緊急警報放送における受信機起動制御のための信号や、アップリンク局切替のための制御信号を伝送する。また、拡張情報は将来のＴＭＣＣ拡張のために使用するフィールドである。
【００２４】
以上に示すＴＭＣＣ４８バイトが図８０の制御情報発生部１００１０から出力されると、ＲＳ符号化回路１００１１はＲＳ（６４、４８）の符号化を行い、ＴＭＣＣ４８バイトに対して１６バイトのパリティを付加して出力する。ＴＡＢ信号挿入部１００１２は、図８７に示すように、ＲＳ符号化された６４バイトのデータ系列をそれぞれ８フレーム分に分割し、分割した８バイトの前と後に２バイトずつのＴＡＢ信号を挿入して、１スーパーフレームあたり９６バイト（１フレームあたり１２バイト）のＴＭＣＣをランダマイズ回路１００１３に出力する。ここで、ＴＡＢ信号の内、Ｗ１（＝ 1B95h）はフレーム同期用、Ｗ２（＝ A340h）はスーパーフレーム識別用である。ＴＡＢ信号について以降の説明では、たたみ込み符号化前の信号を大文字Ｗで表記し、たたみ込み符号化後の信号を小文字ｗで表記する。
【００２５】
図８０のランダマイズ回路１００１３は、ＴＡＢ信号挿入部１００１２から出力されたデータ系列に対して、ＴＭＣＣ１スーパーフレーム分（９６バイト）の周期でランダマイズを行い、図７６のバイト／シンボル変換回路１０００６に出力する。ランダマイズ回路１０００４のＰＮ発生器は、図８８に示すように各スーパーフレームの第１フレームの３バイト目でリセットされ、入力データと乗算が行われる。但し、各ＴＡＢ信号（Ｗ１、Ｗ２、Ｗ３）の期間フリーランとして、データへの乗算は行われない。
【００２６】
以上のように、伝送制御情報生成回路１０００９は、１スーパーフレームあたり９６バイトのＴＭＣＣをバイト／シンボル変換回路１０００６に出力するとともに、スーパーフレーム内のデータ系列の変調パラメータ（位相数、符号化率）を図７６のバイト／シンボル変換回路１０００６、たたみ込み符号化器１０００７、及びマッピング回路１０００８に出力する。
【００２７】
伝送制御情報生成回路１０００９から出力される１フレームあたり１２バイトのＴＭＣＣと、インターリーブ回路１０００５から出力される１フレームあたりＴＣ−８ＰＳＫ換算で２０３×４８バイトの主信号は、図８７に示すスーパーフレーム構造でバイト／シンボル変換回路１０００６に入力される。即ち、各フレームの先頭１２バイトがＴＭＣＣであり、続く２０３×４８バイトが主信号であり、８フレーム集まって１スーパーフレームの構造を取る。なお、図８９に示すように、主信号は各フレームにおいて、変調多値数（位相数）の大きいものから順に並んでいる。但し、ＱＰＳＫについては符号化率ｒ＝３／４→ｒ＝１／２のように符号化率の高い方から並んでいる。
【００２８】
バイト／シンボル変換回路１０００６は、伝送制御情報生成回路１０００９から出力される変調パラメータに従って、入力されるスーパーフレーム構造のバイトデータ系列を、図９０に示すように、各位相数・符号化率に対応するシンボルデータ系列に変換する。なお、図９０に示すシンボル出力はＴＣ−８ＰＳＫ（ｒ＝２／３）が並列２ビット、ＱＰＳＫ（ｒ＝３／４、１／２）、ＢＰＳＫ（ｒ＝１／２）が１ビットである。
【００２９】
バイト／シンボル変換回路１０００６から出力されるスーパーフレーム構造のシンボルデータ系列は、たたみ込み符号化器１０００７に入力される。図９１はたたみ込み符号化器１０００７の構成例を示すブロック図である。このたたみ込み符号化器１０００７は、点線部で示すたたみ込み回路１００１４と、パンクチャド・Ｐ／Ｓ（Parallel to Serial）回路１００１５とからなる。
【００３０】
たたみ込み回路１００１４にシンボルデータ系列Ｄ[2:1] が入力されると、たたみ込み回路１００１４がＬＳＢのＤ[1] ＝Ｄ１を拘束長７、符号化率１／２でたたみ込み符号化を行って、２ビットのシンボルＣ１，Ｃ０をパンクチャド・Ｐ／Ｓ回路１００１５に出力する。また、シンボルデータ系列のＭＳＢのＤ[2] ＝Ｄ２についてはたたみ込み符号化せずに、符号化シンボル（Ｃ２、Ｃ１、Ｃ０）のＭＳＢであるＣ２をパンクチャド・Ｐ／Ｓ回路１００１５に出力する。
【００３１】
パンクチャド・Ｐ／Ｓ回路１００１５は、伝送制御情報生成回路１０００９から出力される変調パラメータに従って、図９２〜図９５に示すようにパンクチャド処理とＰ／Ｓ変換とを行い、各位相数・符号化率に対応する符号化シンボルデータをマッピング回路１０００８に出力する。但し、ＴＣ−８ＰＳＫ（ｒ＝２／３）とＱＰＳＫ（ｒ＝１／２）では何も処理しない。このように異なる変調方式（位相数）及び符号化率を越えて、１つのたたみ込み回路１００１４で連続的にシンボルデータ系列のたたみ込み符号化が行われる。
【００３２】
図９２はＴＣ−８ＰＳＫ（ｒ＝２／３）の場合の動作例を示す。この場合、たたみ込み符号化器１０００７に入力されたシンボルデータＤ[2:1] は、ＬＳＢのＤ[1] がたたみ込み回路１００１４でたたみ込み符号化が行われて２ビットの符号化シンボルＣ１，Ｃ０となる。またＭＳＢのＤ[2] はたたみ込み符号化されずに符号化シンボルのＭＳＢのＣ２となる。これらのシンボルＣ０〜Ｃ２はパンクチャド・Ｐ／Ｓ回路１００１５に出力される。パンクチャド・Ｐ／Ｓ回路１００１５は、何の処理もせずに１シンボル＝３ビットの８ＰＳＫシンボルデータＣ２、Ｃ１、Ｃ０をマッピング回路１０００８に出力する。この場合、たたみ込み符号化器１０００７に入力された１シンボル（２ビット）が符号化され、１シンボル（３ビット）が出力される。従って、たたみ込み符号化器１０００７全体として、符号化率はｒ＝２／３となる。
【００３３】
図９３はＱＰＳＫ（ｒ＝３／４）の場合の動作例を示す。たたみ込み符号化器１０００７に入力されたシンボルデータＤ[2:1] （但し、ＭＳＢのＤ[2] は無効）は、ＬＳＢのＤ[1] がたたみ込み回路１００１４でたたみ込み符号化が行われてＣ１，Ｃ０の２ビットになり、パンクチャド・Ｐ／Ｓ回路１００１５に出力される。パンクチャド・Ｐ／Ｓ回路１００１５では図９３に示すように、３シンボル＝６ビットのデータより規則的に２ビットを廃棄処理、即ちパンクチャド処理し、残りの４ビットのデータより１シンボル＝２ビットのＱＰＳＫシンボルデータＣ１，Ｃ０を生成し、マッピング回路１０００８に出力する。なおＭＳＢのシンボルＣ２は無効する。この場合、たたみ込み符号化器１０００７に入力された３シンボル（３ビット）が符号化され、２シンボル（４ビット）が出力される。従って、たたみ込み符号化器１０００７全体として、符号化率はｒ＝３／４となる。
【００３４】
図９４はＱＰＳＫ（ｒ＝１／２）の場合の動作例を示す。たたみ込み符号化器１０００７に入力されたシンボルデータＤ[2:1] （但し、ＭＳＢのＤ[2] は無効）は、ＬＳＢのＤ[1] がたたみ込み回路１００１４でたたみ込み符号化が行われてＣ1 ，Ｃ０の２ビットになり、パンクチャド・Ｐ／Ｓ回路１００１５に出力される。パンクチャド・Ｐ／Ｓ回路１００１５は何の処理もせずに、１シンボル＝２ビットのＱＰＳＫシンボルデータＣ１，Ｃ０をマッピング回路１０００８に出力する。但しＭＳＢのシンボルＣ２を無効とする。この場合、たたみ込み符号化器１０００７に入力された１シンボル（１ビット）が符号化され、１シンボル（２ビット）が出力される。従って、たたみ込み符号化器１０００７全体として、符号化率はｒ＝１／２となる。
【００３５】
図９５はＢＰＳＫ（ｒ＝１／２）の場合の動作例を示す。たたみ込み符号化器１０００７に入力されたシンボルデータＤ[2:1] （但し、ＭＳＢのＤ[2] は無効）は、ＬＳＢのＤ[1] がたたみ込み回路１００１４でたたみ込み符号化が行われてＣ１，Ｃ０の２ビットになり、パンクチャド・Ｐ／Ｓ回路１００１５に出力される。パンクチャド・Ｐ／Ｓ回路１００１５は図９５に示すように、各シンボルＣ１，Ｃ０の２ビットのＰ／Ｓ変換を行い、Ｃ０→Ｃ１の順に１シンボル＝１ビットのＢＰＳＫシンボルデータ（Ｃ０／Ｃ１）をマッピング回路１０００８に出力する。但しＭＳＢより２ビットは無効とする。この場合、たたみ込み符号化器１０００７に入力された１シンボル（１ビット）が符号化され、２シンボル（２ビット）が出力される。従って、たたみ込み符号化器１０００７全体として、符号化率はｒ＝１／２となる。
【００３６】
図９２〜図９５に示すように、たたみ込み符号化器１０００７から出力されるシンボルデータは、一定のシンボル速度で図７６のマッピング回路１０００８に出力される。マッピング回路１０００８は、伝送制御情報生成回路１０００９から出力される変調パラメータに従って、図９６に示すようにＢＰＳＫ、ＱＰＳＫ、ＴＣ−８ＰＳＫのマッピングを夫々行い、マッピングされたＩ（In-Phase）軸、Ｑ（Quadrature Phase）軸のデータを、図示しない直交変調器に出力する。
【００３７】
以上に説明した誤り訂正符号化装置１０００１の入力から出力までの信号の流れを１フレームあたりでまとめると、図９７のようになる。ここではＴＳ１とＴＳ２の２種類のＴＳを１つの変調波で伝送するものとし、１フレーム（４８スロット）あたり、

を伝送するものとする。
【００３８】
図９７（ａ）に示すようなＴＳ１とＴＳ２が図７６の誤り訂正符号化装置１０００１に入力されると、ＴＳ多重回路１０００２は２つのＴＳを多重化する。そしてＲＳ符号化回路１０００３がＲＳ（２０４，１８８）符号化を行う。そしてランダマイズ回路１０００４がランダマイズを行い、図９７（ｂ）に示すように１フレームあたり４８スロット（１スロット＝２０４バイト）のデータ系列を出力する。但し、４８スロットの内、斜線の４スロットはダミー・スロットである。ここで、データ系列は変調多値数（位相数）の大きいものから順に並べ、ＱＰＳＫについては符号化率ｒ＝３／４→ｒ＝１／２のように符号化率の高い方から並べる。
【００３９】
インターリーブ回路１０００５は、各スロットの内の先頭バイト（ＭＰＥＧ同期バイト：４７ｈ）を除いた２０３バイトについて、前述のようにスロット毎にスーパーフレーム方向に、深さ８のブロック・インターリーブを行う。また、伝送制御情報生成回路１０００９はＴＭＣＣを生成し、各スロットの先頭バイトであるＭＰＥＧ同期バイト：４７ｈと置き換える。その結果、図９７（ｃ）に示すように、バイト／シンボル変換回路１０００６には、各フレームについてＴＡＢ信号を含むＴＭＣＣ１２バイトに続き、２０３バイト×４４スロットの主信号で構成されたバイトデータ系列が入力される。
【００４０】
バイト／シンボル変換回路１０００６は、入力されたバイトデータ系列を、各スロットの伝送モード（位相数・符号化率）に対応したシンボルデータ系列に変換する。たたみ込み符号化器１０００７は、各スロットの伝送モードに対応したたたみ込み符号化を行う。またマッピング回路１０００８は各スロットの位相数に応じたマッピングを行い、図９７（ｄ）に示すデータ系列を図示しない直交変調器に出力する。なお、図９７（ｄ）に示すように、ＴＭＣＣ１２バイト、即ち１フレームあたり９６ビットは、ＢＰＳＫ（ｒ＝１／２）の符号化が行われるため、１９２シンボル（１シンボル＝１ビット）となる。
【００４１】
また主信号において、ＴＣ−８ＰＳＫの１スロット（２０３バイト）、即ち１６２４ビットは、符号化の結果８１２シンボル（１シンボル＝３ビット）となる。ＱＰＳＫ（ｒ＝１／２）の１スロット（２０３バイト：ダミーを含めると２スロット分）、即ち１６２４ビットは、符号化の結果１６２４シンボル（１シンボル＝２ビット）となる。ＢＰＳＫ（ｒ＝１／２）の１スロット（２０３バイト：ダミーを含めると４スロット分）、即ち１６２４ビットは符号化の結果３２４８シンボル（１シンボル＝１ビット）となる。以上より、１フレームはＴＭＣＣ１９２シンボルと、主信号３８９７６シンボル（８１２×４８）とより構成される。
【００４２】
次に、以上に示した誤り訂正符号化装置１０００１で誤り訂正符号化されたデータ系列を誤り訂正復号する回路を、これまでに検討されてきた誤り訂正回路（以下、従来例の誤り訂正回路という）、として図面を参照しながら以下に説明する。
【００４３】
図９８は従来例の誤り訂正回路２０００１の構成例を示すブロック図である。この誤り訂正回路２０００１は、ビタビ復号器２０００２と、高／低階層選択信号生成回路２０００３と、シンボル／バイト変換回路２０００４と、デ・インターリーブ回路２０００５と、ＭＰＥＧ同期バイト／ダミー・スロット挿入回路２０００６と、デ・ランダマイズ回路２０００７と、ＲＳ復号回路２０００８と、速度変換回路２０００９と、伝送制御情報復号回路２００１０と、選局回路２００１１とを有している。
【００４４】
このような構成の誤り訂正回路２０００１の動作について以下に説明する。図７６の誤り訂正符号化装置１０００１で誤り訂正符号化されたデータ系列が、図示しない直交変調器によって直交変調され、トランポンダを含む衛星伝送路を通して送信される。この信号は図示しない受信側のＰＳＫ復調器でＰＳＫ復調される。図９１で説明したたみ込み回路１００１４の拘束長は７であり、ＴＡＢ信号区間はＢＰＳＫで伝送される。このためビタビ復号前のＴＡＢ信号（ｗ１、ｗ２、ｗ３）は、図８７に示すようにそれぞれ３２シンボル（１６×２＝３２ビット）の内、先頭１２シンボル（６ビット×２）は不確定である。しかし、残りの３２−１２＝２０シンボルはｗ１（＝xxxECD28h ）、ｗ２（＝xxx0B677h ）、ｗ３（＝xxxF4988h ）のうちいずれかと確定する。ＰＳＫ復調器は、選局情報により選局が切り替えられると、まず遅延検波により復調を行い、ｗ１、ｗ２、ｗ３を検出することにより、スーパーフレーム同期と絶対位相とを検出する。検出後は同期検波を行ってＰＳＫ復調データ及びスーパーフレーム同期信号を誤り訂正回路２０００１に出力する。
【００４５】
誤り訂正回路２０００１内の伝送制御情報復号回路２００１０は、ＰＳＫ復調器より出力されたスーパーフレーム同期信号により、各フレームのＴＭＣＣ１９２シンボル区間について制御信号（伝送モード）を生成し、ビタビ復号器２０００２に出力する。ビタビ復号器２０００２は、図９７（ｄ）に示す各フレームのＴＭＣＣ１９２シンボル区間について、制御信号に従いＢＰＳＫ（ｒ＝１／２）のビタビ復号を行う。そして１９２シンボル×１／２＝９６シンボル（９６ビット）のビタビ復号データを伝送制御情報復号回路２００１０に出力する。なお、ビタビ復号器２０００２の詳細については後述する。
【００４６】
伝送制御情報復号回路２００１０の構成例を図９９に示す。この伝送制御情報復号回路２００１０は、デ・ランダマイズ回路２００１２と、シンボル／バイト変換回路２００１３と、ＲＳ復号回路２００１４と、ＴＭＣＣ解読回路２００１５とを有している。
【００４７】
伝送制御情報復号回路２００１０では、デ・ランダマイズ回路２００１２がビタビ復号器２０００２より出力される１フレームあたり９６シンボル（９６ビット）、即ち１スーパーフレームあたり７６８ビット（９６バイト）のＴＭＣＣを、図８８に示すようにＴＭＣＣ１スーパーフレーム分（９６バイト）の周期でデ・ランダマイズを行い、シンボル／バイト変換回路２００１３に出力する。図８８に示すように、デ・ランダマイズ回路２００１２内のＰＮ発生器は、図７６のランダマイズ回路１０００４と同様に、各スーパーフレーム分の第１フレームの３バイト目でリセットされ、入力データと乗算が行われる。但し、各ＴＡＢ信号（Ｗ１、Ｗ２、Ｗ３）の期間はＰＮ発生器はフリーランとして、データへの乗算は行われない。
【００４８】
図９９のシンボル／バイト変換回路２００１３は、入力された１スーパーフレームあたり７６８シンボル（７６８ビット）のデータ系列を９６バイトのバイトデータ系列に変換してＲＳ復号回路２００１４に出力する。図８７に示すように、各フレームの１２バイト中、ＴＡＢ信号（Ｗ１とＷ２又はＷ３）が前後に２バイトずつ含まれるので、正味のＴＭＣＣ信号は１フレームあたり８バイト（１スーパーフレームあたり６４バイト）である。図９９のＲＳ復号回路２００１４は、正味のＴＭＣＣ信号６４バイトに対して、ＲＳ（６４、４８）の復号を行い、４８バイトの訂正済みＴＭＣＣをＴＭＣＣ解読回路２００１５に出力する。
【００４９】
ＴＭＣＣ解読回路２００１５は、４８バイトの訂正済みＴＭＣＣの内容を図８１〜図８６に示す信号配置図と照合して解読し、伝送モード、ダミー・スロット情報などの各種伝送制御情報を出力し、ＭＰＥＧのＴＳ＿ＩＤと相対ＴＳ番号との参照などを行う。前述のように、伝送制御情報復号回路２００１０において解読を行ったＴＭＣＣは、２つ後のスーパーフレームに適用される各種伝送制御情報である。図８７に示すように、ＴＭＣＣはスーパーフレーム内の１〜８フレーム目の先頭に配置されている。伝送制御情報復号回路２００１０に８フレーム目のＴＭＣＣ（パリティ２）が入力されるまでは、ＴＭＣＣの解読は完了されない。しかしながら、８フレーム目の主信号は図８７に示すようにＴＣ−８ＰＳＫ換算で２０３×４８バイト、シンボルで換算すると図９７（ｄ）に示すように８１２×４８シンボルあり、更に１スーパーフレーム分の時間余裕があるので、この期間でＴＭＣＣの解読は十分に完了可能である。
【００５０】
さて、ＰＳＫ復調器より出力されたスーパーフレーム構造のシンボルデータ系列（Ｉ／Ｑ軸）がビタビ復号器２０００２に入力されると、ビタビ復号器２０００２はビタビ復号を行い、復号データを高／低階層選択信号生成回路２０００３と、シンボル／バイト変換回路２０００４に出力する。
【００５１】
図１００はビタビ復号器２０００２と高／低階層選択信号生成回路２０００３の構成例を示すブロック図である。下側破線部で示すビタビ復号器２０００２は、デ・パンクチャド・Ｓ／Ｐ（Serial to Parallel）回路２００１６と、点線部で示すビタビ復号化回路２００１７とを有している。ビタビ復号化回路２００１７はブランチメトリック計算回路２００１８と、ＡＣＳ（Add 、 Compare、 Select ）回路２００１９と、パスメトリックメモリ２００２０と、パスメモリ２００２１とを有している。また上側破線部で示す高／低階層選択信号生成回路２０００３は、８ＰＳＫ硬判定回路２００２２と、Ｍ段遅延回路２００２３と、ＢＥＲ（Bit Error Rate）測定回路２００２４と、たたみ込み回路２００２５とを有している。
【００５２】
ビタビ復号器２０００２にＰＳＫ復調シンボルデータ系列（Ｉ／Ｑ軸）が入力されると、デ・パンクチャド・Ｓ／Ｐ回路２００１６は、伝送制御情報復号回路２００１０から出力される伝送モードに従って、図１０１〜図１０４に示すように、各スロットの伝送モードに対応したデ・パンクチャド処理、及びＳ／Ｐ変換を行い、ビタビ復号化回路２００１７に出力する。デ・パンクチャド処理及びＳ／Ｐ変換されたデータは、図９８の伝送制御情報復号回路２００１０から出力される伝送モードに従って、ビタビ復号化回路２００１７において各スロットの伝送モードに対応したビタビ復号が行われる。そしてビタビ復号シンボルはシンボル／バイト変換回路２０００４に出力される。誤り訂正符号化装置１０００１におけるたたみ込み符号化は、図９１に示すように１つのたたみ込み回路１００１４で連続的に行われるので、図９８の誤り訂正回路２０００１におけるビタビ復号は、１つのビタビ復号器２０００２で連続的に復号可能である。
【００５３】
図１０１はＴＣ−８ＰＳＫ（ｒ＝２／３）の場合の復号動作例を示す説明図である。ビタビ復号器２０００２に入力された８ＰＳＫ復調シンボルデータ（Ｉ／Ｑ軸）は、デ・パンクチャド・Ｓ／Ｐ回路２００１６では何の処理もされず、ビタビ復号化回路２００１７にそのまま出力される。ビタビ復号化回路２００１７では、ブランチメトリック計算回路２００１８が、図９６に示す８ＰＳＫの８つの符号点とのブランチメトリック、例えばユークリッド距離を計算する。ここで計算されたブランチメトリックを基に、ＡＣＳ回路２００１９、パスメトリックメモリ２００２０、及びパスメモリ２００２１によってビタビ復号が行われる。そして１シンボル＝２ビットのビタビ復号シンボル（図９２のＤ[2:1] に対応）が、図９８のシンボル／バイト変換回路２０００４に出力される。
【００５４】
図１０２はＱＰＳＫ（ｒ＝３／４）の場合の復号動作例を示す説明図である。ビタビ復号器２０００２に入力されたＱＰＳＫ復調シンボルデータ（Ｉ／Ｑ軸）が、デ・パンクチャド・Ｓ／Ｐ回路２００１６に入力されると、図９１のパンクチャド・Ｐ／Ｓ回路１００１５でパンクチャド処理されて廃棄されたシンボルについて、デ・パンクチャド・Ｓ／Ｐ回路２００１６がヌル・シンボルを挿入し、２シンボルを３シンボルに変換する。なお、ヌル・シンボルとは、Ｑ軸上で得られた２種類の符号点の中間値、又はＩ軸上で得られた２種類の符号点の中間値とする。これらのシンボルは図１００のビタビ復号化回路２００１７に出力される。ビタビ復号化回路２００１７では、ブランチメトリック計算回路２００１８が、図９６に示すＱＰＳＫの４つの符号点とのブランチメトリックを計算する。そして計算されたブランチメトリックを基に、ＡＣＳ回路２００１９、パスメトリックメモリ２００２０、及びパスメモリ２００２１によってビタビ復号が行われる。こうして１シンボル＝１ビットのビタビ復号シンボル（図９３のＤ[1] に対応：ＭＳＢのＤ[2] は無効）が図９８のシンボル／バイト変換回路２０００４に出力される。
【００５５】
図１０３はＱＰＳＫ（ｒ＝１／２）の場合の復号動作例を示す説明図である。ビタビ復号器２０００２に入力されたＱＰＳＫ復調シンボルデータ（Ｉ／Ｑ軸）は、デ・パンクチャド・Ｓ／Ｐ回路２００１６では何の処理もされずにビタビ復号化回路２００１７にそのまま出力される。ビタビ復号化回路２００１７では、ブランチメトリック計算回路２００１８が、図９６に示すＱＰＳＫの４つの符号点とのブランチメトリックを計算する。そして計算されたブランチメトリックを基に、ＡＣＳ回路２００１９、パスメトリックメモリ２００２０、及びパスメモリ２００２１によってビタビ復号が行われる。こうして１シンボル＝１ビットのビタビ復号シンボル（図９４のＤ[1] に対応し、ＭＳＢのＤ[2] は無効とする）が、図９８のシンボル／バイト変換回路２０００４に出力される。
【００５６】
図１０４はＢＰＳＫ（ｒ＝１／２）の場合を復号動作例を示す説明図である。ビタビ復号器２０００２に入力されたＢＰＳＫ復調シンボルデータのＩ軸（Ｑ軸データは無効）は、デ・パンクチャド・Ｓ／Ｐ回路２００１６において、入力２シンボル毎に（Ｉ、Ｑ）の１シンボルにＳ／Ｐ変換が行われてビタビ復号化回路２００１７に出力される。ビタビ復号化回路２００１７では、ブランチメトリック計算回路２００１８が、図９６に示すＱＰＳＫの４つの符号点とのブランチメトリックを計算する。そして計算されたブランチメトリックを基に、ＡＣＳ回路２００１９、パスメトリックメモリ２００２０、及びパスメモリ２００２１によってビタビ復号が行われる。こうして１シンボル＝１ビットのビタビ復号シンボル（図９５のＤ[1] に対応し、ＭＳＢのＤ[2] は無効とする）が、シンボル／バイト変換回路２０００４に出力される。
【００５７】
図１０５はＴＣ−８ＰＳＫ（ｒ＝２／３）の場合のビタビ復号化回路２００１７の動作を示すトレリス線図である。図９１に示すように、誤り訂正符号化装置１０００１のたたみ符号化器１０００７においては、ＭＳＢのＤ[2] （＝Ｄ２）は符号化されていない。従ってＤ[2:1] ＝（Ｄ２，Ｄ１）として（０，０）及び（１，０）、Ｄ[2:1] として（０，１）及び（１，１）は、図１０５のトレリス線図において同じ状態と見なされる。従って、時刻ｔにおいてある１状態から出力され、時刻（ｔ＋１）において同じ状態に入力するブランチは２つ存在する。従って図１０５に示すように、時刻（ｔ＋１）において、状態Ｓに入力されるブランチは４つあり、ビタビ復号化回路２００１７はその中から最小のパスメトリックを有するブランチを図１０５の太線のように生き残りパスとする。各ブランチに対応する復号シンボルは２ビットであり、パスメモリ２００２１より最尤パスのブランチに対応する２ビットの復号シンボルが図９８のシンボル／バイト変換回路２０００４に出力される。
【００５８】
一方、図１０６はＱＰＳＫ（ｒ＝３／４、１／２）及びＢＰＳＫ（ｒ＝１／２）の場合のビタビ復号化回路２００１７の動作を示すトレリス線図である。図９１に示すように、誤り訂正符号化装置１０００１のたたみ符号化器１０００７においては、ＭＳＢのＤ[2] は無効である。従って、時刻ｔにおいてある１状態から出力され、時刻（ｔ＋１）において同じ状態に入力するブランチは１つである。図１０６に示すように、時刻（ｔ＋１）において、状態Ｓに入力されるブランチは２つあり、ビタビ復号化回路２００１７はその中から最小のパスメトリックを有するブランチを例えば図１０６の太線のように生き残りパスとする。各ブランチに対応する復号シンボルは１ビットであり、パスメモリ２００２１より最尤パスのブランチに対応する１ビットの復号シンボルがシンボル／バイト変換回路２０００４に出力される。
【００５９】
なお図９１に示すように、たたみ込み回路１００１４には６つのレジスタが設けられている。従って図１０５及び図１０６のトレリス線図における状態数はどちらも６４である。即ち状態“000000”〜状態“111111”のいずれかである。
【００６０】
一方、ＰＳＫ復調シンボルデータ系列が高／低階層選択信号生成回路２０００３に入力されると、図１００に示すように、８ＰＳＫ硬判定回路２００２２は伝送制御情報復号回路２００１０から出力される伝送モードに従って、ＴＣ−８ＰＳＫ（ｒ＝２／３）のスロットのみを、図９６に示すＴＣ−８ＰＳＫの符号点に硬判定し、１シンボル＝３ビットの硬判定結果を出力する。Ｍ段遅延回路２００２３はビタビ復号器２０００２の処理遅延分（Ｍ段）遅延させてタイミングを合わせてＢＥＲ測定回路２００２４に出力する。また、ビタビ復号器２０００２から出力されたＴＣ−８ＰＳＫのスロットのビタビ復号データの各シンボル（１シンボル＝２ビット）がたたみ込み回路２００２５に入力される。このたたみ込み回路２００２５は図９１のたたみ込み回路１００１４と同じ構成である。ここで再たたみ込み符号化された各シンボル（１シンボル＝３ビット）のデータは、ＢＥＲ測定回路２００２４に出力される。
【００６１】
ＢＥＲ測定回路２００２４はＴＣ−８ＰＳＫのスロットの各シンボル（１シンボル＝３ビット）を比較してＢＥＲを測定し、その結果により高／低階層選択信号（‘Ｈ’＝高階層、‘Ｌ’＝低階層）を生成して、誤り訂正回路２０００１に続くＭＰＥＧ復号器（図示せず）に出力する。ＢＥＲが低い場合には、‘Ｈ’信号を出力し、ＢＥＲが高い場合には‘Ｌ’信号を出力する。ＭＰＥＧ復号器は‘Ｈ’信号が入力されると高階層信号をＭＰＥＧ復号して画像をモニタに出力し、‘Ｌ’信号が入力されると低階層信号をＭＰＥＧ復号して画像をモニタに出力する。
【００６２】
図９８のシンボル／バイト変換回路２０００４は、伝送制御情報復号回路２００１０から出力される伝送モードに従って、入力されるビタビ復号シンボルデータ系列を、各スロットの伝送モードに対応してバイトデータ系列に変換する。この状態を図１０７に示す。ＴＣ−８ＰＳＫ（ｒ＝２／３）では、４シンボル（１シンボル＝２ビット）を集めてバイトデータに変換する。ＱＰＳＫ（ｒ＝３／４、１／２）及びＢＰＳＫ（ｒ＝１／２）では、８シンボル（１シンボル＝１ビット）を集めてバイトデータに変換する。そしてこれらの変換データをデ・インターリーブ回路２０００５に出力する。
【００６３】
ここで、誤り訂正符号化装置１０００１から出力される１フレームあたりのデータ系列を、図９７で示したように、

とする。図１０８（ａ）に示すように、誤り訂正回路２０００１に入力された１フレーム（＝３９１６８シンボル）のシンボルデータ系列は、ビタビ復号器２０００２でビタビ復号される。そして図１０８（ｂ）に示すように、シンボル／バイト変換回路２０００４でバイトデータ系列に変換されて出力される。
【００６４】
デ・インターリーブ回路２０００５ではデ・インターリーブが施され、ここでデ・インターリーブされたデータは、ＭＰＥＧ同期バイト／ダミー・スロット挿入回路２０００６に出力される。このデ・インターリーブ処理では、ＴＭＣＣ部分（ＴＣ−８ＰＳＫ換算で４８バイト分）を除いた各スロット２０３バイトについて、スロット単位で深さ８のブロック・デ・インターリーブが４８スロット分行われる。但し、ダミー・スロット分については行われない。図１０９に示すように、８×２０３のデ・インターリーブとすると、スロット毎にスーパーフレーム方向で深さ８のブロック・デ・インターリーブを行う。こうして第１〜８フレームのｉ番目のスロットをまとめてデ・インターリーブを行い、１／８毎にｉ番目のスロットに戻す（１≦ｉ≦４８）。以上のようなデ・インターリーブ処理は、送信側のインターリーブ回路１０００５と書き込み／読み出し方向が逆である。
【００６５】
図１１０はデ・インターリーブ回路２０００５の構成例である。このデ・インターリーブ回路２０００５は、書き込みアドレス生成回路２００２６と、読み出しアドレス生成回路２００２７と、メモリ回路２００２８とを有している。なお、デ・インターリーブを行うために、メモリ回路２００２８は１スーパーフレーム（４８×８スロット）の２バンク分のメモリ領域を使用する。ここで第ｉスロットについての実際の書き込みアドレス値を示すと、以下のようになる。なお、数字はフレーム−バイトを示す。

【００６６】
以上のように、デ・インターリーブ回路２０００５では、スロット単位で深さ８のブロック・デ・インターリーブが４８スロット分行われる。ただし、図１０８（ｃ）に示すように、各フレームのＴＭＣＣ区間がＭＰＥＧ同期４８バイト（４８スロット分）期間に利用される。従ってデ・インターリーブ回路２０００５は、各スロットの先頭にＭＰＥＧ同期１バイト分の隙間を空けて各スロットを出力する。さらにデ・インターリーブ回路２０００５は、ダミー・スロット分の隙間も空けて図１０８（ｃ）に示すように１フレームあたり４８スロット（ダミー・スロットを含む）を一定の速度で出力する。
【００６７】
図１１０に示すデ・インターリーブ回路２０００５の動作は以下の通りである。図１０９に示すように、各スロットについて書き込みアドレス生成回路２００２６、読み出しアドレス生成回路２００２７が、それぞれ書き込みアドレス、読み出しアドレスを生成し、メモリ回路２００２８に出力する。図１０８（ｂ）に示すように、シンボル／バイト変換回路２０００４から出力されたバイトデータ系列は、書き込みアドレス及び読み出しアドレスに従って、メモリ回路２００２８に読み書きされて、図１０８（ｃ）のようにデ・インターリーブされたバイトデータ系列が、図９８のＭＰＥＧ同期バイト／ダミー・スロット挿入回路２０００６に出力される。ただし、伝送制御情報復号回路２００１０から出力されたダミー・スロット情報に従って、書き込みアドレス生成回路２００２６及び読み出しアドレス生成回路２００２７は、ダミー・スロット分のアドレスを飛ばして、有効スロット分のアドレスを順に生成する。
【００６８】
ＭＰＥＧ同期バイト／ダミー・スロット挿入回路２０００６は、各スロットの先頭にＭＰＥＧ同期バイトを挿入する。かつ、伝送制御情報復号回路２００１０から出力されたダミー・スロット情報に従って、ダミー・スロット区間にＭＰＥＧヌル・パケットを挿入して、図１０８（ｄ）に示すようなバイトデータ系列をデ・ランダマイズ回路２０００７に出力する。
【００６９】
図１１１にデ・ランダマイズ回路２０００７の構成例を示す。デ・ランダマイズ回路２０００７は、破線部で示すＰＮ発生回路２００２９と、Ｐ／Ｓ変換回路２００３０と、Ｓ／Ｐ変換回路２００３１と、ゲート信号生成回路２００３２と、ｅｘ−ｏｒ（exclusive-or）回路２００３３とを有している。デ・ランダマイズ回路２０００７は、送信側のランダマイズ回路１０００４と同様に、図１０８（ｄ）のデータ系列に対して１スーパーフレームの周期でデ・ランダマイズを行う。図１１１に示すように、ＰＮ発生回路２００２９は生成多項式（1 ＋x¹⁴ ＋x¹⁵ ）を用いて信号処理を行うもので、各スーパーフレームの第１フレームの２バイト目でリセットされ、初期値“100101010000000 ”が代入される。そしてＰ／Ｓ変換回路２００３０でビット系列に変換された入力データとの乗算がｅｘ−ｏｒ回路２００３３で行われる。乗算結果はＳ／Ｐ変換回路２００３１でバイトデータ系列に変換されて、図９８のＲＳ復号回路２０００８に出力される。但し図１１２に示すように、ゲート信号生成回路２００３２が生成するゲート信号により、各スロット２０４バイトの先頭バイト、及びダミー・スロットの期間はＰＮ発生回路２００２９はフリーランとしてデータへの乗算は行われない。
【００７０】
ＲＳ復号回路２０００８は、デ・ランダマイズ回路２０００７より出力された２０４バイトのスロット毎にＲＳ（２０４、１８８）の復号を行って、速度変換回路２０００９に出力する。ただし、ＲＳ復号回路２０００８は伝送制御情報復号回路２００１０より出力されるダミー・スロット情報により、ダミー・スロットに対しては復号を行わない。
【００７１】
速度変換回路２０００９は、ＲＳ復号回路２０００８より出力される１フレームあたり４８スロットのデータ系列より、選局された１つのＴＳを選択し、図１０８（ｅ）に示すように速度変換を行って、誤り訂正データ系列（ＴＳ）を図示しないＭＰＥＧ復号器に出力する。
【００７２】
図１１３に速度変換回路２０００９の構成例を示す。点線部で示す速度変換回路２０００９は、書き込みアドレス生成回路２００３４と、読み出しアドレス生成回路２００３５と、メモリ回路２００３６とを有している。なお、ＴＳの選択と速度変換を行うために、メモリ回路２００３６は１フレーム分（４８スロット）のメモリ領域を使用する。また、図１１３には伝送制御情報復号回路２００１０と、選局回路２００１１も図示されている。
【００７３】
図示しないＭＰＥＧ復号器より選局情報（１６ビットのＴＳ＿ＩＤ）が選局回路２００１１に入力されると、選局回路２００１１は伝送制御情報復号回路２００１０に対してＴＳ＿ＩＤを出力する。伝送制御情報復号回路２００１０は、図８４に示す相対ＴＳ／ＴＳ対応表を参照し、該当するＴＳ＿ＩＤの相対ＴＳ番号を選択する。次いで図８３に示す相対ＴＳ／スロット情報を参照し、選択された相対ＴＳ番号のスロット番号情報を選局回路２００１１に出力する。選局回路２００１１はスロット番号情報より、速度変換回路２０００９に対してＴＳの選択を行うためのスロット選択信号を出力する。
【００７４】
速度変換回路２０００９においては、書き込みアドレス生成回路２００３４から出力される書き込みアドレスにより、メモリ回路２００３６に１フレーム分（４８スロット）のデータ系列を順次書き込む。読み出しアドレス生成回路２００３５は、選局回路２００１１より出力されたスロット選択信号より、ダミー・スロットを含み、選択されたＮスロットのみの読み出しアドレスを生成してメモリ回路２００３６に出力する。
【００７５】
メモリ回路２００３６より選択されたＮスロットのみが速度変換されて、入力のＮ／４８の速度で図示しないＭＰＥＧ復号器に出力される。図１０８（ｅ）の場合は、Ｎ＝２４である。読み出しアドレス生成回路２００３５は、メモリ回路２００３６より出力される各スロット（２０４バイト）毎に、ＭＰＥＧパケット有効期間（１８８バイト）が‘Ｈ’信号で、ＲＳ符号のパリティ区間（１６バイト）が‘Ｌ’信号であるイネーブル信号を図１０８（ｅ）のように生成し、図示しないＭＰＥＧ復号器に出力する。このイネーブル信号によりＭＰＥＧ復号器はＭＰＥＧパケット有効期間（１８８バイト）のみを復号できる。
【００７６】
メモリ回路２００３６より出力される図１０８（ｅ）の出力系列について、メモリ回路２００３６への書き込み／読み出しの様子を図１１４〜図１１７に示す。メモリ回路２００３６には、一定の速度で１フレームあたりダミー・スロットを含む４８スロットのデータ系列が入力される。図１０８（ｅ）は、２種類のＴＳの内ＴＳ１（１フレームあたり２４スロット）が選択されて、入力の１／２（＝２４／４８）の速度で出力される状態を示している。
【００７７】
図１１４は、フレーム先頭の２スロットＴＳ１（１) 〜 (２) がメモリ回路２００３６に入力されて書き込まれた時点を示している。その間に１スロットＴＳ１（１) がメモリ回路２００３６から読み出されて出力される。
【００７８】
図１１５は、図１１４に続く２０スロットＴＳ１（３) 〜 (２２) がメモリ回路２００３６に入力されて書き込まれた時点を示している。その間に１０スロットＴＳ１（２) 〜ＴＳ１（１１) がメモリ回路２００３６から読み出されて出力される。
【００７９】
図１１６は、図１１５に続く２２スロットＴＳ２（１) 〜 (２０) 及びＴＳ１（２３）と、ダミー１スロットとがメモリ回路２００３６に入力され、書き込まれた時点を示している。その間に１１スロットＴＳ１（１２) 〜ＴＳ１（２２) がメモリ回路２００３６から読み出されて出力される。
【００８０】
図１１７は、図１１６に続く４スロット、即ちＴＳ２（２１) 、ダミー３スロットがメモリ回路２００３６に入力され、書き込まれた時点を示している。その間に２スロット即ちＴＳ１（２３) 及びダミー１スロットがメモリ回路２００３６から読み出されて出力される。
【００８１】
以上の図１１４〜図１１７に示したように、速度変換回路２０００９は１フレーム（４８スロット：ダミー・スロットを含む）のデータ系列が入力されると、選局されたＴＳのＮスロット、図１１４〜図１１７の場合はＴＳ１：Ｎ＝２４を選択して、入力のＮ／４８の速度で図示しないＭＰＥＧ復号器に出力する。
【００８２】
【発明が解決しようとする課題】
従来検討されていた誤り訂正回路２０００１は、以上のような構成で動作し、誤り訂正データ系列（ＴＳ）をＭＰＥＧ復号器に出力していた。ところで誤り訂正回路２０００１のビタビ復号器２０００２においては、スロット間で伝送モード（位相数・符号化率）が変化しても、伝送モードの切替時における制御は考えられていなかった。
【００８３】
図１１８は、伝送モード切替時におけるビタビ復号器２０００２中のパスメモリ２００２１（パスメモリ長＝Ｊ）の様子を示すトレリス線図である。図１１８（ａ）は、伝送モードＡの最終シンボルまでが図１００のパスメモリ２００２１に入力された時点を示す。図１１８（ｂ）は、次の伝送モードＢの第１シンボルがパスメモリ２００２１に入力された時点を示す。図１１８（ｃ）は、伝送モードＢの次の（Ｊ−２）シンボルまでがパスメモリ２００２１に入力された時点を示す。
【００８４】
従来の誤り訂正回路２０００１では、パスメモリ２００２１に入力された最新のシンボル、即ちパスメモリ２００２１中の第Ｊ番目のシンボルの全状態の中で、最小のパスメトリックを有する状態から、その状態に入力している生き残りパスを（Ｊ−１）シンボル分前に戻り、該当するパスメモリ２００２１中の第１番目のシンボルをビタビ復号シンボルデータとして出力していた。
【００８５】
しかしながら、図１１８（ｂ）及び（ｃ）に示すトレリス線図では、モード切替後の伝送モードＢの入力シンボルにおける全状態において、最小のパスメトリックを判定し、モード切替前の伝送モードＡのビタビ復号データ、即ちモード切替時にパスメモリ２００２１に残留している（Ｊ−１）シンボルについてビタビ復号シンボルデータを出力していることになる。
【００８６】
例えば図１０８（ａ）に示すように、ＢＰＳＫ（ｒ＝１／２）で伝送されるＴＭＣＣ１９２シンボルの後に、ＴＣ−８ＰＳＫ（ｒ＝２／３）が伝送される場合を考える。この場合、図１１８において伝送モードＡがＢＰＳＫ（ｒ＝１／２）であり、伝送モードＢがＴＣ−８ＰＳＫ（ｒ＝２／３）である。従来のビタビ復号方法では、モード切替時にパスメモリ２００２１に残留している（Ｊ−１）シンボルのＴＭＣＣシンボルは、符号間距離の小さいＴＣ−８ＰＳＫ（ｒ＝２／３）のシンボル系列における最小パスメトリック判定結果によって復号されることになる。従って、この（Ｊ−１）シンボルについてはＢＰＳＫ（ｒ＝１／２）本来の誤り率より悪化してしまうという問題点を有していた。
【００８７】
また、従来のビタビ復号方法では、図８７に示すようにＴＭＣＣ１９２シンボルの前後３２シンボルずつの固定系列であるＴＡＢ信号（ｗ１、ｗ２、ｗ３）において、後ろ２０シンボルが既知であるにも関わらず、ＰＳＫ復調データ系列をそのままビタビ復号器２０００２に入力していた。従って、ＴＡＢ信号の固定系列という特徴を利用していないという問題点も有していた。
【００８８】
また、従来の誤り訂正回路２０００１は、図１１０に示すようにデ・インターリーブ回路２０００５において、メモリ回路２００２８の２スーパーフレーム分、即ち４８スロット×８フレーム×２バンクのバイトデータ領域を使用してデ・インターリーブを行っていた。ところがデジタルＢＳ放送においては、１トランスポンダで複数ＴＳを多重して送受信を行い、誤り訂正回路２０００１は最終的は１つのＴＳのデータ系列しか出力しない。図１０８（ｂ）に示すように、デ・インターリーブ回路２０００５に入力されるデータ系列は１フレーム（４８スロット）あたり、

の２種類のＴＳが入力される。この場合、ＴＳ１又はＴＳ２のどちらが選局されても、１つのＴＳの全スロットがＴＣ−８ＰＳＫで伝送された場合、１フレームあたり最大２４スロットをデ・インターリーブして出力すればよい。よって従来のデ・インターリーブ回路２０００５は、不必要なメモリ領域を使用してデ・インターリーブを行っているという問題点を有していた。
【００８９】
さらに、従来の誤り訂正回路２０００１は、図１１３に示す速度変換回路２０００９において、メモリ回路２００３６の１フレーム分のメモリ領域を使用して、ＴＳの選択と速度変換を行っていた。しかしながら、１ＴＳの１フレーム分、即ち上記の例では最大２４スロットのメモリ領域のみでＴＳの選択と速度変換は可能である。よって、従来の速度変換回路２０００９は、不必要なメモリ領域を使用して、ＴＳの選択と速度変換を行っているという問題点を有していた。
【００９０】
また、デ・インターリーブ回路２０００５はメモリを元来有しており、上述のように、デ・インターリーブ回路でＴＳの選択を行うと同時に速度変換を行うと、速度変換回路２０００９は不要である。よって、このような観点から見ると、従来の誤り訂正回路２０００１は、不必要な速度変換回路２０００９を具備しているということがいえる。
【００９１】
ところで、この場合にはデ・ランダマイズ回路２０００７に入力されるデータ系列は連続したスロットではなく、飛び飛びのスロットのデータ系列が入力されることになる。従って、従来のデ・ランダマイズ回路２０００７を用いた場合には、デ・ランダマイズを行うことができないので、デ・インターリーブ回路２０００５でＴＳの選択と速度変換を行うという構成は取れない。従って、従来のデ・ランダマイズ回路２０００７の構成では、速度変換回路２０００９を不要にすることができないという問題点を有していた。
【００９２】
本発明はこのような従来の問題点に鑑みてなされたものであって、本願の発明では、パスメモリに残留している伝送モード切替前のシンボルについては、切替前の伝送モードの最終シンボルまで累積したパスメトリックにより、最小パスメトリックを判定してビタビ復号データとして出力し、切替後の伝送モードのシンボルの影響を受けないビタビ復号が可能な誤り訂正回路を提供することを目的とする。
【００９３】
また本願の発明は、伝送モード切替前の最終シンボルにおける全状態の内、最小のパスメトリックを有する１状態のみを有効とし、他の状態を無効としてビタビ復号データを出力し、切替後の伝送モードのシンボルの影響を受けないビタビ復号が可能な誤り訂正回路を提供することを目的とする。
【００９４】
また本願の発明は、伝送モード切替前の最終シンボルにおける全状態の内、最小のパスメトリックを有する１状態のパスメトリックのみを取り得る最小の値に、他の状態を取り得る最大の値にリセットすることにより、切替後の伝送モードのシンボルの影響を受けないビタビ復号が可能な誤り訂正回路を提供することを目的とする。
【００９５】
また本願の発明は、伝送モード切替後の変調多値数（位相数）が切替前より大きい場合、または変調多値数が同じで符号化率が大きい場合のみ、切替後の伝送モードのシンボルの影響を受けないビタビ復号を行う誤り訂正回路を提供することを目的とする。
【００９６】
また本願の発明は、伝送モード切替前の最終シンボルに続いて固定シンボル系列が含まれる場合には、請求項１〜４に示すビタビ復号における切替制御を行わない誤り訂正回路を提供することを目的とする。
【００９７】
また本願の発明は、伝送モード切替前の最終シンボルに続いて固定シンボル系列が含まれる場合には、固定シンボル系列の中で、たたみ込み符号化器の状態が確定するシンボルから最終の固定シンボルまでについては、確定された１状態のみを有効とし、他の状態を無効としてビタビ復号データを出力し、固定シンボル系列を利用して、切替後の伝送モードのシンボルの影響を受けないビタビ復号が可能な誤り訂正回路を提供することを目的とする。
【００９８】
また本願の発明は、入力された固定シンボル系列の中で、たたみ込み符号化器の状態が確定するシンボルから最終の固定シンボルまでの区間で少なくとも１シンボルについては、確定された１状態のみを有効とし、他の状態を無効としてビタビ復号データを出力し、固定シンボル系列を利用して、切替後の伝送モードのシンボルの影響を受けないビタビ復号が可能な誤り訂正回路を提供することを目的とする。
【００９９】
また本願の発明は、切替前の最終シンボルに続いて終結のための固定シンボル系列が含まれる場合には、入力された固定シンボル系列の中で、たたみ込み符号化器の状態が確定するシンボルから最終の固定シンボルまでについては、確定された１状態のパスメトリックのみを取り得る最小の値に、他の状態を取り得る最大の値にリセットすることにより、切替後の伝送モードのシンボルの影響を受けないビタビ復号が可能な誤り訂正回路を提供することを目的とする。
【０１００】
また本願の発明は、切替前の最終シンボルに続いて終結のための固定シンボル系列が含まれる場合には、入力された固定シンボル系列の中で、たたみ込み符号化器の状態が確定するシンボルから最終の固定シンボルまでの区間で、少なくとも１シンボルについては、確定された１状態のパスメトリックのみを取り得る最小の値に、他の状態を取り得る最大の値にリセットすることにより、切替後の伝送モードのシンボルの影響を受けないビタビ復号が可能な誤り訂正回路を提供することを目的とする。
【０１０１】
また本願の発明は、伝送モード切替前の最終シンボルに続いて固定シンボル系列が含まれる場合には、固定シンボル系列の中で、符号化器の状態が確定するシンボルから最終の固定シンボルまでについては、固定シンボル系列については、ビタビ復号における各状態から出力されるブランチの内、固定シンボル系列に対応した１つのブランチのみを有効とし、他のブランチを無効としてビタビ復号データを出力し、固定シンボル系列を利用して、切替後の伝送モードのシンボルの影響を受けないビタビ復号が可能な誤り訂正回路を提供することを目的とする。
【０１０２】
また本願の発明は、伝送モード切替前の最終シンボルに続いて固定シンボル系列が含まれる場合には、入力された固定シンボル系列の中で、最初のシンボルから符号化器の状態が確定するシンボルまでについては、ビタビ復号における全状態の内、そのシンボルまでが入力したことに対応する状態のみを有効とし、他の状態を無効として１シンボル入力される毎に状態を削減し、１状態に確定後は１状態のみを有効とし、他の状態を無効としてビタビ復号データを出力し、固定シンボル系列を利用して、切替後の伝送モードのシンボルの影響を受けないビタビ復号が可能な誤り訂正回路を提供することを目的とする。
【０１０３】
また本願の発明は、伝送モード切替前の最終シンボルに続いて固定シンボル系列が含まれる場合には、入力された固定シンボル系列の中で、最初のシンボルから符号化器の状態が確定するシンボルまでについては、入力された固定シンボル系列の中で、たたみ込み符号化器の状態が確定するシンボルから最終の固定シンボルまでについては、ビタビ復号における全状態の内、そのシンボルまでが入力したことに対応する状態のパスメトリックのみを取り得る最小の値に、他の状態を取り得る最大の値にリセットし、１状態に確定後は、確定された１状態のパスメトリックのみを取り得る最小の値に、他の状態を取り得る最大の値にリセットすることにより、切替後の伝送モードのシンボルの影響を受けないビタビ復号が可能な誤り訂正回路を提供することを目的とする。
【０１０４】
また本願の発明は、固定シンボル系列については、固定シンボル系列の符号点に変更してビタビ復号器に入力することにより、ビタビ復号は通常の方法を用いて、固定シンボル系列を利用して、切替後の伝送モードのシンボルの影響を受けないビタビ復号が可能な誤り訂正回路を提供することを目的とする。
【０１０５】
本願の発明は、入力された固定シンボル系列の中で、最初のシンボルから符号化器の状態が確定するシンボルまでについては、ビタビ復号における各状態から出力されるブランチの内、固定シンボル系列に対応した１つのブランチのみを有効とし、他のブランチを無効としてビタビ復号データを出力し、固定シンボル系列を利用して、切替後の伝送モードのシンボルの影響を受けないビタビ復号が可能な誤り訂正回路を提供することを目的とする。
【０１０６】
また本願の発明は、入力された固定シンボル系列の中で、最初のシンボルから符号化器の状態が確定するシンボルまでについては、ビタビ復号における全状態の内、そのシンボルまでが入力したことに対応する状態のみを有効とし、他の状態を無効として、１シンボル入力される毎に状態を削減してビタビ復号データを出力し、固定シンボル系列を利用して、切替後の伝送モードのシンボルの影響を受けないビタビ復号が可能な誤り訂正回路を提供することを目的とする。
【０１０７】
また本願の発明は、入力された固定シンボル系列の中で、最初のシンボルから符号化器の状態が確定するシンボルまでについては、ビタビ復号における各状態から出力されるブランチの内、固定シンボル系列に対応した１つのブランチのみを有効とし、他のブランチを無効とし、かつビタビ復号における全状態の内、そのシンボルまでが入力したことに対応する状態のみを有効とし、他の状態を無効として、１シンボル入力される毎に状態を削減してビタビ復号データを出力し、固定シンボル系列の性質を最大限に利用して、切替後の伝送モードのシンボルの影響を受けないビタビ復号が可能な誤り訂正回路を提供することを目的とする。
【０１０８】
また本願の発明は、入力された固定シンボル系列の中で、最初のシンボルからたたみ込み符号化器の状態が確定するシンボルまでについては、ビタビ復号における全状態の内、そのシンボルまでが入力したことに対応する状態のパスメトリックのみを取り得る最小の値に、他の状態を取り得る最大の値にリセットし、１状態に確定後は、確定された１状態のパスメトリックのみを取り得る最小の値に、他の状態を取り得る最大の値にリセットすることにより、切替後の伝送モードのシンボルの影響を受けないビタビ復号が可能な誤り訂正回路を提供することを目的とする。
【０１０９】
また本願の発明は、入力された固定シンボル系列の中で、最初のシンボルからたたみ込み符号化器の状態が確定するシンボルまでについては、ビタビ復号における各状態から出力されるブランチの内、固定シンボル系列に対応した１つのブランチのみを有効とし、他のブランチを無効とするための前記固定ブランチ信号と、ビタビ復号における全状態の内、そのシンボルまでが入力したことに対応する状態のパスメトリックのみを取り得る最小の値に、他の状態を取り得る最大の値にリセットし、１状態に確定後は、確定された１状態のパスメトリックのみを取り得る最小の値に、他の状態を取り得る最大の値にリセットすることにより、切替後の伝送モードのシンボルの影響を受けないビタビ復号が可能な誤り訂正回路を提供することを目的とする。
【０１１０】
また本願の発明は、スーパーフレーム内において、スロット単位で深さＮのインターリーブがＭスロット分行われて送信されるデータ系列を、各フレームのＭスロットの内、選択されたＬスロットのデータのみをデ・インターリーブしてデータを出力する誤り訂正回路を提供することを目的とする。
【０１１１】
また本願の発明は、選択される１フレームあたりの最大スロット数をＬmax とすると、メモリ回路の最大（Ｌmax ×Ｎ）スロット分のみの領域２バンクを使用し、必要最小限のメモリ領域のみにより、デ・インターリーブを行う誤り訂正回路を提供することを目的とする。
【０１１２】
また本願の発明は、各フレームのＭスロットの内、選択されたＬスロットのデータのみをデ・インターリーブし、伝送フォーマットのＬ／Ｍの速度で連続的に出力する誤り訂正回路を提供することを目的とする。
【０１１３】
また本願の発明は、複数のＭＰＥＧトランスポート・ストリームを多重した伝送フォーマットで伝送を行う伝送方式において、スーパーフレーム内において、スロット単位で深さＮのインターリーブがＭスロット分行われて送信されるデータ系列を、各フレームのＭスロットの内、選択されたＬスロットのデータのみをデ・インターリーブしてデータを出力する誤り訂正回路を提供することを目的とする。
【０１１４】
また本願の発明は、１種類のトランスポート・ストリームが占有する１フレームあたりの最大スロット数をＬmax とすると、メモリ回路の最大（Ｌmax ×Ｎ）スロット分のみの領域２バンクを使用し、必要最小限のメモリ領域のみにより、選局された１種類のトランスポート・ストリームのみをデ・インターリーブしてデータを出力する誤り訂正回路を提供することを目的とする。
【０１１５】
また本願の発明は、１種類のトランスポート・ストリームが占有する１フレームあたりの最大スロット数をＬmax 、Ｋを２以上の整数とすると、メモリ回路の最大（Ｌmax ×Ｎ×Ｋ）スロット分のみの領域２バンクを使用し、必要最小限のメモリ領域のみにより、選局されたＫ種類以下のトランスポート・ストリームのみをデ・インターリーブしてデータを出力する誤り訂正回路を提供することを目的とする。
【０１１６】
また本願の発明は、複数のＭＰＥＧトランスポート・ストリームを多重した伝送フォーマットで伝送を行う伝送方式において、各フレームのＭスロットの内、選択されたＬスロットのデータのみをデ・インターリーブし、伝送フォーマットのＬ／Ｍの速度で連続的に出力する誤り訂正回路を提供することを目的とする。
【０１１７】
また本願の発明は、複数のＭＰＥＧトランスポート・ストリームを多重した伝送フォーマットで伝送を行う伝送方式において、選局されたＪ種類のトランスポート・ストリームが、それぞれ１フレームあたりＬ１、Ｌ２、……、Ｌj スロットを占有しているとすると、各フレームのＭスロットの内、１フレームあたり計（Ｌ１＋Ｌ２＋……＋Ｌj ）スロットのデータのデ・インターリーブを行い、伝送フォーマットの（Ｌ１＋Ｌ２＋……＋Ｌj ）／Ｍの速度で連続的に出力する誤り訂正回路を提供することを目的とする。
【０１１８】
また本願の発明は、１フレーム＝Ｍスロット、１スーパーフレーム＝Ｎフレームとするとき、スーパーフレーム単位で、連続でランダマイズが行われて送信されるデータ系列を、１スーパーフレーム中の（Ｎ×Ｍ）スロットの各先頭データに対するデ・ランダマイズの（Ｎ×Ｍ) 種類の初期値を有し、既に選択された各フレームのＭスロット中Ｌスロットのデータが入力されると、入力された各スロットに対応する初期値より、入力された各スロット毎のデ・ランダマイズを行う誤り訂正回路を提供することを目的とする。
【０１１９】
また本願の発明は、各フレームのＭスロットの内、選択されたＬスロットのデータのみをメモリ回路へ読み書きすることにより、選択された１フレームあたりＬスロットのデータを、伝送フォーマットのＬ／Ｍの速度で連続的に出力する誤り訂正回路を提供することを目的とする。
【０１２０】
また本願の発明は、選択される１フレームあたりの最大スロット数をＬmax とすると、メモリ回路の最大Ｌmax スロット分のみの領域を使用し、必要最小限のメモリ領域のみにより、選択されたデータを、速度変換を行って連続的に出力する誤り訂正回路を提供することを目的とする。
【０１２１】
また本願の発明は、複数のＭＰＥＧトランスポート・ストリームを多重した伝送フォーマットで伝送を行う伝送方式において、各フレームのＭスロットの内、選択されたＬスロットのデータのみをメモリ回路へ読み書きすることにより、選択された１フレームあたりＬスロットのデータを、伝送フォーマットのＬ／Ｍの速度で連続的に出力する誤り訂正回路を提供することを目的とする。
【０１２２】
また本願の発明は、１種類のトランスポート・ストリームが占有する、１フレームあたりの最大スロット数をＬmax とすると、メモリ回路の最大Ｌmax スロット分のみの領域を使用し、必要最小限のメモリ領域のみにより、選局された１種類のトランスポート・ストリームを、速度変換を行って連続的に出力する誤り訂正回路を提供することを目的とする。
【０１２３】
また本願の発明は、１種類のトランスポート・ストリームが占有する、１フレームあたりの最大スロット数をＬmax 、Ｋを２以上の整数とすると、メモリ回路の最大（Ｌmax ×Ｋ）スロット分のみの領域を使用し、必要最小限のメモリ領域のみにより、選局されたＫ種類以下のトランスポート・ストリームを、速度変換を行って連続的に出力する誤り訂正回路を提供することを目的とする。
【０１２４】
また本願の発明は、選局されたＪ種類のトランスポート・ストリームが、それぞれ１フレームあたりＬ１、Ｌ２、……、Ｌj スロットを占有しているとすると、Ｊ種類のトランスポート・ストリームを、それぞれ伝送フォーマットのＬ１／Ｍ、Ｌ２／Ｍ、……、Ｌj ／Ｍの速度で並列に連続的に出力する誤り訂正回路を提供することを目的とする。
【０１２５】
また本願の発明は、デ・インターリーブを行い、既に選択された１フレームあたりＬスロットのデータ系列を入力とし、伝送フォーマットのＬ／Ｍの速度で連続的にデータ系列を出力する誤り訂正回路を提供することを目的とする。
【０１２６】
また本願の発明は、デ・インターリーブを行い、選択される１フレームあたりの最大スロット数をＬmax とすると、メモリ回路の最大Ｌmax スロット分のみの領域を使用し、必要最小限のメモリ領域のみにより、選択されたデータを、速度変換を行って連続的に出力する誤り訂正回路を提供することを目的とする。
【０１２７】
また本願の発明は、複数のＭＰＥＧトランスポート・ストリームを多重した伝送フォーマットで伝送を行う伝送方式において、デ・インターリーブを行い、既に選択された１フレームあたりＬスロットのデータ系列を入力とし、伝送フォーマットのＬ／Ｍの速度で連続的にデータ系列を出力する誤り訂正回路を提供することを目的とする。
【０１２８】
また本願の発明は、複数のＭＰＥＧトランスポート・ストリームを多重した伝送フォーマットで伝送を行う伝送方式において、１種類のトランスポート・ストリームが占有する１フレームあたりの最大スロット数をＬmax とすると、デ・インターリーブを行い、メモリ回路の最大Ｌmax スロット分のみの領域を使用し、必要最小限のメモリ領域のみにより、選局された１種類のトランスポート・ストリームを、速度変換を行って連続的に出力する誤り訂正回路を提供することを目的とする。
【０１２９】
また本願の発明は、複数のＭＰＥＧトランスポート・ストリームを多重した伝送フォーマットで伝送を行う伝送方式において、１種類のトランスポート・ストリームが占有する１フレームあたりの最大スロット数をＬmax 、Ｋを２以上の整数とすると、デ・インターリーブを行い、メモリ回路の最大（Ｌmax ×Ｋ）スロット分のみの領域を使用し、必要最小限のメモリ領域のみにより、選局されたＫ種類以下のトランスポート・ストリームを、速度変換を行って連続的に出力する誤り訂正回路を提供することを目的とする。
【０１３０】
また本願の発明は、複数のＭＰＥＧトランスポート・ストリームを多重した伝送フォーマットで伝送を行う伝送方式において、選局されたＪ種類のトランスポート・ストリームが、それぞれ１フレームあたりＬ１、Ｌ２、……、Ｌj スロットを占有しているとすると、デ・インターリーブを行い、Ｊ種類のトランスポート・ストリームを、それぞれ伝送フォーマットのＬ１／Ｍ、Ｌ２／Ｍ、……、Ｌj ／Ｍの速度で並列に連続的に出力する誤り訂正回路を提供することを目的とする。
【０１３１】
また請求項４〜６記載の発明は、夫々請求項１〜９記載の誤り訂正回路の機能を実現するための信号処理方法を実現することを目的とする。
【０１３２】
【課題を解決するための手段】
本願の発明は、固定シンボル系列を含んでたたみ込み符号化されて伝送されるデータ系列をビタビ復号する誤り訂正回路であって、前記固定シンボル系列の区間について、各シンボルを前記たたみ込み符号化によって得られる符号点に変更するか否かを判断して、変更する区間を示すシンボル座標変換信号を生成するビタビ復号器制御回路と、前記固定シンボル系列の区間については、前記シンボル座標変換信号が生成された区間の入力シンボル系列を前記符号点に変更して出力し、前記シンボル座標変換信号が生成されない区間の入力シンボル系列を変更せずに出力し、前記固定シンボル系列の区間以外については、入力シンボル系列を変更せずに出力する入力シンボル変換回路と、前記入力シンボル変換回路より出力された各シンボルに対してビタビ復号を行うビタビ復号器と、を具備するものである。
【０１３３】
ここで前記データ系列は、複数の変調方式と複数の符号化率のシンボルによって構成され、前記変調方式及び前記符号化率が切り替わる前記シンボル間に固定シンボル系列を含む場合を有し、異なる前記変調方式及び前記符号化率の各前記シンボルが連続的にたたみ込み符号化されて伝送され、前記ビタビ復号器は、前記入力シンボル変換回路より出力された各シンボルに対して、伝送に用いられた変調方式及び符号化率に基づくメトリックを用いて各前記シンボルのビタビ復号を行うようにしてもよい。
【０１３４】
ここで前記データ系列は、更に各シンボルの変調方式及び符号化率に関する伝送制御情報を含んでおり、前記ビタビ復号器は、前記伝送制御情報に含まれる各前記シンボルの前記変調方式及び前記符号化率に基づき、当該シンボルのビタビ復号を行うようにしてもよい。
【０１３５】
本願の発明は、固定シンボル系列を含んでたたみ込み符号化されて伝送されるデータ系列をビタビ復号する誤り訂正方法であって、前記固定シンボル系列の区間について、各シンボルを前記たたみ込み符号化によって得られる符号点に変更するか否かを判断して、変更する区間を示すシンボル座標変換信号を生成するビタビ復号制御処理と、前記固定シンボル系列の区間については、前記シンボル座標変換信号が生成された区間の入力シンボル系列を前記符号点に変更して出力し、前記シンボル座標変換信号が生成されない区間の入力シンボル系列を変更せずに出力し、前記固定シンボル系列の区間以外については、入力シンボル系列を変更せずに出力する入力シンボル変換処理と、前記ビタビ復号制御処理より出力された各シンボルに対してビタビ復号を行うビタビ復号処理と、を有するものである。
【０１３６】
ここで前記データ系列は、複数の変調方式と複数の符号化率のシンボルによって構成され、前記変調方式及び前記符号化率が切り替わる前記シンボル間に固定シンボル系列を含む場合を有し、異なる前記変調方式及び前記符号化率の各前記シンボルが連続的にたたみ込み符号化されて伝送され、前記ビタビ復号処理は、前記入力シンボル変換処理より出力された各シンボルに対して、伝送に用いられた変調方式及び符号化率に基づくメトリックを用いて各前記シンボルのビタビ復号を行うようにしてもよい。
【０１３７】
ここで前記データ系列は、更に各シンボルの変調方式及び符号化率に関する伝送制御情報を含んでおり、前記ビタビ復号処理は、前記伝送制御情報に含まれる各前記シンボルの前記変調方式及び前記符号化率に基づき、当該シンボルのビタビ復号を行うようにしてもよい。
【０１５０】
【発明の実施の形態】
（実施の形態１）
本発明の実施の形態１における誤り訂正回路について、図面を参照しながら説明する。図１は本実施の形態における誤り訂正回路１０１の構成を示すブロック図である。図１に示す誤り訂正回路１０１では、太い実線で図示されたブロックが従来例と異なり、図９８に示す誤り訂正回路２０００１のビタビ復号器２００００２に変えて、切替制御信号で制御されるビタビ復号器１０２が設けられ、切替制御信号を生成するビタビ復号器制御回路１０３が加わったことが特徴である。切替制御信号とは、変調方式及び符号化率の切替時にビタビ復号データを出力する際、最小のパスメトリックを判定するためのシンボルをパスメモリ中で切り替えるための信号である。その他の各ブロック、即ち高／低階層選択信号生成回路２０００３〜選局回路２００１１が設けられていることは図９８に示すものと同一である。
【０１５１】
以上のように構成された誤り訂正回路１０１の各ブロックとその動作について以下に説明する。ただし、ビタビ復号器１０２の出力以降の動作については従来例と同一であるので、それらの説明は省略する。
【０１５２】
図２は本実施の形態のビタビ復号器１０２の構成を示すブロック図であり、ビタビ復号器制御回路１０３も併せて図示している。従来例と異なるブロックを太い実線で示すが、このような図示方法は以下に述べる全てのブロック図で採用するものとする。図２のビタビ復号器１０２は、デ・パンクチャド・Ｓ／Ｐ回路２００１６と、点線部で示すビタビ復号化回路１０４とを有している。ビタビ復号化回路１０４は、ブランチメトリック計算回路２００１８と、ＡＣＳ回路１０５と、パスメトリックメモリ２００２０と、パスメモリ２００２１とを有している。本実施の形態のビタビ復号器１０２は、図１００に示す従来例のビタビ復号器２０００２と比較して、ＡＣＳ回路１０５の内部構成のみが異なる。
【０１５３】
図１１８を用いて説明した発明の解決課題に対して、伝送モードの切替時における本実施の形態のビタビ復号制御方法について説明する。図３は伝送モード切替時におけるビタビ復号器１０２中のパスメモリ２００２１（パスメモリ長＝Ｊ）の様子を示すトレリス線図である。図３（ａ）は、伝送モードＡの最終シンボルまでがパスメモリ２００２１に入力された時点のトレリス線図である。図３（ｂ）は、次の伝送モードＢの第１シンボルがパスメモリ２００２１に入力された時点のトレリス線図である。図３（ｃ）は、伝送モードＢの次の（Ｊ−２）シンボルまでがパスメモリ２００２１に入力された時点のトレリス線図である。
【０１５４】
図１に示すように、本実施の形態の誤り訂正回路１０１においては、伝送制御情報復号回路２００１０において復号された図８２の伝送モード／スロット情報がビタビ復号器制御回路１０３に出力される。ビタビ復号器制御回路１０３は、入力された伝送モード／スロット情報によって、伝送モードの切替シンボルを認識する。ビタビ復号器制御回路１０３は、図３（ａ）の伝送モードＡの最終シンボルまでがパスメモリ２００２１に入力される時点より、図３（ｃ）の伝送モードＢの（Ｊ−１）シンボルがパスメモリ２００２１に入力される時点まで切替制御信号を生成してＡＣＳ回路１０５に出力する。
【０１５５】
ＡＣＳ回路１０５は、ビタビ復号器制御回路１０３より出力される切替制御信号により、以下のようにパスメトリックメモリ２００２０とパスメモリ２００２１の制御を行う。即ち図３（ａ）のように、伝送モードＡの最終シンボルまでがパスメモリ２００２１に入力される時点においては、通常のビタビ復号と同じく、パスメモリ２００２１に入力される最新のシンボル、即ちパスメモリ２００２１中の第Ｊ番目のシンボルの全状態の中で、最小のパスメトリックを有する状態を判定する。その状態に入力している生き残りパスを（Ｊ−１）シンボル分前に戻り、該当するパスメモリ２００２１中の第１番目のシンボルをビタビ復号シンボルデータとして出力する。
【０１５６】
次に図３（ｂ）のように、伝送モードＢの第１シンボルがパスメモリ２００２１に入力される時点においては、通常のＡＣＳ動作を行って最新のトレリス線図を生成するべくブランチを１シンボル分伸ばす。ただし、図３（ａ）の時点で最小のパスメトリックと判定された状態、即ちパスメモリ２００２１中の第（Ｊ−１）番目のシンボルに入力している生き残りパスを（Ｊ−２）シンボル分前に戻り、該当するパスメモリ２００２１中の第１番目のシンボルをビタビ復号シンボルデータとして出力する。
【０１５７】
以下、パスメモリ２００２１に伝送モードＡの未出力データが残留している期間は、伝送モードＡの最終シンボルにおける最小のパスメトリックと判定された状態に入力している生き残りパスより前へ戻り、該当するパスメモリ２００２１中の第１番目のシンボルをビタビ復号シンボルデータとして出力する。
【０１５８】
図３（ｃ）は図３（ｂ）よりさらに伝送モードＢの（Ｊ−２）シンボルがパスメモリ２００２１に入力される時点のトレリス線図を示す。この時点では、伝送モードＡの最終シンボルがパスメモリ２００２１中の第１番目のシンボルに該当し、最小のパスメトリックと判定された状態に対応するビタビ復号データをパスメモリ２００２１より出力する。
【０１５９】
図３（ｃ）よりさらに伝送モードＢの次の１シンボルが、パスメモリ２００２１に入力されると、パスメモリ２００２１中のデータは全て伝送モードＢのシンボルなので、通常のビタビ復号出力の方法を再開する。パスメモリ２００２１に入力される最新のシンボル、即ちパスメモリ２００２１中の第Ｊ番目のシンボルの全状態の中で、最小のパスメトリックを有する状態を判定する。その状態に入力している生き残りパスを（Ｊ−１）シンボル分前に戻り、該当するパスメモリ２００２１中の第１番目のシンボルをビタビ復号シンボルデータとして出力する。また、ビタビ復号器１０２は、以上に示した伝送モード切替時の制御以外は、従来例に示したビタビ復号器２０００２と同様の動作を行ってビタビ復号データを出力する。
【０１６０】
以上に示した構成により、本実施の形態の誤り訂正回路１０１は、モード切替後の伝送モードＢの影響を完全に遮断して、伝送モード切替時にパスメモリ２００２１に残留しているモード切替前の伝送モードＡのビタビ復号データを出力することができる。
【０１６１】
また、本実施の形態において、ビタビ復号器制御回路１０３は切替制御信号を以下に示すように生成し、ＡＣＳ回路１０５がビタビ復号器制御回路１０３より出力される切替制御信号により、図４に示すようにパスメトリックメモリ２００２０とパスメモリ２００２１の制御を行ってもよい。この場合、図１のビタビ復号器制御回路１０３は、伝送制御情報復号回路２００１０から出力された伝送モード／スロット情報によって、伝送モードの切替シンボルを認識する。図４（ａ）に示すように、伝送モードＡの最終シンボルまでがパスメモリ２００２１に入力される時点においてのみ、切替制御信号を生成してＡＣＳ回路１０５に出力する。
【０１６２】
図４（ａ）のように、伝送モードＡの最終シンボルまでがパスメモリ２００２１に入力される時点においては、ＡＣＳ回路１０５は通常のビタビ復号と同じく、パスメモリ２００２１に入力される最新のシンボル、即ちパスメモリ２００２１中の第Ｊ番目のシンボルの全状態の中で、最小のパスメトリックを有する状態を判定する。そして、その状態のみを有効とし、他の状態を全て無効とするように、パスメトリックメモリ２００２０とパスメモリ２００２１の制御を行う。
【０１６３】
その他は、従来例に示したビタビ復号と同様の復号を行う。入力された最新のシンボル、即ちパスメモリ２００２１中の第Ｊ番目のシンボルの全状態の中で、最小のパスメトリックを有する状態を判定する。その状態に入力している生き残りパスを（Ｊ−１）シンボル分前に戻り、該当するパスメモリ２００２１中の第１番目のシンボルをビタビ復号シンボルデータとして出力する。
【０１６４】
以上に示した構成により、伝送モード切替前の伝送モードＡの最終シンボルについては、図４（ａ）〜（ｃ）に示すトレリス線図において、最小パスメトリックを有する１状態のみを有効とする。従って、本実施の形態の誤り訂正回路１０１は、モード切替後の伝送モードＢの影響を完全に遮断して、伝送モード切替時にパスメモリ２００２１に残留しているモード切替前の伝送モードＡのビタビ復号データを出力することができる。
【０１６５】
なお、図３（ａ）〜（ｃ）まで、又は図４（ａ）の時点において、ビタビ復号器制御回路１０３が切替制御信号を生成するものとした。しかしながら、伝送モード切替後の変調多値数が伝送モード切替前より大きい場合、又は変調多値数が同じで符号化率が大きい場合のみ切替制御信号を生成する構成にしてもよい。例えば、図８９に示す伝送フレームにおいては、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）→次の伝送モード（ＴＣ−８ＰＳＫ：ｒ＝２／３、又はＱＰＳＫ：ｒ＝３／４、又はＱＰＳＫ：ｒ＝１／２）の伝送モード切替時のみにおいて、ビタビ復号器制御回路１０３が切替制御信号を生成するものとしてもよい。ただし、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）→ＢＰＳＫ（ｒ＝１／２）の場合を除く。
【０１６６】
ビタビ復号器制御回路１０３で生成される切替制御信号により、伝送モード切替前の伝送モードＡは、図３のように最終シンボルにおいて終結して復号されていることになる。しかしながら、例えば主信号のＴＣ−８ＰＳＫ（ｒ＝２／３）→ＱＰＳＫ（ｒ＝３／４）の伝送モード切替時においては、ＴＣ−８ＰＳＫ（ｒ＝２／３）の最終シンボルに続くＱＰＳＫ（ｒ＝３／４）のシンボルは、図９６のように、ＴＣ−８ＰＳＫ（ｒ＝２／３）の符号点間距離より大きい符号点間距離を有している。従って、ＱＰＳＫ（ｒ＝３／４）の第１シンボルより続けて終結を行わずに通常のビタビ復号を行うと、ＱＰＳＫ（ｒ＝３／４）が有するより確からしいブランチメトリックが生成され、終結を行った場合よりもパスメモリ２００２１に残留したＴＣ−８ＰＳＫ（ｒ＝２／３）の（Ｊ−１）シンボル分のＢＥＲが低減されることが期待できる。
【０１６７】
また図８７に示すように、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）の前後には、２バイトずつ、ビタビ復号器１０２の入力では２０シンボルずつの固定シンボル系列がＴＡＢ信号（ｗ１、ｗ２、ｗ３）として存在する。よって、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２））の前後の伝送モード切替時においては、ビタビ復号器制御回路１０３は切替制御信号を生成しない構成にしてもよい。この場合には、固定シンボル系列の性質を利用したビタビ復号制御方法が考えられる。これについては実施の形態２、３において説明する。
【０１６８】
（実施の形態２）
本発明の実施の形態２における誤り訂正回路について、図面を参照しながら説明する。図５は本実施の形態における誤り訂正回路２０１の構成を示すブロック図である。図５に示す誤り訂正回路２０１では、太い実線で図示されたブロックが従来例と異なり、図９８に示す誤り訂正回路２０００１のビタビ復号器２００００２に代えて、確定状態信号で制御されるビタビ復号器２０２が設けられ、確定状態信号を生成するビタビ復号器制御回路２０３が加わったことが特徴である。確定状態信号とは、固定シンボル系列について、たたみ込み符号化器の状態が確定する期間を示す信号である。その他の各ブロック、即ち高／低階層選択信号生成回路２０００３〜選局回路２００１１が設けられていることは図９８に示すものと同一である。
【０１６９】
以上のように構成された誤り訂正回路２０１の各ブロックとその動作について説明する。ただし、ビタビ復号器２０２の出力以降の動作については、従来例で示した通りなので、説明を省略する。
【０１７０】
図６は本実施の形態のビタビ復号器２０２の構成を示すブロック図であり、ビタビ復号器制御回路２０３も併せて図示している。ビタビ復号器２０２は、デ・パンクチャド・Ｓ／Ｐ回路２００１６と、点線部で示すビタビ復号化回路２０４とを有している。ビタビ復号化回路２０４は、ブランチメトリック計算回路２００１８と、ＡＣＳ回路２０５と、パスメトリックメモリ２００２０と、パスメモリ２００２１とを有している。本実施の形態のビタビ復号器２０２は、図１００に示す従来例のビタビ復号器２０００２と比較して、ＡＣＳ回路２０５の内部構成のみが異なる。
【０１７１】
図１１８を用いて説明した発明の解決課題に対して、伝送モードの切替時における本実施の形態のビタビ復号制御について、特にＴＡＢ信号の固定シンボル系列の性質を利用した制御方法について、以下に説明する。図７は伝送モード切替時、例えばＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）→伝送モードＢにおけるビタビ復号器２０２中のパスメモリ２００２１（パスメモリ長＝Ｊ）の様子を示すトレリス線図である。
【０１７２】
特に図７（ａ）は、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）の後ろＴＡＢ信号３２シンボル、例えば図８７、図１０８に示すｗ２＝ xxx0B677h、又はｗ３＝ xxxF4988hの内、たたみ込み回路１００１４の状態が確定する２０シンボル中の第１シンボルまでがパスメモリ２００２１に入力された時点のトレリス線図である。なお、上記のＴＡＢ信号の内、たたみ込み回路１００１４の状態が確定する２０シンボルは、デ・パンクチャド・Ｓ／Ｐ回路２００１６でＳ／Ｐ変換後では１０シンボルに相当する。
【０１７３】
また図７（ｂ）は、後ろＴＡＢ信号の次のシンボル（Ｓ／Ｐ変換後）がパスメモリ２００２１に入力された時点のトレリス線図である。さらに図７（ｃ）は、後ろＴＡＢ信号の残りのシンボル（Ｓ／Ｐ変換後の８シンボル）に続き、伝送モードＢの最初の（Ｊ−１０）シンボルがパスメモリ２００２１に入力された時点のトレリス線図である。
【０１７４】
本実施の形態の誤り訂正回路２０１においては、実施の形態１と同様に、伝送制御情報復号回路２００１０において復号された伝送モード／スロット情報がビタビ復号器制御回路２０３に出力される。
【０１７５】
ビタビ復号器制御回路２０３は、伝送制御情報復号回路２００１０から出力された伝送モード／スロット情報によって、固定系列シンボルであるＴＡＢ信号（ｗ１、ｗ２、ｗ３）を認識する。図７（ａ）のように、Ｓ／Ｐ変換後の各ＴＡＢ信号１０シンボルの第１シンボルが、パスメモリ２００２１に入力される時点より、各ＴＡＢ信号の第１０シンボルがパスメモリ２００２１に入力される時点まで、確定状態信号を生成してＡＣＳ回路２０５に出力する。
【０１７６】
図６のＡＣＳ回路２０５は、ビタビ復号器制御回路２０３より出力される確定状態信号により、以下のようにパスメトリックメモリ２００２０とパスメモリ２００２１の制御を行う。即ち図７（ａ）の１シンボル前、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）の後ろＴＡＢ信号３２シンボルであるｗ２＝ xxx0B677h又はｗ３＝ xxxF4988hの内、たたみ込み回路１００１４の状態が確定する２０シンボルの１シンボル前までがパスメモリ２００２１に入力される時点までは、ＡＣＳ回路２０５が通常のビタビ復号と同じく、パスメモリ２００２１に入力される最新のシンボル、即ちパスメモリ２００２１中の第Ｊ番目のシンボルの全状態の中で、最小のパスメトリックを有する状態を判定する。そしてこの状態に入力している生き残りパスを（Ｊ−１）シンボル分前に戻り、該当するパスメモリ２００２１中の第１番目のシンボルをビタビ復号シンボルデータとして出力する。
【０１７７】
次に、たたみ込み回路１００１４の状態が確定する後ろＴＡＢ信号（ｗ２又はｗ３）中の２０シンボルの第１シンボルが、パスメモリ２００２１に入力される時点では、確定した１状態のみを有効とし、他の状態を全て無効とするように、パスメトリックメモリ２００２０とパスメモリ２００２１の制御を行う。
【０１７８】
図７（ｂ）のように、後ろＴＡＢ信号（ｗ２又はｗ３）の次のシンボルがパスメモリ２００２１に入力される時点でも同様にして、確定した１状態のみを有効とし、他の状態を全て無効とするように、パスメトリックメモリ２００２０とパスメモリ２００２１の制御を行う。同様の制御を、後ろＴＡＢ信号の残りのシンボルが入力される時点まで行う。
【０１７９】
次に、伝送モードＢの第１シンボルが入力されると、従来例に示したビタビ復号と同様な復号を行う。入力された最新のシンボル、即ちパスメモリ２００２１中の第Ｊ番目のシンボルの全状態の中で、最小のパスメトリックを有する状態を判定する。その状態に入力している生き残りパスを（Ｊ−１）シンボル分前に戻し、該当するパスメモリ２００２１中の第１番目のシンボルをビタビ復号シンボルデータとして出力する。なお、図７（ｃ）は、伝送モードＢの最初の（Ｊ−１０）シンボルまでが、パスメモリ２００２１に入力された時点を示している。
【０１８０】
以上は、後ろＴＡＢ信号（ｗ２又はｗ３）における固定シンボル系列の性質を利用したビタビ復号制御方法であるが、前ＴＡＢ信号（ｗ１）についても同様の制御を行うことができる。
【０１８１】
また、ビタビ復号器２０２は、以上に示した伝送モード切替時、即ちＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）→伝送モードＢの制御以外は、従来例に示したビタビ復号器２０００２と同様の動作を行ってビタビ復号データを出力するものとする。
【０１８２】
以上に示した構成により、伝送モード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）の後ろＴＡＢ信号（ｗ２又はｗ３）における固定シンボル系列の性質を利用したビタビ復号制御を行うようにしている。従って、本実施の形態の誤り訂正回路２０１は、モード切替後の伝送モードＢの影響を完全に遮断して、伝送モード切替時にパスメモリ２００２１に残留しているモード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを出力することができる。
【０１８３】
後ろＴＡＢ信号（ｗ２又はｗ３）の固定シンボル系列２０シンボル（Ｓ／Ｐ変換後は１０シンボル）については、上記の制御方法によって常に正しいビタビ復号データが選択される。その結果、図７（ａ）に示すように後ろＴＡＢ信号（ｗ２又はｗ３）の第１シンボルがパスメモリ２００２１に入力された時点において、パスメモリに残留しているＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）（Ｊ−１）シンボルの誤り率を低減することが可能である。
【０１８４】
また、前ＴＡＢ信号（ｗ１）の固定シンボル系列２０シンボルについても、同様のビタビ復号制御を行うことにより、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のモード切替前の伝送モードＴＣ−８ＰＳＫ（ｒ＝２／３）又はＱＰＳＫ（ｒ＝３／４、１／２）又はＢＰＳＫ（ｒ＝１／２）の影響を遮断することができる。
【０１８５】
以上に示したように、本実施の形態の誤り訂正回路２０１は、前ＴＡＢ信号（ｗ１）と後ろＴＡＢ信号（ｗ２又はｗ３）の固定シンボル系列それぞれ２０シンボル（Ｓ／Ｐ変換後は１０シンボル）を利用したビタビ復号制御方法を行うことにより、図１０８（ａ）に示すＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）の実シンボルデータ１２８シンボル（Ｓ／Ｐ変換後は６４シンボル）については、前後の伝送モードのシンボルの影響を完全に遮断し、ＢＰＳＫ（ｒ＝１／２）の本来有しているたたみ込み符号化の誤り訂正能力を引き出すことができる。
【０１８６】
なお、本実施の形態においては、ビタビ復号器制御回路２０３は、図７（ａ）のように各ＴＡＢ信号（ｗ１、ｗ２、ｗ３）２０シンボル（Ｓ／Ｐ変換後は１０シンボル）の第１シンボルが、パスメモリ２００２１に入力される時点より、各ＴＡＢ信号の第１０シンボル（Ｓ／Ｐ変換後の最終シンボル）がパスメモリ２００２１に入力される時点まで確定状態信号を生成して、ＡＣＳ回路２０５に出力する構成とした。その代わりに、ビタビ復号器制御回路２０３は、例えば各ＴＡＢ信号２０シンボル（Ｓ／Ｐ変換後は１０シンボル）の第１シンボルがパスメモリ２００２１に入力される時点のみ確定状態信号を生成して、ＡＣＳ回路２０５に出力する構成としてもよい。この構成を取ることにより、ビタビ復号器制御回路２０３とＡＣＳ回路２０５の制御を簡単化することができる。各ＴＡＢ信号の第１シンボル（Ｓ／Ｐ変換後の最終シンボル）については、図７に示すトレリス線図において、確定された１状態のみが有効とされ、他の全状態は無効とされるので、少なくともＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）の前後の伝送モードのシンボルの影響を遮断することは可能である。
【０１８７】
なお上記では、ビタビ復号器制御回路２０３は、例えば各ＴＡＢ信号２０シンボルの第１シンボルがパスメモリ２００２１に入力される時点のみ確定状態信号を生成して、ＡＣＳ回路２０５に出力するようにした。しかし、図７（ａ）〜（ｃ）に示すようにＳ／Ｐ変換後では、確定状態信号を生成するシンボル期間は、１シンボル以上、最大１０シンボルまでの間で任意に選択可能であり、どのシンボルを選択するかも任意である。
【０１８８】
（実施の形態３）
本発明の実施の形態３における誤り訂正回路について、図面を参照しながら説明する。図８は本実施の形態における誤り訂正回路３０１の構成を示すブロック図である。図８に示す誤り訂正回路３０１では、太い実線で図示されたブロックが従来例と異なり、図９８の誤り訂正回路２０００１のビタビ復号器２００００２に代えて、固定ブランチ信号で制御されるビタビ復号器３０２が設けられ、固定ブランチ信号を生成するビタビ復号器制御回路３０３が加わったことが特徴である。固定ブランチ信号とは、固定シンボル系列についてトレリス線図の状態遷移におけるブランチを特定する信号である。その他の各ブロック、即ち高／低階層選択信号生成回路２０００３〜選局回路２００１１が設けられていることは図９８に示すものと同一である。
【０１８９】
以上のように構成された誤り訂正回路３０１の各ブロックとその動作について説明する。ただし、ビタビ復号器３０２の出力以降の動作については、従来例で示した通りなので、説明を省略する。
【０１９０】
図９は本実施の形態のビタビ復号器３０２の構成を示すブロック図であり、ビタビ復号器制御回路３０３も併せて図示している。ビタビ復号器３０２は、デ・パンクチャド・Ｓ／Ｐ回路２００１６と、点線部で示すビタビ復号化回路３０４とを有している。ビタビ復号化回路３０４は、ブランチメトリック計算回路２００１８と、ＡＣＳ回路３０５と、パスメトリックメモリ２００２０と、パスメモリ２００２１とを有している。本実施の形態のビタビ復号器３０２は、図１００の従来例のビタビ復号器２０００２と比較して、ＡＣＳ回路３０５の内部構成のみが変わっている。
【０１９１】
図１１８を用いて説明した発明の解決課題に対して、伝送モードの切替時における本実施の形態のビタビ復号制御方法について、特にＴＡＢ信号の固定シンボル系列の性質を利用した制御方法について以下に説明する。
【０１９２】
図１０はビタビ復号におけるブランチの出力方法を示すトレリス線図である。ここでは、ビタビ復号シンボルが１シンボル＝１ビットのＱＰＳＫ（ｒ＝３／４、１／ ２）、又はＢＰＳＫ（ｒ＝１／２）である場合を示している。図１０（ａ）は従来のビタビ復号におけるブランチの出力方法を示すトレリス線図である。時刻ｔにおいて、各状態より復号推定シンボル“１”と“０”に対応する２つのブランチを出力する。図１０（ａ）のように、時刻（ｔ＋１）においては状態Ｓに入力されるブランチは２つあり、従来例で示したビタビ復号器２０００２はその中から最小のパスメトリックを有するブランチ（太線で示す）を生き残りパスとしていた。
【０１９３】
一方、図１０（ｂ）はＴＡＢ信号に対して本実施の形態のビタビ復号におけるブランチの出力方法を示すトレリス線図である。例えば、後ろＴＡＢ信号（ｗ２＝xxx0B677h 、復号データＷ２＝A340h ）が図９のビタビ復号器３０２に入力される場合については、復号推定シンボルの計１６シンボルについて、それぞれの復号推定シンボルは“１”か“０”かが既知である。例えば、第１シンボル＝“１”とする。従って、図１０（ｂ）に示すように、例えば後ろＴＡＢ信号（ｗ２）の第１シンボルについては、時刻ｔにおいて、各状態より復号推定シンボル“１”に対応する１つのブランチのみを出力する。時刻（ｔ＋１）においては、状態Ｓに入力されるブランチは１つのみであり、図１０（ｂ）の太線のように自動的に生き残りパスが決定される。
【０１９４】
図１０（ａ）と図１０（ｂ）を比較すると、図１０（ｂ）ではＴＡＢ信号区間については、各状態より１つのブランチ、例えば復号推定シンボル＝“１”に対応するブランチのみを出力するため、時刻（ｔ＋１）において各状態に入力するブランチは、復号推定シンボル＝“１”に対応するブランチであり、それが自動的に生き残りパスを決定する。従って、ＴＡＢ信号区間について誤った系列を生き残りパスとすることがなく、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）に続く伝送モードＢの影響を遮断して、伝送モード切替時にパスメモリ２００２１に残留しているＴＭＣＣのビタビ復号データを出力することができる。一方、図１０（ａ）では、ＴＡＢ信号が有する固定シンボル系列の性質を利用せず、時刻（ｔ＋１）においては各状態に入力されるブランチは２つあり、誤った復号推定シンボルに対応するブランチが、生き残りパスとして選択される可能性がある。
【０１９５】
ここで、図１０（ｂ）に示したＴＡＢ信号区間（固定系列区間）におけるビタビ復号制御方法を次に説明する。図８の誤り訂正回路３０１においては、実施の形態１と同様に、伝送制御情報復号回路２００１０において復号された図８２の伝送モード／スロット情報がビタビ復号器制御回路３０３に出力される。ビタビ復号器制御回路３０３はこの伝送モード／スロット情報によって固定系列シンボル（ＴＡＢ信号：ｗ１、ｗ２、ｗ３）を認識する。各ＴＡＢ信号１６シンボルの第１シンボルがパスメモリ２００２１に入力される時点より、各ＴＡＢ信号の第１６シンボルがパスメモリ２００２１に入力される時点まで固定ブランチ信号を生成してＡＣＳ回路３０５に出力する。
【０１９６】
ＡＣＳ回路３０５は、ビタビ復号器制御回路３０３より出力される固定ブランチ信号により、トレリス線図の各状態より、固定系列＝“１”あるいは“０”に対応した１つのブランチのみを出力するようにパスメトリックメモリ２００２０とパスメモリ２００２１の制御を行う。
【０１９７】
また、ビタビ復号器３０２は、以上に示した伝送モード切替時、即ちＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）→伝送モードＢの制御以外は、従来例に示したビタビ復号器２０００２と同様の動作を行ってビタビ復号データを出力する。
【０１９８】
以上に示した構成により、伝送モード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）の後ろＴＡＢ信号（ｗ２、ｗ３）の固定シンボル系列の性質を利用したビタビ復号制御を行う。従って、本実施の形態の誤り訂正回路３０１は、モード切替後の伝送モードＢの影響を遮断して、伝送モード切替時にパスメモリ２００２１に残留しているモード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを出力することができる。
【０１９９】
その結果、パスメモリ長＝Ｊとすると、後ろＴＡＢ信号（ｗ２、ｗ３）の第１シンボルがパスメモリ２００２１に入力された時点において、パスメモリに残留しているＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）（Ｊ−１）シンボルの誤り率を低減することが可能である。また、前ＴＡＢ信号（ｗ１）の固定シンボル系列１６シンボルについても、同様のビタビ復号制御を行うことにより、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のモード切替前の伝送モード、即ちＴＣ−８ＰＳＫ（ｒ＝２／３）又はＱＰＳＫ（ｒ＝３／４、１／２）、又はＢＰＳＫ（ｒ＝１／２）の影響を遮断することができる。
【０２００】
以上に示したように、本実施の形態の誤り訂正回路３０１は、前ＴＡＢ信号（ｗ１）と後ろＴＡＢ信号（ｗ２、ｗ３）の固定シンボル系列をそれぞれ１６シンボル利用したビタビ復号制御方法を行うことにより、図１０８（ａ）に示すようなＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）の実シンボルデータ１２８シンボルについては（Ｓ／Ｐ変換後は、６４シンボル）、前後の伝送モードのシンボルの影響を遮断し、ＢＰＳＫ（ｒ＝１／２）の本来有しているたたみ込み符号化の誤り訂正能力を引き出すことができる。
【０２０１】
（実施の形態４）
本発明の実施の形態４における誤り訂正回路について、図面を参照しながら説明する。図１１は本実施の形態における誤り訂正回路４０１の構成を示すブロック図である。図１１に示す誤り訂正回路４０１では、太い実線で図示されたブロックが従来例と異なり、図９８の誤り訂正回路２０００１のビタビ復号器２００００２に代えて、状態削減信号で制御されるビタビ復号器４０２が設けられ、状態削減信号を生成するビタビ復号器制御回路４０３が加わったことが特徴である。状態削減信号とは、固定シンボル系列についてトレリス線図の状態数を削減する信号である。その他の各ブロック、即ち高／低階層選択信号生成回路２０００３〜選局回路２００１１が設けられていることは図９８に示すものと同一である。
【０２０２】
以上のように構成された誤り訂正回路４０１の各ブロックとその動作について説明する。ただし、ビタビ復号器４０２の出力以降の動作については、従来例で示した通りなので説明を省略する。
【０２０３】
図１２は本実施の形態のビタビ復号器４０２の構成を示すブロック図であり、ビタビ復号器制御回路４０３も併せて図示されている。ビタビ復号器４０２は、デ・パンクチャド・Ｓ／Ｐ回路２００１６と、点線部で示すビタビ復号化回路４０４とを有している。ビタビ復号化回路４０４は、ブランチメトリック計算回路２００１８と、ＡＣＳ回路４０５と、パスメトリックメモリ２００２０と、パスメモリ２００２１とを有している。本実施の形態のビタビ復号器４０２は、従来例におけるビタビ復号器２０００２と比較して、ＡＣＳ回路４０５の内部構成のみが変わっている。
【０２０４】
図１１８を用いて説明した発明の解決課題に対して、伝送モードの切替時における本実施の形態のビタビ復号制御方法について、特にＴＡＢ信号の固定シンボル系列の性質を利用した制御方法について説明する。図１３は本実施の形態におけるトレリス線図の状態削減方法を示す説明図である。図中の□は図９１に示すたたみ込み回路１００１４の各レジスタを示し、例として後ろＴＡＢ信号（ｗ２＝xxx0B677h 、Ｗ２＝A340h ）が各レジスタに入力される場合を示している。
【０２０５】
図１３において、後ろＴＡＢ信号ｗ２の１６シンボルがビタビ復号化回路４０４に入力する直前までは、たたみ込み回路１００１４の全６レジスタの中身が不定であるため、トレリス線図の状態数は図１３（ａ）に示すように６４である。ｗ２の第１シンボルがビタビ復号化回路４０４に入力されると、最初のレジスタの中身が“１”と決まるので、状態数は図１３（ｂ）のように３２に削減される。次に、ｗ２の第２シンボルがビタビ復号化回路４０４に入力されると、最初の２つのレジスタの中身が“０１”と決まるので、状態数は図１３（ｃ）のように１６に削減される。
【０２０６】
以下、１シンボルずつビタビ復号化回路４０４に入力される毎に状態数が半減し、ｗ２の第６シンボルまでがビタビ復号化回路４０４に入力されると、全６つのレジスタの中身が“０００１０１”と決まるので、図１３（ｇ）のように１状態に確定する。以降、ｗ２の第１６シンボルが入力されるまで、確定した１状態のみが有効となり、ビタビ復号化回路４０４がビタビ復号を行う。
【０２０７】
ところで、実施の形態２では、図７のように例えばｗ２の後ろ１０シンボルについてのみ、確定した１状態のみを有効としてビタビ復号を行っていた。それと比較して本実施の形態では、例えばｗ２の後ろ１０シンボルを確定した１状態のみを有効とし、更に先頭６シンボルについて、１シンボルずつビタビ復号化回路４０４に入力される毎に状態数を半減させている。従って、ＴＡＢ信号１６シンボル（Ｓ／Ｐ変換後）全てについて、固定系列の性質を利用して伝送モード切替時のビタビ復号制御を行っていることになる。
【０２０８】
ここで、図１３に示したＴＡＢ信号区間（固定系列区間）におけるビタビ復号制御の実現方法について説明する。本実施の形態の誤り訂正回路４０１においては、実施の形態１と同様に伝送制御情報復号回路２００１０において復号された、伝送モード／スロット情報がビタビ復号器制御回路４０３に出力される。ビタビ復号器制御回路４０３はこの伝送モード／スロット情報によって固定系列シンボル（ＴＡＢ信号：ｗ１、ｗ２、ｗ３）を認識する。各ＴＡＢ信号１６シンボルの第１シンボルが、パスメモリ２００２１に入力される時点より、各ＴＡＢ信号の第１６シンボルがパスメモリ２００２１に入力される時点まで状態削減信号を生成してＡＣＳ回路４０５に出力する。
【０２０９】
ＡＣＳ回路４０５は、ビタビ復号器制御回路４０３より出力される状態削減信号により、上述のように各ＴＡＢ信号の先頭６シンボルについて、１シンボルずつ状態数を半減させ、その後の１０シンボルについては確定した１状態のみを有効とするように、パスメトリックメモリ２００２０とパスメモリ２００２１の制御を行う。また、ビタビ復号器４０２は、以上に示した伝送モード切替時、即ちＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）→伝送モードＢの制御以外は、従来例のビタビ復号器２０００２と同様の動作を行って、ビタビ復号データを出力する。
【０２１０】
以上に示した構成により、伝送モード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）の後ろＴＡＢ信号（ｗ２、ｗ３）の固定シンボル系列の性質を利用したビタビ復号制御を行う。従って、本実施の形態の誤り訂正回路４０１は、モード切替後の伝送モードＢの影響を遮断して、伝送モード切替時にパスメモリ２００２１に残留しているモード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを出力することができる。
【０２１１】
その結果、後ろＴＡＢ信号（ｗ２、ｗ３）の第１シンボルがパスメモリ２００２１に入力された時点において、パスメモリに残留しているＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）（Ｊ−１）シンボルの誤り率を低減することが可能である。また、前ＴＡＢ信号（ｗ１）の固定シンボル系列１６シンボルについても、同様のビタビ復号制御を行うことにより、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のモード切替前の伝送モード、即ちＴＣ−８ＰＳＫ（ｒ＝２／３）又はＱＰＳＫ（ｒ＝３／４、１／２）又はＢＰＳＫ（ｒ＝１／２）の影響を遮断することができる。
【０２１２】
以上に示したように、本実施の形態の誤り訂正回路４０１は、前ＴＡＢ信号（ｗ１）と後ろＴＡＢ信号（ｗ２、ｗ３）の固定シンボル系列それぞれ１６シンボル（Ｓ／Ｐ変換後）を利用したビタビ復号制御方法を行うことにより、図１０８（ａ）に示すＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）の実シンボルデータ１２８シンボルについては（Ｓ／Ｐ変換後は、６４シンボル）、前後の伝送モードのシンボルの影響を遮断し、ＢＰＳＫ（ｒ＝１／２）の本来有しているたたみ込み符号化の誤り訂正能力を引き出すことができる。
【０２１３】
更に図１３に示すように、先頭６シンボルについて、１シンボルずつパスメモリ２００２１に入力される毎に、状態数を半減させている。従って、ＴＡＢ信号１６シンボル全てについて、固定系列の性質を利用して伝送モード切替時のビタビ復号制御を行っていることになり、実施の形態２と３に比べて、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）の実シンボルデータの誤り率をより低減することができる。
【０２１４】
（実施の形態５）
本発明の実施の形態５における誤り訂正回路について、図面を参照しながら説明する。図１４は本実施の形態における誤り訂正回路５０１の構成を示すブロック図である。この誤り訂正回路５０１では、太い実線で図示されたブロックが従来例と異なり、図９８に示す誤り訂正回路２０００１に対して、シンボル座標変換信号を生成するビタビ復号器制御回路５０３と、シンボル座標変換信号で制御される入力シンボル変換回路５０６とが加わったことが特徴である。シンボル座標変換信号とは、固定シンボルに対応した復調Ｉ／Ｑデータに変換する信号である。その他の各ブロック、即ちビタビ復号器２０００２、高／低階層選択信号生成回路２０００３〜選局回路２００１１が設けられていることは図９８に示すものと同一である。
【０２１５】
以上のように構成された誤り訂正回路５０１の各ブロックとその動作について説明する。ただし、ビタビ復号器２０００２の出力以降の動作については、従来例で示した通りなので、説明を省略する。
【０２１６】
図１５はビタビ復号器２０００２の構成と、ビタビ復号器２０００２及びビタビ復号器制御回路３０３と入力シンボル変換回路５０６との接続関係を示すブロック図である。本実施の形態のビタビ復号器２０００２は、図１００の従来例のビタビ復号器の構成と同じである。
【０２１７】
図１１８を用いて説明した発明の解決課題に対して、伝送モードの切替時における本実施の形態のビタビ復号制御方法ついて、特にＴＡＢ信号の固定シンボル系列の性質を利用した制御方法について説明する。本実施の形態の誤り訂正回路５０１においては、実施の形態１と同様に、伝送制御情報復号回路２００１０で復号された伝送モード／スロット情報がビタビ復号器制御回路５０３に出力される。ビタビ復号器制御回路５０３は、この伝送モード／スロット情報によって固定系列シンボルであるＴＡＢ信号（ｗ１、ｗ２、ｗ３）を認識する。図８７又は図１０８に示すように、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）の後ろＴＡＢ信号３２シンボル（ｗ２＝ xxx0B677h、又はｗ３＝ xxxF4988h）の内、たたみ込み回路１００１４の状態が確定する後ろ２０シンボルが入力シンボル変換回路５０６に入力される区間については、シンボル座標変換信号を生成して入力シンボル変換回路５０６に出力する。
【０２１８】
入力シンボル変換回路５０６は、ビタビ復号器制御回路５０３より出力されるシンボル座標変換信号に従って、たたみ込み回路１００１４の状態が確定する後ろ２０シンボルをその符号点のＩ／Ｑデータに変換し、それ以外の入力シンボルについてはそのままのＩ／Ｑデータでビタビ復号器２０００２に出力する。
【０２１９】
図８７又は図１０８に示すように、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）の前ＴＡＢ信号３２シンボル（ｗ１＝ xxxECD28h）の内、たたみ込み回路１００１４の状態が確定する後ろ２０シンボルについても、入力シンボル変換回路５０６は同様なＩ／Ｑ座標変換を行う。
【０２２０】
入力シンボル変換回路５０６におけるＩ／Ｑデータの変換の様子を図１６に示す。入力シンボル変換回路５０６は、図示しないＰＳＫ復調器からの出力された入力シンボルのＩ／Ｑ座標を、ＴＡＢ信号の内、たたみ込み回路１００１４の状態が確定する後ろ２０シンボルについて、そのシンボルが“０”、あるいは“１”の固定シンボルであるかによって、図１６のように“０”、あるいは“１”の符号点のＩ／Ｑ座標データに変換する。そしてビタビ復号器２０００２は従来例と同じようにビタビ復号を行い、ビタビ復号データをシンボル／バイト変換回路２０００４に出力する。
【０２２１】
上記に示した通り、ＴＡＢ信号の内、たたみ込み回路１００１４の状態が確定する後ろ２０シンボルについては、符号点と距離が０のＩ／Ｑ座標がビタビ復号器２０００２に入力されることになる。即ち、ビタビ復号のトレリス線図において、たたみ込み回路１００１４の状態が確定する後ろ２０シンボルについては、変換された符号点の正しい１状態に入力するブランチメトリックは０で、他の全状態は非常に大きなブランチメトリックが生成される。このような復号方法では、図７（ａ）〜（ｃ）に示す実施の形態２のビタビ復号制御方法と等価的な制御が行われていると見なすことができる。即ち、確定された１状態（変換された符号点の状態）に入力するブランチメトリックと比較して、他の全状態に入力するブランチメトリックはその値が非常に大きいため、確定された１状態が最小のパスメトリックと自動的に判定されることになる。
【０２２２】
以上に示したように、本実施の形態の誤り訂正回路５０１は、前ＴＡＢ信号（ｗ１）と後ろＴＡＢ信号（ｗ２又はｗ３）の固定シンボル系列それぞれ２０シンボルを利用したビタビ復号制御方法を行うことにより、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）の実シンボルデータ、即ち図１０８（ａ）に示す１２８シンボルについては、前後の伝送モードのシンボルの影響を完全に遮断し、ＢＰＳＫ（ｒ＝１／２）の本来有しているたたみ込み符号化の誤り訂正能力を引き出すことができる。
【０２２３】
本実施の形態では、ビタビ復号器２０００２の前段に入力シンボル変換回路５０６を設ける構成にしているので、図１４のビタビ復号器２０００２は従来例のビタビ復号器をそのまま用いることができる。
【０２２４】
シミュレーションにより、本実施の形態の誤り訂正回路５０１の機能
（効果）を調べた。図１７はシミュレーションに用いた伝送フレームの構成図である。図１７（ａ）は入力シンボル変換回路５０６への入力形式を示し、ＴＭＣＣはＳ／Ｐ変換前の信号である。図１７（ｂ）はパスメモリ２００２１への入力形式を示し、ＴＭＣＣはＳ／Ｐ変換後の信号である。パスメモリ長は６４とし、ＴＭＣＣの後の主信号はＴＣ−８ＰＳＫ（ｒ＝２／３）６４シンボルのみとした。この６４シンボルの主信号により、ＴＭＣＣの第１シンボルが入力される直前では、パスメモリ２００２１はＴＣ−８ＰＳＫ（ｒ＝２／３）６４シンボルで満たされている状態になる。
【０２２５】
図１８は上記の条件でシミュレーションした復号結果のＢＥＲである。Ｃ／Ｎ＝−１ｄＢとし、パスメモリ２００２１に後ろＴＡＢ信号（ｗ２又はｗ３）の最終シンボルが入力された時点において、パスメモリ２００２１に残留している６４シンボルについて、１シンボル毎のＢＥＲを算出した。横軸はパスメモリ２００２１に残留している６４シンボルを示し、縦軸はＢＥＲを示す。この図より明らかなように、本実施の形態の「終結処理あり」は、従来例の「終結処理なし」と比較して、パスメモリ２００２１に残留している各シンボルの誤り率が改善されていることが判る。
【０２２６】
（実施の形態６）
本発明の実施の形態６における誤り訂正回路について、図面を参照しながら説明する。図１９は本実施の形態における誤り訂正回路６０１の構成を示すブロック図である。図１９に示す誤り訂正回路６０１では、太い実線で図示されたブロックが従来例と異なっている。即ち、図９８の誤り訂正回路２０００１のビタビ復号器２００００２に代えて、固定ブランチ信号及び確定状態信号で制御されるビタビ復号器１０２が設けられ、固定ブランチ信号及び確定状態信号を生成するビタビ復号器制御回路６０３が新たに加わったことが特徴である。その他の各ブロック、即ち高／低階層選択信号生成回路２０００３〜選局回路２００１１が設けられていることは、図９８に示すものと同一である。
【０２２７】
以上のように構成された誤り訂正回路６０１の動作について説明する。ただし、ビタビ復号器６０２の出力以降の動作については従来例で示した通りなので、説明を省略する。
【０２２８】
図２０はビタビ復号器６０２の構成を示すブロック図であり、ビタビ復号器制御回路６０３も併せて図示している。ビタビ復号器６０２は、デ・パンクチャド・Ｓ／Ｐ回路２００１６と、点線部で示すビタビ復号化回路６０４とを有している。ビタビ復号化回路６０４は、ブランチメトリック計算回路２００１８と、ＡＣＳ回路６０５と、パスメトリックメモリ２００２０と、パスメモリ２００２１とを有している。本実施の形態のビタビ復号器６０２は、図６に示す実施の形態２におけるビタビ復号器２０２と比較して、ＡＣＳ回路６０５の内部構成のみが変わっている。
【０２２９】
図１１８を用いて説明した発明の解決課題に対して、伝送モードの切替時における本実施の形態のビタビ復号制御方法について、特にＴＡＢ信号の固定シンボル系列の性質を利用した制御方法について説明する。本実施の形態の誤り訂正回路６０１においては、実施の形態１と同様に、伝送制御情報復号回路２００１０において復号された伝送モード／スロット情報がビタビ復号器制御回路６０３に出力される。ビタビ復号器制御回路６０３は、実施の形態２と同様にして、伝送モード／スロット情報によって、固定系列シンボルであるＴＡＢ信号（ｗ１、ｗ２、ｗ３）を認識する。図７（ａ）に示すように、各ＴＡＢ信号の後ろ１０シンボルの第１シンボルがパスメモリ２００２１に入力される時点より、各ＴＡＢ信号の第１０シンボルがパスメモリ２００２１に入力される時点まで、確定状態信号を生成してＡＣＳ回路６０５に出力する。
【０２３０】
ＡＣＳ回路６０５は図７（ａ）〜（ｃ）に示すように、ビタビ復号器制御回路６０３より出力される確定状態信号により、実施の形態２と同様にしてパスメトリックメモリ２００２０とパスメモリ２００２１の制御を行う。また、ビタビ復号器制御回路６０３は、各ＴＡＢ信号の先頭６シンボル、即ちたたみ込み回路１００１４が１状態に確定するまでの信号がパスメモリ２００２１に入力される区間について、固定ブランチ信号を生成してＡＣＳ回路６０５に出力する。
【０２３１】
ＡＣＳ回路６０５は図１０（ｂ）に示すように、ビタビ復号器制御回路６０３より出力される固定ブランチ信号により、各ＴＡＢ信号の先頭６シンボルについては、実施の形態３と同様にしてパスメトリックメモリ２００２０とパスメモリ２００２１の制御を行う。また、ビタビ復号器６０２は、以上に示した伝送モード切替時、即ちＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）→伝送モードＢの制御以外は、従来例に示したビタビ復号器２０００２と同様の動作を行って、ビタビ復号データを出力する。
【０２３２】
以上に示した構成により、実施の形態２と同様に、伝送モード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のＴＡＢ信号（ｗ１、ｗ２又はｗ３）の固定シンボル系列の性質を利用したビタビ復号制御を行う。従って、本実施の形態の誤り訂正回路６０１は、モード切替後の伝送モードＢの影響を完全に遮断して、伝送モード切替時にパスメモリ２００２１に残留しているモード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを出力することができる。かつ、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のモード切替前の伝送モードの影響も完全に遮断することができる。
【０２３３】
更に、本実施の形態においては、各ＴＡＢ信号の先頭６シンボルについて、固定ブランチ信号によるビタビ復号制御を行う。従って、ＴＡＢ信号１６シンボル全てについて、固定系列の性質を利用して、伝送モード切替時のビタビ復号制御を行っていることになり、実施の形態２と比較して、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）の実シンボルデータの誤り率をより低減することができる。
【０２３４】
（実施の形態７）
本発明の実施の形態７における誤り訂正回路について、図面を参照しながら説明する。図２１は本実施の形態における誤り訂正回路７０１の構成を示すブロック図である。図２１に示す誤り訂正回路７０１では、太い実線で図示されたブロックが従来例と異なり、図９８の誤り訂正回路２０００１のビタビ復号器２００００２に代えて、固定ブランチ信号で制御されるビタビ復号器７０２が設けられ、固定ブランチ信号及びシンボル座標変換信号を生成するビタビ復号器制御回路７０３と、シンボル座標変換信号で制御される入力シンボル変換回路５０６が新たに加わったことが特徴である。その他の各ブロック、即ち高／低階層選択信号生成回路２０００３〜選局回路２００１１が設けられていることは、図９８に示すものと同一である。
【０２３５】
以上のように構成された誤り訂正回路７０１の各ブロックとその動作について説明する。ただし、ビタビ復号器７０２の出力以降の動作については、従来例で示した通りなので説明を省略する。
【０２３６】
図２２はビタビ復号器７０２の構成を示すブロック図であり、ビタビ復号器制御回路７０３と入力シンボル変換回路５０６とを併せて図示している。ビタビ復号器７０２は、デ・パンクチャド・Ｓ／Ｐ回路２００１６と、点線部で示すビタビ復号化回路７０４とを有している。ビタビ復号化回路７０４は、ブランチメトリック計算回路２００１８と、ＡＣＳ回路７０５と、パスメトリックメモリ２００２０と、パスメモリ２００２１とを有している。本実施の形態のビタビ復号器７０２は、図１５に示す実施の形態５のビタビ復号器２０００２と比較して、ＡＣＳ回路７０５の内部構成のみが変わっている。
【０２３７】
図１１８を用いて説明した発明の解決課題に対して、伝送モードの切替時における本実施の形態のビタビ復号制御方法について、特にＴＡＢ信号の固定シンボル系列の性質を利用した制御方法について説明する。本実施の形態の誤り訂正回路７０１においては、実施の形態１と同様に、伝送制御情報復号回路２００１０において復号された伝送モード／スロット情報がビタビ復号器制御回路７０３に出力される。ビタビ復号器制御回路７０３は、伝送モード／スロット情報によって固定系列シンボルであるＴＡＢ信号（ｗ１、ｗ２、ｗ３）を認識する。図８７又は図１０８に示すように、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）の後ろＴＡＢ信号３２シンボル（ｗ２＝ xxx0B677h、又はｗ３＝ xxxF4988h）の内、たたみ込み回路１００１４の状態が確定する後ろ２０シンボルが、入力シンボル変換回路５０６に入力される区間については、シンボル座標変換信号を生成して、入力シンボル変換回路５０６に出力する。
【０２３８】
入力シンボル変換回路５０６は、実施の形態５と同様の動作を行って、Ｉ／Ｑデータをビタビ復号器７０２に出力する。また、ビタビ復号器制御回路７０３は、各ＴＡＢ信号の先頭６シンボル、即ちたたみ込み回路１００１４の１状態に確定するまでがパスメモリ２００２１に入力される区間について、固定ブランチ信号を生成してＡＣＳ回路７０５に出力する。そしてＡＣＳ回路７０５は、ビタビ復号器制御回路７０３より出力される固定ブランチ信号により、各ＴＡＢ信号の先頭６シンボルについては、実施の形態３と同様にして、パスメトリックメモリ２００２０とパスメモリ２００２１の制御を行う。また、ビタビ復号器７０２は、以上に示した伝送モード切替時、即ちＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）→伝送モードＢの制御以外は、従来例に示したビタビ復号器２０００２と同様の動作を行って、ビタビ復号データを出力する。
【０２３９】
以上に示した構成により、実施の形態５と同様に、伝送モード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のＴＡＢ信号（ｗ１、ｗ２又はｗ３）の固定シンボル系列の性質を利用したビタビ復号制御を行う。従って、本実施の形態の誤り訂正回路７０１は、モード切替後の伝送モードＢの影響を遮断して、伝送モード切替時にパスメモリ２００２１に残留しているモード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを出力することができる。かつ、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のモード切替前の伝送モードの影響も遮断することができる。
【０２４０】
更に、本実施の形態においては、各ＴＡＢ信号の先頭６シンボルについて、固定ブランチ信号によるビタビ復号制御を行う。従って、ＴＡＢ信号１６シンボル全てについて、固定系列の性質を利用して伝送モード切替時のビタビ復号制御を行っていることになり、実施の形態５と比較して、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）の実シンボルデータの誤り率をより低減することができる。
【０２４１】
（実施の形態８）
本発明の実施の形態８における誤り訂正回路について、図面を参照しながら説明する。図２３は本実施の形態における誤り訂正回路８０１の構成を示すブロック図である。図２３に示す誤り訂正回路８０１では、太い実線で図示されたブロックが従来例と異なり、図９８の誤り訂正回路２０００１のビタビ復号器２００００２に代えて、状態削減信号及び確定状態信号で制御されるビタビ復号器８０２が設けられ、状態削減信号及び確定状態信号を生成するビタビ復号器制御回路８０３が新たに加わったことが特徴である。その他の各ブロック、即ち高／低階層選択信号生成回路２０００３〜選局回路２００１１が設けられていることは、図９８に示すものと同一である。
【０２４２】
以上のように構成された誤り訂正回路８０１の各ブロックとその動作について説明する。ただし、ビタビ復号器８０２の出力以降の動作については、従来例で示した通りなので説明を省略する。
【０２４３】
図２４はビタビ復号器８０２の構成を示すブロック図であり、ビタビ復号器制御回路８０３も併せて図示されている。ビタビ復号器８０２は、デ・パンクチャド・Ｓ／Ｐ回路２００１６と、点線部で示すビタビ復号化回路８０４とを有している。ビタビ復号化回路８０４は、ブランチメトリック計算回路２００１８と、ＡＣＳ回路８０５と、パスメトリックメモリ２００２０と、パスメモリ２００２１とを有している。本実施の形態のビタビ復号器８０２は、図６に示す実施の形態２におけるビタビ復号器２０２と比較して、ＡＣＳ回路８０５の内部構成のみが変わっている。
【０２４４】
図１１８を用いて説明した発明の解決課題に対して、伝送モードの切替時における本実施の形態のビタビ復号制御方法について、特にＴＡＢ信号の固定シンボル系列の性質を利用した制御方法について説明する。本実施の形態の誤り訂正回路８０１においては、実施の形態１と同様に、伝送制御情報復号回路２００１０において復号された伝送モード／スロット情報がビタビ復号器制御回路８０３に出力される。
【０２４５】
ビタビ復号器制御回路８０３は、実施の形態２と同様にして、伝送制御情報復号回路２００１０から出力された伝送モード／スロット情報によって、固定系列シンボルであるＴＡＢ信号（ｗ１、ｗ２、ｗ３）を認識する。図７（ａ）に示すように、各ＴＡＢ信号の後ろ１０シンボルの第１シンボルが、パスメモリ２００２１に入力される時点より、各ＴＡＢ信号の第１０シンボルがパスメモリ２００２１に入力される時点まで確定状態信号を生成してＡＣＳ回路８０５に出力する。
【０２４６】
ＡＣＳ回路８０５は、図７（ａ）〜（ｃ）に示すように、ビタビ復号器制御回路８０３より出力される確定状態信号により、実施の形態２と同様にしてパスメトリックメモリ２００２０とパスメモリ２００２１の制御を行う。また、ビタビ復号器制御回路８０３は、各ＴＡＢ信号の先頭６シンボル、即ちたたみ込み回路１００１４が１状態に確定するまで、がパスメモリ２００２１に入力される区間について、状態削減信号を生成してＡＣＳ回路８０５に出力する。
【０２４７】
ＡＣＳ回路８０５は、ビタビ復号器制御回路８０３より出力される状態削減信号により、各ＴＡＢ信号の先頭６シンボルについては、実施の形態４と同様にして、パスメトリックメモリ２００２０とパスメモリ２００２１の制御を行い、図１３に示すように、たたみ込み回路１００１４が１状態に確定するまで状態数を半分ずつに削減する。また、ビタビ復号器８０２は、以上に示した伝送モード切替時、即ちＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）→伝送モードＢの制御以外は、従来例のビタビ復号器２０００２と同様の動作を行って、ビタビ復号データを出力する。
【０２４８】
以上に示した構成により、実施の形態２と同様に、伝送モード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のＴＡＢ信号（ｗ１、ｗ２又はｗ３）の固定シンボル系列の性質を利用したビタビ復号制御を行う。従って、本実施の形態の誤り訂正回路８０１は、モード切替後の伝送モードＢの影響を完全に遮断して、伝送モード切替時にパスメモリ２００２１に残留しているモード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを出力することができる。かつ、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のモード切替前の伝送モードの影響も完全に遮断する。
【０２４９】
更に、本実施の形態においては、各ＴＡＢ信号の先頭６シンボルについて、状態削減信号によるビタビ復号制御を行う。従って、ＴＡＢ信号１６シンボル全てについて、固定系列の性質を利用して、伝送モード切替時のビタビ復号制御を行っていることになり、実施の形態２と比較して、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）の実シンボルデータの誤り率をより低減することができる。
【０２５０】
（実施の形態９）
本発明の実施の形態９における誤り訂正回路について、図面を参照しながら説明する。図２５は本実施の形態における誤り訂正回路９０１の構成を示すブロック図である。図２５に示す誤り訂正回路９０１では、太い実線で図示されたブロックが従来例と異なり、図９８の誤り訂正回路２０００１のビタビ復号器２００００２に代えて、状態削減信号及び固定ブランチ信号で制御されるビタビ復号器９０２が設けられ、状態削減信号及び固定ブランチ信号を生成するビタビ復号器制御回路９０３が新たに加わったことが特徴である。その他の各ブロック、即ち高／低階層選択信号生成回路２０００３〜選局回路２００１１が設けられていることは、図９８に示すものと同一である。
【０２５１】
以上のように構成された誤り訂正回路９０１の各ブロックとその動作について説明する。ただし、ビタビ復号器９０２の出力以降の動作については、従来例で示した通りなので説明を省略する。
【０２５２】
図２６はビタビ復号器９０２の構成を示すブロック図であり、ビタビ復号器制御回路９０３も併せて図示されている。ビタビ復号器９０２は、デ・パンクチャド・Ｓ／Ｐ回路２００１６と、点線部で示すビタビ復号化回路９０４とを有している。ビタビ復号化回路９０４は、ブランチメトリック計算回路２００１８と、ＡＣＳ回路９０５と、パスメトリックメモリ２００２０と、パスメモリ２００２１とを有している。本実施の形態のビタビ復号器９０２は、図９に示す実施の形態３におけるビタビ復号器３０２と比較して、ＡＣＳ回路９０５の内部構成のみが変わっている。
【０２５３】
図１１８を用いて説明した発明の解決課題に対して、伝送モードの切替時における本実施の形態のビタビ復号制御方法について、特にＴＡＢ信号の固定シンボル系列の性質を利用した制御方法について説明する。本実施の形態の誤り訂正回路９０１においては、実施の形態１と同様に、伝送制御情報復号回路２００１０において復号された伝送モード／スロット情報がビタビ復号器制御回路９０３に出力される。ビタビ復号器制御回路９０３は、実施の形態３と同様にして、伝送モード／スロット情報によって、固定系列シンボルであるＴＡＢ信号（ｗ１、ｗ２、ｗ３）を認識する。各ＴＡＢ信号１６シンボルの第１シンボルがパスメモリ２００２１に入力される時点より、各ＴＡＢ信号の第１６シンボルがパスメモリ２００２１に入力される時点まで、固定ブランチ信号を生成してＡＣＳ回路９０５に出力する。
【０２５４】
ＡＣＳ回路９０５は、図１０に示すように、ビタビ復号器制御回路９０３より出力される固定ブランチ信号により、実施の形態３と同様にして、パスメトリックメモリ２００２０とパスメモリ２００２１の制御を行う。また、ビタビ復号器制御回路９０３は、各ＴＡＢ信号の先頭６シンボル、即ちたたみ込み回路１００１４が１状態に確定するまでがパスメモリ２００２１に入力される区間について、状態削減信号を生成してＡＣＳ回路９０５に出力する。
【０２５５】
ＡＣＳ回路９０５は、図１３に示すように、ビタビ復号器制御回路９０３より出力される状態削減信号により、各ＴＡＢ信号の先頭６シンボルについては、実施の形態４と同様にして、パスメトリックメモリ２００２０とパスメモリ２００２１の制御を行い、たたみ込み回路１００１４が１状態に確定するまで、状態数を半分ずつに削減する。また、ビタビ復号器９０２は、以上に示した伝送モード切替時、即ちＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）→伝送モードＢの制御以外は、従来例のビタビ復号器２０００２と同様の動作を行って、ビタビ復号データを出力する。
【０２５６】
以上に示した構成により、実施の形態３と同様に、伝送モード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のＴＡＢ信号（ｗ１、ｗ２又はｗ３）の固定シンボル系列全てを利用したビタビ復号制御を行う。従って、本実施の形態の誤り訂正回路９０１は、モード切替後の伝送モードＢの影響を遮断して、伝送モード切替時にパスメモリ２００２１に残留しているモード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを出力することができる。かつ、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のモード切替前の伝送モードの影響も完全に遮断する。
【０２５７】
更に、本実施の形態においては、各ＴＡＢ信号の先頭６シンボルについて、状態削減信号によるビタビ復号制御を行っている。従って、ＴＡＢ信号１６シンボル全てについて、固定ブランチや状態削減のように、固定系列の性質を二重に利用して伝送モード切替時のビタビ復号制御を行うことができる。このため実施の形態３と比較して、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）の実シンボルデータの誤り率をより低減することができる。
【０２５８】
（実施の形態１０）
本発明の実施の形態１０における誤り訂正回路について、図面を参照しながら説明する。図２７は本実施の形態における誤り訂正回路１００１の構成を示すブロック図である。図２７に示す誤り訂正回路１００１では、太い実線で図示されたブロックが従来例と異なり、図９８の誤り訂正回路２０００１のビタビ復号器２０００２に代えて、状態削減信号で制御されるビタビ復号器１００２が設けられ、状態削減信号及びシンボル座標変換信号を生成するビタビ復号器制御回路１００３と、シンボル座標変換信号で制御される入力シンボル変換回路５０６が新たに加わったことが特徴である。その他の各ブロック、即ち高／低階層選択信号生成回路２０００３〜選局回路２００１１が設けられていることは、図９８に示すものと同一である。
【０２５９】
以上のように構成された誤り訂正回路１００１の各ブロックとその動作について説明する。ただし、ビタビ復号器１００２の出力以降の動作については、従来例で示した通りなので説明を省略する。
【０２６０】
図２８はビタビ復号器１００２の構成を示すブロック図であり、ビタビ復号器制御回路１００３と入力シンボル変換回路５０６も併せて図示されている。ビタビ復号器１００２は、デ・パンクチャド・Ｓ／Ｐ回路２００１６と、点線部で示すビタビ復号化回路１００４とを有している。ビタビ復号化回路１００４は、ブランチメトリック計算回路２００１８と、ＡＣＳ回路１００５と、パスメトリックメモリ２００２０と、パスメモリ２００２１とを有している。本実施の形態のビタビ復号器１００２は、実施の形態５におけるビタビ復号器２０００２と比較して、ＡＣＳ回路１００５の内部構成のみが変わっている。
【０２６１】
図１１８を用いて説明した発明の解決課題に対して、伝送モードの切替時における本実施の形態のビタビ復号制御方法について、特にＴＡＢ信号の固定シンボル系列の性質を利用した制御方法について説明する。本実施の形態の誤り訂正回路１００１においては、実施の形態１と同様に、伝送制御情報復号回路２００１０において復号された伝送モード／スロット情報がビタビ復号器制御回路１００３に出力される。
【０２６２】
ビタビ復号器制御回路１００３は、実施の形態５と同様にして、伝送制御情報復号回路２００１０から出力された伝送モード／スロット情報によって、固定系列シンボルであるＴＡＢ信号（ｗ１、ｗ２、ｗ３）を認識する。図８７又は図１０８に示すように、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）の後ろＴＡＢ信号３２シンボル（ｗ２＝ xxx0B677h、又はｗ３＝ xxxF4988h）の内、たたみ込み回路１００１４の状態が確定する後ろ２０シンボルが入力シンボル変換回路５０６に入力される区間については、シンボル座標変換信号を生成して、入力シンボル変換回路５０６に出力する。入力シンボル変換回路５０６は、実施の形態５と同様の動作を行って、Ｉ／Ｑデータをビタビ復号器１００２に出力する。
【０２６３】
また、ビタビ復号器制御回路１００３は、各ＴＡＢ信号の先頭６シンボル、即ちたたみ込み回路１００１４が１状態に確定するまでがパスメモリ２００２１に入力される区間について、状態削減信号を生成してＡＣＳ回路１００５に出力する。ＡＣＳ回路１００５は、ビタビ復号器制御回路１００３より出力される状態削減信号により、各ＴＡＢ信号の先頭６シンボルについては、実施の形態４と同様にして、パスメトリックメモリ２００２０とパスメモリ２００２１の制御を行い、図１３に示すようにたたみ込み回路１００１４が１状態に確定するまで、状態数を半分ずつに削減する。また、ビタビ復号器１００２は、以上に示した伝送モード切替時、即ちＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）→伝送モードＢの制御以外は、従来例のビタビ復号器２０００２と同様の動作を行ってビタビ復号データを出力する。
【０２６４】
以上に示した構成により、実施の形態５と同様に、伝送モード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のＴＡＢ信号（ｗ１、ｗ２又はｗ３）の固定シンボル系列を利用したビタビ復号制御を行う。従って、本実施の形態の誤り訂正回路１００１は、モード切替後の伝送モードＢの影響を完全に遮断して、伝送モード切替時にパスメモリ２００２１に残留しているモード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを出力することができる。かつ、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のモード切替前の伝送モードの影響も完全に遮断する。
【０２６５】
更に、本実施の形態においては、各ＴＡＢ信号の先頭６シンボルについて、状態削減信号によるビタビ復号制御を行う。従って、ＴＡＢ信号１６シンボル全てについて、固定系列の性質を利用して伝送モード切替時のビタビ復号制御を行っていることになる。従って実施の形態５と比較して、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）の実シンボルデータの誤り率をより低減することができる。
【０２６６】
（実施の形態１１）
本発明の実施の形態１１における誤り訂正回路について、図面を参照しながら説明する。図２９は本実施の形態における誤り訂正回路１１０１の構成を示すブロック図である。図２９に示す誤り訂正回路１１０１では、太い実線で図示されたブロックが従来例と異なり、図９８の誤り訂正回路２０００１のビタビ復号器２０００２に代えて、状態削減信号、固定ブランチ信号、及び確定状態信号で制御されるビタビ復号器１１０２が設けられ、状態削減信号、固定ブランチ信号、及び確定状態信号を生成するビタビ復号器制御回路１１０３が新たに加わったことが特徴である。その他の各ブロック、即ち高／低階層選択信号生成回路２０００３〜選局回路２００１１が設けられていることは、図９８に示すものと同一である。
【０２６７】
以上のように構成された誤り訂正回路１１０１の各ブロックとその動作について説明する。ただし、ビタビ復号器１１０２の出力以降の動作については、従来例で示した通りなので説明を省略する。
【０２６８】
図３０はビタビ復号器１１０２の構成を示すブロック図であり、ビタビ復号器制御回路１１０３も併せて図示している。図３０に示すように、ビタビ復号器１１０２は、デ・パンクチャド・Ｓ／Ｐ回路２００１６と、点線部で示すビタビ復号化回路１１０４とを有している。ビタビ復号化回路１１０４は、ブランチメトリック計算回路２００１８と、ＡＣＳ回路１１０５と、パスメトリックメモリ２００２０と、パスメモリ２００２１とを有している。即ち、本実施の形態のビタビ復号器１１０２は、実施の形態２のビタビ復号器２０２と比較して、ＡＣＳ回路１１０５の内部構成のみが変わっている。
【０２６９】
図１１８を用いて説明した発明の解決課題に対して、伝送モードの切替時における本実施の形態のビタビ復号制御方法について、特にＴＡＢ信号の固定シンボル系列の性質を利用した制御方法について説明する。
【０２７０】
本実施の形態の誤り訂正回路１１０１においては、実施の形態１と同様に、伝送制御情報復号回路２００１０において復号された図８２の伝送モード／スロット情報がビタビ復号器制御回路１１０３に出力される。ビタビ復号器制御回路１１０３は実施の形態２と同様にして、伝送モード／スロット情報によって固定系列シンボルであるＴＡＢ信号（ｗ１、ｗ２、ｗ３）を認識する。図７（ａ）に示すように、各ＴＡＢ信号の後ろ１０シンボルの第１シンボルがパスメモリ２００２１に入力される時点より、各ＴＡＢ信号の第１０シンボル（Ｓ／Ｐ変換後の最終シンボル）がパスメモリ２００２１に入力される時点まで確定状態信号を生成して図３０のＡＣＳ回路１１０５に出力する。
【０２７１】
ＡＣＳ回路１１０５は、図７（ａ）〜（ｃ）に示すように、ビタビ復号器制御回路１１０３より出力される確定状態信号により、実施の形態２と同様にしてパスメトリックメモリ２００２０とパスメモリ２００２１の制御を行う。また、ビタビ復号器制御回路１１０３は、各ＴＡＢ信号の先頭６シンボル、即ち、たたみ込み回路１００１４が１状態に確定するまでがパスメモリ２００２１に入力される区間について、固定ブランチ信号と状態削減信号とを生成してＡＣＳ回路１１０５に出力する。
【０２７２】
ＡＣＳ回路１１０５は、図１０（ｂ）に示すようにビタビ復号器制御回路１１０３より出力される固定ブランチ信号により、各ＴＡＢ信号の先頭６シンボルについては、実施の形態３と同様にしてパスメトリックメモリ２００２０とパスメモリ２００２１の制御を行う。更に、ＡＣＳ回路１１０５は、ビタビ復号器制御回路１１０３より出力される状態削減信号により、各ＴＡＢ信号の先頭６シンボルについては、実施の形態４と同様にして、パスメトリックメモリ２００２０とパスメモリ２００２１の制御を行い、図１３に示すようにたたみ込み回路１００１４が１状態に確定するまで状態数を半分ずつに削減する。また、ビタビ復号器１１０２は、以上に示した伝送モード切替時、即ちＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）→伝送モードＢの制御以外は、従来例のビタビ復号器２０００２と同様の動作を行って、ビタビ復号データを出力する。
【０２７３】
以上に示した構成により、実施の形態２と同様に、伝送モード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のＴＡＢ信号（ｗ１、ｗ２又はｗ３）の固定シンボル系列の性質を利用したビタビ復号制御を行う。従って、本実施の形態の誤り訂正回路１１０１は、モード切替後の伝送モードＢの影響を完全に遮断して、伝送モード切替時にパスメモリ２００２１に残留しているモード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを出力することができる。かつ、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のモード切替前の伝送モードの影響も完全に遮断することができる。
【０２７４】
更に、本実施の形態においては、各ＴＡＢ信号の先頭６シンボルについて、固定ブランチ信号と状態削減信号によるビタビ復号制御を行う。従って、ＴＡＢ信号１６シンボル全てについて、固定系列の性質を利用して伝送モード切替時のビタビ復号制御を行っていることになり、実施の形態２や６などと比較して、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）の実シンボルデータの誤り率を更に低減することができる。
【０２７５】
（実施の形態１２）
本発明の実施の形態１２における誤り訂正回路について、図面を参照しながら説明する。図３１は本実施の形態における誤り訂正回路１２０１の構成を示すブロック図である。図３１に示す誤り訂正回路１２０１では、太い実線で図示されたブロックが従来例と異なり、図９８の誤り訂正回路２０００１のビタビ復号器２０００２に代えて、状態削減信号及び固定ブランチ信号で制御されるビタビ復号器１２０２が設けられ、状態削減信号、固定ブランチ信号、及びシンボル座標変換信号を生成するビタビ復号器制御回路１２０３と、シンボル座標変換信号で制御される入力シンボル変換回路５０６が新たに加わったことが特徴である。その他の各ブロック、即ち高／低階層選択信号生成回路２０００３〜選局回路２００１１が設けられていることは、図９８に示すものと同一である。
【０２７６】
以上のように構成された誤り訂正回路１２０１の各ブロックとその動作について説明する。ただし、ビタビ復号器１２０２の出力以降の動作については従来例で示した通りなので説明を省略する。
【０２７７】
図３２はビタビ復号器１２０２の構成を示すブロック図であり、ビタビ復号器制御回路１２０３と入力シンボル変換回路５０６も併せて図示している。ビタビ復号器１２０２は、デ・パンクチャド・Ｓ／Ｐ回路２００１６と、点線部で示すビタビ復号化回路１２０４とを有している。ビタビ復号化回路１２０４は、ブランチメトリック計算回路２００１８と、ＡＣＳ回路１２０５と、パスメトリックメモリ２００２０と、パスメモリ２００２１とを有している。即ち、本実施の形態のビタビ復号器１２０２は、実施の形態５のビタビ復号器２０００２と比較して、ＡＣＳ回路１２０５の内部構成のみが変わっている。
【０２７８】
図１１８を用いて説明した発明の解決課題に対して、伝送モードの切替時における本実施の形態のビタビ復号制御方法について、特にＴＡＢ信号の固定シンボル系列の性質を利用した制御方法について説明する。
【０２７９】
本実施の形態の誤り訂正回路１２０１においては、実施の形態１と同様に、伝送制御情報復号回路２００１０により復号された図８２の伝送モード／スロット情報が、ビタビ復号器制御回路１２０３に出力される。ビタビ復号器制御回路１２０３は、実施の形態５と同様にして、伝送モード／スロット情報によって固定系列シンボルであるＴＡＢ信号（ｗ１、ｗ２、ｗ３）を認識する。図８７又は図１０８に示すように、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）の後ろＴＡＢ信号３２シンボル（ｗ２＝ xxx0B677h、又はｗ３＝ xxxF4988h）の内、たたみ込み回路１００１４の状態が確定する後ろ２０シンボルが入力シンボル変換回路５０６に入力される区間については、シンボル座標変換信号を生成して入力シンボル変換回路５０６に出力する。
【０２８０】
入力シンボル変換回路５０６は、図１６に示すように実施の形態５と同様の動作を行って、Ｉ／Ｑデータをビタビ復号器１２０２に出力する。また、ビタビ復号器制御回路１２０３は、各ＴＡＢ信号の先頭６シンボル、即ち、たたみ込み回路１００１４の１状態に確定するまでがパスメモリ２００２１に入力される区間について、固定ブランチ信号と状態削減信号を生成してＡＣＳ回路１２０５に出力する。ＡＣＳ回路１２０５は、図１０（ｂ）に示すように、ビタビ復号器制御回路１２０３より出力される固定ブランチ信号により、各ＴＡＢ信号の先頭６シンボルについては、実施の形態３と同様にして、パスメトリックメモリ２００２０とパスメモリ２００２１の制御を行う。更に、ＡＣＳ回路１２０５は、図１３に示すように、ビタビ復号器制御回路１２０３より出力される状態削減信号により、各ＴＡＢ信号の先頭６シンボルについては、実施の形態４と同様にして、パスメトリックメモリ２００２０とパスメモリ２００２１の制御を行い、たたみ込み回路１００１４が１状態に確定するまで状態数を半分ずつに削減する。
【０２８１】
また、ビタビ復号器１２０２は、以上に示した伝送モード切替時、即ちＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）→伝送モードＢの制御以外は、従来例のビタビ復号器２０００２と同様の動作を行ってビタビ復号データを出力する。
【０２８２】
以上に示した構成により、実施の形態５と同様に、伝送モード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のＴＡＢ信号（ｗ１、ｗ２又はｗ３）の固定シンボル系列の性質を利用したビタビ復号制御を行う。従って、本実施の形態の誤り訂正回路１２０１は、モード切替後の伝送モードＢの影響を遮断して、伝送モード切替時にパスメモリ２００２１に残留しているモード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを出力することができる。かつ、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のモード切替前の伝送モードの影響も遮断することができる。
【０２８３】
更に、本実施の形態においては、各ＴＡＢ信号の先頭６シンボルについて、固定ブランチ信号と状態削減信号によるビタビ復号制御を行う。従って、ＴＡＢ信号１６シンボル全てについて、固定系列の性質を利用して、伝送モード切替時のビタビ復号制御を行っていることになり、実施の形態５や７などと比較して、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）の実シンボルデータの誤り率を更に低減することができる。
【０２８４】
（実施の形態１３）
本発明の実施の形態１３における誤り訂正回路について、図面を参照しながら説明する。図３３は本実施の形態における誤り訂正回路１３０１の構成を示すブロック図である。図３３に示す誤り訂正回路１３０１では、太い実線で図示されたブロックが従来例と異なり、内部構成が異なるデ・インターリーブ回路１３０２と選局回路１３０３が設けられ、デ・インターリーブ回路１３０２が選局回路１３０３の出力するスロット選択信号で制御されるように構成したことが特徴である。その他の各ブロック、即ちビタビ復号器２０００２〜シンボル／バイト変換回路２０００４、ＭＰＥＧ同期バイト／ダミー・スロット挿入回路２０００６〜伝送制御情報復号回路２００１０の各機能は、図９８に示すものと同一である。
【０２８５】
以上のように構成された誤り訂正回路１３０１の各ブロックとその動作について説明する。ただし、デ・インターリーブ回路１３０２の入力以前と、出力以降の動作については、従来例で示した通りなので説明を省略する。
【０２８６】
図３４はデ・インターリーブ回路１３０２の構成例を示すブロック図である。デ・インターリーブ回路１３０２は、書き込みアドレス生成回路１３０４と、読み出しアドレス生成回路１３０５と、メモリ回路１３０６とを有している。なお、デ・インターリーブを行うために、本実施の形態のメモリ回路１３０６は２４×８スロットの２バンク分のメモリ領域を使用するものとしている。
【０２８７】
発明が解決しようとする課題で説明したように、従来のデ・インターリーブ回路２０００５は不必要なメモリ領域を使用して、デ・インターリーブを行っている。本実施の形態のデ・インターリーブ回路は、この問題点を解決するように構成されている。以下、本実施の形態の動作について説明する。
【０２８８】
従来例で示したと同様に、デ・インターリーブ回路１３０２に入力されるデータ系列は、１フレーム（４８スロット）あたり、

の２種類のＴＳが図１０８（ｂ）のように入力されるものとする。
【０２８９】
従来例においては、図１０９に示すように、入力された１フレームあたり４８スロットの入力データ系列全てを、図１１０のメモリ回路２００２８に書き込み、読み出しを行っていた。従ってデ・インターリーブ回路２０００５からの出力データ系列は、図３５（ａ）のようであった。
【０２９０】
一方、本実施の形態のデ・インターリーブ回路１３０２おいては、選局回路１３０３より出力されるスロット選択信号により選局された１ＴＳ、この例の場合、２４スロット／フレームのみのデータ系列を、メモリ回路１３０６に書き込み、読み出しを行うように制御する。このため図３４の書き込みアドレス生成回路１３０４と読み出しアドレス生成回路１３０５が、それぞれ選択された１ＴＳのスロットに対応したアドレスのみを生成し、メモリ回路１３０６に出力する。なお、選択されていないＴＳに対応するスロットのアドレスはフリーランとする。従って、デ・インターリーブ回路１３０２からの出力データ系列は図３５（ｂ）のようになる。
【０２９１】
以上の構成により、本実施の形態のインターリーブ回路１３０２は、選局される１ＴＳのみの入力データ系列をメモリ回路１３０６に書き込み、読み出しを行うことにより、使用するメモリ領域を半分に削減することができる。
【０２９２】
なお、本実施の形態では、ＴＳ１、ＴＳ２ともそれぞれ１フレームあたり２４スロットずつを占有するものとしたが、例えば、ＢＳデジタル放送の規格において、１ＴＳが占有する１フレームあたりの最大スロット数が決められていれば、最大スロット数×８スロットの２バンク分のメモリ領域を用意しておけばよく、メモリ回路１３０６が使用するメモリ領域は、本実施の形態のように２４×８スロットの２バンク分に限らない。
【０２９３】
また、上記実施の形態では、デ・インターリーブ回路１３０２に入力されるデータ系列は、１フレーム（４８スロット）あたり２種類のＴＳで、１種類のＴＳが選局されるものとした。ここで例えば、

の３種類のＴＳが入力される場合を考える。即ち１トランスポンダに３ＴＳを割り当てる。１種類のＴＳが選局される場合には、上述のように、選局された１ＴＳのみをメモリ回路１３０６に書き込み、読み出しを行えばよい。また、２種類のＴＳが選局される場合、例えばある１ＴＳはモニタ表示とし、他の１ＴＳはビデオ録画とする場合には、選局された２ＴＳのみをメモリ回路１３０６に書き込み、読み出しを行えばよい。この場合には、ＢＳデジタル放送の規格において、１ＴＳが占有する１フレームあたりの最大スロット数が決められていれば、最大スロット数×８×２スロットの２バンク分のメモリ領域を用意しておけばよい。他に、例えば８種類のＴＳが入力され、４種類のＴＳが選局された場合についても同様である。
【０２９４】
（実施の形態１４）
本発明の実施の形態１４における誤り訂正回路について、図面を参照しながら説明する。図３６は本実施の形態における誤り訂正回路１４０１の構成を示すブロック図である。図３６に示す誤り訂正回路１４０１では、太い実線で図示されたブロックが従来例と異なり、内部構成が異なるデ・インターリーブ回路１４０２とデ・ランダマイズ回路１４０７と選局回路１４０３が設けられ、デ・インターリーブ回路１４０２とデ・ランダマイズ回路１４０７が選局回路１４０３の出力するスロット選択信号で制御されるように構成したことと、速度変換回路２０００９が削除されたことが特徴である。その他の各ブロック、即ちビタビ復号器２０００２〜シンボル／バイト変換回路２０００４、ＭＰＥＧ同期バイト／ダミー・スロット挿入回路２０００６、ＲＳ復号回路２０００８、伝送制御情報復号回路２００１０の各機能は、図９８に示すものと同一である。
【０２９５】
以上のように構成された誤り訂正回路１４０１の各ブロックとその動作について説明する。ただし、デ・インターリーブ回路１４０２の入力以前と、デ・ランダマイズ回路１４０７の出力以降の動作については、従来例で示した通りなので説明を省略する。
【０２９６】
図３７はデ・インターリーブ回路１４０２の構成例を示すブロック図である。デ・インターリーブ回路１４０２は、書き込みアドレス生成回路１４０４と、読み出しアドレス生成回路１４０５と、メモリ回路１４０６とを有している。なお、デ・インターリーブを行うために、本実施の形態のメモリ回路１４０６は２４×８スロットの２バンク分のメモリ領域を使用するものとする。
【０２９７】
発明が解決しようとする課題で説明したように、従来の誤り訂正回路２０００１は不必要な速度変換回路を有している。本実施の形態のデ・インターリーブ回路及びデ・ランダマイズ回路１４０７は、この問題点を解決するように構成されている。
【０２９８】
従来例で示したと同様に、デ・インターリーブ回路１４０２に入力されるデ ータ系列は、図１０８（ｂ）に示すように、１フレーム（４８スロット）あたり、

の２種類のＴＳが入力されるものとする。
【０２９９】
従来例においては、デ・インターリーブ回路２０００５からの出力データ系列は図３８（ａ）のようであった。また、前述した実施の形態１３においては、デ・インターリーブ回路１３０２からの出力データ系列は、図３５（ｂ）のように選局されたＴＳに対応するスロットがバースト的に出力される。
【０３００】
本実施の形態においては、実施の形態１３と同様に、選局回路１４０３より出力されるスロット選択信号により選局された１ＴＳ、この例の場合は２４スロット／フレームのみのデータ系列を、メモリ回路１４０６に書き込みを行うように制御する。このため、書き込みアドレス生成回路１４０４は、選択された１ＴＳのスロットに対応したアドレスのみを生成し、メモリ回路１４０６に出力する。なお、選択されていないＴＳに対応するスロットのアドレスはフリーランとする。
【０３０１】
また、選局回路１４０３より出力されるスロット選択信号により選局された１ＴＳのみのデータ系列を、メモリ回路１４０６からバースト的にではなく、連続的に読み出しを行うように制御する。このため、読み出しアドレス生成回路１４０５は、選択された１ＴＳのスロットに対応したアドレスのみを書き込み速度の半分（＝２４／４８）の速度で生成し、メモリ回路１４０６に出力する。なお、選択されていないＴＳに対応するスロットのアドレスは生成されず、飛ばされる。この場合のデ・インターリーブ回路１４０２からの出力データ系列は、図３８（ｂ）のようになる。
【０３０２】
以上の構成により、本実施の形態のインターリーブ回路１４０２は、選局される１ＴＳのみの入力データ系列をメモリ回路１４０６に書き込み、読み出しを行うことにより、使用するメモリ領域を半分に削減することができる。また、インターリーブ回路１４０２は速度変換を行って、ＭＰＥＧ同期バイト／ダミー・スロット挿入回路２０００６にデ・インターリーブされたデータ系列を出力する。
【０３０３】
なお、上記実施の形態では、ＴＳ１、ＴＳ２ともそれぞれ１フレームあたり２４スロットずつを占有するものとしたが、例えばＢＳデジタル放送の規格において、１ＴＳが占有する１フレームあたりの最大スロット数が決められていれば、最大スロット数×８スロットの２バンク分のメモリ領域を用意しておけばよく、メモリ回路１４０６が使用するメモリ領域は、上記実施の形態のように２４×８スロットの２バンク分に限らない。
【０３０４】
また、上記実施の形態では、デ・インターリーブ回路１４０２に入力されるデータ系列は、１フレーム（４８スロット）あたり、２種類のＴＳで構成され、１種類のＴＳが選局されるものとした。ここで例えば、

の３種類のＴＳが入力される場合を考える。即ち１トランスポンダは３ＴＳで構成される。１種類のＴＳが選局される場合には、上述のように、選局された１ＴＳのみをメモリ回路１４０６に書き込み、速度変換を行って、１６／４８＝１／３の速度で読み出しを行えばよい。また、２種類のＴＳが選局される場合、１ＴＳはモニタ表示とし、１ＴＳはビデオ録画とする場合のように、選局された２ＴＳのみをメモリ回路１４０６に書き込み、３２／４８＝２／３の速度で読み出しを行えばよい。この場合には、ＢＳデジタル放送の規格において、１ＴＳが占有する１フレームあたりの最大スロット数が決められていれば、最大スロット数×８×２スロットの２バンク分のメモリ領域を用意しておけばよい。他に、例えば８種類のＴＳが入力され、４種類のＴＳが選局された場合についても同様である。
【０３０５】
発明が解決しようとする課題で説明したように、上述のデ・インターリーブ回路１４０２を用いた場合に、従来のデ・ランダマイズ回路２０００７に入力されるデータ系列は連続したスロットではなく、飛び飛びのスロットのデータ系列が入力されることになる。従って、従来のデ・ランダマイズ回路２０００７を用いた場合には、デ・ランダマイズを行うことができない。本実施の形態のデ・ランダマイズ回路はこの問題点を解決するように構成されている。この点についての動作説明を以下にする。
【０３０６】
図３９は本実施の形態におけるデ・ランダマイズ回路１４０７の構成を示すブロック図である。デ・ランダマイズ回路１４０７は、破線部で示すＰＮ発生回路１４０８と、Ｐ／Ｓ変換回路２００３０と、Ｓ／Ｐ変換回路２００３１と、ゲート信号生成回路２００３２と、ｅｘ−ｏｒ回路２００３３とを有している。ＰＮ発生回路１４０８はスロット選択信号で制御される初期値発生回路１４０９を含んで構成される。本実施の形態におけるデ・ランダマイズ回路１４０７は、図１１１に示す従来例のデ・ランダマイズ回路２０００７に対して、初期値発生回路１４０９が加わったことを特徴とする。
【０３０７】
図３８（ｂ）に示すように、デ・インターリーブ回路１４０２から出力されたデータ系列は、ＭＰＥＧ同期バイト／ダミー・スロット挿入回路２０００６において、各スロットの先頭にＭＰＥＧ同期バイトが挿入される。かつ、伝送制御情報復号回路２００１０から出力されたダミー・スロット情報に従って、ダミー・スロット区間にＭＰＥＧヌル・パケットが挿入されて、図４０に示すようなバイトデータ系列をデ・ランダマイズ回路１４０７に出力する。
【０３０８】
デ・ランダマイズ回路１４０７は、図４０のデータ系列に対して、１スーパーフレームの周期でデ・ランダマイズを行う。ＰＮ発生回路１４０８は、その特性が生成多項式（1 ＋x¹⁴ ＋x¹⁵ ）で表現され、各スーパーフレームの第１フレームの２バイト目でリセットされる。このときの初期値は“100101010000000 ”になる。Ｐ／Ｓ変換回路２００３０でビット系列に変換された入力データとＰＮ発生回路１４０８の出力値とが、ｅｘ−ｏｒ回路２００３３で乗算される。この乗算結果はＳ／Ｐ変換回路２００３１において、バイトデータ系列に変換されて、図３６のＲＳ復号回路２０００８に出力される。
【０３０９】
但し、ゲート信号生成回路２００３２が生成するゲート信号により、各スロット２０４バイトの先頭バイト及びダミー・スロットの期間は、ＰＮ発生回路１４０８がフリーランとしてｅｘ−ｏｒ回路２００３３はデータの乗算を行わない。また、図４０においてＴＳ１（１）〜ＴＳ１（２２）までは、ＰＮ発生回路１４０８は連続的に動作を行う。しかしながら、初期値発生回路１４０９はＴＳ１（２３）については、スロット選択信号によりＴＳ１（２３）に対応した初期値を、スロットの２バイト目でロードする。これは、図１０８（ｄ）に示すように、ＴＳ１（２２）とＴＳ１（２３）が連続的にランダマイズされていないからである。よって、図３９の初期値発生回路１４０９は、スロット選択信号により、４８×８スロット分全ての２バイト目の初期値を生成する構成にしておけばよい。
【０３１０】
以上の構成により、本実施の形態のデ・ランダマイズ回路１４０７は、上述のデ・インターリーブ回路１４０２を用いた場合にも対応してデ・ランダマイズを行うことができ、速度変換回路２０００９を不要にすることができる。この場合、図１０８（ｅ）に示すようなイネーブル信号、即ち１８８バイトのＭＰＥＧパケット有効期間が‘Ｈ’となり、１６バイトのＲＳ符号のパリティ区間が‘Ｌ’となる信号を生成するように、図３６の選局回路１４０３を構成すればよい。
【０３１１】
なお、本実施の形態においては、デ・ランダマイズ回路１４０７におけるＰＮ発生をビットシリアルとしたが、８ビットパラレルのＰＮ発生としてもよい。その場合には、図３９のＰ／Ｓ変換回路２００３０とＳ／Ｐ変換回路２００３１とを不要にすることができる。
【０３１２】
（実施の形態１５）
本発明の実施の形態１５における誤り訂正回路について、図面を参照しながら説明する。図４１は本実施の形態における誤り訂正回路１５０１の構成を示すブロック図である。図４１に示す誤り訂正回路１５０１では、太い実線で示すように内部構成が異なる。速度変換回路１５０２と選局回路１５０３が新たに設けられ、速度変換回路１５０２が選局回路１５０３の出力するスロット選択信号で制御されるように構成したことが特徴である。その他の各ブロック、即ちビタビ復号器２０００２〜ＲＳ復号回路２００８、伝送制御情報復号回路２００１０の各機能は、図９８に示すものと同一である。
【０３１３】
以上のように構成された誤り訂正回路１５０１の各ブロックとその動作について説明する。ただし、速度変換回路１５０２の入力以前については、従来例で示した通りなので説明を省略する。
【０３１４】
図４２は速度変換回路１５０２の構成例を示すブロック図である。点線部で示す速度変換回路１５０２は、書き込みアドレス生成回路１５０４と、読み出しアドレス生成回路１５０５と、メモリ回路１５０６とを有している。なお、ＴＳの選択と速度変換を行うために、本実施の形態のメモリ回路１５０６は、２４スロットのメモリ領域を使用する。なお、図４２には伝送制御情報復号回路２００１０と選局回路１５０３も図示されている。
【０３１５】
発明が解決しようとする課題で説明したように、従来の速度変換回路２０００９は、不必要なメモリ領域を使用して、ＴＳの選択と速度変換を行っている。本実施の形態の速度変換回路１５０２はこの問題点を解決するように構成されている。以下、本実施の形態の速度変換回路１５０２の動作について説明する。
【０３１６】
従来例で示したと同様に、速度変換回路１５０２に入力されるデータ系列は、図１０８（ｄ）に示すように、１フレーム（４８スロット）あたり、

の２種類のＴＳが入力されるものとする。
【０３１７】
図示しないＭＰＥＧ復号器より、選局情報が図４２の選局回路１５０３に入力されると、選局回路１５０３は、従来例と同様にして、伝送制御情報復号回路２００１０より出力されるスロット番号情報より、速度変換回路１５０２に対してＴＳの選択を行うためのスロット選択信号を出力する。従来例においては、速度変換回路２０００９は、図１１４〜図１１７に示すように、入力された４８スロットの入力データ系列全てを図１１３のメモリ回路２００３６に書き込み、読み出していた。
【０３１８】
一方、本実施の形態においては、選局回路１５０３より出力されるスロット選択信号により、選局された１ＴＳ、この例の場合は２４スロット／フレームのみのデータ系列をメモリ回路１５０６に書き込みを行うように制御する。このため、書き込みアドレス生成回路１５０４は、選択された１ＴＳのスロットに対応したアドレスのみを生成し、メモリ回路１５０６に出力する。なお、選択されていないＴＳに対応するスロットのアドレスはフリーランとする。
【０３１９】
また、選局回路１５０３より出力されるスロット選択信号により、選局された１ＴＳのみのデータ系列を、メモリ回路１５０６から連続的に読み出しを行うように制御する。このため、読み出しアドレス生成回路１５０５は、選択された１ＴＳのスロットに対応したアドレスのみを、書き込み速度の半分（＝２４／４８）の速度で生成し、メモリ回路１５０６に出力する。なお、選択されていないＴＳに対応するスロットのアドレスは生成されず、飛ばされる。
【０３２０】
以上の動作により、速度変換回路１５０２からの出力データ系列は、図１０８（ｅ）のように従来例と同じになる。また、読み出しアドレス生成回路１５０５は図１０８（ｅ）に示すように、従来例と同様にメモリ回路１５０６より出力される２０４バイトの各スロット毎に、１８８バイトのＭＰＥＧパケット有効期間が‘Ｈ’となり、ＲＳ符号の１６バイトのパリティ区間で‘Ｌ’となるイネーブル信号を生成し、図示しないＭＰＥＧ復号器に出力する。
【０３２１】
以上の構成により、本実施の形態の速度変換回路１５０２は、選局される１ＴＳのみの入力データ系列をメモリ回路１５０６に書き込み、読み出しを行うことにより、使用するメモリ領域を半分に削減することができる。
【０３２２】
なお、上記実施の形態では、ＴＳ１、ＴＳ２とも１フレームあたりそれぞれ２４スロットずつを占有するものとしたが、例えば、ＢＳデジタル放送の規格において、１ＴＳが占有する１フレームあたりの最大スロット数が決められていれば、その最大スロット数のメモリ領域を用意しておけばよく、メモリ回路１５０６が使用するメモリ領域は、上記実施の形態のように２４スロットに限らない。
【０３２３】
また、上記実施の形態では、速度変換回路１５０２に入力されるデータ系列は、１フレーム（４８スロット）あたり２種類のＴＳで構成され、１種類のＴＳが選局されるものとした。ここで例えば、

の３種類のＴＳが入力される場合を考える。
【０３２４】
１種類のＴＳが選局される場合には、上述のように、選局された１ＴＳのみをメモリ回路１５０６に書き込み、速度変換を行って、１６／４８＝１／３の速度で読み出しを行えばよい。また、２種類のＴＳが選局される場合、例えばある１ＴＳはモニタ表示とし、他の１ＴＳはビデオ録画とする場合には、選局された２ＴＳのみをメモリ回路１５０６に書き込み、速度変換を行って３２／４８＝２／３の速度で読み出しを行えばよい。この場合には、ＢＳデジタル放送の規格において、１ＴＳが占有する１フレームあたりの最大スロット数が決められていれば、最大スロット数×２スロットのメモリ領域を用意しておけばよい。他に、例えば８種類のＴＳが入力され、４種類のＴＳが選局された場合についても同様である。
【０３２５】
また、速度変換回路として、選局された複数のＴＳを速度変換して、連続的に並列に出力する構成も考えられる。図４３は並列出力の速度変換回路１５０８を有する場合の誤り訂正回路１５０７の構成を示すブロック図である。図４３に示す誤り訂正回路１５０７では、速度変換回路１５０８及び選局回路１５０９の内部構成が、図４１の速度変換回路１５０２及び選局回路１５０３の内部構成と比較して変わっている。その他の各ブロック、即ちビタビ復号器２０００２〜ＲＳ復号回路２０００８、伝送制御情報復号回路２００１０の各機能は、図４１に示すものと同一である。
【０３２６】
図４４は速度変換回路１５０８の構成例を示すブロック図である。点線部で示す速度変換回路１５０８は、書き込みアドレス生成回路１５１０と、読み出しアドレス生成回路１５１１と、メモリ回路１５１２とを有している。なお、ＴＳの選択と速度変換を行うために、本実施の形態のメモリ回路１５１２は３２スロットのメモリ領域を使用する。また、図４４には、伝送制御情報復号回路２００１０と選局回路１５０９も図示されている。
【０３２７】
ここで、速度変換回路１５０８に入力されるデータ系列を、１フレーム（４８スロット）あたり、

の３種類のＴＳが入力される場合を考える。
【０３２８】
２種類のＴＳが選局される場合、例えばある１ＴＳはモニタ表示とし、他の１ＴＳはビデオ録画とする場合には、選局された２ＴＳのみをメモリ回路１５１２に書き込み、速度変換を行って、１／３（＝１６／４８）の速度で２ＴＳを並列に読み出せばよい。他に例えば、８種類のＴＳが入力され、４種類のＴＳが選局された場合についても同様である。
【０３２９】
なお、上記実施の形態において、速度変換回路１５０２又は速度変換回路１５０８は、１スロット＝２０４バイトとし、パリティバイト１６バイトもメモリ回路１５０６又はメモリ回路１５１２に読み書きし、イネーブル信号付きで出力する構成とした。この構成に限らずに、パリティバイト１６バイトはメモリ回路１５０６又はメモリ回路１５１２に読み書きしないで速度変換を行う構成も考えられる。この場合には、メモリ回路１５０６又はメモリ回路１５１２の使用領域を更に１８８／２０４＝４７／５１に削減でき、読み出しアドレス生成回路１５０５又は読み出しアドレス生成回路１５１１はイネーブル信号を生成する必要がなくなる。４７／５１の速度変換については、例えばカウント値が５１になると、リップル・キャリー（桁上げ）信号を出力するカウンタ回路を設け、このカウンタ回路に４７ずつ入力すれば実現は容易である。この場合、リップル・キャリー信号が、入力の４７／５１の速度で出力される。
【０３３０】
（実施の形態１６）
本発明の実施の形態１６における誤り訂正回路について、図面を参照しながら説明する。図４５は本実施の形態における誤り訂正回路１６０１の構成を示すブロック図である。図４５に示す誤り訂正回路１６０１では、太い実線で示すようにデ・インターリーブ回路１３０２と速度変換回路１６０２と選局回路１６０３の内部構成が異なり、デ・インターリーブ回路１３０２と速度変換回路１５０２とが選局回路１５０３の出力するスロット選択信号で制御されるように構成したことが特徴である。その他の各ブロック、即ちビタビ復号器２０００２〜シンボル／バイト変換回路２０００４、ＭＰＥＧ同期バイト／ダミー・スロット挿入回路２０００６〜ＲＳ復号回路２０００８、伝送制御情報復号回路２００１０は、図９８に示すものと同一である。またデ・インターリーブ回路１３０２は図３３に示すものと同一である。
【０３３１】
以上のように構成された誤り訂正回路１６０１の各ブロックとその動作について説明する。ただし、デ・インターリーブ回路１３０２の入力以前については、従来例で示した通りなので説明を省略する。
【０３３２】
実施の形態１３で説明したように、図３５（ｂ）に示すデ・インターリーブされたデータが、デ・インターリーブ回路１３０２より出力される。１ＴＳの１フレームあたりの有効スロット数は２４である。
【０３３３】
デ・インターリーブ回路１３０２より出力され、図３５（ｂ）に示すバイトデータ系列は、従来例と同様にして、図４５のＭＰＥＧ同期バイト／ダミー・スロット挿入回路２０００６、デ・ランダマイズ回路２０００７、ＲＳ復号回路２０００８で処理されて、速度変換回路１６０２に出力される。但し、図１０８（ｃ）と図３５（ｂ）とを比較すれば分かるように、本実施の形態の場合、１フレームあたりの有効スロット数は２４である。従って、ＭＰＥＧ同期バイト／ダミー・スロット挿入回路２０００６、デ・ランダマイズ回路２０００７、及びＲＳ復号回路２０００８で従来例と同様に処理されても、有効スロットについては図１０８と同じデータ系列が出力されることになる。
【０３３４】
図４６は速度変換回路１６０２の構成例を示すブロック図である。点線部で示す速度変換回路１６０２は、書き込みアドレス生成回路１６０４と、読み出しアドレス生成回路１６０５と、メモリ回路１６０６とを有している。なお、ＴＳの選択と速度変換を行うために、本実施の形態のメモリ回路１６０６は、２４スロットのメモリ領域を使用する。また、図４６には伝送制御情報復号回路２００１０と選局回路１６０３とが図示されている。
【０３３５】
図示しないＭＰＥＧ復号器より、選局情報が選局回路１６０３に入力されると、選局回路１６０３は従来例と同様にして、伝送制御情報復号回路２００１０より出力されるスロット番号情報より、速度変換回路１６０２に対してＴＳの選択を行うためのスロット選択信号を出力する。選局回路１６０３より出力されるスロット選択信号により選局された１ＴＳ、この例の場合は２４スロット／フレームの有効スロットのみのデータ系列を、実施の形態１５と同様にしてメモリ回路１６０６に書き込みを行うように制御する。このため、書き込みアドレス生成回路１６０４は、選択された１ＴＳのスロットに対応したアドレスのみを生成し、メモリ回路１６０６に出力する。なお、選択されていないＴＳ、即ち２４スロット／フレームの無効スロットに対応するスロットのアドレスは、フリーランとする。
【０３３６】
また、スロット選択信号により選局された１ＴＳのみのデータ系列を、実施の形態１５と同様にしてメモリ回路１６０６から連続的に読み出しを行うように制御する。このため、読み出しアドレス生成回路１６０５は、選択された１ＴＳのスロットに対応したアドレスのみを書き込み速度の２４／４８＝１／２の速度で生成し、メモリ回路１６０６に出力する。なお、選択されていないＴＳに対応するスロットのアドレスは生成されず、飛ばされる。
【０３３７】
以上により、速度変換回路１６０２からの出力データ系列は、図１０８（ｅ）に示すように従来例と同じである。また、読み出しアドレス生成回路１６０５は、従来例と同様に、メモリ回路１６０６より出力される２０４バイトの各スロット毎に、図１０８（ｅ）に示すような１８８バイトのＭＰＥＧパケット有効期間が‘Ｈ’であり、ＲＳ符号の１６バイトのパリティ区間が‘Ｌ’であるイネーブル信号を生成し、図示しないＭＰＥＧ復号器に出力する。
【０３３８】
以上の構成により、本実施の形態の速度変換回路１６０２は、デ・インターリーブ回路１３０２ですでに選択された１ＴＳのみの入力データ系列が入力されると、その１ＴＳのみのデータ系列をメモリ回路１６０６に書き込み、読み出しを行うことにより、使用するメモリ領域を半分に削減することができる。
【０３３９】
なお、上記実施の形態では、ＴＳ１、ＴＳ２とも１フレームあたりそれぞれ２４スロットずつを占有するものとしたが、例えば、ＢＳデジタル放送の規格において、１ＴＳが占有する１フレームあたりの最大スロット数が決められていれば、その最大スロット数のメモリ領域を用意しておけばよく、メモリ回路１６０６が使用するメモリ領域は、上記実施の形態のように２４スロットに限らない。
【０３４０】
また、上記実施の形態では、速度変換回路１６０２に入力されるデータ系列は、１フレーム（４８スロット）あたり２種類のＴＳで構成され、１種類のＴＳが選局されるものとした。ここで例えば、

の３種類のＴＳが入力される場合を考える。１種類のＴＳが選局される場合には、上述のように選局された１ＴＳのみをメモリ回路１６０６に書き込み、速度変換を行って１６／４８＝１／３の速度で読み出しを行えばよい。また、２種類のＴＳが選局される場合、例えばある１ＴＳはモニタ表示とし、他の１ＴＳはビデオ録画の場合には、選局された２ＴＳのみをメモリ回路１６０６に書き込み、速度変換を行って、３２／４８＝２／３の速度で読み出しを行えばよい。この場合には、ＢＳデジタル放送の規格において、１ＴＳが占有する１フレームあたりの最大スロット数が決められていれば、最大スロット数×２スロットのメモリ領域を用意しておけばよい。他に、例えば８種類のＴＳが入力され、４種類のＴＳが選局された場合についても同様である。
【０３４１】
また、速度変換回路として、選局された複数のＴＳを速度変換して、連続的に並列に出力する構成も考えられる。図４７は並列出力の速度変換回路１６０８を有する場合の誤り訂正回路１６０７の構成を示すブロック図である。速度変換回路１６０８は、デ・インターリーブ回路１３０２ですでに選択された複数のＴＳを速度変換して、連続的に並列に出力するものである。図４７に示す誤り訂正回路１６０７では、デ・インターリーブ回路１３０２、速度変換回路１６０８、選局回路１６０９の内部構成が、図４１のデ・インターリーブ回路２０００５、速度変換回路１５０２及び選局回路１５０３の内部構成と比較して変わっている。その他の各ブロック、即ちビタビ復号器２０００２、シンボル／バイト変換回路２０００４、ＭＰＥＧ同期バイト／ダミー・スロット挿入回路２０００６、デ・ランダマイズ回路２０００７、ＲＳ復号回路２０００８、伝送制御情報復号回路２００１０は、図４１に示すものと同一である。
【０３４２】
図４８は速度変換回路１６０８の構成例を示すブロック図である。点線部で示す速度変換回路１６０８は、書き込みアドレス生成回路１６１０と、読み出しアドレス生成回路１６１１と、メモリ回路１６１２とを有している。なお、ＴＳの選択と速度変換を行うために、本実施の形態のメモリ回路１６１２は３２スロットのメモリ領域を使用する。また、図４８には伝送制御情報復号回路２００１０と選局回路１６０９とが図示されている。
【０３４３】
ここで、速度変換回路１６０８に入力されるデータ系列を、１フレーム（４８スロット）あたり、

の３種類のＴＳが入力される場合を考える。
【０３４４】
２種類のＴＳが選局される場合、例えばある１ＴＳはモニタ表示とし、他の１ＴＳはビデオ録画とする場合には、デ・インターリーブ回路１３０２ですでに選択された２ＴＳのみをメモリ回路１６１２に書き込み、速度変換を行って１６／４８＝１／３の速度で２ＴＳを並列に読み出せばよい。他に、例えば８種類のＴＳが入力され、４種類のＴＳが選局された場合についても同様である。
【０３４５】
なお、上記実施の形態において、速度変換回路１６０２又は速度変換回路１６０８は、１スロット＝２０４バイトで、パリティバイト１６バイトもメモリ回路１６０６又はメモリ回路１６１２に読み書きし、イネーブル信号付きで出力する構成とした。この構成に限らずに、パリティバイト１６バイトはメモリ回路１６０６又はメモリ回路１６１２に読み書きしないで、速度変換を行う構成も考えられる。この場合には、メモリ回路１６０６又はメモリ回路１６１２の使用領域を更に１８８／２０４＝４７／５１に削減でき、読み出しアドレス生成回路１６０５又は読み出しアドレス生成回路１６１１は、イネーブル信号を生成する必要がなくなる。４７／５１の速度変換については、例えばカウント値が５１になると、リップル・キャリー（桁上げ）信号を出力するカウンタ回路を設け、このカウンタ回路に４７ずつ入力すれば実現は容易である。この場合、リップル・キャリー信号が、入力の４７／５１の速度で出力される。
【０３４６】
（実施の形態１７）
本発明の実施の形態１７における誤り訂正回路について、図面を参照しながら説明する。なお、以下に示す実施の形態においては、「ＴＭＣＣなし」、即ちスーパーフレーム構造が時間的に一定である場合を前提としている。本実施の形態における誤り訂正回路は、実施の形態１〜１６で説明した誤り訂正回路において、各種制御情報が周期的に生成される以外は、基本的には動作は同一である。従って、同一動作の部分については説明を省略する。
【０３４７】
図４９は送信側の誤り訂正符号化装置１７０１の構成例を示すブロック図である。本図に示す誤り訂正符号化装置１７０１は、ＴＳ多重回路１０００２と、ＲＳ符号化回路１０００３と、ランダマイズ回路１０００４と、インターリーブ回路１０００５と、バイト／シンボル変換回路１０００６と、たたみ込み符号化器１０００７と、マッピング回路１０００８とを有し、図７６に示す従来例の伝送制御情報生成回路１０００９に代えて、ＴＡＢ／データ情報生成回路１７０２が設けられたことが特徴である。なお、ＴＳ多重回路１０００２〜マッピング回路１０００８の各機能は、図７６に示すものと同一である。
【０３４８】
図５０は、誤り訂正符号化装置１７０１におけるランダマイズ回路１０００４までの出力データ系列を示すデータ配置図である。ここでのデータ配置では、図７７に示す「ＴＭＣＣあり」の場合と全く同じ流れである。但し、図５０（ｄ）のスーパーフレーム構成に示すように、各スロットの先頭バイトはインターリーブ後に、ＴＭＣＣの代わりに１フレームあたり１２バイトの信号に置き換えられる。これらの１２バイトの信号は、前ＴＡＢ信号２バイトのＷ１、映像以外のデータ、例えば文字多重データ８バイト、後ろＴＡＢ信号２バイトのＷ２又はＷ３である。
【０３４９】
図５１は、バイト／シンボル変換回路１０００６に入力されるスーパーフレーム構造のバイトデータ系列におけるデータ配置図である。図８７に示すように、「ＴＭＣＣあり」の場合と比較して、ＴＭＣＣ実データ、即ち１フレームあたり８バイトが映像以外のデータ、例えば文字多重データ８バイトに置き換わっていることが特徴である。このこと以外は、図８７と同一のスーパーフレーム構造である。即ち、図４９のＴＡＢ／データ情報生成回路１７０２は、各フレーム毎に１２バイトの同期信号を、前ＴＡＢ信号（Ｗ１）２バイト、映像以外の文字多重データを８バイト、後ろＴＡＢ信号（Ｗ２又はＷ３）２バイトの順に生成する。また、ＴＡＢ／データ情報生成回路１７０２は、周期的に一定の変調パラメータを生成して出力する。
【０３５０】
図５２は、バイト／シンボル変換回路１０００６に入力されるスーパーフレーム構造の１フレームあたりのバイトデータ系列において、各伝送モードのスロット数の一例を示す説明図である。本図に示すように、
ＴＣ−８ＰＳＫ（ｒ＝２／３）：４２スロット
ＱＰＳＫ（ｒ＝３／４） ： ０スロット
ＱＰＳＫ（ｒ＝１／２） ： ２スロット（内、ダミー１スロット）
ＢＰＳＫ（ｒ＝１／２） ： ４スロット（内、ダミー３スロット）
であり、時間的にこのスロット数は変化しないものとする。
【０３５１】
図５３は、誤り訂正符号化装置１７０１の入力から出力までの信号の流れをまとめた１フレームあたりのデータ配置図である。図９７（ｄ）の「ＴＭＣＣあり」２の場合と比較して、図５３（ｄ）はＴＭＣＣの実データ、即ち１２８シンボル／フレームの部分が、文字多重データ８バイトがたたみ込み符号化されたシンボルに変わっているのみで、他の部分は同一である。
【０３５２】
次に、誤り訂正符号化装置１７０１で誤り訂正符号化されたデータ系列を誤り訂正復号する誤り訂正回路について、図面を参照しながら以下に説明する。
【０３５３】
図５４は、実施の形態１で説明したように「ＴＭＣＣあり」の場合に対して、「ＴＭＣＣなし」の場合、即ち実施の形態１７における誤り訂正回路１７０３の構成例を示すブロック図である。この誤り訂正回路１７０３では、太い実線で図示されたブロックが従来例と異なる。本実施の形態の誤り訂正回路１７０３では、切替制御信号で制御されるビタビ復号器１０２と、切替制御信号を生成するビタビ復号器制御回路１０３とが設けられ、実施の形態１〜１６における伝送制御情報復号回路２００１０に代わって、制御信号発生回路１７０４が設けられたことと、実施の形態１〜１６と内部構成が異なる選局回路１７０５が設けられたことが特徴である。その他の各ブロック、即ち高／低階層選択信号生成回路２０００３〜速度変換回路２０００９が設けられていることは、図１に示すものと同一である。
【０３５４】
このような構成の誤り訂正回路１７０３の動作について説明する。図４９に示すような送信側の誤り訂正符号化装置１７０１で誤り訂正符号化されたデータ系列は、図示しない直交変調器によって直交変調され、衛星伝送路を通して送信される。トランスポンダから送信された信号は、受信側の図示しないＰＳＫ復調器に入力されてＰＳＫ復調される。図９１に示すたたみ込み回路１００１４の拘束長が７であり、ＴＡＢ信号区間はＢＰＳＫで伝送されるため、ビタビ復号前のＴＡＢ信号（ｗ１、ｗ２、ｗ３）は、それぞれ３２シンボル（３２ビット）の内、先頭１２シンボルは不確定であるが、残りの２０シンボルは図５１に示すようにｗ１（＝xxxECD28h ）、ｗ２（＝xxx0B677h ）、ｗ３（＝xxxF4988h ）と確定する。ＰＳＫ復調器は、選局情報により選局が切り替えられると、まず遅延検波により復調を行い、ｗ１、ｗ２、ｗ３を検出する。こうしてＰＳＫ復調器はスーパーフレーム同期と絶対位相とを検出し、検出後は同期検波を行ってＰＳＫ復調データ及びスーパーフレーム同期信号を、図５４の誤り訂正回路１７０３に出力する。
【０３５５】
誤り訂正回路１７０３では、ＰＳＫ復調器より出力されたスーパーフレーム同期信号により制御信号発生回路１７０４が動作を行い、各種制御情報、即ち伝送モード／スロット情報、伝送モード、ダミー・スロット情報を一定の周期で生成して出力する。また、制御信号発生回路１７０４は、ビタビ復号器１０２より出力される各フレーム６４ビット（６４シンボル）の文字多重データの部分のみを抜き取って出力する。
【０３５６】
ビタビ復号器制御回路１０３は、実施の形態１と同様にして、制御信号発生回路１７０４より出力された伝送モード／スロット情報により切替制御信号を生成して、ビタビ復号器１０２に出力する。ビタビ復号器１０２は、図２に示す実施の形態１と同様の動作を行う。
【０３５７】
以上に示した誤り訂正回路１７０３の誤り訂正能力は、実施の形態１の誤り訂正回路と同程度に確保される。なお、実施の形態１と同様に、伝送モード切替後の変調多値数が伝送モード切替前より大きい場合、又は変調多値数が同じで符号化率が大きい場合のみ、切替制御信号を生成する構成にしてもよい。
【０３５８】
また、実施の形態１と同様に、スーパーフレーム同期信号（ＢＰＳＫ：ｒ＝１／２）の前後の伝送モード切替時においては、ビタビ復号器制御回路１０３は切替制御信号を生成しないような構成にしてもよい。この場合には、固定シンボル系列の性質を利用したビタビ復号制御方法が考えられる。これについては実施の形態１８、１９にて説明する。
【０３５９】
（実施の形態１８）
本発明の実施の形態１８における誤り訂正回路について、図面を参照しながら説明する。なお、本実施の形態においても「ＴＭＣＣなし」で、スーパーフレーム構造が時間的に一定の場合について説明する。
【０３６０】
図５５は、実施の形態２で説明した「ＴＭＣＣあり」の場合に対して、「ＴＭＣＣなし」の場合の誤り訂正回路１８０１の構成例を示すブロック図である。この誤り訂正回路１８０１は、図５に示す実施の形態２の誤り訂正回路２０１において、内部構成の異なる選局回路１７０５が設けられたことと、伝送制御情報復号回路２００１０に代わって制御信号発生回路１７０４が設けられたことが特徴である。その他の各ブロック、即ちビタビ復号器２０２〜ビタビ復号器制御回路２０３、高／低階層選択信号生成回路２０００３〜速度変換回路２０００９の各機能は図５に示すものと同一である。
【０３６１】
本実施の形態の誤り訂正回路１８０１においては、実施の形態２の場合と同様に、ビタビ復号器制御回路２０３が制御信号発生回路１７０４より出力された伝送モード／スロット情報により確定状態信号を生成して、図６のビタビ復号器２０２に出力する。ビタビ復号器２０２は図７に示すように実施の形態２と同様の動作を行う。また、制御信号発生回路１７０４は、ビタビ復号器２０２より出力される各フレーム６４ビット（６４シンボル）の文字多重データの部分のみを抜き取って出力する。
【０３６２】
以上に示した誤り訂正回路１８０１の誤り訂正能力は、実施の形態２の誤り訂正回路と同程度に確保される。なお、実施の形態２と同様に、ビタビ復号器制御回路２０３は、確定状態信号を生成するシンボル期間は１シンボル以上、最大１０シンボルまでの間で任意に選択可能であり、どのシンボルを選択するかも任意である。
【０３６３】
（実施の形態１９）
本発明の実施の形態１９における誤り訂正回路について、図面を参照しながら説明する。なお、本実施の形態においても「ＴＭＣＣなし」で、スーパーフレーム構造が時間的に一定の場合について説明する。
【０３６４】
図５６は、実施の形態３で説明を行った「ＴＭＣＣあり」に対して、「ＴＭＣＣなし」の場合の誤り訂正回路１９０１の構成例を示すブロック図である。この誤り訂正回路１９０１は、図８に示す実施の形態３の誤り訂正回路３０１において、内部構成の異なる選局回路１７０５が設けられたことと、伝送制御情報復号回路２００１０に代わって制御信号発生回路１７０４が設けられたことが特徴である。その他の各ブロック、即ちビタビ復号器３０２〜ビタビ復号器制御回路３０３、高／低階層選択信号生成回路２０００３〜速度変換回路２０００９の各機能は、図８に示すものと同一である。
【０３６５】
本実施の形態の誤り訂正回路１９０１においては、実施の形態３の場合と同様にして、ビタビ復号器制御回路３０３が制御信号発生回路１７０４より出力された伝送モード／スロット情報により固定ブランチ信号を生成して、図９のビタビ復号器３０２に出力する。ビタビ復号器３０２は、図１０に示すように実施の形態３と同様の動作を行う。また、制御信号発生回路１７０４は、ビタビ復号器３０２より出力される各フレーム６４ビット（６４シンボル）の文字多重データの部分のみを抜き取って出力する。
【０３６６】
以上に示した誤り訂正回路１９０１の誤り訂正能力は、実施の形態３の誤り訂正回路と同程度に確保される。
【０３６７】
（実施の形態２０）
本発明の実施の形態２０における誤り訂正回路について、図面を参照しながら説明する。なお、本実施の形態においても「ＴＭＣＣなし」で、スーパーフレーム構造が時間的に一定の場合について説明する。
【０３６８】
図５７は、実施の形態４で説明した「ＴＭＣＣあり」に対して、「ＴＭＣＣなし」の場合の誤り訂正回路２００１の構成例を示すブロック図である。この誤り訂正回路２００１は、図１１に示す実施の形態４の誤り訂正回路４０１において、内部構成の異なる選局回路１７０５が設けられたことと、伝送制御情報復号回路２００１０に代わって、制御信号発生回路１７０４が設けられたことが特徴である。その他の各ブロック、即ちビタビ復号器４０２〜ビタビ復号器制御回路４０３、高／低階層選択信号生成回路２０００３〜速度変換回路２０００９の各機能は、図１１に示すものと同一である。
【０３６９】
本実施の形態の誤り訂正回路２００１においては、実施の形態４と同様にして、ビタビ復号器制御回路４０３が制御信号発生回路１７０４より出力された伝送モード／スロット情報により状態削減信号を生成して、図１２のビタビ復号器４０２に出力する。ビタビ復号器４０２は、図１３に示すように実施の形態３と同様の動作を行う。また制御信号発生回路１７０４は、ビタビ復号器４０２より出力される各フレーム６４ビット（６４シンボル）の文字多重データの部分のみを抜き取って出力する。
【０３７０】
以上に示した誤り訂正回路２００１の誤り訂正能力は、実施の形態４の誤り訂正回路と同程度に確保される。
【０３７１】
（実施の形態２１）
本発明の実施の形態２１における誤り訂正回路について、図面を参照しながら説明する。なお、本実施の形態においても「ＴＭＣＣなし」で、スーパーフレーム構造が時間的に一定の場合について説明する。
【０３７２】
図５８は、実施の形態５で説明した「ＴＭＣＣあり」に対して、「ＴＭＣＣなし」の場合の誤り訂正回路２１０１の構成例を示すブロック図である。この誤り訂正回路２００１は、図１４に示す実施の形態５の誤り訂正回路５０１において、内部構成の異なる選局回路１７０５が設けられたことと、伝送制御情報復号回路２００１０に代わって制御信号発生回路１７０４が設けられたことが特徴である。その他の各ブロック、即ち入力シンボル変換回路５０６、ビタビ復号器制御回路５０３、ビタビ復号器２０００２〜速度変換回路２０００９の各機能は、図１４に示すものと同一である。
【０３７３】
本実施の形態の誤り訂正回路２１０１においては、ビタビ復号器制御回路５０３が、制御信号発生回路１７０４より出力された伝送モード／スロット情報によりシンボル座標変換信号を生成して、図１５に示す入力シンボル変換回路５０６に出力することは、実施の形態５と同様である。入力シンボル変換回路５０６は、図１６に示すように、実施の形態５と同様の動作を行う。また、制御信号発生回路１７０４は、ビタビ復号器５０２より出力される各フレーム６４ビット（６４シンボル）の文字多重データの部分のみを抜き取って出力する。
【０３７４】
以上に示した誤り訂正回路２１０１の誤り訂正能力は、実施の形態５の誤り訂正回路と同程度に確保される。
【０３７５】
（実施の形態２２）
本発明の実施の形態２２における誤り訂正回路について、図面を参照しながら説明する。なお、本実施の形態においても「ＴＭＣＣなし」で、スーパーフレーム構造が時間的に一定の場合について説明する。
【０３７６】
図５９は、実施の形態６で説明した「ＴＭＣＣあり」に対して、「ＴＭＣＣなし」の場合の誤り訂正回路２２０１の構成例を示すブロック図である。この誤り訂正回路２２０１は、図１９に示す実施の形態６の誤り訂正回路６０１において、内部構成の異なる選局回路１７０５が設けられたことと、伝送制御情報復号回路２００１０に代わって、制御信号発生回路１７０４が設けられたことが特徴である。その他の各ブロック、即ちビタビ復号器６０２〜ビタビ復号器制御回路６０３、高／低階層選択信号生成回路２０００３〜速度変換回路２０００９の各機能は、図１９に示すものと同一である。
【０３７７】
本実施の形態の誤り訂正回路２２０１においては、実施の形態６と同様にして、ビタビ復号器制御回路６０３が制御信号発生回路１７０４より出力された伝送モード／スロット情報により確定状態信号と固定ブランチ信号を生成して、図２０のビタビ復号器６０２に出力する。ビタビ復号器６０２は実施の形態６と同様の動作を行う。また、制御信号発生回路１７０４は、ビタビ復号器６０２より出力される各フレーム６４ビット（６４シンボル）の文字多重データの部分のみを抜き取って出力する。
【０３７８】
以上に示した誤り訂正回路２２０１の誤り訂正能力は、実施の形態６の誤り訂正回路と同程度に確保される。
【０３７９】
（実施の形態２３）
本発明の実施の形態２３における誤り訂正回路について、図面を参照しながら説明する。なお、本実施の形態においても「ＴＭＣＣなし」で、スーパーフレーム構造が時間的に一定の場合について説明する。
【０３８０】
図６０は、実施の形態７で説明した「ＴＭＣＣあり」に対して、「ＴＭＣＣなし」の場合の誤り訂正回路２３０１の構成例を示すブロック図である。この誤り訂正回路２３０１は、図２１に示す実施の形態７の誤り訂正回路７０１において、内部構成の異なる選局回路１７０５が設けられたことと、伝送制御情報復号回路２００１０に代わって、制御信号発生回路１７０４が設けられたことが特徴である。その他の各ブロック、即ち入力シンボル変換回路５０６、ビタビ復号器７０２〜ビタビ復号器制御回路７０３、高／低階層選択信号生成回路２０００３〜速度変換回路２０００９の各機能は、図２１に示すものと同一である。
【０３８１】
本実施の形態の誤り訂正回路２３０１においては、実施の形態７の場合と同様にして、ビタビ復号器制御回路７０３が制御信号発生回路１７０４より出力された伝送モード／スロット情報によりシンボル座標変換信号を生成して入力シンボル変換回路５０６に出力し、また固定ブランチ信号を生成して図２２のビタビ復号器７０２に出力する。入力シンボル変換回路５０６とビタビ復号器７０２は、実施の形態７と同様の動作を行う。また、制御信号発生回路１７０４は、ビタビ復号器７０２より出力される各フレーム６４ビット（６４シンボル）の文字多重データの部分のみを抜き取って出力する。
【０３８２】
以上に示した誤り訂正回路２３０１の誤り訂正能力は、実施の形態７の誤り訂正回路と同程度に確保される。
【０３８３】
（実施の形態２４）
本発明の実施の形態２４における誤り訂正回路について、図面を参照しながら説明する。なお、本実施の形態においても「ＴＭＣＣなし」で、スーパーフレーム構造が時間的に一定の場合について説明する。
【０３８４】
図６１は、実施の形態８で説明した「ＴＭＣＣあり」に対して、「ＴＭＣＣなし」の場合の誤り訂正回路２４０１の構成例を示すブロック図である。この誤り訂正回路２４０１は、図２３に示す実施の形態８の誤り訂正回路８０１において、内部構成の異なる選局回路１７０５が設けられたことと、伝送制御情報復号回路２００１０に代わって、制御信号発生回路１７０４が設けられたことが特徴である。その他の各ブロック、即ちビタビ復号器８０２〜ビタビ復号器制御回路８０３、高／低階層選択信号生成回路２０００３〜速度変換回路２０００９の各機能は、図２３に示すものと同一である。
【０３８５】
本実施の形態の誤り訂正回路２４０１においては、実施の形態８の場合と同様にして、ビタビ復号器制御回路８０３が制御信号発生回路１７０４より出力された伝送モード／スロット情報により確定状態信号と状態削減信号を生成して、図２４のビタビ復号器８０２に出力する。ビタビ復号器８０２は、実施の形態８と同様の動作を行う。また、制御信号発生回路１７０４は、ビタビ復号器８０２より出力される各フレーム６４ビット（６４シンボル）の文字多重データの部分のみを抜き取って出力する。
【０３８６】
以上に示した誤り訂正回路２４０１の誤り訂正能力は、実施の形態８の誤り訂正回路と同程度に確保される。
【０３８７】
（実施の形態２５）
本発明の実施の形態２５における誤り訂正回路について、図面を参照しながら説明する。なお、本実施の形態においても「ＴＭＣＣなし」で、スーパーフレーム構造が時間的に一定の場合について説明する。
【０３８８】
図６２は、実施の形態９で説明した「ＴＭＣＣあり」に対して、「ＴＭＣＣなし」の場合の誤り訂正回路２５０１の構成例を示すブロック図である。この誤り訂正回路２５０１は、図２５に示す実施の形態９の誤り訂正回路９０１において、内部構成の異なる選局回路１７０５が設けられたことと、伝送制御情報復号回路２００１０に代わって、制御信号発生回路１７０４が設けられたことが特徴である。その他の各ブロック、即ちビタビ復号器９０２〜ビタビ復号器制御回路９０３、高／低階層選択信号生成回路２０００３〜速度変換回路２０００９の各機能は、図２５に示すものと同一である。
【０３８９】
本実施の形態の誤り訂正回路２５０１においては、実施の形態９の場合と同様にして、ビタビ復号器制御回路９０３が制御信号発生回路１７０４より出力された伝送モード／スロット情報により固定ブランチ信号と状態削減信号を生成して、図２６のビタビ復号器９０２に出力する。ビタビ復号器９０２は実施の形態９と同様の動作を行う。また、制御信号発生回路１７０４は、ビタビ復号器９０２より出力される各フレーム６４ビット（６４シンボル）の文字多重データの部分のみを抜き取って出力する。
【０３９０】
以上に示した誤り訂正回路２５０１の誤り訂正能力は、実施の形態９の誤り訂正回路と同程度に確保される。
【０３９１】
（実施の形態２６）
本発明の実施の形態２６における誤り訂正回路について、図面を参照しながら説明する。なお、本実施の形態においても「ＴＭＣＣなし」で、スーパーフレーム構造が時間的に一定の場合について、説明を行う。
【０３９２】
図６３は、実施の形態１０で説明した「ＴＭＣＣあり」に対して、「ＴＭＣＣなし」の場合の誤り訂正回路２６０１の構成例を示すブロック図である。この誤り訂正回路２６０１は、図２７に示す実施の形態１０の誤り訂正回路１００１において、内部構成の異なる選局回路１７０５が設けられたことと、伝送制御情報復号回路２００１０に代わって、制御信号発生回路１７０４が設けられたことが特徴である。その他の各ブロック、即ち入力シンボル変換回路５０６、ビタビ復号器１００２〜ビタビ復号器制御回路１００３、高／低階層選択信号生成回路２０００３〜速度変換回路２０００９の各機能は、図２７に示すものと同一である。
【０３９３】
本実施の形態の誤り訂正回路２６０１においては、実施の形態１０の場合と同様にして、ビタビ復号器制御回路１００３が制御信号発生回路１７０４より出力された伝送モード／スロット情報によりシンボル座標変換信号を生成して入力シンボル変換回路５０６に出力し、また状態削減信号を生成して図２８のビタビ復号器１００２に出力する。入力シンボル変換回路５０６とビタビ復号器１００２は、実施の形態１０と同様の動作を行う。また、制御信号発生回路１７０４は、ビタビ復号器１００２より出力される各フレーム６４ビット（６４シンボル）の文字多重データの部分のみを抜き取って出力する。
【０３９４】
以上に示した誤り訂正回路２６０１の誤り訂正能力は、実施の形態１０の誤り訂正回路と同程度に確保される。
【０３９５】
（実施の形態２７）
本発明の実施の形態２７における誤り訂正回路について、図面を参照しながら説明する。なお、本実施の形態においても「ＴＭＣＣなし」で、スーパーフレーム構造が時間的に一定の場合について説明する。
【０３９６】
図６４は、実施の形態１１で説明した「ＴＭＣＣあり」に対して、「ＴＭＣＣなし」の場合の誤り訂正回路２７０１の構成例を示すブロック図である。この誤り訂正回路２７０１は、図２９に示す実施の形態１１の誤り訂正回路１１０１において、内部構成の異なる選局回路１７０５が設けられたことと、伝送制御情報復号回路２００１０に代わって、制御信号発生回路１７０４が設けられたことが特徴である。その他の各ブロック、即ちビタビ復号器１１０２〜ビタビ復号器制御回路１１０３、高／低階層選択信号生成回路２０００３〜速度変換回路２０００９の各機能は、図２９に示すものと同一である。
【０３９７】
本実施の形態の誤り訂正回路２７０１においては、実施の形態１１の場合と同様にして、ビタビ復号器制御回路１１０３が制御信号発生回路１７０４より出力された伝送モード／スロット情報により、確定状態信号、固定ブランチ信号、状態削減信号を生成して、図３０のビタビ復号器１１０２に出力する。ビタビ復号器１１０２は実施の形態１１と同様の動作を行う。また、制御信号発生回路１７０４は、ビタビ復号器１１０２より出力される各フレーム６４ビット（６４シンボル）の文字多重データの部分のみを抜き取って出力する。
【０３９８】
以上に示した誤り訂正回路２７０１の誤り訂正能力は、実施の形態１１の誤り訂正回路と同程度に確保される。
【０３９９】
（実施の形態２８）
本発明の実施の形態２８における誤り訂正回路について、図面を参照しながら説明する。なお、本実施の形態においても「ＴＭＣＣなし」で、スーパーフレーム構造が時間的に一定の場合について説明する。
【０４００】
図６５は、実施の形態１２で説明した「ＴＭＣＣあり」に対して、「ＴＭＣＣなし」の場合の誤り訂正回路２８０１の構成例を示すブロック図である。この誤り訂正回路２８０１は、図３１に示す実施の形態１２の誤り訂正回路１２０１において、内部構成が異なる選局回路１７０５が設けられたことと、伝送制御情報復号回路２００１０に代わって、制御信号発生回路１７０４が設けられたことが特徴である。その他の各ブロック、即ち入力シンボル変換回路５０６、ビタビ復号器１２０２〜ビタビ復号器制御回路１２０３、高／低階層選択信号生成回路２０００３〜速度変換回路２０００９の各機能は、図３１に示すものと同一である。
【０４０１】
本実施の形態の誤り訂正回路２８０１においては、実施の形態１２の場合と同様にして、ビタビ復号器制御回路１２０３が制御信号発生回路１７０４より出力された伝送モード／スロット情報によりシンボル座標変換信号を生成して入力シンボル変換回路５０６に出力し、また固定ブランチ信号と状態削減信号とを生成して図３２のビタビ復号器１２０２に出力する。入力シンボル変換回路５０６とビタビ復号器１２０２とは、実施の形態１２と同様の動作を行う。また制御信号発生回路１７０４は、ビタビ復号器１２０２より出力される各フレーム６４ビット（６４シンボル）の文字多重データの部分のみを抜き取って出力する。
【０４０２】
以上に示した誤り訂正回路２８０１の誤り訂正能力は、実施の形態１２の誤り訂正回路と同程度に確保される。
【０４０３】
（実施の形態２９）
本発明の実施の形態２９における誤り訂正回路について、図面を参照しながら説明する。なお、本実施の形態においても「ＴＭＣＣなし」で、スーパーフレーム構造が時間的に一定の場合について説明する。
【０４０４】
図６６は、実施の形態１３で説明した「ＴＭＣＣあり」に対して、「ＴＭＣＣなし」の場合の誤り訂正回路２９０１の構成例を示すブロック図である。この誤り訂正回路２９０１は、図３３に示す実施の形態１３の誤り訂正回路１３０１において、内部構成の異なる選局回路１７０５が設けられたことと、伝送制御情報復号回路２００１０に代わって、制御信号発生回路１７０４が設けられたことが特徴である。その他の各ブロック、即ちデ・インターリーブ回路１３０２、ビタビ復号器２０００２〜シンボル／バイト変換回路２０００４、ＭＰＥＧ同期バイト／ダミー・スロット挿入回路２０００６〜速度変換回路２０００９の各機能は、図３３に示すものと同一である。
【０４０５】
本実施の形態の誤り訂正回路２９０１においては、図８４に示す相対ＴＳ／ＴＳ対応表と図８３に示す相対ＴＳ／スロット情報は既知とし、時間的に一定である。従って、選局回路１７０５は、既知である相対ＴＳ／ＴＳ対応表と相対ＴＳ／スロット情報を有し、それらの情報よりスロット選択信号を生成して、図３４のデ・インターリーブ回路１３０２に出力する。デ・インターリーブ回路１３０２は、図３５に示すように実施の形態１３と同様の動作を行う。
【０４０６】
以上に示した誤り訂正回路２９０１の誤り訂正能力は、実施の形態１３の誤り訂正回路と同程度に確保される。
【０４０７】
なお、実施の形態１３と同様に、例えばＢＳデジタル放送の規格において、１ＴＳが占有する１フレームあたりの最大スロット数が決められていれば、最大スロット数×８スロットの２バンク分のメモリ領域を用意しておけばよく、メモリ回路１３０６が使用するメモリ領域は、実施の形態１３と同様に２４×８スロットの２バンク分に限らない。
【０４０８】
また、実施の形態１３と同様に例えば、

の３種類のＴＳが入力される場合を考える。即ち１トランスポンダに３ＴＳを割り当てる。１種類のＴＳが選局される場合には、実施の形態１３と同様に、選局された１ＴＳのみをメモリ回路１３０６に書き込み、読み出しを行えばよい。また、２種類のＴＳが選局される場合、 例えばある１ＴＳはモニタ表示とし、他の１ＴＳはビデオ録画とする場合には、選局された２ＴＳのみをメモリ回路１３０６に書き込み、読み出しを行えばよい。この場合には、ＢＳデジタル放送の規格において、１ＴＳが占有する１フレームあたりの最大スロット数が決められていれば、最大スロット数×８×２スロットの２バンク分のメモリ領域を用意しておけばよい。他に、例えば８種類のＴＳが入力され、４種類のＴＳが選局された場合についても同様である。
【０４０９】
（実施の形態３０）
本発明の実施の形態３０における誤り訂正回路について、図面を参照しながら説明する。なお、本実施の形態においても「ＴＭＣＣなし」で、スーパーフレーム構造が時間的に一定の場合について説明する。
【０４１０】
図６７は、実施の形態１４で説明した「ＴＭＣＣあり」に対して、「ＴＭＣＣなし」の場合の誤り訂正回路３００１の構成例を示すブロック図である。この誤り訂正回路３００１は、図３６に示す実施の形態１４の誤り訂正回路１４０１において、内部構成の異なる選局回路１７０５が設けられたことと、伝送制御情報復号回路２００１０に代わって、制御信号発生回路１７０４が設けられたことが特徴である。その他の各ブロック、即ちデ・インターリーブ回路１４０２、デ・ランダマイズ回路１４０７、ビタビ復号器２０００２〜シンボル／バイト変換回路２０００４、ＭＰＥＧ同期バイト／ダミー・スロット挿入回路２０００６、ＲＳ復号回路２０００８〜速度変換回路２０００９の各機能は、図３６に示すものと同一である。
【０４１１】
本実施の形態の誤り訂正回路３００１においては、実施の形態２９の場合と同様にして、選局回路１７０５がスロット選択信号を生成して、図３７のデ・インターリーブ回路１４０２と図３９のデ・ランダマイズ回路１４０７とに出力する。デ・インターリーブ回路１４０２とデ・ランダマイズ回路１４０７とは、図３８（ｂ）及び図４０に示すように実施の形態１４と同様の動作を行う。
【０４１２】
以上に示した誤り訂正回路３００１の誤り訂正能力は、実施の形態１４の誤り訂正回路と同程度に確保される。
【０４１３】
なお、実施の形態１４と同様に、例えばＢＳデジタル放送の規格において、１ＴＳが占有する１フレームあたりの最大スロット数が決められていれば、最大スロット数×８スロットの２バンク分のメモリ領域を用意しておけばよく、メモリ回路１４０６が使用するメモリ領域は、実施の形態１４と同様に２４×８スロットの２バンク分に限らない。
【０４１４】
また、実施の形態１４と同様に例えば、

の３種類のＴＳが入力される場合を考える。即ち１トランスポンダに３ＴＳを割り当てる。１種類のＴＳが選局される場合には、実施の形態１４と同様に、選局された１ＴＳのみをメモリ回路１４０６に書き込み、速度変換を行って１６／４８＝１／３の速度で読み出しを行えばよい。また、２種類のＴＳが選局される場合、例えばある１ＴＳはモニタ表示とし、他の１ＴＳはビデオ録画とする場合には、選局された２ＴＳのみをメモリ回路１４０６に書き込み、３２／４８＝２／３の速度で読み出しを行えばよい。この場合には、ＢＳデジタル放送の規格において、１ＴＳが占有する１フレームあたりの最大スロット数が決められていれば、最大スロット数×８×２スロットの２バンク分のメモリ領域を用意しておけばよい。他に、例えば８種類のＴＳが入力され、４種類のＴＳが選局された場合についても同様である。
【０４１５】
また、本実施の形態の場合、実施の形態１４と同様にして、図１０８（ｅ）に示すようなイネーブル信号、即ち１８８バイトのＭＰＥＧパケット有効期間が‘Ｈ’となり、１６バイトのＲＳ符号のパリティ区間が‘Ｌ’となる信号は、図６７の選局回路１７０５が生成すればよい。
【０４１６】
なお、本実施の形態においては、デ・ランダマイズ回路１４０７におけるＰＮ発生をビットシリアルとしたが、８ビットパラレルのＰＮ発生としてもよい。その場合には、Ｐ／Ｓ変換回路２００３０とＳ／Ｐ変換回路２００３１を不要にすることができる。
【０４１７】
（実施の形態３１）
本発明の実施の形態３１における誤り訂正回路について、図面を参照しながら説明する。なお、本実施の形態においても「ＴＭＣＣなし」で、スーパーフレーム構造が時間的に一定の場合について説明する。
【０４１８】
図６８は、実施の形態１５で説明した「ＴＭＣＣあり」に対して、「ＴＭＣＣなし」の場合の誤り訂正回路３１０１の構成例を示すブロック図である。この誤り訂正回路３１０１は、図４１に示す実施の形態１５の誤り訂正回路１５０１において、内部構成の異なる選局回路１７０５が設けられたことと、伝送制御情報復号回路２００１０に代わって、制御信号発生回路１７０４が設けられたことが特徴である。その他の各ブロック、即ち速度変換回路１５０２、ビタビ復号器２０００２〜ＲＳ復号回路２０００８の各機能は図４１に示すものと同一である。
【０４１９】
本実施の形態の誤り訂正回路３１０１においては、実施の形態２９の場合と同様にして、選局回路１７０５がスロット選択信号を生成して図６９の速度変換回路１５０２に出力する。速度変換回路１５０２は実施の形態１５と同様の動作を行う。
【０４２０】
以上に示した誤り訂正回路３１０１の誤り訂正能力は、実施の形態１５の誤り訂正回路と同程度に確保される。
【０４２１】
なお、実施の形態１５と同様に、例えばＢＳデジタル放送の規格において、１ＴＳが占有する１フレームあたりの最大スロット数が決められていれば、その最大スロット数のメモリ領域を用意しておけばよく、メモリ回路１５０６が使用するメモリ領域は、実施の形態１５と同様に２４スロットに限らない。
【０４２２】
また、実施の形態１５と同様に例えば、

の３種類のＴＳが入力される場合を考える。即ち１トランスポンダに３ＴＳを割り当てる。１種類のＴＳが選局される場合には、実施の形態１５と同様に、選局された１ＴＳのみをメモリ回路１５０６に書き込み、速度変換を行って１６／４８＝１／３の速度で読み出しを行えばよい。また、２種類のＴＳが選局される場合、例えばある１ＴＳはモニタ表示とし、他の１ＴＳはビデオ録画とする場合には、選局された２ＴＳのみをメモリ回路１５０６に書き込み、速度変換を行って３２／４８＝２／３の速度で読み出しを行えばよい。この場合には、ＢＳデジタル放送の規格において、１ＴＳが占有する１フレームあたりの最大スロット数が決められていれば、最大スロット数×２スロットのメモリ領域を用意しておけばよい。他に、例えば８種類のＴＳが入力され、４種類のＴＳが選局された場合についても同様である。
【０４２３】
また、実施の形態１５で説明を行ったように、速度変換回路１５０８は、選局された複数のＴＳを速度変換して、連続的に並列に出力するような構成も考えられる。
【０４２４】
図７０は、図４３に示した「ＴＭＣＣあり」の場合の誤り訂正回路１５０７に対して、「ＴＭＣＣなし」の場合の並列出力の機能を有する誤り訂正回路３１０２の構成例を示すブロック図である。この誤り訂正回路３１０２は、図４３に示す実施の形態１５の誤り訂正回路１５０７において、内部構成の異なる選局回路１７０５が設けられたことと、伝送制御情報復号回路２００１０に代わって、制御信号発生回路１７０４が設けられたことが特徴である。その他の各ブロック、即ち速度変換回路１５０８、ビタビ復号器２０００２〜ＲＳ復号回路２０００８）の各機能は図４３に示すものと同一である。
【０４２５】
速度変換回路１５０８は、選局回路１７０５より出力されたスロット選択信号により、図７１に示すように実施の形態１５と同様の動作を行う。
【０４２６】
以上に示した誤り訂正回路３１０２の誤り訂正能力は、実施の形態１５の誤り訂正回路と同程度に確保される。
【０４２７】
なお、パリティバイトの１６バイトは、メモリ回路１５０６又はメモリ回路１５１２に読み書きしないで、速度変換を行うような構成も考えられる。この場合には、メモリ回路１５０６又はメモリ回路１５１２の使用領域を１８８／２０４＝４７／５１に削減でき、読み出しアドレス生成回路１５０５又は読み出しアドレス生成回路１５１１はイネーブル信号を生成する必要がなくなる。４７／５１の速度変換については、例えばカウント値が５１になると、リップル・キャリー（桁上げ）信号を出力するカウンタ回路を設け、このカウンタ回路に４７ずつ入力すれば実現は容易である。この場合リップル・キャリー信号が入力の４７／５１の速度で出力される。
【０４２８】
（実施の形態３２）
本発明の実施の形態３２における誤り訂正回路について、図面を参照しながら説明する。なお、本実施の形態においても「ＴＭＣＣなし」で、スーパーフレーム構造が時間的に一定の場合について説明する。
【０４２９】
図７２は、「ＴＭＣＣあり」の場合の誤り訂正回路１６０１に対して、「ＴＭＣＣなし」の場合の誤り訂正回路３２０１の構成例を示すブロック図である。この誤り訂正回路３２０１は、図４５に示す実施の形態１６の誤り訂正回路１６０１において、内部構成の異なる選局回路１７０５が設けられたことと、伝送制御情報復号回路２００１０に代わって、制御信号発生回路１７０４が設けられたことが特徴である。その他の各ブロック、即ちデ・インターリーブ回路１３０２、速度変換回路１６０２、ビタビ復号器２０００２〜シンボル／バイト変換回路２０００４、ＭＰＥＧ同期バイト／ダミー・スロット挿入回路２０００６〜ＲＳ復号回路２０００８の各機能は、図４５に示すものと同一である。
【０４３０】
本実施の形態の誤り訂正回路３２０１においては、実施の形態２９で説明したように、図３５（ｂ）に示すデ・インターリーブされたデータが、デ・インターリーブ回路１３０２より出力される。１ＴＳで１フレームあたりの有効スロット数は２４である。
【０４３１】
図３５（ｂ）に示すように、デ・インターリーブ回路１３０２より出力されたバイトデータ系列は、従来例と同様にしてＭＰＥＧ同期バイト／ダミー・スロット挿入回路２０００６、デ・ランダマイズ回路２０００７、ＲＳ復号回路２０００８で処理されて、速度変換回路１６０２に出力される。選局回路１７０５は実施の形態２９と同様にして、スロット選択信号を生成して図７３の速度変換回路１６０２に出力する。速度変換回路１６０２は実施の形態１６と同様の動作を行う。
【０４３２】
以上に示した誤り訂正回路３２０１の誤り訂正能力は、実施の形態１６の誤り訂正回路と同程度に確保される。
【０４３３】
なお、実施の形態１６と同様に、例えばＢＳデジタル放送の規格において、１ＴＳが占有する１フレームあたりの最大スロット数が決められていれば、その最大スロット数のメモリ領域を用意しておけばよく、メモリ回路１６０６が使用するメモリ領域は、実施の形態１６と同様に２４スロットに限らない。
【０４３４】
また、実施の形態１６と同様に例えば、

の３種類のＴＳが入力される場合を考える。即ち１トランスポンダに３ＴＳを割り当てる。１種類のＴＳが選局される場合には、実施の形態１６と同様に、選局された１ＴＳのみをメモリ回路１６０６に書き込み、速度変換を行って１６／４８＝１／３の速度で読み出しを行えばよい。また、２種類のＴＳが選局される場合、例えばある１ＴＳはモニタ表示とし、他の１ＴＳはビデオ録画とする場合には、選局された２ＴＳのみをメモリ回路１６０６に書き込み、速度変換を行って３２／４８＝２／３の速度で読み出しを行えばよい。この場合には、ＢＳデジタル放送の規格において、１ＴＳが占有する１フレームあたりの最大スロット数が決められていれば、最大スロット数×２スロットのメモリ領域を用意しておけばよい。他に、例えば８種類のＴＳが入力され、４種類のＴＳが選局された場合についても同様である。
【０４３５】
また、実施の形態１６で説明を行ったように、速度変換回路１６０８は、選局された複数のＴＳを速度変換して、連続的に並列に出力するような構成も考えられる。
【０４３６】
図７４は、「ＴＭＣＣあり」の場合の誤り訂正回路１６０７に対して、「ＴＭＣＣなし」の場合の並列出力の機能を有する誤り訂正回路３２０２の構成例を示すブロック図である。この誤り訂正回路３２０２は、図４７に示す実施の形態１６の誤り訂正回路１６０７において、内部構成の異なる選局回路１７０５が設けられたことと、伝送制御情報復号回路２００１０に代わって、制御信号発生回路１７０４が設けられたことが特徴である。その他の各ブロック、即ちデ・インターリーブ回路１３０２、速度変換回路１６０８、ビタビ復号器２０００２〜シンボル／バイト変換回路２０００４、ＭＰＥＧ同期バイト／ダミー・スロット挿入回路２０００６〜ＲＳ復号回路２０００８の各機能は、図４３に示すものと同一である。
【０４３７】
速度変換回路１６０８は、図７５に示すように選局回路１７０５より出力されたスロット選択信号により、実施の形態１６と同様の動作を行う。
【０４３８】
以上に示した誤り訂正回路３２０２の誤り訂正能力は、実施の形態１６の誤り訂正回路と同程度に確保される。
【０４３９】
なお、実施の形態１６と同様に、１６バイトのパリティバイトは、メモリ回路１６０６又はメモリ回路１６１２に読み書きしないで速度変換を行うような構成も考えられる。この場合には、メモリ回路１６０６又はメモリ回路１６１２の使用領域を１８８／２０４＝４７／５１に削減でき、読み出しアドレス生成回路１６０５又は読み出しアドレス生成回路１６１１は、イネーブル信号を生成する必要がなくなる。４７／５１の速度変換については、例えばカウント値が５１になると、リップル・キャリー（桁上げ）信号を出力するカウンタ回路を設け、このカウンタ回路に４７ずつ入力すれば実現は容易である。この場合、リップル・キャリー信号が入力の４７／５１の速度で出力される。
【０４４０】
なお、上記実施の形態１において、誤り訂正回路１０１は、現在審議中のＢＳデジタル放送の標準方式に準拠し、図７６の誤り訂正符号化装置１０００１で符号化されたデータ系列をビタビ復号し、伝送モード切替後の伝送モードＢの影響を完全に遮断して、伝送モード切替時にパスメモリ２００２１に残留している伝送モード切替前の伝送モードＡのビタビ復号データを出力する構成としている。
【０４４１】
しかしながら、送信フレームが複数の変調方式と複数の符号化率のシンボルによって構成され、フレーム毎に各シンボルの変調方式・符号化率に関する情報が伝送制御情報として含まれ、各フレームのシンボルは異なる変調方式及び符号化率を越えて、連続的に１つのたたみ込み符号化器でたたみ込み符号化されて伝送されたデータ系列を、上記実施の形態１と同様な構成によりビタビ復号する。そして伝送モード切替後の伝送モードＢの影響を完全に遮断して、伝送モード切替時にパスメモリ２００２１に残留している伝送モード切替前の伝送モードＡのビタビ復号データを出力できることは明らかである。
【０４４２】
また、上記実施の形態２〜１２において、誤り訂正回路２０１、３０１、４ ０１、５０１、６０１、７０１、８０１、９０１、１００１、１１０１、及び１２０１は、現在審議中のＢＳデジタル放送の標準方式に準拠し、図７６の誤り訂正符号化装置１０００１において符号化されたデータ系列をビタビ復号する。そして、ＴＭＣＣの前後に付加されているＴＡＢ信号の固定シンボル系列の性質を利用して、ＴＭＣＣの伝送モード切替時の前後の伝送モードの影響を完全に遮断して、伝送モード切替時にパスメモリ２００２１に残留しているＴＭＣＣのビタビ復号データを出力する構成としている。
【０４４３】
しかしながら、送信フレームが複数の変調方式と複数の符号化率のシンボルによって構成され、変調方式及び符号化率の切替時において、切替前の最終シンボルに続いて終結のための固定シンボル系列を含む場合を有し、フレーム毎に各シンボルの変調方式・符号化率に関する情報が伝送制御情報として含まれ、各フレームのシンボルは異なる変調方式及び符号化率を越えて、連続的に１つのたたみ込み符号化器でたたみ込み符号化されて伝送されたデータ系列を、上記実施の形態２〜１２と同様な構成によりビタビ復号する。そして、固定シンボル系列の性質を利用して、伝送モード切替後の伝送モードＢの影響を完全に遮断して、伝送モード切替時にパスメモリ２００２１に残留している伝送モード切替前の伝送モードＡのビタビ復号データを出力できることは明らかである。
【０４４４】
また、上記実施の形態１３において、誤り訂正回路１３０１は、現在審議中のＢＳデジタル放送の標準方式に準拠し、図７６の誤り訂正符号化装置１０００１において符号化されたデータ系列をデ・インターリーブし、選局されたＴＳのみをメモリ回路１３０６に読み書きすることにより、使用するメモリ領域を削減する構成としている。
【０４４５】
しかしながら、複数のＭＰＥＧトランスポート・ストリームを多重した伝送フォーマットで伝送を行う伝送方式において、ＭＰＥＧトランスポート・ストリームの各パケット単位のデータ系列をスロットとし、１フレーム＝Ｍスロット、１スーパーフレーム＝Ｎフレームとするとき、各スロットのトランスポート・ストリーム番号情報が、スーパーフレーム内に伝送制御情報として含まれ、スーパーフレーム内において、スロット単位で深さＮのインターリーブがＭスロット分行われて送信されるデータ系列を、上記実施の形態１３と同様な構成により、デ・インターリーブし、選局されたＴＳのみをメモリ回路１３０６に読み書きすることにより、使用するメモリ領域を削減できることは明らかである。
【０４４６】
また、上記実施の形態１４において、誤り訂正回路１４０１は、現在審議中のＢＳデジタル放送の標準方式に準拠し、図７６の誤り訂正符号化装置１０００１において符号化されたデータ系列をデ・インターリーブするとともに、選局されたＴＳのみを速度変換して出力する構成としている。
【０４４７】
しかしながら、複数のＭＰＥＧトランスポート・ストリームを多重した伝送フォーマットで伝送を行う伝送方式において、ＭＰＥＧトランスポート・ストリームの各パケット単位のデータ系列をスロットとし、１フレーム＝Ｍスロット、１スーパーフレーム＝Ｎフレームとするとき、各スロットのトランスポート・ストリーム番号情報が、スーパーフレーム内に伝送制御情報として含まれ、スーパーフレーム内において、スロット単位で深さＮのインターリーブがＭスロット分行われて送信されるデータ系列を、上記実施の形態１４と同様な構成により、デ・インターリーブするとともに、選局されたＴＳのみを速度変換して出力できることは明らかである。
【０４４８】
また、上記実施の形態１４において、誤り訂正回路１４０１は、現在審議中のＢＳデジタル放送の標準方式に準拠し、図７６の誤り訂正符号化装置１０００１において符号化されたデータ系列が、デ・インターリーブされ、選局されたＴＳのみを速度変換して出力されたデータ系列を、４８×８スロット分（１スーパーフレーム分）全ての２バイト目の初期値を生成可能な初期値発生回路１４０９を設けてデ・ランダマイズを行う構成としている。
【０４４９】
しかしながら、複数のＭＰＥＧトランスポート・ストリームを多重した伝送フォーマットで伝送を行う伝送方式において、ＭＰＥＧトランスポート・ストリームの各パケット単位のデータ系列をスロットとし、１フレーム＝Ｍスロット、１スーパーフレーム＝Ｎフレームとするとき、各スロットのトランスポート・ストリーム番号情報が、スーパーフレーム内に伝送制御情報として含まれ、スーパーフレーム単位で、連続でランダマイズが行われて送信されるデータ系列を、上記実施の形態１４と同様な構成により、デ・ランダマイズを行うことができることは明らかである。
【０４５０】
また、上記実施の形態１５において、誤り訂正回路１５０１及び誤り訂正回路１５０７は、現在審議中のＢＳデジタル放送の標準方式に準拠し、図７６の誤り訂正符号化装置１０００１において符号化されたデータ系列を速度変換し、選局されたＴＳのみをメモリ回路１５０６又はメモリ回路１５１２に読み書きすることにより、使用するメモリ領域を削減する構成としている。
【０４５１】
しかしながら、複数のＭＰＥＧトランスポート・ストリームを多重した伝送フォーマットで伝送を行う伝送方式において、ＭＰＥＧトランスポート・ストリームの各パケット単位のデータ系列をスロットとし、１フレーム＝Ｍスロット、１スーパーフレーム＝Ｎフレームとするとき、各スロットのトランスポート・ストリーム番号情報を、スーパーフレーム内に伝送制御情報として含んで伝送されるデータ系列を、上記実施の形態１５と同様な構成により速度変換し、選局されたＴＳのみをメモリ回路１５０６又はメモリ回路１５１２に読み書きすることにより、使用するメモリ領域を削減できることは明らかである。
【０４５２】
また、上記実施の形態１６において、誤り訂正回路１６０１及び誤り訂正回路１６０７は、現在審議中のＢＳデジタル放送の標準方式に準拠し、図７６の誤り訂正符号化装置１０００１において符号化されたデータ系列をデ・インターリーブし、デ・インターリーブ回路１３０２から選局されたＴＳのみが出力され、速度変換回路１６０２又は速度変換回路１６０８がデータ系列を速度変換し、選局されたＴＳのみをメモリ回路１６０６又はメモリ回路１６１２に読み書きすることにより、使用するメモリ領域を削減する構成としている。
【０４５３】
しかしながら、複数のＭＰＥＧトランスポート・ストリームを多重した伝送フォーマットで伝送を行う伝送方式において、ＭＰＥＧトランスポート・ストリームの各パケット単位のデータ系列をスロットとし、１フレーム＝Ｍスロット、１スーパーフレーム＝Ｎフレームとするとき、各スロットのトランスポート・ストリーム番号情報が、スーパーフレーム内に伝送制御情報として含まれ、スーパーフレーム内において、スロット単位で深さＮのインターリーブがＭスロット分行われて送信されるデータ系列を、上記実施の形態１６と同様な構成により、デ・インターリーブし、デ・インターリーブ回路１３０２から選局されたＴＳのみが出力され、速度変換回路１６０２又は速度変換回路１６０８がデータ系列を速度変換し、選局されたＴＳのみをメモリ回路１６０６又はメモリ回路１６１２に読み書きすることにより、使用するメモリ領域を削減できることは明らかである。
【０４５４】
また、上記実施の形態１７において、誤り訂正回路１７０３は、現在審議中のＢＳデジタル放送の標準方式において、「ＴＭＣＣなし」、即ちスーパーフレーム構造が時間的に一定とした図４９の誤り訂正符号化装置１７０１において、図５３のように符号化されたデータ系列をビタビ復号し、伝送モード切替後の伝送モードＢの影響を完全に遮断して、伝送モード切替時にパスメモリ２００２１に残留している伝送モード切替前の伝送モードＡのビタビ復号データを出力する構成としている。
【０４５５】
しかしながら、送信側のデータ系列が複数の変調方式と複数の符号化率のシンボルによって構成され、各シンボルは異なる変調方式及び符号化率を越えて、連続的に１つのたたみ込み符号化器でたたみ込み符号化されて伝送されたデータ系列を、上記実施の形態１７と同様な構成によりビタビ復号し、伝送モード切替後の伝送モードＢの影響を完全に遮断して、伝送モード切替時にパスメモリ２００２１に残留している伝送モード切替前の伝送モードＡのビタビ復号データを出力できることは明らかである。
【０４５６】
また、上記実施の形態１８〜２８において、誤り訂正回路１８０１，１９０１，２００１，２１０１，２２０１，２３０１，２４０１，２５０１，２６０１，２７０１，２８０１は、現在審議中のＢＳデジタル放送の標準方式において、「ＴＭＣＣなし」、即ちスーパーフレーム構造が時間的に一定とした図４９の誤り訂正符号化装置１７０１において、図５３のように符号化されたデータ系列をビタビ復号し、文字多重データの前後に付加されているＴＡＢ信号の固定シンボル系列の性質を利用して、文字多重データの伝送モード切替時の前後の伝送モードの影響を完全に遮断して、伝送モード切替時にパスメモリ２００２１に残留している文字多重データのビタビ復号データを出力する構成としている。
【０４５７】
しかしながら、送信側のデータ系列が複数の変調方式と複数の符号化率のシンボルによって構成され、変調方式及び符号化率の切替時において、切替前の最終シンボルに続いて終結のための固定シンボル系列を含む場合を有し、各シンボルは異なる変調方式及び符号化率を越えて、連続的に１つのたたみ込み符号化器でたたみ込み符号化されて伝送されたデータ系列を、上記実施の形態１８〜２８と同様な構成によりビタビ復号し、固定シンボル系列の性質を利用して、伝送モード切替後の伝送モードＢの影響を完全に遮断して、伝送モード切替時にパスメモリ２００２１に残留している伝送モード切替前の伝送モードＡのビタビ復号データを出力できることは明らかである。
【０４５８】
また、上記実施の形態２９において、誤り訂正回路２９０１は、現在審議中のＢＳデジタル放送の標準方式において、「ＴＭＣＣなし」、即ちスーパーフレーム構造が時間的に一定とした図４９の誤り訂正符号化装置１７０１において、図９７のように符号化されたデータ系列をデ・インターリーブし、選局されたスロットのみをメモリ回路１３０６に読み書きすることにより、使用するメモリ領域を削減する構成としている。
【０４５９】
しかしながら、伝送フォーマットにおいて、最小単位の固定長データ系列をスロットとし、１フレーム＝Ｍスロット、１スーパーフレーム＝Ｎフレームとするとき、スーパーフレーム内において、スロット単位で深さＮのインターリーブがＭスロット分行われて送信されるデータ系列を、上記実施の形態２９と同様な構成によりデ・インターリーブし、選局されたスロットのみをメモリ回路１３０６に読み書きすることにより、使用するメモリ領域を削減できることは明らかである。
【０４６０】
また、上記実施の形態３０において、誤り訂正回路３００１は、現在審議中のＢＳデジタル放送の標準方式において、「ＴＭＣＣなし」、即ちスーパーフレーム構造が時間的に一定とした図４９の誤り訂正符号化装置１７０１において、図９７のように符号化されたデータ系列をデ・インターリーブするとともに、選局されたスロットのみを速度変換して出力する構成としている。
【０４６１】
しかしながら、伝送フォーマットにおいて、最小単位の固定長データ系列をスロットとし、１フレーム＝Ｍスロット、１スーパーフレーム＝Ｎフレームとするとき、スーパーフレーム内において、スロット単位で深さＮのインターリーブがＭスロット分行われて送信されるデータ系列を、上記実施の形態３０と同様な構成によりデ・インターリーブするとともに、選局されたスロットのみを速度変換して出力できることは明らかである。
【０４６２】
また、上記実施の形態３０において、誤り訂正回路３００１は、現在審議中のＢＳデジタル放送の標準方式において、「ＴＭＣＣなし」、即ちスーパーフレーム構造が時間的に一定とした図４９の誤り訂正符号化装置１７０１において、図９７のように符号化されたデータ系列が、デ・インターリーブされ、選局されたスロットのみを速度変換して出力されたデータ系列を、４８×８スロット分（１スーパーフレーム分）全ての２バイト目の初期値を生成可能な初期値発生回路１４０９を設けて、デ・ランダマイズを行う構成としている。
【０４６３】
しかしながら、伝送フォーマットにおいて、最小単位の固定長データ系列をスロットとし、１フレーム＝Ｍスロット、１スーパーフレーム＝Ｎフレームとするとき、スーパーフレーム単位で、連続でランダマイズが行われて送信されるデータ系列を、上記実施の形態３０と同様な構成によりデ・ランダマイズを行うことができることは明らかである。
【０４６４】
また、上記実施の形態３１において、誤り訂正回路３１０１及び誤り訂正回路３１０２は、現在審議中のＢＳデジタル放送の標準方式において、「ＴＭＣＣなし」、即ちスーパーフレーム構造が時間的に一定とした図４９の誤り訂正符号化装置１７０１において、図９７のように符号化されたデータ系列を速度変換し、選局されたスロットのみをメモリ回路１５０６又はメモリ回路１５１２に読み書きすることにより、使用するメモリ領域を削減する構成としている。
【０４６５】
しかしながら、伝送フォーマットにおいて、最小単位の固定長データ系列をスロットとし、１フレーム＝Ｍスロット、１スーパーフレーム＝Ｎフレームとするとき、送信されたデータ系列を、上記実施の形態３１と同様な構成により、速度変換し、選局されたスロットのみをメモリ回路１５０６又はメモリ回路１５１２に読み書きすることにより、使用するメモリ領域を削減できることは明らかである。
【０４６６】
また、上記実施の形態３２において、現在審議中のＢＳデジタル放送の標準方式において、「ＴＭＣＣなし」、即ちスーパーフレーム構造が時間的に一定とした図４９の誤り訂正符号化装置１７０１において、図９７のように符号化されたデータ系列をデ・インターリーブし、デ・インターリーブ回路１３０２から選局されたスロットのみが出力され、速度変換回路１６０２又は速度変換回路１６０８がデータ系列を速度変換し、選局されたスロットのみをメモリ回路１６０６又はメモリ回路１６１２に読み書きすることにより、使用するメモリ領域を削減する構成としている。
【０４６７】
しかしながら、伝送フォーマットにおいて、最小単位の固定長データ系列をスロットとし、１フレーム＝Ｍスロット、１スーパーフレーム＝Ｎフレームとするとき、スーパーフレーム内において、スロット単位で深さＮのインターリーブがＭスロット分行われて送信されるデータ系列を、上記実施の形態３２と同様な構成によりデ・インターリーブし、デ・インターリーブ回路１３０２から選局されたスロットのみが出力され、速度変換回路１６０２又は速度変換回路１６０８がデータ系列を速度変換し、選局されたスロットのみをメモリ回路１６０６又はメモリ回路１６１２に読み書きすることにより、使用するメモリ領域を削減できることは明らかである。
【０４６８】
また、上記実施の形態１において、伝送モード切替前の伝送モードＡの最終シンボルについて、トレリス線図において最小パスメトリックを有する１状態のみを有効としていた。
【０４６９】
その代わりに、図２のＡＣＳ回路１０５が、ビタビ復号器制御回路１０３から出力される切替制御信号を用いてパスメトリックメモリ２００２０の値をリセットする構成としてもよい。即ち図１１９のトレリス線図に示すように、伝送モード切替前の伝送モードＡの最終シンボルについて、トレリス線図において最小パスメトリックを有する１状態のパスメトリック（Path Metric ：ＰＭ）のみを、取り得る最小の値、例えば”０”にする。そして他の状態を、取り得る最大の値にリセットする。この構成により、モード切替後の伝送モードＢの影響を遮断して、伝送モード切替時にパスメモリ２００２１に残留しているモード切替前の伝送モードＡのビタビ復号データを出力することができる。この構成によれば、パスメトリックメモリ２００２０の値を単にリセットするだけであるので、制御が簡易になるという利点がある。
【０４７０】
また、上記実施の形態２において、図６のＡＣＳ回路２０５が、ビタビ復号器制御回路２０３から出力される確定状態信号を用いて、確定した１状態のみを有効とし、他の状態を全て無効とするように、パスメトリックメモリ２００２０とパスメモリ２００２１の制御を行う構成としていた。
【０４７１】
その代わりに、図６のＡＣＳ回路２０５が、確定状態信号を用いてパスメトリックメモリ２００２０の値をリセットする構成としてもよい。即ち図１２０のトレリス線図に示すように、確定した１状態のパスメトリックのみを、取り得る最小の値、例えば”０”にする。そして他の状態を、取り得る最大の値にリセットする。この構成により、モード切替後の伝送モードＢの影響を遮断して、伝送モード切替時にパスメモリ２００２１に残留しているモード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを出力することができる。この構成によれば、パスメトリックメモリ２００２０の値を単にリセットするだけであるので、制御が簡易になるという利点がある。
【０４７２】
また、上記の構成においても、図１２０（ａ）に示すように、図６のビタビ復号器制御回路２０３は、各ＴＡＢ信号（ｗ１、ｗ２、ｗ３）２０シンボル（Ｓ／Ｐ変換後は１０シンボル）の第１シンボルが、パスメモリ２００２１に入力される時点より、各ＴＡＢ信号の第１０シンボル（Ｓ／Ｐ変換後の最終シンボル）がパスメモリ２００２１に入力される時点まで確定状態信号を生成して、ＡＣＳ回路２０５に出力する構成に限定する必要はない。図１２０（ａ）〜（ｃ）に示すように、確定状態信号を生成する期間は、１シンボル以上、最大１０シンボルまでの間で任意に選択可能であり、どのシンボルを選択するかも任意である。
【０４７３】
シミュレーションにより、上記の構成によるＢＥＲの改善効果を調べた。図１２１は、シミュレーションに用いた伝送フレームの構成図である。図１２１（ａ）は、ビタビ復号器２０２への入力時の信号配置図であり（ＴＭＣＣはＳ／Ｐ変換前）、図１２１（ｂ）は、パスメモリ２００２１への入力時の信号配置図である（ＴＭＣＣはＳ／Ｐ変換後）。パスメモリ長は６４とし、ＴＭＣＣの後の主信号は、ＴＣ−８ＰＳＫ（ｒ＝２／３）６４シンボルのみとした。この６４シンボルの主信号により、ＴＭＣＣの第１シンボルが入力される直前では、パスメモリ２００２１はＴＣ−８ＰＳＫ（ｒ＝２／３）６４シンボルで満たされている状態になる。
【０４７４】
図１２２はＣ／Ｎ＝−２ｄＢという条件下での上記のシミュレーション結果である。パスメモリ２００２１に後ろＴＡＢ信号（ｗ２又はｗ３）の最終シンボルが入力された時点において、パスメモリ２００２１に残留している６４シンボルについて、１シンボル毎のＢＥＲを算出した。横軸はパスメモリ２００２１に残留している６４シンボルを示し、縦軸はＢＥＲの値を示す。図１２２では、後ろＴＡＢ信号（ｗ２又はｗ３）の第１シンボル、あるいは最終シンボルでパスメトリックメモリ２００２０の値をリセットする場合について示している。
【０４７５】
図１２２より明らかなように、本実施の形態の「終結処理あり」は、従来例の「終結処理なし」と比較して、パスメモリ２００２１に残留している各シンボルの誤り率が改善されていることが判る。また、後ろＴＡＢ信号の第１シンボルでパスメトリックメモリ２００２０の値をリセットする方が、最終シンボルでリセットするよりも、図１２２の０〜４７シンボル目で示される正味のＴＭＣＣデータのＢＥＲが低減されており、より効果的であるといえる。
【０４７６】
また、上記実施の形態４において、図１２のＡＣＳ回路４０５は、ビタビ復号器制御回路４０３から出力される状態削減信号を用いて、各ＴＡＢ信号の先頭６シンボル（Ｓ／Ｐ変換後）について、１シンボル毎に（Ｓ／Ｐ変換後）状態数を半減させている。その後の１０シンボル（Ｓ／Ｐ変換後）については、確定した１状態のみを有効とするように、パスメトリックメモリ２００２０とパスメモリ２００２１の制御を行う構成としていた。
【０４７７】
その代わりに、図１２のＡＣＳ回路４０５が、状態削減信号を用いてパスメトリックメモリ２００２０の値をリセットする構成としてもよい。即ち、各ＴＡＢ信号の先頭６シンボル（Ｓ／Ｐ変換後）について、１シンボル毎に（Ｓ／Ｐ変換後）、確定した３２、１６、８、４、２、１状態のパスメトリックのみを、取り得る最小の値、例えば”０”にし、他の状態を、取り得る最大の値にリセットする。このような構成により、モード切替後の伝送モードＢの影響を遮断して、伝送モード切替時にパスメモリ２００２１に残留しているモード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを出力することができる。このような構成によれば、パスメトリックメモリ２００２０の値を単にリセットするだけであるので、制御が簡易になるという利点がある。
【０４７８】
また、上記実施の形態６において、図７（ａ）〜（ｃ）で示す実施の形態２と同様に、図２０のＡＣＳ回路６０５はビタビ復号器制御回路６０３から出力される確定状態信号を用いて、確定した１状態のみを有効とし、他の状態を全て無効とするように、パスメトリックメモリ２００２０とパスメモリ２００２１の制御を行っていた。
【０４７９】
その代わりに、図２０のＡＣＳ回路６０５が確定状態信号を用いてパスメトリックメモリ２００２０の値をリセットする構成としてもよい。即ち、確定した１状態のパスメトリックのみを、取り得る最小の値、例えば”０”にし、他の状態を、取り得る最大の値にリセットする。このように構成により、モード切替後の伝送モードＢの影響を遮断して、伝送モード切替時にパスメモリ２００２１に残留しているモード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを出力することができる。このような構成によれば、パスメトリックメモリ２００２０の値を単にリセットするだけであるので、制御が簡易になるという利点がある。
【０４８０】
また、上記実施の形態８において、図７（ａ）〜（ｃ）で示す実施の形態２と同様に、図２４のＡＣＳ回路８０５は、ビタビ復号器制御回路８０３から出力される確定状態信号を用いて、確定した１状態のみを有効とし、他の状態を全て無効とするように、パスメトリックメモリ２００２０とパスメモリ２００２１の制御を行っていた。また図１３で示す実施の形態４と同様に、ＡＣＳ回路８０５は、ビタビ復号器制御回路８０３から出力される状態削減信号を用いて、各ＴＡＢ信号の先頭６シンボル（Ｓ／Ｐ変換後）については、パスメトリックメモリ２００２０とパスメモリ２００２１の制御を行っていた。そしてたたみ込み回路１００１４が１状態に確定するまで、状態数を半分ずつに削減するような構成としていた。
【０４８１】
その代わりに、図２４のＡＣＳ回路８０５が、確定状態信号を用いてパスメトリックメモリ２００２０の値をリセットする構成としてもよい。即ち、確定した１状態のパスメトリックのみを、取り得る最小の値、例えば”０”にし、他の状態を、取り得る最大の値にリセットする。また、ＡＣＳ回路８０５が、状態削減信号を用いてパスメトリックメモリ２００２０の値をリセットする構成としてもよい。即ち、各ＴＡＢ信号の先頭６シンボル（Ｓ／Ｐ変換後）について、１シンボル毎に（Ｓ／Ｐ変換後）、確定した３２、１６、８、４、２、１状態のパスメトリックのみを、取り得る最小の値、例えば”０”にし、他の状態を、取り得る最大の値にリセットする。このような構成により、モード切替後の伝送モードＢの影響を遮断して、伝送モード切替時にパスメモリ２００２１に残留しているモード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを出力することができる。このような構成によれば、パスメトリックメモリ２００２０の値を単にリセットするだけであるので、制御が簡易になるという利点がある。
【０４８２】
また、上記実施の形態８において、図２４のビタビ復号器制御回路８０３は、図７（ａ）に示すように、各ＴＡＢ信号（ｗ１、ｗ２、ｗ３）２０シンボル（Ｓ／Ｐ変換後は、１０シンボル）の第１シンボルがパスメモリ２００２１に入力される時点より、各ＴＡＢ信号の第１０シンボル（Ｓ／Ｐ変換後の最終シンボル）がパスメモリ２００２１に入力される時点まで確定状態信号を生成して、ＡＣＳ回路８０５に出力する構成とした。
【０４８３】
その代わりに、図２４のＡＣＳ回路８０５が、ビタビ復号器制御回路８０３から出力される確定状態信号を用いて、パスメトリックメモリ２００２０の値をリセットする構成としてもよい。即ち図１２０に示すように、確定した１状態のパスメトリックのみを、取り得る最小の値、例えば”０”にし、他の状態を、取り得る最大の値にリセットする。このような構成により、モード切替後の伝送モードＢの影響を遮断して、伝送モード切替時にパスメモリ２００２１に残留しているモード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを出力することができる。このような構成によれば、パスメトリックメモリ２００２０の値を単にリセットするだけであるので、制御が簡易になるという利点がある。
【０４８４】
また、上記実施の形態９において、図２６のＡＣＳ回路９０５は、図１３に示す実施の形態４と同様にして、ビタビ復号器制御回路９０３から出力される状態削減信号を用いて、各ＴＡＢ信号の先頭６シンボル（Ｓ／Ｐ変換後）については、パスメトリックメモリ２００２０とパスメモリ２００２１の制御を行っていた。そして、たたみ込み回路１００１４が１状態に確定するまで、状態数を半分ずつに削減する構成としていた。
【０４８５】
その代わりに、図２６のＡＣＳ回路９０５が状態削減信号を用いてパスメトリックメモリ２００２０の値をリセットする構成としてもよい。即ち、各ＴＡＢ信号の先頭６シンボル（Ｓ／Ｐ変換後）について、１シンボル毎に（Ｓ／Ｐ変換後）、確定した３２、１６、８、４、２、１状態のパスメトリックのみを、取り得る最小の値、例えば”０”にし、他の状態を、取り得る最大の値にリセットする。このような構成により、モード切替後の伝送モードＢの影響を遮断して、伝送モード切替時にパスメモリ２００２１に残留しているモード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを出力することができる。このような構成によれば、パスメトリックメモリ２００２０の値を単にリセットするだけであるので、制御が簡易になるという利点がある。
【０４８６】
また、上記実施の形態１０において、図２８のＡＣＳ回路１００５は、図１３に示す実施の形態４と同様にして、ビタビ復号器制御回路１００３から出力される状態削減信号を用いて、各ＴＡＢ信号の先頭６シンボル（Ｓ／Ｐ変換後）については、パスメトリックメモリ２００２０とパスメモリ２００２１の制御を行っていた。そして、たたみ込み回路１００１４が１状態に確定するまで、状態数を半分ずつに削減する構成としていた。
【０４８７】
その代わりに、図２８のＡＣＳ回路１００５が、状態削減信号を用いてパスメトリックメモリ２００２０の値をリセットする構成としてもよい。即ち、各ＴＡＢ信号の先頭６シンボル（Ｓ／Ｐ変換後）について、１シンボル毎に（Ｓ／Ｐ変換後）、確定した３２、１６、８、４、２、１状態のパスメトリックのみを、取り得る最小の値、例えば”０”にし、他の状態を、取り得る最大の値にリセットする。このような構成により、モード切替後の伝送モードＢの影響を遮断して、伝送モード切替時にパスメモリ２００２１に残留しているモード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを出力することができる。このような構成によれば、パスメトリックメモリ２００２０の値を単にリセットするだけであるので、制御が簡易になるという利点がある。
【０４８８】
また、上記実施の形態１１において、図３０のＡＣＳ回路１１０５は、図７（ａ）〜（ｃ）に示す実施の形態２と同様にして、ビタビ復号器制御回路１１０３から出力される確定状態信号を用いて、確定した１状態のみを有効とし、他の状態を全て無効とするように、パスメトリックメモリ２００２０とパスメモリ２００２１の制御を行っていた。またＡＣＳ回路１１０５は、図１３に示す実施の形態４と同様にして、ビタビ復号器制御回路１１０３から出力される状態削減信号を用いて、各ＴＡＢ信号の先頭６シンボル（Ｓ／Ｐ変換後）については、パスメトリックメモリ２００２０とパスメモリ２００２１の制御を行っていた。そして、たたみ込み回路１００１４が１状態に確定するまで、状態数を半分ずつに削減する構成としていた。
【０４８９】
その代わりに、図３０のＡＣＳ回路１１０５が、確定状態信号を用いてパスメトリックメモリ２００２０の値をリセットする構成としてもよい。即ち、確定した１状態のパスメトリックのみを、取り得る最小の値、例えば”０”にし、他の状態を、取り得る最大の値にリセットする。また、ＡＣＳ回路１１０５が状態削減信号を用いてパスメトリックメモリ２００２０の値をリセットする構成としてもよい。即ち、各ＴＡＢ信号の先頭６シンボル（Ｓ／Ｐ変換後）について、１シンボル毎に（Ｓ／Ｐ変換後）、確定した３２、１６、８、４、２、１状態のパスメトリックのみを、取り得る最小の値、例えば”０”にし、他の状態を、取り得る最大の値にリセットする。このような構成により、モード切替後の伝送モードＢの影響を遮断して、伝送モード切替時にパスメモリ２００２１に残留しているモード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを出力することができる。このような構成によれば、パスメトリックメモリ２００２０の値を単にリセットするだけであるので、制御が簡易になるという利点がある。
【０４９０】
また、上記実施の形態１１において、図３０のビタビ復号器制御回路１１０３は、図７（ａ）に示すように、各ＴＡＢ信号（ｗ１、ｗ２、ｗ３）２０シンボル（Ｓ／Ｐ変換後は、１０シンボル）の第１シンボルが、パスメモリ２００２１に入力される時点より、各ＴＡＢ信号の第１０シンボル（Ｓ／Ｐ変換後の最終シンボル）がパスメモリ２００２１に入力される時点まで確定状態信号を生成して、ＡＣＳ回路２０５に出力する構成とした。
【０４９１】
その代わりに、図３０のＡＣＳ回路１１０５が、ビタビ復号器制御回路１１０３から出力される確定状態信号を用いてパスメトリックメモリ２００２０の値をリセットする構成としてもよい。即ち図１２０に示すように、確定した１状態のパスメトリックのみを、取り得る最小の値、例えば”０”にし、他の状態を、取り得る最大の値にリセットする。このような構成により、モード切替後の伝送モードＢの影響を遮断して、伝送モード切替時にパスメモリ２００２１に残留しているモード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを出力することができる。このような構成によれば、パスメトリックメモリ２００２０の値を単にリセットするだけであるので、制御が簡易になるという利点がある。
【０４９２】
また、上記実施の形態１２において、図３２のＡＣＳ回路１２０５は、図１３で示す実施の形態４と同様にして、ビタビ復号器制御回路１２０３から出力される状態削減信号を用いて、各ＴＡＢ信号の先頭６シンボル（Ｓ／Ｐ変換後）については、パスメトリックメモリ２００２０とパスメモリ２００２１の制御を行っていた。そして、たみ込み回路１００１４が１状態に確定するまで、状態数を半分ずつに削減する構成としていた。
【０４９３】
その代わりに、図３２のＡＣＳ回路１２０５が、状態削減信号を用いてパスメトリックメモリ２００２０の値をリセットする構成としてもよい。即ち、各ＴＡＢ信号の先頭６シンボル（Ｓ／Ｐ変換後）について、１シンボル毎に（Ｓ／Ｐ変換後）、確定した３２、１６、８、４、２、１状態のパスメトリックのみを、取り得る最小の値、例えば”０”にし、他の状態を、取り得る最大の値にリセットする。このような構成により、モード切替後の伝送モードＢの影響を遮断して、伝送モード切替時にパスメモリ２００２１に残留しているモード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを出力することができる。このような構成によれば、パスメトリックメモリ２００２０の値を単にリセットするだけであるので、制御が簡易になるという利点がある。
【０４９４】
また、上記実施の形態１７において、伝送モード切替前の伝送モードＡの最終シンボルについて、トレリス線図において最小パスメトリックを有する１状態のみを有効としていた。
【０４９５】
その代わりに、図２のＡＣＳ回路１０５が、ビタビ復号器制御回路１０３から出力される切替制御信号を用いてパスメトリックメモリ２００２０の値をリセットする構成としてもよい。即ち図１１９に示すように、伝送モード切替前の伝送モードＡの最終シンボルについて、トレリス線図において最小パスメトリックを有する１状態のパスメトリックのみを、取り得る最小の値、例えば”０”にし、他の状態を、取り得る最大の値にリセットする。このような構成により、モード切替後の伝送モードＢの影響を遮断して、伝送モード切替時にパスメモリ２００２１に残留しているモード切替前の伝送モードＡのビタビ復号データを出力することができる。このような構成によれば、パスメトリックメモリ２００２０の値を単にリセットするだけであるので、制御が簡易になるという利点がある。
【０４９６】
また、上記実施の形態１８において、図６のＡＣＳ回路２０５が、ビタビ復号器制御回路２０３から出力される確定状態信号を用いて、確定した１状態のみを有効とし、他の状態を全て無効とするように、パスメトリックメモリ２００２０とパスメモリ２００２１の制御を行う構成としていた。
【０４９７】
その代わりに、ＡＣＳ回路２０５が、ビタビ復号器制御回路２０３から出力される確定状態信号を用いてパスメトリックメモリ２００２０の値をリセットする構成としてもよい。即ち図１２０に示すように、確定した１状態のパスメトリックのみを、取り得る最小の値、例えば”０”にし、他の状態を、取り得る最大の値にリセットする。このような構成により、モード切替後の伝送モードＢの影響を遮断して、伝送モード切替時にパスメモリ２００２１に残留しているモード切替前の文字多重データ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを出力することができる。このような構成によれば、パスメトリックメモリ２００２０の値を単にリセットするだけであるので、制御が簡易になるという利点がある。
【０４９８】
また、上述の構成においても、図６のビタビ復号器制御回路２０３は、図１２０（ａ）に示すように、各ＴＡＢ信号（ｗ１、ｗ２、ｗ３）２０シンボル（Ｓ／Ｐ変換後は、１０シンボル）の第１シンボルが、パスメモリ２００２１に入力される時点より、各ＴＡＢ信号の第１０シンボル（Ｓ／Ｐ変換後の最終シンボル）がパスメモリ２００２１に入力される時点まで確定状態信号を生成して、ＡＣＳ回路２０５に出力するように構成することもできる。また図１２０（ａ）〜（ｃ）に示すように、確定状態信号を生成する期間は、１シンボル以上、最大１０シンボルまでの間で任意に選択可能であり、どのシンボルを選択するかも任意である。
【０４９９】
また、上記実施の形態２０において、図１２のＡＣＳ回路４０５は、ビタビ復号器制御回路４０３から出力される状態削減信号を用いて、各ＴＡＢ信号の先頭６シンボル（Ｓ／Ｐ変換後）について、１シンボル毎に（Ｓ／Ｐ変換後）状態数を半減させ、その後の１０シンボル（Ｓ／Ｐ変換後）については、確定した１状態のみを有効とするように、パスメトリックメモリ２００２０とパスメモリ２００２１の制御を行う構成としていた。
【０５００】
その代わりに、ＡＣＳ回路４０５が、状態削減信号を用いてパスメトリックメモリ２００２０の値をリセットする構成としてもよい。即ち、各ＴＡＢ信号の先頭６シンボル（Ｓ／Ｐ変換後）について、１シンボル毎に（Ｓ／Ｐ変換後）、確定した３２、１６、８、４、２、１状態のパスメトリックのみを、取り得る最小の値、例えば”０”にし、他の状態を、取り得る最大の値にリセットする。このような構成により、モード切替後の伝送モードＢの影響を遮断して、伝送モード切替時にパスメモリ２００２１に残留しているモード切替前の文字多重データ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを出力することができる。このような構成によれば、パスメトリックメモリ２００２０の値を単にリセットするだけであるので、制御が簡易になるという利点がある。
【０５０１】
また、上記実施の形態２２においては、図２０のＡＣＳ回路６０５は、図７（ａ）〜（ｃ）で示す実施の形態２と同様にして、ビタビ復号器制御回路６０３から出力される確定状態信号を用いて、確定した１状態のみを有効とし、他の状態を全て無効とするように、パスメトリックメモリ２００２０とパスメモリ２００２１の制御を行っていた。
【０５０２】
その代わりに、ＡＣＳ回路６０５が、確定状態信号を用いてパスメトリックメモリ２００２０の値をリセットする構成としてもよい。即ち、確定した１状態のパスメトリックのみを、取り得る最小の値、例えば”０”にし、他の状態を、取り得る最大の値にリセットする。このような構成により、モード切替後の伝送モードＢの影響を遮断して、伝送モード切替時にパスメモリ２００２１に残留しているモード切替前の文字多重データ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを出力することができる。このような構成によれば、パスメトリックメモリ２００２０の値を単にリセットするだけであるので、制御が簡易になるという利点がある。
【０５０３】
また、上記実施の形態２４において、図２４のＡＣＳ回路８０５は、図７（ａ）〜（ｃ）で示す実施の形態２と同様にして、ビタビ復号器制御回路８０３から出力される確定状態信号を用いて、確定した１状態のみを有効とし、他の状態を全て無効とするように、パスメトリックメモリ２００２０とパスメモリ２００２１の制御を行っていた。またＡＣＳ回路８０５は、図１３に示す実施の形態４と同様にして、ビタビ復号器制御回路８０３から出力される状態削減信号を用いて、各ＴＡＢ信号の先頭６シンボル（Ｓ／Ｐ変換後）については、パスメトリックメモリ２００２０とパスメモリ２００２１の制御を行っていた。そして、たたみ込み回路１００１４が１状態に確定するまで、状態数を半分ずつに削減する構成としていた。
【０５０４】
その代わりに、ＡＣＳ回路８０５が、確定状態信号を用いてパスメトリックメモリ２００２０の値をリセットする構成としてもよい。即ち、確定した１状態のパスメトリックのみを、取り得る最小の値、例えば”０”にし、他の状態を、取り得る最大の値にリセットする。また、ＡＣＳ回路８０５が、状態削減信号を用いてパスメトリックメモリ２００２０の値をリセットする構成としてもよい。即ち、各ＴＡＢ信号の先頭６シンボル（Ｓ／Ｐ変換後）について、１シンボル毎に（Ｓ／Ｐ変換後）、確定した３２、１６、８、４、２、１状態のパスメトリックのみを、取り得る最小の値、例えば”０”にし、他の状態を、取り得る最大の値にリセットする。このような構成により、モード切替後の伝送モードＢの影響を遮断して、伝送モード切替時にパスメモリ２００２１に残留しているモード切替前の文字多重データ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを出力することができる。このような構成によれば、パスメトリックメモリ２００２０の値を単にリセットするだけであるので、制御が簡易になるという利点がある。
【０５０５】
また、上記実施の形態２４において、図２４のビタビ復号器制御回路８０３は、図７（ａ）に示すように、各ＴＡＢ信号（ｗ１、ｗ２、ｗ３）２０シンボル（Ｓ／Ｐ変換後は、１０シンボル）の第１シンボルが、パスメモリ２００２１に入力される時点より、各ＴＡＢ信号の第１０シンボル（Ｓ／Ｐ変換後の最終シンボル）がパスメモリ２００２１に入力される時点まで確定状態信号を生成して、ＡＣＳ回路２０５に出力する構成とした。
【０５０６】
その代わりに、ＡＣＳ回路８０５が、ビタビ復号器制御回路８０３から出力される確定状態信号を用いてパスメトリックメモリ２００２０の値をリセットする構成としてもよい。即ち図１２０に示すように、確定した１状態のパスメトリックのみを、取り得る最小の値、例えば”０”にし、他の状態を、取り得る最大の値にリセットする。このような構成により、モード切替後の伝送モードＢの影響を遮断して、伝送モード切替時にパスメモリ２００２１に残留しているモード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを出力することができる。このような構成によれば、パスメトリックメモリ２００２０の値を単にリセットするだけであるので、制御が簡易になるという利点がある。
【０５０７】
また、上記実施の形態２５において、図２６のＡＣＳ回路９０５は、図１３に示す実施の形態４と同様にして、ビタビ復号器制御回路９０３から出力される状態削減信号を用いて、各ＴＡＢ信号の先頭６シンボル（Ｓ／Ｐ変換後）については、パスメトリックメモリ２００２０とパスメモリ２００２１の制御を行っていた。そして、たたみ込み回路１００１４が１状態に確定するまで、状態数を半分ずつに削減する構成としていた。
【０５０８】
その代わりに、ＡＣＳ回路９０５が、状態削減信号を用いてパスメトリックメモリ２００２０の値をリセットする構成としてもよい。即ち、各ＴＡＢ信号の先頭６シンボル（Ｓ／Ｐ変換後）について、１シンボル毎に（Ｓ／Ｐ変換後）、確定した３２、１６、８、４、２、１状態のパスメトリックのみを、取り得る最小の値、例えば”０”にし、他の状態を、取り得る最大の値にリセットする。このような構成により、モード切替後の伝送モードＢの影響を遮断して、伝送モード切替時にパスメモリ２００２１に残留しているモード切替前の文字多重データ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを出力することができる。このような構成によれば、パスメトリックメモリ２００２０の値を単にリセットするだけであるので、制御が簡易になるという利点がある。
【０５０９】
また、上記実施の形態２６において、図２８のＡＣＳ回路１００５は、図１３に示す実施の形態４と同様にして、ビタビ復号器制御回路１００３から出力される状態削減信号を用いて、各ＴＡＢ信号の先頭６シンボル（Ｓ／Ｐ変換後）については、パスメトリックメモリ２００２０とパスメモリ２００２１の制御を行っていた。そして、たたみ込み回路１００１４が１状態に確定するまで、状態数を半分ずつに削減する構成としていた。
【０５１０】
その代わりに、ＡＣＳ回路１００５が、状態削減信号を用いてパスメトリックメモリ２００２０の値をリセットする構成としてもよい。即ち、各ＴＡＢ信号の先頭６シンボル（Ｓ／Ｐ変換後）について、１シンボル毎に（Ｓ／Ｐ変換後）、確定した３２、１６、８、４、２、１状態のパスメトリックのみを、取り得る最小の値、例えば”０”にし、他の状態を、取り得る最大の値にリセットする。このような構成により、モード切替後の伝送モードＢの影響を遮断して、伝送モード切替時にパスメモリ２００２１に残留しているモード切替前の文字多重データ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを出力することができる。このような構成によれば、パスメトリックメモリ２００２０の値を単にリセットするだけであるので、制御が簡易になるという利点がある。
【０５１１】
また、上記実施の形態２７において、図３０のＡＣＳ回路１１０５は、図７（ａ）〜（ｃ）で示す実施の形態２と同様にして、ビタビ復号器制御回路１１０３から出力される確定状態信号を用いて、確定した１状態のみを有効とし、他の状態を全て無効とするように、パスメトリックメモリ２００２０とパスメモリ２００２１の制御を行っていた。またＡＣＳ回路１１０５は、図１３に示す実施の形態４と同様にして、ビタビ復号器制御回路１１０３から出力される状態削減信号を用いて、各ＴＡＢ信号の先頭６シンボル（Ｓ／Ｐ変換後）については、パスメトリックメモリ２００２０とパスメモリ２００２１の制御を行っていた。そして、たたみ込み回路１００１４が１状態に確定するまで、状態数を半分ずつに削減する構成としていた。
【０５１２】
その代わりに、ＡＣＳ回路１１０５が、確定状態信号を用いてパスメトリックメモリ２００２０の値をリセットする構成としてもよい。即ち、確定した１状態のパスメトリックのみを、取り得る最小の値、例えば”０”にし、他の状態を、取り得る最大の値にリセットする。またＡＣＳ回路１１０５が、状態削減信号を用いてパスメトリックメモリ２００２０の値をリセットする構成としてもよい。即ち、各ＴＡＢ信号の先頭６シンボル（Ｓ／Ｐ変換後）について、１シンボル毎に（Ｓ／Ｐ変換後）、確定した３２、１６、８、４、２、１状態のパスメトリックのみを、取り得る最小の値、例えば”０”にし、他の状態を、取り得る最大の値にリセットする。このような構成により、モード切替後の伝送モードＢの影響を遮断して、伝送モード切替時にパスメモリ２００２１に残留しているモード切替前の文字多重データ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを出力することができる。このような構成によれば、パスメトリックメモリ２００２０の値を単にリセットするだけであるので、制御が簡易になるという利点がある。
【０５１３】
また、上記実施の形態２７において、図３０のビタビ復号器制御回路１１０３は、図７（ａ）に示すように、各ＴＡＢ信号（ｗ１、ｗ２、ｗ３）２０シンボル（Ｓ／Ｐ変換後は、１０シンボル）の第１シンボルが、パスメモリ２００２１に入力される時点より、各ＴＡＢ信号の第１０シンボル（Ｓ／Ｐ変換後の最終シンボル）がパスメモリ２００２１に入力される時点まで確定状態信号を生成して、ＡＣＳ回路１１０５に出力する構成とした。
【０５１４】
その代わりに、ＡＣＳ回路１１０５が、ビタビ復号器制御回路１１０３から出力される確定状態信号を用いてパスメトリックメモリ２００２０の値をリセットする構成としてもよい。即ち図１２０に示すように、確定した１状態のパスメトリックのみを、取り得る最小の値、例えば”０”にし、他の状態を、取り得る最大の値にリセットする。このような構成により、モード切替後の伝送モードＢの影響を遮断して、伝送モード切替時にパスメモリ２００２１に残留しているモード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを出力することができる。このような構成によれば、パスメトリックメモリ２００２０の値を単にリセットするだけであるので、制御が簡易になるという利点がある。
【０５１５】
また、上記実施の形態２８において、図３２のＡＣＳ回路１２０５は、図１３に示す実施の形態４と同様にして、ビタビ復号器制御回路１２０３から出力される状態削減信号を用いて、各ＴＡＢ信号の先頭６シンボル（Ｓ／Ｐ変換後）については、パスメトリックメモリ２００２０とパスメモリ２００２１の制御を行っていた。そして、たたみ込み回路１００１４が１状態に確定するまで、状態数を半分ずつに削減する構成としていた。
【０５１６】
その代わりに、ＡＣＳ回路１２０５が、状態削減信号を用いてパスメトリックメモリ２００２０の値をリセットする構成としてもよい。即ち、各ＴＡＢ信号の先頭６シンボル（Ｓ／Ｐ変換後）について、１シンボル毎に（Ｓ／Ｐ変換後）、確定した３２、１６、８、４、２、１状態のパスメトリックのみを、取り得る最小の値、例えば”０”にし、他の状態を、取り得る最大の値にリセットする。このような構成により、モード切替後の伝送モードＢの影響を遮断して、伝送モード切替時にパスメモリ２００２１に残留しているモード切替前の文字多重データ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを出力することができる。このような構成によれば、パスメトリックメモリ２００２０の値を単にリセットするだけであるので、制御が簡易になるという利点がある。
【０５１７】
【発明の効果】
以上のように、本願の発明によれば、パスメモリに残留している伝送モード切替前のシンボルについては、切替前の伝送モードの最終シンボルまで累積したパスメトリックにより、最小パスメトリックを判定してビタビ復号データとして出力し、切替後の伝送モードのシンボルの影響を受けないビタビ復号を行うことができる。
【０５１８】
また本願の発明によれば、伝送制御情報が送信される場合について、パスメモリに残留している伝送モード切替前のシンボルについては、切替前の伝送モードの最終シンボルまで累積したパスメトリックにより、最小パスメトリックを判定してビタビ復号データとして出力し、切替後の伝送モードのシンボルの影響を受けないビタビ復号を行うことができる。
【０５１９】
また本願の発明によれば、伝送モード切替前の最終シンボルにおける全状態の内、最小のパスメトリックを有する１状態のみを有効とし、他の状態を無効としてビタビ復号データを出力し、切替後の伝送モードのシンボルの影響を受けないビタビ復号を行うことができる。
【０５２０】
また本願の発明によれば、伝送モード切替前の最終シンボルにおける全状態の内、最小のパスメトリックを有する１状態のパスメトリックのみを取り得る最小の値に、他の状態を取り得る最大の値にリセットしてビタビ復号データを出力することにより、切替後の伝送モードのシンボルの影響を受けないビタビ復号を行い、かつ制御を簡易にすることができる。
【０５２１】
また本願の発明によれば、伝送モード切替後の変調多値数（位相数）が切替前より大きい場合、または変調多値数が同じで符号化率が大きい場合のみ、切替後の伝送モードのシンボルの影響を受けないビタビ復号を行うことにより、伝送モード切替後の変調多値数（位相数）が切替前より小さい場合、または変調多値数が同じで符号化率が小さい場合に通常のビタビ復号を連続的に行って、誤り率を改善することができる。
【０５２２】
また本願の発明によれば、伝送モード切替前の最終シンボルに続いて固定シンボル系列が含まれる場合には、ビタビ復号における切替制御を行わないことにより、固定シンボル系列を利用したビタビ復号制御を可能な状態にすることができる。
【０５２３】
また本願の発明によれば、伝送モード切替前の最終シンボルに続いて固定シンボル系列が含まれる場合には、固定シンボル系列の中で、たたみ込み符号化器の状態が確定するシンボルから最終の固定シンボルまでについては、確定された１状態のみを有効とし、他の状態を無効としてビタビ復号データを出力し、固定シンボル系列を利用して、切替後の伝送モードのシンボルの影響を受けないビタビ復号を行うことができる。
【０５２４】
また本願の発明によれば、伝送制御情報が送信される場合について、伝送モード切替前の最終シンボルに続いて固定シンボル系列が含まれる場合には、固定シンボル系列の中で、たたみ込み符号化器の状態が確定するシンボルから最終の固定シンボルまでについては、確定された１状態のみを有効とし、他の状態を無効としてビタビ復号データを出力し、固定シンボル系列を利用して、切替後の伝送モードのシンボルの影響を受けないビタビ復号を行うことができる。
【０５２５】
また本願の発明によれば、固定シンボル系列の中で、たたみ込み符号化器の状態が確定するシンボルから最終のシンボルまでの区間で、少なくとも１シンボルについては、確定された１状態のみを有効とし、他の状態を無効としてビタビ復号データを出力し、固定シンボル系列を利用して、切替後の伝送モードのシンボルの影響を受けないビタビ復号を行い、かつ制御を簡易にすることができる。
【０５２６】
また本願の発明によれば、伝送モード切替前の最終シンボルに続いて固定シンボル系列が含まれる場合には、入力された固定シンボル系列の中で、たたみ込み符号化器の状態が確定するシンボルから最終の固定シンボルまでについては、確定された１状態のパスメトリックのみを取り得る最小の値に、他の状態を取り得る最大の値にリセットしてビタビ復号データを出力することにより、固定シンボル系列を利用して、切替後の伝送モードのシンボルの影響を受けないビタビ復号を行い、かつ制御を簡易にすることができる。
【０５２７】
また本願の発明によれば、入力された固定シンボル系列の中で、たたみ込み符号化器の状態が確定するシンボルから最終の固定シンボルまでの区間で、少なくとも１シンボルについては、確定された１状態のパスメトリックのみを取り得る最小の値に、他の状態を取り得る最大の値にリセットしてビタビ復号データを出力し、固定シンボル系列を利用して、切替後の伝送モードのシンボルの影響を受けないビタビ復号を行い、かつ制御を簡易にすることができる。
【０５２８】
また本願の発明によれば、伝送モード切替前の最終シンボルに続いて固定シンボル系列が含まれる場合には、固定シンボル系列の中で、たたみ込み符号化器の状態が確定するシンボルから最終の固定シンボルまでについては、固定シンボル系列については、ビタビ復号における各状態から出力されるブランチの内、固定シンボル系列に対応した１つのブランチのみを有効とし、他のブランチを無効としてビタビ復号データを出力し、固定シンボル系列を利用して、切替後の伝送モードのシンボルの影響を受けないビタビ復号を行うことができる。
【０５２９】
また本願の発明によれば、伝送制御情報が送信される場合について、伝送モード切替前の最終シンボルに続いて固定シンボル系列が含まれる場合には、固定シンボル系列の中で、たたみ込み符号化器の状態が確定するシンボルから最終の固定シンボルまでについては、固定シンボル系列については、ビタビ復号における各状態から出力されるブランチの内、固定シンボル系列に対応した１つのブランチのみを有効とし、他のブランチを無効としてビタビ復号データを出力し、固定シンボル系列を利用して、切替後の伝送モードのシンボルの影響を受けないビタビ復号を行うことができる。
【０５３０】
また本願の発明によれば、伝送モード切替前の最終シンボルに続いて固定シンボル系列が含まれる場合には、入力された固定シンボル系列の中で、最初のシンボルからたたみ込み符号化器の状態が確定するシンボルまでについては、ビタビ復号における全状態の内、そのシンボルまでが入力したことに対応する状態のみを有効とし、他の状態を無効として１シンボル入力される毎に状態を削減し、１状態に確定後は、１状態のみを有効とし、他の状態を無効としてビタビ復号データを出力し、固定シンボル系列を利用して、切替後の伝送モードのシンボルの影響を受けないビタビ復号を行うことができる。
【０５３１】
また本願の発明によれば、伝送制御情報が送信される場合について、伝送モード切替前の最終シンボルに続いて固定シンボル系列が含まれる場合には、入力された固定シンボル系列の中で、最初のシンボルからたたみ込み符号化器の状態が確定するシンボルまでについては、ビタビ復号における全状態の内、そのシンボルまでが入力したことに対応する状態のみを有効とし、他の状態を無効として１シンボル入力される毎に状態を削減し、１状態に確定後は、１状態のみを有効とし、他の状態を無効としてビタビ復号データを出力し、固定シンボル系列を利用して、切替後の伝送モードのシンボルの影響を受けないビタビ復号を行うことができる。
【０５３２】
また本願の発明によれば、入力された固定シンボル系列の中で、最初のシンボルからたたみ込み符号化器の状態が確定するシンボルまでについては、ビタビ復号における全状態の内、そのシンボルまでが入力したことに対応する状態のパスメトリックのみを取り得る最小の値に、他の状態を取り得る最大の値にリセットしてビタビ復号データを出力し、固定シンボル系列を利用して、切替後の伝送モードのシンボルの影響を受けないビタビ復号を行い、かつ制御を簡易にすることができる。
【０５３３】
また本願の発明によれば、固定シンボル系列については、固定シンボル系列の符号点に変更してビタビ復号器に入力することにより、ビタビ復号は通常の方法を用いて、固定シンボル系列を利用して、切替後の伝送モードのシンボルの影響を受けないビタビ復号を行うことができる。
【０５３４】
また本願の発明によれば、伝送制御情報が送信される場合について、固定シンボル系列については、固定シンボル系列の符号点に変更してビタビ復号器に入力することにより、ビタビ復号は通常の方法を用いて、固定シンボル系列を利用して、切替後の伝送モードのシンボルの影響を受けないビタビ復号を行うことができる。
【０５３５】
また本願の発明によれば、入力された固定シンボル系列の中で、最初のシンボルから符号化器の状態が確定するシンボルまでについては、ビタビ復号における各状態から出力されるブランチの内、固定シンボル系列に対応した１つのブランチのみを有効とし、他のブランチを無効としてビタビ復号データを出力し、固定シンボル系列を利用して、切替後の伝送モードのシンボルの影響を受けない、より効果的なビタビ復号を行うことができる。
【０５３６】
また本願の発明によれば、入力された固定シンボル系列の中で、最初のシンボルからたたみ込み符号化器の状態が確定するシンボルまでについては、ビタビ復号における全状態の内、そのシンボルまでが入力したことに対応する状態のみを有効とし、他の状態を無効として、１シンボル入力される毎に状態を削減してビタビ復号データを出力し、固定シンボル系列を利用して、切替後の伝送モードのシンボルの影響を受けない、より効果的なビタビ復号を行うことができる。
【０５３７】
また本願の発明によれば、入力された固定シンボル系列の中で、最初のシンボルからたたみ込み符号化器の状態が確定するシンボルまでについては、ビタビ復号における各状態から出力されるブランチの内、固定シンボル系列に対応した１つのブランチのみを有効とし、他のブランチを無効とし、かつビタビ復号における全状態の内、そのシンボルまでが入力したことに対応する状態のみを有効とし、他の状態を無効として、１シンボル入力される毎に状態を削減してビタビ復号データを出力し、固定シンボル系列の性質を最大限に利用して、切替後の伝送モードのシンボルの影響を受けない、最も効果的なビタビ復号を行うことができる。
【０５３８】
また本願の発明によれば、入力された固定シンボル系列の中で、最初のシンボルからたたみ込み符号化器の状態が確定するシンボルまでについては、ビタビ復号における全状態の内、そのシンボルまでが入力したことに対応する状態のパスメトリックのみを取り得る最小の値に、他の状態を取り得る最大の値にリセットしてビタビ復号データを出力し、固定シンボル系列を利用して、切替後の伝送モードのシンボルの影響を受けないビタビ復号を行い、かつ制御を簡易にすることができる。
【０５３９】
また本願の発明によれば、入力された固定シンボル系列の中で、最初のシンボルからたたみ込み符号化器の状態が確定するシンボルまでについては、ビタビ復号における各状態から出力されるブランチの内、固定シンボル系列に対応した１つのブランチのみを有効とし、他のブランチを無効とし、かつビタビ復号における全状態の内、そのシンボルまでが入力したことに対応する状態のパスメトリックのみを取り得る最小の値に、他の状態を取り得る最大の値にリセットしてビタビ復号データを出力し、固定シンボル系列の性質を最大限に利用して、切替後の伝送モードのシンボルの影響を受けない、最も効果的なビタビ復号を行い、かつ制御を簡易にすることができる。
【０５４０】
また本願の発明によれば、スーパーフレーム内において、スロット単位で深さＮのインターリーブがＭスロット分行われて送信されるデータ系列を、各フレームのＭスロットの内、選択されたＬスロットのデータのみをデ・インターリーブしてデータを出力することができる。
【０５４１】
また本願の発明によれば、選択される１フレームあたりの最大スロット数をＬmax とすると、メモリ回路の最大（Ｌmax ×Ｎ）スロット分のみの領域２バンクを使用し、必要最小限のメモリ領域のみにより、デ・インターリーブを行うことができる。
【０５４２】
また本願の発明によれば、各フレームのＭスロットの内、選択されたＬスロットのデータのみをデ・インターリーブし、伝送フォーマットのＬ／Ｍの速度で連続的に出力することができる。
【０５４３】
また本願の発明によれば、複数のＭＰＥＧトランスポート・ストリームを多重した伝送フォーマットで伝送を行う伝送方式において、スーパーフレーム内において、スロット単位で深さＮのインターリーブがＭスロット分行われて送信されるデータ系列を、各フレームのＭスロットの内、選択されたＬスロットのデータのみをデ・インターリーブしてデータを出力することができる。
【０５４４】
また本願の発明によれば、１種類のトランスポート・ストリームが占有する、１フレームあたりの最大スロット数をＬmax とすると、メモリ回路の最大（Ｌmax ×Ｎ）スロット分のみの領域２バンクを使用し、必要最小限のメモリ領域のみにより、選局された１種類のトランスポート・ストリームのみをデ・インターリーブしてデータを出力することができる。
【０５４５】
また本願の発明によれば、１種類のトランスポート・ストリームが占有する、１フレームあたりの最大スロット数をＬmax 、Ｋを２以上の整数とすると、メモリ回路の最大（Ｌmax ×Ｎ×Ｋ）スロット分のみの領域２バンクを使用し、必要最小限のメモリ領域のみにより、選局されたＫ種類以下のトランスポート・ストリームのみをデ・インターリーブしてデータを出力することができる。
【０５４６】
また本願の発明によれば、複数のＭＰＥＧトランスポート・ストリームを多重した伝送フォーマットで伝送を行う伝送方式において、各フレームのＭスロットの内、選択されたＬスロットのデータのみをデ・インターリーブし、伝送フォーマットのＬ／Ｍの速度で連続的に出力することができる。
【０５４７】
また本願の発明によれば、複数のＭＰＥＧトランスポート・ストリームを多重した伝送フォーマットで伝送を行う伝送方式において、選局されたＪ種類のトランスポート・ストリームが、それぞれ１フレームあたりＬ１、Ｌ２、……、Ｌj スロットを占有しているとすると、各フレームのＭスロットの内、１フレームあたり計（Ｌ１＋Ｌ２＋……＋Ｌj ）スロットのデータのデ・インターリーブを行い、伝送フォーマットの（Ｌ１＋Ｌ２＋……＋Ｌj ）／Ｍの速度で連続的に出力することができる。
【０５４８】
また本願の発明によれば、１フレーム =Ｍスロット、１スーパーフレーム＝Ｎフレームとするとき、スーパーフレーム単位で、連続でランダマイズが行われて送信されるデータ系列を、１スーパーフレーム中の（Ｎ×Ｍ）スロットの各先頭データに対するデ・ランダマイズの（Ｎ×Ｍ) 種類の初期値を有し、既に選択された、各フレームのＭスロット中Ｌスロットのデータが入力されると、入力された各スロットに対応する初期値より、入力された各スロット毎のデ・ランダマイズを行うことができる。
【０５４９】
また本願の発明によれば、伝送制御情報が送信される場合について、１フレーム＝Ｍスロット、１スーパーフレーム＝Ｎフレームとするとき、スーパーフレーム単位で、連続でランダマイズが行われて送信されるデータ系列を、１スーパーフレーム中の（Ｎ×Ｍ）スロットの各先頭データに対するデ・ランダマイズの（Ｎ×Ｍ) 種類の初期値を有し、既に選択された、各フレームのＭスロット中Ｌスロットのデータが入力されると、入力された各スロットに対応する初期値より、入力された各スロット毎のデ・ランダマイズを行うことができる。
【０５５０】
また本願の発明によれば、各フレームのＭスロットの内、選択されたＬスロットのデータのみをメモリ回路へ読み書きすることにより、選択された１フレームあたりＬスロットのデータを、伝送フォーマットのＬ／Ｍの速度で連続的に出力することができる。
【０５５１】
また本願の発明によれば、選択される１フレームあたりの最大スロット数をＬmax とすると、メモリ回路の最大Ｌmax スロット分のみの領域を使用し、必要最小限のメモリ領域のみにより、選択されたデータを、速度変換を行って連続的に出力することができる。
【０５５２】
また本願の発明によれば、複数のＭＰＥＧトランスポート・ストリームを多重した伝送フォーマットで伝送を行う伝送方式において、各フレームのＭスロットの内、選択されたＬスロットのデータのみをメモリ回路へ読み書きすることにより、選択された１フレームあたりＬスロットのデータを、伝送フォーマットのＬ／Ｍの速度で連続的に出力することができる。
【０５５３】
また本願の発明によれば、１種類のトランスポート・ストリームが占有する、１フレームあたりの最大スロット数をＬmax とすると、メモリ回路の最大Ｌmax スロット分のみの領域を使用し、必要最小限のメモリ領域のみにより、選局された１種類のトランスポート・ストリームを、速度変換を行って連続的に出力することができる。
【０５５４】
また本願の発明によれば、１種類のトランスポート・ストリームが占有する、１フレームあたりの最大スロット数をＬmax 、Ｋを２以上の整数とすると、メモリ回路の最大（Ｌmax ×Ｋ）スロット分のみの領域を使用し、必要最小限のメモリ領域のみにより、選局されたＫ種類以下のトランスポート・ストリームを、速度変換を行って連続的に出力することができる。
【０５５５】
また本願の発明によれば、選局されたＪ種類のトランスポート・ストリームが、それぞれ１フレームあたりＬ１、Ｌ２、……、Ｌj スロットを占有しているとすると、Ｊ種類のトランスポート・ストリームを、それぞれ伝送フォーマットのＬ１／Ｍ、Ｌ２／Ｍ、……、Ｌj ／Ｍの速度で、並列に連続的に出力することができる。
【０５５６】
また本願の発明によれば、各フレームのＭスロットの内、選択されたＬスロットのデータのみをデ・インターリーブし、既に選択された１フレームあたりＬスロットのデータ系列を、速度変換回路が伝送フォーマットのＬ／Ｍの速度で連続的にデータ系列を出力することができる。
【０５５７】
また本願の発明によれば、選択される１フレームあたりの最大スロット数をＬmax とすると、選択されたスロットのデータのみをデ・インターリーブし、メモリ回路の最大Ｌmax スロット分のみの領域を使用し、必要最小限のメモリ領域のみにより、選択されたデータを、速度変換を行って連続的に出力することができる。
【０５５８】
また本願の発明によれば、複数のＭＰＥＧトランスポート・ストリームを多重した伝送フォーマットで伝送を行う伝送方式において、各フレームのＭスロットの内、選択されたＬスロットのデータのみをデ・インターリーブし、既に選択された、１フレームあたりＬスロットのデータ系列を、速度変換回路が伝送フォーマットのＬ／Ｍの速度で連続的にデータ系列を出力することができる。
【０５５９】
また本願の発明によれば、複数のＭＰＥＧトランスポート・ストリームを多重した伝送フォーマットで伝送を行う伝送方式において、１種類のトランスポート・ストリームが占有する、１フレームあたりの最大スロット数をＬmax とすると、選択されたスロットのデータのみをデ・インターリーブし、メモリ回路の最大Ｌmax スロット分のみの領域を使用し、必要最小限のメモリ領域のみにより、選局された１種類のトランスポート・ストリームを、速度変換を行って連続的に出力することができる。
【０５６０】
また本願の発明によれば、複数のＭＰＥＧトランスポート・ストリームを多重した伝送フォーマットで伝送を行う伝送方式において、１種類のトランスポート・ストリームが占有する、１フレームあたりの最大スロット数をＬmax 、Ｋを２以上の整数とすると、選択されたスロットのデータのみをデ・インターリーブし、メモリ回路の最大（Ｌmax ×K ）スロット分のみの領域を使用し、必要最小限のメモリ領域のみにより、選局されたＫ種類以下のトランスポート・ストリームを、速度変換を行って連続的に出力することができる。
【０５６１】
また本願の発明によれば、複数のＭＰＥＧトランスポート・ストリームを多重した伝送フォーマットで伝送を行う伝送方式において、選局されたＪ種類のトランスポート・ストリームが、それぞれ１フレームあたりＬ１、Ｌ２、……、Ｌj スロットを占有しているとすると、選択されたスロットのデータのみをデ・インターリーブし、Ｊ種類のトランスポート・ストリームを、それぞれ伝送フォーマットのＬ１／Ｍ、Ｌ２／Ｍ、……、Ｌj ／Ｍの速度で、並列に連続的に出力することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における誤り訂正回路の全体構成を示すブロック図である。
【図２】実施の形態１におけるビタビ復号器の構成を示すブロック図である。
【図３】実施の形態１において、伝送モード切替時のパスメモリの様子（トレリス線図）を示す説明図である。
【図４】実施の形態１において、伝送モード切替時のパスメモリの様子（トレリス線図）を示す他の一例の説明図である。
【図５】本発明の実施の形態２における誤り訂正回路の全体構成を示すブロック図である。
【図６】実施の形態２におけるビタビ復号器の構成を示すブロック図である。
【図７】実施の形態２において、伝送モード切替時のパスメモリの様子（トレリス線図）を示す説明図である。
【図８】本発明の実施の形態３における誤り訂正回路の全体構成を示すブロック図である。
【図９】実施の形態３におけるビタビ復号器の構成を示すブロック図である。
【図１０】実施の形態３において、伝送モード切替時のブランチの出力方法を示す説明図である。
【図１１】本発明の実施の形態４における誤り訂正回路の全体構成を示すブロック図である。
【図１２】実施の形態４におけるビタビ復号器の構成を示すブロック図である。
【図１３】実施の形態４において、伝送モード切替時のトレリス線図の状態削減方法を示す説明図である。
【図１４】本発明の実施の形態５における誤り訂正回路の全体構成を示すブロック図である。
【図１５】実施の形態５におけるビタビ復号器の構成を示すブロック図である。
【図１６】実施の形態５において、固定系列のＩ／Ｑ座標の変換方法を示す説明図である。
【図１７】実施の形態５において、シミュレーションに用いる伝送フレーム構成を示す説明図である。
【図１８】実施の形態５において、シミュレーション結果を示す説明図である。
【図１９】本発明の実施の形態６における誤り訂正回路の全体構成を示すブロック図である。
【図２０】実施の形態６におけるビタビ復号器の構成を示すブロック図である。
【図２１】本発明の実施の形態７における誤り訂正回路の全体構成を示すブロック図である。
【図２２】実施の形態７におけるビタビ復号器の構成を示すブロック図である。
【図２３】本発明の実施の形態８における誤り訂正回路の全体構成を示すブロック図である。
【図２４】実施の形態８におけるビタビ復号器の構成を示すブロック図である。
【図２５】本発明の実施の形態９における誤り訂正回路の全体構成を示すブロック図である。
【図２６】実施の形態９におけるビタビ復号器の構成を示すブロック図である。
【図２７】本発明の実施の形態１０における誤り訂正回路の全体構成を示すブロック図である。
【図２８】実施の形態１０におけるビタビ復号器の構成を示すブロック図である。
【図２９】本発明の実施の形態１１における誤り訂正回路の全体構成を示すブロック図である。
【図３０】実施の形態１１におけるビタビ復号器の構成を示すブロック図である。
【図３１】本発明の実施の形態１２における誤り訂正回路の全体構成を示すブロック図である。
【図３２】実施の形態１２におけるビタビ復号器の構成を示すブロック図である。
【図３３】本発明の実施の形態１３における誤り訂正回路の全体構成を示すブロック図である。
【図３４】実施の形態１３におけるデ・インターリーブ回路の構成を示すブロック図である。
【図３５】実施の形態１３において、デ・インターリーブ回路からの出力データ系列を示す説明図である。
【図３６】本発明の実施の形態１４における誤り訂正回路の全体構成を示すブロック図である。
【図３７】実施の形態１４におけるデ・インターリーブ回路の構成を示すブロック図である。
【図３８】実施の形態１４において、デ・インターリーブ回路からの出力データ系列を示す説明図である。
【図３９】実施の形態１４におけるデ・ランダマイズ回路の構成を示すブロック図である。
【図４０】実施の形態１４のデ・ランダマイズ回路において、ゲート信号と初期値生成の様子を示す説明図である。
【図４１】本発明の実施の形態１５における誤り訂正回路の全体構成を示すブロック図である。
【図４２】実施の形態１５における速度変換回路の構成を示すブロック図である。
【図４３】本発明の実施の形態１５における誤り訂正回路の他の一例の全体構成を示すブロック図である。
【図４４】実施の形態１５における速度変換回路の他の一例の構成を示すブロック図である。
【図４５】本発明の実施の形態１６における誤り訂正回路の全体構成を示すブロック図である。
【図４６】実施の形態１６における速度変換回路の構成を示すブロック図である。
【図４７】本発明の実施の形態１６における誤り訂正回路の他の一例の全体構成を示すブロック図である。
【図４８】実施の形態１６における速度変換回路の他の一例の構成を示すブロック図である。
【図４９】本発明の実施の形態１７〜３２における誤り訂正符号化装置の全体構成を示すブロック図である。
【図５０】実施の形態１７〜３２における誤り訂正符号化装置において、ランダマイズ回路までの出力データ系列を示す説明図である。
【図５１】実施の形態１７〜３２の誤り訂正符号化装置において、バイト／シンボル回路に入力されるスーパーフレーム構造のバイトデータ系列を示す説明図である。
【図５２】本発明の実施の形態１７〜３２において、スーパーフレーム構造の各伝送モードのスロット数の一例を示す説明図である。
【図５３】実施の形態１７〜３２の誤り訂正符号化装置において、入力から出力までの出力データ系列を示す説明図である。
【図５４】本発明の実施の形態１７における誤り訂正回路の全体構成を示すブロック図である。
【図５５】本発明の実施の形態１８における誤り訂正回路の全体構成を示すブロック図である。
【図５６】本発明の実施の形態１９における誤り訂正回路の全体構成を示すブロック図である。
【図５７】本発明の実施の形態２０における誤り訂正回路の全体構成を示すブロック図である。
【図５８】本発明の実施の形態２１における誤り訂正回路の全体構成を示すブロック図である。
【図５９】本発明の実施の形態２２における誤り訂正回路の全体構成を示すブロック図である。
【図６０】本発明の実施の形態２３における誤り訂正回路の全体構成を示すブロック図である。
【図６１】本発明の実施の形態２４における誤り訂正回路の全体構成を示すブロック図である。
【図６２】本発明の実施の形態２５における誤り訂正回路の全体構成を示すブロック図である。
【図６３】本発明の実施の形態２６における誤り訂正回路の全体構成を示すブロック図である。
【図６４】本発明の実施の形態２７における誤り訂正回路の全体構成を示すブロック図である。
【図６５】本発明の実施の形態２８における誤り訂正回路の全体構成を示すブロック図である。
【図６６】本発明の実施の形態２９における誤り訂正回路の全体構成を示すブロック図である。
【図６７】本発明の実施の形態３０における誤り訂正回路の全体構成を示すブロック図である。
【図６８】本発明の実施の形態３１における誤り訂正回路の全体構成を示すブロック図である。
【図６９】実施の形態３１における速度変換回路の構成を示すブロック図である。
【図７０】本発明の実施の形態３１における誤り訂正回路の他の一例の全体構成を示すブロック図である。
【図７１】実施の形態３１における速度変換回路の他の一例の構成を示すブロック図である。
【図７２】本発明の実施の形態３２における誤り訂正回路の全体構成を示すブロック図である。
【図７３】実施の形態３２における速度変換回路の構成を示すブロック図である。
【図７４】本発明の実施の形態３２における誤り訂正回路の他の一例の全体構成を示すブロック図である。
【図７５】実施の形態３２における速度変換回路の他の一例の構成を示すブロック図である。
【図７６】従来例における誤り訂正符号化装置の全体構成を示すブロック図
【図７７】従来例における誤り訂正符号化装置において、ランダマイズ回路までの出力データ系列を示す説明図である。
【図７８】従来例の誤り訂正符号化装置において、インターリーブの様子を示す説明図である。
【図７９】従来例の誤り訂正符号化装置において、ダミー・スロットを示す説明図である。
【図８０】従来例における伝送制御情報生成回路の構成を示すブロック図である。
【図８１】従来例におけるＴＭＣＣ全体の内容の一例を示す説明図である。
【図８２】従来例のＴＭＣＣにおいて、伝送モード／スロット情報の内容の一例を示す説明図である。
【図８３】従来例のＴＭＣＣにおいて、相対ＴＳ／スロット情報の内容の一例を示す説明図である。
【図８４】従来例のＴＭＣＣに於いて、相対ＴＳ／ＴＳ番号対応表の内容の一例を示す説明図である。
【図８５】従来例のＴＭＣＣにおいて、送受信制御情報の内容の一例を示す説明図である。
【図８６】従来例のＴＭＣＣにおいて、拡張情報の内容の一例を示す説明図である。
【図８７】従来例における誤り訂正符号化装置において、バイト／シンボル回路に入力されるスーパーフレーム構造のバイトデータ系列を示す説明図である。
【図８８】従来例の誤り訂正符号化装置のランダマイズ回路において、ゲート信号生成の様子を示す説明図である。
【図８９】従来例において、スーパーフレーム構造の一例を示す説明図である。
【図９０】従来例の誤り訂正符号化装置において、バイト／シンボル回路でのバイト／シンボルの様子を示す説明図である。
【図９１】従来例におけるたたみ込み符号化器の構成を示すブロック図である。
【図９２】従来例の誤り訂正符号化装置のたたみ込み符号化器において、ＴＣ−８ＰＳＫ（ｒ＝２／３）たたみ込み符号化、パンクチャド処理、及びＰ／Ｓ変換の様子を示す説明図である。
【図９３】従来例の誤り訂正符号化装置のたたみ込み符号化器において、ＱＰＳＫ（ｒ＝３／４）の場合のたたみ込み符号化、パンクチャド処理、及びＰ／Ｓ変換の様子を示す説明図である。
【図９４】従来例の誤り訂正符号化装置のたたみ込み符号化器において、ＱＰＳＫ（ｒ＝１／２）の場合のたたみ込み符号化、パンクチャド処理、及びＰ／Ｓ変換の様子を示す説明図である。
【図９５】従来例の誤り訂正符号化装置のたたみ込み符号化器において、ＢＰＳＫ（ｒ＝１／２）の場合のたたみ込み符号化、パンクチャド処理、及びＰ／Ｓ変換の様子を示す説明図である。
【図９６】従来例の誤り訂正符号化装置のマッピング回路において、マッピングの様子を示す説明図である。
【図９７】従来例における誤り訂正符号化装置において、入力から出力までの出力データ系列を示す説明図である。
【図９８】従来例における誤り訂正回路の全体構成を示すブロック図である。
【図９９】従来例における伝送制御情報復号回路の構成を示すブロック図である。
【図１００】従来例におけるビタビ復号器と高／低階層選択信号生成回路との構成を示すブロック図である。
【図１０１】従来例のビタビ復号器において、ＴＣ−８ＰＳＫ（ｒ＝２／３）の場合のビタビ復号、デ・パンクチャド処理、及びＳ／Ｐ変換の様子を示す説明図である。
【図１０２】従来例のビタビ復号器において、ＱＰＳＫ（ｒ＝３／４）の場合のビタビ復号、デ・パンクチャド処理、及びＳ／Ｐ変換の様子を示す説明図である。
【図１０３】従来例のビタビ復号器において、ＱＰＳＫ（ｒ＝１／２）の場合のビタビ復号、デ・パンクチャド処理、及びＳ／Ｐ変換の様子を示す説明図である。
【図１０４】従来例のビタビ復号器において、ＢＰＳＫ（ｒ＝１／２）の場合のビタビ復号、デ・パンクチャド処理、及びＳ／Ｐ変換の様子を示す説明図である。
【図１０５】従来例のビタビ復号器において、ＴＣ−８ＰＳＫの場合のトレリス線図の様子を示す説明図である。
【図１０６】従来例のビタビ復号器において、ＱＰＳＫとＢＰＳＫの場合のトレリス線図の様子を示す説明図である。
【図１０７】従来例の誤り訂正回路において、シンボル／バイト回路によるシンボル／バイト変換の様子を示す説明図である。
【図１０８】従来例における誤り訂正回路において、入力から出力までの出力データ系列を示す説明図である。
【図１０９】従来例の誤り訂正回路のデ・インターリーブ回路において、デ・インターリーブの様子を示す説明図である。
【図１１０】従来例におけるデ・インターリーブ回路の構成を示すブロック図である。
【図１１１】従来例におけるデ・ランダマイズ回路の構成を示すブロック図である。
【図１１２】従来例におけるデ・ランダマイズ回路において、ゲート信号生成の様子を示す説明図である。
【図１１３】従来例における速度変換回路の構成を示すブロック図である。
【図１１４】従来例の誤り訂正回路の速度変換回路において、速度変換の様子を示す説明図である。
【図１１５】従来例の誤り訂正回路の速度変換回路において、速度変換の様子を示す説明図である。
【図１１６】従来例の誤り訂正回路の速度変換回路において、速度変換の様子を示す説明図である。
【図１１７】従来例の誤り訂正回路の速度変換回路において、速度変換の様子を示す説明図である。
【図１１８】従来例において、伝送モード切替時のパスメモリの様子（トレリス線図）を示す説明図である。
【図１１９】実施の形態１において、伝送モード切替時のパスメモリの様子（トレリス線図）を示す一例の説明図である。
【図１２０】実施の形態２において、伝送モード切替時のパスメモリの様子（トレリス線図）を示す一例の説明図である。
【図１２１】実施の形態２において、シミュレーションに用いる伝送フレーム構成を示す説明図である。
【図１２２】実施の形態２において、シミュレーション結果を示す説明図である。
【符号の説明】
１０１，２０１，３０１，４０１，５０１，６０１，７０１，８０１，９０１，１００１，１１０１，１２０１，１３０１，１４０１，１５０１，１５０７，１６０１，１６０７，１７０３，１８０１，１９０１，２００１，２１０１，２２０１，２３０１，２４０１，２５０１，２６０１，２７０１，２８０１，２９０１，３００１，３１０１，３１０２，３２０１，３２０２，２０００１ 誤り訂正回路
１０２，２０２，３０２，４０２，６０２，７０２，８０２，９０２，１００２，１１０２，１２０２，２０００２ ビタビ復号器
１０３，２０３，３０３，４０３，５０３，６０３，７０３，８０３，９０３，１００３，１１０３，１２０３ ビタビ復号器制御回路
１０４，２０４，３０４，４０４，６０４，７０４，８０４，９０４，１００４，１１０４，１２０４，２００１７ ビタビ復号化回路
１０５，２０５，３０５，４０５，６０５，７０５，８０５，９０５，１００５，１１０５，１２０５，２００１９ ＡＣＳ回路
５０６ 入力シンボル変換回路
１３０２，１４０２，２０００５ デ・インターリーブ回路
１３０３，１４０３，１５０３，１５０９，１６０３，１６０９，１７０５，２００１１ 選局回路
１３０４，１４０４，１５０４，１５１０，１６０４，１６１０，２００２６，２００３４ 書き込みアドレス生成回路
１３０５，１４０５，１５０５，１５１１，１６０５，１６１１，２００２７，２００３５ 読み出しアドレス生成回路
１３０６，１４０６，１５０６，１５１２，１６０６，１６１２，２００２８，２００３６ メモリ回路
１４０７，２０００７，２００１２ デ・ランダマイズ回路
１４０８，２００２９ ＰＮ発生回路
１４０９ 初期値発生回路
１５０２，１５０８，１６０２，１６０８，２０００９ 速度変換回路
１７０１，１０００１ 誤り訂正符号化装置
１７０２ ＴＡＢ／データ情報生成回路
１７０４ 制御信号発生回路
１０００２ ＴＳ多重回路
１０００３，１００１１ ＲＳ符号化回路
１０００４ ランダマイズ回路
１０００５ インターリーブ回路
１０００６ バイト／シンボル変換回路
１０００７ たたみ込み符号化器
１０００８ マッピング回路
１０００９ 伝送制御情報生成回路
１００１０ 制御情報発生部
１００１２ ＴＡＢ信号挿入部
１００１３ ランダマイズ回路
１００１４，２００２５ たたみ込み回路
１００１５ パンクチャド・Ｐ／Ｓ回路
２０００３ 高／低階層選択信号生成回路
２０００４，２００１３ シンボル／バイト変換回路
２０００６ ＭＰＥＧ同期バイト／ダミー・スロット挿入回路
２０００８，２００１４ ＲＳ復号回路
２００１０ 伝送制御情報復号回路
２００１５ ＴＭＣＣ解読回路
２００１６ デ・パンクチャド・Ｓ／Ｐ回路
２００１８ ブランチメトリック計算回路
２００２０ パスメトリックメモリ
２００２１ パスメモリ
２００２２ ８ＰＳＫ硬判定回路
２００２３ Ｍ段遅延回路
２００２４ ＢＥＲ測定回路
２００３０ Ｐ／Ｓ変換回路
２００３１ Ｓ／Ｐ変換回路
２００３２ ゲート信号生成回路
２００３３ ｅｘ−ｏｒ回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an error correction circuit and a method for decoding digitally transmitted data by performing error correction coding.
[0002]
[Prior art]
In recent years, digitization of TV broadcasting has been rapidly progressing in each of cable, satellite, and terrestrial media in Japan, Europe, and the United States. In Japan, the standard system of digital CATV was announced in the official gazette at the end of 1996, and the standard system of terrestrial broadcasting is being studied with the aim of starting broadcasting around 2000. On the other hand, as for satellite broadcasting, CS (Communication Satellite) digital broadcasting started in 1996, and BS (Broadcasting Satellite) digital broadcasting aims to start broadcasting in 2000. Is being studied.
[0003]
By the way, in BS digital broadcasting, TC-8PSK (Trellis Coded-8-ary Phase Shift Keying) is adopted as a modulation method because the transponder power can be doubled compared to CS digital broadcasting. It is being considered. As a result, a larger transmission capacity can be obtained than CS digital broadcasting employing QPSK (Quarternary PSK), and 2 channels of HDTV (High Definition TV) can be transmitted with one transponder. Alternatively, 3 channels of SDTV (Standard Definition TV) can be transmitted instead of 1 channel of HDTV. However, since the modulation multi-level number (phase number) is large and the intersymbol distance is small, the service time rate is lowered due to rain attenuation, that is, the viewing impossible time is increased to some extent.
[0004]
Hierarchical transmission is being considered as a countermeasure (Kato et al .: “Examination of satellite ISDB system”, ITE Technical Report, BCS97-12 (Mar. 1997)). This is because high-resolution video (higher layer) is transmitted in TC-8PSK, and the same content as this image is dropped to a low bit rate (lower layer) is QPSK or BPSK (Binary PSK: 2-phase PSK) Thus, transmission is performed by time division multiplexing in the same transmission frame as the higher layer. On the receiver side, all the modulation data (TC-8PSK, QPSK, BPSK) in the transmission frame is PSK demodulated, and at the normal time, TC-8PSK high-level image is MPEG-decoded and the image is output to the monitor. On the other hand, when the C / N ratio (Carrier to Noise ratio) decreases due to heavy rain, MPEG-decoded low-level images of QPSK and BPSK are output to the monitor.
[0005]
By performing such hierarchical transmission, it is possible to prevent the service time rate from being reduced, although a low-resolution image is obtained in heavy rain. The standard system of BS digital broadcasting currently under discussion will be described below with reference to the drawings.
[0006]
FIG. 76 is a block diagram illustrating a configuration example of the error correction coding apparatus 10001 on the transmission side. The error correction coding apparatus 10001 shown in this figure includes a TS multiplexing circuit 10002, a RS (Reed-Solomon) coding circuit 10003, a randomization circuit 10004, an interleave circuit 10005, a byte / symbol conversion circuit 10006, and a convolution. It has an encoder 10007, a mapping circuit 10008, and a transmission control information generation circuit 10009.
[0007]
The operation of error correction coding apparatus 10001 having such a configuration will be described. When a plurality of types of MPEG transport streams (TS) are input to the error correction coding apparatus 10001, the TS multiplexing circuit 10002 multiplexes a plurality of types of TS and multiplexes them as shown in FIG. 77 (a). TS is generated (in this case, two types of TS are assumed).
[0008]
Such a multiple TS multiplexing scheme is a scheme in which TSs are assigned to each broadcaster and multiplexed within a frame in order to provide each broadcaster with physical independence. In other words, CS digital broadcasting has 1 TS per transponder, but BS digital broadcasting has a feature that one transponder can include a plurality of TSs (up to 8).
[0009]
The RS encoding circuit 10003 in FIG. 76 performs RS (204, 188) encoding on the data sequence shown in FIG. 77 (a), and adds a 16-byte parity to the MPEG TS188 bytes. The data series as shown in FIG. 77 (b) is output. 48 MPEG packets are defined as one frame, and 8 frames are defined as one super frame. The randomizing circuit 10004 randomizes the data series in FIG. 77B at a cycle of 1 super frame (48 MPEG packets × 8 frames) and outputs the result to the interleave circuit 10005. As shown in FIG. 77 (c), the PN generator in the randomization circuit 10004 is reset at the second byte of the first frame of each superframe, and multiplies the input data using the generator polynomial. However, during the period of the first byte (MPEG synchronization byte: 47h) of each MPEG packet 204 bytes, the PN generator is free-running and no multiplication is performed on the data.
[0010]
The randomized PN (Pseudo-random Noise) series is
The generator polynomial is 1 + x¹⁴+ X¹⁵And the initial value is (100101010000000).
[0011]
FIG. 77 (d) is a structural diagram of a transmission frame. 204 bytes after randomization are one slot, one frame is 48 slots, and one superframe is eight frames. The first byte of each slot is replaced with transmission control information including various superframe information after interleaving.
[0012]
The randomized data series is interleaved in the interleave circuit 10005 and output to the byte / symbol conversion circuit 10006. Interleaving is performed for 48 slots of depth 8 in units of slots for 203 bytes excluding the first byte of each slot. That is, as shown in FIG. 78, the interleaving is 8 × 203 bytes. Then, block interleaving with a depth of 8 is performed in the superframe direction for each slot. Next, the i-th slots of the first to eighth frames are collectively interleaved, and returned to the i-th slot every 1/8 (1 ≦ i ≦ 48).
[0013]
Interleaving as described above is performed. Here, when the actual read address value for the i-th slot is shown (numbers indicate frame-bytes), the following results.

For example, the access order for the first frame is described in detail as follows.

[0014]
As described above, in the interleave circuit 10005, block interleaving with a depth of 8 is performed for 48 slots in units of slots. Assuming that the coding rate is r, as described above, TC-8PSK (r = 2/3), QPSK (r = 3/4, 1/2), BPSK ( r = 1/2) exists. One frame is composed of 48 slots, and one super frame is composed of 48 × 8 slots, but when all slots are transmitted with TC-8PSK (r = 2/3), the data for 48 slots is transmitted in full. Is possible. On the other hand, QPSK (r = 3/4), QPSK (r = 1/2), and BPSK (r = 1/2) each have a transmission efficiency of 3 / compared to TC-8PSK (r = 2/3). Decrease to 4, 1/2, 1/4.
[0015]
Since the transmission time of one superframe is constant, as shown in FIG. 79A, when transmitting QPSK (r = 1/2) slots, one slot per two slots is input to the interleave circuit 10005 as a dummy slot. However, at the time of output, only one effective slot per two slots is read out at a speed that is ½ of that at the time of input. Similarly, as shown in FIGS. 79 (b) and 79 (c), QPSK (r = 3/4) is 1 slot per 4 slots, and BPSK (r = 1/2) is 3 slots per 4 slots.・ It becomes a slot.
[0016]
As described above, the head byte (MPEG synchronization byte: 47h) of each slot is replaced with transmission control information (TMCC: Transmission Multiplexing Configuration Control) including various superframe information after interleaving. FIG. 80 is a configuration example of the transmission control information generation circuit 10009. As shown in the figure, the transmission control information generation circuit 10009 includes a control information generation unit 10010, an RS encoding circuit 10011, a TAB signal insertion unit 10012, and a randomization circuit 10013.
[0017]
The TMCC is generated in units of superframes by replacing 384 bytes obtained by collecting one superframe for the first byte of each slot in 48 slots × 8 frames = 384 slots. Since TMCC is important information, transmission is performed by BPSK (r = 1/2) at the head of each frame prior to the main signal. Therefore, since the transmission efficiency is 1/4 of TC-8PSK (r = 2/3), the actually transmitted data is 96 bytes (= 384 bytes / 4).
[0018]
The operation of the transmission control information generation circuit 10009 will be described below. In FIG. 80, control information generating section 10010 generates 48 bytes of TMCC as the transmission control information of the next superframe, and outputs it to RS encoding circuit 10011. Control information generating section 10010 outputs the modulation parameters to byte / symbol conversion circuit 10006, convolutional encoder 10007, and mapping circuit 10008 in FIG.
[0019]
FIG. 81 shows an example of the contents of TMCC 48 bytes (384 bits). In BS digital broadcasting, in order to enable the adoption of a plurality of TSs within one modulation wave and the switching of the operation of a plurality of modulation schemes by a broadcaster, a transmission frame configuration consisting of 48 slots, that is, one superframe = 8 frames. . These are control information newly added for broadcasting to the control information of MPEG2 System. It is necessary to transmit such transmission control information (TMCC) as information for clarifying the transmission mode of each slot and the relationship with TS. Furthermore, since TMCC is also a signal for transmitting information related to modulation / demodulation, information related to transmission / reception control is included here. In FIG. 81, version information instructs to change the contents of TMCC, and is incremented by one each time the contents are changed, for example. By monitoring this information, the receiver can recognize the timing of TMCC content change.
[0020]
FIG. 82 shows an example of the configuration of the transmission mode / slot information. The transmission mode is an item indicating a combination of a modulation scheme to be used and an inner code (convolutional code). In the figure, the number of assigned slots indicates the number of slots per frame assigned to the immediately preceding transmission mode (including the aforementioned dummy slots). A transmission mode that is not used is identified by the number of assigned slots immediately after being zero. In the main signal, as shown in FIG. 82, the slots are arranged in the slots in the order of transmission modes of the modulation scheme with a large number of phases and the inner coding scheme with a high coding rate.
[0021]
FIG. 83 shows an example of the structure of relative TS / slot information. In order to transmit a plurality of TSs in one modulated wave, it is necessary to clearly indicate in which slot in each transmission frame each TS is arranged. Since TS_ID used in the MPEG2 System is 16 bits, using it as it is is not preferable in terms of transmission efficiency. Instead, the TS transmitted in each slot is indicated for each slot in order from slot 1 by using the relative TS number by the 3-bit relative TS / slot information. By setting the relative TS number to 3 bits, it is possible to transmit a maximum of 8 TS within one modulated wave.
[0022]
FIG. 84 shows an example of the configuration of the relative TS / TS correspondence table. By having a correspondence table of TS_ID (16 bits) for each relative TS number, the use of the relative TS number is completed only by the modem unit.
[0023]
FIG. 85 and FIG. 86 show examples of configurations of transmission / reception control information and extended information, respectively. In the transmission / reception control information, a signal for receiver activation control in emergency alert broadcasting and a control signal for switching an uplink station are transmitted. The extension information is a field used for future TMCC extension.
[0024]
When the above-described TMCC 48 bytes are output from the control information generation unit 10010 of FIG. 80, the RS encoding circuit 10011 encodes RS (64, 48) and adds 16-byte parity to the TMCC 48 bytes. Output. As shown in FIG. 87, the TAB signal insertion unit 10012 divides the RS-encoded 64-byte data sequence into 8 frames, and inserts 2-byte TAB signals before and after the divided 8 bytes. The TMCC of 96 bytes per super frame (12 bytes per frame) is output to the randomizing circuit 10013. Here, in the TAB signal, W1 (= 1B95h) is for frame synchronization and W2 (= A340h) is for superframe identification. In the following description of the TAB signal, the signal before convolutional coding is represented by a capital letter W, and the signal after convolutional coding is represented by a small letter w.
[0025]
The randomization circuit 10013 in FIG. 80 performs randomization on the data series output from the TAB signal insertion unit 10012 at a cycle of TMCC1 superframe (96 bytes), and outputs the result to the byte / symbol conversion circuit 10006 in FIG. . The PN generator of the randomization circuit 10004 is reset at the third byte of the first frame of each superframe as shown in FIG. 88, and is multiplied with the input data. However, data is not multiplied as a period free run of each TAB signal (W1, W2, W3).
[0026]
As described above, the transmission control information generation circuit 10009 outputs 96 bytes of TMCC per superframe to the byte / symbol conversion circuit 10006 and also modifies the modulation parameters (number of phases, coding rate) of the data series in the superframe. Is output to the byte / symbol conversion circuit 10006, the convolutional encoder 10007, and the mapping circuit 10008 shown in FIG.
[0027]
The TMCC of 12 bytes per frame output from the transmission control information generation circuit 10009 and the main signal of 203 × 48 bytes converted to TC-8PSK per frame output from the interleave circuit 10005 has a super frame structure shown in FIG. Is input to the byte / symbol conversion circuit 10006. That is, the first 12 bytes of each frame is TMCC, the subsequent 203 × 48 bytes are the main signal, and 8 frames are gathered to take a superframe structure. As shown in FIG. 89, the main signals are arranged in order from the one with the largest modulation multilevel number (phase number) in each frame. However, QPSK is lined up from the higher coding rate, such as coding rate r = 3/4 → r = 1/2.
[0028]
As shown in FIG. 90, the byte / symbol conversion circuit 10006 corresponds to the input byte data series of the superframe structure in accordance with the modulation parameter output from the transmission control information generation circuit 10009, as shown in FIG. Convert to a symbol data series. 90, TC-8PSK (r = 2/3) has 2 bits in parallel, QPSK (r = 3/4, 1/2), and BPSK (r = 1/2) have 1 bit. .
[0029]
The symbol data series having the superframe structure output from the byte / symbol conversion circuit 10006 is input to the convolutional encoder 10007. FIG. 91 is a block diagram showing a configuration example of the convolutional encoder 10007. The convolutional encoder 10007 includes a convolution circuit 10014 indicated by a dotted line portion, and a punctured P / S (Parallel to Serial) circuit 10015.
[0030]
When the symbol data series D [2: 1] is input to the convolution circuit 10014, the convolution circuit 10014 performs convolutional encoding with LSB D [1] = D1 with a constraint length of 7 and an encoding rate of 1/2. Then, 2-bit symbols C 1 and C 0 are output to the punctured P / S circuit 10015. Also, C2 which is the MSB of the encoded symbol (C2, C1, C0) is output to the punctured P / S circuit 10015 without convolutional encoding for the MSB D [2] = D2 of the symbol data series. To do.
[0031]
Punctured / P / S circuit 10015 performs punctured processing and P / S conversion as shown in FIGS. 92 to 95 in accordance with the modulation parameter output from transmission control information generation circuit 10009, and each number of phases / codes. The encoded symbol data corresponding to the conversion rate is output to the mapping circuit 10008. However, no processing is performed in TC-8PSK (r = 2/3) and QPSK (r = 1/2). Thus, the convolutional coding of the symbol data series is continuously performed by one convolution circuit 10014 exceeding the different modulation schemes (number of phases) and coding rates.
[0032]
FIG. 92 shows an operation example in the case of TC-8PSK (r = 2/3). In this case, the symbol data D [2: 1] input to the convolutional encoder 10007 is convolutionally encoded by the convolution circuit 10014 with the LSB D [1], and a 2-bit encoded symbol C1. , C0. Further, D [2] of the MSB is not convolutionally encoded but becomes C2 of the MSB of the encoded symbol. These symbols C0 to C2 are output to the punctured P / S circuit 10015. The punctured P / S circuit 10015 outputs 8PSK symbol data C2, C1, and C0 of 1 symbol = 3 bits to the mapping circuit 10008 without performing any processing. In this case, 1 symbol (2 bits) input to the convolutional encoder 10007 is encoded and 1 symbol (3 bits) is output. Accordingly, the coding rate of the convolutional encoder 10007 as a whole is r = 2/3.
[0033]
FIG. 93 shows an operation example in the case of QPSK (r = 3/4). Symbol data D [2: 1] (however, MSB D [2] is invalid) input to convolutional encoder 10007 is convolutionally encoded by LSB D [1] by convolution circuit 10014. Then, it becomes 2 bits of C 1 and C 0 and is output to the punctured P / S circuit 10015. In the punctured P / S circuit 10015, as shown in FIG. 93, 2 bits are regularly discarded from 3 symbols = 6 bits of data, that is, punctured, and 1 symbol = 2 from the remaining 4 bits of data. Bit QPSK symbol data C1 and C0 are generated and output to the mapping circuit 10008. The MSB symbol C2 is invalid. In this case, 3 symbols (3 bits) input to the convolutional encoder 10007 are encoded, and 2 symbols (4 bits) are output. Therefore, the coding rate of the convolutional encoder 10007 as a whole is r = 3/4.
[0034]
FIG. 94 shows an operation example in the case of QPSK (r = 1/2). Symbol data D [2: 1] (however, MSB D [2] is invalid) input to convolutional encoder 10007 is convolutionally encoded by LSB D [1] by convolution circuit 10014. Then, it becomes 2 bits of C1 and C0 and is output to the punctured P / S circuit 10015. The punctured P / S circuit 10015 outputs QPSK symbol data C1 and C0 of 1 symbol = 2 bits to the mapping circuit 10008 without performing any processing. However, the MSB symbol C2 is invalidated. In this case, 1 symbol (1 bit) input to the convolutional encoder 10007 is encoded, and 1 symbol (2 bits) is output. Therefore, the coding rate of the convolutional encoder 10007 as a whole is r = 1/2.
[0035]
FIG. 95 shows an operation example in the case of BPSK (r = 1/2). Symbol data D [2: 1] (however, MSB D [2] is invalid) input to convolutional encoder 10007 is convolutionally encoded by LSB D [1] by convolution circuit 10014. Then, it becomes 2 bits of C 1 and C 0 and is output to the punctured P / S circuit 10015. As shown in FIG. 95, the punctured P / S circuit 10015 performs 2-bit P / S conversion for each symbol C1, C0, and 1 symbol = 1 bit BPSK symbol data (C0 / C1) in the order of C0 → C1. ) To the mapping circuit 10008. However, 2 bits from the MSB are invalid. In this case, one symbol (1 bit) input to the convolutional encoder 10007 is encoded, and 2 symbols (2 bits) are output. Therefore, the coding rate of the convolutional encoder 10007 as a whole is r = 1/2.
[0036]
As shown in FIGS. 92 to 95, the symbol data output from the convolutional encoder 10007 is output to the mapping circuit 10008 in FIG. 76 at a constant symbol rate. The mapping circuit 10008 performs mapping of BPSK, QPSK, and TC-8PSK as shown in FIG. 96 according to the modulation parameter output from the transmission control information generation circuit 10009, respectively, and the mapped I (In-Phase) axis, Q The (Quadrature Phase) axis data is output to a quadrature modulator (not shown).
[0037]
The signal flow from input to output of the error correction coding apparatus 10001 described above is summarized per frame as shown in FIG. Here, it is assumed that two types of TS, TS1 and TS2, are transmitted with one modulated wave, and per frame (48 slots),

Shall be transmitted.
[0038]
When TS1 and TS2 as shown in FIG. 97 (a) are input to error correction coding apparatus 10001 in FIG. 76, TS multiplexing circuit 10002 multiplexes two TSs. The RS encoding circuit 10003 performs RS (204, 188) encoding. Then, the randomization circuit 10004 performs the randomization, and outputs a data series of 48 slots (1 slot = 204 bytes) per frame as shown in FIG. 97 (b). However, of the 48 slots, the hatched 4 slots are dummy slots. Here, the data series are arranged in descending order of the modulation multi-value number (phase number), and QPSK is arranged from the higher coding rate, such as coding rate r = 3/4 → r = 1/2.
[0039]
The interleave circuit 10005 performs block interleaving with a depth of 8 in the superframe direction for each slot as described above for 203 bytes excluding the first byte (MPEG synchronization byte: 47h) in each slot. The transmission control information generation circuit 10009 generates TMCC and replaces it with MPEG synchronization byte: 47h which is the first byte of each slot. As a result, as shown in FIG. 97 (c), the byte / symbol conversion circuit 10006 has a byte data series composed of a main signal of 203 bytes × 44 slots following the TMCC 12 bytes including the TAB signal for each frame. Entered.
[0040]
The byte / symbol conversion circuit 10006 converts the input byte data sequence into a symbol data sequence corresponding to the transmission mode (phase number / coding rate) of each slot. The convolutional encoder 10007 performs convolutional encoding corresponding to the transmission mode of each slot. The mapping circuit 10008 performs mapping according to the number of phases of each slot, and outputs the data series shown in FIG. 97 (d) to an orthogonal modulator (not shown). As shown in FIG. 97 (d), TMCC 12 bytes, that is, 96 bits per frame is 192 symbols (1 symbol = 1 bit) because BPSK (r = 1/2) encoding is performed. .
[0041]
In the main signal, one slot (203 bytes) of TC-8PSK, that is, 1624 bits, is 812 symbols (1 symbol = 3 bits) as a result of encoding. One slot of QPSK (r = 1/2) (203 bytes: 2 slots including dummy), that is, 1624 bits, is 1624 symbols (1 symbol = 2 bits) as a result of encoding. One slot of BPSK (r = 1/2) (203 bytes: 4 slots including dummy), that is, 1624 bits, is 3248 symbols (1 symbol = 1 bit) as a result of encoding. As described above, one frame is composed of TMCC192 symbols and main signal 38976 symbols (812 × 48).
[0042]
Next, a circuit that performs error correction decoding on the data series that has been error correction encoded by the error correction encoding apparatus 10001 described above is referred to as an error correction circuit that has been studied so far (hereinafter referred to as a conventional error correction circuit). ), And will be described below with reference to the drawings.
[0043]
FIG. 98 is a block diagram showing a configuration example of a conventional error correction circuit 20001. In FIG. This error correction circuit 20001 includes a Viterbi decoder 20002, a high / low hierarchy selection signal generation circuit 20003, a symbol / byte conversion circuit 20004, a de-interleave circuit 20005, an MPEG synchronous byte / dummy slot insertion circuit 20006, , A de-randomization circuit 20007, an RS decoding circuit 20008, a speed conversion circuit 20009, a transmission control information decoding circuit 20010, and a channel selection circuit 20011.
[0044]
The operation of the error correction circuit 20001 having such a configuration will be described below. The data series subjected to error correction coding in error correction coding apparatus 10001 in FIG. 76 is orthogonally modulated by an orthogonal modulator (not shown) and transmitted through a satellite transmission line including a transponder. This signal is PSK demodulated by a PSK demodulator on the receiving side (not shown). The constraining length of the convolution circuit 10014 described in FIG. 91 is 7, and the TAB signal section is transmitted by BPSK. For this reason, the TAB signals (w1, w2, w3) before Viterbi decoding are undefined in the first 12 symbols (6 bits × 2) out of 32 symbols (16 × 2 = 32 bits) as shown in FIG. is there. However, the remaining 32-12 = 20 symbols are determined as any one of w1 (= xxxECD28h), w2 (= xxx0B677h), and w3 (= xxxF4988h). When the channel selection is switched according to the channel selection information, the PSK demodulator first performs demodulation by delay detection and detects w1, w2, and w3, thereby detecting superframe synchronization and absolute phase. After detection, synchronous detection is performed, and PSK demodulated data and a superframe synchronization signal are output to the error correction circuit 20001.
[0045]
The transmission control information decoding circuit 20010 in the error correction circuit 20001 generates a control signal (transmission mode) for the TMCC192 symbol period of each frame based on the superframe synchronization signal output from the PSK demodulator, and outputs it to the Viterbi decoder 20002 To do. The Viterbi decoder 20002 performs BPSK (r = 1/2) Viterbi decoding for the TMCC192 symbol interval of each frame shown in FIG. 97 (d) according to the control signal. Then, Viterbi decoded data of 192 symbols × 1/2 = 96 symbols (96 bits) is output to the transmission control information decoding circuit 20010. Details of the Viterbi decoder 20002 will be described later.
[0046]
A configuration example of the transmission control information decoding circuit 20010 is shown in FIG. The transmission control information decoding circuit 20010 includes a de-randomization circuit 20012, a symbol / byte conversion circuit 20013, an RS decoding circuit 20014, and a TMCC decoding circuit 20015.
[0047]
In the transmission control information decoding circuit 20010, the de-randomization circuit 20012 outputs 96 symbols (96 bits) per frame output from the Viterbi decoder 20002, that is, 768 bits (96 bytes) per super frame, as shown in FIG. As shown in the figure, de-randomization is performed at a cycle of TMCC1 superframe (96 bytes), and the result is output to the symbol / byte conversion circuit 20013. As shown in FIG. 88, the PN generator in the de-randomization circuit 20012, like the randomization circuit 10004 in FIG. 76, is reset at the third byte of the first frame for each superframe, and the input data and multiplication are performed. Done. However, during the period of each TAB signal (W1, W2, W3), the PN generator is free-running and data is not multiplied.
[0048]
The symbol / byte conversion circuit 20013 in FIG. 99 converts the input data sequence of 768 symbols (768 bits) per superframe into a 96-byte byte data sequence and outputs the result to the RS decoding circuit 20014. As shown in FIG. 87, the TAB signal (W1 and W2 or W3) is included in two bytes before and after the 12 bytes of each frame, so the net TMCC signal is 8 bytes per frame (64 bytes per superframe). ). 99 performs RS (64, 48) decoding on the net 64 bytes of TMCC signal, and outputs 48 bytes of corrected TMCC to TMCC decoding circuit 20015.
[0049]
The TMCC decoding circuit 20015 decodes the contents of the 48-byte corrected TMCC with reference to the signal layout shown in FIGS. 81 to 86, and outputs various transmission control information such as transmission mode and dummy slot information. The TS_ID and the relative TS number are referred to. As described above, the TMCC decoded by the transmission control information decoding circuit 20010 is various transmission control information applied to the next superframe. As shown in FIG. 87, TMCC is arranged at the head of the first to eighth frames in the super frame. The TMCC decoding is not completed until TMCC (parity 2) of the eighth frame is input to the transmission control information decoding circuit 20010. However, the main signal in the eighth frame is 203 × 48 bytes in terms of TC-8PSK as shown in FIG. 87, and 812 × 48 symbols in terms of symbols when converted in terms of symbols, as shown in FIG. 97 (d). Since there is time to spare, TMCC decoding can be fully completed in this period.
[0050]
When a symbol data sequence (I / Q axis) having a superframe structure output from the PSK demodulator is input to the Viterbi decoder 20002, the Viterbi decoder 20002 performs Viterbi decoding and converts the decoded data into a high / low hierarchy. The data is output to the selection signal generation circuit 20003 and the symbol / byte conversion circuit 20004.
[0051]
FIG. 100 is a block diagram showing a configuration example of a Viterbi decoder 20002 and a high / low hierarchy selection signal generation circuit 20003. A Viterbi decoder 20002 indicated by a lower broken line portion includes a de-punctured S / P (Serial to Parallel) circuit 20061 and a Viterbi decoding circuit 20001 indicated by a dotted line portion. The Viterbi decoding circuit 20017 includes a branch metric calculation circuit 20018, an ACS (Add, Compare, Select) circuit 20019, a path metric memory 20020, and a path memory 20001. Further, the high / low hierarchy selection signal generation circuit 20003 indicated by the upper broken line portion includes an 8PSK hard decision circuit 22022, an M-stage delay circuit 200227, a BER (Bit Error Rate) measurement circuit 20025, and a convolution circuit 20025. ing.
[0052]
When a PSK demodulated symbol data sequence (I / Q axis) is input to the Viterbi decoder 20002, the de-punctured S / P circuit 20061 is changed according to the transmission mode output from the transmission control information decoding circuit 20010. As shown in FIG. 104, de-punctured processing and S / P conversion corresponding to the transmission mode of each slot are performed, and the result is output to the Viterbi decoding circuit 20017. The data subjected to the de-punctured processing and S / P conversion is subjected to Viterbi decoding corresponding to the transmission mode of each slot in the Viterbi decoding circuit 20017 in accordance with the transmission mode output from the transmission control information decoding circuit 20010 of FIG. Is called. The Viterbi decoded symbols are output to the symbol / byte conversion circuit 20004. The convolutional coding in the error correction coding apparatus 10001 is continuously performed by one convolution circuit 10014 as shown in FIG. 91. Therefore, the Viterbi decoding in the error correction circuit 20001 in FIG. 98 is performed by one Viterbi decoder. It can be continuously decoded in 20002.
[0053]
FIG. 101 is an explanatory diagram showing an example of a decoding operation in the case of TC-8PSK (r = 2/3). The 8PSK demodulated symbol data (I / Q axis) input to the Viterbi decoder 20002 is not processed in the de-punctured S / P circuit 20061 and is output to the Viterbi decoding circuit 20001 as it is. In the Viterbi decoding circuit 20017, the branch metric calculation circuit 20018 calculates branch metrics, for example, Euclidean distances, with 8 code points of 8PSK shown in FIG. Based on the branch metric calculated here, Viterbi decoding is performed by the ACS circuit 20009, the path metric memory 20020, and the path memory 200010. Then, a Viterbi decoded symbol of 1 symbol = 2 bits (corresponding to D [2: 1] in FIG. 92) is output to the symbol / byte conversion circuit 20004 in FIG.
[0054]
FIG. 102 is an explanatory diagram showing an example of decoding operation in the case of QPSK (r = 3/4). When the QPSK demodulated symbol data (I / Q axis) input to the Viterbi decoder 20002 is input to the de-punctured S / P circuit 20061, the punctured P / S circuit 10015 in FIG. For symbols that have been processed and discarded, the de-punctured S / P circuit 20061 inserts null symbols and converts 2 symbols into 3 symbols. The null symbol is an intermediate value between two types of code points obtained on the Q axis or an intermediate value between two types of code points obtained on the I axis. These symbols are output to the Viterbi decoding circuit 20017 in FIG. In the Viterbi decoding circuit 20017, the branch metric calculation circuit 20018 calculates branch metrics with the four code points of QPSK shown in FIG. Based on the calculated branch metrics, Viterbi decoding is performed by the ACS circuit 20009, the path metric memory 20020, and the path memory 200021. Thus, 1 symbol = 1 bit Viterbi decoded symbol (corresponding to D [1] in FIG. 93: D [2] of MSB is invalid) is output to the symbol / byte conversion circuit 20004 in FIG.
[0055]
FIG. 103 is an explanatory diagram showing an example of decoding operation in the case of QPSK (r = 1/2). The QPSK demodulated symbol data (I / Q axis) input to the Viterbi decoder 20002 is output to the Viterbi decoding circuit 20001 as it is without being processed in the de-punctured S / P circuit 20061. In the Viterbi decoding circuit 20017, the branch metric calculation circuit 20018 calculates branch metrics with the four code points of QPSK shown in FIG. Based on the calculated branch metrics, Viterbi decoding is performed by the ACS circuit 20009, the path metric memory 20020, and the path memory 200021. Thus, 1 symbol = 1 bit Viterbi decoded symbol (corresponding to D [1] in FIG. 94, MSB D [2] is invalid) is output to the symbol / byte conversion circuit 20004 in FIG.
[0056]
FIG. 104 is an explanatory diagram showing an example of decoding operation in the case of BPSK (r = 1/2). The I-axis (Q-axis data is invalid) of the BPSK demodulated symbol data input to the Viterbi decoder 20002 is converted into one symbol (I, Q) every two input symbols in the de-punctured S / P circuit 20061. S / P conversion is performed and output to the Viterbi decoding circuit 20017. In the Viterbi decoding circuit 20017, the branch metric calculation circuit 20018 calculates branch metrics with the four code points of QPSK shown in FIG. Based on the calculated branch metrics, Viterbi decoding is performed by the ACS circuit 20009, the path metric memory 20020, and the path memory 200021. Thus, 1 symbol = 1 bit Viterbi decoded symbol (corresponding to D [1] in FIG. 95, MSB D [2] is invalid) is output to the symbol / byte conversion circuit 20004.
[0057]
FIG. 105 is a trellis diagram showing the operation of the Viterbi decoding circuit 20017 in the case of TC-8PSK (r = 2/3). As shown in FIG. 91, in the convolutional encoder 10007 of the error correction encoding apparatus 10001, the MSB D [2] (= D2) is not encoded. Therefore, (0,0) and (1,0) as D [2: 1] = (D2, D1) and (0,1) and (1,1) as D [2: 1] are the trellis of FIG. It is considered the same state in the diagram. Therefore, there are two branches that are output from one state at time t and input to the same state at time (t + 1). Therefore, as shown in FIG. 105, at time (t + 1), there are four branches that are input to the state S, and the Viterbi decoding circuit 20017 selects the branch having the smallest path metric from among the branches as indicated by the thick line in FIG. Let it be a survival path. The decoded symbol corresponding to each branch is 2 bits, and the 2-bit decoded symbol corresponding to the branch of the maximum likelihood path is output from the path memory 20001 to the symbol / byte conversion circuit 20004 of FIG.
[0058]
On the other hand, FIG. 106 is a trellis diagram showing the operation of the Viterbi decoding circuit 20017 in the case of QPSK (r = 3/4, 1/2) and BPSK (r = 1/2). As shown in FIG. 91, in the convolutional encoder 10007 of the error correction encoding apparatus 10001, D [2] of the MSB is invalid. Therefore, one branch is output from one state at time t and is input to the same state at time (t + 1). As shown in FIG. 106, at time (t + 1), there are two branches that are input to the state S, and the Viterbi decoding circuit 20017 selects a branch having the minimum path metric from among the branches as shown by a thick line in FIG. Let it be a survival path. The decoded symbol corresponding to each branch is 1 bit, and a 1-bit decoded symbol corresponding to the branch of the maximum likelihood path is output from the path memory 20001 to the symbol / byte conversion circuit 20004.
[0059]
As shown in FIG. 91, the convolution circuit 10014 is provided with six registers. Therefore, the number of states in the trellis diagrams of FIGS. 105 and 106 is 64. That is, any one of the state “000000” to the state “111111”.
[0060]
On the other hand, when the PSK demodulated symbol data sequence is input to the high / low hierarchy selection signal generation circuit 20003, the 8PSK hard decision circuit 20002 performs according to the transmission mode output from the transmission control information decoding circuit 20010 as shown in FIG. Only the slot of TC-8PSK (r = 2/3) is hard-decided to the code point of TC-8PSK shown in FIG. 96, and a hard decision result of 1 symbol = 3 bits is output. The M-stage delay circuit 22027 delays the processing delay (M stages) of the Viterbi decoder 20002 to match the timing, and outputs it to the BER measurement circuit 20022. Further, each symbol (1 symbol = 2 bits) of Viterbi decoded data of the TC-8PSK slot output from the Viterbi decoder 20002 is input to the convolution circuit 20025. This convolution circuit 20025 has the same configuration as the convolution circuit 10014 of FIG. Here, the data of each symbol (1 symbol = 3 bits) subjected to the reconvolution coding is output to the BER measurement circuit 20022.
[0061]
The BER measurement circuit 20022 compares each symbol (1 symbol = 3 bits) of the slot of TC-8PSK, and measures the BER. As a result, a high / low hierarchy selection signal ('H' = high hierarchy, 'L' = (Low hierarchy) is generated and output to an MPEG decoder (not shown) following the error correction circuit 20001. When the BER is low, the 'H' signal is output, and when the BER is high, the 'L' signal is output. When the 'H' signal is input, the MPEG decoder MPEG decodes the high layer signal and outputs the image to the monitor. When the 'L' signal is input, the MPEG decoder decodes the low layer signal and outputs the image to the monitor. To do.
[0062]
The symbol / byte conversion circuit 20004 in FIG. 98 converts the input Viterbi decoded symbol data sequence into a byte data sequence corresponding to the transmission mode of each slot according to the transmission mode output from the transmission control information decoding circuit 20010. . This state is shown in FIG. In TC-8PSK (r = 2/3), 4 symbols (1 symbol = 2 bits) are collected and converted into byte data. In QPSK (r = 3/4, 1/2) and BPSK (r = 1/2), 8 symbols (1 symbol = 1 bit) are collected and converted into byte data. These converted data are output to the de-interleave circuit 20005.
[0063]
Here, as shown in FIG. 97, the data sequence per frame output from the error correction coding apparatus 10001 is as follows.

And As shown in FIG. 108A, the symbol data series of one frame (= 39168 symbols) input to the error correction circuit 20001 is Viterbi-decoded by a Viterbi decoder 20002. Then, as shown in FIG. 108 (b), it is converted into a byte data series by the symbol / byte conversion circuit 20004 and output.
[0064]
The de-interleave circuit 20005 performs de-interleave, and the de-interleaved data is output to the MPEG synchronous byte / dummy slot insertion circuit 20006. In this de-interleaving process, for each slot 203 bytes excluding the TMCC portion (48 bytes in terms of TC-8PSK), block de-interleaving with a depth of 8 for each slot is performed for 48 slots. However, it is not performed for dummy slots. As shown in FIG. 109, when 8 × 203 deinterleaving is performed, block deinterleaving with a depth of 8 is performed in the superframe direction for each slot. In this way, the i-th slots of the first to eighth frames are collectively de-interleaved and returned to the i-th slot every 1/8 (1 ≦ i ≦ 48). The de-interleaving process as described above has the writing / reading direction opposite to that of the interleaving circuit 10005 on the transmission side.
[0065]
FIG. 110 shows a configuration example of the de-interleave circuit 20005. The de-interleave circuit 20005 includes a write address generation circuit 20002, a read address generation circuit 20027, and a memory circuit 20028. In order to perform de-interleaving, the memory circuit 20028 uses a memory area for two banks of one super frame (48 × 8 slots). Here, the actual write address value for the i-th slot is shown as follows. The numbers indicate frame-bytes.

[0066]
As described above, in the de-interleave circuit 20005, block de-interleave with a depth of 8 is performed for 48 slots in units of slots. However, as shown in FIG. 108 (c), the TMCC section of each frame is used for an MPEG synchronous 48-byte (48 slots) period. Accordingly, the de-interleave circuit 20005 outputs each slot with a space of 1 byte of MPEG synchronization at the head of each slot. Further, the de-interleave circuit 20005 outputs 48 slots (including dummy slots) per frame at a constant speed as shown in FIG.
[0067]
The operation of the de-interleave circuit 20005 shown in FIG. 110 is as follows. As shown in FIG. 109, a write address generation circuit 20026 and a read address generation circuit 20027 generate a write address and a read address for each slot, and output them to the memory circuit 20028. As shown in FIG. 108 (b), the byte data series output from the symbol / byte conversion circuit 20004 is read from and written to the memory circuit 20028 in accordance with the write address and the read address, and the data is read as shown in FIG. 108 (c). The interleaved byte data series is output to the MPEG synchronous byte / dummy slot insertion circuit 20006 in FIG. However, according to the dummy slot information output from the transmission control information decoding circuit 20010, the write address generation circuit 20026 and the read address generation circuit 20027 generate addresses for the effective slots in order by skipping the dummy slot addresses. .
[0068]
The MPEG synchronization byte / dummy slot insertion circuit 20006 inserts an MPEG synchronization byte at the head of each slot. Further, in accordance with the dummy slot information output from the transmission control information decoding circuit 20010, an MPEG null packet is inserted into the dummy slot section, and a byte data sequence as shown in FIG. Output to.
[0069]
FIG. 111 shows a configuration example of the de-randomization circuit 20007. The de-randomization circuit 20007 includes a PN generation circuit 20029, a P / S conversion circuit 20030, an S / P conversion circuit 20033, a gate signal generation circuit 20032, and an ex-or (exclusive-or) circuit 20033 indicated by broken lines. And have. Similarly to the transmission-side randomization circuit 10004, the de-randomization circuit 20007 performs de-randomization on the data series in FIG. As shown in FIG. 111, the PN generator circuit 20029 has a generator polynomial (1 + x¹⁴+ X¹⁵) Is used to perform signal processing, and is reset at the second byte of the first frame of each superframe, and the initial value “100101010000000” is substituted. Then, the ex-or circuit 20033 performs multiplication with the input data converted into the bit series by the P / S conversion circuit 20030. The multiplication result is converted into a byte data series by the S / P conversion circuit 20001 and output to the RS decoding circuit 20008 of FIG. However, as shown in FIG. 112, by the gate signal generated by the gate signal generation circuit 20032, the data is multiplied by the PN generation circuit 20029 as a free run during the period of the first byte of each slot 204 and the dummy slot. Absent.
[0070]
The RS decoding circuit 20008 decodes RS (204, 188) for each 204-byte slot output from the de-randomization circuit 20007, and outputs the result to the speed conversion circuit 20009. However, the RS decoding circuit 20008 does not decode the dummy slot based on the dummy slot information output from the transmission control information decoding circuit 20010.
[0071]
The speed conversion circuit 20009 selects one selected TS from the 48-slot data sequence output from the RS decoding circuit 20008, performs speed conversion as shown in FIG. The error correction data series (TS) is output to an MPEG decoder (not shown).
[0072]
FIG. 113 shows a configuration example of the speed conversion circuit 20009. A speed conversion circuit 20009 indicated by a dotted line portion includes a write address generation circuit 20034, a read address generation circuit 20035, and a memory circuit 20036. In order to select TS and perform speed conversion, the memory circuit 20036 uses a memory area for one frame (48 slots). FIG. 113 also shows a transmission control information decoding circuit 20010 and a channel selection circuit 20011.
[0073]
When channel selection information (16-bit TS_ID) is input from an MPEG decoder (not shown) to the channel selection circuit 20011, the channel selection circuit 2001 outputs TS_ID to the transmission control information decoding circuit 20010. The transmission control information decoding circuit 20010 refers to the relative TS / TS correspondence table shown in FIG. 84 and selects the relative TS number of the corresponding TS_ID. Next, with reference to the relative TS / slot information shown in FIG. 83, the slot number information of the selected relative TS number is output to the channel selection circuit 20011. The channel selection circuit 20011 outputs a slot selection signal for selecting a TS to the speed conversion circuit 20009 based on the slot number information.
[0074]
The speed conversion circuit 20009 sequentially writes a data series for one frame (48 slots) in the memory circuit 20036 according to the write address output from the write address generation circuit 20034. Based on the slot selection signal output from the channel selection circuit 20011, the read address generation circuit 20035 generates a read address for only the selected N slots including a dummy slot and outputs the read address to the memory circuit 20036.
[0075]
Only the N slots selected by the memory circuit 20036 are speed-converted and output to an MPEG decoder (not shown) at the input N / 48 speed. In the case of FIG. 108 (e), N = 24. For each slot (204 bytes) output from the memory circuit 20036, the read address generation circuit 20035 has an MPEG packet valid period (188 bytes) as an “H” signal and an RS code parity period (16 bytes) as an “L”. An enable signal which is a signal is generated as shown in FIG. 108 (e) and output to an MPEG decoder (not shown). With this enable signal, the MPEG decoder can only decode the MPEG packet valid period (188 bytes).
[0076]
FIG. 114 to FIG. 117 show the state of writing / reading to / from the memory circuit 20036 with respect to the output series of FIG. 108 (e) output from the memory circuit 20036. The memory circuit 20036 receives a 48-slot data sequence including dummy slots per frame at a constant speed. FIG. 108 (e) shows a state in which TS1 (24 slots per frame) of two types of TS is selected and output at a speed of 1/2 (= 24/48) of the input.
[0077]
FIG. 114 shows a point in time when the first two slots TS1 (1) to (2) of the frame are input to the memory circuit 20036 and written. Meanwhile, one slot TS1 (1) is read from the memory circuit 20036 and output.
[0078]
FIG. 115 shows a point in time when 20 slots TS1 (3) to (22) following FIG. 114 are input to the memory circuit 20036 and written therein. Meanwhile, 10 slots TS1 (2) to TS1 (11) are read from the memory circuit 20036 and output.
[0079]
FIG. 116 shows the time when the 22 slots TS2 (1) to (20) and TS1 (23) following FIG. 115 and the dummy 1 slot are input to the memory circuit 20036 and written. During that time, 11 slots TS1 (12) to TS1 (22) are read from the memory circuit 20036 and output.
[0080]
FIG. 117 shows the time when the four slots following FIG. 116, that is, TS2 (21) and dummy three slots are inputted to the memory circuit 20036 and written. In the meantime, two slots, that is, TS1 (23) and one dummy slot are read from the memory circuit 20036 and output.
[0081]
As shown in FIGS. 114 to 117, when the data sequence of one frame (48 slots: including dummy slots) is input, the speed conversion circuit 20009 receives N slots of the selected TS. In the case of FIG. 117, TS1: N = 24 is selected and output to an MPEG decoder (not shown) at an input speed of N / 48.
[0082]
[Problems to be solved by the invention]
The error correction circuit 20001 that has been conventionally studied operates with the above-described configuration, and outputs an error correction data sequence (TS) to the MPEG decoder. By the way, in the Viterbi decoder 20002 of the error correction circuit 20001, even when the transmission mode (number of phases and coding rate) changes between slots, control at the time of switching the transmission mode has not been considered.
[0083]
FIG. 118 is a trellis diagram illustrating the state of the path memory 200021 (path memory length = J) in the Viterbi decoder 20002 when the transmission mode is switched. FIG. 118A shows a point in time up to the final symbol of the transmission mode A is input to the path memory 20001 of FIG. FIG. 118 (b) shows a point in time when the first symbol of the next transmission mode B is input to the path memory 20001. FIG. 118 (c) shows a point in time up to the next (J-2) symbol of the transmission mode B is input to the path memory 20001.
[0084]
In the conventional error correction circuit 20001, the most recent symbol inputted to the path memory 20001, that is, the state having the smallest path metric among all the states of the Jth symbol in the path memory 20021, is inputted to the state. The remaining surviving path is returned by (J-1) symbols, and the first symbol in the corresponding path memory 20001 is output as Viterbi decoded symbol data.
[0085]
However, in the trellis diagrams shown in FIGS. 118B and 118C, the minimum path metric is determined in all states in the input symbols of the transmission mode B after the mode switching, and the Viterbi of the transmission mode A before the mode switching is determined. Viterbi decoded symbol data is output for the decoded data, that is, the (J-1) symbol remaining in the path memory 20021 when the mode is switched.
[0086]
For example, as shown in FIG. 108A, consider a case where TC-8PSK (r = 2/3) is transmitted after TMCC192 symbols transmitted by BPSK (r = 1/2). In this case, in FIG. 118, the transmission mode A is BPSK (r = 1/2), and the transmission mode B is TC-8PSK (r = 2/3). In the conventional Viterbi decoding method, the TMCC symbol of the (J-1) symbol remaining in the path memory 20021 at the time of mode switching is the minimum path in a TC-8PSK (r = 2/3) symbol sequence with a small inter-code distance. Decoding is performed based on the metric determination result. Therefore, the (J-1) symbol has a problem that it is worse than the original error rate of BPSK (r = 1/2).
[0087]
Further, in the conventional Viterbi decoding method, as shown in FIG. 87, in the TAB signal (w1, w2, w3) which is a fixed sequence of 32 symbols before and after the TMCC192 symbol, the back 20 symbols are known, The PSK demodulated data series is input to the Viterbi decoder 20002 as it is. Therefore, there is a problem that the feature of the fixed sequence of the TAB signal is not used.
[0088]
Further, as shown in FIG. 110, the conventional error correction circuit 20001 uses a byte data area of 2 superframes of the memory circuit 20028, that is, 48 slots × 8 frames × 2 banks, in the deinterleave circuit 20005.・ Interleaving. However, in digital BS broadcasting, a plurality of TSs are multiplexed and transmitted / received by one transponder, and the error correction circuit 20001 ultimately outputs only one TS data series. As shown in FIG. 108 (b), the data sequence input to the de-interleave circuit 20005 is one frame (48 slots),

These two types of TS are input. In this case, whether TS1 or TS2 is selected, if all slots of one TS are transmitted by TC-8PSK, a maximum of 24 slots per frame may be deinterleaved and output. Therefore, the conventional de-interleave circuit 20005 has a problem in that de-interleave is performed using an unnecessary memory area.
[0089]
Further, the conventional error correction circuit 20001 uses the memory area for one frame of the memory circuit 20036 in the speed conversion circuit 20009 shown in FIG. 113 to perform TS selection and speed conversion. However, TS selection and speed conversion are possible only for one frame of one TS, that is, in the above example, only a memory area of 24 slots at maximum. Therefore, the conventional speed conversion circuit 20009 has a problem that it uses an unnecessary memory area to perform TS selection and speed conversion.
[0090]
Further, the de-interleave circuit 20005 originally has a memory, and as described above, the speed conversion circuit 20009 is not necessary if the TS is selected at the same time as the TS is selected by the de-interleave circuit. Therefore, from this point of view, it can be said that the conventional error correction circuit 20001 includes an unnecessary speed conversion circuit 20009.
[0091]
By the way, in this case, the data series input to the de-randomization circuit 20007 is not a continuous slot but a data series of skipped slots. Therefore, when the conventional de-randomization circuit 20007 is used, de-randomization cannot be performed, and therefore, the de-interleave circuit 20005 cannot select TS and perform speed conversion. Therefore, the configuration of the conventional de-randomization circuit 20007 has a problem that the speed conversion circuit 20009 cannot be made unnecessary.
[0092]
The present invention has been made in view of such conventional problems. In the invention of the present application, the symbols remaining in the path memory before switching the transmission mode are up to the final symbol of the transmission mode before switching. An object of the present invention is to provide an error correction circuit capable of determining the minimum path metric based on the accumulated path metric and outputting it as Viterbi decoded data and performing Viterbi decoding that is not affected by the symbols of the transmission mode after switching.
[0093]
Further, the invention of the present application outputs Viterbi decoded data by making only one state having the minimum path metric valid among all the states in the final symbol before switching the transmission mode and invalidating the other states. An object of the present invention is to provide an error correction circuit capable of Viterbi decoding that is not affected by the symbols.
[0094]
The invention of the present application is reset to the minimum value that can take only the path metric of one state having the minimum path metric among all the states in the final symbol before switching the transmission mode to the maximum value that can take other states. Accordingly, an object of the present invention is to provide an error correction circuit capable of Viterbi decoding without being affected by the symbol of the transmission mode after switching.
[0095]
In addition, the invention of the present application is that the symbol of the transmission mode after switching is only when the modulation multi-level number (phase number) after switching the transmission mode is larger than before switching, or when the modulation multi-level number is the same and the coding rate is large. An object of the present invention is to provide an error correction circuit that performs Viterbi decoding that is not affected.
[0096]
It is another object of the present invention to provide an error correction circuit that does not perform switching control in Viterbi decoding according to claims 1 to 4 when a fixed symbol sequence is included after the last symbol before transmission mode switching. And
[0097]
Further, in the present invention, when a fixed symbol sequence is included after the final symbol before switching the transmission mode, from the symbol in which the state of the convolutional encoder is determined to the final fixed symbol in the fixed symbol sequence. As for, Viterbi decoding data can be output without being affected by symbols of the transmission mode after switching by using only a fixed state and outputting Viterbi decoding data with other states being invalid and using fixed symbol sequences. It is an object to provide a simple error correction circuit.
[0098]
In the invention of the present application, only one determined state is valid for at least one symbol in the interval from the symbol in which the convolutional encoder state is determined to the final fixed symbol in the input fixed symbol sequence. An object of the present invention is to provide an error correction circuit capable of outputting Viterbi decoded data with other states invalid, and using a fixed symbol sequence to perform Viterbi decoding that is not affected by symbols in the transmission mode after switching. To do.
[0099]
In addition, the invention of the present application, when a fixed symbol sequence for termination is included subsequent to the final symbol before switching, from the symbols in which the state of the convolutional encoder is determined in the input fixed symbol sequence. Up to the final fixed symbol, by resetting it to the minimum value that can only take the path metric of one fixed state to the maximum value that can take the other state, the influence of the symbols in the transmission mode after switching is reduced. An object of the present invention is to provide an error correction circuit capable of Viterbi decoding that is not affected.
[0100]
In addition, the invention of the present application, when a fixed symbol sequence for termination is included subsequent to the final symbol before switching, from the symbols in which the state of the convolutional encoder is determined in the input fixed symbol sequence. In the period up to the last fixed symbol, at least one symbol is reset to the minimum value that can only take the path metric of one determined state, and to the maximum value that can take other states, An object of the present invention is to provide an error correction circuit capable of Viterbi decoding that is not affected by symbols in a transmission mode.
[0101]
Further, in the present invention, when a fixed symbol sequence is included after the last symbol before switching the transmission mode, the symbols from the symbol whose encoder state is fixed to the final fixed symbol in the fixed symbol sequence are not included. For the fixed symbol sequence, only one branch corresponding to the fixed symbol sequence is validated among the branches output from each state in Viterbi decoding, and the Viterbi decoded data is output with the other branches invalidated. An object of the present invention is to provide an error correction circuit capable of Viterbi decoding without being affected by the symbols of the transmission mode after switching.
[0102]
Further, in the present invention, when a fixed symbol sequence is included after the last symbol before switching the transmission mode, from the first symbol to the symbol for determining the encoder state in the input fixed symbol sequence. For all the states in Viterbi decoding, only the state corresponding to the input of up to that symbol is valid, the state is reduced each time one symbol is input with the other states invalid, and after one state is determined An error correction circuit capable of outputting Viterbi decoded data with only one state valid and other states invalid, and capable of Viterbi decoding that is not affected by the symbols of the transmission mode after switching, using a fixed symbol sequence The purpose is to provide.
[0103]
Further, in the present invention, when a fixed symbol sequence is included after the last symbol before switching the transmission mode, from the first symbol to the symbol for determining the encoder state in the input fixed symbol sequence. For the input fixed symbol sequence, from the symbol where the convolutional encoder state is determined to the final fixed symbol, it corresponds to the input of all the states in Viterbi decoding up to that symbol. Reset to the minimum value that can only take the path metric of the state to be set, to the maximum value that can take the other state, and after setting to 1 state, to the minimum value that can only take the path metric of the determined 1 state An error correction circuit capable of Viterbi decoding that is not affected by the symbols of the transmission mode after switching by resetting to the maximum value that can take other states It aims to provide.
[0104]
In the invention of the present application, the fixed symbol sequence is switched to the fixed symbol sequence code point and input to the Viterbi decoder, and the Viterbi decoding is switched using the fixed symbol sequence using a normal method. An object of the present invention is to provide an error correction circuit capable of Viterbi decoding that is not affected by symbols of a later transmission mode.
[0105]
The invention of the present application corresponds to a fixed symbol sequence among the branches output from each state in Viterbi decoding, from the first symbol to a symbol in which the encoder state is determined, among the input fixed symbol sequences. An error correction circuit that enables only one branch to be valid, outputs the Viterbi decoded data while invalidating the other branch, and uses a fixed symbol sequence to perform Viterbi decoding that is not affected by the symbols of the transmission mode after switching. The purpose is to provide.
[0106]
The invention of the present application corresponds to the fact that, from the first symbol to the symbol for which the encoder state is determined, all the states in Viterbi decoding are input up to that symbol in the input fixed symbol sequence. Only the state to be used is valid, and other states are invalidated. Every time one symbol is input, the state is reduced and Viterbi decoded data is output, and the fixed symbol sequence is used to influence the symbols of the transmission mode after switching. An object of the present invention is to provide an error correction circuit capable of Viterbi decoding that is not subject to reception.
[0107]
In the invention of the present application, in the input fixed symbol sequence, from the first symbol to the symbol for which the encoder state is determined, the fixed symbol sequence is selected from the branches output from each state in Viterbi decoding. Only one corresponding branch is valid, the other branch is invalid, and only the state corresponding to the input of the symbol is valid among all the states in Viterbi decoding, and the other states are invalid. Reduces the state every time a symbol is input, outputs Viterbi decoded data, makes the best use of the characteristics of fixed symbol sequences, and corrects Viterbi decoding that is not affected by the symbols of the transmission mode after switching An object is to provide a circuit.
[0108]
In the invention of the present application, in the input fixed symbol sequence, from the first symbol to the symbol for which the state of the convolutional encoder is determined, up to that symbol in all states in Viterbi decoding is input. Reset to the minimum value that can only take the path metric of the state corresponding to, and to the maximum value that can take the other state. An object of the present invention is to provide an error correction circuit that can perform Viterbi decoding without being affected by the symbol of the transmission mode after switching by resetting the value to the maximum value that can take other states.
[0109]
In the invention of the present application, in the input fixed symbol sequence, from the first symbol to a symbol for which the state of the convolutional encoder is determined, the fixed symbol in the branch output from each state in Viterbi decoding Only the fixed branch signal for validating only one branch corresponding to the sequence and invalidating the other branch, and only the path metric of the state corresponding to the input of up to that symbol in all states in Viterbi decoding Reset to the minimum value that can take other states, and after establishing one state, take other states to the minimum value that can take only the path metric of one established state. It is an object of the present invention to provide an error correction circuit capable of Viterbi decoding without being affected by the symbol of the transmission mode after switching by resetting to the maximum value obtained. To.
[0110]
In the invention of the present application, a data sequence transmitted with M slots interleaved with a depth of N slots in a superframe is transmitted, and only data in the selected L slots in the M slots of each frame is decoded. An object of the present invention is to provide an error correction circuit that outputs data by interleaving.
[0111]
Further, in the present invention, when the maximum number of slots per frame to be selected is Lmax, the memory circuit uses only two banks of the maximum (Lmax × N) slots of the memory circuit, and only by the minimum necessary memory area, An object of the present invention is to provide an error correction circuit that performs deinterleaving.
[0112]
The invention of the present application also provides an error correction circuit that de-interleaves only the data of the selected L slot among the M slots of each frame and continuously outputs the data at the L / M rate of the transmission format. Objective.
[0113]
Further, the invention of the present application is a transmission system for transmitting in a transmission format in which a plurality of MPEG transport streams are multiplexed. In a superframe, a data sequence transmitted by interleaving M slots at a depth of N for each slot. An object of the present invention is to provide an error correction circuit that outputs data by deinterleaving only data of selected L slots among M slots of each frame.
[0114]
In the invention of the present application, if the maximum number of slots per frame occupied by one type of transport stream is Lmax, the memory circuit uses only two banks (maximum (Lmax × N) slots). An object of the present invention is to provide an error correction circuit that outputs data by deinterleaving only one selected transport stream using only a limited memory area.
[0115]
In the invention of the present application, if the maximum number of slots per frame occupied by one type of transport stream is Lmax and K is an integer of 2 or more, only the maximum (Lmax × N × K) slots of the memory circuit can be obtained. An object of the present invention is to provide an error correction circuit that outputs data by de-interleaving only selected transport streams of K types or less using only the minimum necessary memory area and using area 2 banks. .
[0116]
The invention of the present application also relates to a transmission method for transmitting in a transmission format in which a plurality of MPEG transport streams are multiplexed, and de-interleaves only the data in the selected L slot out of the M slots of each frame, thereby transmitting the transmission format. An object of the present invention is to provide an error correction circuit that outputs continuously at a speed of L / M.
[0117]
Further, the invention of the present application relates to a transmission method in which transmission is performed in a transmission format in which a plurality of MPEG transport streams are multiplexed, and the selected J types of transport streams are L1, L2,. Assuming that the Lj slot is occupied, a total of (L1 + L2 +... + Lj) slot data is deinterleaved per frame among the M slots of each frame, and the transmission format (L1 + L2 +... + Lj) / M An object of the present invention is to provide an error correction circuit that continuously outputs at a speed.
[0118]
In the invention of the present application, when 1 frame = M slot and 1 super frame = N frame, a data sequence that is continuously randomized and transmitted in units of super frames is represented by (N × M ) When de-randomized (N × M) types of initial values for each head data of the slot are inputted, and data of L slots among M slots of each already selected frame is inputted, An object of the present invention is to provide an error correction circuit that performs de-randomization for each input slot from a corresponding initial value.
[0119]
The invention of the present application reads / writes only the data of the selected L slot from the M slots of each frame to the memory circuit, thereby converting the L slot data per selected frame to the L / M of the transmission format. An object of the present invention is to provide an error correction circuit that continuously outputs at a speed.
[0120]
In the invention of the present application, if the maximum number of slots per frame to be selected is Lmax, only the maximum Lmax slot area of the memory circuit is used, and the selected data is obtained only by the minimum necessary memory area. An object of the present invention is to provide an error correction circuit that performs speed conversion and outputs continuously.
[0121]
The invention of the present application is a transmission method in which transmission is performed in a transmission format in which a plurality of MPEG transport streams are multiplexed, by reading and writing only data in a selected L slot among M slots of each frame to a memory circuit. Another object of the present invention is to provide an error correction circuit for continuously outputting L slot data per frame at a transmission format L / M rate.
[0122]
In the invention of the present application, if the maximum number of slots per frame occupied by one type of transport stream is Lmax, an area corresponding to the maximum Lmax slots of the memory circuit is used, and only the minimum necessary memory area is used. Thus, an object of the present invention is to provide an error correction circuit that performs speed conversion on one selected transport stream and continuously outputs it.
[0123]
Further, in the present invention, if the maximum number of slots per frame occupied by one type of transport stream is Lmax, and K is an integer equal to or larger than 2, an area for only the maximum (Lmax × K) slots of the memory circuit It is an object of the present invention to provide an error correction circuit that continuously converts the selected K or less types of transport streams by speed conversion using only the minimum necessary memory area.
[0124]
Further, in the present invention, assuming that the selected J type transport streams occupy L1, L2,..., Lj slots per frame, An object of the present invention is to provide an error correction circuit that continuously outputs in parallel at a speed of L1 / M, L2 / M,..., Lj / M of transmission formats.
[0125]
The invention of the present application provides an error correction circuit that performs de-interleaving, inputs an already selected L slot data sequence per frame, and continuously outputs the data sequence at the transmission format L / M rate. The purpose is to do.
[0126]
In the invention of the present application, when de-interleaving is performed and the maximum number of slots selected per frame is Lmax, only the maximum Lmax slot area of the memory circuit is used, and only the minimum necessary memory area is used. An object of the present invention is to provide an error correction circuit that continuously outputs selected data after speed conversion.
[0127]
Further, the invention of the present application is a transmission system that performs transmission in a transmission format in which a plurality of MPEG transport streams are multiplexed. De-interleaving is performed, and an already selected L-slot data sequence per frame is input. An object of the present invention is to provide an error correction circuit that continuously outputs a data sequence at a speed of L / M.
[0128]
In the present invention, if the maximum number of slots per frame occupied by one type of transport stream is Lmax in a transmission method in which transmission is performed in a transmission format in which a plurality of MPEG transport streams are multiplexed, Interleave, use only the maximum Lmax slot area of the memory circuit, and continuously output one selected transport stream by speed conversion using only the minimum necessary memory area An object is to provide an error correction circuit.
[0129]
In the present invention, in a transmission method in which transmission is performed in a transmission format in which a plurality of MPEG transport streams are multiplexed, the maximum number of slots per frame occupied by one type of transport stream is Lmax, and K is 2 or more. , An interleave is performed, the area of only the maximum (Lmax × K) slots of the memory circuit is used, and no more than K types of transport streams selected by the minimum necessary memory area. It is an object of the present invention to provide an error correction circuit that performs speed conversion and outputs continuously.
[0130]
Further, the invention of the present application relates to a transmission method in which transmission is performed in a transmission format in which a plurality of MPEG transport streams are multiplexed, and the selected J types of transport streams are L1, L2,. Assuming that the Lj slot is occupied, de-interleaving is performed, and J types of transport streams are continuously transmitted in parallel at the transmission formats L1 / M, L2 / M, ..., Lj / M. It is an object of the present invention to provide an error correction circuit that outputs the signal.
[0131]
  And claims4-6An object of the described invention is to realize a signal processing method for realizing the function of the error correction circuit according to claims 1 to 9, respectively.
[0132]
[Means for Solving the Problems]
  The invention of the present application is an error correction circuit for Viterbi decoding a data sequence transmitted by convolutional encoding including a fixed symbol sequence, and for each interval of the fixed symbol sequence, each symbol is obtained by the convolutional encoding. A Viterbi decoder control circuit that generates a symbol coordinate conversion signal indicating a section to be changed by determining whether or not to change to the obtained code point, and the symbol coordinate conversion signal is generated for the section of the fixed symbol sequence The input symbol sequence of the section that has been changed is output to the code point, and the input symbol series of the section in which the symbol coordinate conversion signal is not generated is output without being changed. An input symbol conversion circuit that outputs without changing the symbol series, and each symbol output from the input symbol conversion circuit Those comprising a Viterbi decoder for performing Viterbi decoding, the and.
[0133]
  Here, the data sequence includes symbols of a plurality of modulation schemes and a plurality of coding rates, and includes a case where a fixed symbol sequence is included between the symbols at which the modulation scheme and the coding rate are switched, and the different modulation sequences The symbols of the system and the coding rate are continuously convolutionally encoded and transmitted, and the Viterbi decoder modulates the symbols used for transmission for each symbol output from the input symbol conversion circuit. Viterbi decoding of each symbol may be performed using a metric based on the scheme and coding rate.
[0134]
  Here, the data sequence further includes transmission control information regarding a modulation scheme and a coding rate of each symbol, and the Viterbi decoder includes the modulation scheme and the encoding of each symbol included in the transmission control information. Based on the rate, Viterbi decoding of the symbol may be performed.
[0135]
  The invention of the present application is an error correction method for Viterbi decoding of a data sequence transmitted by convolutional coding including a fixed symbol sequence, and for each interval of the fixed symbol sequence, each symbol is obtained by the convolutional coding. Viterbi decoding control processing for determining whether or not to change to the obtained code point and generating a symbol coordinate conversion signal indicating a section to be changed, and for the section of the fixed symbol sequence, the symbol coordinate conversion signal is generated The input symbol sequence in the interval is changed to the code point and output, the input symbol sequence in the interval where the symbol coordinate conversion signal is not generated is output without being changed, and the input symbols other than the fixed symbol sequence interval are input symbols. Input symbol conversion processing that outputs without changing the sequence, and for each symbol output from the Viterbi decoding control processing A Viterbi decoding process for performing Viterbi decoding, and has a.
[0136]
  Here, the data sequence includes symbols of a plurality of modulation schemes and a plurality of coding rates, and includes a case where a fixed symbol sequence is included between the symbols at which the modulation scheme and the coding rate are switched, and the different modulation sequences The symbols of the system and the coding rate are continuously convolutionally encoded and transmitted, and the Viterbi decoding process uses the modulation used for transmission for each symbol output from the input symbol conversion process. Viterbi decoding of each symbol may be performed using a metric based on the scheme and coding rate.
[0137]
  Here, the data series further includes transmission control information regarding a modulation scheme and a coding rate of each symbol, and the Viterbi decoding process includes the modulation scheme and the encoding of each symbol included in the transmission control information. Based on the rate, Viterbi decoding of the symbol may be performed.
[0150]
DETAILED DESCRIPTION OF THE INVENTION
(Embodiment 1)
The error correction circuit according to the first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing the configuration of the error correction circuit 101 in this embodiment. In the error correction circuit 101 shown in FIG. 1, the block indicated by a thick solid line is different from the conventional example, and the Viterbi decoder controlled by a switching control signal is used instead of the Viterbi decoder 200002 of the error correction circuit 20001 shown in FIG. And a Viterbi decoder control circuit 103 for generating a switching control signal is added. The switching control signal is a signal for switching a symbol for determining the minimum path metric in the path memory when Viterbi decoded data is output when switching the modulation method and coding rate. The other blocks, that is, the high / low hierarchy selection signal generation circuit 20003 to the channel selection circuit 20011, are the same as those shown in FIG.
[0151]
Each block of the error correction circuit 101 configured as described above and its operation will be described below. However, since the operation after the output of the Viterbi decoder 102 is the same as that of the conventional example, the description thereof is omitted.
[0152]
FIG. 2 is a block diagram showing the configuration of the Viterbi decoder 102 of the present embodiment, and also shows the Viterbi decoder control circuit 103. A block different from the conventional example is indicated by a thick solid line, but such an illustration method is adopted in all the block diagrams described below. The Viterbi decoder 102 shown in FIG. 2 includes a de-punctured S / P circuit 20061 and a Viterbi decoding circuit 104 indicated by a dotted line portion. The Viterbi decoding circuit 104 includes a branch metric calculation circuit 20018, an ACS circuit 105, a path metric memory 20020, and a path memory 20021. The Viterbi decoder 102 of the present embodiment differs from the conventional Viterbi decoder 20002 shown in FIG. 100 only in the internal configuration of the ACS circuit 105.
[0153]
The Viterbi decoding control method of this embodiment at the time of switching the transmission mode will be described with respect to the problem to be solved of the invention described with reference to FIG. FIG. 3 is a trellis diagram showing the state of the path memory 200021 (path memory length = J) in the Viterbi decoder 102 when the transmission mode is switched. FIG. 3A is a trellis diagram at the time when up to the final symbol of the transmission mode A is input to the path memory 20001. FIG. 3B is a trellis diagram when the first symbol of the next transmission mode B is input to the path memory 20001. FIG. 3C is a trellis diagram at the time when up to the next (J-2) symbol of the transmission mode B is input to the path memory 20001.
[0154]
As shown in FIG. 1, in the error correction circuit 101 of the present embodiment, the transmission mode / slot information of FIG. 82 decoded by the transmission control information decoding circuit 20010 is output to the Viterbi decoder control circuit 103. The Viterbi decoder control circuit 103 recognizes a transmission mode switching symbol based on the input transmission mode / slot information. The Viterbi decoder control circuit 103 starts the transmission mode B (J-1) symbols in FIG. 3C from the point in time until the last symbol in the transmission mode A in FIG. A switching control signal is generated and output to the ACS circuit 105 until it is input to the memory 2201.
[0155]
The ACS circuit 105 controls the path metric memory 20020 and the path memory 20001 as follows according to the switching control signal output from the Viterbi decoder control circuit 103. That is, as shown in FIG. 3 (a), when the symbols up to the final symbol of the transmission mode A are input to the path memory 20021, the latest symbols input to the path memory 20021, that is, the path memory, as in normal Viterbi decoding. Of all the states of the Jth symbol in 20021, the state having the smallest path metric is determined. The surviving path input in this state is returned to (J-1) symbols before, and the first symbol in the corresponding path memory 200021 is output as Viterbi decoded symbol data.
[0156]
Next, as shown in FIG. 3B, at the time when the first symbol of the transmission mode B is input to the path memory 200021, the branch is set to one symbol in order to perform the normal ACS operation and generate the latest trellis diagram. Stretch. However, the state determined as the minimum path metric at the time of FIG. 3A, that is, the surviving paths input to the (J-1) th symbol in the path memory 200021 are the (J-2) symbols. Going back, the first symbol in the corresponding path memory 20001 is output as Viterbi decoded symbol data.
[0157]
Hereinafter, the period in which the transmission mode A non-output data remains in the path memory 20001 returns to the front of the surviving path that is input in the state determined as the minimum path metric in the final symbol of the transmission mode A. The first symbol in the path memory 20001 to be output is output as Viterbi decoded symbol data.
[0158]
FIG. 3C shows a trellis diagram at the time point when the (J-2) symbol of the transmission mode B is further input to the path memory 200021 than in FIG. At this time, the final symbol of the transmission mode A corresponds to the first symbol in the path memory 20001 and Viterbi decoded data corresponding to the state determined as the minimum path metric is output from the path memory 20001.
[0159]
When the next symbol of the transmission mode B is further input to the path memory 20021 from FIG. 3C, all the data in the path memory 200021 are symbols of the transmission mode B, so the normal Viterbi decoding output method is resumed. To do. A state having the smallest path metric is determined among all the states of the latest symbol input to the path memory 20001, that is, the Jth symbol in the path memory 20001. The surviving path input in this state is returned to (J-1) symbols before, and the first symbol in the corresponding path memory 200021 is output as Viterbi decoded symbol data. Further, the Viterbi decoder 102 performs the same operation as the Viterbi decoder 20002 shown in the conventional example except for the control at the time of switching the transmission mode as described above, and outputs Viterbi decoded data.
[0160]
With the configuration described above, the error correction circuit 101 according to the present embodiment completely cuts off the influence of the transmission mode B after the mode switching, and before the mode switching remaining in the path memory 20001 when the transmission mode is switched. Transmission mode A Viterbi decoded data can be output.
[0161]
Further, in the present embodiment, the Viterbi decoder control circuit 103 generates a switching control signal as shown below, and the ACS circuit 105 receives the switching control signal output from the Viterbi decoder control circuit 103 as shown in FIG. In this way, the path metric memory 20020 and the path memory 200021 may be controlled. In this case, the Viterbi decoder control circuit 103 in FIG. 1 recognizes a transmission mode switching symbol based on the transmission mode / slot information output from the transmission control information decoding circuit 20010. As shown in FIG. 4A, the switching control signal is generated and output to the ACS circuit 105 only when the last symbol of the transmission mode A is input to the path memory 20001.
[0162]
As shown in FIG. 4A, at the time when the final symbol of the transmission mode A is input to the path memory 20001, the ACS circuit 105 is the same as the normal Viterbi decoding, and the latest symbol input to the path memory 20001 That is, the state having the minimum path metric is determined among all the states of the Jth symbol in the path memory 20001. Then, the path metric memory 20020 and the path memory 20001 are controlled so that only the state is valid and all other states are invalid.
[0163]
Other than this, decoding similar to the Viterbi decoding shown in the conventional example is performed. The state having the smallest path metric is determined among all the states of the latest input symbol, that is, the Jth symbol in the path memory 20001. The surviving path input in this state is returned to (J-1) symbols before, and the first symbol in the corresponding path memory 200021 is output as Viterbi decoded symbol data.
[0164]
With the configuration described above, only one state having the minimum path metric is valid in the trellis diagram shown in FIGS. 4A to 4C for the final symbol of the transmission mode A before the transmission mode switching. Therefore, the error correction circuit 101 according to the present embodiment completely cuts off the influence of the transmission mode B after the mode switching, and the Viterbi of the transmission mode A before the mode switching remaining in the path memory 200021 at the time of the transmission mode switching. Decoded data can be output.
[0165]
It is assumed that the Viterbi decoder control circuit 103 generates the switching control signal from FIGS. 3A to 3C or at the time of FIG. 4A. However, the switching control signal may be generated only when the modulation multi-level number after transmission mode switching is larger than that before transmission mode switching, or when the modulation multi-level number is the same and the coding rate is large. For example, in the transmission frame shown in FIG. 89, TMCC (BPSK: r = 1/2) → next transmission mode (TC-8PSK: r = 2/3, or QPSK: r = 3/4, or QPSK: r) = 1/2) Only when the transmission mode is switched, the Viterbi decoder control circuit 103 may generate the switching control signal. However, the case of TMCC (BPSK: r = 1/2) → BPSK (r = 1/2) is excluded.
[0166]
By the switching control signal generated by the Viterbi decoder control circuit 103, the transmission mode A before the transmission mode switching is terminated and decoded at the last symbol as shown in FIG. However, for example, when the transmission mode of the main signal TC-8PSK (r = 2/3) → QPSK (r = 3/4) is switched, QPSK (following the last symbol of TC-8PSK (r = 2/3)) The symbol of r = 3/4) has a code point distance larger than the code point distance of TC-8PSK (r = 2/3) as shown in FIG. Therefore, if normal Viterbi decoding is performed without performing termination after the first symbol of QPSK (r = 3/4), a more probable branch metric that QPSK (r = 3/4) has is generated, and termination is performed. It can be expected that the BER corresponding to (J-1) symbols of TC-8PSK (r = 2/3) remaining in the path memory 20021 is reduced as compared with the case where the above is performed.
[0167]
As shown in FIG. 87, a fixed symbol sequence of 2 bytes before and after TMCC (BPSK: r = 1/2) and 20 symbols at the input of the Viterbi decoder 102 is a TAB signal (w1, w2, w3). ). Therefore, the Viterbi decoder control circuit 103 may be configured not to generate a switching control signal at the time of transmission mode switching before and after TMCC (BPSK: r = 1/2). In this case, a Viterbi decoding control method using the property of a fixed symbol sequence can be considered. This will be described in Embodiments 2 and 3.
[0168]
(Embodiment 2)
An error correction circuit according to Embodiment 2 of the present invention will be described with reference to the drawings. FIG. 5 is a block diagram showing the configuration of the error correction circuit 201 in this embodiment. In the error correction circuit 201 shown in FIG. 5, a block indicated by a thick solid line is different from the conventional example, and instead of the Viterbi decoder 200002 of the error correction circuit 20001 shown in FIG. 98, a Viterbi decoder controlled by a definite state signal. 202 is provided, and a Viterbi decoder control circuit 203 for generating a definite state signal is added. The definite state signal is a signal indicating a period during which the state of the convolutional coder is fixed for a fixed symbol sequence. The other blocks, that is, the high / low hierarchy selection signal generation circuit 20003 to the channel selection circuit 20011, are the same as those shown in FIG.
[0169]
Each block of the error correction circuit 201 configured as described above and its operation will be described. However, since the operation after the output of the Viterbi decoder 202 is as shown in the conventional example, the description is omitted.
[0170]
FIG. 6 is a block diagram showing the configuration of the Viterbi decoder 202 of the present embodiment, and also shows the Viterbi decoder control circuit 203. The Viterbi decoder 202 includes a de-punctured S / P circuit 20061 and a Viterbi decoding circuit 204 indicated by a dotted line portion. The Viterbi decoding circuit 204 includes a branch metric calculation circuit 20018, an ACS circuit 205, a path metric memory 20020, and a path memory 20021. The Viterbi decoder 202 of the present embodiment is different from the Viterbi decoder 20002 of the conventional example shown in FIG. 100 only in the internal configuration of the ACS circuit 205.
[0171]
118, the Viterbi decoding control according to the present embodiment at the time of switching the transmission mode, in particular, the control method using the property of the fixed symbol sequence of the TAB signal will be described below. To do. FIG. 7 is a trellis diagram illustrating a state of the path memory 200021 (path memory length = J) in the Viterbi decoder 202 in the transmission mode switching, for example, TMCC (BPSK: r = 1/2) → transmission mode B.
[0172]
In particular, FIG. 7A shows the state of the convolution circuit 10014 in the TAB signal 32 symbols after TMCC (BPSK: r = 1/2), for example, w2 = xxx0B677h or w3 = xxxF4988h shown in FIGS. FIG. 10 is a trellis diagram at the time when up to the first symbol of 20 symbols in which is determined is input to the path memory 20001; Of the above TAB signals, 20 symbols for determining the state of the convolution circuit 10014 correspond to 10 symbols after the S / P conversion by the de-punctured S / P circuit 20061.
[0173]
FIG. 7B is a trellis diagram when the next symbol (after S / P conversion) of the rear TAB signal is input to the path memory 20001. Further, FIG. 7C shows the time when the first (J-10) symbol of the transmission mode B is input to the path memory 20001 following the remaining symbols (8 symbols after S / P conversion) of the rear TAB signal. It is a trellis diagram.
[0174]
In the error correction circuit 201 of this embodiment, the transmission mode / slot information decoded by the transmission control information decoding circuit 20010 is output to the Viterbi decoder control circuit 203 as in the first embodiment.
[0175]
The Viterbi decoder control circuit 203 recognizes a TAB signal (w1, w2, w3) that is a fixed sequence symbol based on the transmission mode / slot information output from the transmission control information decoding circuit 20010. As shown in FIG. 7A, the 10th symbol of each TAB signal is input to the path memory 20021 from the time when the first symbol of each TAB signal 10 symbols after S / P conversion is input to the path memory 20021. Until this time, a definite state signal is generated and output to the ACS circuit 205.
[0176]
The ACS circuit 205 in FIG. 6 controls the path metric memory 20020 and the path memory 20001 as follows according to the definite state signal output from the Viterbi decoder control circuit 203. That is, 20 symbols in which the state of the convolution circuit 10014 is determined among w2 = xxx0B677h or w3 = xxxF4988h which are 32 symbols of the TAB signal after one symbol before TMCC (BPSK: r = 1/2) in FIG. Up to the time when one symbol before is input to the path memory 20021, the ACS circuit 205 is the latest symbol input to the path memory 20021, that is, the J-th symbol in the path memory 20021, as in normal Viterbi decoding. The state having the smallest path metric among all the states is determined. Then, the surviving path input in this state is returned to (J-1) symbols before, and the first symbol in the corresponding path memory 200021 is output as Viterbi decoded symbol data.
[0177]
Next, when the first symbol of 20 symbols in the back TAB signal (w2 or w3) in which the state of the convolution circuit 10014 is determined is input to the path memory 200021, only the determined one state is validated. The path metric memory 20020 and the path memory 20001 are controlled so as to invalidate all the states.
[0178]
As shown in FIG. 7B, at the time when the next symbol of the rear TAB signal (w2 or w3) is input to the path memory 20021, only the determined one state is made valid and all other states are made invalid. Thus, the path metric memory 20020 and the path memory 20001 are controlled. Similar control is performed until the remaining symbols of the rear TAB signal are input.
[0179]
Next, when the first symbol of transmission mode B is input, decoding similar to the Viterbi decoding shown in the conventional example is performed. The state having the smallest path metric is determined among all the states of the latest input symbol, that is, the Jth symbol in the path memory 20001. The surviving path input in that state is returned by (J-1) symbols, and the first symbol in the corresponding path memory 200021 is output as Viterbi decoded symbol data. FIG. 7C shows a point in time up to the first (J-10) symbol in the transmission mode B is inputted to the path memory 20001.
[0180]
The above is the Viterbi decoding control method using the property of the fixed symbol sequence in the rear TAB signal (w2 or w3), but the same control can be performed for the front TAB signal (w1).
[0181]
The Viterbi decoder 202 operates in the same manner as the Viterbi decoder 20002 shown in the conventional example except when the transmission mode is switched as described above, that is, except for the control of TMCC (BPSK: r = 1/2) → transmission mode B. And Viterbi decoded data is output.
[0182]
With the configuration described above, Viterbi decoding control is performed using the property of the fixed symbol sequence in the TAB signal (w2 or w3) after the TMCC (BPSK: r = 1/2) before switching the transmission mode. Therefore, the error correction circuit 201 of the present embodiment completely blocks the influence of the transmission mode B after the mode switching, and remains before the mode switching TMCC (BPSK: r) remaining in the path memory 200021 when the transmission mode is switched. = 1/2) Viterbi decoded data can be output.
[0183]
For the fixed symbol series 20 symbols (10 symbols after S / P conversion) of the rear TAB signal (w2 or w3), correct Viterbi decoded data is always selected by the above control method. As a result, as shown in FIG. 7A, when the first symbol of the rear TAB signal (w2 or w3) is input to the path memory 200021, TMCC (BPSK: r = 1/1 /) remaining in the path memory. 2) It is possible to reduce the error rate of (J-1) symbols.
[0184]
Also, the transmission mode TC-8PSK (r = r =) before mode switching of TMCC (BPSK: r = 1/2) is also performed on the fixed symbol sequence 20 symbols of the previous TAB signal (w1) by performing similar Viterbi decoding control. 2/3) or QPSK (r = 3/4, 1/2) or BPSK (r = 1/2) can be blocked.
[0185]
As described above, the error correction circuit 201 according to the present embodiment has 20 symbols each of fixed symbol sequences of the previous TAB signal (w1) and the subsequent TAB signal (w2 or w3) (10 symbols after S / P conversion). By performing the Viterbi decoding control method using the above, the real symbol data 128 symbols (64 symbols after S / P conversion) of TMCC (BPSK: r = 1/2) shown in FIG. It is possible to completely block the influence of symbols in the transmission mode and to bring out the error correction capability of convolutional coding inherent in BPSK (r = 1/2).
[0186]
In the present embodiment, the Viterbi decoder control circuit 203 performs the first operation on each TAB signal (w1, w2, w3) 20 symbols (10 symbols after S / P conversion) as shown in FIG. The ACS circuit generates a definite state signal from the time when a symbol is input to the path memory 20001 until the time when the 10th symbol (the final symbol after S / P conversion) of each TAB signal is input to the path memory 20001 The output to 205 is configured. Instead, the Viterbi decoder control circuit 203 generates a definite state signal only when the first symbol of each TAB signal 20 symbols (10 symbols after S / P conversion) is input to the path memory 200021, for example. A configuration for outputting to the ACS circuit 205 may be adopted. By adopting this configuration, the control of the Viterbi decoder control circuit 203 and the ACS circuit 205 can be simplified. For the first symbol (the final symbol after S / P conversion) of each TAB signal, only one determined state is valid and all other states are invalid in the trellis diagram shown in FIG. It is possible to block the influence of symbols in the transmission mode at least before and after TMCC (BPSK: r = 1/2).
[0187]
In the above description, the Viterbi decoder control circuit 203 generates a definite state signal and outputs it to the ACS circuit 205 only when, for example, the first symbol of each TAB signal 20 symbol is input to the path memory 200021. However, as shown in FIGS. 7A to 7C, after the S / P conversion, the symbol period for generating the definite state signal can be arbitrarily selected between 1 symbol and a maximum of 10 symbols, Which symbol to select is also arbitrary.
[0188]
(Embodiment 3)
An error correction circuit according to Embodiment 3 of the present invention will be described with reference to the drawings. FIG. 8 is a block diagram showing the configuration of the error correction circuit 301 in this embodiment. In the error correction circuit 301 shown in FIG. 8, the block indicated by a thick solid line is different from the conventional example, and the Viterbi decoder 302 controlled by a fixed branch signal is used instead of the Viterbi decoder 200002 of the error correction circuit 20001 in FIG. And a Viterbi decoder control circuit 303 for generating a fixed branch signal is added. A fixed branch signal is a signal that identifies a branch in a state transition of a trellis diagram for a fixed symbol sequence. The other blocks, that is, the high / low hierarchy selection signal generation circuit 20003 to the channel selection circuit 20011, are the same as those shown in FIG.
[0189]
Each block of the error correction circuit 301 configured as described above and its operation will be described. However, since the operation after the output of the Viterbi decoder 302 is as shown in the conventional example, the description is omitted.
[0190]
FIG. 9 is a block diagram showing the configuration of the Viterbi decoder 302 of the present embodiment, and also shows the Viterbi decoder control circuit 303. The Viterbi decoder 302 includes a de-punctured S / P circuit 20061 and a Viterbi decoding circuit 304 indicated by a dotted line portion. The Viterbi decoding circuit 304 includes a branch metric calculation circuit 20018, an ACS circuit 305, a path metric memory 20020, and a path memory 20021. The Viterbi decoder 302 of the present embodiment is different from the conventional Viterbi decoder 20002 of FIG. 100 only in the internal configuration of the ACS circuit 305.
[0191]
118, the Viterbi decoding control method of the present embodiment at the time of switching the transmission mode, in particular, the control method using the property of the fixed symbol sequence of the TAB signal will be described below. To do.
[0192]
FIG. 10 is a trellis diagram illustrating a branch output method in Viterbi decoding. Here, a case where the Viterbi decoding symbol is 1 symbol = 1 bit QPSK (r = 3/4, 1/2) or BPSK (r = 1/2) is shown. FIG. 10A is a trellis diagram showing a branch output method in conventional Viterbi decoding. At time t, two branches corresponding to the decoded estimated symbols “1” and “0” are output from each state. As shown in FIG. 10A, at time (t + 1), there are two branches that are input to the state S, and the Viterbi decoder 20002 shown in the conventional example has a branch (thick line) having the smallest path metric. As a survival path.
[0193]
On the other hand, FIG. 10B is a trellis diagram showing a branch output method in the Viterbi decoding of this embodiment for the TAB signal. For example, when the rear TAB signal (w2 = xxx0B677h, decoded data W2 = A340h) is input to the Viterbi decoder 302 in FIG. 9, the decoded estimated symbols are “1” for a total of 16 decoded estimated symbols. Or “0” is known. For example, the first symbol = “1”. Therefore, as shown in FIG. 10B, for the first symbol of the rear TAB signal (w2), for example, only one branch corresponding to the decoded estimated symbol “1” is output from each state at time t. At time (t + 1), only one branch is input to the state S, and the survival path is automatically determined as shown by the thick line in FIG.
[0194]
Comparing FIG. 10 (a) and FIG. 10 (b), in FIG. 10 (b), only one branch from each state, for example, a branch corresponding to decoded estimation symbol = “1” is output in the TAB signal section. Therefore, the branch input to each state at time (t + 1) is a branch corresponding to the decoded estimated symbol = “1”, and it automatically determines the survival path. Therefore, an erroneous sequence in the TAB signal section is not made a surviving path, the influence of the transmission mode B following TMCC (BPSK: r = 1/2) is cut off, and remains in the path memory 200021 when the transmission mode is switched. TMCC Viterbi decoded data can be output. On the other hand, in FIG. 10A, the property of the fixed symbol sequence that the TAB signal has is not used, and there are two branches that are input to each state at time (t + 1), and the branch corresponding to the wrong decoded estimated symbol. May be selected as the survival path.
[0195]
Here, the Viterbi decoding control method in the TAB signal section (fixed sequence section) shown in FIG. In the error correction circuit 301 of FIG. 8, the transmission mode / slot information of FIG. 82 decoded by the transmission control information decoding circuit 20010 is output to the Viterbi decoder control circuit 303 as in the first embodiment. The Viterbi decoder control circuit 303 recognizes fixed sequence symbols (TAB signals: w1, w2, w3) based on the transmission mode / slot information. A fixed branch signal is generated and output to the ACS circuit 305 from the time when the first symbol of each TAB signal 16 symbols is input to the path memory 20001 to the time when the 16th symbol of each TAB signal is input to the path memory 20001. .
[0196]
The ACS circuit 305 outputs only one branch corresponding to the fixed sequence = “1” or “0” from each state of the trellis diagram by the fixed branch signal output from the Viterbi decoder control circuit 303. The path metric memory 20020 and the path memory 20001 are controlled.
[0197]
The Viterbi decoder 302 operates in the same manner as the Viterbi decoder 20002 shown in the conventional example except when the transmission mode is switched as described above, that is, TMCC (BPSK: r = 1/2) → transmission mode B is controlled. To output Viterbi decoded data.
[0198]
With the configuration described above, Viterbi decoding control is performed using the property of the fixed symbol sequence of the TAB signal (w2, w3) after the TMCC (BPSK: r = 1/2) before switching the transmission mode. Therefore, the error correction circuit 301 of the present embodiment cuts off the influence of the transmission mode B after the mode switching, and remains before the mode switching TMCC (BPSK: r = 1) remaining in the path memory 20021 when the transmission mode is switched. / 2) Viterbi decoded data can be output.
[0199]
As a result, assuming that the path memory length = J, the TMCC remaining in the path memory (BPSK: r = 1/2) at the time when the first symbol of the rear TAB signal (w2, w3) is input to the path memory 20001. ) (J-1) It is possible to reduce the error rate of symbols. Further, the same Viterbi decoding control is performed for the fixed symbol sequence 16 symbols of the previous TAB signal (w1), so that the transmission mode before the mode switching of TMCC (BPSK: r = 1/2), that is, TC-8PSK ( The influence of r = 2/3) or QPSK (r = 3/4, 1/2) or BPSK (r = 1/2) can be blocked.
[0200]
As described above, the error correction circuit 301 according to the present embodiment performs the Viterbi decoding control method using 16 symbols each of the fixed symbol sequences of the previous TAB signal (w1) and the subsequent TAB signal (w2, w3). Thus, with respect to 128 symbols of actual symbol data of TMCC (BPSK: r = 1/2) as shown in FIG. 108 (a) (64 symbols after S / P conversion), the influence of the symbols in the preceding and subsequent transmission modes is affected. The error correction capability of the convolutional coding inherent in BPSK (r = 1/2) can be extracted.
[0201]
(Embodiment 4)
An error correction circuit according to Embodiment 4 of the present invention will be described with reference to the drawings. FIG. 11 is a block diagram showing the configuration of the error correction circuit 401 in this embodiment. In the error correction circuit 401 shown in FIG. 11, the block indicated by a thick solid line is different from the conventional example, and instead of the Viterbi decoder 200002 of the error correction circuit 20001 in FIG. 98, a Viterbi decoder 402 controlled by a state reduction signal. And a Viterbi decoder control circuit 403 for generating a state reduction signal is added. A state reduction signal is a signal that reduces the number of states in a trellis diagram for a fixed symbol sequence. The other blocks, that is, the high / low hierarchy selection signal generation circuit 20003 to the channel selection circuit 20011, are the same as those shown in FIG.
[0202]
Each block of the error correction circuit 401 configured as described above and its operation will be described. However, since the operation after the output of the Viterbi decoder 402 is as shown in the conventional example, the description thereof is omitted.
[0203]
FIG. 12 is a block diagram showing the configuration of the Viterbi decoder 402 of this embodiment, and the Viterbi decoder control circuit 403 is also shown. The Viterbi decoder 402 includes a de-punctured S / P circuit 20061 and a Viterbi decoding circuit 404 indicated by a dotted line portion. The Viterbi decoding circuit 404 includes a branch metric calculation circuit 20018, an ACS circuit 405, a path metric memory 20020, and a path memory 20021. The Viterbi decoder 402 of this embodiment is different from the Viterbi decoder 20002 in the conventional example only in the internal configuration of the ACS circuit 405.
[0204]
With respect to the problem to be solved of the invention described with reference to FIG. 118, a Viterbi decoding control method according to the present embodiment at the time of transmission mode switching, particularly a control method using the property of a fixed symbol sequence of a TAB signal will be described. FIG. 13 is an explanatory diagram showing a trellis diagram state reduction method according to the present embodiment. In FIG. 91, each square indicates each register of the convolution circuit 10014 shown in FIG. 91. As an example, the rear TAB signal (w2 = xxx0B677h, W2 = A340h) is input to each register.
[0205]
In FIG. 13, the contents of all six registers of the convolution circuit 10014 are indefinite until immediately before the 16 symbols of the back TAB signal w2 are input to the Viterbi decoding circuit 404. Therefore, the number of states in the trellis diagram is as shown in FIG. As shown in a), it is 64. When the first symbol of w2 is input to the Viterbi decoding circuit 404, the content of the first register is determined to be “1”, so the number of states is reduced to 32 as shown in FIG. Next, when the second symbol of w2 is input to the Viterbi decoding circuit 404, the contents of the first two registers are determined to be “01”, so the number of states is reduced to 16 as shown in FIG. The
[0206]
Thereafter, the number of states is halved every time one symbol is input to the Viterbi decoding circuit 404. When up to the sixth symbol of w2 is input to the Viterbi decoding circuit 404, the contents of all six registers are “000101”. Therefore, it is determined to be 1 state as shown in FIG. Thereafter, until the 16th symbol of w2 is input, only the determined one state is valid, and the Viterbi decoding circuit 404 performs Viterbi decoding.
[0207]
By the way, in the second embodiment, Viterbi decoding is performed with only the determined one state valid for only the 10 symbols after w2, as shown in FIG. In contrast, in the present embodiment, for example, only one state in which 10 symbols after w2 are determined is valid, and the number of states is reduced by half each time 6 symbols are input to Viterbi decoding circuit 404 one symbol at a time. I am letting. Therefore, the Viterbi decoding control at the time of switching the transmission mode is performed for all 16 symbols of the TAB signal (after S / P conversion) using the characteristics of the fixed sequence.
[0208]
Here, a method for realizing Viterbi decoding control in the TAB signal section (fixed sequence section) shown in FIG. 13 will be described. In error correction circuit 401 of the present embodiment, transmission mode / slot information decoded by transmission control information decoding circuit 20010 is output to Viterbi decoder control circuit 403 as in the first embodiment. The Viterbi decoder control circuit 403 recognizes fixed sequence symbols (TAB signals: w1, w2, w3) based on the transmission mode / slot information. A state reduction signal is generated and output to the ACS circuit 405 from the time when the first symbol of each TAB signal 16 symbols is input to the path memory 20001 to the time when the 16th symbol of each TAB signal is input to the path memory 20021. To do.
[0209]
The ACS circuit 405 halves the number of states one symbol at a time for each of the first six symbols of each TAB signal by the state reduction signal output from the Viterbi decoder control circuit 403 and determines the subsequent 10 symbols. The path metric memory 20020 and the path memory 200021 are controlled so that only one state is valid. Further, the Viterbi decoder 402 performs the same operation as the Viterbi decoder 20002 of the conventional example except when controlling the transmission mode as described above, that is, TMCC (BPSK: r = 1/2) → transmission mode B. To output Viterbi decoded data.
[0210]
With the configuration described above, Viterbi decoding control is performed using the property of the fixed symbol sequence of the TAB signal (w2, w3) after the TMCC (BPSK: r = 1/2) before switching the transmission mode. Therefore, the error correction circuit 401 according to the present embodiment cuts off the influence of the transmission mode B after the mode switching, and remains before the mode switching TMCC (BPSK: r = 1) remaining in the path memory 200021 when the transmission mode is switched. / 2) Viterbi decoded data can be output.
[0211]
As a result, the TMCC (BPSK: r = 1/2) (J-1) symbols remaining in the path memory at the time when the first symbol of the rear TAB signal (w2, w3) is input to the path memory 200021 It is possible to reduce the error rate. Further, the same Viterbi decoding control is performed for the fixed symbol sequence 16 symbols of the previous TAB signal (w1), so that the transmission mode before the mode switching of TMCC (BPSK: r = 1/2), that is, TC-8PSK ( The influence of r = 2/3) or QPSK (r = 3/4, 1/2) or BPSK (r = 1/2) can be blocked.
[0212]
As described above, the error correction circuit 401 according to the present embodiment uses 16 symbols (after S / P conversion) of the fixed symbol series of the previous TAB signal (w1) and the subsequent TAB signal (w2, w3). By performing the Viterbi decoding control method, for the TMCC (BPSK: r = 1/2) real symbol data 128 symbols shown in FIG. 108 (a) (64 symbols after S / P conversion), the preceding and following transmission modes Thus, the error correction capability of convolutional coding inherent in BPSK (r = 1/2) can be derived.
[0213]
Further, as shown in FIG. 13, the number of states is reduced by half each time the first six symbols are input to the path memory 20001 one symbol at a time. Therefore, the Viterbi decoding control at the time of transmission mode switching is performed for all 16 symbols of the TAB signal using the characteristics of the fixed sequence. Compared to the second and third embodiments, TMCC (BPSK: r = 1 / 2), the error rate of the real symbol data can be further reduced.
[0214]
(Embodiment 5)
An error correction circuit according to Embodiment 5 of the present invention will be described with reference to the drawings. FIG. 14 is a block diagram showing a configuration of the error correction circuit 501 in the present embodiment. In this error correction circuit 501, the block indicated by a thick solid line is different from the conventional example, and for the error correction circuit 20001 shown in FIG. 98, a Viterbi decoder control circuit 503 that generates a symbol coordinate conversion signal, and a symbol coordinate conversion It is characterized in that an input symbol conversion circuit 506 controlled by a signal is added. The symbol coordinate conversion signal is a signal converted into demodulated I / Q data corresponding to a fixed symbol. The other blocks, that is, the Viterbi decoder 20002 and the high / low hierarchy selection signal generation circuit 20003 to the channel selection circuit 20011, are the same as those shown in FIG.
[0215]
Each block of the error correction circuit 501 configured as described above and its operation will be described. However, since the operation after the output of the Viterbi decoder 20002 is as shown in the conventional example, the description is omitted.
[0216]
FIG. 15 is a block diagram showing the configuration of the Viterbi decoder 20002 and the connection relationship between the Viterbi decoder 20002 and the Viterbi decoder control circuit 303 and the input symbol conversion circuit 506. The Viterbi decoder 20002 of this embodiment has the same configuration as that of the conventional Viterbi decoder shown in FIG.
[0217]
With respect to the problem to be solved of the invention described with reference to FIG. 118, the Viterbi decoding control method of the present embodiment at the time of switching the transmission mode, particularly a control method using the property of the fixed symbol sequence of the TAB signal will be described. In the error correction circuit 501 of this embodiment, the transmission mode / slot information decoded by the transmission control information decoding circuit 20010 is output to the Viterbi decoder control circuit 503 as in the first embodiment. The Viterbi decoder control circuit 503 recognizes a TAB signal (w1, w2, w3) that is a fixed sequence symbol based on the transmission mode / slot information. As shown in FIG. 87 or FIG. 108, the back 20 of the TAB signal 32 symbols (w2 = xxx0B677h or w3 = xxxF4988h) after TMCC (BPSK: r = 1/2) determines the state of the convolution circuit 10014. For a section in which a symbol is input to the input symbol conversion circuit 506, a symbol coordinate conversion signal is generated and output to the input symbol conversion circuit 506.
[0218]
The input symbol conversion circuit 506 converts the back 20 symbols whose state of the convolution circuit 10014 is determined into I / Q data of the code point according to the symbol coordinate conversion signal output from the Viterbi decoder control circuit 503, and the others Are input to the Viterbi decoder 20002 as I / Q data as they are.
[0219]
As shown in FIG. 87 or FIG. 108, the 20 symbols after the final TAB signal 32 symbols (w1 = xxxECD28h) of TMCC (BPSK: r = 1/2) are determined. The symbol conversion circuit 506 performs similar I / Q coordinate conversion.
[0220]
FIG. 16 shows how the input symbol conversion circuit 506 converts I / Q data. The input symbol conversion circuit 506 uses the I / Q coordinates of an input symbol output from a PSK demodulator (not shown) for the rear 20 symbols in the TAB signal where the state of the convolution circuit 10014 is determined, and the symbol is “0”. "Or" 1 "depending on whether the symbol is a fixed symbol, as shown in FIG. Viterbi decoder 20002 performs Viterbi decoding in the same manner as in the prior art, and outputs Viterbi decoded data to symbol / byte conversion circuit 20004.
[0221]
As described above, the I / Q coordinates whose code point and distance are 0 are input to the Viterbi decoder 20002 for the back 20 symbols in which the state of the convolution circuit 10014 is determined among the TAB signals. That is, in the trellis diagram of Viterbi decoding, for the 20 symbols after the final state of the convolution circuit 10014, the branch metric input to the correct one state of the converted code point is 0, and all other states are very high. A large branch metric is generated. In such a decoding method, it can be considered that control equivalent to the Viterbi decoding control method of the second embodiment shown in FIGS. 7A to 7C is performed. That is, the branch metric input to all other states is very large compared to the branch metric input to the determined one state (converted code point state). The minimum path metric is automatically determined.
[0222]
As described above, the error correction circuit 501 of the present embodiment performs the Viterbi decoding control method using 20 symbols each of the fixed symbol series of the previous TAB signal (w1) and the subsequent TAB signal (w2 or w3). Thus, with respect to the TMCC (BPSK: r = 1/2) real symbol data, that is, the 128 symbols shown in FIG. 108 (a), the influence of the symbols in the preceding and subsequent transmission modes is completely blocked, and BPSK (r = 1 / The error correction capability of the convolutional coding inherent in 2) can be extracted.
[0223]
In this embodiment, since the input symbol conversion circuit 506 is provided in the preceding stage of the Viterbi decoder 20002, the conventional Viterbi decoder can be used as it is for the Viterbi decoder 20002 of FIG.
[0224]
Functions of the error correction circuit 501 of the present embodiment by simulation
(Effect) was investigated. FIG. 17 is a configuration diagram of a transmission frame used in the simulation. FIG. 17A shows an input format to the input symbol conversion circuit 506, and TMCC is a signal before S / P conversion. FIG. 17B shows an input format to the path memory 20001. TMCC is a signal after S / P conversion. The path memory length was 64, and the main signal after TMCC was TC-8PSK (r = 2/3) 64 symbols only. With the main signal of 64 symbols, immediately before the first TMCC symbol is input, the path memory 200021 is filled with TC-8PSK (r = 2/3) 64 symbols.
[0225]
FIG. 18 shows a BER of a decoding result simulated under the above conditions. When C / N = −1 dB and the last symbol of the rear TAB signal (w2 or w3) is input to the path memory 20001, the BER for each symbol is calculated for the 64 symbols remaining in the path memory 200021. . The horizontal axis indicates 64 symbols remaining in the path memory 20001 and the vertical axis indicates BER. As is clear from this figure, the “with termination process” in the present embodiment improves the error rate of each symbol remaining in the path memory 20001 compared to the “no termination process” in the conventional example. I know that.
[0226]
(Embodiment 6)
An error correction circuit according to Embodiment 6 of the present invention will be described with reference to the drawings. FIG. 19 is a block diagram showing the configuration of the error correction circuit 601 in this embodiment. In the error correction circuit 601 shown in FIG. 19, the block indicated by a thick solid line is different from the conventional example. That is, instead of the Viterbi decoder 200002 of the error correction circuit 20001 in FIG. 98, a Viterbi decoder 102 controlled by a fixed branch signal and a definite state signal is provided, and a Viterbi decoder that generates a fixed branch signal and a definite state signal A feature is that a control circuit 603 is newly added. The other blocks, that is, the high / low hierarchy selection signal generation circuit 20003 to the channel selection circuit 20011, are the same as those shown in FIG.
[0227]
The operation of the error correction circuit 601 configured as described above will be described. However, since the operation after the output of the Viterbi decoder 602 is as shown in the conventional example, the description thereof is omitted.
[0228]
FIG. 20 is a block diagram showing the configuration of the Viterbi decoder 602, and also shows the Viterbi decoder control circuit 603. The Viterbi decoder 602 includes a de-punctured S / P circuit 20061 and a Viterbi decoding circuit 604 indicated by a dotted line portion. The Viterbi decoding circuit 604 includes a branch metric calculation circuit 20018, an ACS circuit 605, a path metric memory 20020, and a path memory 20021. The Viterbi decoder 602 according to the present embodiment is different from the Viterbi decoder 202 according to the second embodiment shown in FIG. 6 only in the internal configuration of the ACS circuit 605.
[0229]
With respect to the problem to be solved of the invention described with reference to FIG. 118, a Viterbi decoding control method according to the present embodiment at the time of switching the transmission mode, particularly a control method using the fixed symbol sequence property of the TAB signal will be described. In the error correction circuit 601 of the present embodiment, the transmission mode / slot information decoded by the transmission control information decoding circuit 20010 is output to the Viterbi decoder control circuit 603 as in the first embodiment. The Viterbi decoder control circuit 603 recognizes the TAB signal (w1, w2, w3) that is a fixed sequence symbol based on the transmission mode / slot information, as in the second embodiment. As shown in FIG. 7A, from the time when the first 10 symbols after each TAB signal are input to the path memory 20001 to the time when the 10th symbol of each TAB signal is input to the path memory 20001. A definite state signal is generated and output to the ACS circuit 605.
[0230]
As shown in FIGS. 7A to 7C, the ACS circuit 605 uses the definite state signal output from the Viterbi decoder control circuit 603 to store the path metric memory 20020 and the path memory 20001 in the same manner as in the second embodiment. Take control. Further, the Viterbi decoder control circuit 603 generates a fixed branch signal for a section in which the first 6 symbols of each TAB signal, that is, a signal until the convolution circuit 10014 is determined to be 1 state is input to the path memory 20001. Output to the ACS circuit 605.
[0231]
As shown in FIG. 10 (b), the ACS circuit 605 uses the fixed branch signal output from the Viterbi decoder control circuit 603 for the first six symbols of each TAB signal in the same way as in the third embodiment, in the path metric memory. 20020 and the path memory 20001 are controlled. The Viterbi decoder 602 operates in the same manner as the Viterbi decoder 20002 shown in the conventional example except when the transmission mode is switched as described above, that is, control of TMCC (BPSK: r = 1/2) → transmission mode B. To output Viterbi decoded data.
[0232]
With the configuration described above, Viterbi using the property of the fixed symbol sequence of the TAB signal (w1, w2 or w3) of the TMCC (BPSK: r = 1/2) before switching the transmission mode, as in the second embodiment. Decryption control is performed. Therefore, the error correction circuit 601 of the present embodiment completely blocks the influence of the transmission mode B after the mode switching, and the TMCC (BPSK: r before mode switching) remaining in the path memory 200021 when the transmission mode is switched. = 1/2) Viterbi decoded data can be output. In addition, the influence of the transmission mode before the mode switching of TMCC (BPSK: r = 1/2) can be completely blocked.
[0233]
Further, in the present embodiment, Viterbi decoding control is performed with a fixed branch signal for the first six symbols of each TAB signal. Therefore, the Viterbi decoding control at the time of switching the transmission mode is performed for all 16 symbols of the TAB signal using the property of the fixed sequence. Compared with the second embodiment, TMCC (BPSK: r = 1). / 2), the error rate of the real symbol data can be further reduced.
[0234]
(Embodiment 7)
An error correction circuit according to Embodiment 7 of the present invention will be described with reference to the drawings. FIG. 21 is a block diagram showing a configuration of the error correction circuit 701 in this embodiment. In the error correction circuit 701 shown in FIG. 21, the block indicated by a thick solid line is different from the conventional example, and instead of the Viterbi decoder 200002 of the error correction circuit 20001 in FIG. 98, a Viterbi decoder 702 controlled by a fixed branch signal. And a Viterbi decoder control circuit 703 for generating a fixed branch signal and a symbol coordinate conversion signal, and an input symbol conversion circuit 506 controlled by the symbol coordinate conversion signal are newly added. The other blocks, that is, the high / low hierarchy selection signal generation circuit 20003 to the channel selection circuit 20011, are the same as those shown in FIG.
[0235]
Each block of the error correction circuit 701 configured as described above and its operation will be described. However, since the operation after the output of the Viterbi decoder 702 is as shown in the conventional example, the description thereof is omitted.
[0236]
FIG. 22 is a block diagram showing the configuration of the Viterbi decoder 702, and shows the Viterbi decoder control circuit 703 and the input symbol conversion circuit 506 together. The Viterbi decoder 702 includes a de-punctured S / P circuit 20061 and a Viterbi decoding circuit 704 indicated by a dotted line portion. The Viterbi decoding circuit 704 includes a branch metric calculation circuit 20018, an ACS circuit 705, a path metric memory 20020, and a path memory 20001. The Viterbi decoder 702 of this embodiment is different from the Viterbi decoder 20002 of Embodiment 5 shown in FIG. 15 only in the internal configuration of the ACS circuit 705.
[0237]
With respect to the problem to be solved of the invention described with reference to FIG. 118, a Viterbi decoding control method according to the present embodiment at the time of transmission mode switching, particularly a control method using the property of a fixed symbol sequence of a TAB signal will be described. In the error correction circuit 701 of this embodiment, the transmission mode / slot information decoded by the transmission control information decoding circuit 20010 is output to the Viterbi decoder control circuit 703 as in the first embodiment. The Viterbi decoder control circuit 703 recognizes a TAB signal (w1, w2, w3) that is a fixed sequence symbol based on the transmission mode / slot information. As shown in FIG. 87 or FIG. 108, the back 20 of the TAB signal 32 symbols (w2 = xxx0B677h or w3 = xxxF4988h) after TMCC (BPSK: r = 1/2) determines the state of the convolution circuit 10014. For a section in which a symbol is input to the input symbol conversion circuit 506, a symbol coordinate conversion signal is generated and output to the input symbol conversion circuit 506.
[0238]
Input symbol conversion circuit 506 performs the same operation as in Embodiment 5 and outputs I / Q data to Viterbi decoder 702. In addition, the Viterbi decoder control circuit 703 generates a fixed branch signal for the first 6 symbols of each TAB signal, that is, a section that is input to the path memory 20001 until it is determined to be one state of the convolution circuit 10014 to generate an ACS circuit. Output to 705. The ACS circuit 705 controls the path metric memory 20020 and the path memory 20001 for the first 6 symbols of each TAB signal in the same manner as in the third embodiment by using the fixed branch signal output from the Viterbi decoder control circuit 703. I do. The Viterbi decoder 702 operates in the same manner as the Viterbi decoder 20002 shown in the conventional example except when the transmission mode is switched as described above, that is, TMCC (BPSK: r = 1/2) → control of transmission mode B. To output Viterbi decoded data.
[0239]
With the configuration described above, Viterbi using the property of the fixed symbol sequence of the TAB signal (w1, w2 or w3) of the TMCC (BPSK: r = 1/2) before switching the transmission mode, as in the fifth embodiment. Decryption control is performed. Therefore, the error correction circuit 701 of the present embodiment cuts off the influence of the transmission mode B after the mode switching, and remains before the mode switching TMCC (BPSK: r = 1) remaining in the path memory 200021 when the transmission mode is switched. / 2) Viterbi decoded data can be output. In addition, the influence of the transmission mode before the mode switching of TMCC (BPSK: r = 1/2) can be blocked.
[0240]
Further, in the present embodiment, Viterbi decoding control is performed with a fixed branch signal for the first six symbols of each TAB signal. Therefore, the Viterbi decoding control at the time of transmission mode switching is performed for all 16 symbols of the TAB signal using the characteristics of the fixed sequence. Compared to the fifth embodiment, TMCC (BPSK: r = 1/1 / The error rate of the actual symbol data of 2) can be further reduced.
[0241]
(Embodiment 8)
An error correction circuit according to the eighth embodiment of the present invention will be described with reference to the drawings. FIG. 23 is a block diagram showing a configuration of the error correction circuit 801 in the present embodiment. In the error correction circuit 801 shown in FIG. 23, the block indicated by a thick solid line is different from the conventional example, and is controlled by a state reduction signal and a definite state signal instead of the Viterbi decoder 200002 of the error correction circuit 20001 in FIG. A Viterbi decoder 802 is provided, and a Viterbi decoder control circuit 803 that generates a state reduction signal and a definite state signal is newly added. The other blocks, that is, the high / low hierarchy selection signal generation circuit 20003 to the channel selection circuit 20011, are the same as those shown in FIG.
[0242]
Each block of the error correction circuit 801 configured as described above and its operation will be described. However, since the operation after the output of the Viterbi decoder 802 is as shown in the conventional example, the description is omitted.
[0243]
FIG. 24 is a block diagram showing a configuration of the Viterbi decoder 802, and a Viterbi decoder control circuit 803 is also shown. The Viterbi decoder 802 includes a de-punctured S / P circuit 20061 and a Viterbi decoding circuit 804 indicated by a dotted line portion. The Viterbi decoding circuit 804 includes a branch metric calculation circuit 20018, an ACS circuit 805, a path metric memory 20020, and a path memory 20001. The Viterbi decoder 802 of the present embodiment is different from the Viterbi decoder 202 of the second embodiment shown in FIG. 6 only in the internal configuration of the ACS circuit 805.
[0244]
With respect to the problem to be solved of the invention described with reference to FIG. 118, a Viterbi decoding control method according to the present embodiment at the time of transmission mode switching, particularly a control method using the property of a fixed symbol sequence of a TAB signal will be described. In the error correction circuit 801 of this embodiment, the transmission mode / slot information decoded by the transmission control information decoding circuit 20010 is output to the Viterbi decoder control circuit 803 as in the first embodiment.
[0245]
Viterbi decoder control circuit 803 recognizes TAB signals (w1, w2, w3) that are fixed sequence symbols based on the transmission mode / slot information output from transmission control information decoding circuit 20010, as in the second embodiment. To do. As shown in FIG. 7A, from the time when the first 10 symbols after each TAB signal are input to the path memory 20001 to the time when the 10th symbol of each TAB signal is input to the path memory 20001. A definite state signal is generated and output to the ACS circuit 805.
[0246]
As shown in FIGS. 7A to 7C, the ACS circuit 805 uses the definite state signal output from the Viterbi decoder control circuit 803 to perform the path metric memory 20020 and the path memory 20001 in the same manner as in the second embodiment. Control. Further, the Viterbi decoder control circuit 803 generates a state reduction signal for the first 6 symbols of each TAB signal, that is, until the convolution circuit 10014 is determined to be 1 state, to generate a state reduction signal and input ACS. Output to the circuit 805.
[0247]
The ACS circuit 805 controls the path metric memory 20020 and the path memory 20001 for the first 6 symbols of each TAB signal in the same manner as in the fourth embodiment by the state reduction signal output from the Viterbi decoder control circuit 803. Then, as shown in FIG. 13, the number of states is reduced by half until the convolution circuit 10014 is fixed to one state. The Viterbi decoder 802 performs the same operation as that of the Viterbi decoder 20002 of the conventional example except when the transmission mode is switched as described above, that is, TMCC (BPSK: r = 1/2) → transmission mode B is controlled. To output Viterbi decoded data.
[0248]
With the configuration described above, Viterbi using the property of the fixed symbol sequence of the TAB signal (w1, w2 or w3) of the TMCC (BPSK: r = 1/2) before switching the transmission mode, as in the second embodiment. Decryption control is performed. Therefore, the error correction circuit 801 of this embodiment completely cuts off the influence of the transmission mode B after the mode switching, and the TMCC (BPSK: r before mode switching) remaining in the path memory 200021 when the transmission mode is switched. = 1/2) Viterbi decoded data can be output. In addition, the influence of the transmission mode before the mode switching of TMCC (BPSK: r = 1/2) is completely blocked.
[0249]
Furthermore, in the present embodiment, Viterbi decoding control is performed using the state reduction signal for the first six symbols of each TAB signal. Therefore, the Viterbi decoding control at the time of switching the transmission mode is performed for all 16 symbols of the TAB signal using the property of the fixed sequence. Compared with the second embodiment, TMCC (BPSK: r = 1). / 2), the error rate of the real symbol data can be further reduced.
[0250]
(Embodiment 9)
An error correction circuit according to the ninth embodiment of the present invention will be described with reference to the drawings. FIG. 25 is a block diagram showing a configuration of the error correction circuit 901 in this embodiment. In the error correction circuit 901 shown in FIG. 25, the block indicated by a thick solid line is different from the conventional example, and is controlled by a state reduction signal and a fixed branch signal instead of the Viterbi decoder 200002 of the error correction circuit 20001 in FIG. A Viterbi decoder 902 is provided, and a Viterbi decoder control circuit 903 that generates a state reduction signal and a fixed branch signal is newly added. The other blocks, that is, the high / low hierarchy selection signal generation circuit 20003 to the channel selection circuit 20011, are the same as those shown in FIG.
[0251]
Each block of the error correction circuit 901 configured as described above and its operation will be described. However, since the operation after the output of the Viterbi decoder 902 is as shown in the conventional example, the description is omitted.
[0252]
FIG. 26 is a block diagram showing the configuration of the Viterbi decoder 902, and the Viterbi decoder control circuit 903 is also shown. The Viterbi decoder 902 includes a de-punctured S / P circuit 20061 and a Viterbi decoding circuit 904 indicated by a dotted line portion. The Viterbi decoding circuit 904 includes a branch metric calculation circuit 20018, an ACS circuit 905, a path metric memory 20020, and a path memory 20021. The Viterbi decoder 902 of the present embodiment is different from the Viterbi decoder 302 of the third embodiment shown in FIG. 9 only in the internal configuration of the ACS circuit 905.
[0253]
With respect to the problem to be solved of the invention described with reference to FIG. 118, a Viterbi decoding control method according to the present embodiment at the time of transmission mode switching, particularly a control method using the property of a fixed symbol sequence of a TAB signal will be described. In the error correction circuit 901 of this embodiment, the transmission mode / slot information decoded by the transmission control information decoding circuit 20010 is output to the Viterbi decoder control circuit 903 as in the first embodiment. The Viterbi decoder control circuit 903 recognizes the TAB signal (w1, w2, w3) that is a fixed sequence symbol based on the transmission mode / slot information, as in the third embodiment. A fixed branch signal is generated and output to the ACS circuit 905 from the time when the first symbol of each TAB signal 16 symbols is input to the path memory 20001 to the time when the 16th symbol of each TAB signal is input to the path memory 20001. To do.
[0254]
As shown in FIG. 10, the ACS circuit 905 controls the path metric memory 20020 and the path memory 20001 in the same manner as in the third embodiment by using the fixed branch signal output from the Viterbi decoder control circuit 903. In addition, the Viterbi decoder control circuit 903 generates a state reduction signal for the first 6 symbols of each TAB signal, that is, for the interval where the convolution circuit 10014 is input to the 1 state until it is input to the path memory 20001 to generate an ACS circuit. Output to 905.
[0255]
As shown in FIG. 13, the ACS circuit 905 uses the state reduction signal output from the Viterbi decoder control circuit 903 to generate the first six symbols of each TAB signal in the same way as in the fourth embodiment, in the path metric memory 20020. And the path memory 20021 are controlled, and the number of states is reduced by half until the convolution circuit 10014 is determined to be in one state. The Viterbi decoder 902 performs the same operation as that of the Viterbi decoder 20002 of the conventional example except when the transmission mode is switched as described above, that is, TMCC (BPSK: r = 1/2) → transmission mode B is controlled. To output Viterbi decoded data.
[0256]
With the configuration described above, Viterbi decoding using all the fixed symbol sequences of the TAB signal (w1, w2 or w3) of the TMCC (BPSK: r = 1/2) before switching the transmission mode, as in the third embodiment. Take control. Therefore, the error correction circuit 901 according to the present embodiment cuts off the influence of the transmission mode B after the mode switching, and the TMCC (BPSK: r = 1) before the mode switching remaining in the path memory 200021 when the transmission mode is switched. / 2) Viterbi decoded data can be output. In addition, the influence of the transmission mode before the mode switching of TMCC (BPSK: r = 1/2) is completely blocked.
[0257]
Furthermore, in the present embodiment, Viterbi decoding control is performed using the state reduction signal for the first six symbols of each TAB signal. Therefore, Viterbi decoding control at the time of transmission mode switching can be performed for all 16 symbols of the TAB signal by using the characteristics of the fixed sequence twice, such as fixed branch and state reduction. Therefore, the error rate of TMCC (BPSK: r = 1/2) real symbol data can be further reduced as compared with the third embodiment.
[0258]
(Embodiment 10)
An error correction circuit according to Embodiment 10 of the present invention will be described with reference to the drawings. FIG. 27 is a block diagram showing the configuration of the error correction circuit 1001 in this embodiment. In the error correction circuit 1001 shown in FIG. 27, the block indicated by a thick solid line is different from the conventional example, and instead of the Viterbi decoder 20002 of the error correction circuit 20001 in FIG. 98, a Viterbi decoder 1002 controlled by a state reduction signal. And a Viterbi decoder control circuit 1003 for generating a state reduction signal and a symbol coordinate conversion signal and an input symbol conversion circuit 506 controlled by the symbol coordinate conversion signal are newly added. The other blocks, that is, the high / low hierarchy selection signal generation circuit 20003 to the channel selection circuit 20011, are the same as those shown in FIG.
[0259]
Each block of the error correction circuit 1001 configured as described above and its operation will be described. However, since the operation after the output of the Viterbi decoder 1002 is as shown in the conventional example, the description thereof is omitted.
[0260]
FIG. 28 is a block diagram showing the configuration of the Viterbi decoder 1002, and the Viterbi decoder control circuit 1003 and the input symbol conversion circuit 506 are also shown. The Viterbi decoder 1002 includes a de-punctured S / P circuit 20061 and a Viterbi decoding circuit 1004 indicated by a dotted line portion. The Viterbi decoding circuit 1004 includes a branch metric calculation circuit 20018, an ACS circuit 1005, a path metric memory 20020, and a path memory 200021. The Viterbi decoder 1002 of this embodiment is different from the Viterbi decoder 20002 of Embodiment 5 only in the internal configuration of the ACS circuit 1005.
[0261]
With respect to the problem to be solved of the invention described with reference to FIG. 118, a Viterbi decoding control method according to the present embodiment at the time of transmission mode switching, particularly a control method using the property of a fixed symbol sequence of a TAB signal will be described. In the error correction circuit 1001 of this embodiment, the transmission mode / slot information decoded by the transmission control information decoding circuit 20010 is output to the Viterbi decoder control circuit 1003 as in the first embodiment.
[0262]
Viterbi decoder control circuit 1003 recognizes TAB signals (w1, w2, w3) that are fixed sequence symbols based on the transmission mode / slot information output from transmission control information decoding circuit 20010, as in the fifth embodiment. To do. As shown in FIG. 87 or FIG. 108, the back 20 of the TAB signal 32 symbols (w2 = xxx0B677h or w3 = xxxF4988h) after TMCC (BPSK: r = 1/2) determines the state of the convolution circuit 10014. For a section in which a symbol is input to the input symbol conversion circuit 506, a symbol coordinate conversion signal is generated and output to the input symbol conversion circuit 506. Input symbol conversion circuit 506 performs the same operation as in Embodiment 5 and outputs I / Q data to Viterbi decoder 1002.
[0263]
In addition, the Viterbi decoder control circuit 1003 generates a state reduction signal for the first 6 symbols of each TAB signal, that is, for the interval where the convolution circuit 10014 is input to the 1 state until it is input to the path memory 20001 to generate an ACS circuit. Output to 1005. The ACS circuit 1005 controls the path metric memory 20020 and the path memory 20001 for the top six symbols of each TAB signal in the same manner as in the fourth embodiment by the state reduction signal output from the Viterbi decoder control circuit 1003. Then, as shown in FIG. 13, the number of states is reduced by half until the convolution circuit 10014 is fixed to one state. The Viterbi decoder 1002 performs the same operation as that of the conventional Viterbi decoder 20002 except for the control of the transmission mode switching as described above, that is, TMCC (BPSK: r = 1/2) → transmission mode B. Output Viterbi decoded data.
[0264]
With the configuration described above, Viterbi decoding control using a fixed symbol sequence of the TAB signal (w1, w2 or w3) of the TMCC (BPSK: r = 1/2) before switching the transmission mode, as in the fifth embodiment I do. Therefore, the error correction circuit 1001 according to the present embodiment completely blocks the influence of the transmission mode B after the mode switching, and remains before the mode switching TMCC (BPSK: r) remaining in the path memory 200021 when the transmission mode is switched. = 1/2) Viterbi decoded data can be output. In addition, the influence of the transmission mode before the mode switching of TMCC (BPSK: r = 1/2) is completely blocked.
[0265]
Furthermore, in the present embodiment, Viterbi decoding control is performed using the state reduction signal for the first six symbols of each TAB signal. Therefore, the Viterbi decoding control at the time of switching the transmission mode is performed for all 16 symbols of the TAB signal using the characteristics of the fixed sequence. Therefore, the error rate of the real symbol data of TMCC (BPSK: r = 1/2) can be further reduced as compared with the fifth embodiment.
[0266]
(Embodiment 11)
An error correction circuit according to Embodiment 11 of the present invention will be described with reference to the drawings. FIG. 29 is a block diagram showing the configuration of the error correction circuit 1101 in this embodiment. In the error correction circuit 1101 shown in FIG. 29, the block indicated by a thick solid line is different from the conventional example, and instead of the Viterbi decoder 20002 of the error correction circuit 20001 in FIG. 98, a state reduction signal, a fixed branch signal, and a definite state A Viterbi decoder 1102 controlled by a signal is provided, and a Viterbi decoder control circuit 1103 that generates a state reduction signal, a fixed branch signal, and a definite state signal is newly added. The other blocks, that is, the high / low hierarchy selection signal generation circuit 20003 to the channel selection circuit 20011, are the same as those shown in FIG.
[0267]
Each block of the error correction circuit 1101 configured as described above and its operation will be described. However, since the operation after the output of the Viterbi decoder 1102 is as shown in the conventional example, the description thereof is omitted.
[0268]
FIG. 30 is a block diagram showing the configuration of the Viterbi decoder 1102, and also shows the Viterbi decoder control circuit 1103. As illustrated in FIG. 30, the Viterbi decoder 1102 includes a de-punctured S / P circuit 20061 and a Viterbi decoding circuit 1104 indicated by a dotted line portion. The Viterbi decoding circuit 1104 includes a branch metric calculation circuit 20018, an ACS circuit 1105, a path metric memory 20020, and a path memory 20021. That is, the Viterbi decoder 1102 of this embodiment is different from the Viterbi decoder 202 of the second embodiment only in the internal configuration of the ACS circuit 1105.
[0269]
With respect to the problem to be solved of the invention described with reference to FIG. 118, a Viterbi decoding control method according to the present embodiment at the time of transmission mode switching, particularly a control method using the property of a fixed symbol sequence of a TAB signal will be described.
[0270]
In the error correction circuit 1101 of this embodiment, the transmission mode / slot information of FIG. 82 decoded in the transmission control information decoding circuit 20010 is output to the Viterbi decoder control circuit 1103 as in the first embodiment. The Viterbi decoder control circuit 1103 recognizes the TAB signal (w1, w2, w3) that is a fixed sequence symbol based on the transmission mode / slot information as in the second embodiment. As shown in FIG. 7A, from the time when the first 10 symbols after each TAB signal are input to the path memory 200021, the 10th symbol of each TAB signal (the final symbol after S / P conversion) is A definite state signal is generated until it is input to the path memory 20001 and output to the ACS circuit 1105 in FIG.
[0271]
As shown in FIGS. 7A to 7C, the ACS circuit 1105 uses the definite state signal output from the Viterbi decoder control circuit 1103 to perform the path metric memory 20020 and the path memory 20021 in the same manner as in the second embodiment. Control. In addition, the Viterbi decoder control circuit 1103 has a fixed branch signal, a state reduction signal, and a state reduction signal for the first 6 symbols of each TAB signal, that is, for the interval during which the convolution circuit 10014 is determined to be in one state. And output to the ACS circuit 1105.
[0272]
The ACS circuit 1105 uses the fixed branch signal output from the Viterbi decoder control circuit 1103 as shown in FIG. 10B, and the path metric memory for the first six symbols of each TAB signal is the same as in the third embodiment. 20020 and the path memory 20001 are controlled. Further, the ACS circuit 1105 uses the state reduction signal output from the Viterbi decoder control circuit 1103 to generate the first 6 symbols of each TAB signal in the path metric memory 20020 and the path memory 20001 in the same manner as in the fourth embodiment. Control is performed, and the number of states is reduced by half until the convolution circuit 10014 is fixed to one state as shown in FIG. The Viterbi decoder 1102 performs the same operation as that of the conventional Viterbi decoder 20002 except for the control of the transmission mode switching as described above, that is, TMCC (BPSK: r = 1/2) → transmission mode B. To output Viterbi decoded data.
[0273]
With the configuration described above, Viterbi using the property of the fixed symbol sequence of the TAB signal (w1, w2 or w3) of the TMCC (BPSK: r = 1/2) before switching the transmission mode, as in the second embodiment. Decryption control is performed. Therefore, the error correction circuit 1101 of this embodiment completely cuts off the influence of the transmission mode B after the mode switching, and the TMCC (BPSK: r before mode switching) remaining in the path memory 200021 when the transmission mode is switched. = 1/2) Viterbi decoded data can be output. In addition, the influence of the transmission mode before the mode switching of TMCC (BPSK: r = 1/2) can be completely blocked.
[0274]
Furthermore, in the present embodiment, Viterbi decoding control is performed for the first six symbols of each TAB signal using a fixed branch signal and a state reduction signal. Therefore, the Viterbi decoding control at the time of transmission mode switching is performed for all 16 symbols of the TAB signal by using the property of the fixed sequence. Compared to Embodiments 2 and 6, TMCC (BPSK: r = 1/2) The error rate of the real symbol data can be further reduced.
[0275]
(Embodiment 12)
An error correction circuit according to Embodiment 12 of the present invention will be described with reference to the drawings. FIG. 31 is a block diagram showing a configuration of the error correction circuit 1201 in the present embodiment. In the error correction circuit 1201 shown in FIG. 31, the block indicated by a thick solid line is different from the conventional example, and is controlled by a state reduction signal and a fixed branch signal instead of the Viterbi decoder 20002 of the error correction circuit 20001 in FIG. A Viterbi decoder 1202 is provided, and a Viterbi decoder control circuit 1203 for generating a state reduction signal, a fixed branch signal, and a symbol coordinate conversion signal, and an input symbol conversion circuit 506 controlled by the symbol coordinate conversion signal are newly added. It is a feature. The other blocks, that is, the high / low hierarchy selection signal generation circuit 20003 to the channel selection circuit 20011, are the same as those shown in FIG.
[0276]
Each block of the error correction circuit 1201 configured as described above and its operation will be described. However, since the operation after the output of the Viterbi decoder 1202 is as shown in the conventional example, the description thereof is omitted.
[0277]
FIG. 32 is a block diagram showing the configuration of the Viterbi decoder 1202, and also shows the Viterbi decoder control circuit 1203 and the input symbol conversion circuit 506 together. The Viterbi decoder 1202 includes a de-punctured S / P circuit 20061 and a Viterbi decoding circuit 1204 indicated by a dotted line portion. The Viterbi decoding circuit 1204 includes a branch metric calculation circuit 20018, an ACS circuit 1205, a path metric memory 20020, and a path memory 20021. That is, the Viterbi decoder 1202 of this embodiment is different from the Viterbi decoder 20002 of Embodiment 5 only in the internal configuration of the ACS circuit 1205.
[0278]
With respect to the problem to be solved of the invention described with reference to FIG. 118, a Viterbi decoding control method according to the present embodiment at the time of transmission mode switching, particularly a control method using the property of a fixed symbol sequence of a TAB signal will be described.
[0279]
In the error correction circuit 1201 of this embodiment, the transmission mode / slot information of FIG. 82 decoded by the transmission control information decoding circuit 20010 is output to the Viterbi decoder control circuit 1203 as in the first embodiment. . Viterbi decoder control circuit 1203 recognizes TAB signals (w1, w2, w3), which are fixed sequence symbols, based on transmission mode / slot information, as in the fifth embodiment. As shown in FIG. 87 or FIG. 108, the back 20 of the TAB signal 32 symbols (w2 = xxx0B677h or w3 = xxxF4988h) after TMCC (BPSK: r = 1/2) determines the state of the convolution circuit 10014. For a section in which a symbol is input to the input symbol conversion circuit 506, a symbol coordinate conversion signal is generated and output to the input symbol conversion circuit 506.
[0280]
Input symbol conversion circuit 506 performs the same operation as in the fifth embodiment as shown in FIG. 16 and outputs I / Q data to Viterbi decoder 1202. In addition, the Viterbi decoder control circuit 1203 outputs the fixed branch signal and the state reduction signal for the first 6 symbols of each TAB signal, that is, for the interval input to the path memory 20001 until the state is determined to be one state of the convolution circuit 10014. It is generated and output to the ACS circuit 1205. As shown in FIG. 10B, the ACS circuit 1205 uses the fixed branch signal output from the Viterbi decoder control circuit 1203 to pass the first 6 symbols of each TAB signal in the same way as in the third embodiment. The metric memory 20020 and the path memory 20001 are controlled. Further, as shown in FIG. 13, the ACS circuit 1205 uses the state reduction signal output from the Viterbi decoder control circuit 1203 to generate the path metric for the first 6 symbols of each TAB signal in the same manner as in the fourth embodiment. The memory 20020 and the path memory 20001 are controlled, and the number of states is reduced by half until the convolution circuit 10014 is determined to be in one state.
[0281]
Further, the Viterbi decoder 1202 performs the same operation as the Viterbi decoder 20002 of the conventional example except when the transmission mode is switched as described above, that is, except for the control of TMCC (BPSK: r = 1/2) → transmission mode B. Output Viterbi decoded data.
[0282]
With the configuration described above, Viterbi using the property of the fixed symbol sequence of the TAB signal (w1, w2 or w3) of the TMCC (BPSK: r = 1/2) before switching the transmission mode, as in the fifth embodiment. Decryption control is performed. Therefore, the error correction circuit 1201 according to the present embodiment cuts off the influence of the transmission mode B after the mode switching, and remains before the mode switching TMCC (BPSK: r = 1) remaining in the path memory 200021 when the transmission mode is switched. / 2) Viterbi decoded data can be output. In addition, the influence of the transmission mode before the mode switching of TMCC (BPSK: r = 1/2) can be blocked.
[0283]
Furthermore, in the present embodiment, Viterbi decoding control is performed for the first six symbols of each TAB signal using a fixed branch signal and a state reduction signal. Therefore, the Viterbi decoding control at the time of switching the transmission mode is performed for all 16 symbols of the TAB signal using the characteristics of the fixed sequence. Compared to the fifth and seventh embodiments, TMCC (BPSK: It is possible to further reduce the error rate of the real symbol data of r = 1/2).
[0284]
(Embodiment 13)
An error correction circuit according to the thirteenth embodiment of the present invention will be described with reference to the drawings. FIG. 33 is a block diagram showing a configuration of the error correction circuit 1301 in the present embodiment. In the error correction circuit 1301 shown in FIG. 33, a de-interleave circuit 1302 and a channel selection circuit 1303 having different internal configurations are provided in a block indicated by a thick solid line unlike the conventional example, and the de-interleave circuit 1302 is a channel selection circuit. It is characterized by being configured to be controlled by a slot selection signal 1303 output. The other blocks, ie, the Viterbi decoder 20002 to the symbol / byte conversion circuit 20004, the MPEG synchronous byte / dummy slot insertion circuit 20006 to the transmission control information decoding circuit 20010, are the same as those shown in FIG.
[0285]
Each block of the error correction circuit 1301 configured as described above and its operation will be described. However, the operations before the input and after the output of the de-interleave circuit 1302 are the same as those shown in the conventional example, and the description thereof is omitted.
[0286]
FIG. 34 is a block diagram illustrating a configuration example of the de-interleave circuit 1302. The de-interleave circuit 1302 includes a write address generation circuit 1304, a read address generation circuit 1305, and a memory circuit 1306. In order to perform de-interleaving, the memory circuit 1306 of this embodiment uses a memory area for two banks of 24 × 8 slots.
[0287]
As described in the problem to be solved by the invention, the conventional de-interleave circuit 20005 performs de-interleave using an unnecessary memory area. The de-interleave circuit of the present embodiment is configured to solve this problem. Hereinafter, the operation of the present embodiment will be described.
[0288]
As shown in the conventional example, the data sequence input to the de-interleave circuit 1302 is per frame (48 slots),

It is assumed that the two types of TS are input as shown in FIG.
[0289]
In the conventional example, as shown in FIG. 109, all the input data series of 48 slots per frame inputted are written to and read from the memory circuit 20028 of FIG. Therefore, the output data series from the de-interleave circuit 20005 is as shown in FIG.
[0290]
On the other hand, in the de-interleave circuit 1302 of this embodiment, 1TS selected by the slot selection signal output from the channel selection circuit 1303, in this case, a data series of only 24 slots / frame is stored in the memory. Control is performed such that data is written to and read from the circuit 1306. For this reason, the write address generation circuit 1304 and the read address generation circuit 1305 in FIG. 34 generate only addresses corresponding to the selected 1TS slots and output them to the memory circuit 1306. Note that the address of the slot corresponding to the TS that has not been selected is free-run. Therefore, the output data series from the de-interleave circuit 1302 is as shown in FIG.
[0291]
With the above configuration, the interleave circuit 1302 of this embodiment can reduce the memory area to be used by half by writing and reading the input data series of only the selected 1TS to the memory circuit 1306. .
[0292]
In this embodiment, both TS1 and TS2 occupy 24 slots per frame. For example, in the BS digital broadcasting standard, the maximum number of slots per frame occupied by 1TS is determined. If so, it is sufficient to prepare a memory area for two banks of the maximum number of slots × 8 slots, and the memory area used by the memory circuit 1306 is equivalent to two banks of 24 × 8 slots as in this embodiment. Not limited to.
[0293]
In the above embodiment, the data series input to the de-interleave circuit 1302 has two types of TS per frame (48 slots), and one type of TS is selected. Here, for example,

Consider the case where three types of TS are input. That is, 3 TS is allocated to one transponder. When one type of TS is selected, only the selected 1TS may be written to the memory circuit 1306 and read as described above. When two types of TS are selected, for example, when one TS is displayed on the monitor and the other 1TS is recorded on video, only the selected 2TS is written to the memory circuit 1306 and read. Good. In this case, if the maximum number of slots per frame occupied by one TS is determined in the BS digital broadcasting standard, a memory area for two banks of the maximum number of slots × 8 × 2 slots can be prepared. That's fine. The same applies to the case where, for example, eight types of TS are input and four types of TS are selected.
[0294]
(Embodiment 14)
An error correction circuit according to Embodiment 14 of the present invention will be described with reference to the drawings. FIG. 36 is a block diagram showing the configuration of the error correction circuit 1401 in this embodiment. The error correction circuit 1401 shown in FIG. 36 includes a de-interleave circuit 1402, a de-randomization circuit 1407, and a channel selection circuit 1403, which are different from the conventional example in that the block indicated by a thick solid line is different from the conventional example. The circuit 1402 and the de-randomization circuit 1407 are configured to be controlled by a slot selection signal output from the channel selection circuit 1403, and the speed conversion circuit 20009 is eliminated. The other blocks, that is, Viterbi decoder 20002 to symbol / byte conversion circuit 20004, MPEG synchronous byte / dummy slot insertion circuit 20006, RS decoding circuit 20008, and transmission control information decoding circuit 20010 are shown in FIG. Is the same.
[0295]
Each block of the error correction circuit 1401 configured as described above and its operation will be described. However, the operation before the input of the de-interleave circuit 1402 and the operation after the output of the de-randomization circuit 1407 are as described in the conventional example, and thus description thereof is omitted.
[0296]
FIG. 37 is a block diagram illustrating a configuration example of the de-interleave circuit 1402. The deinterleave circuit 1402 includes a write address generation circuit 1404, a read address generation circuit 1405, and a memory circuit 1406. Note that in order to perform de-interleaving, the memory circuit 1406 of this embodiment uses memory areas for two banks of 24 × 8 slots.
[0297]
As described in the problem to be solved by the invention, the conventional error correction circuit 20001 has an unnecessary speed conversion circuit. The de-interleave circuit and the de-randomization circuit 1407 of the present embodiment are configured to solve this problem.
[0298]
As shown in the conventional example, the data series input to the de-interleave circuit 1402 is as shown in FIG. 108 (b), per frame (48 slots).

It is assumed that two types of TS are input.
[0299]
In the conventional example, the output data series from the de-interleave circuit 20005 is as shown in FIG. In the thirteenth embodiment described above, the output data series from the de-interleave circuit 1302 is output in bursts corresponding to the selected TS as shown in FIG. 35 (b).
[0300]
In the present embodiment, as in the thirteenth embodiment, the 1TS selected by the slot selection signal output from the channel selection circuit 1403, in this case, the data series of only 24 slots / frame is stored in the memory circuit. Control is performed so as to write to 1406. Therefore, the write address generation circuit 1404 generates only an address corresponding to the selected 1TS slot and outputs the generated address to the memory circuit 1406. Note that the address of the slot corresponding to the TS that has not been selected is free-run.
[0301]
Further, control is performed so that the data series of only 1 TS selected by the slot selection signal output from the channel selection circuit 1403 is continuously read from the memory circuit 1406 instead of in burst. For this reason, the read address generation circuit 1405 generates only the address corresponding to the selected 1TS slot at half the write speed (= 24/48) and outputs it to the memory circuit 1406. Note that the address of the slot corresponding to the unselected TS is not generated and is skipped. In this case, the output data series from the de-interleave circuit 1402 is as shown in FIG.
[0302]
With the above configuration, the interleave circuit 1402 of this embodiment can reduce the memory area to be used by half by writing and reading the input data series of only the selected 1TS to the memory circuit 1406. . The interleave circuit 1402 performs speed conversion and outputs a de-interleaved data series to the MPEG synchronous byte / dummy slot insertion circuit 20006.
[0303]
In the above embodiment, each of TS1 and TS2 occupies 24 slots per frame. For example, in the BS digital broadcasting standard, the maximum number of slots per frame occupied by 1TS is determined. Thus, it is sufficient to prepare a memory area for 2 banks of the maximum number of slots × 8 slots, and the memory area used by the memory circuit 1406 is 2 banks of 24 × 8 slots as in the above embodiment. Not exclusively.
[0304]
In the above embodiment, the data series input to the de-interleave circuit 1402 is composed of two types of TS per frame (48 slots), and one type of TS is selected. Here, for example,

Consider the case where three types of TS are input. That is, one transponder is composed of 3TS. When one type of TS is selected, as described above, only the selected 1TS is written to the memory circuit 1406, speed conversion is performed, and reading is performed at a speed of 16/48 = 1/3. Just do it. Further, when two types of TS are selected, only the selected 2TS is written in the memory circuit 1406 as in the case where 1TS is displayed on the monitor and 1TS is recorded on video, and 32/48 = 2/3. Reading may be performed at a speed of. In this case, if the maximum number of slots per frame occupied by one TS is determined in the BS digital broadcasting standard, a memory area for two banks of the maximum number of slots × 8 × 2 slots can be prepared. That's fine. The same applies to the case where, for example, eight types of TS are input and four types of TS are selected.
[0305]
As described in the problem to be solved by the invention, when the above-described de-interleave circuit 1402 is used, the data series input to the conventional de-randomization circuit 20007 is not a continuous slot but a jump slot. Data series will be input. Therefore, when the conventional de-randomization circuit 20007 is used, de-randomization cannot be performed. The de-randomization circuit of the present embodiment is configured to solve this problem. The operation explanation about this point is as follows.
[0306]
FIG. 39 is a block diagram showing a configuration of the de-randomization circuit 1407 in this embodiment. The de-randomization circuit 1407 includes a PN generation circuit 1408, a P / S conversion circuit 20030, an S / P conversion circuit 20033, a gate signal generation circuit 20032, and an ex-or circuit 20033 indicated by broken lines. Yes. The PN generation circuit 1408 includes an initial value generation circuit 1409 controlled by a slot selection signal. The de-randomization circuit 1407 in this embodiment is characterized in that an initial value generation circuit 1409 is added to the conventional de-randomization circuit 20007 shown in FIG.
[0307]
As shown in FIG. 38B, in the data series output from the de-interleave circuit 1402, an MPEG synchronization byte is inserted at the head of each slot in an MPEG synchronization byte / dummy slot insertion circuit 20006. In addition, an MPEG null packet is inserted in the dummy slot section in accordance with the dummy slot information output from the transmission control information decoding circuit 20010, and a byte data sequence as shown in FIG. 40 is output to the de-randomization circuit 1407. .
[0308]
The de-randomization circuit 1407 performs de-randomization with a period of one superframe on the data series of FIG. The PN generation circuit 1408 is characterized by a generator polynomial (1 + x¹⁴+ X¹⁵) And is reset at the second byte of the first frame of each superframe. The initial value at this time is “100101010000000”. The ex-or circuit 20003 multiplies the input data converted into the bit series by the P / S conversion circuit 20030 and the output value of the PN generation circuit 1408. The multiplication result is converted into a byte data series in the S / P conversion circuit 20001 and output to the RS decoding circuit 20008 in FIG.
[0309]
However, according to the gate signal generated by the gate signal generation circuit 20032, the PN generation circuit 1408 is free-running and the ex-or circuit 20033 does not perform data multiplication during the period of the first byte of each slot 204 and the dummy slot. In FIG. 40, the PN generation circuit 1408 continuously operates from TS1 (1) to TS1 (22). However, the initial value generation circuit 1409 loads the initial value corresponding to TS1 (23) in the second byte of the slot for TS1 (23) by the slot selection signal. This is because TS1 (22) and TS1 (23) are not continuously randomized as shown in FIG. Therefore, the initial value generation circuit 1409 of FIG. 39 may be configured to generate the initial value of the second byte of all 48 × 8 slots by the slot selection signal.
[0310]
With the above configuration, the de-randomization circuit 1407 according to the present embodiment can perform de-randomization corresponding to the case where the above-described de-interleave circuit 1402 is used, and eliminates the need for the speed conversion circuit 20009. be able to. In this case, an enable signal as shown in FIG. 108 (e), that is, a signal in which the effective period of the 188-byte MPEG packet is 'H' and the parity interval of the 16-byte RS code is 'L' is generated. What is necessary is just to comprise the channel selection circuit 1403 of FIG.
[0311]
In this embodiment, PN generation in the de-randomization circuit 1407 is bit serial, but it may be 8-bit parallel PN generation. In that case, the P / S conversion circuit 20030 and the S / P conversion circuit 20031 in FIG. 39 can be made unnecessary.
[0312]
(Embodiment 15)
An error correction circuit according to Embodiment 15 of the present invention will be described with reference to the drawings. FIG. 41 is a block diagram showing a configuration of the error correction circuit 1501 in the present embodiment. In the error correction circuit 1501 shown in FIG. 41, the internal configuration is different as shown by a thick solid line. A speed conversion circuit 1502 and a channel selection circuit 1503 are newly provided, and the speed conversion circuit 1502 is controlled by a slot selection signal output from the channel selection circuit 1503. The other blocks, that is, the functions of the Viterbi decoder 20002 to RS decoding circuit 2008 and the transmission control information decoding circuit 20010 are the same as those shown in FIG.
[0313]
Each block of the error correction circuit 1501 configured as described above and its operation will be described. However, the description before the input of the speed conversion circuit 1502 is omitted because it is as shown in the conventional example.
[0314]
FIG. 42 is a block diagram showing a configuration example of the speed conversion circuit 1502. A speed conversion circuit 1502 indicated by a dotted line portion includes a write address generation circuit 1504, a read address generation circuit 1505, and a memory circuit 1506. Note that the memory circuit 1506 of the present embodiment uses a 24-slot memory area in order to perform TS selection and speed conversion. 42 also shows a transmission control information decoding circuit 20010 and a channel selection circuit 1503.
[0315]
As described in the problem to be solved by the invention, the conventional speed conversion circuit 20009 uses an unnecessary memory area to perform TS selection and speed conversion. The speed conversion circuit 1502 of the present embodiment is configured to solve this problem. Hereinafter, the operation of the speed conversion circuit 1502 of this embodiment will be described.
[0316]
As shown in the conventional example, the data series input to the speed conversion circuit 1502 is as shown in FIG. 108 (d), per frame (48 slots).

It is assumed that two types of TS are input.
[0317]
When channel selection information is input to the channel selection circuit 1503 of FIG. 42 from an MPEG decoder (not shown), the channel selection circuit 1503 outputs slot number information output from the transmission control information decoding circuit 20010 in the same manner as in the conventional example. Thus, a slot selection signal for selecting a TS is output to the speed conversion circuit 1502. In the conventional example, as shown in FIGS. 114 to 117, the speed conversion circuit 20009 writes and reads all input 48-slot input data series to the memory circuit 20036 of FIG.
[0318]
On the other hand, in the present embodiment, a data sequence of only 1 TS selected by the slot selection signal output from the channel selection circuit 1503, that is, 24 slots / frame in this example, is written to the memory circuit 1506. To control. Therefore, the write address generation circuit 1504 generates only the address corresponding to the selected 1TS slot and outputs the generated address to the memory circuit 1506. Note that the address of the slot corresponding to the TS that has not been selected is free-run.
[0319]
In addition, the slot selection signal output from the channel selection circuit 1503 controls the data series of only the selected 1TS to be continuously read from the memory circuit 1506. For this reason, the read address generation circuit 1505 generates only the address corresponding to the selected 1TS slot at half the write speed (= 24/48) and outputs it to the memory circuit 1506. Note that the address of the slot corresponding to the unselected TS is not generated and is skipped.
[0320]
With the above operation, the output data series from the speed conversion circuit 1502 becomes the same as that of the conventional example as shown in FIG. Further, as shown in FIG. 108 (e), the read address generation circuit 1505 has a 188-byte MPEG packet valid period of “H” for each 204-byte slot output from the memory circuit 1506 as in the conventional example. , An enable signal which becomes 'L' in a 16-byte parity section of the RS code is generated and output to an MPEG decoder (not shown).
[0321]
With the above configuration, the speed conversion circuit 1502 of this embodiment can reduce the memory area to be used in half by writing and reading the input data sequence of only the selected 1TS to the memory circuit 1506. it can.
[0322]
In the above embodiment, each of TS1 and TS2 occupies 24 slots per frame. For example, in the BS digital broadcasting standard, the maximum number of slots per frame occupied by 1TS is determined. If so, a memory area having the maximum number of slots may be prepared, and the memory area used by the memory circuit 1506 is not limited to 24 slots as in the above embodiment.
[0323]
Further, in the above embodiment, the data series input to the speed conversion circuit 1502 is composed of two types of TS per frame (48 slots), and one type of TS is selected. Here, for example,

Consider the case where three types of TS are input.
[0324]
When one type of TS is selected, as described above, only the selected 1TS is written to the memory circuit 1506, speed conversion is performed, and reading is performed at a speed of 16/48 = 1/3. Just do it. When two types of TS are selected, for example, when one TS is displayed on the monitor and the other 1TS is recorded on video, only the selected 2TS is written in the memory circuit 1506, and the speed is converted. Thus, reading may be performed at a speed of 32/48 = 2/3. In this case, if the maximum number of slots per frame occupied by one TS is determined in the BS digital broadcasting standard, a memory area of the maximum number of slots × 2 slots may be prepared. The same applies to the case where, for example, eight types of TS are input and four types of TS are selected.
[0325]
Further, as a speed conversion circuit, a configuration may be considered in which a plurality of selected TSs are speed-converted and continuously output in parallel. FIG. 43 is a block diagram showing a configuration of the error correction circuit 1507 in the case of having a parallel output speed conversion circuit 1508. In the error correction circuit 1507 shown in FIG. 43, the internal configurations of the speed conversion circuit 1508 and the channel selection circuit 1509 are changed compared to the internal configurations of the speed conversion circuit 1502 and the channel selection circuit 1503 in FIG. The other blocks, that is, the functions of the Viterbi decoder 20002 to RS decoding circuit 20008 and the transmission control information decoding circuit 20010 are the same as those shown in FIG.
[0326]
FIG. 44 is a block diagram showing a configuration example of the speed conversion circuit 1508. A speed conversion circuit 1508 indicated by a dotted line portion includes a write address generation circuit 1510, a read address generation circuit 1511, and a memory circuit 1512. In order to perform TS selection and speed conversion, the memory circuit 1512 of this embodiment uses a 32-slot memory area. FIG. 44 also shows a transmission control information decoding circuit 20010 and a channel selection circuit 1509.
[0327]
Here, the data series input to the speed conversion circuit 1508 is converted into one frame (48 slots),

Consider the case where three types of TS are input.
[0328]
When two types of TS are selected, for example, when one TS is displayed on a monitor and the other TS is recorded on a video, only the selected 2TS is written in the memory circuit 1512, speed conversion is performed, It is only necessary to read 2TS in parallel at a speed of 1/3 (= 16/48). For example, the same applies to the case where eight types of TS are input and four types of TS are selected.
[0329]
In the above embodiment, the speed conversion circuit 1502 or the speed conversion circuit 1508 has 1 slot = 204 bytes, and the parity byte of 16 bytes is also read from and written to the memory circuit 1506 or the memory circuit 1512 and output with an enable signal. did. In addition to this configuration, a configuration in which 16 bytes of parity bytes are converted in speed without being read from or written to the memory circuit 1506 or the memory circuit 1512 is also conceivable. In this case, the use area of the memory circuit 1506 or the memory circuit 1512 can be further reduced to 188/204 = 47/51, and the read address generation circuit 1505 or the read address generation circuit 1511 does not need to generate an enable signal. For example, 47/51 speed conversion can be easily realized by providing a counter circuit that outputs a ripple carry signal when the count value reaches 51 and inputting 47 to the counter circuit. In this case, a ripple carry signal is output at a 47/51 input speed.
[0330]
(Embodiment 16)
An error correction circuit according to the sixteenth embodiment of the present invention will be described with reference to the drawings. FIG. 45 is a block diagram showing a configuration of the error correction circuit 1601 in the present embodiment. In the error correction circuit 1601 shown in FIG. 45, the internal configuration of the de-interleave circuit 1302, the speed conversion circuit 1602, and the channel selection circuit 1603 is different as shown by the thick solid line, and the de-interleave circuit 1302 and the speed conversion circuit 1502 are selected. It is characterized in that it is configured to be controlled by a slot selection signal output from the station circuit 1503. Other blocks, that is, Viterbi decoder 20002 to symbol / byte conversion circuit 20004, MPEG synchronous byte / dummy slot insertion circuit 20006 to RS decoding circuit 20008, and transmission control information decoding circuit 20010 are the same as those shown in FIG. is there. The de-interleave circuit 1302 is the same as that shown in FIG.
[0331]
Each block of the error correction circuit 1601 configured as described above and its operation will be described. However, the description before the input of the de-interleave circuit 1302 is the same as shown in the conventional example, and the description thereof is omitted.
[0332]
As described in Embodiment 13, the deinterleaved data shown in FIG. 35 (b) is output from the deinterleave circuit 1302. The number of effective slots per frame of one TS is 24.
[0333]
The byte data series output from the de-interleave circuit 1302 and shown in FIG. 35 (b) is similar to the conventional example in the MPEG synchronous byte / dummy slot insertion circuit 20006, the de-randomization circuit 20007, and RS decoding in FIG. It is processed by the circuit 20008 and output to the speed conversion circuit 1602. However, as can be seen by comparing FIG. 108 (c) and FIG. 35 (b), the number of effective slots per frame is 24 in the present embodiment. Therefore, even if the MPEG synchronous byte / dummy slot insertion circuit 20006, the de-randomization circuit 20007, and the RS decoding circuit 20008 are processed in the same manner as in the conventional example, the same data series as in FIG. become.
[0334]
FIG. 46 is a block diagram illustrating a configuration example of the speed conversion circuit 1602. A speed conversion circuit 1602 indicated by a dotted line portion includes a write address generation circuit 1604, a read address generation circuit 1605, and a memory circuit 1606. In order to perform TS selection and speed conversion, the memory circuit 1606 of the present embodiment uses a 24-slot memory area. 46 shows a transmission control information decoding circuit 20010 and a channel selection circuit 1603.
[0335]
When channel selection information is input to the channel selection circuit 1603 from an MPEG decoder (not shown), the channel selection circuit 1603 converts the speed from the slot number information output from the transmission control information decoding circuit 20010 in the same manner as the conventional example. A slot selection signal for selecting a TS is output to the circuit 1602. 1TS selected by the slot selection signal output from the channel selection circuit 1603, in this case, a data series of only 24 slots / frame effective slots is written to the memory circuit 1606 in the same manner as in the fifteenth embodiment. Control to do. Therefore, the write address generation circuit 1604 generates only an address corresponding to the selected 1TS slot and outputs the generated address to the memory circuit 1606. Note that the address of a slot corresponding to an unselected TS, that is, an invalid slot of 24 slots / frame, is free-run.
[0336]
Further, similarly to the fifteenth embodiment, the data series of only one TS selected by the slot selection signal is controlled to be continuously read from the memory circuit 1606. Therefore, the read address generation circuit 1605 generates only the address corresponding to the selected 1TS slot at a write speed of 24/48 = 1/2, and outputs it to the memory circuit 1606. Note that the address of the slot corresponding to the unselected TS is not generated and is skipped.
[0337]
As described above, the output data series from the speed conversion circuit 1602 is the same as the conventional example as shown in FIG. Similarly to the conventional example, the read address generation circuit 1605 has a 188-byte MPEG packet valid period of “H” as shown in FIG. 108E for each 204-byte slot output from the memory circuit 1606. An enable signal having a 16-byte parity section of the RS code of “L” is generated and output to an MPEG decoder (not shown).
[0338]
With the above configuration, when the input data sequence of only one TS already selected by the de-interleave circuit 1302 is input to the speed conversion circuit 1602 of this embodiment, the data sequence of only one TS is input to the memory circuit 1606. By performing writing and reading, the memory area to be used can be reduced by half.
[0339]
In the above embodiment, each of TS1 and TS2 occupies 24 slots per frame. For example, in the BS digital broadcasting standard, the maximum number of slots per frame occupied by 1TS is determined. If so, a memory area having the maximum number of slots may be prepared, and the memory area used by the memory circuit 1606 is not limited to 24 slots as in the above embodiment.
[0340]
Further, in the above embodiment, the data series input to the speed conversion circuit 1602 is composed of two types of TS per frame (48 slots), and one type of TS is selected. Here, for example,

Consider the case where three types of TS are input. When one type of TS is selected, only one TS selected as described above is written into the memory circuit 1606, speed conversion is performed, and reading is performed at a speed of 16/48 = 1/3. . Also, when two types of TS are selected, for example, when one TS is displayed on the monitor and the other 1TS is a video recording, only the selected 2TS is written in the memory circuit 1606, and the speed is converted. And reading at a speed of 32/48 = 2/3. In this case, if the maximum number of slots per frame occupied by one TS is determined in the BS digital broadcasting standard, a memory area of the maximum number of slots × 2 slots may be prepared. The same applies to the case where, for example, eight types of TS are input and four types of TS are selected.
[0341]
Further, as a speed conversion circuit, a configuration may be considered in which a plurality of selected TSs are speed-converted and continuously output in parallel. FIG. 47 is a block diagram showing the configuration of the error correction circuit 1607 when the parallel output speed conversion circuit 1608 is provided. The speed conversion circuit 1608 converts the speeds of a plurality of TSs already selected by the de-interleave circuit 1302 and outputs them in parallel continuously. In the error correction circuit 1607 shown in FIG. 47, the internal configuration of the de-interleave circuit 1302, the speed conversion circuit 1608, and the channel selection circuit 1609 is the same as that of the de-interleave circuit 20005, the speed conversion circuit 1502, and the channel selection circuit 1503 in FIG. It has changed compared to the configuration. Other blocks, that is, a Viterbi decoder 20002, a symbol / byte conversion circuit 20004, an MPEG synchronous byte / dummy slot insertion circuit 20006, a de-randomization circuit 20007, an RS decoding circuit 20008, and a transmission control information decoding circuit 20010 are shown in FIG. It is the same as shown in.
[0342]
FIG. 48 is a block diagram showing a configuration example of the speed conversion circuit 1608. A speed conversion circuit 1608 indicated by a dotted line portion includes a write address generation circuit 1610, a read address generation circuit 1611, and a memory circuit 1612. In order to perform TS selection and speed conversion, the memory circuit 1612 of this embodiment uses a memory area of 32 slots. FIG. 48 shows a transmission control information decoding circuit 20010 and a channel selection circuit 1609.
[0343]
Here, the data series input to the speed conversion circuit 1608 is per frame (48 slots).

Consider the case where three types of TS are input.
[0344]
When two types of TS are selected, for example, when one TS is displayed on the monitor and the other TS is video recording, only the 2TS already selected by the de-interleave circuit 1302 is written to the memory circuit 1612. Then, it is only necessary to perform speed conversion and read 2TS in parallel at a speed of 16/48 = 1/3. The same applies to the case where, for example, eight types of TS are input and four types of TS are selected.
[0345]
Note that in the above embodiment, the speed conversion circuit 1602 or the speed conversion circuit 1608 has a configuration in which 1 slot = 204 bytes, and a parity byte of 16 bytes is read from and written to the memory circuit 1606 or the memory circuit 1612 and output with an enable signal. did. In addition to this configuration, a configuration in which 16 bytes of parity bytes are converted into speed without being read from or written to the memory circuit 1606 or the memory circuit 1612 is also conceivable. In this case, the use area of the memory circuit 1606 or the memory circuit 1612 can be further reduced to 188/204 = 47/51, and the read address generation circuit 1605 or the read address generation circuit 1611 does not need to generate an enable signal. For example, 47/51 speed conversion can be easily realized by providing a counter circuit that outputs a ripple carry signal when the count value reaches 51 and inputting 47 to the counter circuit. In this case, a ripple carry signal is output at a 47/51 input speed.
[0346]
(Embodiment 17)
An error correction circuit according to Embodiment 17 of the present invention will be described with reference to the drawings. In the following embodiment, it is assumed that “no TMCC”, that is, the superframe structure is constant over time. The error correction circuit in this embodiment is basically the same in operation as the error correction circuit described in Embodiments 1 to 16, except that various control information is periodically generated. Therefore, the description of the same operation portion is omitted.
[0347]
FIG. 49 is a block diagram illustrating a configuration example of the error correction coding apparatus 1701 on the transmission side. The error correction coding apparatus 1701 shown in this figure includes a TS multiplexing circuit 10002, an RS coding circuit 10003, a randomizing circuit 10004, an interleaving circuit 10005, a byte / symbol conversion circuit 10006, and a convolutional encoder 10007. And a mapping circuit 10008, and a TAB / data information generation circuit 1702 is provided in place of the conventional transmission control information generation circuit 10009 shown in FIG. The functions of TS multiplexing circuit 10002 to mapping circuit 10008 are the same as those shown in FIG.
[0348]
FIG. 50 is a data layout diagram showing an output data sequence up to the randomization circuit 10004 in the error correction coding apparatus 1701. The data arrangement here is exactly the same as in the case of “with TMCC” shown in FIG. However, as shown in the superframe configuration of FIG. 50 (d), the first byte of each slot is replaced with a signal of 12 bytes per frame instead of TMCC after interleaving. These 12-byte signals are W1 of 2 bytes of the previous TAB signal, data other than video, for example, 8 bytes of character multiplexed data, and W2 or W3 of 2 bytes of the rear TAB signal.
[0349]
FIG. 51 is a data arrangement diagram in a byte data series having a super frame structure inputted to the byte / symbol conversion circuit 10006. As shown in FIG. 87, compared with the case of “with TMCC”, the actual TMCC data, that is, 8 bytes per frame is replaced with data other than video, for example, 8 bytes of character multiplexed data. Other than this, the super frame structure is the same as that shown in FIG. That is, the TAB / data information generation circuit 1702 in FIG. 49 generates a synchronization signal of 12 bytes for each frame, 2 bytes of the previous TAB signal (W1), 8 bytes of character multiplexed data other than video, and a rear TAB signal (W2 or W3) Generate in order of 2 bytes. The TAB / data information generation circuit 1702 periodically generates and outputs a constant modulation parameter.
[0350]
FIG. 52 is an explanatory diagram showing an example of the number of slots in each transmission mode in a byte data sequence per frame having a super frame structure input to the byte / symbol conversion circuit 10006. As shown in this figure,
TC-8PSK (r = 2/3): 42 slots
QPSK (r = 3/4): 0 slot
QPSK (r = 1/2): 2 slots (including 1 dummy slot)
BPSK (r = 1/2): 4 slots (including 3 dummy slots)
It is assumed that the number of slots does not change with time.
[0351]
FIG. 53 is a data arrangement diagram per frame that summarizes the signal flow from the input to the output of the error correction coding apparatus 1701. Compared with the case of “with TMCC” 2 in FIG. 97 (d), FIG. 53 (d) shows that TMCC actual data, that is, 128 symbols / frame portion is convolutionally encoded with 8 bytes of character multiplexed data. Only the symbol is changed and the other parts are the same.
[0352]
Next, an error correction circuit that performs error correction decoding of a data series that has been error correction encoded by the error correction encoding device 1701 will be described with reference to the drawings.
[0353]
FIG. 54 is a block diagram showing a configuration example of the error correction circuit 1703 in the seventeenth embodiment, that is, in the case of “no TMCC” as compared with the case of “with TMCC” as described in the first embodiment. In this error correction circuit 1703, the block shown by a thick solid line is different from the conventional example. In error correction circuit 1703 of this embodiment, Viterbi decoder 102 controlled by a switching control signal and Viterbi decoder control circuit 103 that generates a switching control signal are provided, and transmission control in Embodiments 1 to 16 is provided. It is characterized in that a control signal generation circuit 1704 is provided in place of the information decoding circuit 20010 and a channel selection circuit 1705 having an internal configuration different from those in the first to 16th embodiments is provided. The other blocks, that is, the high / low hierarchy selection signal generation circuit 20003 to the speed conversion circuit 20009 are provided, which is the same as that shown in FIG.
[0354]
The operation of the error correction circuit 1703 having such a configuration will be described. A data sequence that has been subjected to error correction coding by the error correction coding device 1701 on the transmission side as shown in FIG. 49 is orthogonally modulated by a not-shown orthogonal modulator and transmitted through a satellite transmission path. The signal transmitted from the transponder is input to a PSK demodulator (not shown) on the receiving side and PSK demodulated. Since the constraining length of the convolution circuit 10014 shown in FIG. 91 is 7 and the TAB signal section is transmitted by BPSK, the TAB signals (w1, w2, w3) before Viterbi decoding are each 32 symbols (32 bits). Of these, the first 12 symbols are indeterminate, but the remaining 20 symbols are determined as w1 (= xxxECD28h), w2 (= xxx0B677h), and w3 (= xxxF4988h) as shown in FIG. When the channel selection is switched according to the channel selection information, the PSK demodulator first performs demodulation by delay detection and detects w1, w2, and w3. In this way, the PSK demodulator detects superframe synchronization and absolute phase, and after detection, performs synchronous detection and outputs the PSK demodulated data and superframe synchronization signal to the error correction circuit 1703 in FIG.
[0355]
In the error correction circuit 1703, the control signal generation circuit 1704 operates in accordance with the superframe synchronization signal output from the PSK demodulator, and transmits various control information, that is, transmission mode / slot information, transmission mode, and dummy slot information at a constant cycle. To generate and output. The control signal generation circuit 1704 extracts and outputs only the 64-bit (64 symbols) character multiplexed data portion output from the Viterbi decoder 102.
[0356]
The Viterbi decoder control circuit 103 generates a switching control signal based on the transmission mode / slot information output from the control signal generation circuit 1704 and outputs it to the Viterbi decoder 102 as in the first embodiment. The Viterbi decoder 102 performs the same operation as in the first embodiment shown in FIG.
[0357]
The error correction capability of the error correction circuit 1703 described above is ensured to the same extent as the error correction circuit of the first embodiment. As in the first embodiment, the switching control signal is generated only when the modulation multi-level number after switching the transmission mode is larger than before the transmission mode switching, or when the modulation multi-level number is the same and the coding rate is large. It may be configured.
[0358]
Similarly to the first embodiment, the Viterbi decoder control circuit 103 does not generate a switching control signal when the transmission mode is switched before and after the superframe synchronization signal (BPSK: r = 1/2). May be. In this case, a Viterbi decoding control method using the property of a fixed symbol sequence can be considered. This will be described in Embodiments 18 and 19.
[0359]
(Embodiment 18)
An error correction circuit according to the eighteenth embodiment of the present invention will be described with reference to the drawings. In the present embodiment, the case where the superframe structure is constant in time without “TMCC” will be described.
[0360]
FIG. 55 is a block diagram illustrating a configuration example of the error correction circuit 1801 in the case of “without TMCC” as compared to the case of “with TMCC” described in the second embodiment. The error correction circuit 1801 includes a channel selection circuit 1705 having a different internal configuration in the error correction circuit 201 of the second embodiment shown in FIG. 5 and a control signal generation circuit in place of the transmission control information decoding circuit 20010. It is a feature that 1704 is provided. The other blocks, that is, the functions of the Viterbi decoder 202 to the Viterbi decoder control circuit 203 and the high / low hierarchy selection signal generation circuit 20003 to the speed conversion circuit 20009 are the same as those shown in FIG.
[0361]
In the error correction circuit 1801 of this embodiment, as in the case of the second embodiment, the Viterbi decoder control circuit 203 generates a definite state signal based on the transmission mode / slot information output from the control signal generation circuit 1704. To the Viterbi decoder 202 of FIG. The Viterbi decoder 202 performs the same operation as in the second embodiment as shown in FIG. The control signal generation circuit 1704 extracts and outputs only the 64-bit (64 symbols) character multiplexed data portion of each frame output from the Viterbi decoder 202.
[0362]
The error correction capability of the error correction circuit 1801 shown above is ensured to the same extent as the error correction circuit of the second embodiment. As in the second embodiment, the Viterbi decoder control circuit 203 can arbitrarily select a symbol period for generating a definite state signal from one symbol to a maximum of 10 symbols, and which symbol is selected. Moreover, it is optional.
[0363]
(Embodiment 19)
An error correction circuit according to the nineteenth embodiment of the present invention will be described with reference to the drawings. In the present embodiment, the case where the superframe structure is constant in time without “TMCC” will be described.
[0364]
FIG. 56 is a block diagram illustrating a configuration example of the error correction circuit 1901 in the case of “without TMCC” with respect to “with TMCC” described in the third embodiment. This error correction circuit 1901 is different from the error correction circuit 301 of the third embodiment shown in FIG. 8 in that a channel selection circuit 1705 having a different internal configuration is provided, and a control signal generation circuit in place of the transmission control information decoding circuit 20010. It is a feature that 1704 is provided. The other blocks, that is, the functions of the Viterbi decoder 302 to the Viterbi decoder control circuit 303 and the high / low hierarchy selection signal generation circuit 20003 to the speed conversion circuit 20009 are the same as those shown in FIG.
[0365]
In the error correction circuit 1901 of this embodiment, the Viterbi decoder control circuit 303 generates a fixed branch signal based on the transmission mode / slot information output from the control signal generation circuit 1704 in the same manner as in the third embodiment. Then, the data is output to the Viterbi decoder 302 of FIG. The Viterbi decoder 302 performs the same operation as in the third embodiment as shown in FIG. The control signal generation circuit 1704 extracts and outputs only the 64-bit (64 symbols) character multiplexed data portion output from the Viterbi decoder 302.
[0366]
The error correction capability of the error correction circuit 1901 described above is ensured to the same extent as the error correction circuit of the third embodiment.
[0367]
(Embodiment 20)
An error correction circuit according to the twentieth embodiment of the present invention will be described with reference to the drawings. In the present embodiment, the case where the superframe structure is constant in time without “TMCC” will be described.
[0368]
FIG. 57 is a block diagram illustrating a configuration example of the error correction circuit 2001 in the case of “without TMCC” with respect to “with TMCC” described in the fourth embodiment. This error correction circuit 2001 is different from the error correction circuit 401 of the fourth embodiment shown in FIG. 11 in that a channel selection circuit 1705 having a different internal configuration is provided, and that a control signal generation is performed instead of the transmission control information decoding circuit 20010. A feature is that a circuit 1704 is provided. The other blocks, that is, the functions of the Viterbi decoder 402 to the Viterbi decoder control circuit 403 and the high / low hierarchy selection signal generation circuit 20003 to the speed conversion circuit 20009 are the same as those shown in FIG.
[0369]
In the error correction circuit 2001 of this embodiment, the Viterbi decoder control circuit 403 generates a state reduction signal based on the transmission mode / slot information output from the control signal generation circuit 1704 in the same manner as in the fourth embodiment. And output to the Viterbi decoder 402 in FIG. The Viterbi decoder 402 performs the same operation as in the third embodiment as shown in FIG. The control signal generation circuit 1704 extracts and outputs only the 64-bit (64 symbols) character multiplexed data portion output from the Viterbi decoder 402.
[0370]
The error correction capability of the error correction circuit 2001 described above is ensured to the same extent as the error correction circuit of the fourth embodiment.
[0371]
(Embodiment 21)
An error correction circuit according to the twenty-first embodiment of the present invention will be described with reference to the drawings. In the present embodiment, the case where the superframe structure is constant in time without “TMCC” will be described.
[0372]
FIG. 58 is a block diagram illustrating a configuration example of the error correction circuit 2101 in the case of “without TMCC” with respect to “with TMCC” described in the fifth embodiment. This error correction circuit 2001 includes a channel selection circuit 1705 having a different internal configuration in the error correction circuit 501 of the fifth embodiment shown in FIG. 14, and a control signal generation circuit in place of the transmission control information decoding circuit 20010. It is a feature that 1704 is provided. The other blocks, that is, the functions of the input symbol conversion circuit 506, Viterbi decoder control circuit 503, Viterbi decoder 20002 to speed conversion circuit 20009 are the same as those shown in FIG.
[0373]
In the error correction circuit 2101 of this embodiment, the Viterbi decoder control circuit 503 generates a symbol coordinate conversion signal based on the transmission mode / slot information output from the control signal generation circuit 1704, and the input symbol shown in FIG. The output to the conversion circuit 506 is the same as in the fifth embodiment. The input symbol conversion circuit 506 performs the same operation as in the fifth embodiment, as shown in FIG. The control signal generation circuit 1704 extracts and outputs only the 64-bit (64 symbols) character multiplexed data portion output from the Viterbi decoder 502.
[0374]
The error correction capability of the error correction circuit 2101 shown above is ensured to the same extent as the error correction circuit of the fifth embodiment.
[0375]
(Embodiment 22)
An error correction circuit according to the twenty-second embodiment of the present invention will be described with reference to the drawings. In the present embodiment, the case where the superframe structure is constant in time without “TMCC” will be described.
[0376]
FIG. 59 is a block diagram illustrating a configuration example of the error correction circuit 2201 in the case of “without TMCC” with respect to “with TMCC” described in the sixth embodiment. This error correction circuit 2201 is different from the error correction circuit 601 of the sixth embodiment shown in FIG. 19 in that a channel selection circuit 1705 having a different internal configuration is provided, and that a control signal generation is performed instead of the transmission control information decoding circuit 20010. A feature is that a circuit 1704 is provided. The other blocks, that is, the functions of the Viterbi decoder 602 to the Viterbi decoder control circuit 603, the high / low hierarchy selection signal generation circuit 20003 to the speed conversion circuit 20009, are the same as those shown in FIG.
[0377]
In the error correction circuit 2201 of the present embodiment, as in the sixth embodiment, the Viterbi decoder control circuit 603 uses the transmission mode / slot information output from the control signal generation circuit 1704 to determine the fixed state signal and the fixed branch signal. Is output to the Viterbi decoder 602 of FIG. The Viterbi decoder 602 performs the same operation as in the sixth embodiment. The control signal generation circuit 1704 extracts and outputs only the 64-bit (64 symbols) character multiplexed data portion output from the Viterbi decoder 602.
[0378]
The error correction capability of the error correction circuit 2201 shown above is ensured to the same extent as the error correction circuit of the sixth embodiment.
[0379]
(Embodiment 23)
An error correction circuit according to the twenty-third embodiment of the present invention will be described with reference to the drawings. In the present embodiment, the case where the superframe structure is constant in time without “TMCC” will be described.
[0380]
FIG. 60 is a block diagram illustrating a configuration example of the error correction circuit 2301 in the case of “without TMCC” with respect to “with TMCC” described in the seventh embodiment. This error correction circuit 2301 is different from the error correction circuit 701 of the seventh embodiment shown in FIG. 21 in that a tuning circuit 1705 having a different internal configuration is provided, and that a control signal generation is performed instead of the transmission control information decoding circuit 20010. A feature is that a circuit 1704 is provided. Functions of other blocks, that is, input symbol conversion circuit 506, Viterbi decoder 702 to Viterbi decoder control circuit 703, high / low hierarchy selection signal generation circuit 20003 to speed conversion circuit 20009 are the same as those shown in FIG. It is.
[0381]
In the error correction circuit 2301 of the present embodiment, as in the case of the seventh embodiment, the Viterbi decoder control circuit 703 generates a symbol coordinate conversion signal based on the transmission mode / slot information output from the control signal generation circuit 1704. It is generated and output to the input symbol conversion circuit 506, and a fixed branch signal is generated and output to the Viterbi decoder 702 in FIG. Input symbol conversion circuit 506 and Viterbi decoder 702 perform the same operations as in the seventh embodiment. The control signal generation circuit 1704 extracts and outputs only the 64-bit (64 symbols) character multiplexed data portion output from the Viterbi decoder 702.
[0382]
The error correction capability of the error correction circuit 2301 shown above is ensured to the same extent as the error correction circuit of the seventh embodiment.
[0383]
(Embodiment 24)
An error correction circuit according to the twenty-fourth embodiment of the present invention will be described with reference to the drawings. In the present embodiment, the case where the superframe structure is constant in time without “TMCC” will be described.
[0384]
FIG. 61 is a block diagram illustrating a configuration example of the error correction circuit 2401 in the case of “without TMCC” with respect to “with TMCC” described in the eighth embodiment. This error correction circuit 2401 is different from the error correction circuit 801 of the eighth embodiment shown in FIG. 23 in that a channel selection circuit 1705 having a different internal configuration is provided and that a control signal is generated in place of the transmission control information decoding circuit 20010. A feature is that a circuit 1704 is provided. The other blocks, that is, the functions of the Viterbi decoder 802 to the Viterbi decoder control circuit 803 and the high / low hierarchy selection signal generation circuit 20003 to the speed conversion circuit 20009 are the same as those shown in FIG.
[0385]
In the error correction circuit 2401 of the present embodiment, as in the case of the eighth embodiment, the Viterbi decoder control circuit 803 uses the transmission mode / slot information output from the control signal generation circuit 1704 to determine the definite state signal and the state. A reduction signal is generated and output to the Viterbi decoder 802 in FIG. Viterbi decoder 802 performs the same operation as in the eighth embodiment. The control signal generation circuit 1704 extracts and outputs only the 64-bit (64 symbols) character multiplexed data portion output from the Viterbi decoder 802.
[0386]
The error correction capability of the error correction circuit 2401 shown above is ensured to the same extent as the error correction circuit of the eighth embodiment.
[0387]
(Embodiment 25)
An error correction circuit according to the twenty-fifth embodiment of the present invention will be described with reference to the drawings. In the present embodiment, the case where the superframe structure is constant in time without “TMCC” will be described.
[0388]
FIG. 62 is a block diagram illustrating a configuration example of the error correction circuit 2501 in the case of “without TMCC” with respect to “with TMCC” described in the ninth embodiment. This error correction circuit 2501 is different from the error correction circuit 901 of the ninth embodiment shown in FIG. 25 in that a channel selection circuit 1705 having a different internal configuration is provided and that a control signal is generated in place of the transmission control information decoding circuit 20010. A feature is that a circuit 1704 is provided. The other blocks, that is, the functions of the Viterbi decoder 902 to the Viterbi decoder control circuit 903, the high / low hierarchy selection signal generation circuit 20003 to the speed conversion circuit 20009, are the same as those shown in FIG.
[0389]
In the error correction circuit 2501 of the present embodiment, as in the case of the ninth embodiment, the Viterbi decoder control circuit 903 uses the transmission mode / slot information output from the control signal generation circuit 1704 to determine the fixed branch signal and the state. A reduction signal is generated and output to the Viterbi decoder 902 of FIG. The Viterbi decoder 902 performs the same operation as in the ninth embodiment. Further, the control signal generation circuit 1704 extracts and outputs only the 64-bit (64 symbols) character multiplexed data portion output from the Viterbi decoder 902.
[0390]
The error correction capability of the error correction circuit 2501 shown above is ensured to the same extent as the error correction circuit of the ninth embodiment.
[0390]
(Embodiment 26)
An error correction circuit according to the twenty-sixth embodiment of the present invention will be described with reference to the drawings. In the present embodiment as well, a case where “no TMCC” and the superframe structure is constant in time will be described.
[0392]
FIG. 63 is a block diagram illustrating a configuration example of the error correction circuit 2601 in the case of “without TMCC” with respect to “with TMCC” described in the tenth embodiment. This error correction circuit 2601 is provided with a channel selection circuit 1705 having a different internal configuration in the error correction circuit 1001 of the tenth embodiment shown in FIG. 27, and generates a control signal in place of the transmission control information decoding circuit 20010. A feature is that a circuit 1704 is provided. The other blocks, that is, the functions of the input symbol conversion circuit 506, the Viterbi decoder 1002 to the Viterbi decoder control circuit 1003, the high / low hierarchy selection signal generation circuit 20003 to the speed conversion circuit 20009 are the same as those shown in FIG. It is.
[0393]
In the error correction circuit 2601 of the present embodiment, as in the case of the tenth embodiment, the Viterbi decoder control circuit 1003 generates a symbol coordinate conversion signal based on the transmission mode / slot information output from the control signal generation circuit 1704. It is generated and output to the input symbol conversion circuit 506, and a state reduction signal is generated and output to the Viterbi decoder 1002 of FIG. Input symbol conversion circuit 506 and Viterbi decoder 1002 perform the same operation as in the tenth embodiment. The control signal generation circuit 1704 extracts and outputs only the 64-bit (64 symbols) character multiplexed data portion output from the Viterbi decoder 1002.
[0394]
The error correction capability of the error correction circuit 2601 shown above is ensured to the same extent as the error correction circuit of the tenth embodiment.
[0395]
(Embodiment 27)
An error correction circuit according to Embodiment 27 of the present invention will be described with reference to the drawings. In the present embodiment, the case where the superframe structure is constant in time without “TMCC” will be described.
[0396]
FIG. 64 is a block diagram illustrating a configuration example of the error correction circuit 2701 in the case of “without TMCC” with respect to “with TMCC” described in the eleventh embodiment. This error correction circuit 2701 is different from the error correction circuit 1101 of the eleventh embodiment shown in FIG. 29 in that a channel selection circuit 1705 having a different internal configuration is provided, and that a control signal generation is performed instead of the transmission control information decoding circuit 20010. A feature is that a circuit 1704 is provided. The other blocks, that is, the functions of the Viterbi decoder 1102 to the Viterbi decoder control circuit 1103 and the high / low hierarchy selection signal generation circuit 20003 to the speed conversion circuit 20009 are the same as those shown in FIG.
[0397]
In the error correction circuit 2701 of the present embodiment, as in the case of the eleventh embodiment, the Viterbi decoder control circuit 1103 uses the transmission mode / slot information output from the control signal generation circuit 1704 to determine the definite state signal, A fixed branch signal and a state reduction signal are generated and output to the Viterbi decoder 1102 of FIG. The Viterbi decoder 1102 performs the same operation as in the eleventh embodiment. The control signal generation circuit 1704 extracts and outputs only the 64-bit (64 symbols) character multiplexed data portion output from the Viterbi decoder 1102.
[0398]
The error correction capability of the error correction circuit 2701 shown above is ensured to the same extent as the error correction circuit of the eleventh embodiment.
[0399]
(Embodiment 28)
An error correction circuit according to the twenty-eighth embodiment of the present invention will be described with reference to the drawings. In the present embodiment, the case where the superframe structure is constant in time without “TMCC” will be described.
[0400]
FIG. 65 is a block diagram illustrating a configuration example of the error correction circuit 2801 in the case of “without TMCC” with respect to “with TMCC” described in the twelfth embodiment. This error correction circuit 2801 is different from the error correction circuit 1201 of the twelfth embodiment shown in FIG. 31 in that a channel selection circuit 1705 having a different internal configuration is provided, and that a control signal is generated in place of the transmission control information decoding circuit 20010. A feature is that a circuit 1704 is provided. Functions of other blocks, that is, input symbol conversion circuit 506, Viterbi decoder 1202 to Viterbi decoder control circuit 1203, high / low hierarchy selection signal generation circuit 20003 to speed conversion circuit 20009 are the same as those shown in FIG. It is.
[0401]
In the error correction circuit 2801 of this embodiment, as in the case of the twelfth embodiment, the Viterbi decoder control circuit 1203 generates a symbol coordinate conversion signal based on the transmission mode / slot information output from the control signal generation circuit 1704. The fixed branch signal and the state reduction signal are generated and output to the Viterbi decoder 1202 of FIG. 32. Input symbol conversion circuit 506 and Viterbi decoder 1202 perform the same operation as in the twelfth embodiment. The control signal generation circuit 1704 extracts and outputs only the 64-bit (64 symbols) character multiplexed data portion output from the Viterbi decoder 1202.
[0402]
The error correction capability of the error correction circuit 2801 shown above is ensured to the same extent as the error correction circuit of the twelfth embodiment.
[0403]
(Embodiment 29)
An error correction circuit in Embodiment 29 of the present invention will be described with reference to the drawings. In the present embodiment, the case where the superframe structure is constant in time without “TMCC” will be described.
[0404]
FIG. 66 is a block diagram illustrating a configuration example of the error correction circuit 2901 in the case of “without TMCC” with respect to “with TMCC” described in the thirteenth embodiment. This error correction circuit 2901 is different from the error correction circuit 1301 of the thirteenth embodiment shown in FIG. 33 in that a channel selection circuit 1705 having a different internal configuration is provided, and that a control signal generation is performed in place of the transmission control information decoding circuit 20010. A feature is that a circuit 1704 is provided. The other blocks, that is, the de-interleave circuit 1302, the Viterbi decoder 20002 to the symbol / byte conversion circuit 20004, and the MPEG synchronous byte / dummy slot insertion circuit 20006 to the speed conversion circuit 20009 are shown in FIG. Are the same.
[0405]
In the error correction circuit 2901 of this embodiment, the relative TS / TS correspondence table shown in FIG. 84 and the relative TS / slot information shown in FIG. 83 are known and constant in time. Therefore, the channel selection circuit 1705 has a known relative TS / TS correspondence table and relative TS / slot information, generates a slot selection signal from the information, and outputs the slot selection signal to the de-interleave circuit 1302 in FIG. . The de-interleave circuit 1302 performs the same operation as in the thirteenth embodiment as shown in FIG.
[0406]
The error correction capability of the error correction circuit 2901 shown above is ensured to the same extent as the error correction circuit of the thirteenth embodiment.
[0407]
As in the case of the thirteenth embodiment, for example, in the BS digital broadcasting standard, if the maximum number of slots per frame occupied by one TS is determined, the memory area for two banks of the maximum number of slots × 8 slots is set. The memory area used by the memory circuit 1306 is not limited to two banks of 24 × 8 slots as in the thirteenth embodiment.
[0408]
Further, as in the thirteenth embodiment, for example,

Consider the case where three types of TS are input. That is, 3 TS is allocated to one transponder. When one type of TS is selected, only the selected 1TS is written into the memory circuit 1306 and read out as in the thirteenth embodiment. Also, when two types of TS are selected, for example, when one TS is displayed on the monitor and the other 1TS is recorded on video, only the selected 2TS is written to the memory circuit 1306 and read. Good. In this case, if the maximum number of slots per frame occupied by one TS is determined in the BS digital broadcasting standard, a memory area for two banks of the maximum number of slots × 8 × 2 slots can be prepared. That's fine. The same applies to the case where, for example, eight types of TS are input and four types of TS are selected.
[0409]
Embodiment 30
An error correction circuit according to Embodiment 30 of the present invention will be described with reference to the drawings. In the present embodiment, the case where the superframe structure is constant in time without “TMCC” will be described.
[0410]
FIG. 67 is a block diagram illustrating a configuration example of the error correction circuit 3001 in the case of “without TMCC” with respect to “with TMCC” described in the fourteenth embodiment. This error correction circuit 3001 is different from the error correction circuit 1401 of the fourteenth embodiment shown in FIG. 36 in that a channel selection circuit 1705 having a different internal configuration is provided and that a control signal generation is performed in place of the transmission control information decoding circuit 20010. A feature is that a circuit 1704 is provided. Other blocks, that is, a de-interleave circuit 1402, a de-randomization circuit 1407, a Viterbi decoder 20002 to a symbol / byte conversion circuit 20004, an MPEG synchronous byte / dummy slot insertion circuit 20006, an RS decoding circuit 20008 to a speed conversion circuit 20009 These functions are the same as those shown in FIG.
[0411]
In the error correction circuit 3001 of this embodiment, the channel selection circuit 1705 generates a slot selection signal in the same way as in the case of the embodiment 29, and the de-interleave circuit 1402 in FIG. Output to the randomizing circuit 1407. The de-interleave circuit 1402 and the de-randomization circuit 1407 perform the same operation as that in the fourteenth embodiment as shown in FIGS.
[0412]
The error correction capability of the error correction circuit 3001 shown above is ensured to the same extent as the error correction circuit of the fourteenth embodiment.
[0413]
As in the case of the fourteenth embodiment, for example, in the BS digital broadcasting standard, if the maximum number of slots per frame occupied by one TS is determined, the memory area for two banks of the maximum number of slots × 8 slots is allocated. The memory area used by the memory circuit 1406 is not limited to two banks of 24 × 8 slots as in the fourteenth embodiment.
[0414]
Further, as in the fourteenth embodiment, for example,

Consider the case where three types of TS are input. That is, 3 TS is allocated to one transponder. When one type of TS is selected, as in Embodiment 14, only the selected 1TS is written into the memory circuit 1406, speed conversion is performed, and reading is performed at a speed of 16/48 = 1/3. Can be done. When two types of TS are selected, for example, when one TS is displayed on the monitor and the other 1TS is recorded on video, only the selected 2TS is written in the memory circuit 1406, and 32/48 = Reading may be performed at a rate of 2/3. In this case, if the maximum number of slots per frame occupied by one TS is determined in the BS digital broadcasting standard, a memory area for two banks of the maximum number of slots × 8 × 2 slots can be prepared. That's fine. The same applies to the case where, for example, eight types of TS are input and four types of TS are selected.
[0415]
In the case of the present embodiment, as in the case of the fourteenth embodiment, the enable signal as shown in FIG. 108 (e), that is, the 188-byte MPEG packet valid period becomes “H”, and the 16-byte RS code The channel selection circuit 1705 in FIG. 67 may generate a signal whose parity interval is “L”.
[0416]
In this embodiment, PN generation in the de-randomization circuit 1407 is bit serial, but it may be 8-bit parallel PN generation. In that case, the P / S conversion circuit 20030 and the S / P conversion circuit 20031 can be eliminated.
[0417]
(Embodiment 31)
An error correction circuit according to Embodiment 31 of the present invention will be described with reference to the drawings. In the present embodiment, the case where the superframe structure is constant in time without “TMCC” will be described.
[0418]
FIG. 68 is a block diagram illustrating a configuration example of the error correction circuit 3101 in the case of “without TMCC” with respect to “with TMCC” described in the fifteenth embodiment. This error correction circuit 3101 is different from the error correction circuit 1501 of the fifteenth embodiment shown in FIG. 41 in that a channel selection circuit 1705 having a different internal configuration is provided, and that a control signal is generated in place of the transmission control information decoding circuit 20010. A feature is that a circuit 1704 is provided. The other blocks, that is, the functions of the speed conversion circuit 1502 and the Viterbi decoder 20002 to the RS decoding circuit 20008 are the same as those shown in FIG.
[0419]
In error correction circuit 3101 of this embodiment, channel selection circuit 1705 generates a slot selection signal and outputs it to speed conversion circuit 1502 in FIG. The speed conversion circuit 1502 performs the same operation as in the fifteenth embodiment.
[0420]
The error correction capability of the error correction circuit 3101 shown above is ensured to the same extent as the error correction circuit of the fifteenth embodiment.
[0421]
As in the fifteenth embodiment, for example, if the maximum number of slots per frame occupied by one TS is determined in the BS digital broadcasting standard, a memory area having the maximum number of slots may be prepared. The memory area used by the memory circuit 1506 is not limited to 24 slots as in the fifteenth embodiment.
[0422]
Further, for example, as in the fifteenth embodiment,

Consider the case where three types of TS are input. That is, 3 TS is allocated to one transponder. When one type of TS is selected, as in the fifteenth embodiment, only the selected 1TS is written to the memory circuit 1506, and the speed is converted and read at a speed of 16/48 = 1/3. Can be done. When two types of TS are selected, for example, when one TS is displayed on the monitor and the other 1TS is recorded on video, only the selected 2TS is written in the memory circuit 1506, and the speed is converted. Thus, reading may be performed at a speed of 32/48 = 2/3. In this case, if the maximum number of slots per frame occupied by one TS is determined in the BS digital broadcasting standard, a memory area of the maximum number of slots × 2 slots may be prepared. The same applies to the case where, for example, eight types of TS are input and four types of TS are selected.
[0423]
Further, as described in the fifteenth embodiment, the speed conversion circuit 1508 may be configured to perform speed conversion on a plurality of selected TSs and continuously output them in parallel.
[0424]
FIG. 70 is a block diagram showing a configuration example of an error correction circuit 3102 having a function of parallel output in the case of “without TMCC” with respect to the error correction circuit 1507 in the case of “with TMCC” shown in FIG. . This error correction circuit 3102 is different from the error correction circuit 1507 of the fifteenth embodiment shown in FIG. 43 in that a channel selection circuit 1705 having a different internal configuration is provided, and that a control signal generation is performed instead of the transmission control information decoding circuit 20010. A feature is that a circuit 1704 is provided. The other blocks, that is, the functions of the speed conversion circuit 1508 and the Viterbi decoder 20002 to RS decoding circuit 20008) are the same as those shown in FIG.
[0425]
The speed conversion circuit 1508 performs the same operation as in the fifteenth embodiment as shown in FIG. 71 by the slot selection signal output from the channel selection circuit 1705.
[0426]
The error correction capability of the error correction circuit 3102 shown above is ensured to the same extent as the error correction circuit of the fifteenth embodiment.
[0427]
A configuration is also possible in which 16 bytes of parity bytes are converted in speed without being read from or written to the memory circuit 1506 or the memory circuit 1512. In this case, the use area of the memory circuit 1506 or the memory circuit 1512 can be reduced to 188/204 = 47/51, and the read address generation circuit 1505 or the read address generation circuit 1511 does not need to generate an enable signal. For example, 47/51 speed conversion can be easily realized by providing a counter circuit that outputs a ripple carry signal when the count value reaches 51 and inputting 47 to the counter circuit. In this case, a ripple carry signal is output at the input 47/51 speed.
[0428]
(Embodiment 32)
An error correction circuit according to Embodiment 32 of the present invention will be described with reference to the drawings. In the present embodiment, the case where the superframe structure is constant in time without “TMCC” will be described.
[0429]
FIG. 72 is a block diagram showing a configuration example of the error correction circuit 3201 in the case of “without TMCC”, compared to the error correction circuit 1601 in the case of “with TMCC”. This error correction circuit 3201 is different from the error correction circuit 1601 of the sixteenth embodiment shown in FIG. 45 in that a channel selection circuit 1705 having a different internal configuration is provided and that a control signal generation is performed in place of the transmission control information decoding circuit 20010. A feature is that a circuit 1704 is provided. The other blocks, that is, the functions of the de-interleave circuit 1302, the speed conversion circuit 1602, the Viterbi decoder 20002 to the symbol / byte conversion circuit 20004, and the MPEG synchronous byte / dummy slot insertion circuit 20006 to the RS decoding circuit 20008 are shown in FIG. This is the same as that shown in FIG.
[0430]
In the error correction circuit 3201 of this embodiment, as described in Embodiment 29, the deinterleaved data shown in FIG. 35B is output from the deinterleave circuit 1302. The number of effective slots per frame in one TS is 24.
[0431]
As shown in FIG. 35 (b), the byte data series output from the de-interleave circuit 1302 is similar to the conventional example in that the MPEG synchronous byte / dummy slot insertion circuit 20006, the de-randomization circuit 20007, and the RS decoding circuit. It is processed in 20008 and output to the speed conversion circuit 1602. The channel selection circuit 1705 generates a slot selection signal and outputs it to the speed conversion circuit 1602 in FIG. 73 in the same manner as in the twenty-ninth embodiment. The speed conversion circuit 1602 performs the same operation as in the sixteenth embodiment.
[0432]
The error correction capability of the error correction circuit 3201 shown above is ensured to the same extent as the error correction circuit of the sixteenth embodiment.
[0433]
As in the case of Embodiment 16, for example, if the maximum number of slots per frame occupied by one TS is determined in the BS digital broadcasting standard, a memory area having the maximum number of slots may be prepared. The memory area used by the memory circuit 1606 is not limited to 24 slots as in the sixteenth embodiment.
[0434]
Further, for example, as in the sixteenth embodiment, for example,

Consider the case where three types of TS are input. That is, 3 TS is allocated to one transponder. When one type of TS is selected, similarly to the sixteenth embodiment, only the selected 1TS is written to the memory circuit 1606, and the speed is converted and read at a speed of 16/48 = 1/3. Can be done. In addition, when two types of TS are selected, for example, when one TS is displayed on the monitor and the other 1TS is recorded on video, only the selected 2TS is written in the memory circuit 1606 to perform speed conversion. Thus, reading may be performed at a speed of 32/48 = 2/3. In this case, if the maximum number of slots per frame occupied by one TS is determined in the BS digital broadcasting standard, a memory area of the maximum number of slots × 2 slots may be prepared. The same applies to the case where, for example, eight types of TS are input and four types of TS are selected.
[0435]
Further, as described in the sixteenth embodiment, the speed conversion circuit 1608 may be configured to perform speed conversion on a plurality of selected TSs and continuously output them in parallel.
[0436]
FIG. 74 is a block diagram showing a configuration example of an error correction circuit 3202 having a function of parallel output in the case of “without TMCC” with respect to the error correction circuit 1607 in the case of “with TMCC”. This error correction circuit 3202 is different from the error correction circuit 1607 of the sixteenth embodiment shown in FIG. 47 in that a channel selection circuit 1705 having a different internal configuration is provided, and that a control signal is generated in place of the transmission control information decoding circuit 20010. A feature is that a circuit 1704 is provided. The other blocks, that is, the functions of the de-interleave circuit 1302, the speed conversion circuit 1608, the Viterbi decoder 20002 to the symbol / byte conversion circuit 20004, the MPEG synchronous byte / dummy slot insertion circuit 20006 to the RS decoding circuit 20008 are shown in FIG. 43 is the same as that shown in FIG.
[0437]
As shown in FIG. 75, the speed conversion circuit 1608 performs the same operation as that in the sixteenth embodiment by the slot selection signal output from the channel selection circuit 1705.
[0438]
The error correction capability of the error correction circuit 3202 described above is ensured to the same extent as the error correction circuit of the sixteenth embodiment.
[0439]
As in the case of the sixteenth embodiment, a configuration may be considered in which 16-byte parity bytes are converted in speed without being read from or written to the memory circuit 1606 or the memory circuit 1612. In this case, the use area of the memory circuit 1606 or the memory circuit 1612 can be reduced to 188/204 = 47/51, and the read address generation circuit 1605 or the read address generation circuit 1611 does not need to generate an enable signal. For example, 47/51 speed conversion can be easily realized by providing a counter circuit that outputs a ripple carry signal when the count value reaches 51 and inputting 47 to the counter circuit. In this case, the ripple carry signal is output at the input 47/51 speed.
[0440]
In the first embodiment, the error correction circuit 101 performs Viterbi decoding on the data series encoded by the error correction encoding apparatus 10001 in FIG. 76 in accordance with the standard system of BS digital broadcasting currently under discussion, The configuration is such that the influence of the transmission mode B after the transmission mode switching is completely cut off, and the Viterbi decoded data of the transmission mode A before the transmission mode switching remaining in the path memory 20021 at the time of the transmission mode switching is output.
[0441]
However, a transmission frame is composed of symbols of a plurality of modulation schemes and a plurality of coding rates, information on the modulation scheme / coding rate of each symbol is included as transmission control information for each frame, and symbols in each frame have different modulations. A data sequence that is continuously convolutionally encoded by one convolutional encoder and transmitted beyond the method and coding rate is Viterbi-decoded with the same configuration as in the first embodiment. It is clear that the influence of the transmission mode B after the transmission mode switching is completely cut off, and Viterbi decoded data of the transmission mode A before the transmission mode switching remaining in the path memory 200021 at the time of the transmission mode switching can be output.
[0442]
In the second to twelfth embodiments, the error correction circuits 201, 301, 401, 501, 601, 701, 801, 901, 1001, 1101, and 1201 are the standard systems of the BS digital broadcasting currently under discussion. In conformity with this, the data series encoded by the error correction encoding apparatus 10001 in FIG. 76 is Viterbi-decoded. Then, by using the property of the fixed symbol sequence of the TAB signal added before and after the TMCC, the influence of the transmission mode before and after the TMCC transmission mode switching is completely cut off, and the path memory 20021 at the transmission mode switching. The configuration is such that the Viterbi decoded data of TMCC remaining in is output.
[0443]
However, the transmission frame is composed of symbols of a plurality of modulation schemes and a plurality of coding rates, and includes a fixed symbol sequence for termination following the last symbol before switching at the time of switching between the modulation schemes and coding rates. And includes information on the modulation scheme / coding rate of each symbol for each frame as transmission control information, and the symbols of each frame continuously exceed a different modulation scheme and coding rate and are one convolutional code. The Viterbi decoding is performed on the data series transmitted after being convolutionally encoded by the encoder with the same configuration as in the second to twelfth embodiments. Then, by using the property of the fixed symbol sequence, the influence of the transmission mode B after the transmission mode switching is completely cut off, and the transmission mode A before the transmission mode switching remaining in the path memory 20021 at the time of the transmission mode switching is changed. It is clear that Viterbi decoded data can be output.
[0444]
In the thirteenth embodiment, the error correction circuit 1301 de-interleaves the data series encoded by the error correction encoding apparatus 10001 in FIG. 76 in accordance with the standard system of BS digital broadcasting currently under discussion. The memory area to be used is reduced by reading / writing only the selected TS to / from the memory circuit 1306.
[0445]
However, in a transmission method in which transmission is performed in a transmission format in which a plurality of MPEG transport streams are multiplexed, the data sequence of each packet unit of the MPEG transport stream is a slot, 1 frame = M slot, 1 super frame = N frame , The transport stream number information of each slot is included as transmission control information in the superframe, and the data sequence transmitted by interleaving M slots for the depth N in slot units in the superframe. It is clear that the memory area to be used can be reduced by de-interleaving with the same configuration as in the thirteenth embodiment and reading / writing only the selected TS to / from the memory circuit 1306.
[0446]
In the fourteenth embodiment, the error correction circuit 1401 de-interleaves the data series encoded by the error correction encoding apparatus 10001 in FIG. 76 in accordance with the BS digital broadcasting standard system currently under discussion. At the same time, only the selected TS is speed-converted and output.
[0447]
However, in a transmission method in which transmission is performed in a transmission format in which a plurality of MPEG transport streams are multiplexed, the data sequence of each packet unit of the MPEG transport stream is a slot, 1 frame = M slot, 1 super frame = N frame , The transport stream number information of each slot is included as transmission control information in the superframe, and the data sequence transmitted by interleaving M slots for the depth N in slot units in the superframe. Obviously, the same configuration as in the fourteenth embodiment described above can be used for de-interleaving, and only the selected TS can be speed-converted and output.
[0448]
Further, in the fourteenth embodiment, the error correction circuit 1401 is based on the BS digital broadcasting standard system currently under discussion, and the data sequence encoded by the error correction encoding device 10001 in FIG. 76 is de-interleaved. An initial value generation circuit 1409 is provided that can generate an initial value of the second byte of all 48 × 8 slots (for one superframe) of the data series output by converting the speed of only the selected TS. To de-randomize.
[0449]
However, in a transmission method in which transmission is performed in a transmission format in which a plurality of MPEG transport streams are multiplexed, the data sequence of each packet unit of the MPEG transport stream is a slot, 1 frame = M slot, 1 super frame = N frame The transport stream number information of each slot is included as transmission control information in the superframe, and the data sequence transmitted after being continuously randomized in units of superframes is described in the fourteenth embodiment. It is clear that de-randomization can be performed with the same configuration as in FIG.
[0450]
In the fifteenth embodiment, the error correction circuit 1501 and the error correction circuit 1507 conform to the standard system of BS digital broadcasting currently under discussion, and are data sequences encoded by the error correction encoding apparatus 10001 in FIG. Is converted, and only the selected TS is read / written to / from the memory circuit 1506 or the memory circuit 1512, thereby reducing the memory area to be used.
[0451]
However, in a transmission method in which transmission is performed in a transmission format in which a plurality of MPEG transport streams are multiplexed, the data sequence of each packet unit of the MPEG transport stream is a slot, 1 frame = M slot, 1 super frame = N frame When the data stream transmitted by including the transport stream number information of each slot as transmission control information in the superframe is speed-converted by the same configuration as in the fifteenth embodiment and selected It is clear that the memory area to be used can be reduced by reading / writing only TS from / to the memory circuit 1506 or the memory circuit 1512.
[0452]
Further, in the sixteenth embodiment, the error correction circuit 1601 and the error correction circuit 1607 conform to the standard system of BS digital broadcasting currently under discussion, and are a data sequence encoded by the error correction encoding device 10001 in FIG. Are de-interleaved, and only the selected TS is output from the de-interleave circuit 1302, the speed conversion circuit 1602 or the speed conversion circuit 1608 converts the speed of the data series, and only the selected TS is stored in the memory circuit 1606 or The memory area to be used is reduced by reading and writing to the memory circuit 1612.
[0453]
However, in a transmission method in which transmission is performed in a transmission format in which a plurality of MPEG transport streams are multiplexed, the data sequence of each packet unit of the MPEG transport stream is a slot, 1 frame = M slot, 1 super frame = N frame , The transport stream number information of each slot is included as transmission control information in the superframe, and the data sequence transmitted by interleaving M slots for the depth N in slot units in the superframe. Is de-interleaved by the same configuration as in the above-described Embodiment 16, and only the selected TS is output from the de-interleave circuit 1302, and the speed conversion circuit 1602 or the speed conversion circuit 1608 converts the data sequence to speed. , T selected By reading and writing only to memory circuit 1606 or the memory circuit 1612, it is clear that can reduce the memory area to be used.
[0454]
Further, in the seventeenth embodiment, the error correction circuit 1703 is the error correction coding shown in FIG. 49 in the standard system of BS digital broadcasting currently under discussion, in which “no TMCC”, that is, the superframe structure is constant over time. The apparatus 1701 performs Viterbi decoding on the encoded data sequence as shown in FIG. 53, completely blocks the influence of the transmission mode B after the transmission mode is switched, and the transmission remaining in the path memory 200021 when the transmission mode is switched. The configuration is such that Viterbi decoded data in transmission mode A before mode switching is output.
[0455]
However, the data sequence on the transmission side is composed of symbols of a plurality of modulation schemes and a plurality of coding rates, and each symbol is continuously convolved with one convolutional encoder over different modulation schemes and coding rates. The Viterbi decoding is performed on the data series transmitted after being encoded with the same configuration as in the seventeenth embodiment, and the influence of the transmission mode B after the transmission mode switching is completely cut off, and the path memory 20021 is switched when the transmission mode is switched. It is clear that the Viterbi decoded data in the transmission mode A before switching the transmission mode remaining in can be output.
[0456]
In the above-described embodiments 18 to 28, the error correction circuits 1801, 1901, 2001, 2101, 2201, 2301, 2401, 2501, 2601, 2701, 2801 are the standard systems of the BS digital broadcasting currently under deliberation. 49, in which the superframe structure is constant in time, the data sequence encoded as shown in FIG. 53 is Viterbi-decoded and added before and after the character multiplexed data. By using the property of the fixed symbol sequence of the TAB signal, the influence of the transmission mode before and after the transmission mode switching of the character multiplexed data is completely cut off, and the characters remaining in the path memory 20001 when the transmission mode is switched It is configured to output Viterbi decoded data of multiplexed data.
[0457]
However, the data sequence on the transmission side is composed of symbols of a plurality of modulation schemes and a plurality of coding rates, and at the time of switching between the modulation scheme and the coding rate, a fixed symbol sequence for termination following the last symbol before switching In the above embodiment 18, each symbol exceeds a different modulation scheme and coding rate, and is continuously convolutionally encoded by one convolutional encoder and transmitted. Viterbi decoding is performed with a configuration similar to that of .about.28, and the influence of the transmission mode B after the transmission mode switching is completely cut off by using the property of the fixed symbol sequence, and remains in the path memory 200021 when the transmission mode is switched. It is obvious that Viterbi decoded data in transmission mode A before transmission mode switching can be output.
[0458]
Further, in the above-mentioned embodiment 29, the error correction circuit 2901 is the error correction coding of FIG. 49 in which “no TMCC”, ie, the superframe structure is constant in time, in the BS digital broadcasting standard system currently under discussion. The device 1701 is configured to de-interleave the encoded data series as shown in FIG. 97 and read / write only the selected slot to / from the memory circuit 1306, thereby reducing the memory area to be used.
[0459]
However, in the transmission format, when a fixed-length data sequence of the minimum unit is a slot, and 1 frame = M slot and 1 super frame = N frame, interleaving with a depth of N per slot is divided into M slots in the super frame. It is apparent that the memory area to be used can be reduced by deinterleaving the data series transmitted in the same manner as in the above-described embodiment 29 and reading / writing only the selected slot to / from the memory circuit 1306. is there.
[0460]
Further, in the thirtieth embodiment, the error correction circuit 3001 is the error correction coding shown in FIG. 49 in which the “TMCC is not present”, that is, the superframe structure is constant in time in the BS digital broadcasting standard system currently under discussion. The device 1701 is configured to de-interleave the encoded data sequence as shown in FIG. 97 and to speed-convert and output only the selected slot.
[0461]
However, in the transmission format, when a fixed-length data sequence of the minimum unit is a slot, and 1 frame = M slot and 1 super frame = N frame, interleaving with a depth of N per slot is divided into M slots in the super frame. It is apparent that the data series transmitted in this manner can be de-interleaved by the same configuration as that of the above-described embodiment 30, and only the selected slot can be speed-converted and output.
[0462]
Further, in the thirtieth embodiment, the error correction circuit 3001 is the error correction coding shown in FIG. 49 in which the “TMCC is not present”, that is, the superframe structure is constant in time in the BS digital broadcasting standard system currently under discussion. In apparatus 1701, the data sequence encoded as shown in FIG. 97 is de-interleaved, and the data sequence output by speed-converting only the selected slot is output for 48 × 8 slots (for one superframe). ) An initial value generation circuit 1409 that can generate all the initial values of the second byte is provided to perform de-randomization.
[0463]
However, in the transmission format, when a fixed-length data sequence of the minimum unit is a slot and 1 frame = M slot and 1 superframe = N frame, a data sequence that is continuously randomized and transmitted in units of superframes. It is apparent that de-randomization can be performed with the same configuration as in the above-described thirty-third embodiment.
[0464]
Further, in the above-described Embodiment 31, the error correction circuit 3101 and the error correction circuit 3102 are “no TMCC”, ie, the superframe structure is constant in time in the BS digital broadcasting standard system currently under discussion. In the error correction encoding device 1701, the speed of the data sequence encoded as shown in FIG. 97 is converted, and only the selected slot is read / written to / from the memory circuit 1506 or the memory circuit 1512, whereby the memory area to be used is changed. The configuration is reduced.
[0465]
However, in the transmission format, when the fixed-length data sequence of the minimum unit is a slot, and 1 frame = M slot and 1 super frame = N frame, the transmitted data sequence has the same configuration as that of the above-described Embodiment 31. It is obvious that the memory area to be used can be reduced by converting the speed and reading / writing only the selected slot to / from the memory circuit 1506 or the memory circuit 1512.
[0466]
Further, in the above embodiment 32, in the standard system of BS digital broadcasting currently under discussion, the error correction coding apparatus 1701 of FIG. 49 in which “no TMCC”, that is, the superframe structure is temporally constant is shown in FIG. Is de-interleaved, and only the selected slot is output from the de-interleave circuit 1302, and the speed conversion circuit 1602 or the speed conversion circuit 1608 converts the data series into a speed, The memory area to be used is reduced by reading / writing only the designated slots into / from the memory circuit 1606 or the memory circuit 1612.
[0467]
However, in the transmission format, when a fixed-length data sequence of the minimum unit is a slot, and 1 frame = M slot and 1 super frame = N frame, interleaving with a depth of N per slot is divided into M slots in the super frame. The data sequence transmitted in this manner is de-interleaved by the same configuration as in the above-described thirty-second embodiment, and only the slot selected from the de-interleave circuit 1302 is output, and the speed conversion circuit 1602 or the speed conversion circuit 1608 It is clear that the memory area to be used can be reduced by converting the speed of the data series and reading / writing only the selected slot to / from the memory circuit 1606 or the memory circuit 1612.
[0468]
In the first embodiment, only one state having the minimum path metric in the trellis diagram is valid for the final symbol of transmission mode A before the transmission mode switching.
[0469]
Instead, the ACS circuit 105 of FIG. 2 may be configured to reset the value of the path metric memory 20020 using the switching control signal output from the Viterbi decoder control circuit 103. In other words, as shown in the trellis diagram of FIG. 119, only the one-state path metric (PM) having the minimum path metric in the trellis diagram can be taken for the final symbol of the transmission mode A before the transmission mode switching. The minimum value is set to, for example, “0”. The other state is then reset to the maximum possible value. With this configuration, the influence of the transmission mode B after the mode switching can be cut off, and the Viterbi decoded data of the transmission mode A before the mode switching remaining in the path memory 200021 when the transmission mode is switched can be output. According to this configuration, since the value of the path metric memory 20020 is simply reset, there is an advantage that the control is simplified.
[0470]
In the second embodiment, the ACS circuit 205 in FIG. 6 uses the confirmed state signal output from the Viterbi decoder control circuit 203 to validate only one state and invalidate all other states. Thus, the configuration is such that the path metric memory 20020 and the path memory 20001 are controlled.
[0471]
Instead, the ACS circuit 205 in FIG. 6 may be configured to reset the value of the path metric memory 20020 using the confirmed state signal. That is, as shown in the trellis diagram of FIG. 120, only the path metric in one state determined is set to the smallest possible value, for example, “0”. The other state is then reset to the maximum possible value. With this configuration, the influence of transmission mode B after mode switching is cut off, and Viterbi decoded data of TMCC (BPSK: r = 1/2) before mode switching remaining in path memory 200021 at the time of transmission mode switching is output. can do. According to this configuration, since the value of the path metric memory 20020 is simply reset, there is an advantage that the control is simplified.
[0472]
Also in the above configuration, as shown in FIG. 120 (a), the Viterbi decoder control circuit 203 in FIG. 6 has 20 symbols (10 symbols after S / P conversion) for each TAB signal (w1, w2, w3). ) From the time when the first symbol is input to the path memory 20001 until the time when the 10th symbol (the final symbol after S / P conversion) of each TAB signal is input to the path memory 20021. Thus, it is not necessary to limit the configuration to output to the ACS circuit 205. As shown in FIGS. 120A to 120C, the period for generating the definite state signal can be arbitrarily selected between 1 symbol and a maximum of 10 symbols, and which symbol is selected is also arbitrary. .
[0473]
The BER improvement effect by the above configuration was examined by simulation. FIG. 121 is a configuration diagram of a transmission frame used in the simulation. FIG. 121 (a) is a signal arrangement diagram at the time of input to the Viterbi decoder 202 (TMCC is before S / P conversion), and FIG. 121 (b) is a signal arrangement diagram at the time of input to the path memory 20001. Yes (TMCC is after S / P conversion). The path memory length was 64, and the main signal after TMCC was TC-8PSK (r = 2/3) 64 symbols only. With the main signal of 64 symbols, immediately before the first TMCC symbol is input, the path memory 200021 is filled with TC-8PSK (r = 2/3) 64 symbols.
[0474]
FIG. 122 shows the above simulation result under the condition of C / N = −2 dB. At the time when the last symbol of the rear TAB signal (w2 or w3) is input to the path memory 20021, the BER for each symbol is calculated for the 64 symbols remaining in the path memory 20021. The horizontal axis indicates 64 symbols remaining in the path memory 20001 and the vertical axis indicates the BER value. FIG. 122 shows a case where the value of the path metric memory 20020 is reset by the first symbol or the last symbol of the back TAB signal (w2 or w3).
[0475]
As is clear from FIG. 122, “with termination processing” in the present embodiment improves the error rate of each symbol remaining in the path memory 200021 as compared with “without termination processing” in the conventional example. I know that. Also, resetting the value of the path metric memory 20020 with the first symbol of the back TAB signal reduces the BER of the net TMCC data indicated by the 0th to 47th symbols in FIG. 122, rather than resetting with the final symbol. It can be said that it is more effective.
[0476]
Further, in the fourth embodiment, the ACS circuit 405 in FIG. 12 uses the state reduction signal output from the Viterbi decoder control circuit 403 for the first 6 symbols (after S / P conversion) of each TAB signal. The number of states is halved for each symbol (after S / P conversion). For the subsequent 10 symbols (after S / P conversion), the path metric memory 20020 and the path memory 200021 are controlled so that only one determined state is valid.
[0477]
Instead, the ACS circuit 405 in FIG. 12 may be configured to reset the value of the path metric memory 20020 using the state reduction signal. That is, for the first 6 symbols of each TAB signal (after S / P conversion), for each symbol (after S / P conversion), only the determined path metrics of 32, 16, 8, 4, 2, 1 state are obtained. The smallest possible value, for example “0”, is reset and the other states are reset to the largest possible value. With this configuration, the influence of the transmission mode B after the mode switching is cut off, and the Viterbi decoded data of the TMCC (BPSK: r = 1/2) before the mode switching remaining in the path memory 200021 when the transmission mode is switched Can be output. According to such a configuration, since the value of the path metric memory 20020 is simply reset, there is an advantage that the control is simplified.
[0478]
In the sixth embodiment, the ACS circuit 605 in FIG. 20 uses the definite state signal output from the Viterbi decoder control circuit 603, as in the second embodiment shown in FIGS. Thus, the path metric memory 20020 and the path memory 200021 are controlled so that only the determined one state is valid and all other states are invalid.
[0479]
Instead, the ACS circuit 605 of FIG. 20 may be configured to reset the value of the path metric memory 20020 using the confirmed state signal. That is, only the path metric in one determined state is set to the minimum value that can be taken, for example, “0”, and the other state is reset to the maximum value that can be taken. With this configuration, the Viterbi-decoded data of TMCC (BPSK: r = 1/2) before mode switching that remains in the path memory 200021 at the time of transmission mode switching is cut off from the influence of transmission mode B after mode switching. Can be output. According to such a configuration, since the value of the path metric memory 20020 is simply reset, there is an advantage that the control is simplified.
[0480]
In the eighth embodiment, as in the second embodiment shown in FIGS. 7A to 7C, the ACS circuit 805 in FIG. 24 receives the definite state signal output from the Viterbi decoder control circuit 803. As a result, the path metric memory 20020 and the path memory 200021 are controlled so that only one determined state is valid and all other states are invalid. Similarly to the fourth embodiment shown in FIG. 13, the ACS circuit 805 uses the state reduction signal output from the Viterbi decoder control circuit 803 for the first six symbols (after S / P conversion) of each TAB signal. Controls the path metric memory 20020 and the path memory 200021. The configuration is such that the number of states is reduced by half until the convolution circuit 10014 is determined to be in one state.
[0481]
Instead, the ACS circuit 805 of FIG. 24 may reset the value of the path metric memory 20020 using the confirmed state signal. That is, only the path metric in one determined state is set to the minimum value that can be taken, for example, “0”, and the other state is reset to the maximum value that can be taken. Further, the ACS circuit 805 may be configured to reset the value of the path metric memory 20020 using the state reduction signal. That is, for the first 6 symbols of each TAB signal (after S / P conversion), for each symbol (after S / P conversion), only the determined path metrics of 32, 16, 8, 4, 2, 1 state are obtained. The smallest possible value, for example “0”, is reset and the other states are reset to the largest possible value. With this configuration, the influence of the transmission mode B after the mode switching is cut off, and the Viterbi decoded data of the TMCC (BPSK: r = 1/2) before the mode switching remaining in the path memory 200021 when the transmission mode is switched Can be output. According to such a configuration, since the value of the path metric memory 20020 is simply reset, there is an advantage that the control is simplified.
[0482]
In the eighth embodiment, the Viterbi decoder control circuit 803 of FIG. 24, as shown in FIG. 7A, each TAB signal (w1, w2, w3) 20 symbols (after S / P conversion) The definite state signal is generated from the time when the first symbol (10 symbols) is input to the path memory 20001 until the time when the 10th symbol (the final symbol after S / P conversion) of each TAB signal is input to the path memory 20001. Thus, the output to the ACS circuit 805 is made.
[0483]
Instead, the ACS circuit 805 in FIG. 24 may reset the value of the path metric memory 20020 using the definite state signal output from the Viterbi decoder control circuit 803. That is, as shown in FIG. 120, only the determined path metric in one state is set to the smallest possible value, for example, “0”, and the other states are reset to the largest possible value. With this configuration, the influence of the transmission mode B after the mode switching is cut off, and the Viterbi decoded data of the TMCC (BPSK: r = 1/2) before the mode switching remaining in the path memory 200021 when the transmission mode is switched Can be output. According to such a configuration, since the value of the path metric memory 20020 is simply reset, there is an advantage that the control is simplified.
[0484]
In the ninth embodiment, the ACS circuit 905 in FIG. 26 uses the state reduction signal output from the Viterbi decoder control circuit 903 in the same manner as in the fourth embodiment shown in FIG. For the first six symbols (after S / P conversion), the path metric memory 20020 and the path memory 200021 are controlled. The number of states is reduced by half until the convolution circuit 10014 is determined to be in one state.
[0485]
Instead, the ACS circuit 905 in FIG. 26 may be configured to reset the value of the path metric memory 20020 using the state reduction signal. That is, for the first 6 symbols of each TAB signal (after S / P conversion), for each symbol (after S / P conversion), only the determined path metrics of 32, 16, 8, 4, 2, 1 state are obtained. The smallest possible value, for example “0”, is reset and the other states are reset to the largest possible value. With this configuration, the influence of the transmission mode B after the mode switching is cut off, and the Viterbi decoded data of the TMCC (BPSK: r = 1/2) before the mode switching remaining in the path memory 200021 when the transmission mode is switched Can be output. According to such a configuration, since the value of the path metric memory 20020 is simply reset, there is an advantage that the control is simplified.
[0486]
In the tenth embodiment, the ACS circuit 1005 in FIG. 28 uses the state reduction signal output from the Viterbi decoder control circuit 1003 as in the fourth embodiment shown in FIG. For the first six symbols (after S / P conversion), the path metric memory 20020 and the path memory 200021 are controlled. The number of states is reduced by half until the convolution circuit 10014 is determined to be in one state.
[0487]
Instead, the ACS circuit 1005 in FIG. 28 may be configured to reset the value of the path metric memory 20020 using the state reduction signal. That is, for the first 6 symbols of each TAB signal (after S / P conversion), for each symbol (after S / P conversion), only the determined path metrics of 32, 16, 8, 4, 2, 1 state are obtained. The smallest possible value, for example “0”, is reset and the other states are reset to the largest possible value. With this configuration, the influence of the transmission mode B after the mode switching is cut off, and the Viterbi decoded data of the TMCC (BPSK: r = 1/2) before the mode switching remaining in the path memory 200021 when the transmission mode is switched Can be output. According to such a configuration, since the value of the path metric memory 20020 is simply reset, there is an advantage that the control is simplified.
[0488]
Further, in the eleventh embodiment, the ACS circuit 1105 in FIG. 30 performs the definite state signal output from the Viterbi decoder control circuit 1103 in the same manner as the second embodiment shown in FIGS. , The path metric memory 20020 and the path memory 200021 are controlled so that only one confirmed state is valid and all other states are invalid. Similarly to the fourth embodiment shown in FIG. 13, the ACS circuit 1105 uses the state reduction signal output from the Viterbi decoder control circuit 1103, and uses the first 6 symbols of each TAB signal (after S / P conversion). In this case, the path metric memory 20020 and the path memory 200021 are controlled. The number of states is reduced by half until the convolution circuit 10014 is determined to be in one state.
[0489]
Instead, the ACS circuit 1105 of FIG. 30 may be configured to reset the value of the path metric memory 20020 using the confirmed state signal. That is, only the path metric in one determined state is set to the minimum value that can be taken, for example, “0”, and the other state is reset to the maximum value that can be taken. Further, the ACS circuit 1105 may be configured to reset the value of the path metric memory 20020 using the state reduction signal. That is, for the first 6 symbols of each TAB signal (after S / P conversion), for each symbol (after S / P conversion), only the determined path metrics of 32, 16, 8, 4, 2, 1 state are obtained. The smallest possible value, for example “0”, is reset and the other states are reset to the largest possible value. With this configuration, the influence of the transmission mode B after the mode switching is cut off, and the Viterbi decoded data of the TMCC (BPSK: r = 1/2) before the mode switching remaining in the path memory 200021 when the transmission mode is switched Can be output. According to such a configuration, since the value of the path metric memory 20020 is simply reset, there is an advantage that the control is simplified.
[0490]
In the eleventh embodiment, as shown in FIG. 7A, the Viterbi decoder control circuit 1103 in FIG. 30 has 20 TAB signals (w1, w2, w3) 20 symbols (after S / P conversion). 10 symbols) from the time when the first symbol is input to the path memory 20001 to the time when the 10th symbol (the final symbol after S / P conversion) of each TAB signal is input to the path memory 20001. It is configured to generate and output to the ACS circuit 205.
[0491]
Instead, the ACS circuit 1105 of FIG. 30 may be configured to reset the value of the path metric memory 20020 using the definite state signal output from the Viterbi decoder control circuit 1103. That is, as shown in FIG. 120, only the determined path metric in one state is set to the smallest possible value, for example, “0”, and the other states are reset to the largest possible value. With this configuration, the influence of the transmission mode B after the mode switching is cut off, and the Viterbi decoded data of the TMCC (BPSK: r = 1/2) before the mode switching remaining in the path memory 200021 when the transmission mode is switched Can be output. According to such a configuration, since the value of the path metric memory 20020 is simply reset, there is an advantage that the control is simplified.
[0492]
In the twelfth embodiment, the ACS circuit 1205 in FIG. 32 uses the state reduction signal output from the Viterbi decoder control circuit 1203 in the same manner as in the fourth embodiment shown in FIG. For the first six symbols (after S / P conversion), the path metric memory 20020 and the path memory 200021 are controlled. The number of states is reduced by half until the convolution circuit 10014 is determined to be in one state.
[0493]
Instead, the ACS circuit 1205 in FIG. 32 may be configured to reset the value of the path metric memory 20020 using the state reduction signal. That is, for the first 6 symbols of each TAB signal (after S / P conversion), for each symbol (after S / P conversion), only the determined path metrics of 32, 16, 8, 4, 2, 1 state are obtained. The smallest possible value, for example “0”, is reset and the other states are reset to the largest possible value. With this configuration, the influence of the transmission mode B after the mode switching is cut off, and the Viterbi decoded data of the TMCC (BPSK: r = 1/2) before the mode switching remaining in the path memory 200021 when the transmission mode is switched Can be output. According to such a configuration, since the value of the path metric memory 20020 is simply reset, there is an advantage that the control is simplified.
[0494]
In the seventeenth embodiment, only one state having the minimum path metric in the trellis diagram is valid for the final symbol of transmission mode A before switching the transmission mode.
[0495]
Instead, the ACS circuit 105 of FIG. 2 may be configured to reset the value of the path metric memory 20020 using the switching control signal output from the Viterbi decoder control circuit 103. That is, as shown in FIG. 119, for the final symbol of the transmission mode A before switching the transmission mode, only the one-state path metric having the minimum path metric in the trellis diagram is set to the smallest possible value, for example, “0”. Reset other states to the maximum possible value. With such a configuration, it is possible to block the influence of the transmission mode B after the mode switching, and to output the Viterbi decoded data of the transmission mode A before the mode switching remaining in the path memory 200021 when the transmission mode is switched. According to such a configuration, since the value of the path metric memory 20020 is simply reset, there is an advantage that the control is simplified.
[0496]
In the eighteenth embodiment, the ACS circuit 205 in FIG. 6 uses the confirmed state signal output from the Viterbi decoder control circuit 203 to validate only one confirmed state and invalidate all other states. As described above, the path metric memory 20020 and the path memory 200021 are controlled.
[0497]
Instead, the ACS circuit 205 may be configured to reset the value of the path metric memory 20020 using the definite state signal output from the Viterbi decoder control circuit 203. That is, as shown in FIG. 120, only the determined path metric in one state is set to the smallest possible value, for example, “0”, and the other states are reset to the largest possible value. With such a configuration, the influence of the transmission mode B after the mode switching is cut off, and the character multiplexed data (BPSK: r = 1/2) before the mode switching remaining in the path memory 200021 when the transmission mode is switched is Viterbi. Decoded data can be output. According to such a configuration, since the value of the path metric memory 20020 is simply reset, there is an advantage that the control is simplified.
[0498]
Also in the above-described configuration, the Viterbi decoder control circuit 203 in FIG. 6 is configured so that each TAB signal (w1, w2, w3) 20 symbols (10 after S / P conversion), as shown in FIG. Symbols) from the time when the first symbol of the TAB signal is input to the path memory 20001 to the time when the 10th symbol (the final symbol after S / P conversion) of each TAB signal is input to the path memory 20001 Then, it can be configured to output to the ACS circuit 205. In addition, as shown in FIGS. 120A to 120C, the period for generating the definite state signal can be arbitrarily selected between 1 symbol and a maximum of 10 symbols, and which symbol is selected is also arbitrary. is there.
[0499]
In Embodiment 20, the ACS circuit 405 in FIG. 12 uses the state reduction signal output from the Viterbi decoder control circuit 403 to perform the first 6 symbols (after S / P conversion) of each TAB signal. The path metric memory 20020 and the path memory are set so that the number of states is halved for each symbol (after S / P conversion) and only the determined one state is valid for the subsequent 10 symbols (after S / P conversion). It was configured to perform control of 20021.
[0500]
Instead, the ACS circuit 405 may be configured to reset the value of the path metric memory 20020 using the state reduction signal. That is, for the first 6 symbols of each TAB signal (after S / P conversion), for each symbol (after S / P conversion), only the determined path metrics of 32, 16, 8, 4, 2, 1 state are obtained. The smallest possible value, for example “0”, is reset and the other states are reset to the largest possible value. With such a configuration, the influence of the transmission mode B after the mode switching is cut off, and the character multiplexed data (BPSK: r = 1/2) before the mode switching remaining in the path memory 200021 when the transmission mode is switched is Viterbi. Decoded data can be output. According to such a configuration, since the value of the path metric memory 20020 is simply reset, there is an advantage that the control is simplified.
[0501]
Further, in the twenty-second embodiment, the ACS circuit 605 in FIG. 20 is in a definite state output from the Viterbi decoder control circuit 603 in the same manner as in the second embodiment shown in FIGS. The signal is used to control the path metric memory 20020 and the path memory 20021 so that only one determined state is valid and all other states are invalid.
[0502]
Instead, the ACS circuit 605 may reset the value of the path metric memory 20020 using the confirmed state signal. That is, only the path metric in one determined state is set to the minimum value that can be taken, for example, “0”, and the other state is reset to the maximum value that can be taken. With such a configuration, the influence of the transmission mode B after the mode switching is cut off, and the character multiplexed data (BPSK: r = 1/2) before the mode switching remaining in the path memory 200021 when the transmission mode is switched is Viterbi. Decoded data can be output. According to such a configuration, since the value of the path metric memory 20020 is simply reset, there is an advantage that the control is simplified.
[0503]
Further, in the twenty-fourth embodiment, the ACS circuit 805 in FIG. 24 performs the definite state signal output from the Viterbi decoder control circuit 803 in the same manner as in the second embodiment shown in FIGS. , The path metric memory 20020 and the path memory 200021 are controlled so that only one confirmed state is valid and all other states are invalid. Similarly to the fourth embodiment shown in FIG. 13, the ACS circuit 805 uses the state reduction signal output from the Viterbi decoder control circuit 803, and uses the first 6 symbols of each TAB signal (after S / P conversion). In this case, the path metric memory 20020 and the path memory 200021 are controlled. The number of states is reduced by half until the convolution circuit 10014 is determined to be in one state.
[0504]
Instead, the ACS circuit 805 may reset the value of the path metric memory 20020 using the confirmed state signal. That is, only the path metric in one determined state is set to the minimum value that can be taken, for example, “0”, and the other state is reset to the maximum value that can be taken. Further, the ACS circuit 805 may be configured to reset the value of the path metric memory 20020 using the state reduction signal. That is, for the first 6 symbols of each TAB signal (after S / P conversion), for each symbol (after S / P conversion), only the determined path metrics of 32, 16, 8, 4, 2, 1 state are obtained. The smallest possible value, for example “0”, is reset and the other states are reset to the largest possible value. With such a configuration, the influence of the transmission mode B after the mode switching is cut off, and the character multiplexed data (BPSK: r = 1/2) before the mode switching remaining in the path memory 200021 when the transmission mode is switched is Viterbi. Decoded data can be output. According to such a configuration, since the value of the path metric memory 20020 is simply reset, there is an advantage that the control is simplified.
[0505]
In the twenty-fourth embodiment, the Viterbi decoder control circuit 803 of FIG. 24, as shown in FIG. 7A, each TAB signal (w1, w2, w3) 20 symbols (after S / P conversion) 10 symbols) from the time when the first symbol is input to the path memory 20001 to the time when the 10th symbol (the final symbol after S / P conversion) of each TAB signal is input to the path memory 20001. It is configured to generate and output to the ACS circuit 205.
[0506]
Instead, the ACS circuit 805 may reset the value of the path metric memory 20020 using the definite state signal output from the Viterbi decoder control circuit 803. That is, as shown in FIG. 120, only the determined path metric in one state is set to the smallest possible value, for example, “0”, and the other states are reset to the largest possible value. With this configuration, the influence of the transmission mode B after the mode switching is cut off, and the Viterbi decoded data of the TMCC (BPSK: r = 1/2) before the mode switching remaining in the path memory 200021 when the transmission mode is switched Can be output. According to such a configuration, since the value of the path metric memory 20020 is simply reset, there is an advantage that the control is simplified.
[0507]
In Embodiment 25, the ACS circuit 905 in FIG. 26 uses the state reduction signal output from the Viterbi decoder control circuit 903 in the same manner as in Embodiment 4 shown in FIG. For the first six symbols (after S / P conversion), the path metric memory 20020 and the path memory 200021 are controlled. The number of states is reduced by half until the convolution circuit 10014 is determined to be in one state.
[0508]
Instead, the ACS circuit 905 may be configured to reset the value of the path metric memory 20020 using the state reduction signal. That is, for the first 6 symbols of each TAB signal (after S / P conversion), for each symbol (after S / P conversion), only the determined path metrics of 32, 16, 8, 4, 2, 1 state are obtained. The smallest possible value, for example “0”, is reset and the other states are reset to the largest possible value. With such a configuration, the influence of the transmission mode B after the mode switching is cut off, and the character multiplexed data (BPSK: r = 1/2) before the mode switching remaining in the path memory 200021 when the transmission mode is switched is Viterbi. Decoded data can be output. According to such a configuration, since the value of the path metric memory 20020 is simply reset, there is an advantage that the control is simplified.
[0509]
In the above-described twenty-sixth embodiment, the ACS circuit 1005 in FIG. 28 uses the state reduction signal output from the Viterbi decoder control circuit 1003 in the same manner as in the fourth embodiment shown in FIG. For the first six symbols (after S / P conversion), the path metric memory 20020 and the path memory 200021 are controlled. The number of states is reduced by half until the convolution circuit 10014 is determined to be in one state.
[0510]
Instead, the ACS circuit 1005 may be configured to reset the value of the path metric memory 20020 using the state reduction signal. That is, for the first 6 symbols of each TAB signal (after S / P conversion), for each symbol (after S / P conversion), only the determined path metrics of 32, 16, 8, 4, 2, 1 state are obtained. The smallest possible value, for example “0”, is reset and the other states are reset to the largest possible value. With such a configuration, the influence of the transmission mode B after the mode switching is cut off, and the character multiplexed data (BPSK: r = 1/2) before the mode switching remaining in the path memory 200021 when the transmission mode is switched is Viterbi. Decoded data can be output. According to such a configuration, since the value of the path metric memory 20020 is simply reset, there is an advantage that the control is simplified.
[0511]
In the above-described twenty-seventh embodiment, the ACS circuit 1105 in FIG. 30 performs a definite state signal output from the Viterbi decoder control circuit 1103 in the same manner as in the second embodiment shown in FIGS. , The path metric memory 20020 and the path memory 200021 are controlled so that only one confirmed state is valid and all other states are invalid. Similarly to the fourth embodiment shown in FIG. 13, the ACS circuit 1105 uses the state reduction signal output from the Viterbi decoder control circuit 1103, and uses the first 6 symbols of each TAB signal (after S / P conversion). In this case, the path metric memory 20020 and the path memory 200021 are controlled. The number of states is reduced by half until the convolution circuit 10014 is determined to be in one state.
[0512]
Instead, the ACS circuit 1105 may be configured to reset the value of the path metric memory 20020 using the confirmed state signal. That is, only the path metric in one determined state is set to the minimum value that can be taken, for example, “0”, and the other state is reset to the maximum value that can be taken. The ACS circuit 1105 may be configured to reset the value of the path metric memory 20020 using the state reduction signal. That is, for the first 6 symbols of each TAB signal (after S / P conversion), for each symbol (after S / P conversion), only the determined path metrics of 32, 16, 8, 4, 2, 1 state are obtained. The smallest possible value, for example “0”, is reset and the other states are reset to the largest possible value. With such a configuration, the influence of the transmission mode B after the mode switching is cut off, and the character multiplexed data (BPSK: r = 1/2) before the mode switching remaining in the path memory 200021 when the transmission mode is switched is Viterbi. Decoded data can be output. According to such a configuration, since the value of the path metric memory 20020 is simply reset, there is an advantage that the control is simplified.
[0513]
In the twenty-seventh embodiment, as shown in FIG. 7A, the Viterbi decoder control circuit 1103 in FIG. 30 has 20 TAB signals (w1, w2, w3) after S / P conversion. 10 symbols) from the time when the first symbol is input to the path memory 20001 to the time when the 10th symbol (the final symbol after S / P conversion) of each TAB signal is input to the path memory 20001. It is configured to generate and output to the ACS circuit 1105.
[0514]
Instead, the ACS circuit 1105 may be configured to reset the value of the path metric memory 20020 using the confirmed state signal output from the Viterbi decoder control circuit 1103. That is, as shown in FIG. 120, only the determined path metric in one state is set to the smallest possible value, for example, “0”, and the other states are reset to the largest possible value. With this configuration, the influence of the transmission mode B after the mode switching is cut off, and the Viterbi decoded data of the TMCC (BPSK: r = 1/2) before the mode switching remaining in the path memory 200021 when the transmission mode is switched Can be output. According to such a configuration, since the value of the path metric memory 20020 is simply reset, there is an advantage that the control is simplified.
[0515]
In the twenty-eighth embodiment, the ACS circuit 1205 in FIG. 32 uses the state reduction signal output from the Viterbi decoder control circuit 1203 in the same manner as in the fourth embodiment shown in FIG. For the first six symbols (after S / P conversion), the path metric memory 20020 and the path memory 200021 are controlled. The number of states is reduced by half until the convolution circuit 10014 is determined to be in one state.
[0516]
Instead, the ACS circuit 1205 may be configured to reset the value of the path metric memory 20020 using the state reduction signal. That is, for the first 6 symbols of each TAB signal (after S / P conversion), for each symbol (after S / P conversion), only the determined path metrics of 32, 16, 8, 4, 2, 1 state are obtained. The smallest possible value, for example “0”, is reset and the other states are reset to the largest possible value. With such a configuration, the influence of the transmission mode B after the mode switching is cut off, and the character multiplexed data (BPSK: r = 1/2) before the mode switching remaining in the path memory 200021 when the transmission mode is switched is Viterbi. Decoded data can be output. According to such a configuration, since the value of the path metric memory 20020 is simply reset, there is an advantage that the control is simplified.
[0517]
【The invention's effect】
As described above, according to the invention of the present application, for the symbols before the transmission mode switching remaining in the path memory, the minimum path metric is determined by the path metric accumulated up to the final symbol of the transmission mode before the switching. Viterbi decoding data that is output as Viterbi decoding data and is not affected by the symbol of the transmission mode after switching can be performed.
[0518]
Further, according to the invention of the present application, when transmission control information is transmitted, symbols before transmission mode switching remaining in the path memory are minimized by the path metric accumulated up to the final symbol of the transmission mode before switching. The path metric is determined and output as Viterbi decoded data, and Viterbi decoding that is not affected by the symbols of the transmission mode after switching can be performed.
[0519]
Also, according to the present invention, only one state having the smallest path metric is valid among all states in the final symbol before switching the transmission mode, and the Viterbi decoded data is output with the other states being invalid, Viterbi decoding that is not affected by the symbols in the transmission mode can be performed.
[0520]
According to the invention of the present application, among all states in the final symbol before switching the transmission mode, the maximum value that can take the other state to the minimum value that can take only the path metric of one state having the minimum path metric. By resetting to V and outputting Viterbi decoded data, Viterbi decoding that is not affected by the symbol of the transmission mode after switching can be performed and control can be simplified.
[0521]
Further, according to the invention of this application, only when the modulation multi-level number (number of phases) after switching the transmission mode is larger than before switching, or when the modulation multi-level number is the same and the coding rate is large, the transmission mode after switching is changed. By performing Viterbi decoding that is not affected by symbols, the normal number of modulation multi-levels (number of phases) after switching the transmission mode is smaller than before switching, or when the modulation multi-level number is the same and the coding rate is small. Viterbi decoding can be performed continuously to improve the error rate.
[0522]
Further, according to the present invention, when a fixed symbol sequence is included after the last symbol before switching the transmission mode, Viterbi decoding control using a fixed symbol sequence is possible by not performing switching control in Viterbi decoding. It can be in a state.
[0523]
Further, according to the present invention, when a fixed symbol sequence is included after the final symbol before switching the transmission mode, the final fixed symbol sequence is determined from the symbol in which the state of the convolutional encoder is determined in the fixed symbol sequence. For up to symbols, only the determined one state is enabled, the other states are disabled, Viterbi decoding data is output, and the Viterbi decoding is not affected by the switched transmission mode symbols using a fixed symbol sequence. It can be performed.
[0524]
According to the invention of this application, when transmission control information is transmitted, if a fixed symbol sequence is included after the last symbol before switching the transmission mode, a convolutional encoder is included in the fixed symbol sequence. From the symbol whose state is fixed to the final fixed symbol, only the determined one state is valid, the other states are invalid, Viterbi decoded data is output, and transmission after switching using a fixed symbol sequence Viterbi decoding that is not affected by mode symbols can be performed.
[0525]
According to the invention of the present application, in the fixed symbol sequence, only the determined one state is valid for at least one symbol in the interval from the symbol where the state of the convolutional encoder is determined to the final symbol. Thus, Viterbi decoding data is output with other states invalid, Viterbi decoding that is not affected by symbols in the transmission mode after switching can be performed using a fixed symbol sequence, and control can be simplified.
[0526]
Further, according to the present invention, when a fixed symbol sequence is included subsequent to the final symbol before switching the transmission mode, from the symbol in which the state of the convolutional encoder is determined in the input fixed symbol sequence. Up to the final fixed symbol, a fixed symbol sequence is output by resetting to a minimum value that can only take a path metric of one determined state and a maximum value that can take another state and outputting Viterbi decoded data. Can be used to perform Viterbi decoding that is not affected by the symbols of the transmission mode after switching, and the control can be simplified.
[0527]
According to the invention of the present application, in the input fixed symbol sequence, at least one symbol in the interval from the symbol in which the convolutional encoder state is determined to the final fixed symbol is determined. Reset to the minimum value that can take only the path metric of the other, reset to the maximum value that can take other states, output Viterbi decoded data, and use the fixed symbol sequence to influence the effects of symbols in the transmission mode after switching Viterbi decoding that is not received can be performed, and control can be simplified.
[0528]
Further, according to the present invention, when a fixed symbol sequence is included after the final symbol before switching the transmission mode, the final fixed symbol sequence is determined from the symbol in which the state of the convolutional encoder is determined in the fixed symbol sequence. Up to symbols, for the fixed symbol series, only one branch corresponding to the fixed symbol series among the branches output from each state in Viterbi decoding is enabled, and Viterbi decoded data is output with the other branches disabled. By using a fixed symbol sequence, Viterbi decoding that is not affected by the symbols of the transmission mode after switching can be performed.
[0529]
According to the invention of this application, when transmission control information is transmitted, if a fixed symbol sequence is included after the last symbol before switching the transmission mode, a convolutional encoder is included in the fixed symbol sequence. For the fixed symbol sequence from the symbol for which the state is fixed to the final fixed symbol, only one branch corresponding to the fixed symbol sequence is valid among the branches output from each state in Viterbi decoding. Viterbi decoding data can be output with the branch disabled, and Viterbi decoding can be performed without being affected by the symbols of the transmission mode after switching by using a fixed symbol sequence.
[0530]
Further, according to the present invention, when a fixed symbol sequence is included after the last symbol before switching the transmission mode, the state of the convolutional encoder from the first symbol in the input fixed symbol sequence is For the symbols to be confirmed, only the state corresponding to the input up to that symbol is valid among all the states in Viterbi decoding, and the state is reduced each time one symbol is input with the other states invalid. After confirming the state, only one state is enabled, the other states are disabled, Viterbi decoding data is output, and Viterbi decoding is not affected by the symbols of the transmission mode after switching by using a fixed symbol sequence. be able to.
[0531]
According to the invention of the present application, when transmission control information is transmitted, if a fixed symbol sequence is included after the last symbol before switching the transmission mode, the first of the input fixed symbol sequences For symbols from the symbol to the symbol where the state of the convolutional encoder is determined, only the state corresponding to the input up to that symbol is valid among all the states in Viterbi decoding, and other symbols are invalidated and one symbol is input. Each time the state is reduced, after confirming one state, only one state is valid, Viterbi decoded data is output with the other states invalid, and the transmission mode of the switched mode is switched using a fixed symbol sequence. Viterbi decoding that is not affected by symbols can be performed.
[0532]
According to the invention of the present application, in the input fixed symbol sequence, from the first symbol to a symbol for which the state of the convolutional encoder is determined, up to that symbol in all states in Viterbi decoding is input. Reset to the minimum value that can only take the path metric of the state corresponding to the situation, and to the maximum value that can take other states, output Viterbi decoded data, and use the fixed symbol sequence to transmit after switching Viterbi decoding that is not affected by mode symbols can be performed, and control can be simplified.
[0533]
According to the invention of the present application, the fixed symbol sequence is changed to the code point of the fixed symbol sequence and input to the Viterbi decoder, so that the Viterbi decoding is performed using a normal method using the fixed symbol sequence. Viterbi decoding that is not affected by the symbol of the transmission mode after switching can be performed.
[0534]
According to the invention of the present application, when transmission control information is transmitted, the fixed symbol sequence is changed to the code point of the fixed symbol sequence and input to the Viterbi decoder. By using a fixed symbol sequence, it is possible to perform Viterbi decoding that is not affected by the symbols of the transmission mode after switching.
[0535]
According to the invention of the present application, in the input fixed symbol sequence, from the first symbol to the symbol for which the encoder state is determined, the fixed symbol in the branch output from each state in Viterbi decoding Only one branch corresponding to the sequence is enabled, the other branch is disabled, Viterbi decoded data is output, and the fixed symbol sequence is used, and it is not affected by the symbols of the transmission mode after switching, and is more effective. Viterbi decoding can be performed.
[0536]
According to the invention of the present application, in the input fixed symbol sequence, from the first symbol to a symbol for which the state of the convolutional encoder is determined, up to that symbol in all states in Viterbi decoding is input. Only the state corresponding to the above is enabled, the other states are disabled, the Viterbi decoded data is output every time one symbol is input, Viterbi decoded data is output, and the transmission mode after switching is switched using a fixed symbol sequence More effective Viterbi decoding can be performed without being affected by the symbols.
[0537]
According to the invention of the present application, in the input fixed symbol sequence, from the first symbol to the symbol for determining the state of the convolutional encoder, among the branches output from each state in Viterbi decoding, Only one branch corresponding to the fixed symbol sequence is valid, the other branch is invalid, and only the state corresponding to the input up to that symbol among all the states in Viterbi decoding is valid. Ineffective, every time one symbol is input, the state is reduced and Viterbi decoded data is output, making the most of the properties of the fixed symbol sequence and not being affected by the symbols of the transmission mode after switching. Viterbi decoding can be performed.
[0538]
According to the invention of the present application, in the input fixed symbol sequence, from the first symbol to a symbol for which the state of the convolutional encoder is determined, up to that symbol in all states in Viterbi decoding is input. Reset to the minimum value that can only take the path metric of the state corresponding to the situation, and to the maximum value that can take other states, output Viterbi decoded data, and use the fixed symbol sequence to transmit after switching Viterbi decoding that is not affected by mode symbols can be performed, and control can be simplified.
[0539]
According to the invention of the present application, in the input fixed symbol sequence, from the first symbol to the symbol for determining the state of the convolutional encoder, among the branches output from each state in Viterbi decoding, Only the one branch corresponding to the fixed symbol sequence is valid, the other branch is invalid, and the smallest possible path metric of the state corresponding to the input of all the symbols in the Viterbi decoding. The value is reset to the maximum value that can take other states, Viterbi decoded data is output, the property of the fixed symbol sequence is utilized to the maximum, and it is not affected by the symbols of the transmission mode after switching. Effective Viterbi decoding can be performed and control can be simplified.
[0540]
According to the invention of the present application, a data sequence transmitted by performing M slot interleaving with a depth of N for each slot in a superframe is transmitted only for the data in the selected L slots in the M slots of each frame. Can be de-interleaved to output data.
[0541]
Further, according to the present invention, if the maximum number of slots per frame to be selected is Lmax, the memory circuit uses only two banks for the maximum (Lmax × N) slots of the memory circuit and only the minimum necessary memory area. Thus, de-interleaving can be performed.
[0542]
Further, according to the present invention, it is possible to de-interleave only the data of the selected L slot among the M slots of each frame, and continuously output at the L / M speed of the transmission format.
[0543]
According to the invention of the present application, in a transmission method in which transmission is performed in a transmission format in which a plurality of MPEG transport streams are multiplexed, interleaving at a depth of N is performed for each M slot in a superframe and transmitted. The data sequence can be output by deinterleaving only the data of the selected L slots out of the M slots of each frame.
[0544]
Further, according to the present invention, if the maximum number of slots per frame occupied by one type of transport stream is Lmax, the area 2 banks only for the maximum (Lmax × N) slots of the memory circuit are used. By using only the minimum necessary memory area, it is possible to de-interleave only one selected transport stream and output data.
[0545]
According to the present invention, if the maximum number of slots per frame occupied by one type of transport stream is Lmax and K is an integer of 2 or more, the maximum (Lmax × N × K) slots of the memory circuit Using only 2 minutes of area, only the minimum necessary memory area can be used to de-interleave only the K or less selected transport streams and output data.
[0546]
According to the invention of the present application, in a transmission method in which transmission is performed in a transmission format in which a plurality of MPEG transport streams are multiplexed, only data in a selected L slot out of M slots in each frame is de-interleaved, It is possible to output continuously at a transmission format L / M rate.
[0547]
Further, according to the invention of the present application, in a transmission method in which transmission is performed in a transmission format in which a plurality of MPEG transport streams are multiplexed, the selected J types of transport streams are L1, L2,. ..., assuming that the Lj slot is occupied, the data of the total (L1 + L2 +. It is possible to output continuously at a speed of M.
[0548]
According to the invention of the present application, when 1 frame = M slot and 1 super frame = N frame, a data sequence that is continuously randomized and transmitted in units of super frames is represented by (N * M) De-randomized (N * M) types of initial values for each head data of the slot, and when the data of the L slot among the M slots of each frame already selected is input From the initial value corresponding to each slot, de-randomization can be performed for each input slot.
[0549]
According to the invention of the present application, when transmission control information is transmitted, when 1 frame = M slot and 1 super frame = N frame, data is transmitted by being continuously randomized in units of super frames. The sequence has de-randomized (N × M) kinds of initial values for each head data of (N × M) slots in one superframe, and has already been selected for L slots in M slots of each frame. When data is input, de-randomization for each input slot can be performed from the initial value corresponding to each input slot.
[0550]
Further, according to the present invention, by reading / writing only the data of the selected L slot among the M slots of each frame to the memory circuit, the data of the selected L slot per frame is converted into the L / L of the transmission format. It is possible to output continuously at a speed of M.
[0551]
Further, according to the present invention, if the maximum number of slots per frame to be selected is Lmax, only the maximum Lmax slot area of the memory circuit is used, and only the minimum necessary memory area is used to select the selected data. Can be output continuously by performing speed conversion.
[0552]
According to the invention of the present application, in a transmission method in which transmission is performed in a transmission format in which a plurality of MPEG transport streams are multiplexed, only the data of the selected L slot among the M slots of each frame is read / written to / from the memory circuit. Thus, the data of L slots per selected frame can be continuously output at the L / M rate of the transmission format.
[0553]
According to the invention of the present application, if the maximum number of slots per frame occupied by one type of transport stream is Lmax, an area corresponding to the maximum Lmax slots of the memory circuit is used, and the minimum necessary memory Only one region of the selected transport stream can be continuously output after speed conversion.
[0554]
Further, according to the present invention, if the maximum number of slots per frame occupied by one type of transport stream is Lmax and K is an integer of 2 or more, only the maximum (Lmax × K) slots of the memory circuit. The selected transport streams of K types or less can be continuously output by performing speed conversion using only the necessary minimum memory area.
[0555]
Further, according to the invention of the present application, assuming that the selected J types of transport streams occupy L1, L2,..., Lj slots per frame, , L1 / M, L2 / M,..., Lj / M, respectively, in the transmission format can be continuously output in parallel.
[0556]
Further, according to the present invention, only the data of the selected L slot among the M slots of each frame is de-interleaved, and the speed conversion circuit transmits the data sequence of the already selected L slot per frame to the transmission format. The data series can be output continuously at a speed of L / M.
[0557]
Further, according to the present invention, when the maximum number of slots per frame to be selected is Lmax, only the data of the selected slot is deinterleaved, and the area for only the maximum Lmax slot of the memory circuit is used. With only the minimum necessary memory area, the selected data can be continuously output after speed conversion.
[0558]
According to the invention of the present application, in a transmission method in which transmission is performed in a transmission format in which a plurality of MPEG transport streams are multiplexed, only data in a selected L slot out of M slots in each frame is de-interleaved, The already selected L slot data sequence per frame can be continuously output by the speed conversion circuit at the L / M rate of the transmission format.
[0559]
According to the invention of the present application, in a transmission method in which transmission is performed in a transmission format in which a plurality of MPEG transport streams are multiplexed, if the maximum number of slots per frame occupied by one type of transport stream is Lmax, De-interleave only the data of the selected slot, use only the maximum Lmax slot area of the memory circuit, and select one type of transport stream with only the minimum necessary memory area, It is possible to output continuously by speed conversion.
[0560]
According to the invention of the present application, in a transmission method in which transmission is performed in a transmission format in which a plurality of MPEG transport streams are multiplexed, the maximum number of slots per frame occupied by one type of transport stream is set to Lmax, K If is set to an integer of 2 or more, only the data of the selected slot is de-interleaved, the area for only the maximum (Lmax x K) slots of the memory circuit is used, and the channel is selected only by the minimum necessary memory area. The K or less types of transport streams that have been made can be continuously output after speed conversion.
[0561]
Further, according to the invention of the present application, in a transmission method in which transmission is performed in a transmission format in which a plurality of MPEG transport streams are multiplexed, the selected J types of transport streams are L1, L2,. .., Lj slot is occupied, only the data of the selected slot is de-interleaved, and J types of transport streams are transmitted as L1 / M, L2 / M,. It is possible to continuously output in parallel at a speed of / M.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an overall configuration of an error correction circuit according to a first embodiment of the present invention.
FIG. 2 is a block diagram showing a configuration of a Viterbi decoder in the first embodiment.
FIG. 3 is an explanatory diagram showing a state (trellis diagram) of a path memory at the time of transmission mode switching in the first embodiment.
4 is an explanatory diagram of another example showing a state (trellis diagram) of a path memory at the time of switching a transmission mode in the first embodiment. FIG.
FIG. 5 is a block diagram showing an overall configuration of an error correction circuit according to a second embodiment of the present invention.
FIG. 6 is a block diagram showing a configuration of a Viterbi decoder according to the second embodiment.
7 is an explanatory diagram illustrating a state (trellis diagram) of a path memory when a transmission mode is switched in Embodiment 2. FIG.
FIG. 8 is a block diagram showing an overall configuration of an error correction circuit according to a third embodiment of the present invention.
9 is a block diagram showing a configuration of a Viterbi decoder in Embodiment 3. FIG.
10 is an explanatory diagram showing a branch output method when the transmission mode is switched in Embodiment 3. FIG.
FIG. 11 is a block diagram showing an overall configuration of an error correction circuit according to a fourth embodiment of the present invention.
12 is a block diagram showing a configuration of a Viterbi decoder in Embodiment 4. FIG.
13 is an explanatory diagram showing a trellis diagram state reduction method at the time of transmission mode switching in Embodiment 4. FIG.
FIG. 14 is a block diagram showing an overall configuration of an error correction circuit according to a fifth embodiment of the present invention.
15 is a block diagram showing a configuration of a Viterbi decoder in Embodiment 5. FIG.
FIG. 16 is an explanatory diagram showing a method of converting fixed series I / Q coordinates in the fifth embodiment;
17 is an explanatory diagram showing a transmission frame configuration used for simulation in Embodiment 5. FIG.
18 is an explanatory diagram showing a simulation result in the fifth embodiment. FIG.
FIG. 19 is a block diagram showing an overall configuration of an error correction circuit according to a sixth embodiment of the present invention.
FIG. 20 is a block diagram showing a configuration of a Viterbi decoder in the sixth embodiment.
FIG. 21 is a block diagram showing an overall configuration of an error correction circuit according to a seventh embodiment of the present invention.
FIG. 22 is a block diagram showing a configuration of a Viterbi decoder in the seventh embodiment.
FIG. 23 is a block diagram showing an overall configuration of an error correction circuit according to an eighth embodiment of the present invention.
24 is a block diagram showing a configuration of a Viterbi decoder in Embodiment 8. FIG.
FIG. 25 is a block diagram showing an overall configuration of an error correction circuit according to a ninth embodiment of the present invention.
FIG. 26 is a block diagram showing a configuration of a Viterbi decoder according to the ninth embodiment.
FIG. 27 is a block diagram showing an overall configuration of an error correction circuit according to a tenth embodiment of the present invention.
FIG. 28 is a block diagram showing a configuration of a Viterbi decoder according to the tenth embodiment.
FIG. 29 is a block diagram showing an overall configuration of an error correction circuit according to an eleventh embodiment of the present invention.
30 is a block diagram showing a configuration of a Viterbi decoder in Embodiment 11. FIG.
FIG. 31 is a block diagram showing an overall configuration of an error correction circuit according to a twelfth embodiment of the present invention.
32 is a block diagram showing a configuration of a Viterbi decoder in Embodiment 12. FIG.
FIG. 33 is a block diagram showing an overall configuration of an error correction circuit according to a thirteenth embodiment of the present invention.
34 is a block diagram showing a configuration of a de-interleave circuit in the thirteenth embodiment. FIG.
FIG. 35 is an explanatory diagram showing an output data series from a de-interleave circuit in the thirteenth embodiment.
FIG. 36 is a block diagram showing an overall configuration of an error correction circuit according to a fourteenth embodiment of the present invention.
FIG. 37 is a block diagram illustrating a configuration of a de-interleave circuit according to a fourteenth embodiment.
38 is an explanatory diagram showing an output data series from a de-interleave circuit in Embodiment 14. FIG.
FIG. 39 is a block diagram illustrating a configuration of a de-randomization circuit according to a fourteenth embodiment.
FIG. 40 is an explanatory diagram illustrating how a gate signal and initial values are generated in the de-randomization circuit according to the fourteenth embodiment;
FIG. 41 is a block diagram showing an overall configuration of an error correction circuit according to a fifteenth embodiment of the present invention.
42 is a block diagram showing a configuration of a speed conversion circuit in a fifteenth embodiment. FIG.
FIG. 43 is a block diagram showing an overall configuration of another example of the error correction circuit according to the fifteenth embodiment of the present invention;
44 is a block diagram showing a structure of another example of the speed conversion circuit in the fifteenth embodiment. FIG.
FIG. 45 is a block diagram showing an overall configuration of an error correction circuit according to a sixteenth embodiment of the present invention.
46 is a block diagram showing a configuration of a speed conversion circuit in the sixteenth embodiment. FIG.
FIG. 47 is a block diagram showing an overall configuration of another example of the error correction circuit according to the sixteenth embodiment of the present invention.
FIG. 48 is a block diagram showing a structure of another example of the speed conversion circuit in the sixteenth embodiment.
FIG. 49 is a block diagram showing an overall configuration of an error correction coding apparatus according to Embodiments 17 to 32 of the present invention.
FIG. 50 is an explanatory diagram showing an output data sequence up to a randomization circuit in the error correction coding apparatus according to the seventeenth to thirty-second embodiments.
FIG. 51 is an explanatory diagram showing a superframe structure byte data sequence input to a byte / symbol circuit in the error correction coding apparatus according to the seventeenth to thirty second embodiments.
FIG. 52 is an explanatory diagram showing an example of the number of slots in each transmission mode having a super frame structure according to Embodiments 17 to 32 of the present invention.
53 is an explanatory diagram showing an output data sequence from input to output in the error correction coding apparatus according to Embodiments 17 to 32; FIG.
FIG. 54 is a block diagram showing an overall configuration of an error correction circuit according to a seventeenth embodiment of the present invention.
FIG. 55 is a block diagram showing an overall configuration of an error correction circuit according to an eighteenth embodiment of the present invention.
FIG. 56 is a block diagram showing an overall configuration of an error correction circuit according to a nineteenth embodiment of the present invention.
FIG. 57 is a block diagram showing an overall configuration of an error correction circuit according to a twentieth embodiment of the present invention.
FIG. 58 is a block diagram showing an overall configuration of an error correction circuit according to a twenty-first embodiment of the present invention.
FIG. 59 is a block diagram showing an overall configuration of an error correction circuit according to a twenty-second embodiment of the present invention.
FIG. 60 is a block diagram showing an overall configuration of an error correction circuit according to a twenty-third embodiment of the present invention.
61 is a block diagram showing an overall configuration of an error correction circuit according to a twenty-fourth embodiment of the present invention. FIG.
FIG. 62 is a block diagram showing an overall configuration of an error correction circuit according to a twenty-fifth embodiment of the present invention.
FIG. 63 is a block diagram showing an overall configuration of an error correction circuit according to a twenty-sixth embodiment of the present invention.
FIG. 64 is a block diagram showing an overall configuration of an error correction circuit according to a twenty-seventh embodiment of the present invention.
FIG. 65 is a block diagram showing an overall configuration of an error correction circuit according to a twenty-eighth embodiment of the present invention.
FIG. 66 is a block diagram showing an overall configuration of an error correction circuit according to a twenty-ninth embodiment of the present invention.
67 is a block diagram showing an overall configuration of an error correction circuit according to a thirtieth embodiment of the present invention. FIG.
FIG. 68 is a block diagram showing an overall configuration of an error correction circuit according to a thirty-first embodiment of the present invention.
69 is a block diagram showing a structure of a speed conversion circuit in a thirty-first embodiment. FIG.
FIG. 70 is a block diagram showing an overall configuration of another example of an error correction circuit according to a thirty-first embodiment of the present invention.
71 is a block diagram showing a structure of another example of the speed conversion circuit in the thirty-first embodiment. FIG.
FIG. 72 is a block diagram showing an overall configuration of an error correction circuit according to a thirty-second embodiment of the present invention.
FIG. 73 is a block diagram showing a structure of a speed conversion circuit in a thirty-second embodiment.
74 is a block diagram showing an overall configuration of another example of the error correction circuit according to the thirty-second embodiment of the present invention; FIG.
75 is a block diagram showing another example of the structure of the speed conversion circuit in the thirty-second embodiment. FIG.
FIG. 76 is a block diagram showing the overall configuration of an error correction coding apparatus in a conventional example.
FIG. 77 is an explanatory diagram showing an output data sequence up to a randomization circuit in the error correction coding apparatus in the conventional example.
FIG. 78 is an explanatory diagram showing a state of interleaving in a conventional error correction coding apparatus.
FIG. 79 is an explanatory diagram showing dummy slots in a conventional error correction coding apparatus.
FIG. 80 is a block diagram showing a configuration of a transmission control information generation circuit in a conventional example.
FIG. 81 is an explanatory diagram showing an example of the entire contents of TMCC in a conventional example.
FIG. 82 is an explanatory diagram showing an example of the content of transmission mode / slot information in the TMCC of the conventional example.
FIG. 83 is an explanatory diagram showing an example of contents of relative TS / slot information in the TMCC of the conventional example.
FIG. 84 is an explanatory diagram showing an example of the contents of a relative TS / TS number correspondence table in a conventional TMCC.
FIG. 85 is an explanatory diagram showing an example of the contents of transmission / reception control information in a conventional TMCC.
FIG. 86 is an explanatory diagram showing an example of contents of extended information in a TMCC of a conventional example.
87 is an explanatory diagram showing a superframe structure byte data sequence input to a byte / symbol circuit in an error correction coding apparatus according to a conventional example. FIG.
FIG. 88 is an explanatory diagram showing how a gate signal is generated in a randomization circuit of a conventional error correction coding apparatus.
FIG. 89 is an explanatory diagram showing an example of a superframe structure in a conventional example.
FIG. 90 is an explanatory diagram showing a state of bytes / symbols in a byte / symbol circuit in a conventional error correction coding apparatus.
FIG. 91 is a block diagram showing a configuration of a convolutional encoder in a conventional example.
FIG. 92 is an explanatory diagram showing a state of TC-8PSK (r = 2/3) convolutional encoding, punctured processing, and P / S conversion in a convolutional encoder of a conventional error correction encoding apparatus. It is.
FIG. 93 is a diagram illustrating a state of convolutional encoding, punctured processing, and P / S conversion in the case of QPSK (r = 3/4) in the convolutional encoder of the error correction encoding device of the conventional example. FIG.
FIG. 94 is a diagram illustrating a state of convolutional encoding, punctured processing, and P / S conversion in the case of QPSK (r = 1/2) in a convolutional encoder of a conventional error correction encoding apparatus. FIG.
FIG. 95 is a diagram illustrating a state of convolutional encoding, punctured processing, and P / S conversion in the case of BPSK (r = 1/2) in a convolutional encoder of a conventional error correction encoding apparatus. FIG.
FIG. 96 is an explanatory diagram showing how mapping is performed in the mapping circuit of the error correction coding apparatus of the conventional example.
FIG. 97 is an explanatory diagram showing an output data sequence from input to output in the error correction coding apparatus in the conventional example.
FIG. 98 is a block diagram showing an overall configuration of an error correction circuit in a conventional example.
FIG. 99 is a block diagram showing a configuration of a transmission control information decoding circuit in a conventional example.
FIG. 100 is a block diagram showing a configuration of a Viterbi decoder and a high / low hierarchy selection signal generation circuit in a conventional example.
FIG. 101 is an explanatory diagram illustrating Viterbi decoding, de-punctured processing, and S / P conversion in the case of TC-8PSK (r = 2/3) in a conventional Viterbi decoder.
FIG. 102 is an explanatory diagram showing Viterbi decoding, de-punctured processing, and S / P conversion in the case of QPSK (r = 3/4) in the conventional Viterbi decoder.
FIG. 103 is an explanatory diagram showing Viterbi decoding, de-punctured processing, and S / P conversion in the case of QPSK (r = 1/2) in a conventional Viterbi decoder.
FIG. 104 is an explanatory diagram showing Viterbi decoding, de-punctured processing, and S / P conversion in the case of BPSK (r = 1/2) in the Viterbi decoder of the conventional example.
FIG. 105 is an explanatory diagram showing a state of a trellis diagram in the case of TC-8PSK in a conventional Viterbi decoder.
FIG. 106 is an explanatory diagram showing a state of a trellis diagram in the case of QPSK and BPSK in a conventional Viterbi decoder.
FIG. 107 is an explanatory diagram showing a state of symbol / byte conversion by a symbol / byte circuit in a conventional error correction circuit.
FIG. 108 is an explanatory diagram showing an output data sequence from input to output in the error correction circuit in the conventional example.
FIG. 109 is an explanatory diagram showing a state of deinterleaving in the deinterleave circuit of the error correction circuit of the conventional example.
FIG. 110 is a block diagram showing a configuration of a de-interleave circuit in a conventional example.
FIG. 111 is a block diagram showing a configuration of a de-randomization circuit in a conventional example.
FIG. 112 is an explanatory diagram showing how a gate signal is generated in a de-randomization circuit in a conventional example.
FIG. 113 is a block diagram showing a configuration of a speed conversion circuit in a conventional example.
FIG. 114 is an explanatory diagram showing a state of speed conversion in the speed conversion circuit of the error correction circuit of the conventional example.
FIG. 115 is an explanatory diagram showing a state of speed conversion in the speed conversion circuit of the error correction circuit of the conventional example.
FIG. 116 is an explanatory diagram showing a state of speed conversion in the speed conversion circuit of the error correction circuit of the conventional example.
FIG. 117 is an explanatory diagram showing a state of speed conversion in the speed conversion circuit of the error correction circuit of the conventional example.
FIG. 118 is an explanatory diagram showing a state of a path memory (trellis diagram) at the time of switching a transmission mode in a conventional example.
119 is an explanatory diagram of an example showing a state (trellis diagram) of a path memory at the time of transmission mode switching in the first embodiment. FIG.
120 is an explanatory diagram of an example showing a state (trellis diagram) of a path memory when a transmission mode is switched in the second embodiment. FIG.
121 is an explanatory diagram showing a transmission frame configuration used for simulation in Embodiment 2. FIG.
122 is an explanatory diagram showing a simulation result in the second embodiment. FIG.
[Explanation of symbols]
101, 201, 301, 401, 501, 601, 701, 801, 901, 1001, 1101, 1201, 1301, 1401, 1501, 1507, 1601, 1607, 1703, 1801, 1901, 2001, 2101, 2201, 2301, 2401, 2501, 2601, 2701, 2801, 2901, 3001, 3101, 3102, 3201, 3202, 20001 Error correction circuit
102,202,302,402,602,702,802,902,1002,1102,1202,20002 Viterbi decoder
103,203,303,403,503,603,703,803,903,1003,1103,1203 Viterbi decoder control circuit
104, 204, 304, 404, 604, 704, 804, 904, 1004, 1104, 1204, 20017 Viterbi decoding circuit
105, 205, 305, 405, 605, 705, 805, 905, 1005, 1105, 1205, 20019 ACS circuit
506 Input symbol conversion circuit
1302, 1402, 20005 De-interleave circuit
1303, 1403, 1503, 1509, 1603, 1609, 1705, 2011 Tuning circuit
1304, 1404, 1504, 1510, 1604, 1610, 20026, 20034 Write address generation circuit
1305, 1405, 1505, 1511, 1605, 1611, 20027, 20035 Read address generation circuit
1306, 1406, 1506, 1512, 1606, 1612, 20028, 20036 memory circuit
1407, 20007, 20012 De-randomization circuit
1408, 20029 PN generation circuit
1409 Initial value generation circuit
1502, 1508, 1602, 1608, 20009 Speed conversion circuit
1701, 10001 error correction coding apparatus
1702 TAB / data information generation circuit
1704 Control signal generation circuit
10002 TS multiplexing circuit
10003, 10011 RS encoding circuit
10004 Randomize circuit
10005 interleave circuit
10006 byte / symbol conversion circuit
10007 Convolutional encoder
10008 Mapping circuit
10009 Transmission control information generation circuit
10010 Control information generator
10012 TAB signal insertion section
10013 Randomize circuit
10014,20025 Convolution circuit
10015 Punctured P / S circuit
20003 High / Low hierarchy selection signal generation circuit
20004, 2001 Symbol / byte conversion circuit
20006 MPEG synchronous byte / dummy slot insertion circuit
20008, 2014 RS decoding circuit
2001 Transmission control information decoding circuit
200315 TMCC decoding circuit
2006 De punctured S / P circuit
20018 Branch metric calculation circuit
20020 Path metric memory
20021 Path memory
20022 8PSK hard decision circuit
20023 M-stage delay circuit
20024 BER measurement circuit
20030 P / S conversion circuit
20031 S / P conversion circuit
20032 Gate signal generation circuit
20033 ex-or circuit

Claims (6)

An error correction circuit for Viterbi decoding a data sequence transmitted by convolutional coding including a fixed symbol sequence,
A Viterbi decoder control circuit for determining whether or not to change each symbol to a code point obtained by the convolutional coding for a section of the fixed symbol sequence, and generating a symbol coordinate conversion signal indicating the section to be changed; ,
For the fixed symbol sequence interval, the input symbol sequence in the interval in which the symbol coordinate conversion signal is generated is changed to the code point and output, and the input symbol sequence in the interval in which the symbol coordinate conversion signal is not generated is changed. An input symbol conversion circuit that outputs without changing the input symbol series except for the section of the fixed symbol series,
An error correction circuit comprising: a Viterbi decoder that performs Viterbi decoding for each symbol output from the input symbol conversion circuit. The data sequence includes symbols of a plurality of modulation schemes and a plurality of coding rates, and includes a case where a fixed symbol sequence is included between the symbols at which the modulation scheme and the coding rate are switched. Each symbol of the coding rate is continuously convolutionally encoded and transmitted,
  2. The Viterbi decoder performs Viterbi decoding of each symbol using a metric based on a modulation scheme and a coding rate used for transmission for each symbol output from the input symbol conversion circuit. Error correction circuit. The data series further includes transmission control information related to the modulation scheme and coding rate of each symbol,
The error correction circuit according to claim 2 , wherein the Viterbi decoder performs Viterbi decoding of the symbol based on the modulation scheme and the coding rate of each symbol included in the transmission control information. An error correction method for Viterbi decoding a data sequence transmitted by convolutional coding including a fixed symbol sequence,
  Viterbi decoding control processing for determining whether or not to change each symbol to a code point obtained by the convolutional encoding for the fixed symbol sequence interval, and generating a symbol coordinate conversion signal indicating the changed interval;
  For the fixed symbol sequence interval, the input symbol sequence in the interval in which the symbol coordinate conversion signal is generated is changed to the code point and output, and the input symbol sequence in the interval in which the symbol coordinate conversion signal is not generated is changed. Input symbol conversion processing that outputs without changing the input symbol series, except for the interval of the fixed symbol series,
  An error correction method comprising: Viterbi decoding processing for performing Viterbi decoding on each symbol output from the Viterbi decoding control processing. The data sequence includes symbols of a plurality of modulation schemes and a plurality of coding rates, and includes a case where a fixed symbol sequence is included between the symbols at which the modulation scheme and the coding rate are switched. Each symbol of the coding rate is continuously convolutionally encoded and transmitted,
5. The Viterbi decoding process performs Viterbi decoding of each symbol using a metric based on a modulation scheme and a coding rate used for transmission for each symbol output from the input symbol conversion process. Error correction method. The data series further includes transmission control information related to the modulation scheme and coding rate of each symbol,
  6. The error correction method according to claim 5, wherein the Viterbi decoding process performs Viterbi decoding of the symbol based on the modulation scheme and the coding rate of each of the symbols included in the transmission control information.

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