JP4046987B2

JP4046987B2 - Receiver circuit

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Publication number: JP4046987B2
Application number: JP2001361298A
Authority: JP
Inventors: 和則西薗
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2001-11-27
Filing date: 2001-11-27
Publication date: 2008-02-13
Anticipated expiration: 2021-11-27
Also published as: DE10253333B4; JP2003163545A; US20030098724A1; US6867623B2; DE10253333A1

Description

【０００１】
【発明の属する技術分野】
本発明は受信回路に関するものである。
近年、ＰＤＡ(Personal Digital Assistants )等の携帯端末、携帯電話等の電子機器には、赤外線データ通信機能が付加されている、即ち赤外線を用い空間を介してデータの送受信を行う光通信装置が搭載されている。このような光通信装置では、電子機器の低価格化を図るために、自身の価格を低減することが要求されている。また、近年の電子機器ではデータ処理の高速化が望まれており、この光通信装置においても処理動作の高速化が必要となっている。
【０００２】
【従来の技術】
図２０は、従来の光通信装置に含まれる受信回路１０のブロック図である。
受信回路１０は、フォトダイオード（ＰＤ）１１，光受信アンプ１２から構成され、光受信アンプ１２は、プリアンプ１３，メインアンプ１４，コンパレータ１５，ＤＣ光キャンセル回路１６，ＤＣフィードバック（ＤＣＦＢ）回路１７を備えている。
【０００３】
フォトダイオード１１は受信した光に対応した受信電流ＩＰＤを生成し、プリアンプ１３は受信電流ＩＰＤを電圧信号ＶＡ１に変換する。メインアンプ１４は、電圧信号ＶＡ１を増幅した信号ＶＡ２を出力し、コンパレータ１５はメインアンプ１４の出力信号ＶＡ２をしきい値電圧ＶＴＨに基づいて２値化した受信信号ＲＸを出力する。
【０００４】
ＤＣ光キャンセル回路１６は、太陽光等のＤＣ光（ＰＤ１１に流れる受信電流ＩＰＤの直流成分を生成する光）によってＰＤ１１に流れる受信電流ＩＰＤに含まれる直流成分（ＤＣ成分）の影響を打ち消すために設けられている。このＤＣ成分は、通信周波数を含む所定の周波数帯より低い周波数成分を含む。ＤＣ光キャンセル回路１６は電圧信号ＶＡ１に含まれる直流成分に応じてそれを打ち消すように生成した電流をプリアンプ１３の入力にフィードバックする。
【０００５】
ＤＣＦＢ回路１７は、メインアンプ１４の入力オフセットの影響を打ち消すために設けられている。ＤＣＦＢ回路１７は、プラス側入力端子にメインアンプ１４の出力信号ＶＡ２が入力され、マイナス側入力端子に基準電圧ＶＲＥＦが入力される。ＤＣＦＢ回路１７の出力端子はメインアンプ１４のマイナス側入力端子に接続され、メインアンプ１４のプラス側入力端子には電圧信号ＶＡ１が入力されている。更に、メインアンプ１４のマイナス側入力端子には基準電圧ＶＲＥＦが抵抗ＲＢを介して供給されている。ＤＣＦＢ回路１７は、出力信号ＶＡ２と基準電圧ＶＲＥＦの電位差に応じた電流を出力する。この出力電流と基準電圧ＶＲＥＦおよび抵抗ＲＢの抵抗値によりメインアンプ１４のマイナス側入力端子に供給する電圧を決定する。このＤＣＦＢ回路１７は、メインアンプ１４の入力信号ＶＡ１の直流成分とマイナス側入力端子に供給する電圧を一致させるように動作する。即ち、ＤＣＦＢ回路１７は、メインアンプ１４における入力オフセット電圧を解消する。
【０００６】
【発明が解決しようとする課題】
ところで、従来の光受信アンプ１２は、以下に示す問題点を有している。
(１)光受信アンプ１２の入出力回り込みにより誤動作が発生する。光受信アンプ１２のデジタル出力とアナログ入力の間で、直接、あるいは電源ライン経由によって、まわりこみを生じ、受信信号ＲＸにノイズが発生し、そのノイズは内部回路の誤動作の要因となる。
【０００７】
図２１（ａ）に示すように、光入力信号に対して受信信号ＲＸが変化する。入出力の回り込みが発生すると、図２１（ｂ）に示すように、受信信号ＲＸのレベル変化時にスパイク電流が流れる。このスパイク電流は、スイッチングノイズとなって、入力端子あるいはＰＤ１１に影響を与える。その結果、コンパレータ１５の入力信号ＶＡ２にノイズが発生し、受信信号ＲＸに不要なパルス（破線で囲むパルス）が現れる。また、場合によっては、入出力のまわりこみによって、発振するおそれがある。
【０００８】
(２)メインアンプ１４には、高ゲインの差動アンプが用いられる。しかし、ゲインが大きいため、上記したように、メインアンプ１４の入力オフセットのばらつきをキャンセルさせるため、ＤＣ成分を帰還させるべくＤＣＦＢ回路１７を設けている。しかし、従来の方法では、メインアンプ１４の入力信号ＶＡ１の大きさやデューティ比によって帰還量が変動し、誤動作する場合がある。
【０００９】
（３）上記したように、光空間通信においては、太陽光等のＤＣ光によってＰＤ１１に直流成分を持つ受信電流ＩＰＤが流れるため、それをキャンセルするためにＤＣ光キャンセル回路１６を設けている。この光通信装置を備えた機器を使用する環境は、室内、室外等変化し、そのため受信電流ＩＰＤに含まれる直流成分の量も変化する。このため、室外等のようにＤＣ光の受光量が多い場所では、このＤＣ光キャンセル回路１６によって直流成分をキャンセルする量が増え、ノイズが増えるため、受信感度が落ちるという問題がある。
【００１０】
（４）光空間通信において、至近距離で通信する場合は、大光量がＰＤ１１に照射される。これは、受信信号ＲＸのパルス幅を規格外のパルス幅にする（受信信号ＲＸのパルス幅が太る）という問題がある。
【００１１】
本発明は上記問題点を解決するためになされたものであって、その目的はノイズの発生を抑えることのできる受信回路を提供することにある。
また、帰還量の変動を抑えることのできる受信回路を提供することにある。
【００１２】
また、受信感度の低下を抑えることのできる受信回路を提供することにある。
また、パルス幅の広がりを抑えることのできる受信回路を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、前記比較器の２値信号を入力し、該２値信号の遷移後にその遷移したレベルを所定期間確定する論理確定期間回路を備え、前記論理確定期間回路は、前記２値信号の遷移に応答してその遷移からレベルを確定する前記所定期間に対応した所定幅を有するパルス信号を生成するワンショット回路を備え、前記２値信号と前記パルス信号を合成して受信信号を生成するようにした。従って、受信信号にノイズが表れない。
【００１４】
請求項２に記載の発明のように、前記論理確定期間回路は、前記２値信号が入力される積分回路を備え、前記ワンショット回路は前記積分回路の出力信号に基づいて前記パルス信号を生成する。
【００１５】
請求項３に記載の発明のように、前記増幅器は、前記受信電流を電圧信号に変換する第１の増幅器と、該第１の増幅器の出力信号を増幅する第２の増幅器とから構成され、前記第１及び第２の増幅器の間、又は前記第２の増幅器と前記比較器の間に、ヒステリシスを持つ信号を出力するヒステリシス回路を挿入接続した。
【００１６】
請求項４に記載の発明は、前記第２の増幅器の出力信号を前記第２の増幅器の入力信号の大小に応じて増幅動作又は整流動作して信号を生成する振幅制限回路と、前記振幅制限回路にて生成した信号に基づいて前記第２の増幅器にその入力オフセットをキャンセルするべく帰還する信号を生成する帰還回路と、を備え、前記振幅制限回路は、整流素子と、該整流素子と並列に接続されたスイッチング素子を備え、該スイッチング素子のオンオフにより増幅動作と整流動作が切り替えられ、該切り替えられた動作により前記第２の増幅器の出力信号に基づく信号を生成する整流回路と、前記第２の増幅器の出力信号に基づいて前記スイッチング素子を制御する制御信号を生成する制御回路と、を備えた。従って、帰還量の変動が抑えられる。
【００１７】
請求項５に記載の発明のように、前記制御回路は、前記第２の増幅器の出力信号のピーク電圧を保持する電圧保持回路と、前記電圧保持回路の出力信号と基準電圧とを比較して前記制御信号を生成する比較器と、を備えた。
【００１８】
請求項６に記載の発明は、前記電圧信号に基づいて前記受信電流のＤＣ成分をキャンセルするための信号を生成するキャンセル回路と、前記キャンセル回路の入力信号にオフセットを与えるオフセット回路と、を備えた。従って、キャンセル回路は与えられるオフセット量に応じて電流を流さないので、受信感度が低下しない。
【００１９】
請求項７に記載の発明のように、送信信号のある期間は前記キャンセル回路を非動作状態に制御する制御回路を備えた。
請求項８に記載の発明は、第１の増幅器のクランプ回路に流れる電流に対応するパルスを有する第２受信信号を生成するクランプ検出回路と、前記比較器から出力される第１受信信号と前記第２受信信号が入力され、該第１受信信号と第２受信信号を合成して第３受信信号を生成するパルス合成回路と、を備えた。従って、大電流時においてパルス幅が広がらない。
【００２０】
請求項９に記載の発明のように、前記第２の増幅器の入力信号と基準電圧を比較して生成した検出信号を出力する大信号検出回路を備え、前記パルス合成回路は、前記検出信号に基づいて前記第１受信信号又は第２受信信号を出力する。
【００２１】
請求項１０に記載の発明は、請求項１、請求項４、請求項６、請求項８のうちの少なくとも２項に記載の構成を備えた受信回路である。
【００２２】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図面に従って説明する。
図５は、光通信装置の概略構成図である。
【００２３】
光通信装置２０は、発光ダイオード２１、フォトダイオード２２、送受信回路２３を備える。送受信回路２３は、光送信アンプ２４、光受信アンプ２５を含む。
【００２４】
送信アンプ２４は、出力端子に発光ダイオード２１が接続され、送信信号ＴＸが入力される。光送信アンプ２４は、送信信号ＴＸに応答して生成した送信電流ＩＬＤを発光ダイオード２１に供給する。発光ダイオード２１は、パルス状の送信電流ＩＬＤに基づいて発光及び消光を繰り返す。
【００２５】
受信アンプ２５は、入力端子にフォトダイオード２２が接続される。フォトダイオード２２は、受信した光に対応した受信電流ＩＰＤを生成する。受信アンプ２５は、受信電流ＩＰＤを電流−電圧（Ｉ−Ｖ）変換して受信電圧を生成し、その受信電圧を２値化して生成した受信信号ＲＸを出力する。
【００２６】
図１は、光受信アンプ２５のブロック回路図である。
光受信アンプ２５は、第１の増幅器としてのプリアンプ３１、第２の増幅器としてのメインアンプ３２、比較器としてのコンパレータ３３、論理確定期間回路３４を有している。
【００２７】
フォトダイオード２２はプリアンプ３１の入力端子に接続されている。プリアンプ３１は、フォトダイオード２２が生成する受信電流ＩＰＤを電圧信号ＶＢ１に電流−電圧（Ｉ−Ｖ）変換する。
【００２８】
メインアンプ３２は、電圧信号ＶＢ１を増幅した信号ＶＢ２を出力する。コンパレータ３３は、メインアンプ３２の出力信号ＶＢ２をしきい値電圧ＶＴＨに基づいて２値化した信号（第１受信信号）Ｓ１を出力する。
【００２９】
論理確定期間回路３４は、第１受信信号Ｓ１を波形操作して生成した受信信号ＲＸを出力する。更に、論理確定期間回路３４は、受信信号ＲＸの論理を所定期間確定する。従って、受信信号ＲＸは、論理を確定する期間内に発生したノイズの影響を受けない。
【００３０】
詳述すると、論理確定期間回路３４は、第１受信信号Ｓ１の遷移に応答して受信信号ＲＸを遷移させる。更に、論理確定期間回路３４は、第１受信信号Ｓ１が遷移した場合に、該遷移から所定期間、受信信号ＲＸの論理を確定したレベルに保持する。所定期間は、受信信号ＲＸの遷移から従来の不要なパルスが発生するよりも長い期間に設定されている。従って、受信信号ＲＸの遷移により発生するスイッチングノイズが発生しても、受信信号ＲＸの論理が論理確定期間回路３４によりレベルが保持されるため、不要なパルスが受信信号ＲＸに現れない。
【００３１】
また、光受信アンプ２５は、振幅制限回路３５と、帰還回路としてのＤＣフィードバック（ＤＣＦＢ）回路３６を有している。
振幅制限回路３５とＤＣＦＢ回路３６は、メインアンプ３２の入出力端子間に接続され、その入力オフセットを解消する。
【００３２】
振幅制限回路３５は、入力信号の大きさやデューティ比による帰還量の変動を抑えるために設けられている。振幅制限回路３５には、メインアンプ３２の出力信号ＶＢ２が入力される。振幅制限回路３５は、整流機能とピークホールド機能を有し、入力信号ＶＢ２をピークホールドしたレベルに応じて整流機能の特性を可変する。
【００３３】
詳しくは、振幅制限回路３５は、ＤＣＦＢ回路３６に供給される基準電圧ＶＲＥＦレベルと入力信号ＶＢ２をピークホールドしたレベルとを比較する。そして、振幅制限回路３５は、ピークホールドしたレベルが基準電圧ＶＲＥＦよりも低い場合、入力信号ＶＢ２と実質的に同じ波形を有する信号ＶＢ３を出力する。一方、振幅制限回路３５は、ピークホールドしたレベルが基準電圧ＶＲＥＦよりも高い場合、入力信号ＶＢ２を整流した（マイナス側をクリップしたような）波形を持つ信号ＶＢ３を出力する。
【００３４】
ＤＣＦＢ回路３６は、プラス側入力端子に信号ＶＢ３が入力され、マイナス側入力端子に基準電圧ＶＲＥＦが入力される。ＤＣＦＢ回路３６の出力端子はメインアンプ３２のマイナス側入力端子に接続され、その入力端子には基準電圧ＶＲＥＦが抵抗ＲＢを介して供給されている。
【００３５】
ＤＣＦＢ回路３６は、信号ＶＢ３と基準電圧ＶＲＥＦを比較し、それらの電位差に応じた電流を出力する。このように、メインアンプ３２の出力信号ＶＢ２の振幅が大きい場合に、その信号ＶＢ２をクリッピングした信号ＶＢ３を用いることで、信号レベル、デューティ比による誤動作を防止する。
【００３６】
また、光受信アンプ２５は、ＤＣ光キャンセル回路３７とオフセット回路３８を有している。
ＤＣ光キャンセル回路３７は、プリアンプ３１の入出力端子間に接続されている。詳しくは、ＤＣ光キャンセル回路３７は、マイナス側入力端子にプリアンプ３１が出力する電圧信号ＶＢ１が入力され、出力端子はプリアンプ３１の入力端子に接続されている。ＤＣ光キャンセル回路３７のプラス側入力端子にはオフセット回路３８が接続されている。
【００３７】
ＤＣ光キャンセル回路３７は、プラス側入力端子とマイナス側入力端子の電位差に応じた電流ＩＯＦをプリアンプ３１の入力端子に供給する。
オフセット回路３８は、ＤＣ光キャンセル回路３７の差動入力に予めオフセットを与えるために設けられ、そのオフセットを与えるための電圧信号ＶＦＣをＤＣ光キャンセル回路３７に供給する。
【００３８】
オフセット回路３８が与えるオフセット量は、プリアンプ３１が飽和しない程度の電流量を持つ直流（ＤＣ）成分に相当する。このＤＣ成分は、図５の光通信装置２０をが扱う信号帯域よりも十分に低い周波数の成分を含むものである。そして、このＤＣ成分（オフセット量）は、光通信装置２０を備えた携帯機器を室内で使用した場合にフォトダイオード２２に流れる電流ＩＰＤの直流成分よりも大きく設定されている。
【００３９】
ＤＣ光キャンセル回路３７は、与えられたオフセットに応じたＤＣ成分がフォトダイオード２２に発生する、即ちそのＤＣ成分がプリアンプ３１に供給されるまで動作しない。従って、フォトダイオード２２に発生する受信電流ＩＰＤに含まれるＤＣ成分がオフセット量に相当する電流量になるまでＤＣ光キャンセル回路３７がＤＣ成分をキャンセルしないため、ノイズが極めて少ない。
【００４０】
また、光受信アンプ２５は、クランプ検出回路３９、パルス合成回路４０、大信号検出回路４１を有している。
プリアンプ３１は、入力に大電流が流れる場合にその入力電位が下がるのを抑えプリアンプ３１が飽和するのを防ぐためのクランプ回路を有している。
【００４１】
クランプ検出回路３９は、プリアンプ３１のクランプ回路の動作状態を検出し、クランプ回路に流れる電流に応じたパルス幅を持つ信号（第２受信信号）Ｓ２を出力する。
【００４２】
パルス合成回路４０は、コンパレータ３３の出力信号（第１受信信号）Ｓ１とクランプ検出回路３９の出力信号（第２受信信号）Ｓ２が入力される。また、パルス合成回路４０は、大信号検出回路４１から出力される検出信号Ｓ３が入力される。
【００４３】
大信号検出回路４１は、プリアンプ３１の出力信号ＶＢ１が入力される。大信号検出回路４１は、出力信号ＶＢ１が大信号か小信号かを検出し、その検出結果に応じたレベルを持つ検出信号Ｓ３を出力する。
【００４４】
パルス合成回路４０は、検出信号Ｓ３に応じて第１受信信号Ｓ１と第２受信信号Ｓ２とを合成した合成信号（第３受信信号）Ｓ４を出力する。詳しくは、パルス合成回路４０は、第１のレベル（例えばＬレベル）の検出信号Ｓ３に応答して第１受信信号Ｓ１と実質的に同一のパルス幅を有する合成信号Ｓ４を出力し、第２のレベル（例えばＨレベル）の検出信号Ｓ３に応答して第２受信信号Ｓ２と実質的に同一のパルス幅を有する合成信号Ｓ４を出力する。
【００４５】
プリアンプ３１のクランプ回路に流れる電流は、プリアンプ３１の入力電流の大小の影響を受けにくく、裾引き成分が少ない。従って、クランプ回路に流れる電流に基づいてクランプ検出回路３９が出力する第２受信信号Ｓ２は、クランプ回路に流れる電流、即ちフォトダイオード２２の受光パルスとほぼ等しいパルス幅を持つ。
【００４６】
それに対し、プリアンプ３１の出力信号ＶＢ１は、入力電流の大小の影響を受け、その影響により受信信号ＲＸのパルス幅が太る（規格外のパルス幅となる）。即ち、プリアンプ３１の出力信号ＶＢ１に基づいてコンパレータ３３から出力される第１受信信号Ｓ１のパルス幅は、プリアンプ３１の入力電流、即ちフォトダイオード２２の受光量に応じて変化する。従って、第１受信信号Ｓ１は、フォトダイオード２２の受光量が少ない場合には規定内であり受光パルスとほぼ等しいパルス幅を持ち、フォトダイオード２２の受光量が多い場合には規定外のパルス幅を持つ。
【００４７】
従って、フォトダイオード２２の受光量が少ない場合、第１受信信号Ｓ１を出力するようパルス合成回路４０を制御する。一方、フォトダイオード２２の受光量が多い場合、それを大信号検出回路４１にて検出してクランプ検出回路３９にて生成した第２受信信号Ｓ２を出力するようパルス合成回路４０を制御する。この構成により、光受信アンプ２５は、フォトダイオード２２の受光量の大小に関わらず規定内のパルス幅を持つ受信信号ＲＸを出力する。
【００４８】
次に、上記各回路の詳細を説明する。
まず、論理確定期間回路３４を説明する。図２は、論理確定期間回路３４の回路図である。
【００４９】
論理確定期間回路３４は、積分回路５１、インバータ回路５２，５５，５７、ワンショット回路５３，５６、オア回路５４、ナンド回路５８から構成されている。
【００５０】
積分回路５１には、図１のパルス合成回路４０の出力信号Ｓ１０（第１受信信号Ｓ１又は第２受信信号Ｓ２）が入力される。積分回路５１は、抵抗Ｒ１１とコンデンサＣ１１とからなり、コンデンサＣ１１の蓄積電圧は抵抗Ｒ１１の抵抗値とコンデンサＣ１１の容量値とで決まる時定数で上昇又は下降する。そして、コンデンサＣ１１の蓄積電圧がインバータ回路５２のしきい値電圧を超えると、インバータ回路５２は反転したレベルを持つ信号Ｓ１１を出力する。その結果、信号Ｓ１１は、信号Ｓ１０から抵抗Ｒ１１の抵抗値とコンデンサＣ１１の容量値により定まる時間だけ遅延し反転したレベルを持つ。
【００５１】
第１ワンショット回路５３は、第１インバータ回路５２の出力信号Ｓ１１が入力される。第１ワンショット回路５３は、信号Ｓ１１の立ち上がりエッジ（アップエッジトリガ）に応答して所定のパルス幅を有する所定レベルの信号Ｓ１２を出力する。この信号Ｓ１２のレベルは、信号Ｓ１１のレベルを保つように、該信号Ｓ１１のレベルと実質的に同一である。
【００５２】
オア回路５４は、第１インバータ回路５２の出力信号Ｓ１１と第１ワンショット回路５３の出力信号Ｓ１２が入力される。オア回路５４は、両信号Ｓ１１，Ｓ１２を論理和演算して生成した信号Ｓ１３を出力する。
【００５３】
第２インバータ回路５５は、入力されるオア回路５４の出力信号Ｓ１３を反転したレベルを持つ信号Ｓ１４を出力する。
第２ワンショット回路５６は第２インバータ回路５５の出力信号Ｓ１４が入力される。第２ワンショット回路５６は、信号Ｓ１４の立ち上がりエッジ（アップエッジトリガ）に応答して所定のパルス幅を有する所定レベルの信号Ｓ１５を出力する。この信号Ｓ１５のレベルは、信号Ｓ１３のレベルを保つように、該信号Ｓ１３の反転レベルと実質的に同一である。
【００５４】
第３インバータ回路５７は、第２ワンショット回路５６の出力信号Ｓ１５を反転したレベルを持つ信号Ｓ１６を出力する。
ナンド回路５８は、オア回路５４の出力信号Ｓ１３とインバータ回路５７の出力信号Ｓ１６が入力される。ナンド回路５８は、両信号Ｓ１３，Ｓ１６を否定論理積演算して生成した受信信号ＲＸを出力する。
【００５５】
第１及び第２ワンショット回路５３，５６が生成する信号Ｓ１２，Ｓ１５のパルス幅は、光受信アンプ２５の入力の変化が受信信号ＲＸに現れるまでの時間よりも長い時間であり、かつ受信信号ＲＸのパルス幅の規定値よりも短い時間に設定されている。
【００５６】
図３は、図２の動作波形図である。
積分回路５１は、ノイズ等の規定外（通信のために規定された幅よりも短い幅を有するパルス）を除去する（リジェクトする）機能がある。即ち、幅の短いパルスでは、積分回路５１の出力信号のレベルが第１インバータ回路５２のしきい値電圧を超えないため、その第１インバータ回路５２の出力信号Ｓ１１を反転させない。その結果、規定外（規定未満）の幅を持つ信号Ｓ１０を受信信号ＲＸに出力しない。
【００５７】
オア回路５４の出力信号Ｓ１３は、第１インバータ回路５２の出力信号Ｓ１１に対して第１ワンショット回路５３の出力信号Ｓ１２を合成することで、その出力信号Ｓ１２のパルス幅に対応する期間、レベル（図３ではＨレベル）を確定する。
【００５８】
ナンド回路５８の出力信号ＲＸは、オア回路５４の出力信号Ｓ１３に対して第２ワンショット回路５６の出力信号Ｓ１５をインバータ回路５７にて反転した信号Ｓ１６を合成することで、その出力信号Ｓ１５のパルス幅に対応する期間、レベル（図３においてＬレベル）を確定する。従って、受信信号ＲＸの遷移後にその論理を確定する期間を設けることで、入出力の回り込みによるノイズの発生を防止する。
【００５９】
このように、論理確定期間回路３４を備え、受信信号ＲＸ（実際には第１受信信号Ｓ１又は第２受信信号Ｓ２）の遷移に基づいて、該受信信号ＲＸの論理を確定する期間を設けることで、入出力の回り込みによる誤動作を防止できる。
【００６０】
尚、論理確定期間回路３４の構成を適宜変更しても良い。また、積分回路５１を適宜変更しても良い。図４（ａ）（ｂ）は別の積分回路の例を示す回路図である。
【００６１】
図４（ａ）に示す積分回路５１ａは、図２の積分回路５１と置き換えられる。この積分回路５１ａは、抵抗Ｒ１１、コンデンサＣ１１、ショットキバリアダイオードＤ１１から構成され、ダイオードＤ１１は抵抗Ｒ１１と並列に、かつアノードに信号Ｓ１０が入力され、カソードがコンデンサＣ１１に接続されている。
【００６２】
ショットキバリアダイオードＤ１１は、コンデンサＣ１１の蓄積電圧の変化にヒステリシスを設けるために接続されている。従って、この積分回路５１ａは、入力信号Ｓ１０の立ち下がりに応答してコンデンサＣ１１の蓄積電圧を抵抗Ｒ１１の抵抗値とコンデンサＣ１１の容量値とで決まる時定数にて下降させ、入力信号Ｓ１０の立ち上がりに応答してコンデンサＣ１１の蓄積電圧をすみやかに所定電位まで上昇させる（リセットする）。このように、ヒステリシスを設けることで、誤動作を防止する。
【００６３】
抵抗Ｒ１１及びコンデンサＣ１１による積分回路５１ａの時定数は、図３に示すように、規定より短いパルスをリジェクトするように設定されている。従って、コンデンサＣ１１の蓄積電圧が十分にリセットされる前に次のパルスが入ると、その時点からコンデンサＣ１１の蓄積電圧を下降させるため、入力信号Ｓ１０の立ち上がりから蓄積電圧がインバータ回路５２のしきい値電圧を超えるまでの時間が短くなる。即ち、規定より短いパルスをリジェクトできなくなるため、積分回路５１ａを用いることでこれ防止する。
【００６４】
図４（ｂ）に示す積分回路５１ｂは、図２の積分回路５１及びインバータ回路５２と置き換えられる。この積分回路５１ｂは、抵抗Ｒ１１、コンデンサＣ１１、スイッチング素子としてのＰチャネルＭＯＳトランジスタＴ１１、インバータ回路５９から構成されている。インバータ回路５９には信号Ｓ１０が抵抗Ｒ１１を介して入力されている。そのインバータ回路５９の入力端子はトランジスタＴ１１を介して高電位電源配線に接続され、そのトランジスタＴ１１の制御端子はインバータ回路５９の出力信号Ｓ１１が供給される。
【００６５】
ＰチャネルＭＯＳトランジスタＴ１１は、図４（ａ）に示すショットキバリアダイオードＤ１１と同じ目的で設けられている。即ち、トランジスタＴ１１は、コンデンサＣ１１の蓄積電圧が下降する場合にはインバータ回路５９の出力信号によりオフしている。そして、蓄積電圧がインバータ回路５９のしきい値電圧を越える（下回る）と、インバータ回路５９の出力信号はトランジスタＴ１１をオンさせる。その結果、コンデンサＣ１１の蓄積電圧は高電位電源電圧まですみやかに上昇する。
【００６６】
尚、コンパレータ３３の入力信号、メインアンプ３２の入力信号にヒステリシスを与えるようにしてもよい。図６は、メインアンプ３２とコンパレータ３３の間にヒステリシス回路６０を挿入接続した例を示し、図７はヒステリシス回路６０の動作波形図である。
【００６７】
ヒステリシス回路６０は、抵抗Ｒ２１，Ｒ２２、電流スイッチとしてのトランジスタＴ２１，Ｔ２２、電流源６１を備える。抵抗Ｒ２１，Ｒ２２は第１端子に基準電圧ＶＲＥＦが供給され、第２端子はそれぞれトランジスタＴ２１，Ｔ２２に接続されている。トランジスタＴ２１，Ｔ２２はＮチャネルＭＯＳトランジスタからなり、両トランジスタＴ２１，Ｔ２２のソースは電流源６１に接続され、ドレインがそれぞれ抵抗Ｒ２１，Ｒ２２に接続されている。電流源６１は低電位電源に接続されている。
【００６８】
第１トランジスタＴ２１のゲートには、論理確定期間回路３４の第２ワンショット回路５６（図２参照）から出力される信号Ｓ１５が第２制御信号として供給される。第２トランジスタＴ２２のゲートには、論理確定期間回路３４の第１ワンショット回路５３（図２参照）から出力される信号Ｓ１２が第１制御信号として供給される。
【００６９】
抵抗Ｒ２１とトランジスタＴ２１の間のノードＮ１はコンパレータ３３のプラス側入力端子（メインアンプ３２の出力端子）に接続され、抵抗Ｒ２２とトランジスタＴ２２の間のノードＮ２はコンパレータ３３のマイナス側入力端子に接続されている。
【００７０】
図７に示すように、第１及び第２制御信号Ｓ１２，Ｓ１５がＬレベルの場合、第１及び第２トランジスタＴ２１，Ｔ２２がオフしているため第２ノードＮ２の電圧ＶＮ２は基準電圧ＶＲＥＦと等しい。そして、フォトダイオード２２に信号光が入射されると、それによりメインアンプ３２の出力電圧（第１ノードＮ１の電圧ＶＮ１）が上昇し、論理確定期間回路３４は所定パルス幅を持つ第１制御信号Ｓ１２を出力する。この第１制御信号Ｓ１２により第２トランジスタＴ２２がオンするため、第２ノードＮ２の電圧ＶＮ２は電流源６１が流す電流に応じた電位だけ低くなる。この第２ノードＮ２の電圧ＶＮ２が変化する電位差がヒステリシス量となる。従って、コンパレータ３３は、プラス側入力端子とマイナス側入力端子の電位差が広がる。この電位差は、受信信号ＲＸの遷移により発生するノイズの振幅より大きくなる。その結果、コンパレータ３３は、スイッチングノイズの影響を受けない第１受信信号Ｓ１を出力し、受信信号ＲＸにはノイズによるパルスが表れない。
【００７１】
所定期間（論理確定期間）経過後、Ｌレベルの第１制御信号Ｓ１２により第２トランジスタＴ２２がオフし、第２ノードＮ２の電圧ＶＮ２は基準電圧ＶＲＥＦレベルになる。
【００７２】
次に、信号光が消失すると、メインアンプ３２の出力電圧（第１ノードＮ１の電圧ＶＮ１）が下降し、論理確定期間回路３４は所定パルス幅を持つ第２制御信号Ｓ１５を出力する。この第２制御信号ｓ１５により第１トランジスタＴ２１がオンするため、第２ノードＮ２の電圧ＶＮ２は、基底の電位（第１及び第２制御信号Ｓ１２，Ｓ１５が共にＬレベルであるときの第２ノードＮ２の電圧）よりも電流源６１が流す電流に応じた電位だけ更に低くなる。従って、コンパレータ３３は、プラス側入力端子とマイナス側入力端子の電位差が広がり、受信信号ＲＸの遷移により発生するノイズの振幅より大きくなる。その結果、コンパレータ３３は、スイッチングノイズの影響を受けない第１受信信号Ｓ１を出力し、受信信号ＲＸにはノイズによるパルスが表れない。
【００７３】
尚、ヒステリシス回路６０をプリアンプ３１とメインアンプ３２の間に挿入接続してもよい。また、図６では、プリアンプ３１及びメインアンプ３２を差動型としたが、シングル出力タイプのアンプを用いて実施しても良い。更に、メインアンプ３２の差動出力を利用する構成としても良い。
【００７４】
次に、図１の振幅制限回路３５、ＤＣＦＢ回路３６を説明する。
図８は、振幅制限回路３５、ＤＣＦＢ回路３６の回路図である。
振幅制限回路３５は、電圧保持回路（ピークホールド回路）７１、アンプ７２、整流回路７３を備えている。
【００７５】
ピークホールド回路７１には、メインアンプ３２の出力信号ＶＢ２が入力される。ピークホールド回路７１は、アンプ７４、ダイオードＤ３１、コンデンサＣ３１、電流源７５を含む。アンプ７４は、プラス側入力端子に信号ＶＢ２が入力され、出力端子はダイオードＤ３１のアノードに接続され、ダイオードＤ３１のカソードはアンプ７４のマイナス側入力端子に接続されている。また、ダイオードＤ３１のカソードはコンデンサＣ３１と電流源７５の第１端子に接続され、コンデンサＣ３１と電流源７５の第２端子は低電位電源に接続されている。
【００７６】
このように構成されたピークホールド回路７１は、入力信号ＶＢ２のピークレベルを保持した信号Ｓ２１を出力する。
アンプ７２は、プラス側入力端子にピークホールド回路７１の出力信号Ｓ２１が入力され、マイナス側入力端子に基準電圧ＶＲＥＦが入力される。アンプ７２は、両入力端子の電位差に応じた制御信号Ｓ２２を出力する。
【００７７】
整流回路７３には、メインアンプ３２の出力信号ＶＢ２が入力される。整流回路７３は、アンプ７６、トランジスタＴ３１、ダイオードＤ３２を含む。アンプ７６は、プラス入力端子に信号ＶＢ２が入力され、出力端子はダイオードＤ３２のアノードに接続されている。ダイオードＤ３２には制御信号Ｓ２２が供給されるゲートを有するトランジスタＴ３１が並列に接続されている。そして、ダイオードＤ３２のカソードはアンプ７６のマイナス側入力端子に接続されている。
【００７８】
このように構成された整流回路７３は、ピークホールド回路７１及びアンプ７２により整流特性が制御される。即ち、整流回路７３は、制御信号Ｓ２２に応答してオンしたトランジスタＴ３１にてダイオードＤ３２の両端子間が短絡され、バッファ回路として動作する。従って、図９に示すように、入力信号ＶＢ２と実質的に同じ波形を有する信号ＶＢ３を出力する。一方、整流回路７３は、制御信号Ｓ２２に応答してトランジスタＴ３１がオフした場合、ダイオードＤ３２により整流した（マイナス側をクリップした）波形を持つ信号ＶＢ３を出力する。
【００７９】
ＤＣＦＢ回路３６は、フィルタ７７とアンプ７８を備えている。フィルタ７７は、抵抗Ｒ３１とコンデンサＣ３２とから構成され、振幅制限回路３５から出力される信号ＶＢ３から交流成分を除去した信号Ｓ２３を出力する。アンプ７８は、プラス側入力端子に信号Ｓ２３が入力され、マイナス側入力端子に基準電圧ＶＲＥＦが供給されている。アンプ７８は、両入力端子の電位差に応じた電流量を持つ信号ＶＦＢを出力する。
【００８０】
図１０は、メインアンプ３２の入力信号の波形図であり、図１０（ａ）は本実施形態における入力信号の波形図を示し、図１０（ｂ）は従来例の波形図を示す。
【００８１】
図１のメインアンプ３２には、プリアンプ３１から信号ＶＢ１が供給され、ＤＣＦＢ回路３６から信号ＶＦＢが供給される。ＤＣＦＢ回路３６から供給される信号ＶＦＢは、メインアンプ３２の入力信号ＶＢ１が大きい場合に上記の振幅制限回路３５によりマイナス側がほぼクランプされた波形を持つ。従って、図１０（ｂ）に示すように、メインアンプ３２から出力される信号ＶＢ２よりもＤＣＦＢ回路３６の出力信号ＦＢが低くなることがないので、誤動作が防止される。
【００８２】
次に、図１のＤＣ光キャンセル回路３７とオフセット回路３８を説明する。
図１１は、ＤＣ光キャンセル回路３７、オフセット回路３８の回路図である。
ＤＣ光キャンセル回路３７は、アンプ８１、コンデンサＣ４１、トランジスタＴ４１を含む。アンプ８１は、マイナス側入力端子にプリアンプ３１から出力される電圧信号ＶＢ１が入力され、プラス側入力端子にオフセット回路３８から出力される信号ＶＦＣが入力される。アンプ８１の出力端子はコンデンサＣ４１の第１端子とトランジスタＴ４１のゲートに接続されている。コンデンサＣ４１の第２端子は高電位電源に接続されている。トランジスタＴ４１はＰチャネルＭＯＳトランジスタからなり、ソースが高電位電源に接続され、ドレインがプリアンプ３１の入力端子に接続されている。
【００８３】
オフセット回路３８は抵抗Ｒ４１と電流源８２を備える。抵抗Ｒ４１の第１端子には基準電圧ＶＲＥＦが供給され、抵抗Ｒ４１の第２端子は電流源８２の第１端子に接続され、電流源８１の第２端子は低電位電源に接続されている。また、抵抗Ｒ４１の第２端子はアンプ８１のプラス側入力端子に接続されている。
【００８４】
オフセット回路３８は、基準電圧ＶＲＥＦに基づいて生成したオフセット電圧ＶＦＣをＤＣ光キャンセル回路３７に供給する。
アンプ８１は、両入力端子間の電位差に応じた信号Ｓ３１を出力する。トランジスタＴ４１は信号Ｓ３１に応答してオン・オフし、オンしたトランジスタＴ４１によりオフセット電流ＩＯＦがプリアンプ３１に供給される。
【００８５】
従って、ＤＣ光キャンセル回路３７は、プリアンプ３１から出力される電圧信号ＶＢ１の電位がオフセット電圧ＶＦＣを越えるまでオフセット電流ＩＯＦを出力しない。
【００８６】
このオフセット電流ＩＯＦは、以下のように設定される。
入射光によりフォトダイオード２２が発生する電流をＩpd、太陽光などのＤＣ光成分による電流をＩdc、信号成分による電流をΔＩpdとすると、
Ｉpd＝Ｉdc＋ΔＩpd
となる。
【００８７】
ＤＣ光キャンセル回路３７は、電流ΔＩpdのみをプリアンプ３１の入力信号とすることを目的とする。従って、オフセット回路３８は、ＤＣ成分の電流Ｉdcにてプリアンプ３１が飽和しない程度のオフセット電圧ＶＦＣをＤＣ光キャンセル回路３７に供給する。
【００８８】
一例として、Ｉ−Ｖ変換のためにプリアンプ３１の入出力端子間に接続された抵抗が２０ＫΩとし、プリアンプ３１のＤＣバイアス変動許容量が０．２Ｖとすると、オフセット量として０．２Ｖのオフセット電圧ＶＦＣを供給する場合、Ｉdc＝１０μＡ（＝０．２／２０Ｋ）のオフセットをつけたことと等価的に同じになる。従って、電流Ｉdc＝１０μＡまでは、ＤＣ光キャンセル回路３７からオフセット電流ＩＯＦが出力されないため、ノイズが極めて少ない。
【００８９】
尚、室内で使用する場合は、フォトダイオード２２のサイズにもよるが、ＤＣ成分Ｉdcが１０μＡ以下であることが多いため、良好な通信が可能である。
尚、ＤＣ光キャンセル回路３７、オフセット回路３８の回路構成を適宜変更してもよい。
【００９０】
図１２は、別のオフセット回路３８ａを用いた光受信アンプの一部回路図であり、この光受信アンプは差動出力を持つプリアンプ３１ａ及びメインアンプ３２ａを有している。
【００９１】
プリアンプ３１ａは、高電位電源と低電位電源の間に直列に接続された抵抗Ｒ４２，電流源８３と、同様に接続された抵抗Ｒ４３，電流源８３を備え、抵抗Ｒ４２と電流源８３の間のフォトダイオード２２が接続されている。抵抗Ｒ４２，Ｒ４３と電流源８３，８４の間からそれぞれ相補な電圧信号を出力する。
【００９２】
オフセット回路３８ａは、抵抗Ｒ４４，Ｒ４５と電流源８５，８６を備え、プリアンプ３１ａから出力される相補な電圧信号は、それぞれ抵抗Ｒ４４，Ｒ４５を介してＤＣ光キャンセル回路３７のアンプ８１に供給される。抵抗Ｒ４４とプリアンプ３１ａの出力端子の間には電流源８５の第１端子が接続され、その電流源８５の第２端子は低電位電源に接続されている。抵抗Ｒ４５とアンプ８１の間には電流源８６の第１端子が接続され、電流源８６の第２端子は低電位電源に接続されている。
【００９３】
このように構成されたオフセット回路３８ａは、抵抗Ｒ４４，Ｒ４５の抵抗値Ｒｄと、電流源８５，８６が流す電流Ｉｄにより決定されるオフセット電圧ＶＦＣ（＝Ｒｄ×Ｉｄ）をＤＣ光キャンセル回路３７に供給する。
【００９４】
図１３は、別のＤＣ光キャンセル回路３７ａを含む回路図である。
ＤＣ光キャンセル回路３７ａは、アンプ９２、コンデンサＣ４１、トランジスタＴ４１、抵抗Ｒ４６、電流源９３，９４、スイッチＳＷ１，ＳＷ２を含む。アンプ９２は、マイナス側入力端子にプリアンプ３１から出力される電圧信号ＶＢ１が入力され、プラス側入力端子にオフセット回路３８から出力される信号ＶＦＣが入力される。アンプ９２の出力端子はスイッチＳＷ１を介してコンデンサＣ４１の第１端子とトランジスタＴ４１のゲートに接続されている。コンデンサＣ４１の第２端子は高電位電源に接続されている。トランジスタＴ４１は例えばＰチャネルＭＯＳトランジスタからなり、ソースが抵抗Ｒ４６を介して高電位電源に接続され、ドレインがプリアンプ３１の入力端子に接続されている。アンプ９２には、電流源９３が接続されるとともにスイッチＳＷ２を介して電流源９４が接続されている。そして、メインアンプ３２の入力端子はスイッチＳＷ３を介してプリアンプ３１に接続されている。
【００９５】
このＤＣ光キャンセル回路３７ａは、図１５に示す光通信装置２０ａに備えられたものである。
光通信装置２０ａは、発光ダイオード２１、フォトダイオード２２、送受信回路２３ａを備える。送受信回路２３ａは、光送信アンプ２４、光受信アンプ２５ａを含む。
【００９６】
光受信アンプ２５ａは信号生成回路９１を有している。この信号生成回路９１は、信号生成回路９１は遅延回路を含み、送信信号ＴＸに応答して図１４に示すように、制御信号ＣＳ１〜ＣＳ３を生成する。詳しくは、信号生成回路９１は、送信信号ＴＸのオン期間と所定の第１ディレイ期間ＴＤ１の間、図１３の第１スイッチＳＷ１をオフするように第１制御信号ＣＳ１を生成する。また、信号生成回路９１は、送信信号ＴＸがオフしてから第１ディレイ期間ＴＤ１経過後、即ち第１スイッチＳＷ１をオンしてから所定の第２ディレイ期間ＴＤ２だけ第２スイッチＳＷ２をオンするように第２制御信号ＣＳ２を生成する。更に、信号生成回路９１は、送信信号ＴＸがオンしてから光受信アンプ２５ａが安定するまで第３スイッチＳＷ３をオフするように第３制御信号ＣＳ３を生成する。
【００９７】
このように構成された光受信アンプ２５ａ（ＤＣ光キャンセル回路３７ａ）は、半２重の光空間通信において、送信しているときの発光ダイオード２１の自発光による不具合を解消する。即ち、送信に用いられる自発光はフォトダイオード２２に入射され、結果として大光量が入射された状態と等価となる。従って、送信から受信に切り替わった場合に、正常な状態に戻るまでに時間がかかる場合がある。
【００９８】
従って、送信中（送信信号ＴＸがオンの期間）及びそのための発光による影響がなくなるまでの間、第１スイッチＳＷ１をオフすることで、ＤＣ光キャンセル回路３７ａを非動作状態とする。その後、第２スイッチＳＷ２をオンすることで、アンプ９２に供給する電流量を通常（第２スイッチＳＷ２がオフ時）より多くすることでコンデンサＣ４１の充放電を高速にし、プリアンプ３１の入力端子と出力端子の電位差（オフセット）を短時間で解消する。そして、光受信アンプ２５ａの系が安定するまで、受信信号ＲＸを無信号状態と同じ論理に固定するよう第３スイッチＳＷ３を制御する。
【００９９】
以上のように光受信アンプ２５ａを構成することで、送信から受信に切り替わった時のＤＣ成分のキャンセル時間を短縮する。
尚、第３スイッチＳＷ３を省略しても良い。また、第３スイッチＳＷ３をコンパレータ３３の入力又は出力に設けても良い。
【０１００】
また、図１６に示すＤＣ光キャンセル回路３７ｂを用いて実施しても良い。
このＤＣ光キャンセル回路３７ｂは、図１３に示すＤＣ光キャンセル回路３７ａに対して、第４スイッチＳＷ４、抵抗Ｒ４７、第２トランジスタＴ４２、電流源９５が追加されている。第４スイッチＳＷ４は、第１端子が第１トランジスタＴ４１のゲートに接続され、第２端子が第２トランジスタＴ４２のゲートに接続されている。第２トランジスタＴ４２はＰチャネルＭＯＳトランジスタからなり、ソースが抵抗Ｒ４７を介して高電位電源に接続され、ドレインが電流源９５の第１端子に接続され、電流源９５の第２端子は低電位電源に接続されている。
【０１０１】
第４スイッチＳＷ４は、第１スイッチＳＷ１の反転論理でオン／オフする。例えば、図１７に示すように、第１スイッチＳＷ１は、Ｌレベルの第１制御信号ＣＳ１に応答してオンし、Ｈレベルの第１制御信号ＣＳ１に応答してオフする。一方、第４スイッチＳＷ４は、Ｌレベルの第１制御信号ＣＳ１に応答してオフし、Ｈレベルの第１制御信号ＣＳ１に応答してオンする。尚、第４スイッチＳＷ４をオンオフ制御する信号を第１制御信号ＣＳ１と別に図１５の信号生成回路９１において生成する構成としても良い。
【０１０２】
第２トランジスタＴ４２には、電流源９５によりアイドル電流が流れており、その電流値によってゲート−ソース間電圧ＶＧＳが発生している。
図１５の発光ダイオード２１を送信信号ＴＸに基づいて発光させているとき、第１スイッチＳＷ１はオフし、第４スイッチＳＷ４がオンする。この時、第１トランジスタＴ４１のゲートに第２トランジスタＴ４２のゲート−ソース間電圧ＶＧＳに基づく電位が印加される。この印加電圧は、第１トランジスタＴ４１のデート電位がＤＣ的にハイ・インピーダンスになるのを防ぐ。
【０１０３】
送信が終了（発光ダイオード２１の発光が停止）し、遅延時間ＴＤ１経過後に第１スイッチＳＷ１がオンし、第４スイッチＳＷ４がオフする。そして、アンプ９２は入力端子の電位差に対応する電流を第１トランジスタＴ４１のゲートに供給する。この時、第１トランジスタＴ４１は、ゲートに第２トランジスタＴ４２のゲート−ソース間電圧ＶＧＳに応じた電位が印加されていたため、該トランジスタＴ４１のゲート−ソース間電圧ＶＧＳが所望の値に設定するまでの時間が短い。即ち、ＤＣ光キャンセル回路３７ｂの動作を早く正常な状態に戻すことができる。
【０１０４】
次に、図１のクランプ検出回路３９、パルス合成回路４０、大信号検出回路４１を説明する。
図１８は、クランプ検出回路３９、パルス合成回路４０、大信号検出回路４１を説明する回路図であり、図１９は、図１８の動作波形図である。尚、図１８のクランプ回路１０１は、プリアンプ３１が有するクランプ回路を示したものである。
【０１０５】
クランプ回路１０１は、抵抗Ｒ５１とトランジスタＴ５１を含み、トランジスタＴ５１のベースにはクランプバイアスが供給されている。抵抗Ｒ５１とトランジスタＴ５１の間のノードはクランプ検出回路３９に接続されている。
【０１０６】
クランプ検出回路３９は、コンパレータ１０２、抵抗Ｒ５２、電流源１０３を含む。コンパレータ１０２は、プラス側入力端子がクランプ回路１０１に接続され、該クランプ回路１０１の動作状態に応じた信号ＶＢ５が入力される。コンパレータ１０２は、マイナス側入力端子が抵抗Ｒ５２と電流源１０３の第１端子に接続され、抵抗Ｒ５２の第２端子は高電位電源に接続され、電流源１０３の第２端子は低電位電源に接続されている。
【０１０７】
このように構成されたクランプ検出回路３９は、クランプ回路１０１の動作状態を検出した信号ＶＢ５と、抵抗Ｒ５２と電流源１０３により定まる基準電圧との電位差に応じた第２受信信号Ｓ２を出力する。
【０１０８】
大信号検出回路４１は、電圧保持回路（ピークホールド回路）１０４とコンパレータ１０５を含む。ピークホールド回路１０４にはプリアンプ３１から出力される電圧信号ＶＢ１が入力される。ピークホールド回路１０４は、電圧信号ＶＢ１のピークレベルを保持したレベルを持つ信号Ｓ４１を出力する。コンパレータ１０５はピークホールド回路１０４の出力信号Ｓ４１と基準電圧ＶＲＥＦが入力され、両入力信号の電位差に基づく検出信号Ｓ３を出力する。
【０１０９】
パルス合成回路４０は、インバータ回路１０６、ノア回路１０７〜１０９を含む。インバータ回路１０６は、検出信号Ｓ３が入力され、該検出信号Ｓ３を反転した信号Ｓ４２を出力する。第１ノア回路１０７には第１受信信号Ｓ１と検出信号Ｓ３が入力される。第１ノア回路１０７は、第１受信信号Ｓ１と検出信号Ｓ３を否定論理和演算して生成した信号Ｓ４３を出力する。第２ノア回路１０８には第２受信信号Ｓ２とインバータ回路１０６の出力信号Ｓ４２が入力される。第２ノア回路１０８は、第２受信信号Ｓ２と信号Ｓ４２を否定論理和演算して生成した信号Ｓ４４を出力する。第３ノア回路１０９には第１及び第２ノア回路１０７，１０８の出力信号Ｓ４３，Ｓ４４が入力される。第３ノア回路１０９は、信号Ｓ４３，Ｓ４４を否定論理和演算して生成した信号Ｓ４を出力する。
【０１１０】
上記のように構成されたクランプ検出回路３９、パルス合成回路４０、大信号検出回路４１の作用を説明する。図１９は、上記各回路３９〜４１における要部信号の波形図である。
【０１１１】
プリアンプ３１の電圧信号ＶＢ１が小信号の場合、ピークホールド回路１０４の出力信号Ｓ４１はコンパレータ１０５に供給される基準電圧ＶＲＥＦを超えない。従って、大信号検出回路４１はＬレベルの検出信号Ｓ３を出力する。この時、コンパレータ３３が出力する第１受信信号Ｓ１は規定内のパルス幅を持つ。パルス合成回路４０は、この検出信号Ｓ３に応答して第１受信信号Ｓ１と実質的に同じ波形を持つ信号Ｓ４を出力する。そして、図１の論理確定期間回路３４は、この信号Ｓ４と実質的に同じ波形を持つ受信信号ＲＸを出力する。
【０１１２】
次に、プリアンプ３１の電圧信号ＶＢ１が大信号の場合、ピークホールド回路１０４の出力信号Ｓ４１はコンパレータ１０５に供給される基準電圧ＶＲＥＦを超える。従って、大信号検出回路４１はＨレベルの検出信号Ｓ３を出力する。この時、コンパレータ３３が出力する第１受信信号Ｓ１は裾引きにより規定以上のパルス幅を持ち、クランプ検出回路３９が出力する第２受信信号Ｓ２は規定内のパルス幅を持つ。パルス合成回路４０は、この検出信号Ｓ３に応答して第２受信信号Ｓ２と実質的に同じ波形を持つ信号Ｓ４を出力する。そして、図１の論理確定期間回路３４は、この信号Ｓ４と実質的に同じ波形を持つ受信信号ＲＸを出力する。
【０１１３】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）論理確定期間回路３４は、コンパレータ３３から出力される第１受信信号Ｓ１を入力し、第１受信信号Ｓ１の遷移後にその遷移レベルを所定期間の間確定して受信信号ＲＸを出力するようにした。その結果、受信信号ＲＸによりノイズが発生しても、そのノイズが受信信号ＲＸに表れるのを防ぐことができ、内部回路に対するノイズの影響を無くすことができる。
【０１１４】
（２）論理確定期間回路３４は、積分回路５１を有している。従って、積分回路５１の時定数以下のパルス、即ち規定未満のパルスをリジェクトすることができる。
【０１１５】
（３）振幅制限回路３５は、メインアンプ３２の出力信号ＶＢ２をそのメインアンプ３２の入力信号の大小に応じて増幅動作又は整流動作して信号ＶＢ３を生成する。ＤＣＦＢ回路３６は、その信号ＶＢ３に応じた電流をメインアンプ３２に帰還する。従って、メインアンプ３２の入力信号に対して帰還量の変動を抑え、メインアンプ３２のＤＣオフセットをキャンセルすることができる。
【０１１６】
（４）ＤＣ光キャンセル回路３７にオフセットを与えるオフセット回路３８を設けた。ＤＣ光キャンセル回路３７は、与えられたオフセットに応じたＤＣ成分を持つ電流が流れるまで動作しない。従って、所定のＤＣ成分が発生するまでそのＤＣ成分のキャンセルを行わないので、ノイズの増加を抑え、受信感度の低下を防止することができる。
【０１１７】
（５）クランプ検出回路３９は、プリアンプ３１のクランプ回路の電流に基づいて第２受信信号Ｓ２を生成する。パルス合成回路４０は、コンパレータ３３から出力される第１受信信号Ｓ１と第２受信信号Ｓ２を合成して第３受信信号（受信信号ＲＸ）を出力する。第２受信信号Ｓ２は、入射光の大小に影響を受けず、すそ引きが少ない。従って、入射光が少ない場合には第１受信信号Ｓ１を用い、入射光が多い場合には第２受信信号Ｓ２を用いることで、受信信号ＲＸのパルスの広がりを抑えることができる。
【０１１８】
尚、前記各実施の形態は、以下の態様に変更してもよい。
○上記各実施の形態では、大信号検出回路４１はプリアンプ３１の出力信号に基づいて入射光の大小（光受信アンプ２５の入力信号の大小）を判断するようにしたが、これにメインアンプ３２の出力信号ＶＢ２を用いて実施しても良い。
【０１１９】
○上記実施の形態において、受信回路２５の構成を適宜変更して実施しても良い。即ち、論理確定期間回路３４を備えた受信回路、振幅制限回路３５を備えた受信回路、オフセット回路３８を備えた受信回路、クランプ検出回路３９とパルス合成回路４０と大信号検出回路４１を備えた受信回路に具体化すること。また、論理確定期間回路３４と振幅制限回路３５を備えた受信回路、論理確定期間回路３４とオフセット回路３８を備えた受信回路、論理確定期間回路３４とクランプ検出回路３９とパルス合成回路４０と大信号検出回路４１を備えた受信回路に具体化すること。論理確定期間回路３４と振幅制限回路３５とオフセット回路３８を備えた受信回路、論理確定期間回路３４と振幅制限回路３５とクランプ検出回路３９とパルス合成回路４０と大信号検出回路４１を備えた受信回路に具体化すること。振幅制限回路３５とオフセット回路３８を備えた受信回路、振幅制限回路３５とクランプ検出回路３９とパルス合成回路４０と大信号検出回路４１を備えた受信回路に具体化すること。オフセット回路３８とクランプ検出回路３９とパルス合成回路４０と大信号検出回路４１を備えた受信回路に具体化すること。
【０１２０】
○上記各実施の形態では、フォトダイオード２２を使用したが、その他の受光素子に置換してもよい。
○上記各形態では、発光ダイオード２１を使用したが、その他の発光素子、例えば半導体レーザー等に置換してもよい。
【０１２１】
○上記各形態では、発光ダイオード２１とフォトダイオード２２を光通信装置２０に備えたが、それらを外部端子に接続する光通信装置に具体化しても良い。
○上記各形態では、送受信回路２３を含む光通信装置２０に具体化したが、光送信アンプ２４を備えた光送信装置と、光受信アンプ２５を備えた光受信装置の別々の装置に具体化して実施しても良い。
【０１２２】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）受信電流を電圧信号に変換する増幅器と、その増幅器の電圧信号をしきい値に基づいて２値化した２値信号を生成する比較器とを備えた受信回路において、
前記比較器の２値信号を入力し、該２値信号の遷移後にその遷移したレベルを所定期間確定する論理確定期間回路を備えた受信回路。（１）
（付記２）前記論理確定期間回路は、前記２値信号の遷移に応答してその遷移からレベルを確定する前記所定期間に対応した所定幅を有するパルス信号を生成するワンショット回路を備え、
前記２値信号と前記パルス信号を合成して受信信号を生成する付記１記載の受信回路。（２）
（付記３）前記論理確定期間回路は、前記２値信号が入力される積分回路を備え、
前記ワンショット回路は前記積分回路の出力信号に基づいて前記パルス信号を生成する付記１又は２記載の受信回路。（３）
（付記４）前記論理確定期間回路は、
前記２値信号が入力される積分回路と、
前記積分回路の出力信号を反転した信号を出力するインバータ回路と、
前記インバータ回路の出力信号に基づいて前記所定幅を有する第１パルス信号を生成する第１のワンショット回路と、
前記インバータ回路の出力信号と前記第１パルス信号を合成する第１の信号合成回路と、
前記第１の信号合成回路の出力信号に基づいて前記所定幅を有する第２パルス信号を生成する第２のワンショット回路と、
前記第１の信号合成回路の出力信号と前記第２パルス信号を合成して受信信号を生成する第２の信号合成回路と、
を備えた付記１記載の受信回路。
（付記５）前記積分回路は、出力信号のレベルの変化に対する時定数にヒステリシスを持つ付記３又は４記載の受信回路。
（付記６）前記増幅器は、前記受信電流を電圧信号に変換する第１の増幅器と、該第１の増幅器の出力信号を増幅する第２の増幅器とから構成され、
前記第１及び第２の増幅器の間、又は前記第２の増幅器と前記比較器の間に、ヒステリシスを持つ信号を出力するヒステリシス回路を挿入接続した付記１記載の受信回路。
（付記７）前記ヒステリシス回路は、
前記第２の増幅器又は前記比較器の２つの入力信号に前記論理確定期間に応じてヒステリシスを与える付記６記載の受信回路。
（付記８）受信電流を電圧信号に変換する第１の増幅器と、該第１の増幅器の出力信号を増幅する第２の増幅器と、該第２の増幅器の出力信号をしきい値に基づいて２値化して受信信号を生成する比較器とを備えた受信回路において、
前記第２の増幅器の出力信号を前記第２の増幅器の入力信号の大小に応じて増幅動作又は整流動作して信号を生成する振幅制限回路と、
前記振幅制限回路にて生成した信号に基づいて前記第２の増幅器にその入力オフセットをキャンセルするべく帰還する信号を生成する帰還回路と、
を備えた受信回路。（４）
（付記９）前記振幅制限回路は、
整流素子と、該整流素子と並列に接続されたスイッチング素子を備え、該スイッチング素子のオンオフにより増幅動作と整流動作が切り替えられ、該切り替えられた動作により前記第２の増幅器の出力信号に基づく信号を生成する整流回路と、
前記第２の増幅器の出力信号に基づいて前記スイッチング素子を制御する制御信号を生成する制御回路と、
を備えた付記８記載の受信回路。（５）
（付記１０）前記制御回路は、
前記第２の増幅器の出力信号のピーク電圧を保持する電圧保持回路と、
前記電圧保持回路の出力信号と基準電圧とを比較して前記制御信号を生成する比較器と、
を備えた付記９記載の受信回路。
（付記１１）受信電流を電圧信号に変換する第１の増幅器と、該第１の増幅器の出力信号を増幅する第２の増幅器と、該第２の増幅器の出力信号をしきい値に基づいて２値化して受信信号を生成する比較器とを備えた受信回路において、
前記電圧信号に基づいて前記受信電流のＤＣ成分をキャンセルするための信号を生成するキャンセル回路と、
前記ＤＣ成分前記キャンセル回路が前記キャンセル回路の入力信号にオフセットを与えるオフセット回路と、
を備えた受信回路。（６）
（付記１２）送信信号のある期間は前記キャンセル回路を非動作状態に制御する制御回路を備えた付記１１記載の受信回路。（７）
（付記１３）前記制御回路は、前記送信信号が消失した後、前記キャンセル回路の電流駆動能力を所定期間増加させるようにした付記１２記載の受信回路。
（付記１４）前記受信電流のＤＣ成分をキャンセルするための電流を流す第１トランジスタと並列に第２トランジスタを備え、非動作状態のときに前記第２トランジスタのゲート電位を前記第１トランジスタのゲートに印加するようにした付記１２又は１３記載の受信回路。
（付記１５）受信電流を電圧信号に変換する第１の増幅器と、該第１の増幅器の出力信号を増幅する第２の増幅器と、該第２の増幅器の出力信号をしきい値に基づいて２値化して受信信号を生成する比較器とを備えた受信回路において、
第１の増幅器のクランプ回路に流れる電流に対応するパルスを有する第２受信信号を生成するクランプ検出回路と、
前記比較器から出力される第１受信信号と前記第２受信信号が入力され、該第１受信信号と第２受信信号を合成して第３受信信号を生成するパルス合成回路と、
を備えた受信回路。（８）
（付記１６）前記第２の増幅器の入力信号と基準電圧を比較して生成した検出信号を出力する大信号検出回路を備え、
前記パルス合成回路は、前記検出信号に基づいて前記第１受信信号又は第２受信信号を出力する付記１５記載の受信回路。（９）
（付記１７）前記大信号検出回路は、入力信号のピーク電圧を保持した保持電圧を出力する電圧保持回路と、前記保持電圧と前記基準電圧とを比較して前記検出信号を生成する比較器とを備えた付記１６記載の受信回路。
（付記１８）付記１、付記８、付記１１、付記１５のうちの少なくとも２項に記載の構成を備えた受信回路。（１０）
【０１２３】
【発明の効果】
以上詳述したように、請求項１〜３，１０に記載の発明によれば、ノイズの発生を抑えることのできる受信回路を提供することができる。
【０１２４】
また、請求項４，５，１０に記載の発明によれば、帰還量の変動を抑えることのできる受信回路を提供することができる。
また、請求項６，７，１０に記載の発明によれば、受信感度の低下を抑えることのできる受信回路を提供することができる。
【０１２５】
また、請求項８〜１０に記載の発明によれば、パルス幅の広がりを抑えることのできる受信回路を提供することができる。
【図面の簡単な説明】
【図１】本実施形態の光受信アンプのブロック回路図である。
【図２】論理確定期間回路の回路図である。
【図３】図２の動作波形図である。
【図４】別の積分回路の回路図である。
【図５】光通信装置の概略構成図である。
【図６】ヒステリシス回路を説明する回路図である。
【図７】図６の動作波形図である。
【図８】振幅制限回路、ＤＣＦＢ回路の回路図である。
【図９】振幅制限回路の動作波形図である。
【図１０】メインアンプの入力波形図である。
【図１１】ＤＣ光キャンセル回路、オフセット回路の回路図である。
【図１２】別のオフセット回路の回路図である。
【図１３】別のＤＣ光キャンセル回路の回路図である。
【図１４】図１３の動作波形図である。
【図１５】別の光通信装置の概略構成図である。
【図１６】別のＤＣ光キャンセル回路の回路図である。
【図１７】図１６の動作波形図である。
【図１８】クランプ検出回路、大信号検出回路、パルス合成回路の回路図である。
【図１９】図１８の動作波形図である。
【図２０】従来例の光受信アンプの回路図である。
【図２１】従来例の動作波形図である。
【符号の説明】
２２受光素子（フォトダイオード）
２５光受信アンプ
３１プリアンプ
３２メインアンプ
３３コンパレータ
３４論理確定期間回路
３５振幅制限回路
３６帰還回路（ＤＣＦＢ回路）
３７ＤＣ光キャンセル回路
３８オフセット回路
３９クランプ検出回路
４０パルス合成回路
４１大信号検出回路
１０１クランプ回路
ＩＰＤ受信電流
ＲＸ受信信号
Ｓ１第１受信信号（２値信号）
Ｓ２第２受信信号
Ｓ３検出信号
ＶＢ１受信電圧[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a receiving circuit.
In recent years, electronic devices such as PDAs (Personal Digital Assistants) and other electronic devices such as mobile phones have been added with an infrared data communication function, that is, equipped with an optical communication device that transmits and receives data via space using infrared rays. Has been. Such an optical communication apparatus is required to reduce its own price in order to reduce the price of electronic equipment. In recent electronic devices, it is desired to increase the data processing speed, and also in this optical communication apparatus, it is necessary to increase the processing speed.
[0002]
[Prior art]
FIG. 20 is a block diagram of a receiving circuit 10 included in a conventional optical communication apparatus.
The receiving circuit 10 includes a photodiode (PD) 11 and an optical receiving amplifier 12. The optical receiving amplifier 12 includes a preamplifier 13, a main amplifier 14, a comparator 15, a DC light canceling circuit 16, and a DC feedback (DCFB) circuit 17. I have.
[0003]
The photodiode 11 generates a reception current IPD corresponding to the received light, and the preamplifier 13 converts the reception current IPD into a voltage signal VA1. The main amplifier 14 outputs a signal VA2 obtained by amplifying the voltage signal VA1, and the comparator 15 outputs a reception signal RX obtained by binarizing the output signal VA2 of the main amplifier 14 based on the threshold voltage VTH.
[0004]
The DC light cancel circuit 16 cancels the influence of the direct current component (DC component) included in the received current IPD flowing in the PD 11 by DC light such as sunlight (light that generates the direct current component of the received current IPD flowing in the PD 11). Is provided. This DC component includes a frequency component lower than a predetermined frequency band including the communication frequency. The DC light cancellation circuit 16 feeds back the current generated so as to cancel the direct current component included in the voltage signal VA1 to the input of the preamplifier 13.
[0005]
The DCFB circuit 17 is provided to cancel the influence of the input offset of the main amplifier 14. In the DCFB circuit 17, the output signal VA2 of the main amplifier 14 is input to the plus side input terminal, and the reference voltage VREF is input to the minus side input terminal. The output terminal of the DCFB circuit 17 is connected to the negative input terminal of the main amplifier 14, and the voltage signal VA <b> 1 is input to the positive input terminal of the main amplifier 14. Further, the reference voltage VREF is supplied to the negative input terminal of the main amplifier 14 via the resistor RB. The DCFB circuit 17 outputs a current corresponding to the potential difference between the output signal VA2 and the reference voltage VREF. The voltage supplied to the negative input terminal of the main amplifier 14 is determined by the output current, the reference voltage VREF, and the resistance value of the resistor RB. The DCFB circuit 17 operates so that the DC component of the input signal VA1 of the main amplifier 14 matches the voltage supplied to the negative input terminal. That is, the DCFB circuit 17 cancels the input offset voltage in the main amplifier 14.
[0006]
[Problems to be solved by the invention]
Incidentally, the conventional optical receiving amplifier 12 has the following problems.
(1) A malfunction occurs due to the input / output loop of the optical receiving amplifier 12. An interference occurs between the digital output and the analog input of the optical receiving amplifier 12 directly or via a power supply line, and noise is generated in the reception signal RX, which causes a malfunction of the internal circuit.
[0007]
As shown in FIG. 21A, the received signal RX changes with respect to the optical input signal. When input / output wraparound occurs, a spike current flows when the level of the reception signal RX changes as shown in FIG. This spike current becomes switching noise and affects the input terminal or the PD 11. As a result, noise is generated in the input signal VA2 of the comparator 15, and an unnecessary pulse (pulse surrounded by a broken line) appears in the reception signal RX. In some cases, there is a risk of oscillation due to sneak in the input and output.
[0008]
(2) A high gain differential amplifier is used as the main amplifier 14. However, since the gain is large, as described above, the DCFB circuit 17 is provided to feed back the DC component in order to cancel the variation in the input offset of the main amplifier 14. However, in the conventional method, the feedback amount fluctuates depending on the magnitude of the input signal VA1 of the main amplifier 14 and the duty ratio, and may malfunction.
[0009]
(3) As described above, in the optical space communication, since the reception current IPD having a direct current component flows in the PD 11 by DC light such as sunlight, the DC light cancellation circuit 16 is provided to cancel the reception current IPD. The environment in which the device equipped with the optical communication device is used changes indoors and outdoors, and therefore the amount of DC component included in the received current IPD also changes. For this reason, in places where the amount of received DC light is large, such as outdoors, the amount of DC component canceled by the DC light cancellation circuit 16 increases and noise increases.
[0010]
(4) In the optical space communication, when communicating at a close range, the PD 11 is irradiated with a large amount of light. This has a problem that the pulse width of the reception signal RX is set to a non-standard pulse width (the pulse width of the reception signal RX increases).
[0011]
The present invention has been made to solve the above problems, and an object of the present invention is to provide a receiving circuit capable of suppressing the generation of noise.
It is another object of the present invention to provide a receiving circuit that can suppress fluctuations in the feedback amount.
[0012]
It is another object of the present invention to provide a receiving circuit that can suppress a decrease in receiving sensitivity.
Another object of the present invention is to provide a receiving circuit capable of suppressing the spread of the pulse width.
[0013]
[Means for Solving the Problems]
In order to achieve the above object, the invention described in claim 1 is provided with a logic determination period circuit that inputs a binary signal of the comparator and determines the level after the transition of the binary signal for a predetermined period. The logic determination period circuit includes a one-shot circuit that generates a pulse signal having a predetermined width corresponding to the predetermined period for determining a level from the transition in response to the transition of the binary signal, and the binary signal And the pulse signal is combined to generate a received signal. It was. Therefore, no noise appears in the received signal.
[0014]
According to a second aspect of the present invention, the logic determination period circuit includes the binary signal. Is provided with an integration circuit, One-shot circuit Is the pulse signal based on the output signal of the integration circuit Is generated.
[0015]
As in the third aspect of the invention, The amplifier includes a first amplifier that converts the received current into a voltage signal, and a second amplifier that amplifies an output signal of the first amplifier, and the amplifier is between the first and second amplifiers. Alternatively, a hysteresis circuit that outputs a signal having hysteresis is inserted and connected between the second amplifier and the comparator. .
[0016]
According to a fourth aspect of the present invention, there is provided an amplitude limiting circuit for generating a signal by amplifying or rectifying the output signal of the second amplifier according to the magnitude of the input signal of the second amplifier, and the amplitude limiting A feedback circuit that generates a signal that returns to the second amplifier to cancel the input offset based on the signal generated by the circuit; The amplitude limiting circuit includes a rectifying element and a switching element connected in parallel with the rectifying element, and an amplification operation and a rectifying operation are switched by turning on and off the switching element, and the second operation is performed by the switched operation. A rectifier circuit that generates a signal based on the output signal of the amplifier; and a control circuit that generates a control signal for controlling the switching element based on the output signal of the second amplifier. It was. Therefore, fluctuations in the feedback amount can be suppressed.
[0017]
As in the invention according to claim 5, The control circuit includes a voltage holding circuit that holds a peak voltage of an output signal of the second amplifier, a comparator that compares the output signal of the voltage holding circuit with a reference voltage, and generates the control signal; Equipped with.
[0018]
The invention according to claim 6 is a cancellation circuit that generates a signal for canceling a DC component of the reception current based on the voltage signal; Said And an offset circuit for giving an offset to the input signal of the cancel circuit. Therefore, since the cancel circuit does not flow current according to the given offset amount, the reception sensitivity does not decrease.
[0019]
As in the seventh aspect of the invention, a control circuit is provided that controls the cancel circuit to a non-operating state during a certain period of the transmission signal.
According to an eighth aspect of the present invention, there is provided a clamp detection circuit that generates a second reception signal having a pulse corresponding to a current flowing through the clamp circuit of the first amplifier, the first reception signal output from the comparator, and the And a pulse synthesizing circuit that receives the second received signal and generates the third received signal by synthesizing the first received signal and the second received signal. Therefore, the pulse width does not increase at a large current.
[0020]
According to a ninth aspect of the invention, there is provided a large signal detection circuit that outputs a detection signal generated by comparing an input signal of the second amplifier and a reference voltage, and the pulse synthesis circuit includes the detection signal Based on this, the first received signal or the second received signal is output.
[0021]
The invention according to claim 10 is the first aspect. 4 , Claims 6 , Claims 8 It is a receiver circuit provided with the structure as described in at least 2 of these.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, an embodiment of the invention will be described with reference to the drawings.
FIG. 5 is a schematic configuration diagram of the optical communication apparatus.
[0023]
The optical communication device 20 includes a light emitting diode 21, a photodiode 22, and a transmission / reception circuit 23. The transmission / reception circuit 23 includes an optical transmission amplifier 24 and an optical reception amplifier 25.
[0024]
In the transmission amplifier 24, the light emitting diode 21 is connected to the output terminal, and the transmission signal TX is input. The optical transmission amplifier 24 supplies the light emitting diode 21 with a transmission current ILD generated in response to the transmission signal TX. The light emitting diode 21 repeats light emission and quenching based on the pulsed transmission current ILD.
[0025]
The reception amplifier 25 has a photodiode 22 connected to an input terminal. The photodiode 22 generates a reception current IPD corresponding to the received light. The reception amplifier 25 converts the reception current IPD into current-voltage (IV) to generate a reception voltage, and outputs a reception signal RX generated by binarizing the reception voltage.
[0026]
FIG. 1 is a block circuit diagram of the optical receiving amplifier 25.
The optical receiving amplifier 25 includes a preamplifier 31 as a first amplifier, a main amplifier 32 as a second amplifier, a comparator 33 as a comparator, and a logic determination period circuit 34.
[0027]
The photodiode 22 is connected to the input terminal of the preamplifier 31. The preamplifier 31 converts the received current IPD generated by the photodiode 22 into a voltage signal VB1 by current-voltage (IV).
[0028]
The main amplifier 32 outputs a signal VB2 obtained by amplifying the voltage signal VB1. The comparator 33 outputs a signal (first received signal) S1 obtained by binarizing the output signal VB2 of the main amplifier 32 based on the threshold voltage VTH.
[0029]
The logic determination period circuit 34 outputs a reception signal RX generated by operating the waveform of the first reception signal S1. Further, the logic determination period circuit 34 determines the logic of the reception signal RX for a predetermined period. Therefore, the reception signal RX is not affected by noise generated within the period for determining the logic.
[0030]
Specifically, the logic determination period circuit 34 changes the reception signal RX in response to the transition of the first reception signal S1. Further, when the first reception signal S1 transitions, the logic determination period circuit 34 holds the logic of the reception signal RX at a determined level for a predetermined period from the transition. The predetermined period is set to a period longer than the conventional unnecessary pulse generated from the transition of the reception signal RX. Therefore, even if switching noise occurs due to the transition of the reception signal RX, the level of the logic of the reception signal RX is held by the logic determination period circuit 34, so that unnecessary pulses do not appear in the reception signal RX.
[0031]
The optical receiving amplifier 25 has an amplitude limiting circuit 35 and a DC feedback (DCFB) circuit 36 as a feedback circuit.
The amplitude limiting circuit 35 and the DCFB circuit 36 are connected between the input and output terminals of the main amplifier 32 to eliminate the input offset.
[0032]
The amplitude limiting circuit 35 is provided in order to suppress fluctuations in the feedback amount due to the magnitude of the input signal and the duty ratio. The output signal VB2 of the main amplifier 32 is input to the amplitude limiting circuit 35. The amplitude limiting circuit 35 has a rectification function and a peak hold function, and varies the characteristics of the rectification function according to the level at which the input signal VB2 is peak-held.
[0033]
Specifically, the amplitude limiting circuit 35 compares the reference voltage VREF level supplied to the DCFB circuit 36 with the level obtained by peak-holding the input signal VB2. When the peak-held level is lower than the reference voltage VREF, the amplitude limiting circuit 35 outputs a signal VB3 having substantially the same waveform as the input signal VB2. On the other hand, when the peak-held level is higher than the reference voltage VREF, the amplitude limiting circuit 35 outputs a signal VB3 having a waveform obtained by rectifying the input signal VB2 (such as the minus side clipped).
[0034]
In the DCFB circuit 36, the signal VB3 is input to the plus side input terminal, and the reference voltage VREF is input to the minus side input terminal. The output terminal of the DCFB circuit 36 is connected to the negative input terminal of the main amplifier 32, and the reference voltage VREF is supplied to the input terminal via the resistor RB.
[0035]
The DCFB circuit 36 compares the signal VB3 with the reference voltage VREF and outputs a current corresponding to the potential difference between them. In this way, when the amplitude of the output signal VB2 of the main amplifier 32 is large, a malfunction due to the signal level and duty ratio is prevented by using the signal VB3 obtained by clipping the signal VB2.
[0036]
In addition, the optical receiving amplifier 25 includes a DC light cancellation circuit 37 and an offset circuit 38.
The DC light cancellation circuit 37 is connected between the input / output terminals of the preamplifier 31. Specifically, in the DC light cancellation circuit 37, the voltage signal VB1 output from the preamplifier 31 is input to the negative input terminal, and the output terminal is connected to the input terminal of the preamplifier 31. An offset circuit 38 is connected to the positive side input terminal of the DC light cancellation circuit 37.
[0037]
The DC light cancellation circuit 37 supplies a current IOF corresponding to the potential difference between the plus side input terminal and the minus side input terminal to the input terminal of the preamplifier 31.
The offset circuit 38 is provided to give an offset to the differential input of the DC light cancellation circuit 37 in advance, and supplies a voltage signal VFC for giving the offset to the DC light cancellation circuit 37.
[0038]
The offset amount provided by the offset circuit 38 corresponds to a direct current (DC) component having a current amount that does not saturate the preamplifier 31. This DC component includes a component having a frequency sufficiently lower than the signal band handled by the optical communication apparatus 20 of FIG. This DC component (offset amount) is set to be larger than the DC component of the current IPD flowing through the photodiode 22 when the portable device including the optical communication device 20 is used indoors.
[0039]
The DC light cancellation circuit 37 does not operate until a DC component corresponding to the given offset is generated in the photodiode 22, that is, the DC component is supplied to the preamplifier 31. Therefore, since the DC light cancellation circuit 37 does not cancel the DC component until the DC component included in the reception current IPD generated in the photodiode 22 reaches a current amount corresponding to the offset amount, noise is extremely small.
[0040]
The optical receiving amplifier 25 includes a clamp detection circuit 39, a pulse synthesis circuit 40, and a large signal detection circuit 41.
The preamplifier 31 has a clamp circuit for preventing the input potential from decreasing when a large current flows through the input and preventing the preamplifier 31 from being saturated.
[0041]
The clamp detection circuit 39 detects the operating state of the clamp circuit of the preamplifier 31 and outputs a signal (second received signal) S2 having a pulse width corresponding to the current flowing through the clamp circuit.
[0042]
The pulse synthesis circuit 40 receives the output signal (first reception signal) S1 of the comparator 33 and the output signal (second reception signal) S2 of the clamp detection circuit 39. The pulse synthesizing circuit 40 receives the detection signal S3 output from the large signal detection circuit 41.
[0043]
The large signal detection circuit 41 receives the output signal VB1 of the preamplifier 31. The large signal detection circuit 41 detects whether the output signal VB1 is a large signal or a small signal, and outputs a detection signal S3 having a level corresponding to the detection result.
[0044]
The pulse synthesis circuit 40 outputs a synthesized signal (third received signal) S4 obtained by synthesizing the first received signal S1 and the second received signal S2 in accordance with the detection signal S3. Specifically, the pulse synthesizing circuit 40 outputs a synthesized signal S4 having substantially the same pulse width as the first received signal S1 in response to the detection signal S3 of the first level (for example, L level), In response to a detection signal S3 at a level (for example, H level), a combined signal S4 having a pulse width substantially the same as that of the second reception signal S2 is output.
[0045]
The current flowing through the clamp circuit of the preamplifier 31 is not easily affected by the magnitude of the input current of the preamplifier 31 and has a small trailing component. Accordingly, the second reception signal S2 output from the clamp detection circuit 39 based on the current flowing through the clamp circuit has a pulse width substantially equal to the current flowing through the clamp circuit, that is, the light reception pulse of the photodiode 22.
[0046]
On the other hand, the output signal VB1 of the preamplifier 31 is affected by the magnitude of the input current, and the pulse width of the reception signal RX increases due to the influence (becomes a nonstandard pulse width). That is, the pulse width of the first reception signal S1 output from the comparator 33 based on the output signal VB1 of the preamplifier 31 changes according to the input current of the preamplifier 31, that is, the amount of light received by the photodiode 22. Therefore, the first reception signal S1 is within the specification when the light receiving amount of the photodiode 22 is small and has a pulse width substantially equal to the light receiving pulse, and the pulse width outside the specification when the light receiving amount of the photodiode 22 is large. have.
[0047]
Therefore, when the amount of light received by the photodiode 22 is small, the pulse synthesis circuit 40 is controlled to output the first reception signal S1. On the other hand, when the amount of light received by the photodiode 22 is large, the pulse synthesizing circuit 40 is controlled so that the large signal detection circuit 41 detects it and outputs the second reception signal S2 generated by the clamp detection circuit 39. With this configuration, the optical reception amplifier 25 outputs a reception signal RX having a prescribed pulse width regardless of the amount of light received by the photodiode 22.
[0048]
Next, details of each circuit will be described.
First, the logic determination period circuit 34 will be described. FIG. 2 is a circuit diagram of the logic determination period circuit 34.
[0049]
The logic determination period circuit 34 includes an integration circuit 51, inverter circuits 52, 55, and 57, one-shot circuits 53 and 56, an OR circuit 54, and a NAND circuit 58.
[0050]
The integration circuit 51 receives the output signal S10 (the first reception signal S1 or the second reception signal S2) of the pulse synthesis circuit 40 in FIG. The integrating circuit 51 includes a resistor R11 and a capacitor C11. The accumulated voltage of the capacitor C11 increases or decreases with a time constant determined by the resistance value of the resistor R11 and the capacitance value of the capacitor C11. When the accumulated voltage of the capacitor C11 exceeds the threshold voltage of the inverter circuit 52, the inverter circuit 52 outputs a signal S11 having an inverted level. As a result, the signal S11 has a level that is delayed and inverted from the signal S10 by a time determined by the resistance value of the resistor R11 and the capacitance value of the capacitor C11.
[0051]
The first one-shot circuit 53 receives the output signal S11 of the first inverter circuit 52. The first one-shot circuit 53 outputs a signal S12 having a predetermined level having a predetermined pulse width in response to the rising edge (up edge trigger) of the signal S11. The level of the signal S12 is substantially the same as the level of the signal S11 so as to keep the level of the signal S11.
[0052]
The OR circuit 54 receives the output signal S11 of the first inverter circuit 52 and the output signal S12 of the first one-shot circuit 53. The OR circuit 54 outputs a signal S13 generated by performing an OR operation on both signals S11 and S12.
[0053]
The second inverter circuit 55 outputs a signal S14 having a level obtained by inverting the output signal S13 of the input OR circuit 54.
The second one-shot circuit 56 receives the output signal S14 of the second inverter circuit 55. The second one-shot circuit 56 outputs a signal S15 having a predetermined level having a predetermined pulse width in response to the rising edge (up edge trigger) of the signal S14. The level of the signal S15 is substantially the same as the inverted level of the signal S13 so as to keep the level of the signal S13.
[0054]
The third inverter circuit 57 outputs a signal S16 having a level obtained by inverting the output signal S15 of the second one-shot circuit 56.
The NAND circuit 58 receives the output signal S13 from the OR circuit 54 and the output signal S16 from the inverter circuit 57. The NAND circuit 58 outputs a reception signal RX generated by performing a NAND operation on both signals S13 and S16.
[0055]
The pulse widths of the signals S12 and S15 generated by the first and second one-shot circuits 53 and 56 are longer than the time until the change in the input of the optical receiving amplifier 25 appears in the received signal RX, and the received signal The time is set to be shorter than the prescribed value of the RX pulse width.
[0056]
FIG. 3 is an operation waveform diagram of FIG.
The integration circuit 51 has a function of removing (rejecting) non-specified noise (pulses having a shorter width than that specified for communication) such as noise. That is, with a short pulse, the level of the output signal of the integrating circuit 51 does not exceed the threshold voltage of the first inverter circuit 52, and therefore the output signal S11 of the first inverter circuit 52 is not inverted. As a result, the signal S10 having a non-standard (less than standard) width is not output to the reception signal RX.
[0057]
The output signal S13 of the OR circuit 54 is synthesized with the output signal S12 of the first one-shot circuit 53 with the output signal S11 of the first inverter circuit 52, so that the level and the level corresponding to the pulse width of the output signal S12. (H level in FIG. 3) is determined.
[0058]
The output signal RX of the NAND circuit 58 is combined with the output signal S13 of the OR circuit 54 by synthesizing a signal S16 obtained by inverting the output signal S15 of the second one-shot circuit 56 by the inverter circuit 57. A level (L level in FIG. 3) is determined for a period corresponding to the pulse width. Therefore, by providing a period for determining the logic after transition of the reception signal RX, it is possible to prevent the occurrence of noise due to the sneak in the input / output.
[0059]
As described above, the logic determination period circuit 34 is provided, and a period for determining the logic of the reception signal RX based on the transition of the reception signal RX (actually the first reception signal S1 or the second reception signal S2) is provided. Therefore, it is possible to prevent malfunction due to wraparound of input / output.
[0060]
The configuration of the logic determination period circuit 34 may be changed as appropriate. Further, the integration circuit 51 may be changed as appropriate. 4A and 4B are circuit diagrams showing examples of other integrating circuits.
[0061]
The integration circuit 51a shown in FIG. 4A is replaced with the integration circuit 51 of FIG. The integrating circuit 51a is composed of a resistor R11, a capacitor C11, and a Schottky barrier diode D11. The diode D11 is connected in parallel with the resistor R11, the signal S10 is input to the anode, and the cathode is connected to the capacitor C11.
[0062]
The Schottky barrier diode D11 is connected to provide a hysteresis in the change in the accumulated voltage of the capacitor C11. Accordingly, the integration circuit 51a decreases the accumulated voltage of the capacitor C11 in response to the falling of the input signal S10 by a time constant determined by the resistance value of the resistor R11 and the capacitance value of the capacitor C11, and rises the input signal S10. In response to this, the storage voltage of the capacitor C11 is immediately raised to a predetermined potential (reset). In this way, malfunction is prevented by providing hysteresis.
[0063]
The time constant of the integrating circuit 51a by the resistor R11 and the capacitor C11 is set so as to reject a pulse shorter than the standard, as shown in FIG. Therefore, if the next pulse is input before the accumulated voltage of the capacitor C11 is sufficiently reset, the accumulated voltage of the capacitor C11 is lowered from that time, so that the accumulated voltage becomes the threshold of the inverter circuit 52 from the rising edge of the input signal S10. The time until the value voltage is exceeded is shortened. That is, since it becomes impossible to reject a pulse shorter than the standard, this is prevented by using the integration circuit 51a.
[0064]
The integration circuit 51b shown in FIG. 4B is replaced with the integration circuit 51 and the inverter circuit 52 shown in FIG. The integrating circuit 51b is composed of a resistor R11, a capacitor C11, a P-channel MOS transistor T11 as a switching element, and an inverter circuit 59. A signal S10 is input to the inverter circuit 59 via the resistor R11. The input terminal of the inverter circuit 59 is connected to the high potential power supply wiring through the transistor T11, and the output signal S11 of the inverter circuit 59 is supplied to the control terminal of the transistor T11.
[0065]
The P-channel MOS transistor T11 is provided for the same purpose as the Schottky barrier diode D11 shown in FIG. That is, the transistor T11 is turned off by the output signal of the inverter circuit 59 when the accumulated voltage of the capacitor C11 falls. When the accumulated voltage exceeds (below) the threshold voltage of the inverter circuit 59, the output signal of the inverter circuit 59 turns on the transistor T11. As a result, the accumulated voltage of the capacitor C11 rises quickly to the high potential power supply voltage.
[0066]
Hysteresis may be given to the input signal of the comparator 33 and the input signal of the main amplifier 32. FIG. 6 shows an example in which a hysteresis circuit 60 is inserted and connected between the main amplifier 32 and the comparator 33, and FIG. 7 is an operation waveform diagram of the hysteresis circuit 60.
[0067]
The hysteresis circuit 60 includes resistors R21 and R22, transistors T21 and T22 as current switches, and a current source 61. Resistors R21 and R22 have a first terminal supplied with a reference voltage VREF, and second terminals connected to transistors T21 and T22, respectively. The transistors T21 and T22 are N-channel MOS transistors. The sources of the transistors T21 and T22 are connected to the current source 61, and the drains are connected to the resistors R21 and R22, respectively. The current source 61 is connected to a low potential power source.
[0068]
A signal S15 output from the second one-shot circuit 56 (see FIG. 2) of the logic determination period circuit 34 is supplied as a second control signal to the gate of the first transistor T21. A signal S12 output from the first one-shot circuit 53 (see FIG. 2) of the logic determination period circuit 34 is supplied to the gate of the second transistor T22 as a first control signal.
[0069]
The node N1 between the resistor R21 and the transistor T21 is connected to the plus side input terminal (output terminal of the main amplifier 32) of the comparator 33, and the node N2 between the resistor R22 and the transistor T22 is connected to the minus side input terminal of the comparator 33. Has been.
[0070]
As shown in FIG. 7, when the first and second control signals S12 and S15 are at the L level, the first and second transistors T21 and T22 are off, so that the voltage VN2 of the second node N2 is equal to the reference voltage VREF. equal. When the signal light is incident on the photodiode 22, the output voltage of the main amplifier 32 (the voltage VN1 of the first node N1) increases thereby, and the logic determination period circuit 34 has a first control signal having a predetermined pulse width. S12 is output. Since the second transistor T22 is turned on by the first control signal S12, the voltage VN2 at the second node N2 is lowered by a potential corresponding to the current flowing through the current source 61. The potential difference at which the voltage VN2 at the second node N2 changes is the amount of hysteresis. Accordingly, in the comparator 33, the potential difference between the plus side input terminal and the minus side input terminal is widened. This potential difference is larger than the amplitude of noise generated by the transition of the reception signal RX. As a result, the comparator 33 outputs the first reception signal S1 that is not affected by the switching noise, and no pulse due to noise appears in the reception signal RX.
[0071]
After the elapse of a predetermined period (logic determination period), the second transistor T22 is turned off by the L-level first control signal S12, and the voltage VN2 of the second node N2 becomes the reference voltage VREF level.
[0072]
Next, when the signal light disappears, the output voltage of the main amplifier 32 (the voltage VN1 of the first node N1) decreases, and the logic determination period circuit 34 outputs the second control signal S15 having a predetermined pulse width. Since the first transistor T21 is turned on by the second control signal s15, the voltage VN2 of the second node N2 is equal to the base potential (the second node when the first and second control signals S12 and S15 are both at the L level). The voltage corresponding to the current flowing through the current source 61 is further lower than the voltage N2. Therefore, in the comparator 33, the potential difference between the plus side input terminal and the minus side input terminal widens, and becomes larger than the amplitude of noise generated by the transition of the reception signal RX. As a result, the comparator 33 outputs the first reception signal S1 that is not affected by the switching noise, and no pulse due to noise appears in the reception signal RX.
[0073]
Note that the hysteresis circuit 60 may be inserted and connected between the preamplifier 31 and the main amplifier 32. In FIG. 6, the preamplifier 31 and the main amplifier 32 are differential types, but may be implemented using a single output type amplifier. Further, the differential output of the main amplifier 32 may be used.
[0074]
Next, the amplitude limiting circuit 35 and the DCFB circuit 36 in FIG. 1 will be described.
FIG. 8 is a circuit diagram of the amplitude limiting circuit 35 and the DCFB circuit 36.
The amplitude limiting circuit 35 includes a voltage holding circuit (peak hold circuit) 71, an amplifier 72, and a rectifier circuit 73.
[0075]
The output signal VB2 of the main amplifier 32 is input to the peak hold circuit 71. The peak hold circuit 71 includes an amplifier 74, a diode D31, a capacitor C31, and a current source 75. In the amplifier 74, the signal VB2 is input to the plus side input terminal, the output terminal is connected to the anode of the diode D31, and the cathode of the diode D31 is connected to the minus side input terminal of the amplifier 74. The cathode of the diode D31 is connected to the capacitor C31 and the first terminal of the current source 75, and the capacitor C31 and the second terminal of the current source 75 are connected to the low potential power source.
[0076]
The peak hold circuit 71 configured in this manner outputs a signal S21 that holds the peak level of the input signal VB2.
In the amplifier 72, the output signal S21 of the peak hold circuit 71 is input to the plus side input terminal, and the reference voltage VREF is input to the minus side input terminal. The amplifier 72 outputs a control signal S22 corresponding to the potential difference between both input terminals.
[0077]
The output signal VB2 of the main amplifier 32 is input to the rectifier circuit 73. The rectifier circuit 73 includes an amplifier 76, a transistor T31, and a diode D32. In the amplifier 76, the signal VB2 is input to the positive input terminal, and the output terminal is connected to the anode of the diode D32. A transistor T31 having a gate to which a control signal S22 is supplied is connected to the diode D32 in parallel. The cathode of the diode D32 is connected to the negative input terminal of the amplifier 76.
[0078]
The rectification characteristic of the rectifier circuit 73 configured as described above is controlled by the peak hold circuit 71 and the amplifier 72. That is, the rectifier circuit 73 operates as a buffer circuit by short-circuiting both terminals of the diode D32 by the transistor T31 turned on in response to the control signal S22. Therefore, as shown in FIG. 9, a signal VB3 having substantially the same waveform as the input signal VB2 is output. On the other hand, when the transistor T31 is turned off in response to the control signal S22, the rectifier circuit 73 outputs a signal VB3 having a waveform rectified by the diode D32 (with the negative side clipped).
[0079]
The DCFB circuit 36 includes a filter 77 and an amplifier 78. The filter 77 includes a resistor R31 and a capacitor C32, and outputs a signal S23 obtained by removing an AC component from the signal VB3 output from the amplitude limiting circuit 35. In the amplifier 78, the signal S23 is input to the plus side input terminal, and the reference voltage VREF is supplied to the minus side input terminal. The amplifier 78 outputs a signal VFB having a current amount corresponding to the potential difference between both input terminals.
[0080]
FIG. 10 is a waveform diagram of an input signal of the main amplifier 32, FIG. 10 (a) shows a waveform diagram of the input signal in this embodiment, and FIG. 10 (b) shows a waveform diagram of a conventional example.
[0081]
The main amplifier 32 shown in FIG. 1 is supplied with the signal VB1 from the preamplifier 31 and supplied with the signal VFB from the DCFB circuit 36. The signal VFB supplied from the DCFB circuit 36 has a waveform in which the minus side is substantially clamped by the amplitude limiting circuit 35 when the input signal VB1 of the main amplifier 32 is large. Therefore, as shown in FIG. 10B, the output signal FB of the DCFB circuit 36 does not become lower than the signal VB2 output from the main amplifier 32, so that malfunction is prevented.
[0082]
Next, the DC light cancellation circuit 37 and the offset circuit 38 in FIG. 1 will be described.
FIG. 11 is a circuit diagram of the DC light cancellation circuit 37 and the offset circuit 38.
The DC light cancellation circuit 37 includes an amplifier 81, a capacitor C41, and a transistor T41. In the amplifier 81, the voltage signal VB1 output from the preamplifier 31 is input to the minus side input terminal, and the signal VFC output from the offset circuit 38 is input to the plus side input terminal. The output terminal of the amplifier 81 is connected to the first terminal of the capacitor C41 and the gate of the transistor T41. The second terminal of the capacitor C41 is connected to a high potential power source. The transistor T41 is composed of a P-channel MOS transistor, the source is connected to the high potential power source, and the drain is connected to the input terminal of the preamplifier 31.
[0083]
The offset circuit 38 includes a resistor R41 and a current source 82. The reference voltage VREF is supplied to the first terminal of the resistor R41, the second terminal of the resistor R41 is connected to the first terminal of the current source 82, and the second terminal of the current source 81 is connected to the low potential power source. The second terminal of the resistor R41 is connected to the plus side input terminal of the amplifier 81.
[0084]
The offset circuit 38 supplies the offset voltage VFC generated based on the reference voltage VREF to the DC light cancellation circuit 37.
The amplifier 81 outputs a signal S31 corresponding to the potential difference between both input terminals. The transistor T41 is turned on / off in response to the signal S31, and the offset current IOF is supplied to the preamplifier 31 by the turned on transistor T41.
[0085]
Accordingly, the DC light cancellation circuit 37 does not output the offset current IOF until the potential of the voltage signal VB1 output from the preamplifier 31 exceeds the offset voltage VFC.
[0086]
This offset current IOF is set as follows.
Assuming that the current generated by the photodiode 22 by incident light is Ipd, the current due to the DC light component such as sunlight is Idc, and the current due to the signal component is ΔIpd,
Ipd = Idc + ΔIpd
It becomes.
[0087]
The purpose of the DC light cancellation circuit 37 is to use only the current ΔIpd as an input signal of the preamplifier 31. Therefore, the offset circuit 38 supplies the DC light cancellation circuit 37 with an offset voltage VFC that does not saturate the preamplifier 31 with the DC component current Idc.
[0088]
As an example, when the resistance connected between the input and output terminals of the preamplifier 31 for IV conversion is 20 KΩ, and the DC bias fluctuation tolerance of the preamplifier 31 is 0.2 V, the offset voltage is 0.2 V as an offset amount. When supplying VFC, it is equivalent to adding an offset of Idc = 10 μA (= 0.2 / 20K). Therefore, since the offset current IOF is not output from the DC light cancellation circuit 37 until the current Idc = 10 μA, the noise is extremely small.
[0089]
When used indoors, although depending on the size of the photodiode 22, the DC component Idc is often 10 μA or less, so that good communication is possible.
Note that the circuit configurations of the DC light cancellation circuit 37 and the offset circuit 38 may be changed as appropriate.
[0090]
FIG. 12 is a partial circuit diagram of an optical receiver amplifier using another offset circuit 38a. The optical receiver amplifier includes a preamplifier 31a and a main amplifier 32a having a differential output.
[0091]
The preamplifier 31a includes a resistor R42 and a current source 83 connected in series between a high potential power source and a low potential power source, and a resistor R43 and a current source 83 connected in the same manner. A photodiode 22 is connected. Complementary voltage signals are output from between the resistors R42 and R43 and the current sources 83 and 84, respectively.
[0092]
The offset circuit 38a includes resistors R44 and R45 and current sources 85 and 86, and complementary voltage signals output from the preamplifier 31a are supplied to the amplifier 81 of the DC light cancellation circuit 37 via the resistors R44 and R45, respectively. . A first terminal of a current source 85 is connected between the resistor R44 and the output terminal of the preamplifier 31a, and a second terminal of the current source 85 is connected to a low potential power source. A first terminal of a current source 86 is connected between the resistor R45 and the amplifier 81, and a second terminal of the current source 86 is connected to a low potential power source.
[0093]
The offset circuit 38a configured as described above supplies the offset voltage VFC (= Rd × Id) determined by the resistance value Rd of the resistors R44 and R45 and the current Id flowing through the current sources 85 and 86 to the DC light cancellation circuit 37. Supply.
[0094]
FIG. 13 is a circuit diagram including another DC light cancellation circuit 37a.
The DC light cancellation circuit 37a includes an amplifier 92, a capacitor C41, a transistor T41, a resistor R46, current sources 93 and 94, and switches SW1 and SW2. In the amplifier 92, the voltage signal VB1 output from the preamplifier 31 is input to the minus side input terminal, and the signal VFC output from the offset circuit 38 is input to the plus side input terminal. The output terminal of the amplifier 92 is connected to the first terminal of the capacitor C41 and the gate of the transistor T41 via the switch SW1. The second terminal of the capacitor C41 is connected to a high potential power source. The transistor T41 is formed of, for example, a P-channel MOS transistor, the source is connected to the high potential power supply via the resistor R46, and the drain is connected to the input terminal of the preamplifier 31. A current source 93 is connected to the amplifier 92, and a current source 94 is connected via a switch SW2. The input terminal of the main amplifier 32 is connected to the preamplifier 31 via the switch SW3.
[0095]
The DC light cancellation circuit 37a is provided in the optical communication device 20a shown in FIG.
The optical communication device 20a includes a light emitting diode 21, a photodiode 22, and a transmission / reception circuit 23a. The transmission / reception circuit 23a includes an optical transmission amplifier 24 and an optical reception amplifier 25a.
[0096]
The optical receiving amplifier 25 a has a signal generation circuit 91. The signal generation circuit 91 includes a delay circuit, and generates control signals CS1 to CS3 in response to the transmission signal TX as shown in FIG. Specifically, the signal generation circuit 91 generates the first control signal CS1 so as to turn off the first switch SW1 in FIG. 13 during the ON period of the transmission signal TX and the predetermined first delay period TD1. Further, the signal generation circuit 91 turns on the second switch SW2 only after a predetermined delay time TD2 after the first delay period TD1 has elapsed since the transmission signal TX is turned off, that is, after the first switch SW1 is turned on. The second control signal CS2 is generated. Further, the signal generation circuit 91 generates the third control signal CS3 so that the third switch SW3 is turned off until the optical reception amplifier 25a is stabilized after the transmission signal TX is turned on.
[0097]
The optical reception amplifier 25a (DC optical cancellation circuit 37a) configured in this way eliminates the problems caused by the self-light emission of the light emitting diode 21 during transmission in half-duplex optical space communication. That is, the self-emission used for transmission is incident on the photodiode 22 and, as a result, is equivalent to a state in which a large amount of light is incident. Therefore, when switching from transmission to reception, it may take time to return to a normal state.
[0098]
Accordingly, the DC light cancellation circuit 37a is inactivated by turning off the first switch SW1 during transmission (period in which the transmission signal TX is on) and until the influence of light emission therefor is eliminated. Thereafter, the second switch SW2 is turned on to increase the amount of current supplied to the amplifier 92 from the normal amount (when the second switch SW2 is off), thereby speeding up charging / discharging of the capacitor C41. The potential difference (offset) of the output terminal is eliminated in a short time. Then, the third switch SW3 is controlled so as to fix the reception signal RX to the same logic as that in the no-signal state until the system of the optical reception amplifier 25a is stabilized.
[0099]
By configuring the optical receiving amplifier 25a as described above, the DC component cancellation time when switching from transmission to reception is shortened.
Note that the third switch SW3 may be omitted. Further, the third switch SW3 may be provided at the input or output of the comparator 33.
[0100]
Further, it may be implemented using a DC light cancellation circuit 37b shown in FIG.
In the DC light cancel circuit 37b, a fourth switch SW4, a resistor R47, a second transistor T42, and a current source 95 are added to the DC light cancel circuit 37a shown in FIG. The fourth switch SW4 has a first terminal connected to the gate of the first transistor T41 and a second terminal connected to the gate of the second transistor T42. The second transistor T42 is composed of a P-channel MOS transistor, the source is connected to the high potential power source via the resistor R47, the drain is connected to the first terminal of the current source 95, and the second terminal of the current source 95 is the low potential power source. It is connected to the.
[0101]
The fourth switch SW4 is turned on / off by the inversion logic of the first switch SW1. For example, as shown in FIG. 17, the first switch SW1 is turned on in response to the L-level first control signal CS1, and turned off in response to the H-level first control signal CS1. On the other hand, the fourth switch SW4 is turned off in response to the first control signal CS1 at the L level and turned on in response to the first control signal CS1 at the H level. Note that the signal generation circuit 91 in FIG. 15 may generate a signal for controlling the on / off of the fourth switch SW4 separately from the first control signal CS1.
[0102]
An idle current flows from the current source 95 in the second transistor T42, and a gate-source voltage VGS is generated by the current value.
When the light emitting diode 21 of FIG. 15 is caused to emit light based on the transmission signal TX, the first switch SW1 is turned off and the fourth switch SW4 is turned on. At this time, a potential based on the gate-source voltage VGS of the second transistor T42 is applied to the gate of the first transistor T41. This applied voltage prevents the date potential of the first transistor T41 from becoming DC high impedance.
[0103]
Transmission ends (light emission of the light emitting diode 21 is stopped), and after the delay time TD1 has elapsed, the first switch SW1 is turned on and the fourth switch SW4 is turned off. The amplifier 92 supplies a current corresponding to the potential difference between the input terminals to the gate of the first transistor T41. At this time, since the potential of the first transistor T41 is applied to the gate according to the gate-source voltage VGS of the second transistor T42, the gate-source voltage VGS of the transistor T41 is set to a desired value. The time is short. That is, the operation of the DC light cancellation circuit 37b can be quickly returned to the normal state.
[0104]
Next, the clamp detection circuit 39, the pulse synthesis circuit 40, and the large signal detection circuit 41 of FIG. 1 will be described.
18 is a circuit diagram illustrating the clamp detection circuit 39, the pulse synthesis circuit 40, and the large signal detection circuit 41, and FIG. 19 is an operation waveform diagram of FIG. A clamp circuit 101 in FIG. 18 shows a clamp circuit included in the preamplifier 31.
[0105]
The clamp circuit 101 includes a resistor R51 and a transistor T51, and a clamp bias is supplied to the base of the transistor T51. A node between the resistor R51 and the transistor T51 is connected to the clamp detection circuit 39.
[0106]
The clamp detection circuit 39 includes a comparator 102, a resistor R52, and a current source 103. The comparator 102 has a positive input terminal connected to the clamp circuit 101, and receives a signal VB5 corresponding to the operating state of the clamp circuit 101. The comparator 102 has a negative input terminal connected to the resistor R52 and the first terminal of the current source 103, a second terminal of the resistor R52 connected to the high potential power source, and a second terminal of the current source 103 connected to the low potential power source. Has been.
[0107]
The clamp detection circuit 39 configured as described above outputs the second reception signal S2 corresponding to the potential difference between the signal VB5 that detects the operation state of the clamp circuit 101 and the reference voltage determined by the resistor R52 and the current source 103.
[0108]
The large signal detection circuit 41 includes a voltage holding circuit (peak hold circuit) 104 and a comparator 105. The voltage signal VB1 output from the preamplifier 31 is input to the peak hold circuit 104. The peak hold circuit 104 outputs a signal S41 having a level that holds the peak level of the voltage signal VB1. The comparator 105 receives the output signal S41 from the peak hold circuit 104 and the reference voltage VREF, and outputs a detection signal S3 based on the potential difference between the two input signals.
[0109]
The pulse synthesis circuit 40 includes an inverter circuit 106 and NOR circuits 107-109. The inverter circuit 106 receives the detection signal S3 and outputs a signal S42 obtained by inverting the detection signal S3. The first NOR circuit 107 receives the first reception signal S1 and the detection signal S3. The first NOR circuit 107 outputs a signal S43 generated by performing a negative OR operation on the first reception signal S1 and the detection signal S3. The second received signal S2 and the output signal S42 of the inverter circuit 106 are input to the second NOR circuit 108. The second NOR circuit 108 outputs a signal S44 generated by performing a NOR operation on the second reception signal S2 and the signal S42. The third NOR circuit 109 receives the output signals S43 and S44 of the first and second NOR circuits 107 and 108. The third NOR circuit 109 outputs a signal S4 generated by performing a NOR operation on the signals S43 and S44.
[0110]
The operation of the clamp detection circuit 39, the pulse synthesis circuit 40, and the large signal detection circuit 41 configured as described above will be described. FIG. 19 is a waveform diagram of main signals in the circuits 39 to 41.
[0111]
When the voltage signal VB1 of the preamplifier 31 is a small signal, the output signal S41 of the peak hold circuit 104 does not exceed the reference voltage VREF supplied to the comparator 105. Therefore, the large signal detection circuit 41 outputs an L level detection signal S3. At this time, the first reception signal S1 output from the comparator 33 has a pulse width within a specified range. In response to the detection signal S3, the pulse synthesizing circuit 40 outputs a signal S4 having substantially the same waveform as the first reception signal S1. 1 outputs a reception signal RX having substantially the same waveform as the signal S4.
[0112]
Next, when the voltage signal VB1 of the preamplifier 31 is a large signal, the output signal S41 of the peak hold circuit 104 exceeds the reference voltage VREF supplied to the comparator 105. Therefore, the large signal detection circuit 41 outputs an H level detection signal S3. At this time, the first reception signal S1 output from the comparator 33 has a pulse width greater than or equal to a specified value due to the tailing, and the second reception signal S2 output from the clamp detection circuit 39 has a pulse width within the specified value. In response to the detection signal S3, the pulse synthesis circuit 40 outputs a signal S4 having substantially the same waveform as the second reception signal S2. 1 outputs a reception signal RX having substantially the same waveform as the signal S4.
[0113]
As described above, according to the present embodiment, the following effects can be obtained.
(1) The logic determination period circuit 34 receives the first reception signal S1 output from the comparator 33, determines the transition level for a predetermined period after the transition of the first reception signal S1, and outputs the reception signal RX. I did it. As a result, even if noise is generated by the reception signal RX, the noise can be prevented from appearing in the reception signal RX, and the influence of noise on the internal circuit can be eliminated.
[0114]
(2) The logic determination period circuit 34 has an integration circuit 51. Therefore, a pulse having a time constant less than that of the integration circuit 51, that is, a pulse less than a specified value can be rejected.
[0115]
(3) The amplitude limiting circuit 35 amplifies or rectifies the output signal VB2 of the main amplifier 32 according to the magnitude of the input signal of the main amplifier 32 to generate the signal VB3. The DCFB circuit 36 feeds back a current corresponding to the signal VB3 to the main amplifier 32. Therefore, the fluctuation of the feedback amount with respect to the input signal of the main amplifier 32 can be suppressed, and the DC offset of the main amplifier 32 can be canceled.
[0116]
(4) An offset circuit 38 for providing an offset to the DC light cancellation circuit 37 is provided. The DC light cancellation circuit 37 does not operate until a current having a DC component corresponding to the given offset flows. Accordingly, since the DC component is not canceled until a predetermined DC component is generated, an increase in noise can be suppressed and a decrease in reception sensitivity can be prevented.
[0117]
(5) The clamp detection circuit 39 generates the second reception signal S2 based on the current of the clamp circuit of the preamplifier 31. The pulse synthesis circuit 40 synthesizes the first reception signal S1 and the second reception signal S2 output from the comparator 33 and outputs a third reception signal (reception signal RX). The second received signal S2 is not affected by the magnitude of incident light and has little tailing. Therefore, the spread of the pulse of the reception signal RX can be suppressed by using the first reception signal S1 when the incident light is small and using the second reception signal S2 when the incident light is large.
[0118]
In addition, you may change each said embodiment into the following aspects.
In each of the above embodiments, the large signal detection circuit 41 determines the magnitude of incident light (the magnitude of the input signal of the optical receiving amplifier 25) based on the output signal of the preamplifier 31, but the main amplifier 32 The output signal VB2 may be used.
[0119]
In the above embodiment, the configuration of the receiving circuit 25 may be changed as appropriate. That is, a receiving circuit having a logic determination period circuit 34, a receiving circuit having an amplitude limiting circuit 35, a receiving circuit having an offset circuit 38, a clamp detecting circuit 39, a pulse synthesizing circuit 40, and a large signal detecting circuit 41 are provided. Make it a receiver circuit. In addition, a reception circuit including a logic determination period circuit 34 and an amplitude limiting circuit 35, a reception circuit including a logic determination period circuit 34 and an offset circuit 38, a logic determination period circuit 34, a clamp detection circuit 39, and a pulse synthesis circuit 40 are large. To be embodied in a receiving circuit including a signal detection circuit 41. A reception circuit including a logic determination period circuit 34, an amplitude limit circuit 35, and an offset circuit 38, and a reception circuit including a logic determination period circuit 34, an amplitude limit circuit 35, a clamp detection circuit 39, a pulse synthesis circuit 40, and a large signal detection circuit 41. To be embodied in a circuit. The present invention is embodied in a receiving circuit including an amplitude limiting circuit 35 and an offset circuit 38, and a receiving circuit including an amplitude limiting circuit 35, a clamp detection circuit 39, a pulse synthesis circuit 40, and a large signal detection circuit 41. The receiver circuit includes an offset circuit 38, a clamp detection circuit 39, a pulse synthesis circuit 40, and a large signal detection circuit 41.
[0120]
In the above embodiments, the photodiode 22 is used, but it may be replaced with other light receiving elements.
In each of the above embodiments, the light emitting diode 21 is used. However, other light emitting elements such as a semiconductor laser may be substituted.
[0121]
In each of the above embodiments, the light emitting diode 21 and the photodiode 22 are provided in the optical communication device 20, but may be embodied in an optical communication device that connects them to an external terminal.
In each of the above embodiments, the optical communication device 20 including the transmission / reception circuit 23 is embodied, but the optical transmission device including the optical transmission amplifier 24 and the optical reception device including the optical reception amplifier 25 are embodied separately. May be implemented.
[0122]
The various embodiments described above can be summarized as follows.
(Supplementary Note 1) In a receiving circuit including an amplifier that converts a received current into a voltage signal and a comparator that generates a binary signal obtained by binarizing the voltage signal of the amplifier based on a threshold value.
A receiving circuit including a logic determination period circuit that inputs a binary signal of the comparator and determines the level after the transition of the binary signal for a predetermined period. (1)
(Supplementary Note 2) The logic determination period circuit includes a one-shot circuit that generates a pulse signal having a predetermined width corresponding to the predetermined period for determining a level from the transition in response to the transition of the binary signal,
The receiving circuit according to appendix 1, wherein the binary signal and the pulse signal are combined to generate a reception signal. (2)
(Supplementary Note 3) The logic determination period circuit includes an integration circuit to which the binary signal is input,
The receiving circuit according to appendix 1 or 2, wherein the one-shot circuit generates the pulse signal based on an output signal of the integrating circuit. (3)
(Supplementary Note 4) The logic determination period circuit is
An integration circuit to which the binary signal is input;
An inverter circuit that outputs a signal obtained by inverting the output signal of the integrating circuit;
A first one-shot circuit that generates a first pulse signal having the predetermined width based on an output signal of the inverter circuit;
A first signal synthesis circuit for synthesizing the output signal of the inverter circuit and the first pulse signal;
A second one-shot circuit that generates a second pulse signal having the predetermined width based on an output signal of the first signal synthesis circuit;
A second signal synthesis circuit for synthesizing the output signal of the first signal synthesis circuit and the second pulse signal to generate a reception signal;
The receiving circuit according to claim 1, further comprising:
(Additional remark 5) The said integration circuit is a receiving circuit of Additional remark 3 or 4 with a hysteresis in the time constant with respect to the change of the level of an output signal.
(Supplementary Note 6) The amplifier includes a first amplifier that converts the received current into a voltage signal, and a second amplifier that amplifies the output signal of the first amplifier,
The receiving circuit according to appendix 1, wherein a hysteresis circuit for outputting a signal having hysteresis is inserted and connected between the first and second amplifiers or between the second amplifier and the comparator.
(Appendix 7) The hysteresis circuit is
The receiving circuit according to appendix 6, wherein hysteresis is given to two input signals of the second amplifier or the comparator according to the logic determination period.
(Supplementary Note 8) A first amplifier that converts a received current into a voltage signal, a second amplifier that amplifies an output signal of the first amplifier, and an output signal of the second amplifier based on a threshold value In a receiving circuit comprising a comparator that binarizes and generates a received signal,
An amplitude limiting circuit for amplifying or rectifying the output signal of the second amplifier according to the magnitude of the input signal of the second amplifier to generate a signal;
A feedback circuit that generates a signal to be fed back to the second amplifier to cancel the input offset based on the signal generated by the amplitude limiting circuit;
Receiving circuit. (4)
(Supplementary Note 9) The amplitude limiting circuit includes:
A rectifying element and a switching element connected in parallel with the rectifying element, the amplification operation and the rectifying operation are switched by turning on and off the switching element, and the signal based on the output signal of the second amplifier by the switched operation A rectifier circuit for generating
A control circuit for generating a control signal for controlling the switching element based on an output signal of the second amplifier;
The receiving circuit according to claim 8, further comprising: (5)
(Supplementary Note 10) The control circuit includes:
A voltage holding circuit for holding a peak voltage of an output signal of the second amplifier;
A comparator that compares the output signal of the voltage holding circuit with a reference voltage to generate the control signal;
The receiving circuit according to claim 9, further comprising:
(Supplementary Note 11) A first amplifier that converts a received current into a voltage signal, a second amplifier that amplifies an output signal of the first amplifier, and an output signal of the second amplifier based on a threshold value In a receiving circuit comprising a comparator that binarizes and generates a received signal,
A cancel circuit that generates a signal for canceling a DC component of the received current based on the voltage signal;
An offset circuit for giving an offset to an input signal of the cancel circuit, the DC component the cancel circuit;
Receiving circuit. (6)
(Additional remark 12) The receiving circuit of Additional remark 11 provided with the control circuit which controls the said cancellation circuit to a non-operation state during a certain period of a transmission signal. (7)
(Supplementary note 13) The reception circuit according to supplementary note 12, wherein the control circuit increases the current drive capability of the cancel circuit for a predetermined period after the transmission signal disappears.
(Supplementary Note 14) A second transistor is provided in parallel with the first transistor that flows a current for canceling the DC component of the received current, and the gate potential of the second transistor is set to the gate of the first transistor when not operating. 14. The receiver circuit according to appendix 12 or 13, wherein the receiver circuit is applied to.
(Supplementary Note 15) A first amplifier that converts a received current into a voltage signal, a second amplifier that amplifies an output signal of the first amplifier, and an output signal of the second amplifier based on a threshold value In a receiving circuit comprising a comparator that binarizes and generates a received signal,
A clamp detection circuit for generating a second received signal having a pulse corresponding to a current flowing in the clamp circuit of the first amplifier;
A pulse synthesizing circuit that receives the first reception signal and the second reception signal output from the comparator, synthesizes the first reception signal and the second reception signal, and generates a third reception signal;
Receiving circuit. (8)
(Supplementary Note 16) A large signal detection circuit that outputs a detection signal generated by comparing an input signal of the second amplifier with a reference voltage,
The receiving circuit according to claim 15, wherein the pulse synthesizing circuit outputs the first reception signal or the second reception signal based on the detection signal. (9)
(Supplementary Note 17) The large signal detection circuit includes a voltage holding circuit that outputs a holding voltage holding a peak voltage of an input signal, a comparator that compares the holding voltage with the reference voltage, and generates the detection signal. The receiving circuit according to appendix 16, comprising:
(Supplementary note 18) A reception circuit having the configuration according to at least two of supplementary note 1, supplementary note 8, supplementary note 11, and supplementary note 15. (10)
[0123]
【The invention's effect】
As described in detail above, according to the first to third and tenth aspects of the present invention, it is possible to provide a receiving circuit capable of suppressing the generation of noise.
[0124]
In addition, according to the inventions described in claims 4, 5, and 10, it is possible to provide a receiving circuit capable of suppressing fluctuations in the feedback amount.
Further, according to the inventions described in claims 6, 7, and 10, it is possible to provide a receiving circuit capable of suppressing a decrease in receiving sensitivity.
[0125]
Moreover, according to invention of Claim 8-10, the receiving circuit which can suppress the breadth of a pulse width can be provided.
[Brief description of the drawings]
FIG. 1 is a block circuit diagram of an optical receiver amplifier according to an embodiment.
FIG. 2 is a circuit diagram of a logic determination period circuit.
FIG. 3 is an operation waveform diagram of FIG. 2;
FIG. 4 is a circuit diagram of another integrating circuit.
FIG. 5 is a schematic configuration diagram of an optical communication device.
FIG. 6 is a circuit diagram illustrating a hysteresis circuit.
7 is an operation waveform diagram of FIG. 6. FIG.
FIG. 8 is a circuit diagram of an amplitude limiting circuit and a DCFB circuit.
FIG. 9 is an operation waveform diagram of the amplitude limiting circuit.
FIG. 10 is an input waveform diagram of the main amplifier.
FIG. 11 is a circuit diagram of a DC light cancellation circuit and an offset circuit.
FIG. 12 is a circuit diagram of another offset circuit.
FIG. 13 is a circuit diagram of another DC light cancellation circuit.
FIG. 14 is an operation waveform diagram of FIG.
FIG. 15 is a schematic configuration diagram of another optical communication device.
FIG. 16 is a circuit diagram of another DC light cancellation circuit.
FIG. 17 is an operation waveform diagram of FIG. 16;
FIG. 18 is a circuit diagram of a clamp detection circuit, a large signal detection circuit, and a pulse synthesis circuit.
FIG. 19 is an operation waveform diagram of FIG. 18;
FIG. 20 is a circuit diagram of a conventional optical receiving amplifier.
FIG. 21 is an operation waveform diagram of a conventional example.
[Explanation of symbols]
22 Light receiving element (photodiode)
25 Optical receiver amplifier
31 Preamplifier
32 Main amplifier
33 Comparator
34 Logic determination period circuit
35 Amplitude limiting circuit
36 Feedback circuit (DCFB circuit)
37 DC light cancellation circuit
38 Offset circuit
39 Clamp detection circuit
40 Pulse synthesis circuit
41 Large signal detection circuit
101 Clamp circuit
IPD reception current
RX received signal
S1 First received signal (binary signal)
S2 Second received signal
S3 detection signal
VB1 reception voltage

Claims

In a receiving circuit comprising: an amplifier that converts a received current into a voltage signal; and a comparator that generates a binary signal obtained by binarizing the voltage signal of the amplifier based on a threshold value;
A logic determination period circuit that inputs a binary signal of the comparator and determines the level after the transition of the binary signal for a predetermined period ;
The logic determination period circuit includes a one-shot circuit that generates a pulse signal having a predetermined width corresponding to the predetermined period for determining a level from the transition in response to the transition of the binary signal, The received signal is generated by synthesizing the pulse signal.
A receiving circuit.

The logic determination period circuit includes an integration circuit to which the binary signal is input,
The receiving circuit according to claim 1, wherein the one-shot circuit generates the pulse signal based on an output signal of the integrating circuit.

The amplifier includes a first amplifier that converts the received current into a voltage signal, and a second amplifier that amplifies the output signal of the first amplifier,
3. The receiving circuit according to claim 1, wherein a hysteresis circuit for outputting a signal having hysteresis is inserted and connected between the first and second amplifiers or between the second amplifier and the comparator .

A first amplifier that converts the received current into a voltage signal; a second amplifier that amplifies the output signal of the first amplifier; and the output signal of the second amplifier is binarized based on a threshold value. In a receiving circuit comprising a comparator for generating a received signal,
An amplitude limiting circuit for amplifying or rectifying the output signal of the second amplifier according to the magnitude of the input signal of the second amplifier to generate a signal;
A feedback circuit that generates a signal to be fed back to the second amplifier to cancel the input offset based on the signal generated by the amplitude limiting circuit;
Equipped with a,
The amplitude limiting circuit includes:
A rectifying element and a switching element connected in parallel with the rectifying element, the amplification operation and the rectifying operation are switched by turning on and off the switching element, and the signal based on the output signal of the second amplifier by the switched operation A rectifier circuit for generating
A control circuit for generating a control signal for controlling the switching element based on an output signal of the second amplifier;
Reception circuit with.

The control circuit includes:
A voltage holding circuit for holding a peak voltage of an output signal of the second amplifier;
A comparator that compares the output signal of the voltage holding circuit with a reference voltage to generate the control signal;
The receiving circuit according to claim 4, further comprising:

A first amplifier that converts the received current into a voltage signal; a second amplifier that amplifies the output signal of the first amplifier; and the output signal of the second amplifier is binarized based on a threshold value. In a receiving circuit comprising a comparator for generating a received signal,
A cancel circuit that generates a signal for canceling a DC component of the received current based on the voltage signal;
An offset circuit for giving an offset to the input signal of the cancel circuit;
Receiving circuit.

7. The receiving circuit according to claim 6, further comprising a control circuit that controls the cancel circuit to a non-operating state during a certain period of the transmission signal.

A first amplifier that converts the received current into a voltage signal; a second amplifier that amplifies the output signal of the first amplifier; and the output signal of the second amplifier is binarized based on a threshold value. In a receiving circuit comprising a comparator for generating a received signal,
A clamp detection circuit for generating a second received signal having a pulse corresponding to a current flowing in the clamp circuit of the first amplifier;
A pulse synthesizing circuit that receives the first reception signal and the second reception signal output from the comparator, synthesizes the first reception signal and the second reception signal, and generates a third reception signal;
Receiving circuit.

A large signal detection circuit for outputting a detection signal generated by comparing an input signal of the second amplifier and a reference voltage;
The receiving circuit according to claim 8, wherein the pulse synthesizing circuit outputs the first received signal or the second received signal based on the detection signal.

A receiving circuit comprising the configuration according to claim 1, claim 4 , claim 6 , and claim 8 .