JP4045668B2 - Motion detection apparatus and motion detection method, and scanning line conversion apparatus and television receiver using the same - Google Patents

Motion detection apparatus and motion detection method, and scanning line conversion apparatus and television receiver using the same Download PDF

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【０００１】
【発明の属する技術分野】
この発明は、例えば倍速変換回路（順次走査変換回路）等で動き適応処理をするため、映像信号より動きを検出する動き検出装置および動き検出方法、並びにそれを利用した走査線変換装置およびテレビ受信機に関する。詳しくは、１フレーム間差信号を得るためのフィールドメモリを使用して、１フレーム間差信号より生成される動き検出信号を遅延させる構成とすることによって、必要とするフィールドメモリを増加することなく、時間方向に拡大された動き検出信号を得るようにした動き検出装置等に係るものである。
【０００２】
【従来の技術】
従来、倍速変換回路等で動き適応処理をすることが知られている。例えば、静止画像ではフィールド間の走査線補間が行われ、動画像ではフィールド内の走査線補間が行われる。このような動き適応処理をするために、映像信号より動きを検出する必要がある。
【０００３】
図９は、従来の動き検出装置２００の構成を示している。この動き検出装置２００においては、入力端子２０１に入力されるＮＴＳＣ方式の映像信号ＳＶは、フィールドメモリ２０２，２０３の直列回路に供給される。これらフィールドメモリ２０２，２０３の書き込みおよび読み出しはメモリ制御回路２０４によって制御される。この場合、フィールドメモリ２０２，２０３は、それぞれ１フィールド期間の遅延素子として機能する。例えば、フィールドメモリ２０２では２６２水平期間の遅延が行われ、フィールドメモリ２０３では２６３水平期間の遅延が行われる。
【０００４】
また、映像信号ＳＶおよびフィールドメモリ２０３の出力映像信号が減算器２０５に供給され、この減算器２０５より１フレーム間差信号ＳFDが出力される。そして、この１フレーム間差信号ＳFDに基づいて、動き検出信号生成器２０６で映像信号ＳＶに対応するｍ（ｍは２以上の整数）ビットの動き検出信号ＭＶが生成され、この動き検出信号ＭＶが出力端子２０７に導出される。
【０００５】
この図９に示す動き検出装置２００では、動き検出信号ＭＶが１フレーム間差信号ＳFDのみから生成されており、充分な動き検出制度が得られないという不都合があった。
【０００６】
図１０は、上述の不都合を考慮した、従来の他の動き検出装置３００の構成を示している。この動き検出装置３００において、入力端子３０１に入力されるＮＴＳＣ方式の映像信号ＳＶは、フィールドメモリ３０２〜３０４の直列回路に供給される。これらフィールドメモリ３０２〜３０４の書き込みおよび読み出しはメモリ制御回路３０５によって制御される。この場合、フィールドメモリ３０２〜３０４は、それぞれ１フィールド期間の遅延素子として機能する。例えば、フィールドメモリ３０２，３０４では２６２水平期間の遅延が行われ、フィールドメモリ３０３では２６３水平期間の遅延が行われる。
【０００７】
また、映像信号ＳＶおよびフィールドメモリ３０３の出力映像信号が減算器３０６に供給され、この減算器３０６より１フレーム間差信号ＳFD1が出力される。同様に、フィールドメモリ３０２，３０４の出力映像信号が減算器３０７に供給され、この減算器３０７より１フレーム間差信号ＳFD2が出力される。そして、これら１フレーム間差信号ＳFD1，ＳFD2に基づいて、動き検出信号生成器３０８で映像信号ＳＶに対応するｍ（ｍは２以上の整数）ビットの動き検出信号ＭＶが出力され、この動き検出信号ＭＶが出力端子３０９に導出される。
【０００８】
この図１０に示す動き検出装置３００では、動き検出信号ＭＶが２フィールドに亘る１フレーム間差信号ＳFD1，ＳFD2から生成されるものであり、時間方向に拡大された動き検出信号ＭＶを得ることができる。
【０００９】
また、図１１は、従来のさらに他の動き検出装置４００の構成を示している。この動き検出装置４００において、入力端子４０１に入力されるＮＴＳＣ方式の映像信号ＳＶは、フィールドメモリ４０２，４０３の直列回路に供給される。これらフィールドメモリ４０２，４０３の書き込みおよび読み出しはメモリ制御回路４０４によって制御される。この場合、フィールドメモリ４０２，４０３は、それぞれ１フィールド期間の遅延素子として機能する。例えば、フィールドメモリ４０２では２６２水平期間の遅延が行われ、フィールドメモリ４０３では２６３水平期間の遅延が行われる。
【００１０】
また、映像信号ＳＶおよびフィールドメモリ４０３の出力映像信号が減算器４０５に供給され、この減算器４０５より１フレーム間差信号ＳFDが出力される。そして、この１フレーム間差信号ＳFDに基づいて、動き検出信号生成器４０６で１ビットの動き検出信号ＭＶ０が生成される。
【００１１】
また、この動き検出信号ＭＶ０は、フィールドメモリ４０７，４０８の直列回路に供給される。これらフィールドメモリ４０７，４０８の書き込みおよび読み出しはメモリ制御回路４０９によって制御される。この場合、フィールドメモリ４０７，４０８は、それぞれ１フィールド期間の遅延素子として機能する。例えば、フィールドメモリ４０７では２６２水平期間の遅延が行われ、フィールドメモリ４０８では２６３水平期間の遅延が行われる。なお、動き検出信号ＭＶ０は１ビットの信号であるが、１ビット構成のフィールドメモリがないことから、フィールドメモリ４０７，４０８としては８ビット構成のものが使用される。
【００１２】
また、動き検出信号ＭＶ０と共に、フィールドメモリ４０７，４０８より出力される動き検出信号ＭＶ１，ＭＶ２が動き検出信号生成器４１０に供給される。そして、これら動き検出信号ＭＶ０〜ＭＶ２に基づいて、動き検出信号生成器４１０で映像信号ＳＶに対応するｍ（ｍは２以上の整数）ビットの動き検出信号ＭＶが生成され、この動き検出信号ＭＶが出力端子４１１に導出される。
【００１３】
この図１１に示す動き検出装置４００では、動き検出信号ＭＶが３フィールドに亘る１ビットの動き検出信号ＭＶ０〜ＭＶ２から生成されるものであり、時間方向に拡大された動き検出信号ＭＶを得ることができる。
【００１４】
【発明が解決しようとする課題】
上述したように、図１０、図１１に示す動き検出装置３００，４００は、時間方向に拡大された動き検出信号ＭＶを得ることができる。しかし、そのために、１フレーム間差信号を得るためのフィールドメモリとは別に、新たなフィールドメモリを必要とし、コストアップにつながるという問題点があった。
【００１５】
そこで、この発明では、必要とするフィールドメモリを増加することなく、時間方向に拡大された動き検出信号を得ることができる動き検出装置等を提供することを目的とする。
【００１６】
【課題を解決するための手段】
この発明に係る動き検出装置は、第１のフィールドメモリと、この第１のフィールドメモリの後段に接続される第２のフィールドメモリと、第１および第２のフィールドメモリの書き込みおよび読み出しを制御するメモリ制御回路と、第１のフィールドメモリに入力される第１の映像信号と第２のフィールドメモリより出力される第２の映像信号とを利用して１フレーム間差信号を得る減算器と、この１フレーム間差信号より第１の動き検出信号を生成する第１の動き検出信号生成器と、第１の動き検出信号に対し、１水平期間分毎に、時間軸圧縮処理を施して圧縮動き検出信号を得る圧縮回路と、入力映像信号の各水平ブランキング部分に、それぞれ１水平期間分の上記圧縮動き検出信号を多重して、上記第１の映像信号を得るスイッチ回路と、第１のフィールドメモリより出力される映像信号の各水平ブランキング部分に多重されている上記１水平期間分の圧縮動き検出信号に対し時間軸伸長処理を施して第２の動き検出信号を得る第１の伸長回路と、少なくとも上記第１の動き検出信号および上記第２の動き検出信号を使用して、入力映像信号に対応した最終的な動き検出信号を生成する第２の動き検出信号生成器とを備えるものである。
【００１７】
この発明において、第１および第２のフィールドメモリの直列回路に第１の映像信号が入力される。そして、第１の映像信号と第２のフィールドメモリより出力される第２の映像信号とを利用し、減算器によって１フレーム間差信号が得られ、この１フレーム間差信号より第１の動き検出信号が生成される。この第１の動き検出信号に対し、１水平期間分毎に、時間軸圧縮処理が施されて圧縮動き検出信号が得られる。この場合、１水平期間分の第１の動き検出信号は、映像信号の水平ブランキング部分に多重し得るように圧縮される。例えば、第１の動き検出信号が１ビットの信号であるときは、８ビットの信号に変換されて時間軸の圧縮処理が行われる。
【００１８】
また、入力映像信号の各水平ブランキング部分に、スイッチ回路により、それぞれ１水平期間分の圧縮動き検出信号が多重され、第１のフィールドメモリに入力される第１の映像信号が得られる。なお、動き検出信号は有効画面区間に対応して存在すればよい。つまり、入力映像信号の各水平ブランキング部分は動き検出信号の生成にはなくてもよく、従ってこの水平ブランキング部分に圧縮動き検出信号を多重しても問題はない。このように入力映像信号の各水平ブランキング部分に圧縮動き検出信号が多重されることで、この圧縮動き検出信号は第１および第２のフィールドメモリで、それぞれ１フィールド期間だけ遅延されることとなる。
【００１９】
そして、第１のフィールドメモリより出力される映像信号の各水平ブランキング部分に多重されている１水平期間分の圧縮動き検出信号に対し、時間軸伸長処理が施されて第２の動き検出信号が得られる。この第２の動き検出信号は、第１の動き検出信号が１フィールド期間遅延されたものである。
【００２０】
上述した第１および第２の動き検出信号から、つまり２フィールドに亘る動き検出信号から最終的な動き検出信号が生成される。これにより、必要とするフィールドメモリを増加することなく、時間方向に拡大された動き検出信号を得ることが可能となる。
【００２１】
なお、第２のフィールドメモリより出力される映像信号の各水平ブランキング部分に多重されている１水平期間分の圧縮動き検出信号に対し、時間軸伸長処理を施すことで第３の動き検出信号をさらに得ることができる。この第３の動き検出信号は、第１の動き検出信号が２フィールド期間（１フレーム期間）遅延されたものである。上述した第１および第２の動き検出信号と共に、さらにこの第３の動き検出信号を利用し、３フィールドに亘る動き検出信号から最終的な動き検出信号を生成するようにしてもよい。
【００２２】
また、第１の動き検出信号を入力映像信号の水平ブランキング部分に圧縮多重し、その後に時間軸伸長処理をして第２の動き検出信号を得ることで、第２の動き検出信号は、実際には第１の動き検出信号が、例えば１フィールド期間＋１水平期間だけ遅延されたものとなる。第２の動き検出信号を、第１の動き検出信号が１フィールド期間だけ遅延されたものとするには、第１のフィールドメモリにおける遅延時間が１フィールド期間−１水平期間となるように、この第１のフィールドメモリの書き込み、読み出しを制御すればよい。
【００２３】
また、このようにした場合、第２のフィールドメモリより出力される第２の映像信号は、第１の映像信号より１フレーム期間−１水平期間だけ遅延されたものとなり、第２の映像信号を使用して１フレーム間差信号を得ることができなくなる。そこでこの場合には、第１のフィールドメモリの後段に１水平期間の遅延を得るための遅延回路を配するようにすればよい。一般に、第１のフィールドメモリでの遅延時間が１フレーム期間−所定水平期間とされる場合、第１のフィールドメモリの後段には所定水平期間の遅延を得るための遅延回路が配されることとなる。
【００２４】
【発明の実施の形態】
以下、図面を参照しながら、この発明の実施の形態について説明する。図１は、実施の形態としてのテレビ受信機１０の構成を示している。このテレビ受信機１０は、受信アンテナ１１と、この受信アンテナ１１で捕らえられたテレビ放送信号（ＲＦ変調信号）に対して、選局処理、中間周波増幅処理、検波処理等を行ってＮＴＳＣ方式の映像信号ＳNTを得るチューナ１２とを有している。
【００２５】
また、テレビ受信機１０は、チューナ１２より出力される飛び越し走査方式の映像信号ＳNT（５２５ｉ）の各フィールドに対してライン数を２倍とする変換処理を行って順次走査方式の映像信号Ｓ2N（５２５ｐ）を得る倍速変換回路１３と、画像表示器としてのＣＲＴ（cathode-ray tube)１５と、このＣＲＴ１５に上述の映像信号Ｓ2Nによる画像が表示されるように、映像信号Ｓ2Nに基づいてＣＲＴ１５を駆動するドライバ１４と、倍速変換回路１３における動き適応処理で使用される動き検出信号ＭＶを、映像信号ＳNTより生成するための動き検出装置１６とを有している。
【００２６】
図１に示すテレビ受信機１０の動作を説明する。受信アンテナ１１で捕らえられたテレビ放送信号はチューナ１２に供給される。このチューナ１２では、ユーザの選局操作で選択された所定チャネルのテレビ放送信号に係る中間周波信号が得られ、この中間周波信号が増幅され、その後に、この中間周波信号に検波処理が施されてＮＴＳＣ方式の映像信号ＳNTが得られる。
【００２７】
チューナ１２より出力される映像信号ＳNTは動き検出装置１６に供給され、映像信号ＳNTに対応した動き検出信号ＭＶが生成される。チューナ１２より出力される映像信号ＳNTは倍速変換回路１３に供給される。この倍速変換回路１３では、動き検出装置１６で生成される動き検出信号ＭＶに基づき、映像信号ＳNTに対して上述した動き適応の走査線補間が行われ、各フィールドのライン数が２倍とされた映像信号Ｓ2Nが得られる。この映像信号Ｓ2Nがドライバ１４に供給され、ＣＲＴ１５にはその映像信号Ｓ2Nによる順次走査画像が表示される。
【００２８】
次に、図２を使用して、動き検出装置１６の構成を説明する。動き検出装置１６は、ＮＴＳＣ方式の映像信号ＳNTが入力される入力端子１０１と、この入力端子１０１に入力される映像信号ＳNTをアナログ信号から例えば１サンプル８ビットのディジタル信号に変換するＡ／Ｄコンバータ１０２と、このＡ／Ｄコンバータ１０２より出力される映像信号ＤNTの水平ブランキング部分に、後述する圧縮動き検出信号ＣＭＶを多重するスイッチ回路１０３とを有している。
【００２９】
また、動き検出装置１６は、スイッチ回路１０３からの第１の映像信号ＤＶ１が入力されるフィールドメモリ１０４，１０５の直列回路と、これらフィールドメモリ１０４，１０５の書き込み、読み出しを制御するメモリ制御回路１０６とを有している。この場合、フィールドメモリ１０４，１０５は、それぞれ１フィールド期間の遅延素子として機能するようになされている。例えば、フィールドメモリ１０４では２６２水平期間の遅延が行われ、フィールドメモリ１０５では２６３水平期間の遅延が行われ、フィールドメモリ１０４，１０５で合わせて１フレーム期間の遅延が行われる。
【００３０】
また、動き検出装置１６は、フィールドメモリ１０４に入力される第１の映像信号ＤＶ１とフィールドメモリ１０５より出力される第２の映像信号ＤＶ２との減算を行って１フレーム間差信号ＳFDを得る減算器１０７と、この１フレーム間差信号ＳFDより１ビットの第１の動き検出信号ＭＶａを生成する動き検出信号生成器１０８と、この第１の動き検出信号ＭＶａに対し、１水平期間（有効期間のみ）分毎に、時間軸圧縮処理を施して圧縮動き検出信号ＣＭＶを得る圧縮回路１０９とを有している。この場合、各１水平期間分の動き検出信号ＭＶａは、それぞれ映像信号の水平ブランキング部分に多重し得るように、所定の圧縮率で時間軸圧縮される。
【００３１】
例えば、１ビットの信号である動き検出信号ＭＶａが、８ビットの信号に変換されて、時間軸の圧縮処理が行われる。ここで、１水平期間は６３．５μｓであって、有効期間は５２．５μｓであり、ブランキング部分は１１μｓである。したがって、動き検出信号ＭＶａを８ビットの信号に変換することで、有効期間（５２．５μｓ）分の動き検出信号ＭＶａは５２．５μｓ／８分の圧縮動き検出信号ＣＭＶとなり、ブランキング部分（１１μｓ）に多重可能となる。
【００３２】
また、動き検出装置１６は、フィールドメモリ１０４より出力される映像信号の水平ブランキング部分に多重されている圧縮動き検出信号ＣＭＶを抽出し、その信号ＣＭＶに対し時間軸伸長処理を施して、第２の動き検出信号ＭＶｂを得る伸長回路１１０と、第１の動き検出信号ＭＶａと第２の動き検出信号ＭＶｂとを使用して、映像信号ＳNTに対応したｍ（ｍは２以上の整数）ビットの最終的な動き検出信号ＭＶを生成する動き検出信号生成器１１１と、この動き検出信号ＭＶを出力する出力端子１１２とを有している。例えば、圧縮動き検出信号ＣＭＶが８ビットの信号であるとき、伸長回路１１０では、１ビットの信号に戻されて第２の動き検出信号ＭＶｂが得られる。
【００３３】
次に、図２に示す動き検出装置１６の動作を説明する。フィールドメモリ１０４に第１の映像信号ＤＶ１が入力される。これにより、フィールドメモリ１０４からは映像信号ＤＶ１が１フィールド期間（２６２水平期間）遅延された映像信号が得られ、フィールドメモリ１０５からは映像信号ＤＶ１が１フレーム期間（５２５水平期間）遅延された第２の映像信号ＤＶ２が得られる。そして、第１および第２の映像信号ＤＶ１，ＤＶ２が減算器１０７に供給され、１フレーム間差信号ＳFDが得られる。この１フレーム間差信号ＳFDより動き検出信号生成器１０８で１ビットの第１の動き検出信号ＭＶａが生成される。この動き検出信号ＭＶａは圧縮回路１０９に供給され、１水平期間（有効期間のみ）分毎に、時間軸圧縮処理が施され、水平ブランキング部分（ＨＢＬＫ）に多重するための圧縮動き検出信号ＣＭＶが生成される。
【００３４】
また、Ａ／Ｄコンバータ１０２より出力される映像信号ＤNTの各水平ブランキング部分に、スイッチ回路１０３により、それぞれ１水平期間分の圧縮動き検出信号ＣＭＶが多重されて第１の映像信号ＤＶ１が生成され、この映像信号ＤＶ１が上述したようにフィールドメモリ１０４に入力される。なお、動き検出信号は有効画面区間に対応して存在すればよい。つまり、映像信号ＤNTの各水平ブランキング部分は動き検出信号ＭＶの生成には必要でなく、従ってこの水平ブランキング部分に圧縮動き検出信号ＣＭＶを多重しても問題はない。このように映像信号ＤNTの各水平ブランキング部分に圧縮動き検出信号ＣＭＶが多重されることで、この圧縮動き検出信号ＣＭＶは、フィールドメモリ１０４，１０５で、それぞれ１フィールド期間だけ遅延されることとなる。
【００３５】
また、フィールドメモリ１０４より出力される映像信号の各水平ブランキング部分に多重されている１水平期間分の圧縮動き検出信号ＣＭＶが伸長回路１１０で抽出され、この各１水平期間分の圧縮動き検出信号ＣＭＶに対し、時間軸伸長処理が施されて第２の動き検出信号ＭＶｂが得られる。この第２の動き検出信号ＭＶｂは、第１の動き検出信号ＭＶａが遅延されたものとなる。
【００３６】
図３Ａ〜Ｄは、動き検出信号の圧縮多重、伸長のタイミングを模式的に示すものである。図３ＡはＡ／Ｄコンバータ１０２より出力される映像信号ＤNTを示し、図３Ｂは動き検出信号生成器１０８で生成される第１の動き検出信号ＭＶａを示し、図３Ｃは映像信号ＤNTの水平ブランキング部分ＨＢＬＫに多重するために圧縮回路１０９より出力される圧縮動き検出信号ＣＭＶを示している。さらに、図３Ｄは、図３Ｃに示す圧縮動き検出信号ＣＭＶが、伸長回路１１０で抽出されると共に伸長処理されて得られる第２の動き検出信号ＭＶｂを示している。図３Ｂ，Ｄより明らかなように、第２の動き検出信号ＭＶｂは、第１の動き検出信号ＭＶａが１フィールド期間（フィールドメモリ１０４による遅延期間であって２６２水平期間）＋１水平期間（圧縮伸長処理による遅延期間）だけ遅延されたものとなる。図４Ａは、動き検出信号ＭＶａ，ＭＶｂを生成する映像信号の走査線の関係を示しており、図４Ｂは、動き検出信号ＭＶａ，ＭＶｂの時間関係を示している。
【００３７】
動き検出信号生成器１１１では、上述したように動き検出信号生成器１０８で生成される第１の動き検出信号ＭＶａと、伸長回路１１０で得られる第２の動き検出信号ＭＶｂとから、つまり２フィールドに亘る動き検出信号から最終的な動き検出信号ＭＶが生成され、この動き検出信号ＭＶが出力端子１１２に導出される。
【００３８】
このように、図２に示す動き検出装置１６では、第１の動き検出信号ＭＶａが圧縮されて圧縮動き検出信号ＣＭＶとされ、この動き検出信号ＣＭＶが映像信号ＤNTの水平ブランキング部分に多重され、そしてフィールドメモリ１０４の出力映像信号の水平ブランキング部分に多重されている圧縮動き検出信号ＣＭＶが伸長されて１フィールド前の動き検出信号ＭＶｂが得られるものである。つまり、１フレーム間差信号ＳFDを得るためのフィールドメモリ１０４を使用して、１フィールド前の動き検出信号ＭＶｂが得られるものである。したがって、必要とするフィールドメモリを増加することなく、時間方向に拡大された動き検出信号ＭＶを得ることができる。
【００３９】
次に、図５を参照しながら、他の動き検出装置１６Ａの構成を説明する。この図５において、図２と対応する部分には同一符号を付し、その詳細説明は省略する。
【００４０】
この動き検出装置１６Ａにおいては、フィールドメモリ１０５の書き込みリセットと読み出しリセットとのタイミング関係が、図２に示す動き検出装置１６と異なるようにされ、このフィールドメモリ１０５での遅延時間が２６２水平期間となるようにされる。なお、フィールドメモリ１０４での遅延時間は、図２に示す動き検出装置１６と同様に２６２水平期間のままとされる。
【００４１】
また、上述したようにフィールドメモリ１０５での遅延時間が２６２水平期間とされることから、フィールドメモリ１０５より出力される第２の映像信号ＤＶ２は、第１の映像信号ＤＶ１が５２４水平期間だけ遅延されたものとなる。そのため、この第２の映像信号ＤＶ２を減算器１０７に供給しても、１フレーム間差信号ＳFDを得ることができない。したがって、第２の映像信号ＤＶ２を１水平期間だけ遅延させるラインメモリ１１３が設けられ、このラインメモリ１１３より出力される１フレーム前の映像信号ＤＶ３が減算器１０７に供給されるようになされる。これにより、減算器１０７では映像信号ＤＶ１，ＤＶ３が減算処理されて１フレーム間差信号ＳFDが得られる。
【００４２】
また、動き検出装置１６Ａは、フィールドメモリ１０５より出力される第２の映像信号ＤＶ２の水平ブランキング部分に多重されている圧縮動き検出信号ＣＭＶを抽出し、その信号ＣＭＶに対し時間軸伸長処理を施して、第３の動き検出信号ＭＶｃを得る伸長回路１１４をさらに有している。この場合、第１の動き検出信号ＭＶａが時間軸圧縮処理されて得られる圧縮動き検出信号ＣＭＶはフィールドメモリ１０４，１０５で５２４水平期間だけ遅延されることとなるため、伸長回路１１４で得られる第３の動き検出信号ＭＶｃは、第１の動き検出信号ＭＶａが１フレーム期間（５２５水平期間）だけ遅延されたものとなる。
【００４３】
この動き検出装置１６Ａにおいては、動き検出信号生成器１１１には、第１の動き検出信号ＭＶａおよび第２の動き検出信号ＭＶｂが供給されると共に、伸長回路１１４で得られる第３の動き検出信号ＭＶｃも供給される。これにより、動き検出信号生成器１１１では、第１〜第３の動き検出信号ＭＶａ〜ＭＶｃから、つまり３フィールドに亘る動き検出信号から最終的な動き検出信号ＭＶが生成され、この動き検出信号ＭＶが出力端子１１２に導出される。図６Ａは、動き検出信号ＭＶａ〜ＭＶｃを生成する映像信号の走査線の関係を示しており、図６Ｂは、動き検出信号ＭＶａ〜ＭＶｃの時間関係を示している。
【００４４】
このように、図５に示す動き検出装置１６Ａでは、第１の動き検出信号ＭＶａが圧縮されて圧縮動き検出信号ＣＭＶとされ、この動き検出信号ＣＭＶが映像信号ＤNTの水平ブランキング部分に多重され、そしてフィールドメモリ１０４の出力映像信号の水平ブランキング部分に多重されている圧縮動き検出信号ＣＭＶが伸長されて１フィールド前の動き検出信号ＭＶｂが得られると共に、フィールドメモリ１０５の出力映像信号ＤＶ２の水平ブランキング部分に多重されている圧縮動き検出信号ＣＭＶが伸長されて２フィールド前の動き検出信号ＭＶｃが得られるものである。
【００４５】
つまり、１フレーム間差信号ＳFDを得るためのフィールドメモリ１０４，１０５を使用して、１フィールド前の動き検出信号ＭＶｂおよび２フィールド前の動き検出信号ＭＶｃが得られるものである。したがって、図５に示す動き検出装置１６Ａにおいては、図２に示す動き信号検出装置１６と同様に、必要とするフィールドメモリを増加することなく、時間方向にさらに拡大された動き検出信号ＭＶを得ることができる。
【００４６】
また、フィールドメモリ１０５での遅延時間を２６２水平期間とすることで、動き検出信号の圧縮伸長処理で生じる１水平期間の遅延が補正される。これにより、伸長回路１１４より１フレーム期間（５２５水平期間）だけ遅延された動き検出信号ＭＶｃを得ることができる。なお、フィールドメモリ１０４，１０５での遅延時間を変更することで、伸長回路１１０，１１４で得られる動き検出信号ＭＶｂ，ＭＶｃの遅延時間を任意に調整することが可能である。勿論、その場合、減算器１０７で１フレーム間差信号ＳFDが得られるように、フィールドメモリ１０４やフィールドメモリ１０５の後段に、遅延時間を補正するための遅延回路を設ける必要がある。
【００４７】
次に、図７を参照しながら、他の動き検出装置１６Ｂの構成を説明する。この図７において、図２と対応する部分には同一符号を付し、その詳細説明は省略する。
【００４８】
この動き検出装置１６Ｂにおいては、フィールドメモリ１０４の書き込みリセットと読み出しリセットとのタイミング関係が、図２に示す動き検出装置１６と異なるようにされ、このフィールドメモリ１０４での遅延時間が２６１水平期間となるようにされる。なお、フィールドメモリ１０５での遅延時間は、図２に示す動き検出装置１６と同様に２６３水平期間のままとされる。
【００４９】
上述したようにフィールドメモリ１０４での遅延時間が２６１水平期間とされることから、第１の動き検出信号ＭＶａが時間軸圧縮処理されて得られる圧縮動き検出信号ＣＭＶはフィールドメモリ１０４で２６１水平期間だけ遅延されることとなるため、伸長回路１１０で得られる第２の動き検出信号ＭＶｂは、第１の動き検出信号ＭＶａが１フィールド期間（２６２水平期間）だけ遅延されたものとなる。
【００５０】
また、上述したようにフィールドメモリ１０４での遅延時間が２６１水平期間とされることから、フィールドメモリ１０４とフィールドメモリ１０５との間に１水平期間の遅延時間を得るためのラインメモリ１１５が設けられる。これにより、フィールドメモリ１０５より出力される第２の映像信号ＤＶ２は、第１の映像信号ＤＶ１が１フレーム期間（５２５水平期間）だけ遅延されたものとなり、減算器１０７ではその第２の映像信号ＤＶ２を使用して１フレーム間差信号ＳFDを得ることができる。
【００５１】
また、動き検出装置１６Ｂは、第１の動き検出信号ＭＶａを１水平期間だけ遅延させて動き検出信号ＭＶａ′を得るラインメモリ１１６と、第２の動き検出信号ＭＶｂを１水平期間だけ遅延させて動き検出信号ＭＶｂ′を得るラインメモリ１１７とを有している。
【００５２】
この動き検出装置１６Ｂにおいては、動き検出信号生成器１１１には、第１の動き検出信号ＭＶａおよび第２の動き検出信号ＭＶｂが供給されると共に、動き検出信号ＭＶａ′，ＭＶｂ′も供給される。これにより、動き検出信号生成器１１１では、動き検出信号ＭＶａ，ＭＶａ′，ＭＶｂ，ＭＶｂ′から、つまり２フィールドに亘る４種類の動き検出信号から最終的な動き検出信号ＭＶが生成され、この動き検出信号ＭＶが出力端子１１２に導出される。図８Ａは、動き検出信号ＭＶａ，ＭＶａ′，ＭＶｂ，ＭＶｂ′を生成する映像信号の走査線の関係を示しており、図８Ｂは、動き検出信号ＭＶａ，ＭＶａ′，ＭＶｂ，ＭＶｂ′ＭＶａ〜ＭＶｃの時間関係を示している。
【００５３】
このように、図７に示す動き検出装置１６Ｂでは、第１の動き検出信号ＭＶａが圧縮されて圧縮動き検出信号ＣＭＶとされ、この動き検出信号ＣＭＶが映像信号ＤNTの水平ブランキング部分に多重され、そしてフィールドメモリ１０４の出力映像信号の水平ブランキング部分に多重されている圧縮動き検出信号ＣＭＶが伸長されて１フィールド前の動き検出信号ＭＶｂが得られるものである。つまり、１フレーム間差信号ＳFDを得るためのフィールドメモリ１０４を使用して、１フィールド前の動き検出信号ＭＶｂが得られるものである。したがって、図７に示す動き検出装置１６Ｂにおいては、図２に示す動き信号検出装置１６と同様に、必要とするフィールドメモリを増加することなく、時間方向に拡大された動き検出信号ＭＶを得ることができる。
【００５４】
また、フィールドメモリ１０４での遅延時間を２６１水平期間とすることで、動き検出信号の圧縮伸長処理で生じる１水平期間の遅延が補正される。これにより、伸長回路１１０より２６２水平期間だけ遅延された動き検出信号ＭＶｂを得ることができる。
【００５５】
なお、上述実施の形態においては、動き検出装置１６で得られる動き検出信号ＭＶを倍速変換回路１３での動き適応処理に使用するものを示したが、同様の動き検出信号ＭＶをＹＣ分離回路等の動き適応処理にも使用できる。また、上述実施の形態においては、ＮＴＳＣ方式の映像信号ＳNTより動き検出信号ＭＶを得るものを示したが、この発明は、ＰＡＬ方式の映像信号などその他の映像信号より動き検出信号ＭＶを得るものにも同様に適用できる。
【００５６】
【発明の効果】
この発明によれば、第１および第２のフィールドメモリの直列回路を使用して１フレーム間差信号を得、その１フレーム間差信号より第１の動き検出信号を生成し、この第１の動き検出信号に対して時間軸圧縮処理をして得られる圧縮動き検出信号を上記直列回路に入力される入力映像信号の水平ブランキング部分に多重し、第１のフィールドメモリの出力映像信号の水平ブランキング部分に多重されている圧縮動き検出信号に対して時間軸伸長処理をして第２の動き検出信号を得、第１および第２の動き検出信号を使用して入力映像信号に対する最終的な動き検出信号を生成するものである。したがって、１フレーム間差信号を得るためのフィールドメモリを使用して、１フレーム間差信号より生成される動き検出信号を遅延させる構成であり、必要とするフィールドメモリを増加することなく、時間方向に拡大された動き検出信号を得ることができる。また、第１のフィールドメモリでの遅延時間を変更することで、第２の動き検出信号の遅延時間を任意に調整することができる。
【図面の簡単な説明】
【図１】実施の形態としてのテレビ受信機の構成を示すブロック図である。
【図２】テレビ受信機内の動き検出装置の構成を示すブロック図である。
【図３】動き検出信号の圧縮多重、伸長のタイミングを模式的に示す図である。
【図４】図２に示す動き検出装置における映像信号と動き検出信号との関係を示す図である。
【図５】動き検出装置の他の構成例を示すブロック図である。
【図６】図５に示す動き検出装置における映像信号と動き検出信号との関係を示す図である。
【図７】動き検出装置のさらに他の構成例を示すブロックである。
【図８】図７に示す動き検出装置における映像信号と動き検出信号との関係を示す図である。
【図９】従来の動き検出装置の構成を示すブロック図である。
【図１０】従来の他の動き検出装置の構成を示すブロック図である。
【図１１】従来のさらに他の動き検出装置の構成を示すブロック図である。
【符号の説明】
１０・・・テレビ受信機、１２・・・チューナ、１３・・・倍速変換回路、１５・・・ＣＲＴ、１６，１６Ａ，１６Ｂ・・・動き検出装置、１０１・・・入力端子、１０３・・・スイッチ回路、１０４，１０５・・・フィールドメモリ、１０６・・・メモリ制御回路、１０７・・・減算器、１０８，１１１・・・動き検出信号生成器、１０９・・・圧縮回路、１１０，１１４・・・伸長回路、１１２・・・出力端子、１１３，１１５〜１１７・・・ラインメモリ[0001]
BACKGROUND OF THE INVENTION
The present invention, for example, performs motion adaptation processing by a double speed conversion circuit (sequential scan conversion circuit) or the like, and therefore, a motion detection device and a motion detection method for detecting motion from a video signal, and a scanning line conversion device and television reception using the motion detection method Related to the machine. Specifically, by using a field memory for obtaining a difference signal between one frame and delaying a motion detection signal generated from the difference signal between one frame, the required field memory is not increased. The present invention relates to a motion detection device or the like that obtains a motion detection signal expanded in the time direction.
[0002]
[Prior art]
Conventionally, it is known to perform motion adaptation processing with a double speed conversion circuit or the like. For example, scanning lines are interpolated between fields for still images, and scanning lines are interpolated within fields for moving images. In order to perform such motion adaptation processing, it is necessary to detect motion from the video signal.
[0003]
FIG. 9 shows a configuration of a conventional motion detection device 200. In this motion detection apparatus 200, the NTSC video signal SV input to the input terminal 201 is supplied to a series circuit of field memories 202 and 203. Writing and reading of these field memories 202 and 203 are controlled by a memory control circuit 204. In this case, the field memories 202 and 203 each function as a delay element for one field period. For example, the field memory 202 performs a delay of 262 horizontal periods, and the field memory 203 performs a delay of 263 horizontal periods.
[0004]
Further, the video signal SV and the output video signal of the field memory 203 are supplied to the subtracter 205, and the subframe 205 outputs a 1-frame difference signal SFD. Then, based on the inter-frame difference signal SFD, the motion detection signal generator 206 generates a motion detection signal MV of m (m is an integer of 2 or more) bits corresponding to the video signal SV, and this motion detection signal MV Is output to the output terminal 207.
[0005]
In the motion detection apparatus 200 shown in FIG. 9, the motion detection signal MV is generated only from the inter-frame difference signal SFD, and there is a disadvantage that a sufficient motion detection system cannot be obtained.
[0006]
FIG. 10 shows a configuration of another conventional motion detection device 300 in consideration of the above-described disadvantages. In this motion detection apparatus 300, the NTSC video signal SV input to the input terminal 301 is supplied to a series circuit of field memories 302 to 304. Writing and reading of these field memories 302 to 304 are controlled by the memory control circuit 305. In this case, each of the field memories 302 to 304 functions as a delay element for one field period. For example, the field memories 302 and 304 perform a delay of 262 horizontal periods, and the field memory 303 performs a delay of 263 horizontal periods.
[0007]
Further, the video signal SV and the output video signal of the field memory 303 are supplied to the subtracter 306, and the inter-frame difference signal SFD 1 is output from the subtracter 306. Similarly, the output video signals of the field memories 302 and 304 are supplied to the subtractor 307, and the inter-frame difference signal SFD2 is output from the subtracter 307. Based on the inter-frame difference signals SFD1 and SFD2, the motion detection signal generator 308 outputs a motion detection signal MV of m (m is an integer of 2 or more) bits corresponding to the video signal SV. Signal MV is output to output terminal 309.
[0008]
In the motion detection apparatus 300 shown in FIG. 10, the motion detection signal MV is generated from the inter-frame difference signals SFD1 and SFD2 over two fields, and the motion detection signal MV expanded in the time direction can be obtained. it can.
[0009]
FIG. 11 shows the configuration of still another conventional motion detection apparatus 400. In this motion detection apparatus 400, the NTSC video signal SV input to the input terminal 401 is supplied to a series circuit of field memories 402 and 403. Writing and reading of these field memories 402 and 403 are controlled by a memory control circuit 404. In this case, the field memories 402 and 403 each function as a delay element for one field period. For example, the field memory 402 performs a delay of 262 horizontal periods, and the field memory 403 performs a delay of 263 horizontal periods.
[0010]
Further, the video signal SV and the output video signal of the field memory 403 are supplied to the subtracter 405, and the inter-frame difference signal SFD is output from the subtracter 405. Based on the inter-frame difference signal SFD, the motion detection signal generator 406 generates a 1-bit motion detection signal MV0.
[0011]
The motion detection signal MV0 is supplied to a series circuit of field memories 407 and 408. Writing and reading of these field memories 407 and 408 are controlled by a memory control circuit 409. In this case, the field memories 407 and 408 each function as a delay element for one field period. For example, the field memory 407 performs a delay of 262 horizontal periods, and the field memory 408 performs a delay of 263 horizontal periods. Although the motion detection signal MV0 is a 1-bit signal, since there is no 1-bit field memory, 8-bit field memories are used as the field memories 407 and 408.
[0012]
In addition to the motion detection signal MV 0, motion detection signals MV 1 and MV 2 output from the field memories 407 and 408 are supplied to the motion detection signal generator 410. Then, based on these motion detection signals MV0 to MV2, the motion detection signal generator 410 generates a motion detection signal MV of m (m is an integer of 2 or more) bits corresponding to the video signal SV, and this motion detection signal MV. Is output to the output terminal 411.
[0013]
In the motion detection apparatus 400 shown in FIG. 11, the motion detection signal MV is generated from the 1-bit motion detection signals MV0 to MV2 over three fields, and the motion detection signal MV expanded in the time direction is obtained. Can do.
[0014]
[Problems to be solved by the invention]
As described above, the motion detection devices 300 and 400 shown in FIGS. 10 and 11 can obtain the motion detection signal MV expanded in the time direction. However, for this purpose, a new field memory is required in addition to the field memory for obtaining the difference signal between one frame, and there is a problem that the cost is increased.
[0015]
Therefore, an object of the present invention is to provide a motion detection device and the like that can obtain a motion detection signal expanded in the time direction without increasing the required field memory.
[0016]
[Means for Solving the Problems]
The motion detection apparatus according to the present invention controls writing and reading of the first field memory, the second field memory connected to the subsequent stage of the first field memory, and the first and second field memories. A subtractor that obtains a difference signal between one frame using a memory control circuit, a first video signal input to the first field memory, and a second video signal output from the second field memory; A first motion detection signal generator that generates a first motion detection signal from the inter-frame difference signal and a time axis compression process for each horizontal period for the first motion detection signal are compressed. A compression circuit that obtains a motion detection signal and a switch circuit that obtains the first video signal by multiplexing the compressed motion detection signal for one horizontal period on each horizontal blanking portion of the input video signal. And applying a time axis expansion process to the compressed motion detection signal for the one horizontal period multiplexed in each horizontal blanking portion of the video signal output from the first field memory to obtain a second motion detection signal. And a second motion detection signal for generating a final motion detection signal corresponding to the input video signal using at least the first motion detection signal and the second motion detection signal. And a generator.
[0017]
In the present invention, the first video signal is input to the series circuit of the first and second field memories. Then, using the first video signal and the second video signal output from the second field memory, a subframe difference signal is obtained by the subtractor, and the first motion is determined from the interframe difference signal. A detection signal is generated. The first motion detection signal is subjected to time axis compression processing every horizontal period to obtain a compressed motion detection signal. In this case, the first motion detection signal for one horizontal period is compressed so as to be multiplexed on the horizontal blanking portion of the video signal. For example, when the first motion detection signal is a 1-bit signal, the first motion detection signal is converted into an 8-bit signal, and a time axis compression process is performed.
[0018]
In addition, a compression motion detection signal for one horizontal period is multiplexed on each horizontal blanking portion of the input video signal by a switch circuit to obtain a first video signal input to the first field memory. In addition, the motion detection signal should just exist corresponding to an effective screen area. That is, each horizontal blanking portion of the input video signal may not be used to generate a motion detection signal. Therefore, there is no problem if a compressed motion detection signal is multiplexed on this horizontal blanking portion. Thus, by compressing the compressed motion detection signal on each horizontal blanking portion of the input video signal, the compressed motion detection signal is delayed by one field period in each of the first and second field memories. Become.
[0019]
Then, a time-axis expansion process is performed on the compressed motion detection signal for one horizontal period multiplexed in each horizontal blanking portion of the video signal output from the first field memory, and the second motion detection signal is obtained. Is obtained. The second motion detection signal is obtained by delaying the first motion detection signal by one field period.
[0020]
A final motion detection signal is generated from the first and second motion detection signals described above, that is, from the motion detection signals over two fields. Thereby, it is possible to obtain a motion detection signal expanded in the time direction without increasing the required field memory.
[0021]
The third motion detection signal is obtained by subjecting the compressed motion detection signal for one horizontal period multiplexed in each horizontal blanking portion of the video signal output from the second field memory to a time axis extension process. Can be obtained further. The third motion detection signal is obtained by delaying the first motion detection signal by two field periods (one frame period). In addition to the first and second motion detection signals described above, this third motion detection signal may be used to generate a final motion detection signal from the motion detection signals over three fields.
[0022]
In addition, the second motion detection signal is obtained by compressing and multiplexing the first motion detection signal to the horizontal blanking portion of the input video signal and then performing a time axis extension process to obtain the second motion detection signal. Actually, the first motion detection signal is delayed by, for example, one field period + 1 horizontal period. In order to make the second motion detection signal the first motion detection signal delayed by one field period, the delay time in the first field memory becomes 1 field period-1 horizontal period. The writing and reading of the first field memory may be controlled.
[0023]
In this case, the second video signal output from the second field memory is delayed by one frame period-1 horizontal period from the first video signal, and the second video signal is It becomes impossible to obtain a difference signal between 1 frame by using. Therefore, in this case, a delay circuit for obtaining a delay of one horizontal period may be arranged after the first field memory. In general, when the delay time in the first field memory is 1 frame period−predetermined horizontal period, a delay circuit for obtaining a delay of the predetermined horizontal period is arranged at the subsequent stage of the first field memory. Become.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 shows a configuration of a television receiver 10 as an embodiment. The television receiver 10 performs a channel selection process, an intermediate frequency amplification process, a detection process, and the like on the reception antenna 11 and a television broadcast signal (RF modulation signal) captured by the reception antenna 11 to perform the NTSC method. And a tuner 12 for obtaining a video signal SNT.
[0025]
Further, the television receiver 10 performs a conversion process for doubling the number of lines for each field of the interlaced scanning video signal SNT (525i) output from the tuner 12 to sequentially scan the video signal S2N ( 525p), a CRT (cathode-ray tube) 15 as an image display, and the CRT 15 based on the video signal S2N so that an image based on the video signal S2N is displayed on the CRT 15. A driver 14 to be driven and a motion detection device 16 for generating a motion detection signal MV used in motion adaptation processing in the double speed conversion circuit 13 from the video signal SNT are provided.
[0026]
The operation of the television receiver 10 shown in FIG. 1 will be described. The television broadcast signal captured by the receiving antenna 11 is supplied to the tuner 12. The tuner 12 obtains an intermediate frequency signal related to a television broadcast signal of a predetermined channel selected by the user's channel selection operation, amplifies the intermediate frequency signal, and then performs a detection process on the intermediate frequency signal. Thus, an NTSC video signal SNT is obtained.
[0027]
The video signal SNT output from the tuner 12 is supplied to the motion detection device 16, and a motion detection signal MV corresponding to the video signal SNT is generated. The video signal SNT output from the tuner 12 is supplied to the double speed conversion circuit 13. In the double speed conversion circuit 13, the above-described motion adaptive scanning line interpolation is performed on the video signal SNT based on the motion detection signal MV generated by the motion detection device 16, and the number of lines in each field is doubled. The obtained video signal S2N is obtained. The video signal S2N is supplied to the driver 14, and a sequential scanning image based on the video signal S2N is displayed on the CRT 15.
[0028]
Next, the configuration of the motion detection device 16 will be described with reference to FIG. The motion detection device 16 has an input terminal 101 to which an NTSC video signal SNT is input, and an A / D that converts the video signal SNT input to the input terminal 101 from an analog signal to, for example, a 1-sample 8-bit digital signal. A converter 102 and a switch circuit 103 that multiplexes a compressed motion detection signal CMV (to be described later) in the horizontal blanking portion of the video signal DNT output from the A / D converter 102 are provided.
[0029]
The motion detection device 16 includes a series circuit of field memories 104 and 105 to which the first video signal DV1 from the switch circuit 103 is input, and a memory control circuit 106 that controls writing and reading of the field memories 104 and 105. And have. In this case, each of the field memories 104 and 105 functions as a delay element for one field period. For example, a delay of 262 horizontal periods is performed in the field memory 104, a delay of 263 horizontal periods is performed in the field memory 105, and a delay of one frame period is performed in the field memories 104 and 105 together.
[0030]
Also, the motion detection device 16 performs subtraction between the first video signal DV1 input to the field memory 104 and the second video signal DV2 output from the field memory 105 to obtain a 1-frame difference signal SFD. 107, a motion detection signal generator 108 that generates a 1-bit first motion detection signal MVa from the inter-frame difference signal SFD, and one horizontal period (effective period) for the first motion detection signal MVa. Only) and a compression circuit 109 that performs a time axis compression process to obtain a compressed motion detection signal CMV every minute. In this case, the motion detection signal MVa for each one horizontal period is time-axis compressed at a predetermined compression rate so that it can be multiplexed with the horizontal blanking portion of the video signal.
[0031]
For example, a motion detection signal MVa, which is a 1-bit signal, is converted into an 8-bit signal, and a time axis compression process is performed. Here, one horizontal period is 63.5 μs, an effective period is 52.5 μs, and a blanking portion is 11 μs. Therefore, by converting the motion detection signal MVa into an 8-bit signal, the motion detection signal MVa for the valid period (52.5 μs) becomes the compressed motion detection signal CMV for 52.5 μs / 8, and the blanking portion (11 μs ) Can be multiplexed.
[0032]
Further, the motion detection device 16 extracts the compressed motion detection signal CMV multiplexed in the horizontal blanking portion of the video signal output from the field memory 104, performs time axis expansion processing on the signal CMV, and M (m is an integer greater than or equal to 2) bits corresponding to the video signal SNT using the decompression circuit 110 that obtains the motion detection signal MVb of 2 and the first motion detection signal MVa and the second motion detection signal MVb. The motion detection signal generator 111 for generating the final motion detection signal MV and the output terminal 112 for outputting the motion detection signal MV are provided. For example, when the compressed motion detection signal CMV is an 8-bit signal, the decompression circuit 110 returns the signal to a 1-bit signal to obtain the second motion detection signal MVb.
[0033]
Next, the operation of the motion detection device 16 shown in FIG. 2 will be described. The first video signal DV1 is input to the field memory 104. As a result, a video signal obtained by delaying the video signal DV1 by one field period (262 horizontal periods) is obtained from the field memory 104, and a video signal DV1 is delayed from the field memory 105 by one frame period (525 horizontal periods). 2 video signals DV2 are obtained. Then, the first and second video signals DV1 and DV2 are supplied to the subtractor 107, and the inter-frame difference signal SFD is obtained. The motion detection signal generator 108 generates a 1-bit first motion detection signal MVa from the inter-frame difference signal SFD. This motion detection signal MVa is supplied to the compression circuit 109, subjected to time axis compression processing every one horizontal period (only in the effective period), and compressed motion detection signal CMV for multiplexing on the horizontal blanking portion (HBLK). Is generated.
[0034]
In addition, a compression motion detection signal CMV for one horizontal period is multiplexed on each horizontal blanking portion of the video signal DNT output from the A / D converter 102 by the switch circuit 103 to generate the first video signal DV1. The video signal DV1 is input to the field memory 104 as described above. In addition, the motion detection signal should just exist corresponding to an effective screen area. That is, each horizontal blanking portion of the video signal DNT is not necessary for the generation of the motion detection signal MV. Therefore, there is no problem even if the compressed motion detection signal CMV is multiplexed on this horizontal blanking portion. In this manner, the compressed motion detection signal CMV is multiplexed on each horizontal blanking portion of the video signal DNT, so that the compressed motion detection signal CMV is delayed by one field period in the field memories 104 and 105, respectively. Become.
[0035]
Further, the decompression circuit 110 extracts a compressed motion detection signal CMV for one horizontal period multiplexed in each horizontal blanking portion of the video signal output from the field memory 104, and detects the compressed motion for each horizontal period. The signal CMV is subjected to time axis expansion processing to obtain a second motion detection signal MVb. The second motion detection signal MVb is obtained by delaying the first motion detection signal MVa.
[0036]
3A to 3D schematically show the timing of compression multiplexing and decompression of the motion detection signal. 3A shows the video signal DNT output from the A / D converter 102, FIG. 3B shows the first motion detection signal MVa generated by the motion detection signal generator 108, and FIG. 3C shows the horizontal block of the video signal DNT. A compressed motion detection signal CMV output from the compression circuit 109 for multiplexing on the ranking portion HBLK is shown. Further, FIG. 3D shows a second motion detection signal MVb obtained by extracting the decompression circuit 110 and decompressing the compressed motion detection signal CMV shown in FIG. 3C. As is apparent from FIGS. 3B and 3D, the second motion detection signal MVb is equal to the first motion detection signal MVa for one field period (a delay period by the field memory 104 and 262 horizontal periods) +1 horizontal period (compression decompression). It is delayed by a delay period due to processing). FIG. 4A shows the relationship between the scanning lines of the video signals that generate the motion detection signals MVa and MVb, and FIG. 4B shows the time relationship between the motion detection signals MVa and MVb.
[0037]
In the motion detection signal generator 111, as described above, the first motion detection signal MVa generated by the motion detection signal generator 108 and the second motion detection signal MVb obtained by the decompression circuit 110, that is, two fields. The final motion detection signal MV is generated from the motion detection signal over the range, and this motion detection signal MV is derived to the output terminal 112.
[0038]
As described above, in the motion detection device 16 shown in FIG. 2, the first motion detection signal MVa is compressed into the compressed motion detection signal CMV, and this motion detection signal CMV is multiplexed on the horizontal blanking portion of the video signal DNT. The compressed motion detection signal CMV multiplexed in the horizontal blanking portion of the output video signal of the field memory 104 is expanded to obtain the motion detection signal MVb one field before. That is, the motion detection signal MVb of the previous field is obtained using the field memory 104 for obtaining the inter-frame difference signal SFD. Therefore, the motion detection signal MV expanded in the time direction can be obtained without increasing the required field memory.
[0039]
Next, the configuration of another motion detection device 16A will be described with reference to FIG. 5, parts corresponding to those in FIG. 2 are given the same reference numerals, and detailed description thereof is omitted.
[0040]
In this motion detector 16A, the timing relationship between the write reset and the read reset in the field memory 105 is made different from that in the motion detector 16 shown in FIG. 2, and the delay time in this field memory 105 is 262 horizontal periods. To be. Note that the delay time in the field memory 104 is left in the 262 horizontal period as in the motion detection device 16 shown in FIG.
[0041]
Since the delay time in the field memory 105 is 262 horizontal periods as described above, the second video signal DV2 output from the field memory 105 is delayed by the 524 horizontal period from the first video signal DV1. Will be. For this reason, even if the second video signal DV2 is supplied to the subtractor 107, the inter-frame difference signal SFD cannot be obtained. Therefore, a line memory 113 that delays the second video signal DV2 by one horizontal period is provided, and the video signal DV3 one frame before output from the line memory 113 is supplied to the subtractor 107. As a result, the subtracter 107 subtracts the video signals DV1 and DV3 to obtain an inter-frame difference signal SFD.
[0042]
The motion detection device 16A extracts the compressed motion detection signal CMV multiplexed in the horizontal blanking portion of the second video signal DV2 output from the field memory 105, and performs time-axis expansion processing on the signal CMV. The expansion circuit 114 further obtains a third motion detection signal MVc. In this case, the compressed motion detection signal CMV obtained by subjecting the first motion detection signal MVa to the time axis compression processing is delayed by 524 horizontal periods in the field memories 104 and 105, and therefore the first obtained by the decompression circuit 114. The third motion detection signal MVc is obtained by delaying the first motion detection signal MVa by one frame period (525 horizontal periods).
[0043]
In this motion detection device 16A, the motion detection signal generator 111 is supplied with the first motion detection signal MVa and the second motion detection signal MVb, and the third motion detection signal obtained by the decompression circuit 114. MVc is also supplied. As a result, the motion detection signal generator 111 generates a final motion detection signal MV from the first to third motion detection signals MVa to MVc, that is, from the motion detection signals over three fields, and this motion detection signal MV Is output to the output terminal 112. FIG. 6A shows the relationship between the scanning lines of the video signals for generating the motion detection signals MVa to MVc, and FIG. 6B shows the time relationship between the motion detection signals MVa to MVc.
[0044]
As described above, in the motion detection device 16A shown in FIG. 5, the first motion detection signal MVa is compressed into the compressed motion detection signal CMV, and this motion detection signal CMV is multiplexed on the horizontal blanking portion of the video signal DNT. The compressed motion detection signal CMV multiplexed in the horizontal blanking portion of the output video signal of the field memory 104 is expanded to obtain the motion detection signal MVb of the previous field, and the output video signal DV2 of the field memory 105 The compressed motion detection signal CMV multiplexed in the horizontal blanking portion is expanded to obtain a motion detection signal MVc two fields before.
[0045]
That is, by using the field memories 104 and 105 for obtaining the inter-frame difference signal SFD, the motion detection signal MVb one field before and the motion detection signal MVc two fields before can be obtained. Therefore, the motion detection device 16A shown in FIG. 5 obtains the motion detection signal MV further expanded in the time direction without increasing the required field memory, similarly to the motion signal detection device 16 shown in FIG. be able to.
[0046]
Further, by setting the delay time in the field memory 105 to 262 horizontal periods, the delay of one horizontal period caused by the compression / decompression process of the motion detection signal is corrected. Thereby, the motion detection signal MVc delayed by one frame period (525 horizontal periods) from the decompression circuit 114 can be obtained. Note that the delay times of the motion detection signals MVb and MVc obtained by the decompression circuits 110 and 114 can be arbitrarily adjusted by changing the delay times in the field memories 104 and 105. Of course, in that case, it is necessary to provide a delay circuit for correcting the delay time at the subsequent stage of the field memory 104 or the field memory 105 so that the subtracter 107 can obtain the inter-frame difference signal SFD.
[0047]
Next, the configuration of another motion detection device 16B will be described with reference to FIG. 7, parts corresponding to those in FIG. 2 are given the same reference numerals, and detailed description thereof is omitted.
[0048]
In this motion detector 16B, the timing relationship between the write reset and the read reset in the field memory 104 is made different from that in the motion detector 16 shown in FIG. 2, and the delay time in this field memory 104 is 261 horizontal periods. To be. Note that the delay time in the field memory 105 remains the same as the 263 horizontal period as in the motion detection device 16 shown in FIG.
[0049]
As described above, since the delay time in the field memory 104 is 261 horizontal periods, the compressed motion detection signal CMV obtained by subjecting the first motion detection signal MVa to time axis compression processing is the 261 horizontal period in the field memory 104. Therefore, the second motion detection signal MVb obtained by the decompression circuit 110 is obtained by delaying the first motion detection signal MVa by one field period (262 horizontal periods).
[0050]
Since the delay time in the field memory 104 is 261 horizontal periods as described above, a line memory 115 for obtaining a delay time of one horizontal period is provided between the field memory 104 and the field memory 105. . As a result, the second video signal DV2 output from the field memory 105 is obtained by delaying the first video signal DV1 by one frame period (525 horizontal periods), and the subtractor 107 outputs the second video signal DV1. The difference signal SFD between 1 frame can be obtained using DV2.
[0051]
The motion detection device 16B also delays the first motion detection signal MVa by one horizontal period to obtain the motion detection signal MVa ′, and delays the second motion detection signal MVb by one horizontal period. A line memory 117 for obtaining a motion detection signal MVb ′.
[0052]
In this motion detector 16B, the motion detection signal generator 111 is supplied with the first motion detection signal MVa and the second motion detection signal MVb, and also with motion detection signals MVa ′ and MVb ′. . Thus, the motion detection signal generator 111 generates a final motion detection signal MV from the motion detection signals MVa, MVa ′, MVb, and MVb ′, that is, from four types of motion detection signals over two fields. The detection signal MV is derived to the output terminal 112. FIG. 8A shows the relationship of scanning lines of video signals for generating motion detection signals MVa, MVa ′, MVb, and MVb ′, and FIG. 8B shows motion detection signals MVa, MVa ′, MVb, MVb′MVa to MVc. Shows the time relationship.
[0053]
In this manner, in the motion detection device 16B shown in FIG. 7, the first motion detection signal MVa is compressed into the compressed motion detection signal CMV, and this motion detection signal CMV is multiplexed on the horizontal blanking portion of the video signal DNT. The compressed motion detection signal CMV multiplexed in the horizontal blanking portion of the output video signal of the field memory 104 is expanded to obtain the motion detection signal MVb one field before. That is, the motion detection signal MVb of the previous field is obtained using the field memory 104 for obtaining the inter-frame difference signal SFD. Therefore, the motion detection device 16B shown in FIG. 7 can obtain the motion detection signal MV expanded in the time direction without increasing the required field memory, similarly to the motion signal detection device 16 shown in FIG. Can do.
[0054]
Further, by setting the delay time in the field memory 104 to 261 horizontal periods, the delay of one horizontal period caused by the compression / decompression process of the motion detection signal is corrected. Thereby, the motion detection signal MVb delayed by 262 horizontal periods from the decompression circuit 110 can be obtained.
[0055]
In the above-described embodiment, the motion detection signal MV obtained by the motion detection device 16 is used for motion adaptation processing in the double speed conversion circuit 13, but the same motion detection signal MV is used as a YC separation circuit or the like. It can also be used for motion adaptation processing. In the above embodiment, the motion detection signal MV is obtained from the NTSC video signal SNT. However, the present invention obtains the motion detection signal MV from other video signals such as the PAL video signal. The same applies to the above.
[0056]
【The invention's effect】
According to the present invention, a difference signal between one frame is obtained using a series circuit of first and second field memories, and a first motion detection signal is generated from the difference signal between the one frame. The compressed motion detection signal obtained by subjecting the motion detection signal to time axis compression processing is multiplexed on the horizontal blanking portion of the input video signal input to the series circuit, and the horizontal output video signal of the first field memory is horizontal. The compressed motion detection signal multiplexed in the blanking portion is subjected to time-axis expansion processing to obtain a second motion detection signal, and the first and second motion detection signals are used to finalize the input video signal. A simple motion detection signal is generated. Therefore, the field memory for obtaining the inter-frame difference signal is used to delay the motion detection signal generated from the inter-frame difference signal, and the time direction can be increased without increasing the required field memory. Can be obtained. In addition, the delay time of the second motion detection signal can be arbitrarily adjusted by changing the delay time in the first field memory.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration of a television receiver as an embodiment.
FIG. 2 is a block diagram illustrating a configuration of a motion detection device in the television receiver.
FIG. 3 is a diagram schematically showing compression multiplexing / decompression timings of motion detection signals.
4 is a diagram illustrating a relationship between a video signal and a motion detection signal in the motion detection device illustrated in FIG. 2;
FIG. 5 is a block diagram illustrating another configuration example of the motion detection device.
6 is a diagram showing a relationship between a video signal and a motion detection signal in the motion detection apparatus shown in FIG.
FIG. 7 is a block diagram illustrating still another configuration example of the motion detection device.
8 is a diagram illustrating a relationship between a video signal and a motion detection signal in the motion detection device illustrated in FIG. 7;
FIG. 9 is a block diagram showing a configuration of a conventional motion detection device.
FIG. 10 is a block diagram showing a configuration of another conventional motion detection device.
FIG. 11 is a block diagram showing a configuration of still another conventional motion detection device.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 ... Television receiver, 12 ... Tuner, 13 ... Double speed conversion circuit, 15 ... CRT, 16, 16A, 16B ... Motion detection apparatus, 101 ... Input terminal, 103 ... Switch circuit 104, 105 ... Field memory, 106 ... Memory control circuit, 107 ... Subtractor, 108, 111 ... Motion detection signal generator, 109 ... Compression circuit, 110, 114 ... Expansion circuit, 112 ... Output terminal, 113, 115 to 117 ... Line memory

Claims (10)

第１のフィールドメモリと、
上記第１のフィールドメモリの後段に接続される第２のフィールドメモリと、
上記第１および第２のフィールドメモリの書き込みおよび読み出しを制御するメモリ制御回路と、
上記第１のフィールドメモリに入力される第１の映像信号と上記第２のフィールドメモリより出力される第２の映像信号とを利用して１フレーム間差信号を得る減算器と、
上記１フレーム間差信号より第１の動き検出信号を生成する第１の動き検出信号生成器と、
上記第１の動き検出信号に対し、１水平期間分毎に、時間軸圧縮処理を施して圧縮動き検出信号を得る圧縮回路と、
入力映像信号の各水平ブランキング部分に、それぞれ１水平期間分の上記圧縮動き検出信号を多重して、上記第１の映像信号を得るスイッチ回路と、
上記第１のフィールドメモリより出力される映像信号の各水平ブランキング部分に多重されている上記１水平期間分の上記圧縮動き検出信号に対し時間軸伸長処理を施して第２の動き検出信号を得る第１の伸長回路と、
少なくとも上記第１の動き検出信号および上記第２の動き検出信号を使用して、上記入力映像信号に対応した最終的な動き検出信号を生成する第２の動き検出信号生成器と
を備えることを特徴とする動き検出装置。A first field memory;
A second field memory connected to a subsequent stage of the first field memory;
A memory control circuit for controlling writing and reading of the first and second field memories;
A subtractor that obtains a one-frame difference signal using a first video signal input to the first field memory and a second video signal output from the second field memory;
A first motion detection signal generator for generating a first motion detection signal from the inter-frame difference signal;
A compression circuit that performs a time axis compression process for each horizontal period for the first motion detection signal to obtain a compressed motion detection signal;
A switch circuit for multiplexing the compressed motion detection signal for one horizontal period on each horizontal blanking portion of the input video signal to obtain the first video signal;
The second motion detection signal is obtained by subjecting the compressed motion detection signal for one horizontal period multiplexed in each horizontal blanking portion of the video signal output from the first field memory to a time axis expansion process. A first decompression circuit to obtain;
A second motion detection signal generator that generates a final motion detection signal corresponding to the input video signal using at least the first motion detection signal and the second motion detection signal. A featured motion detection device. 上記第１の動き検出信号は１ビットの信号である
ことを特徴とする請求項１に記載の動き検出装置。The motion detection apparatus according to claim 1, wherein the first motion detection signal is a 1-bit signal. 上記入力映像信号は８ビットの信号であり、
上記圧縮回路では、上記第１の動き検出信号を８ビットの信号に変換して時間軸圧縮をする
ことを特徴とする請求項２に記載の動き検出装置。The input video signal is an 8-bit signal,
3. The motion detection apparatus according to claim 2, wherein the compression circuit converts the first motion detection signal into an 8-bit signal and performs time axis compression. 上記第２のフィールドメモリより出力される映像信号の各水平ブランキング部分に多重されている上記１水平期間分の上記圧縮動き検出信号に対し時間軸伸長処理を施して第３の動き検出信号を得る第２の伸長回路をさらに備え、
上記第２の動き検出信号生成器では、少なくとも上記第１の動き検出信号および上記第２の動き検出信号と共に、上記第３の動き検出信号を使用して、上記入力映像信号に対応した最終的な動き検出信号を生成する
ことを特徴とする請求項１に記載の動き検出装置。The third motion detection signal is obtained by subjecting the compressed motion detection signal for the one horizontal period multiplexed in each horizontal blanking portion of the video signal output from the second field memory to a time axis extension process. A second decompression circuit to obtain,
In the second motion detection signal generator, the third motion detection signal is used together with at least the first motion detection signal and the second motion detection signal, and a final response corresponding to the input video signal is obtained. The motion detection apparatus according to claim 1, wherein a motion detection signal is generated. 上記メモリ制御回路の制御によって、上記第１のフィールドメモリより、上記第１の映像信号が１フィールド期間より所定水平期間だけ短い期間だけ遅延された映像信号が出力され、
上記第１のフィールドメモリの後段に上記所定水平期間の遅延時間を得る遅延回路が配される
ことを特徴とする請求項１に記載の動き検出装置。Under the control of the memory control circuit, the first field memory outputs a video signal obtained by delaying the first video signal by a period shorter than a field period by a predetermined horizontal period,
The motion detection apparatus according to claim 1, wherein a delay circuit that obtains a delay time of the predetermined horizontal period is arranged downstream of the first field memory. 上記所定水平期間は１水平期間である
ことを特徴とする請求項５に記載の動き検出装置。6. The motion detection apparatus according to claim 5, wherein the predetermined horizontal period is one horizontal period. 第１および第２のフィールドメモリの直列回路に第１の映像信号を入力する工程と、
上記第１の映像信号と上記第２のフィールドメモリより出力される第２の映像信号とを利用して１フレーム間差信号を得る工程と、
上記１フレーム間差信号より第１の動き検出信号を生成する工程と、
上記第１の動き検出信号に対し、１水平期間分毎に、時間軸圧縮処理を施して圧縮動き検出信号を得る工程と、
入力映像信号の各水平ブランキング部分に、それぞれ１水平期間分の上記圧縮動き検出信号を多重して、上記第１の映像信号を得る工程と、
上記第１のフィールドメモリより出力される映像信号の各水平ブランキング部分に多重されている上記１水平期間分の上記圧縮動き検出信号に対し時間軸伸長処理を施して第２の動き検出信号を得る工程と、
少なくとも上記第１の動き検出信号および上記第２の動き検出信号を使用して、上記入力映像信号に対応した最終的な動き検出信号を生成する工程と
を備えることを特徴とする動き検出方法。Inputting a first video signal to a series circuit of first and second field memories;
Obtaining a 1-frame difference signal using the first video signal and the second video signal output from the second field memory;
Generating a first motion detection signal from the inter-frame difference signal;
Applying a time axis compression process to the first motion detection signal every horizontal period to obtain a compressed motion detection signal;
Multiplexing the compressed motion detection signal for one horizontal period on each horizontal blanking portion of the input video signal to obtain the first video signal;
The compressed motion detection signal for one horizontal period multiplexed in each horizontal blanking portion of the video signal output from the first field memory is subjected to time axis expansion processing to obtain a second motion detection signal. Obtaining a step;
And a step of generating a final motion detection signal corresponding to the input video signal using at least the first motion detection signal and the second motion detection signal. 上記第２のフィールドメモリより出力される映像信号の各水平ブランキング部分に多重されている上記１水平期間分の上記圧縮動き検出信号に対し時間軸伸長処理を施して第３の動き検出信号を得る工程をさらに備え、
上記最終的な動き検出信号を生成する工程では、少なくとも上記第１の動き検出信号および上記第２の動き検出信号と共に、上記第３の動き検出信号を使用して、上記入力映像信号に対応した最終的な動き検出信号を生成する
ことを特徴とする請求項７に記載の動き検出方法。The third motion detection signal is obtained by subjecting the compressed motion detection signal for the one horizontal period multiplexed in each horizontal blanking portion of the video signal output from the second field memory to a time axis extension process. And further comprising a step of obtaining
In the step of generating the final motion detection signal, the third motion detection signal is used together with at least the first motion detection signal and the second motion detection signal to correspond to the input video signal. The motion detection method according to claim 7, wherein a final motion detection signal is generated. 入力映像信号のライン数を変換して出力映像信号を得る走査線数変換部と、上記入力映像信号に対応した動き検出信号を得る動き検出部とを備え、上記走査線変換部では上記動き検出部より出力される上記動き検出信号に基づいて走査線の補間が行われる走査線変換装置であって、
上記動き検出部は、
第１のフィールドメモリと、
上記第１のフィールドメモリの後段に接続される第２のフィールドメモリと、
上記第１および第２のフィールドメモリの書き込みおよび読み出しを制御するメモリ制御回路と、
上記第１のフィールドメモリに入力される第１の映像信号と上記第２のフィールドメモリより出力される第２の映像信号とを利用して１フレーム間差信号を得る減算器と、
上記１フレーム間差信号より第１の動き検出信号を生成する第１の動き検出信号生成器と、
上記第１の動き検出信号に対し、１水平期間分毎に、時間軸圧縮処理を施して圧縮動き検出信号を得る圧縮回路と、
上記入力映像信号の各水平ブランキング部分に、それぞれ１水平期間分の上記圧縮動き検出信号を多重して、上記第１の映像信号を得るスイッチ回路と、
上記第１のフィールドメモリより出力される映像信号の各水平ブランキング部分に多重されている上記１水平期間分の上記圧縮動き検出信号に対し時間軸伸長処理を施して第２の動き検出信号を得る伸長回路と、
少なくとも上記第１の動き検出信号および上記第２の動き検出信号を使用して、上記入力映像信号に対応した最終的な動き検出信号を生成する第２の動き検出信号生成器とを有してなる
ことを特徴とする走査線変換装置。A scanning line number conversion unit that converts the number of lines of the input video signal to obtain an output video signal; and a motion detection unit that obtains a motion detection signal corresponding to the input video signal. A scanning line conversion device that performs scanning line interpolation based on the motion detection signal output from the unit,
The motion detector is
A first field memory;
A second field memory connected to a subsequent stage of the first field memory;
A memory control circuit for controlling writing and reading of the first and second field memories;
A subtractor that obtains a one-frame difference signal using a first video signal input to the first field memory and a second video signal output from the second field memory;
A first motion detection signal generator for generating a first motion detection signal from the inter-frame difference signal;
A compression circuit that performs a time axis compression process for each horizontal period for the first motion detection signal to obtain a compressed motion detection signal;
A switch circuit for obtaining the first video signal by multiplexing the compressed motion detection signal for one horizontal period on each horizontal blanking portion of the input video signal;
The second motion detection signal is obtained by subjecting the compressed motion detection signal for one horizontal period multiplexed in each horizontal blanking portion of the video signal output from the first field memory to a time axis expansion process. An expansion circuit to obtain;
A second motion detection signal generator for generating a final motion detection signal corresponding to the input video signal using at least the first motion detection signal and the second motion detection signal; A scanning line converter characterized by comprising: テレビ放送信号を受信する受信部と、上記受信部より得られる受信映像信号のライン数を変換して変換映像信号を得る走査線変換部と、上記変換映像信号による画像を表示する画像表示部と、上記受信映像信号に対応した動き検出信号を得る動き検出部とを備え、上記走査線変換部では上記動き検出部より出力される上記動き検出信号に基づいて走査線の補間が行われるテレビ受信機であって、
上記動き検出部は、
第１のフィールドメモリと、
上記第１のフィールドメモリの後段に接続される第２のフィールドメモリと、
上記第１および第２のフィールドメモリの書き込みおよび読み出しを制御するメモリ制御回路と、
上記第１のフィールドメモリに入力される第１の映像信号と上記第２のフィールドメモリより出力される第２の映像信号とを利用して１フレーム間差信号を得る減算器と、
上記１フレーム間差信号より第１の動き検出信号を生成する第１の動き検出信号生成器と、
上記第１の動き検出信号に対し、１水平期間分毎に、時間軸圧縮処理を施して圧縮動き検出信号を得る圧縮回路と、
上記受信映像信号の各水平ブランキング部分に、それぞれ１水平期間分の上記圧縮動き検出信号を多重して、上記第１の映像信号を得るスイッチ回路と、
上記第１のフィールドメモリより出力される映像信号の各水平ブランキング部分に多重されている上記１水平期間分の上記圧縮動き検出信号に対し時間軸伸長処理を施して第２の動き検出信号を得る伸長回路と、
少なくとも上記第１の動き検出信号および上記第２の動き検出信号を使用して、上記受信映像信号に対応した最終的な動き検出信号を生成する第２の動き検出信号生成器とを有してなる
ことを特徴とするテレビ受信機。A receiving unit for receiving a television broadcast signal; a scanning line converting unit for converting the number of lines of the received video signal obtained from the receiving unit to obtain a converted video signal; and an image display unit for displaying an image based on the converted video signal; And a motion detection unit that obtains a motion detection signal corresponding to the received video signal, and the scanning line conversion unit performs scanning line interpolation based on the motion detection signal output from the motion detection unit. Machine,
The motion detector is
A first field memory;
A second field memory connected to a subsequent stage of the first field memory;
A memory control circuit for controlling writing and reading of the first and second field memories;
A subtractor that obtains a one-frame difference signal using a first video signal input to the first field memory and a second video signal output from the second field memory;
A first motion detection signal generator for generating a first motion detection signal from the inter-frame difference signal;
A compression circuit that performs a time axis compression process for each horizontal period for the first motion detection signal to obtain a compressed motion detection signal;
A switch circuit for multiplexing the compressed motion detection signal for one horizontal period on each horizontal blanking portion of the received video signal to obtain the first video signal;
The second motion detection signal is obtained by subjecting the compressed motion detection signal for one horizontal period multiplexed in each horizontal blanking portion of the video signal output from the first field memory to a time axis expansion process. An expansion circuit to obtain;
A second motion detection signal generator for generating a final motion detection signal corresponding to the received video signal using at least the first motion detection signal and the second motion detection signal; A television receiver characterized by comprising:
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