JP4035937B2

JP4035937B2 - Display drive device

Info

Publication number: JP4035937B2
Application number: JP2000043030A
Authority: JP
Inventors: 英樹指田
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2000-02-21
Filing date: 2000-02-21
Publication date: 2008-01-23
Anticipated expiration: 2020-02-21
Also published as: JP2001236052A

Description

【０００１】
【発明の属する技術分野】
本発明は、表示駆動装置に関し、特に、映像信号に含まれる同期信号に基づいて、該映像信号を表示制御するための信号を生成する手段を備えた表示駆動装置に関する。
【０００２】
【従来の技術】
近年、デジタルビデオカメラやデジタルスチルカメラ等に代表される撮像機器には、撮影された画像等を表示するための液晶表示装置（Liquid Crystal Display；ＬＣＤ）が搭載されることが一般的となっている。また、コンピュータやテレビジョン等の情報端末や映像機器のモニタやディスプレイとして、従来のブラウン管（ＣＲＴ）に替えて、液晶表示装置が多用されるようになってきている。
以下に、従来の液晶表示装置の概略構成例について、図６、図７を参照して説明する。ここでは、液晶表示装置としてアクティブマトリックス型液晶表示パネルを用いた場合の構成について説明する。
【０００３】
図６に示すように、従来の液晶表示装置の概略構成は、大別して、液晶表示パネル１０と、信号ドライバ（ソースドライバ）２０と、走査ドライバ（ゲートドライバ）３０と、ＬＣＤコントローラ４０と、ビデオインターフェース回路５０と、デジタル−アナログ変換器（以下、Ｄ／Ａ変換器と記す）６０とを有している。
液晶表示パネル１０は、概略、マトリクス状に配置された画素電極と、画素電極にソースが接続された薄膜トランジスタ（Thin Film Transistor；以下、ＴＦＴと略記する）と、マトリクスの行方向に延伸し、複数のＴＦＴのゲートに接続された走査ラインと、マトリクスの列方向に延伸し、複数のＴＦＴのドレインに接続された信号ラインと、画素電極に対向して配置された対向電極（共通電極）と、画素電極と対向電極の間に充填された液晶とを有して構成され、後述する信号ドライバ２０及び走査ドライバ３０により選択される画素電極に所定の信号電圧を印加することにより、液晶の配列を制御して所定の画像情報を表示出力する。
【０００４】
信号ドライバ２０は、後述するＬＣＤコントローラ４０から供給される水平制御信号に基づいて、画像情報に対応する信号電圧を信号ラインを介して各画素電極に供給する。また、走査ドライバ３０は、ＬＣＤコントローラ４０から供給される垂直制御信号に基づいて、各走査ラインに走査信号を順次印加して選択状態とし、上記信号ラインと交差する位置に配置された画素電極に、上記信号ラインに供給された信号電圧を印加する。
ＬＣＤコントローラ４０は、図７に示すように、後述するビデオインターフェース回路５０から供給されるシステムクロックＳＹＳＣＫ及び水平同期信号ＸＨＤに基づいて、予め設定された所定の遅延タイミングで、バーストゲートパルスＢＧＰやサンプリングスタート信号ＳＲＴ等を生成する。生成されたバーストゲートパルスＢＧＰは、再びビデオインターフェース回路５０に出力される。
【０００５】
なお、バーストゲートパルスＢＧＰは、後述するように、例えば、テレビチューナーやビデオテープレコーダＶＴＲ等の外部機器からビデオインターフェース回路５０に供給され、輝度信号やカラー信号、同期信号の混合しているビデオ信号（コンポジットビデオ信号）に含まれるカラーバースト信号を抽出するための制御信号であり、サンプリングスタート信号ＳＲＴは、液晶表示パネル１０に表示される画像情報を所定のタイミングでサンプリング（画像情報の表示開始のタイミングを設定）する際に用いられる制御信号である。
また、ＬＣＤコントローラ４０は、水平同期信号ＸＨＤ、垂直同期信号ＸＶＤ及びシステムクロックＳＹＳＣＫに基づいて、水平制御信号や垂直制御信号を信号ドライバ２０及び走査ドライバ３０に各々供給することにより、所定のタイミングで画素電極に信号電圧を印加して、液晶表示パネル１０に所望の画像情報を表示させる制御を行う。
【０００６】
ビデオインターフェース回路５０は、システムクロックＳＹＳＣＫを信号ドライバ２０、ＬＣＤコントローラ４０、Ｄ／Ａ変換器６０等に動作クロックとして供給するとともに、このシステムクロックＳＹＳＣＫに同期した水平同期信号ＸＨＤ、垂直同期信号ＸＶＤをＬＣＤコントローラ４０に供給する。
また、ビデオインターフェース回路５０は、ＬＣＤコントローラ４０により生成されたバーストゲートパルスＢＧＰに基づいて、ビデオ信号からカラーバースト信号を抽出し、さらに、抽出されたカラーバースト信号に基づいて、ビデオ信号をＲＧＢの各色信号に復調するクロマ処理及びペデスタルクランプ処理を実行して、ビデオ信号からデジタルＲＧＢ信号を生成する。
Ｄ／Ａ変換器６０は、ビデオインターフェース回路５０により生成されたＲＧＢ信号をデジタル−アナログ変換して、信号ドライバ２０にアナログＲＧＢ信号を出力する。
【０００７】
すなわち、ＬＣＤコントローラ４０とビデオインターフェース回路５０とは、液晶表示パネル１０に所望の画像情報を表示させるための種々の制御信号を生成して、信号ドライバ２０及び走査ドライバ３０に出力する駆動制御信号生成装置を構成している。そして、上述したような構成を有する液晶表示装置においては、ビデオ信号に含まれるカラーバースト信号の抽出やクロマ処理、ペデスタルクランプ処理を行う場合、水平同期信号ＸＨＤのタイミングに基づいて生成されるバーストゲートパルスＢＧＰを用いていた。
【０００８】
ここで、ＬＣＤコントローラ４０におけるＢＧＰ生成部の具体構成について、図８を参照して説明する。
図８に示すように、ＢＧＰ生成部は、水平同期信号ＸＨＤの立ち上がり／立ち下がりを検出するエッジ検出回路ＥＤＧと、水平同期信号ＸＨＤの立下りタイミングでリセットされ、システムクロックＳＹＳＣＫに基づいて生成されるクロック信号ＣＫＩをカウントするカウンタ回路ＣＮＴ１と、カウンタ回路ＣＮＴ１のカウント値から、水平同期信号ＸＨＤのパルス幅の判定に用いられる水平同期判定信号ＨＤＷを生成するデコーダ回路ＤＣ１と、水平同期信号ＸＨＤの立ち上がりタイミングでリセットされ、クロック信号ＣＫＩをカウントするカウンタ回路ＣＮＴ２と、カウンタ回路ＣＮＴ２のカウント値から、上述したバーストゲートパルスＢＧＰの基準となるＢＧＰＯ信号（例えば、パルス幅２．９μｓ）を生成するデコーダ回路ＤＣ２と、水平同期判定信号ＨＤＷに基づいて、ＢＧＰＯ信号をバーストゲートパルスＢＧＰとして出力するか否かの出力状態を選択設定するセレクタ回路ＳＥＬＢと、を有して構成されている。
【０００９】
このような構成を有するＢＧＰ生成部における動作について、図９を参照して説明する。
図９に示すように、通常の動作、すなわち、水平同期信号ＸＨＤのパルスが正常なタイミングを有している場合（例えば、パルス幅が１μｓ以上であり、かつ、立ち下がり／立ち上がりタイミングが正常）である場合には、水平同期信号ＸＨＤが“Ｌ”（ロー）レベルに立ち下がると、エッジ検出回路ＥＤＧから立ち下がりリセット信号が出力され、カウンタ回路ＣＮＴ１においてカウント動作が開始される。そして、約１μｓ経過後にカウンタ回路ＣＮＴ１のカウント値が所定値ａに達したとき、水平同期信号ＸＨＤが“Ｌ”レベルであった場合（すなわち、“Ｌ”レベルのパルス幅が１μｓ以上）には、デコーダ回路ＤＣ１から“Ｈ”（ハイ）レベルの水平同期判定信号ＨＤＷがセレクタ回路ＳＥＬＢに出力される。ここで、デコーダ回路ＤＣ１は、１／２水平期間（Ｈ）の経過によりリセットされ、“Ｌ”レベルの水平同期判定信号ＨＤＷを出力する。
【００１０】
次いで、水平同期信号ＸＨＤが“Ｈ”レベルに立ち上がると、エッジ検出回路ＥＤＧから立ち上がりリセット信号が出力され、カウンタ回路ＣＮＴ２においてカウント動作が開始される。そして、カウンタ回路ＣＮＴ２のカウント値が所定値ｂに達したとき、デコーダ回路ＤＣ２からセレクタ回路ＳＥＬＢに“Ｌ”レベルのＢＧＰＯ信号が出力される。
そして、セレクタ回路ＳＥＬＢは、ＢＧＰＯ信号が入力されたとき、水平同期判定信号ＨＤＷが“Ｈ”レベルである場合には、ＢＧＰＯ信号をバーストゲートパルスＢＧＰとして選択設定して出力する。
【００１１】
【発明が解決しようとする課題】
上述したＢＧＰ生成部において、外部から供給されるビデオ信号に対して、テレビ信号が弱電界の場合や、ビデオテープレコーダ（ＶＴＲ）の巻き戻し再生やスローモード再生等の特殊再生を実行した場合には、水平同期信号ＸＨＤのパルス幅が短くなる（約１μｓ以下）現象や、立ち上り／立ち下りタイミングがずれる現象、パルス信号が欠落する現象等を生じる場合があった。
そのため、以下に示すように、バーストゲートパルスＢＧＰが出力されなくなり、ビデオ信号に対するクロマ処理やペデスタルクランプ処理等が正常に行われなくなって、画面が黒くなってしまう等の表示異常を生じるという問題を有していた。
【００１２】
すなわち、上記特殊再生等の動作を行った場合、上述した構成を有するＢＧＰ生成部においては、図１０に示すような異常動作が発生する。なお、ここでは、水平同期信号ＸＨＤのパルス幅が１μｓ以下に短くなった場合の動作について説明する。
図１０に示すように、上述した通常の動作と同様に、水平同期信号ＸＨＤが“Ｌ”レベルに立ち下がると、カウンタ回路ＣＮＴ１においてカウント動作が開始され、次いで、水平同期信号ＸＨＤが“Ｈ”レベルに立ち上がると、カウンタ回路ＣＮＴ２においてカウント動作が開始される。ここで、カウンタ回路ＣＮＴ１により約１μｓ経過後にカウント値が所定値ａに達したとき、水平同期信号ＸＨＤは“Ｈ”レベルに切り替わっているので、デコーダ回路ＤＣ１は、水平同期判定信号ＨＤＷの“Ｌ”レベルを維持してセレクタ回路ＳＥＬＢに出力する。
【００１３】
一方、水平同期信号ＸＨＤが“Ｈ”レベルに立ち上がることによりカウント動作を開始したカウンタ回路ＣＮＴ２のカウント値が所定値ｂになったとき、デコーダ回路ＤＣ２は、セレクタ回路ＳＥＬＢに“Ｌ”レベルのＢＧＰＯ信号を出力する。
セレクタ回路ＳＥＬＢは、ＢＧＰＯ信号が入力されたとき、水平同期判定信号ＨＤＷが“Ｌ”レベルであるので、ＢＧＰＯ信号を選択せず、結局バーストゲートパルスＢＧＰは出力されないことになる。これにより、ビデオ信号からのカラーバースト信号の抽出や、クロマ処理、ペデスタルクランプ処理等が正常に行われなくなって、表示異常が発生する。
尚、このように、水平同期信号ＸＨＤのパルス幅が短く、例えば１μｓ以下、になった場合にバーストゲートパルスＢＧＰが出力されなくなる構成は、本来、ビデオ信号上の１μｓ以下の短いノイズ信号を水平同期信号として誤認しないために、多くの場合に設けられている構成である。
一方、図示していないが、水平同期信号ＸＨＤのパルスが欠落している場合においては、水平同期信号ＸＨＤに立ち下がり、立ち上がりのエッジが存在しないことになるため、カウンタ回路ＣＮＴ１、カウンタ回路ＣＮＴ２におけるカウント動作が開始されず、上述したような水平同期判定信号ＨＤＷやＢＧＰＯ信号が生成されない。
【００１４】
そのため、バーストゲートパルスＢＧＰが出力されないことになり、表示異常が発生していた。
さらに、従来の構成においては、例えば、１／２Ｈ期間内に水平同期信号ＸＨＤ信号に相当する信号（ノイズ）が複数回入力されると、その度にバーストゲートパルスＢＧＰが出力されることになり、クランプされる信号レベルが不正確となるため、画質の劣化が顕著になって、良好かつ安定した表示状態を実現することができないという問題を有していた。
【００１５】
そこで、本発明は、上述した問題を解決して、ビデオ信号の特殊再生等を行って、ビデオ信号に含まれる同期信号のタイミングがずれた場合等であっても、バーストゲートパルス等の制御信号を良好に生成、出力して、表示異常の発生を抑制することができる表示駆動装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
請求項１記載の表示駆動装置は、映像信号に含まれる同期信号に基づいて、前記映像信号に所定の信号処理を施すための制御信号を生成、出力する表示駆動装置において、前記表示駆動装置は、前記映像信号に含まれる第１の同期信号のタイミング変動を示す判別信号を生成する判別信号生成部と、前記第１の同期信号に基づいて、第１の基準信号を生成する第１の基準信号生成部と、前記第１の同期信号のタイミングの変動に影響されない別個独立した第２の同期信号に基づいて、前記第１の同期信号のタイミング変動を許容する範囲を設定する許容範囲設定部と、前記第２の同期信号に基づいて、第２の基準信号を生成する第２の基準信号生成部と、前記判別信号の所定のタイミングが前記許容範囲に含まれているか否かを判別する判定部と、前記判定の結果に基づいて、前記第１の基準信号又は前記第２の基準信号のいずれかを選択して、前記制御信号として出力する信号選択部と、を備え、前記第２の基準信号の信号幅は、前記第１の基準信号の信号幅よりも短く設定されていることを特徴としている。
【００１７】
請求項２記載の表示駆動装置は、請求項１記載の表示駆動装置において、前記信号選択部は、前記判別部により前記判別信号の所定のタイミングが前記許容範囲に含まれていると判別された場合には、前記第１の基準信号を選択し、前記判別部により前記判別信号の所定のタイミングが前記許容範囲に含まれていないと判別された場合には、前記第２の基準信号を選択することを特徴としている。
請求項３記載の表示駆動装置は、請求項１または２に記載の表示駆動装置において、前記制御信号は、前記映像信号に含まれるカラーバースト信号を抽出するためのバーストゲート信号であることを特徴としている。
【００１８】
【発明の実施の形態】
以下、本発明に係る表示駆動装置の実施の形態について、図面を参照しながら説明する。
図１は、本発明に係る表示駆動装置の一実施形態を示す概略構成図である。ここで、従来技術に示した表示駆動装置（図８）と同等の構成については、同一の符号を付して、その説明を簡略化する。
図１に示すように、本実施形態に係る表示駆動装置（ＢＧＰ生成部）は、従来技術に示した構成と同等のエッジ検出回路ＥＤＧと、カウンタ回路ＣＮＴ１と、デコーダ回路ＤＣ１と、カウンタ回路ＣＮＴ２と、デコーダ回路ＤＣ２と、を備え、さらに、カウンタ回路ＣＮＴ３と、デコーダ回路ＤＣ３と、ウィンドジャッジ回路ＷＪＧと、セレクタ回路ＳＥＬＡと、を有して構成されている。
【００１９】
すなわち、エッジ検出回路ＥＤＧは、水平同期信号（第１の同期信号）ＸＨＤの立ち上がり／立ち下がりを検出する。カウンタ回路ＣＮＴ１は、この水平同期信号ＸＨＤの立下りタイミングでリセットされて、クロック信号ＣＫＩをカウントし、所定のカウント値ａに達すると、デコーダ回路ＤＣ１から水平同期判定信号（判別信号）ＨＤＷがウィンドジャッジ回路ＷＪＧに出力される。また、カウンタ回路ＣＮＴ２は、水平同期信号ＸＨＤの立ち上がりタイミングでリセットされて、クロック信号ＣＫＩをカウントし、所定のカウント値ｂに達すると、デコーダ回路ＤＣ２から所定のパルス幅（例えば、パルス幅２．９μｓ）を有するＢＧＰＯ信号（第１の基準信号）がセレクタ回路ＳＥＬＡに出力される。ここで、カウンタ回路ＣＮＴ１及びデコーダ回路ＤＣ１は、本発明に係る判別信号生成部を構成し、カウンタ回路ＣＮＴ２及びデコーダ回路ＤＣ２は、本発明に係る第１の基準信号生成部を構成している。
【００２０】
そして、カウンタ回路ＣＮＴ３は、例えば、ＬＣＤコントローラ内部で生成され、上記ビデオ信号に含まれる水平同期信号ＸＨＤのタイミングの変動に影響されない独立した水平同期信号（第２の同期信号）ＴＧＨＤの立ち上がりタイミングでリセットされ、クロック信号ＣＫＩをカウントし、デコーダ回路ＤＣ３は、カウンタ回路ＣＮＴ３のカウント値に基づいて、所定のパルス幅（例えば、パルス幅１．８μｓ）を有するＢＧＰＩ信号（第２の基準信号）をセレクタ回路ＳＥＬＡに出力するとともに、水平同期信号ＸＨＤのタイミングのずれ量の許容範囲（ウィンド）を設定するＢＧＰＷＩＮ信号をウィンドジャッジ回路ＷＪＧに出力する。ここで、カウンタ回路ＣＮＴ３及びデコーダ回路ＤＣ３は、本発明に係る第２の基準信号生成部及び許容範囲設定部を構成する。
【００２１】
ウィンドジャッジ回路（判別部）ＷＪＧは、ＢＧＰＷＩＮ信号により設定される許容範囲と上記水平同期判定信号ＨＤＷに基づいて、水平同期信号ＸＨＤのタイミングのずれ量が許容する範囲にあるか否かを判定し、その結果を選択制御信号ＢＧＰＳＥＬとしてセレクタ回路ＳＥＬＡに出力する。
セレクタ回路（信号選択部）ＳＥＬＡは、ウィンドジャッジ回路ＷＪＧから出力されるＢＧＰＳＥＬ信号に基づいて、ＢＧＰＯ信号かＢＧＰＩ信号のいずれかを選択して、バーストゲートパルス（制御信号）ＢＧＰとして出力する。すなわち、ウィンドジャッジ回路ＷＪＧにおいて、水平同期判定信号ＨＤＷのタイミングが上記許容範囲に含まれていると判定された場合には、ＢＧＰＯ信号を選択してバーストゲートパルスＢＧＰとして出力し、一方、上記許容範囲に含まれていないと判定された場合には、ＢＧＰＩ信号を選択してバーストゲートパルスＢＧＰとして出力する。
【００２２】
また、セレクタ回路ＳＥＬＡには、出力制御信号として水平同期信号ＴＧＨＤが入力され、バーストゲートパルスＢＧＰの生成周期である１／２水平期間に１回だけバーストゲートパルスＢＧＰを出力するように構成されている。これにより１回バーストゲートパルスＢＧＰが出力されると、当該処理期間（すなわち、１／２水平期間）内に水平同期信号ＸＨＤに相当するノイズが複数回入力された場合であっても、次に水平同期信号ＴＧＨＤが入力されるまでバーストゲートパルスＢＧＰが複数回出力されることがなくなり、クランプされる信号レベルを適切に確保して、良好かつ安定した表示状態を実現することができる。
【００２３】
ここで、ＢＧＰＩ信号及びＢＧＰＷＩＮ信号は、ビデオ信号に含まれる水平同期信号ＸＨＤとは別個独立した水平同期信号ＴＧＨＤに基づいて生成されているので、水平同期信号ＸＨＤのタイミングのずれや欠落が生じた場合であっても、常に正確かつ一定のタイミングを有して変化し、その影響を受けることはない。なお、上述したＴＧＨＤは、基本的には、正常な水平同期信号ＸＨＤの入力によりＰＬＬ（Phase Locked Loop）がかかる発振回路を用いて、カウンタによりクロック信号をカウントして、そのデコード値から生成される。したがって、水平同期信号ＸＨＤが正常なタイミングを有している場合には、水平同期信号ＸＨＤの立ち下がりタイミングと水平同期信号ＴＧＨＤの立ち上がりタイミングが、一致するように調整されて、表示駆動装置に入力される。
【００２４】
次に、本実施形態に係る表示駆動装置の動作について、図面を参照して説明する。
（通常動作の場合）
まず、水平同期信号ＸＨＤのパルスが正常（例えば、パルス幅が１μｓ以上であり、かつ、立ち下がり／立ち上がりタイミングが正常）な通常の動作の場合について説明する。
図２は、本実施形態に係る表示駆動装置における通常の動作を示すタイミングチャートである。
図２に示すように、水平同期信号ＸＨＤが“Ｌ”レベルに立ち下がると、エッジ検出回路ＥＤＧから立ち下がりリセット信号が出力され、カウンタ回路ＣＮＴ１においてカウント動作が開始される。そして、約１μｓ経過後にカウンタ回路ＣＮＴ１のカウント値が所定値ａに達したとき、水平同期信号ＸＨＤが“Ｌ”レベルであった場合には、デコーダ回路ＤＣ１から“Ｈ”レベルの水平同期判定信号ＨＤＷがウィンドジャッジ回路ＷＪＧに出力される。
【００２５】
次いで、水平同期信号ＸＨＤが“Ｈ”レベルに立ち上がると、エッジ検出回路ＥＤＧから立ち上がりリセット信号が出力され、カウンタ回路ＣＮＴ２においてカウント動作が開始される。そして、カウンタ回路ＣＮＴ２のカウント値が所定値ｂに達したとき、デコーダ回路ＤＣ２からセレクタ回路ＳＥＬＡに所定のパルス幅（例えば、２．９μｓ）を有する“Ｌ”レベルのＢＧＰＯ信号が出力される。
一方、水平同期信号ＴＧＨＤは、カウンタ回路ＣＮＴ３にリセット信号として入力され、水平同期信号ＨＸＤの立ち下がりタイミングと同じタイミングで水平同期信号ＴＧＨＤが立ち上がると、カウンタ回路ＣＮＴ３がリセットされて、カウント動作が開始される。そして、カウンタ回路ＣＮＴ３が所定のカウント値ｄ１に達したとき、デコーダ回路ＤＣ３から、水平同期判定信号ＨＤＷの立ち上がりタイミングの変動が許容される範囲（許容範囲）を規定する“Ｈ”レベルのＢＧＰＷＩＮ信号がウィンドジャッジ回路ＷＪＧに出力される。
【００２６】
ここで、ＢＧＰＷＩＮ信号は、上記水平同期判定信号ＨＤＷの“Ｈ”レベルへの立ち上がりタイミングから、予め設定された許容範囲を示す時間（例えば、遅延許容範囲４．２μｓ）に相当するカウント値ｄ２に達すると、“Ｌ”レベルに立ち下がるように、一定のパルス幅を有して設定されている。すなわち、ＢＧＰＷＩＮ信号は、ビデオ信号の信号処理を良好に行うことができる水平同期信号ＸＨＤの変動の許容範囲を規定するものである。
また、カウンタ回路ＣＮＴ３が所定のカウント値ｅに達すると、デコーダ回路ＤＣ３からＢＧＰＯ信号のパルス幅（例えば、２．９μｓ）よりも短い所定のパルス幅（例えば、１．８μｓ）を有する“Ｌ”レベルのＢＧＰＩ信号がセレクタ回路ＳＥＬＡに出力される。
【００２７】
そして、通常の動作時には、ＢＧＰＷＩＮ信号が“Ｈ”レベルとなる許容範囲内に、水平同期判定信号ＨＤＷの“Ｈ”レベルへの立ち上がりタイミングが存在するので、ウィンドジャッジ回路ＷＪＧは、水平同期信号ＸＨＤをビデオ信号の信号処理に良好に適用できる（タイミングのずれや欠落がない）ものと判断して、ＢＰＧＯ信号を選択するための選択制御信号ＢＧＰＳＥＬをセレクタ回路ＳＥＬＡに出力する。セレクタ回路ＳＥＬＡは、選択制御信号ＢＧＰＳＥＬに基づいて、ＢＧＰＯ信号を選択設定してバーストゲートパルスＢＧＰとして出力する。このように、水平同期信号ＸＨＤが正常な場合には、水平同期信号ＸＨＤに基づいて生成されるＢＧＰＯ信号がバーストゲートパルスＢＧＰとして出力され、このバーストゲートパルスＢＧＰに基づいて、ビデオ信号からカラーバースト信号の抽出や、クロマ処理、ペデスタルクランプ処理が行われて、正常な表示動作が行われる。ここで、セレクタ回路ＳＥＬＡは、水平同期信号ＴＧＨＤに基づいて、１／２水平期間内に１回だけ、バーストゲートパルスＢＧＰの出力を許容するので、以後、水平同期信号ＸＨＤに相当するノイズが複数回入力されてもバーストゲートパルスＢＧＰは出力されない。なお、このような出力制御処理は、後述する特殊動作の場合にも同様に実行される。
【００２８】
（特殊動作の場合）
次に、特殊動作等により、水平同期信号ＸＨＤに異常（例えば、パルス幅が１μｓ以下）が生じた場合の動作について説明する。
図３は、本実施形態に係る表示駆動装置における異常時（水平同期信号ＸＨＤのパルス幅が１μｓ以下の場合）の動作例を示すタイミングチャートである。
図３に示すように、水平同期信号ＸＨＤが“Ｌ”レベルに立ち下がると、エッジ検出回路ＥＤＧから立ち下がりリセット信号が出力され、カウンタ回路ＣＮＴ１においてカウント動作が開始される。
ここで、カウンタ回路ＣＮＴ１により約１μｓ経過後にカウント値が所定値ａに達したとき、水平同期信号ＸＨＤはすでに“Ｈ”レベルに切り替わっているので、デコーダ回路ＤＣ１は、水平同期判定信号ＨＤＷの“Ｌ”レベルを維持してウィンドジャッジ回路ＷＪＧに出力する。
【００２９】
また、水平同期信号ＸＨＤが“Ｈ”レベルに立ち上がると、エッジ検出回路ＥＤＧから立ち上がりリセット信号が出力され、カウンタ回路ＣＮＴ２においてカウント動作が開始される。そして、カウンタ回路ＣＮＴ２のカウント値が所定値ｂに達したとき、デコーダ回路ＤＣ２は、“Ｌ”レベルのＢＧＰＯ信号をセレクタ回路ＳＥＬＡに出力する。
一方、所定のタイミングで水平同期信号ＴＧＨＤが立ち上がると、カウンタ回路ＣＮＴ３がリセットされて、カウント動作が開始される。そして、カウンタ回路ＣＮＴ３が所定のカウント値ｄ１に達したとき、デコーダ回路ＤＣ３から、上記許容範囲を規定する“Ｈ”レベルのＢＧＰＷＩＮ信号がウィンドジャッジ回路ＷＪＧに出力され、予め設定された許容範囲に相当する時間の経過後（カウント値ｄ２）に“Ｌ”レベルに立ち下がる。
また、カウンタ回路ＣＮＴ３が所定のカウント値ｅに達すると、デコーダ回路ＤＣ３から所定のパルス幅を有する“Ｌ”レベルのＢＧＰＩ信号がセレクタ回路ＳＥＬＡに出力される。
【００３０】
ここで、水平同期信号ＸＨＤのパルス幅が１μｓ以下となる特殊動作の場合には、ＢＧＰＷＩＮ信号が“Ｈ”レベルとなる許容範囲内に、水平同期判定信号ＨＤＷの“Ｈ”レベルへの立ち上がりタイミングが存在しないので、ウィンドジャッジ回路ＷＪＧは、水平同期信号ＸＨＤがビデオ信号の信号処理に適用できる許容範囲を外れているものと判断して、ＢＰＧＩ信号を選択するための選択制御信号ＢＧＰＳＥＬをセレクタ回路ＳＥＬＡに出力する。セレクタ回路ＳＥＬＡは、選択制御信号ＢＧＰＳＥＬに基づいて、ＢＧＰＩ信号を選択設定してバーストゲートパルスＢＧＰとして出力する。
このように、水平同期信号ＸＨＤのパルス幅が１μｓ以下となる異常が発生した場合には、水平同期信号ＴＧＨＤに基づいて生成されるＢＧＰＩ信号がバーストゲートパルスＢＧＰとして出力され、このバーストゲートパルスＢＧＰに基づいて、ビデオ信号からカラーバースト信号の抽出や、クロマ処理、ペデスタルクランプ処理が行われて表示動作が行われる。
【００３１】
次に、特殊動作等により、水平同期信号ＸＨＤに異常（例えば、立ち上がり／立ち下がりタイミングのずれやシフト）が生じた場合の動作について説明する。
図４は、本実施形態に係る表示駆動装置における異常時（水平同期信号ＸＨＤの立ち上がり／立ち下がりタイミングがずれている場合）の第１の動作例を示すタイミングチャートであり、図５は、本実施形態に係る表示駆動装置における異常時（水平同期信号ＸＨＤの立ち上がり／立ち下がりタイミングがずれている場合）の第２の動作例を示すタイミングチャートである。
図４に示すように、水平同期信号ＸＨＤが“Ｌ”レベルに立ち下がると、エッジ検出回路ＥＤＧから立ち下がりリセット信号が出力され、カウンタ回路ＣＮＴ１においてカウント動作が開始される。ここで、約１μｓ経過後にカウンタ回路ＣＮＴ１のカウント値が所定値ａに達したとき、水平同期信号ＸＨＤが“Ｌ”レベルであった場合には、デコーダ回路ＤＣ１から“Ｈ”レベルの水平同期判定信号ＨＤＷがウィンドジャッジ回路ＷＪＧに出力される。
【００３２】
次いで、水平同期信号ＸＨＤが“Ｈ”レベルに立ち上がると、エッジ検出回路ＥＤＧから立ち上がりリセット信号が出力され、カウンタ回路ＣＮＴ２においてカウント動作が開始される。そして、カウンタ回路ＣＮＴ２のカウント値が所定値ｂに達したとき、デコーダ回路ＤＣ２からセレクタ回路ＳＥＬＡに“Ｌ”レベルのＢＧＰＯ信号が出力される。
一方、所定のタイミングで水平同期信号ＴＧＨＤが立ち上がると、カウンタ回路ＣＮＴ３がリセットされて、カウント動作が開始される。そして、カウンタ回路ＣＮＴ３が所定のカウント値ｄ１に達したとき、デコーダ回路ＤＣ３から、上記許容範囲を規定する“Ｈ”レベルのＢＧＰＷＩＮ信号がウィンドジャッジ回路ＷＪＧに出力され、予め設定された許容範囲に相当する時間の経過後（カウント値ｄ２）に“Ｌ”レベルに立ち下がる。
また、カウンタ回路ＣＮＴ３が所定のカウント値ｅに達すると、デコーダ回路ＤＣ３から所定のパルス幅を有する“Ｌ”レベルのＢＧＰＩ信号がセレクタ回路ＳＥＬＡに出力される。
【００３３】
ここで、水平同期信号ＸＨＤのタイミングのずれが、ビデオ信号の信号処理に影響を及ぼさない範囲で生じる特殊動作の場合には、ＢＧＰＷＩＮ信号が“Ｈ”レベルとなる許容範囲内に、水平同期判定信号ＨＤＷの“Ｈ”レベルへの立ち上がりタイミングが存在するので、ウィンドジャッジ回路ＷＪＧは、水平同期信号ＸＨＤをビデオ信号の信号処理に適用できる（タイミングのずれが許容範囲内）ものと判断して、ＢＰＧＯ信号を選択するための選択制御信号ＢＧＰＳＥＬをセレクタ回路ＳＥＬＡに出力する。セレクタ回路ＳＥＬＡは、選択制御信号ＢＧＰＳＥＬに基づいて、ＢＧＰＯ信号を選択設定してバーストゲートパルスＢＧＰとして出力する。
このように、水平同期信号ＸＨＤのタイミングのずれが軽微な場合には、水平同期信号ＸＨＤに基づいて生成されるＢＧＰＯ信号がバーストゲートパルスＢＧＰとして出力され、このバーストゲートパルスＢＧＰに基づいて、ビデオ信号からカラーバースト信号の抽出や、クロマ処理、ペデスタルクランプ処理が行われて表示動作が行われる。この場合、バーストゲートパルスＢＧＰの出力タイミングが、正常動作時に比較して遅延するが、上記信号処理や画像情報の表示動作への影響は極めて小さく抑制される。
【００３４】
一方、水平同期信号ＸＨＤのタイミングのずれが、ビデオ信号の信号処理に影響を及ぼす程度に大幅に遅延等を生じる特殊動作の場合には、図５に示すように、ＢＧＰＷＩＮ信号が“Ｈ”レベルとなる許容範囲内に、水平同期判定信号ＨＤＷの“Ｈ”レベルへの立ち上がりタイミングが存在しないので、ウィンドジャッジ回路ＷＪＧは、水平同期信号ＸＨＤがビデオ信号の信号処理に適用できる許容範囲を外れているものと判断して、ＢＰＧＩ信号を選択するための選択制御信号ＢＧＰＳＥＬをセレクタ回路ＳＥＬＡに出力する。セレクタ回路ＳＥＬＡは、選択制御信号ＢＧＰＳＥＬに基づいて、ＢＧＰＩ信号を選択設定してバーストゲートパルスＢＧＰとして出力する。
このように、水平同期信号ＸＨＤのタイミングのずれが過大である場合には、水平同期信号ＴＧＨＤに基づいて生成されるＢＧＰＩ信号がバーストゲートパルスＢＧＰとして出力され、このバーストゲートパルスＢＧＰに基づいて、ビデオ信号からカラーバースト信号の抽出や、クロマ処理、ペデスタルクランプ処理が行われて表示動作が行われる。
【００３５】
次に、特殊動作等により、水平同期信号ＸＨＤに異常（例えば、水平同期信号ＸＨＤのパルスの欠落）が生じた場合の動作について説明する。
水平同期信号ＸＨＤのパルスが欠落している場合においては、水平同期信号ＸＨＤに、立ち下がり、立ち上がりのエッジが存在しないため、カウンタ回路ＣＮＴ１、カウンタ回路ＣＮＴ２におけるカウント動作が開始されず、水平同期判定信号ＨＤＷ、ＢＧＰＯ信号のいずれも生成されない。そのため、ＢＧＰＷＩＮ信号が“Ｈ”レベルとなる許容範囲内に、水平同期判定信号ＨＤＷの“Ｈ”レベルへの立ち上がりタイミングが存在しないので、ウィンドジャッジ回路ＷＪＧは、水平同期信号ＸＨＤがビデオ信号の信号処理に適用できる許容範囲を外れている、又は、パルスが欠落しているものと判断して、ＢＰＧＩ信号を選択するための選択制御信号ＢＧＰＳＥＬをセレクタ回路ＳＥＬＡに出力する。セレクタ回路ＳＥＬＡは、選択制御信号ＢＧＰＳＥＬに基づいて、ＢＧＰＩ信号を選択設定してバーストゲートパルスＢＧＰとして出力する。
【００３６】
このように、水平同期信号ＸＨＤのパルスが欠落している場合には、水平同期信号ＴＧＨＤに基づいて生成されるＢＧＰＩ信号がバーストゲートパルスＢＧＰとして出力され、このバーストゲートパルスＢＧＰに基づいて、ビデオ信号からカラーバースト信号の抽出や、クロマ処理、ペデスタルクランプ処理が行われて表示動作が行われる。
上述したように、本実施形態に係る表示駆動装置おいては、ウィンドジャッジ回路ＷＪＧにより、水平同期信号ＴＧＨＤに基づいて生成されるＢＧＰＷＩＮ信号により規定される許容範囲内に、水平同期信号ＸＨＤのタイミングの変動を示す水平同期判定信号ＨＤＷの立ち上がりタイミングが存在するか否かを判別して、許容範囲内にない場合には、一義的にＢＧＰＩ信号を選択する制御信号ＢＧＰＳＥＬをセレクタ回路ＳＥＬＡに出力して、水平同期信号ＸＨＤ信号の異常の影響を受けているＢＧＰＯ信号に代えて、水平同期信号ＴＧＨＤに基づいて生成されるＢＧＰＩ信号を便宜的にバーストゲートパルスＢＧＰとして出力するようにしている。
【００３７】
したがって、ＢＧＰＷＩＮ信号によって規定される許容範囲において、水平同期信号ＸＨＤのタイミングのずれを許容し、それ以上遅れた場合やパルス幅が１μｓ幅以下の場合、あるいは、パルスが欠落している場合には、水平同期信号ＴＧＨＤに基づいて生成されるＢＧＰＩ信号に基づいてバーストゲートパルスＢＧＰが生成され、出力され、上記異常時にバーストゲートパルスＢＧＰが出力されなくなる現象を防止することができ、画質の劣化を抑制して安定した表示状態を実現することができる。
また、本実施形態に係る表示駆動装置によれば、セレクタ回路ＳＥＬＡは、水平同期信号ＴＧＨＤに基づいて、１／２水平期間内に１回だけ、バーストゲートパルスＢＧＰの出力を許容するように構成されているので、上記許容範囲内に最初に水平同期判定信号ＨＤＷが立ち上がった場合のみ、すなわち、１／２Ｈ期間内の正しい位置に１回だけ、バーストゲートパルスＢＧＰが出力されることになり、クランプされる信号レベルが適切に確保され、良好かつ安定した表示状態を実現することができる。
【００３８】
なお、上述した実施形態においては、ＢＧＰＷＩＮ信号による遅延許容範囲を、水平同期判定信号ＨＤＷの立ち上がり時点から４．２μｓとした場合について説明したが、これは、４．２μｓ以上遅延するとＢＧＰＯ信号の出力タイミングが、ビデオ信号に含まれる映像データの領域にずれ込んでしまうことを避けるために設定したものである。但し、この映像データ領域、すなわち、表示開始タイミングは、表示パネルの画素数やアスペクト比によって決定される値であるので、常に一定の値という訳ではなく、上記遅延許容範囲についても、４．２μｓに限定されるものではないことは言うまでもない。
【００３９】
また、上述した実施形態において、ＢＧＰＯ信号のパルス幅を２．９μｓと設定したのは、一般的に使用されている制御ＩＣにおけるパルス幅の規格値に基づいたものである。これに対し、ＢＧＰＩ信号のパルス幅をこれより短い１．８μｓと設定したのは、上述したように、本来ＢＧＰＩ信号が選択される場合というのは、水平同期信号ＸＨＤが正常な状態ではないため、カラーバースト信号にも正常な状態ではない可能性があるため、出力されるバーストゲートパルスＢＧＰ（すなわち、ＢＧＰＩ信号）のパルス幅を極力短くして、信号レベルのクランプ時間を短くし、カラーバースト信号の抽出を必要最小限の時間にするためである。なお、この１．８μｓというパルス幅は、映像データの実測実力値に基づくものである。
さらに、上記実施形態においては、液晶表示パネルを用いた表示駆動装置の場合について記載したが、本発明はこれに限定されるものではなく、ビデオ信号（映像信号）に含まれる同期信号に基づいて、信号処理に必要な制御信号を生成する構成を有する他の表示手段にも良好に適用することができるものであることは言うまでもない。
【００４０】
【発明の効果】
請求項１又は３記載の発明によれば、第１の同期信号に基づいて、第１の基準信号を生成する第１の基準信号生成部と、第１の同期信号のタイミングの変動に影響されない別個独立した第２の同期信号に基づいて、第１の同期信号のタイミング変動を許容する範囲を設定する許容範囲設定部と、第２の同期信号に基づいて、第２の基準信号を生成する第２の基準信号生成部と、第１の同期信号のタイミングの変動を示す判別信号の所定のタイミングが許容範囲に含まれているか否かを判別する判定部と、を備えているので、映像信号に含まれる水平同期信号のタイミングが、所定の許容範囲内にあるか否かを判定し、この判定結果に基づいて、バーストゲートパルス等の制御信号を生成するための基準信号（第１の基準信号、第２の基準信号）を切り換え設定することにより、水平同期信号のパルス幅が所定幅よりも短くなった場合やタイミングがずれた場合、パルスが欠落した場合であっても、バーストゲートパルスを常時出力して、ビデオ信号に含まれるカラーバースト信号の抽出や、クロマ処理、ペデスタルクランプ処理を正常に行うことができ、画質の劣化を抑制して安定した表示状態を実現することができる。
また、第２の基準信号の信号幅が、第１の基準信号の信号幅よりも短く（狭く）設定されているので、第１の同期信号のタイミング変動により、不適正なタイミングを有する映像信号の場合には、生成、出力される制御信号のパルス幅を、少なくとも画質の劣化を回避できる程度に極力短くすることにより、タイミングずれ等の表示への影響を最低限に止めて、表示状態の劣化を目立たないようにすることができる。
【００４１】
請求項２記載の発明によれば、画像情報の表示動作において支障がないように設定された許容範囲に基づいて、第１の同期信号のタイミング変動の正常、異常を判別しているので、第１の同期信号が許容範囲を逸脱するタイミングを有する場合や、第１の同期信号が欠落した場合等にのみ、第１の同期信号のタイミング変動に影響されない第２の同期信号に基づく第２の基準信号を選択して、制御信号が出力されない状態を回避し、画質の劣化を抑制することができる。
【図面の簡単な説明】
【図１】本発明に係る表示駆動装置の一実施形態を示す概略構成図である。
【図２】本実施形態に係る表示駆動装置における通常の動作を示すタイミングチャートである。
【図３】本実施形態に係る表示駆動装置における異常時（水平同期信号ＸＨＤのパルス幅が１μｓ以下の場合）の動作例を示すタイミングチャートである。
【図４】本実施形態に係る表示駆動装置における異常時（水平同期信号ＸＨＤの立ち上がり／立ち下がりタイミングがずれている場合）の第１の動作例を示すタイミングチャートである。
【図５】本実施形態に係る表示駆動装置における異常時（水平同期信号ＸＨＤの立ち上がり／立ち下がりタイミングがずれている場合）の第２の動作例を示すタイミングチャートである。
【図６】従来技術における液晶表示装置を示す概略構成図である。
【図７】ビデオ信号と他の制御信号との関係を示すタイミングチャートである。
【図８】従来技術における液晶表示装置に適用されるＢＧＰ生成部の具体構成図である。
【図９】従来技術における液晶表示装置に適用されるＢＧＰ生成部における通常動作を示すタイミングチャートである。
【図１０】従来技術における液晶表示装置に適用されるＢＧＰ生成部における異常動作を示すタイミングチャートである。
【符号の説明】
ＣＮＴ１〜ＣＮＴ３カウンタ回路
ＤＣ１〜ＤＣ３デコーダ回路
ＳＥＬＡ、ＳＥＬＢセレクタ回路
ＷＪＧウィンドジャッジ回路
ＸＨＤ、ＴＧＨＤ水平同期信号
ＨＤＷ水平同期判定信号
ＢＧＰバーストゲートパルス
１０液晶表示パネル
２０信号ドライバ
３０走査ドライバ
４０ＬＣＤコントローラ
５０ビデオインターフェース回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a display driving device, and more particularly to a display driving device including means for generating a signal for controlling display of the video signal based on a synchronization signal included in the video signal.
[0002]
[Prior art]
In recent years, a liquid crystal display (LCD) for displaying a captured image or the like is generally installed in an imaging device typified by a digital video camera or a digital still camera. Yes. In addition, liquid crystal display devices are increasingly used in place of conventional cathode ray tubes (CRT) as monitors and displays for information terminals such as computers and televisions and video equipment.
A schematic configuration example of a conventional liquid crystal display device will be described below with reference to FIGS. Here, a configuration in the case where an active matrix type liquid crystal display panel is used as the liquid crystal display device will be described.
[0003]
As shown in FIG. 6, the schematic configuration of a conventional liquid crystal display device is roughly divided into a liquid crystal display panel 10, a signal driver (source driver) 20, a scanning driver (gate driver) 30, an LCD controller 40, a video. An interface circuit 50 and a digital-analog converter (hereinafter referred to as a D / A converter) 60 are included.
The liquid crystal display panel 10 generally includes a pixel electrode arranged in a matrix, a thin film transistor (hereinafter abbreviated as TFT) having a source connected to the pixel electrode, and a plurality of pixels extending in the matrix row direction. A scanning line connected to the gate of the TFT, a signal line extending in the column direction of the matrix and connected to the drains of the plurality of TFTs, a counter electrode (common electrode) disposed opposite to the pixel electrode, A liquid crystal filled between the pixel electrode and the counter electrode is configured, and a predetermined signal voltage is applied to the pixel electrode selected by the signal driver 20 and the scan driver 30 to be described later, thereby arranging the liquid crystal array. Control to display and output predetermined image information.
[0004]
The signal driver 20 supplies a signal voltage corresponding to image information to each pixel electrode via a signal line based on a horizontal control signal supplied from an LCD controller 40 described later. Further, the scan driver 30 sequentially applies the scan signal to each scan line based on the vertical control signal supplied from the LCD controller 40 to make it a selected state, and applies it to the pixel electrode arranged at a position intersecting with the signal line. The signal voltage supplied to the signal line is applied.
As shown in FIG. 7, the LCD controller 40 performs burst gate pulse BGP and sampling at a predetermined delay timing set in advance based on a system clock SYSCK and a horizontal synchronization signal XHD supplied from a video interface circuit 50 described later. A start signal SRT and the like are generated. The generated burst gate pulse BGP is output to the video interface circuit 50 again.
[0005]
As will be described later, the burst gate pulse BGP is supplied to the video interface circuit 50 from an external device such as a TV tuner or a video tape recorder VTR, and is a video signal in which a luminance signal, a color signal, and a synchronization signal are mixed. A sampling start signal SRT is a control signal for extracting a color burst signal included in (composite video signal), and the sampling start signal SRT samples image information displayed on the liquid crystal display panel 10 at a predetermined timing (display start of image information display). This is a control signal used when setting timing).
Further, the LCD controller 40 supplies a horizontal control signal and a vertical control signal to the signal driver 20 and the scan driver 30 based on the horizontal synchronization signal XHD, the vertical synchronization signal XVD, and the system clock SYSCK, respectively, at a predetermined timing. A signal voltage is applied to the pixel electrode to control the liquid crystal display panel 10 to display desired image information.
[0006]
The video interface circuit 50 supplies the system clock SYSCK as an operation clock to the signal driver 20, the LCD controller 40, the D / A converter 60, and the like, and receives the horizontal synchronization signal XHD and the vertical synchronization signal XVD synchronized with the system clock SYSCK. This is supplied to the LCD controller 40.
Further, the video interface circuit 50 extracts a color burst signal from the video signal based on the burst gate pulse BGP generated by the LCD controller 40, and further converts the video signal to RGB based on the extracted color burst signal. A chroma process and a pedestal clamp process for demodulating each color signal are executed to generate a digital RGB signal from the video signal.
The D / A converter 60 performs digital-analog conversion on the RGB signal generated by the video interface circuit 50 and outputs the analog RGB signal to the signal driver 20.
[0007]
That is, the LCD controller 40 and the video interface circuit 50 generate various control signals for displaying desired image information on the liquid crystal display panel 10 and generate drive control signals to be output to the signal driver 20 and the scan driver 30. Configure the device. In the liquid crystal display device having the above-described configuration, when extracting a color burst signal included in a video signal, chroma processing, or pedestal clamp processing, a burst gate generated based on the timing of the horizontal synchronization signal XHD Pulse BGP was used.
[0008]
Here, a specific configuration of the BGP generation unit in the LCD controller 40 will be described with reference to FIG.
As shown in FIG. 8, the BGP generator is reset at the edge detection circuit EDG that detects the rise / fall of the horizontal synchronization signal XHD and the fall timing of the horizontal synchronization signal XHD, and is generated based on the system clock SYSCK. A counter circuit CNT1 that counts the clock signal CKI, a decoder circuit DC1 that generates a horizontal synchronization determination signal HDW that is used to determine the pulse width of the horizontal synchronization signal XHD from the count value of the counter circuit CNT1, and the horizontal synchronization signal XHD A counter circuit CNT2 that resets at the rising timing and counts the clock signal CKI, and a decoder that generates a BGPO signal (for example, a pulse width of 2.9 μs) serving as a reference for the above-described burst gate pulse BGP from the count value of the counter circuit CNT2. Circuit DC If, based on the horizontal synchronization determination signal HDW, is configured to include a selector circuit SELB that selects set whether the output state for outputting a BGPO signal as a burst gate pulse BGP, the.
[0009]
The operation of the BGP generator having such a configuration will be described with reference to FIG.
As shown in FIG. 9, normal operation, that is, when the pulse of the horizontal synchronization signal XHD has a normal timing (for example, the pulse width is 1 μs or more and the falling / rising timing is normal). In this case, when the horizontal synchronization signal XHD falls to the “L” (low) level, a falling reset signal is output from the edge detection circuit EDG, and the count operation is started in the counter circuit CNT1. Then, when the count value of the counter circuit CNT1 reaches the predetermined value a after about 1 μs, when the horizontal synchronization signal XHD is at the “L” level (that is, the pulse width of the “L” level is 1 μs or more). The horizontal synchronization determination signal HDW of “H” (high) level is output from the decoder circuit DC1 to the selector circuit SELB. Here, the decoder circuit DC1 is reset after the ½ horizontal period (H) has elapsed, and outputs an “L” level horizontal synchronization determination signal HDW.
[0010]
Next, when the horizontal synchronization signal XHD rises to the “H” level, a rise reset signal is output from the edge detection circuit EDG, and the count operation is started in the counter circuit CNT2. When the count value of the counter circuit CNT2 reaches the predetermined value b, the “L” level BGPO signal is output from the decoder circuit DC2 to the selector circuit SELB.
When the BGPO signal is input and the horizontal synchronization determination signal HDW is at “H” level, the selector circuit SELB selects and sets the BGPO signal as a burst gate pulse BGP and outputs it.
[0011]
[Problems to be solved by the invention]
In the above-described BGP generator, when a television signal has a weak electric field or a special reproduction such as a rewinding reproduction or a slow mode reproduction of a video tape recorder (VTR) is performed on a video signal supplied from the outside. May cause a phenomenon that the pulse width of the horizontal synchronization signal XHD is shortened (about 1 μs or less), a phenomenon in which rising / falling timing is shifted, a phenomenon in which a pulse signal is missing, and the like.
Therefore, as shown below, the burst gate pulse BGP is not output, the chroma processing or pedestal clamping processing on the video signal is not performed normally, and a display abnormality such as a black screen occurs. Had.
[0012]
That is, when the operation such as the special reproduction is performed, an abnormal operation as shown in FIG. 10 occurs in the BGP generation unit having the above-described configuration. Here, the operation when the pulse width of the horizontal synchronizing signal XHD is shortened to 1 μs or less will be described.
As shown in FIG. 10, when the horizontal synchronization signal XHD falls to the “L” level as in the normal operation described above, the counter circuit CNT1 starts the count operation, and then the horizontal synchronization signal XHD is set to “H”. When the level rises, the counter circuit CNT2 starts a count operation. Here, when the count value reaches the predetermined value a after about 1 μs by the counter circuit CNT1, the horizontal synchronization signal XHD is switched to the “H” level, so the decoder circuit DC1 determines that the horizontal synchronization determination signal HDW is “L”. "The level is maintained and output to the selector circuit SELB.
[0013]
On the other hand, when the count value of the counter circuit CNT2 that has started the count operation when the horizontal synchronizing signal XHD rises to the “H” level reaches the predetermined value b, the decoder circuit DC2 supplies the selector circuit SELB with the BGPO of “L” level. Output a signal.
When the BGPO signal is input to the selector circuit SELB, since the horizontal synchronization determination signal HDW is at the “L” level, the BGPO signal is not selected and the burst gate pulse BGP is not output after all. As a result, the extraction of the color burst signal from the video signal, the chroma processing, the pedestal clamp processing, etc. cannot be performed normally, and a display abnormality occurs.
In this way, the configuration in which the burst gate pulse BGP is not output when the pulse width of the horizontal synchronization signal XHD is short, for example, 1 μs or less, is essentially that a short noise signal of 1 μs or less on the video signal is horizontal. This is a configuration provided in many cases so as not to be mistaken as a synchronization signal.
On the other hand, although not shown, when the pulse of the horizontal synchronization signal XHD is missing, there is no rising edge in the horizontal synchronization signal XHD, so there is no rising edge in the counter circuit CNT1 and the counter circuit CNT2. The counting operation is not started, and the horizontal synchronization determination signal HDW and BGPO signal as described above are not generated.
[0014]
For this reason, the burst gate pulse BGP is not output, and a display abnormality has occurred.
Further, in the conventional configuration, for example, when a signal (noise) corresponding to the horizontal synchronization signal XHD signal is input a plurality of times within a 1 / 2H period, a burst gate pulse BGP is output each time. Since the clamped signal level is inaccurate, the image quality is significantly deteriorated, and a good and stable display state cannot be realized.
[0015]
Therefore, the present invention solves the above-described problems, performs special reproduction of the video signal, etc., and even when the timing of the synchronization signal included in the video signal is shifted, the control signal such as the burst gate pulse An object of the present invention is to provide a display driving device that can generate and output the image data and suppress the occurrence of display abnormality.
[0016]
[Means for Solving the Problems]
  The display driving apparatus according to claim 1, wherein the display driving apparatus generates and outputs a control signal for performing predetermined signal processing on the video signal based on a synchronization signal included in the video signal. A discrimination signal generating unit for generating a discrimination signal indicating timing variation of the first synchronization signal included in the video signal, and a first reference for generating a first reference signal based on the first synchronization signal A signal generation unit and an allowable range setting unit that sets a range in which the timing variation of the first synchronization signal is allowed based on a separate independent second synchronization signal that is not affected by the timing variation of the first synchronization signal And a second reference signal generation unit that generates a second reference signal based on the second synchronization signal, and whether or not a predetermined timing of the determination signal is included in the allowable range Judgment If the on the basis of the result of the determination, by selecting one of the first reference signal or the second reference signal, the signal selection unit for outputting as the control signal,The signal width of the second reference signal is set shorter than the signal width of the first reference signalIt is characterized by that.
[0017]
  The display drive device according to claim 2 is the display drive device according to claim 1, wherein the signal selection unit is determined by the determination unit that a predetermined timing of the determination signal is included in the allowable range. In this case, the first reference signal is selected, and when the determination unit determines that the predetermined timing of the determination signal is not included in the allowable range, the second reference signal is selected. It is characterized by doing.
  A display driving device according to a third aspect is the first or second aspect.In the display driving apparatus, the control signal is a burst gate signal for extracting a color burst signal included in the video signal.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of a display driving device according to the present invention will be described with reference to the drawings.
FIG. 1 is a schematic configuration diagram showing an embodiment of a display driving apparatus according to the present invention. Here, about the structure equivalent to the display drive apparatus (FIG. 8) shown in the prior art, the same code | symbol is attached | subjected and the description is simplified.
As shown in FIG. 1, the display drive device (BGP generation unit) according to the present embodiment includes an edge detection circuit EDG, a counter circuit CNT1, a decoder circuit DC1, and a counter circuit CNT2 that are equivalent to the configuration shown in the prior art. And a decoder circuit DC2, and further includes a counter circuit CNT3, a decoder circuit DC3, a window judge circuit WJG, and a selector circuit SELA.
[0019]
That is, the edge detection circuit EDG detects the rise / fall of the horizontal synchronization signal (first synchronization signal) XHD. The counter circuit CNT1 is reset at the falling timing of the horizontal synchronization signal XHD, counts the clock signal CKI, and when the predetermined count value a is reached, the horizontal synchronization determination signal (determination signal) HDW is output from the decoder circuit DC1. It is output to the judgment circuit WJG. Further, the counter circuit CNT2 is reset at the rising timing of the horizontal synchronization signal XHD, counts the clock signal CKI, and when a predetermined count value b is reached, the counter circuit CNT2 outputs a predetermined pulse width (for example, pulse width 2. The BGPO signal (first reference signal) having 9 μs is output to the selector circuit SELA. Here, the counter circuit CNT1 and the decoder circuit DC1 constitute a determination signal generation unit according to the present invention, and the counter circuit CNT2 and the decoder circuit DC2 constitute a first reference signal generation unit according to the present invention.
[0020]
The counter circuit CNT3 is generated, for example, in the LCD controller, and at the rising timing of the independent horizontal synchronization signal (second synchronization signal) TGHD that is not affected by the variation in the timing of the horizontal synchronization signal XHD included in the video signal. The clock signal CKI is reset, and the decoder circuit DC3 generates a BGPI signal (second reference signal) having a predetermined pulse width (for example, a pulse width of 1.8 μs) based on the count value of the counter circuit CNT3. In addition to outputting to the selector circuit SELA, a BGPWIN signal for setting an allowable range (window) of the timing shift amount of the horizontal synchronization signal XHD is output to the window judge circuit WJG. Here, the counter circuit CNT3 and the decoder circuit DC3 constitute a second reference signal generation unit and an allowable range setting unit according to the present invention.
[0021]
Based on the allowable range set by the BGPWIN signal and the horizontal synchronization determination signal HDW, the window judge circuit (determination unit) WJG determines whether or not the timing shift amount of the horizontal synchronization signal XHD is within an allowable range. The result is output to the selector circuit SELA as the selection control signal BGPSEL.
The selector circuit (signal selection unit) SELA selects either the BGPO signal or the BGPI signal based on the BGPSEL signal output from the window judge circuit WJG, and outputs it as a burst gate pulse (control signal) BGP. That is, when the window judge circuit WJG determines that the timing of the horizontal synchronization determination signal HDW is within the allowable range, the BGPO signal is selected and output as the burst gate pulse BGP, If it is determined that it is not included in the range, the BGPI signal is selected and output as a burst gate pulse BGP.
[0022]
Further, the selector circuit SELA is configured to receive the horizontal synchronization signal TGHD as an output control signal and output the burst gate pulse BGP only once in a ½ horizontal period that is a generation period of the burst gate pulse BGP. Yes. As a result, when the burst gate pulse BGP is output once, even if noise corresponding to the horizontal synchronization signal XHD is input a plurality of times within the processing period (that is, 1/2 horizontal period), The burst gate pulse BGP is not output a plurality of times until the horizontal synchronization signal TGHD is input, and a good and stable display state can be realized by appropriately securing a clamped signal level.
[0023]
Here, since the BGPI signal and the BGPWIN signal are generated based on the horizontal synchronization signal TGHD that is independent of the horizontal synchronization signal XHD included in the video signal, the timing of the horizontal synchronization signal XHD is shifted or missing. Even if it is a case, it always changes with accurate and constant timing and is not affected by it. The TGHD described above is basically generated from a decoded value obtained by counting a clock signal by a counter using an oscillation circuit to which a PLL (Phase Locked Loop) is applied when a normal horizontal synchronizing signal XHD is input. The Therefore, when the horizontal synchronizing signal XHD has a normal timing, the falling timing of the horizontal synchronizing signal XHD and the rising timing of the horizontal synchronizing signal TGHD are adjusted to coincide with each other and input to the display driving device. Is done.
[0024]
Next, the operation of the display driving apparatus according to the present embodiment will be described with reference to the drawings.
(For normal operation)
First, the case of normal operation in which the pulse of the horizontal synchronization signal XHD is normal (for example, the pulse width is 1 μs or more and the fall / rise timing is normal) will be described.
FIG. 2 is a timing chart showing a normal operation in the display driving apparatus according to the present embodiment.
As shown in FIG. 2, when the horizontal synchronization signal XHD falls to the “L” level, a falling reset signal is output from the edge detection circuit EDG, and the count operation is started in the counter circuit CNT1. Then, when the count value of the counter circuit CNT1 reaches the predetermined value a after about 1 μs, if the horizontal synchronization signal XHD is at “L” level, the horizontal synchronization determination signal of “H” level from the decoder circuit DC1. HDW is output to the window judge circuit WJG.
[0025]
Next, when the horizontal synchronization signal XHD rises to the “H” level, a rise reset signal is output from the edge detection circuit EDG, and the count operation is started in the counter circuit CNT2. When the count value of the counter circuit CNT2 reaches the predetermined value b, the “L” level BGPO signal having a predetermined pulse width (for example, 2.9 μs) is output from the decoder circuit DC2 to the selector circuit SELA.
On the other hand, the horizontal synchronization signal TGHD is input to the counter circuit CNT3 as a reset signal. When the horizontal synchronization signal TGHD rises at the same timing as the falling timing of the horizontal synchronization signal HXD, the counter circuit CNT3 is reset and the count operation starts. Is done. Then, when the counter circuit CNT3 reaches the predetermined count value d1, the “H” level BGPWIN signal that defines the range (allowable range) in which the rise timing variation of the horizontal synchronization determination signal HDW is allowed from the decoder circuit DC3. Is output to the window judge circuit WJG.
[0026]
Here, the BGPWIN signal has a count value d2 corresponding to a time (for example, delay allowable range 4.2 μs) indicating a preset allowable range from the rising timing of the horizontal synchronization determination signal HDW to the “H” level. When it reaches, it is set with a certain pulse width so as to fall to the “L” level. In other words, the BGPWIN signal defines an allowable range of fluctuation of the horizontal synchronization signal XHD that allows good signal processing of the video signal.
Further, when the counter circuit CNT3 reaches a predetermined count value e, “L” having a predetermined pulse width (for example, 1.8 μs) shorter than the pulse width (for example, 2.9 μs) of the BGPO signal from the decoder circuit DC3. The level BGPI signal is output to the selector circuit SELA.
[0027]
During normal operation, since the rising timing of the horizontal synchronization determination signal HDW to the “H” level exists within the allowable range in which the BGPWIN signal is set to the “H” level, the window judge circuit WJG receives the horizontal synchronization signal XHD. Is applied to the signal processing of the video signal (no timing shift or omission), and a selection control signal BGPSEL for selecting the BPGO signal is output to the selector circuit SELA. The selector circuit SELA selects and sets the BGPO signal based on the selection control signal BGPSEL and outputs it as a burst gate pulse BGP. As described above, when the horizontal synchronization signal XHD is normal, the BGPO signal generated based on the horizontal synchronization signal XHD is output as the burst gate pulse BGP, and the color burst is generated from the video signal based on the burst gate pulse BGP. Signal extraction, chroma processing, and pedestal clamp processing are performed, and normal display operations are performed. Here, since the selector circuit SELA allows the output of the burst gate pulse BGP only once within a ½ horizontal period based on the horizontal synchronization signal TGHD, a plurality of noises corresponding to the horizontal synchronization signal XHD are subsequently generated. The burst gate pulse BGP is not output even if input once. Note that such output control processing is similarly executed in the case of a special operation described later.
[0028]
(For special operation)
Next, an operation when an abnormality (for example, a pulse width of 1 μs or less) occurs in the horizontal synchronization signal XHD due to a special operation or the like will be described.
FIG. 3 is a timing chart showing an operation example in the case of abnormality (when the pulse width of the horizontal synchronizing signal XHD is 1 μs or less) in the display driving device according to the present embodiment.
As shown in FIG. 3, when the horizontal synchronization signal XHD falls to the “L” level, a falling reset signal is outputted from the edge detection circuit EDG, and the count operation is started in the counter circuit CNT1.
Here, when the count value reaches the predetermined value a after about 1 μs by the counter circuit CNT1, the horizontal synchronization signal XHD has already been switched to the “H” level, so the decoder circuit DC1 determines that the horizontal synchronization determination signal HDW is “ The L "level is maintained and output to the window judge circuit WJG.
[0029]
When the horizontal synchronization signal XHD rises to “H” level, a rising reset signal is output from the edge detection circuit EDG, and the count operation is started in the counter circuit CNT2. When the count value of the counter circuit CNT2 reaches the predetermined value b, the decoder circuit DC2 outputs an “L” level BGPO signal to the selector circuit SELA.
On the other hand, when the horizontal synchronization signal TGHD rises at a predetermined timing, the counter circuit CNT3 is reset and the count operation is started. When the counter circuit CNT3 reaches the predetermined count value d1, the decoder circuit DC3 outputs an “H” level BGPWIN signal that defines the allowable range to the window judge circuit WJG, and sets the predetermined allowable range. After a corresponding time has elapsed (count value d2), the signal falls to the “L” level.
When the counter circuit CNT3 reaches a predetermined count value e, the decoder circuit DC3 outputs an “L” level BGPI signal having a predetermined pulse width to the selector circuit SELA.
[0030]
Here, in the case of a special operation in which the pulse width of the horizontal synchronization signal XHD is 1 μs or less, the rising timing of the horizontal synchronization determination signal HDW to the “H” level is within an allowable range in which the BGPWIN signal is at the “H” level. Therefore, the window judge circuit WJG determines that the horizontal synchronization signal XHD is outside the allowable range applicable to the signal processing of the video signal, and selects the selection control signal BGPSEL for selecting the BPGI signal as the selector circuit. Output to SELA. The selector circuit SELA selects and sets the BGPI signal based on the selection control signal BGPSEL and outputs it as a burst gate pulse BGP.
As described above, when an abnormality occurs in which the pulse width of the horizontal synchronization signal XHD is 1 μs or less, the BGPI signal generated based on the horizontal synchronization signal TGHD is output as the burst gate pulse BGP, and this burst gate pulse BGP Based on the above, a color burst signal is extracted from the video signal, a chroma process and a pedestal clamp process are performed to perform a display operation.
[0031]
Next, an operation when an abnormality (for example, a rise / fall timing shift or shift) occurs in the horizontal synchronization signal XHD due to a special operation or the like will be described.
FIG. 4 is a timing chart showing a first operation example in the case of an abnormality (when the rising / falling timing of the horizontal synchronization signal XHD is shifted) in the display driving apparatus according to the present embodiment. 12 is a timing chart illustrating a second operation example when an abnormality occurs in the display driving device according to the embodiment (when the rising / falling timing of the horizontal synchronization signal XHD is shifted).
As shown in FIG. 4, when the horizontal synchronization signal XHD falls to the “L” level, a falling reset signal is output from the edge detection circuit EDG, and the counter circuit CNT1 starts a count operation. Here, when the count value of the counter circuit CNT1 reaches the predetermined value a after about 1 μs has elapsed, if the horizontal synchronization signal XHD is at the “L” level, the horizontal synchronization determination from the decoder circuit DC1 to the “H” level. The signal HDW is output to the window judge circuit WJG.
[0032]
Next, when the horizontal synchronization signal XHD rises to the “H” level, a rise reset signal is output from the edge detection circuit EDG, and the count operation is started in the counter circuit CNT2. When the count value of the counter circuit CNT2 reaches the predetermined value b, the decoder circuit DC2 outputs an “L” level BGPO signal to the selector circuit SELA.
On the other hand, when the horizontal synchronization signal TGHD rises at a predetermined timing, the counter circuit CNT3 is reset and the count operation is started. When the counter circuit CNT3 reaches the predetermined count value d1, the decoder circuit DC3 outputs an “H” level BGPWIN signal that defines the allowable range to the window judge circuit WJG, and sets the predetermined allowable range. After a corresponding time has elapsed (count value d2), the signal falls to the “L” level.
When the counter circuit CNT3 reaches a predetermined count value e, the decoder circuit DC3 outputs an “L” level BGPI signal having a predetermined pulse width to the selector circuit SELA.
[0033]
Here, in the case of a special operation in which the timing shift of the horizontal synchronization signal XHD occurs in a range that does not affect the signal processing of the video signal, the horizontal synchronization determination is performed within the allowable range in which the BGPWIN signal becomes “H” level. Since the rising timing of the signal HDW to the “H” level exists, the window judge circuit WJG determines that the horizontal synchronization signal XHD can be applied to the signal processing of the video signal (the timing deviation is within an allowable range). A selection control signal BGPSEL for selecting the BPGO signal is output to the selector circuit SELA. The selector circuit SELA selects and sets the BGPO signal based on the selection control signal BGPSEL and outputs it as a burst gate pulse BGP.
As described above, when the timing difference of the horizontal synchronization signal XHD is slight, the BGPO signal generated based on the horizontal synchronization signal XHD is output as the burst gate pulse BGP, and based on the burst gate pulse BGP, the video A color burst signal is extracted from the signal, a chroma process, and a pedestal clamp process are performed to perform a display operation. In this case, the output timing of the burst gate pulse BGP is delayed as compared with the normal operation, but the influence on the signal processing and the display operation of the image information is suppressed to be extremely small.
[0034]
On the other hand, in the case of a special operation that causes a delay or the like to such a degree that the timing shift of the horizontal synchronization signal XHD affects the signal processing of the video signal, the BGPWIN signal is at the “H” level as shown in FIG. Since there is no rise timing of the horizontal synchronization determination signal HDW to the “H” level within the allowable range, the window judge circuit WJG is outside the allowable range in which the horizontal synchronization signal XHD can be applied to the signal processing of the video signal. The selection control signal BGPSEL for selecting the BPGI signal is output to the selector circuit SELA. The selector circuit SELA selects and sets the BGPI signal based on the selection control signal BGPSEL and outputs it as a burst gate pulse BGP.
As described above, when the timing shift of the horizontal synchronization signal XHD is excessive, a BGPI signal generated based on the horizontal synchronization signal TGHD is output as a burst gate pulse BGP, and based on the burst gate pulse BGP, A color burst signal is extracted from the video signal, a chroma process, and a pedestal clamp process are performed to perform a display operation.
[0035]
Next, an operation when an abnormality occurs in the horizontal synchronization signal XHD due to a special operation or the like (for example, a missing pulse of the horizontal synchronization signal XHD) is described.
When the pulse of the horizontal synchronization signal XHD is missing, the horizontal synchronization signal XHD has no falling or rising edge, so the counting operation in the counter circuit CNT1 and the counter circuit CNT2 is not started, and the horizontal synchronization determination Neither the signal HDW nor the BGPO signal is generated. For this reason, since there is no rising timing of the horizontal synchronization determination signal HDW to the “H” level within the allowable range in which the BGPWIN signal becomes the “H” level, the window judge circuit WJG uses the signal of the video signal as the horizontal synchronization signal XHD. The selection control signal BGPSEL for selecting the BPGI signal is output to the selector circuit SELA by judging that the allowable range applicable to the processing is out of the range or the pulse is missing. The selector circuit SELA selects and sets the BGPI signal based on the selection control signal BGPSEL and outputs it as a burst gate pulse BGP.
[0036]
As described above, when the pulse of the horizontal synchronization signal XHD is missing, the BGPI signal generated based on the horizontal synchronization signal TGHD is output as the burst gate pulse BGP, and based on the burst gate pulse BGP, the video A color burst signal is extracted from the signal, a chroma process, and a pedestal clamp process are performed to perform a display operation.
As described above, in the display driving device according to the present embodiment, the timing of the horizontal synchronization signal XHD is within the allowable range defined by the BGPWIN signal generated based on the horizontal synchronization signal TGHD by the window judge circuit WJG. It is determined whether or not there is a rising timing of the horizontal synchronization determination signal HDW indicating the fluctuation of the signal, and if it is not within the allowable range, a control signal BGPSEL for selecting the BGPI signal is output to the selector circuit SELA. Therefore, instead of the BGPO signal affected by the abnormality of the horizontal synchronization signal XHD signal, a BGPI signal generated based on the horizontal synchronization signal TGHD is output as a burst gate pulse BGP for convenience.
[0037]
Accordingly, in the allowable range defined by the BGPWIN signal, the horizontal synchronization signal XHD is allowed to be shifted in timing, when it is delayed further, when the pulse width is 1 μs or less, or when the pulse is missing. The burst gate pulse BGP is generated and output based on the BGPI signal generated based on the horizontal synchronization signal TGHD, and the phenomenon that the burst gate pulse BGP is not output at the time of the abnormality can be prevented. A stable display state can be realized with suppression.
In addition, according to the display driving apparatus according to the present embodiment, the selector circuit SELA is configured to allow the burst gate pulse BGP to be output only once within a ½ horizontal period based on the horizontal synchronization signal TGHD. Therefore, the burst gate pulse BGP is output only when the horizontal synchronization determination signal HDW first rises within the allowable range, that is, once at the correct position within the 1 / 2H period. The clamped signal level is appropriately secured, and a good and stable display state can be realized.
[0038]
In the above-described embodiment, the case where the allowable delay range by the BGPWIN signal is 4.2 μs from the rising time of the horizontal synchronization determination signal HDW has been described, but this is because the output of the BGPO signal is delayed by 4.2 μs or more. The timing is set to avoid shifting to the video data area included in the video signal. However, since this video data area, that is, the display start timing is a value determined by the number of pixels and the aspect ratio of the display panel, it is not always a constant value, and the delay allowable range is 4.2 μs. Needless to say, it is not limited to the above.
[0039]
In the above-described embodiment, the reason why the pulse width of the BGPO signal is set to 2.9 μs is based on the standard value of the pulse width in a commonly used control IC. On the other hand, the reason why the pulse width of the BGPI signal is set to 1.8 μs, which is shorter than this, as described above, is that the BGPI signal is originally selected because the horizontal synchronization signal XHD is not in a normal state. Since the color burst signal may not be in a normal state, the pulse width of the output burst gate pulse BGP (that is, the BGPI signal) is shortened as much as possible to shorten the clamp time of the signal level. This is because the signal extraction is performed to the minimum necessary time. Note that the pulse width of 1.8 μs is based on the actually measured ability value of the video data.
Furthermore, in the above embodiment, the case of a display driving device using a liquid crystal display panel has been described, but the present invention is not limited to this, and based on a synchronization signal included in a video signal (video signal). Needless to say, the present invention can be applied to other display means having a configuration for generating a control signal required for signal processing.
[0040]
【The invention's effect】
  Claim 1 or3According to the described invention, the first reference signal generation unit that generates the first reference signal based on the first synchronization signal and the second independent signal that is not affected by the variation in the timing of the first synchronization signal. An allowable range setting unit that sets a range in which timing fluctuation of the first synchronization signal is allowed based on the synchronization signal, and a second reference signal that generates the second reference signal based on the second synchronization signal Since it includes a generation unit and a determination unit that determines whether or not a predetermined timing of the determination signal indicating a variation in the timing of the first synchronization signal is included in the allowable range, the horizontal included in the video signal It is determined whether or not the timing of the synchronization signal is within a predetermined allowable range, and based on the determination result, a reference signal for generating a control signal such as a burst gate pulse (first reference signal, second reference signal) Switching reference signal) As a result, even when the pulse width of the horizontal sync signal is shorter than the predetermined width, when the timing is shifted, or when the pulse is missing, the burst gate pulse is always output and included in the video signal. Extraction of color burst signals, chroma processing, and pedestal clamp processing can be performed normally, and a stable display state can be realized by suppressing deterioration in image quality.
  Further, since the signal width of the second reference signal is set to be shorter (narrower) than the signal width of the first reference signal, the video signal having an improper timing due to the timing variation of the first synchronization signal. In this case, by reducing the pulse width of the generated and output control signal as much as possible to avoid at least degradation of image quality, the influence on the display such as timing shift is minimized, and the display state Deterioration can be made inconspicuous.
[0041]
  According to the second aspect of the present invention, normality / abnormality of timing fluctuation of the first synchronization signal is determined based on an allowable range set so as not to hinder the display operation of the image information. The second synchronization signal based on the second synchronization signal that is not affected by the timing variation of the first synchronization signal only when the one synchronization signal has a timing that deviates from the allowable range, or when the first synchronization signal is missing. By selecting a reference signal, it is possible to avoid a state in which a control signal is not output and to suppress deterioration in image quality.
[Brief description of the drawings]
FIG. 1 is a schematic configuration diagram showing an embodiment of a display driving device according to the present invention.
FIG. 2 is a timing chart showing a normal operation in the display driving apparatus according to the embodiment.
FIG. 3 is a timing chart showing an operation example in the case of abnormality (when the pulse width of the horizontal synchronizing signal XHD is 1 μs or less) in the display driving device according to the present embodiment.
FIG. 4 is a timing chart showing a first operation example when an abnormality occurs in the display drive device according to the present embodiment (when the rising / falling timing of the horizontal synchronization signal XHD is shifted);
FIG. 5 is a timing chart illustrating a second operation example when the display driving apparatus according to the present embodiment is abnormal (when the rising / falling timing of the horizontal synchronization signal XHD is shifted);
FIG. 6 is a schematic configuration diagram showing a liquid crystal display device in the prior art.
FIG. 7 is a timing chart showing the relationship between a video signal and other control signals.
FIG. 8 is a specific configuration diagram of a BGP generator applied to a liquid crystal display device according to a conventional technique.
FIG. 9 is a timing chart showing a normal operation in a BGP generating unit applied to a liquid crystal display device in the prior art.
FIG. 10 is a timing chart showing an abnormal operation in a BGP generator applied to a liquid crystal display device according to the prior art.
[Explanation of symbols]
CNT1-CNT3 counter circuit
DC1 to DC3 decoder circuit
SELA, SELB selector circuit
WJG Wind judge circuit
XHD, TGHD Horizontal sync signal
HDW horizontal sync judgment signal
BGP burst gate pulse
10 Liquid crystal display panel
20 Signal driver
30 Scan driver
40 LCD controller
50 Video interface circuit

Claims

In a display driving device that generates and outputs a control signal for performing predetermined signal processing on the video signal based on a synchronization signal included in the video signal,
The display driving device includes a determination signal generation unit that generates a determination signal indicating timing variation of a first synchronization signal included in the video signal;
A first reference signal generation unit that generates a first reference signal based on the first synchronization signal;
An allowable range setting unit that sets a range in which the timing variation of the first synchronization signal is allowed based on a separate independent second synchronization signal that is not affected by the timing variation of the first synchronization signal;
A second reference signal generation unit that generates a second reference signal based on the second synchronization signal;
A determination unit that determines whether or not a predetermined timing of the determination signal is included in the allowable range;
A signal selection unit that selects either the first reference signal or the second reference signal based on the result of the determination and outputs the selected signal as the control signal ;
The display driving device , wherein a signal width of the second reference signal is set shorter than a signal width of the first reference signal .

The signal selector is
When the determination unit determines that the predetermined timing of the determination signal is included in the allowable range, the first reference signal is selected,
The display driving device according to claim 1, wherein the second reference signal is selected when the determination unit determines that the predetermined timing of the determination signal is not included in the allowable range. .

The first synchronization signal is a horizontal synchronization signal;
The control signal, the display driving apparatus according to claim 1 or 2, characterized in that a burst gate signal for extracting the color burst signal included in the video signal.