JP4028211B2

JP4028211B2 - Semiconductor device

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Publication number: JP4028211B2
Application number: JP2001336827A
Authority: JP
Inventors: 和孝柴田
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2001-11-01
Filing date: 2001-11-01
Publication date: 2007-12-26
Anticipated expiration: 2021-11-01
Also published as: JP2003142647A

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device capable of improving a transmis sion speed of a signal with high flexibility of design. SOLUTION: A chip block 11 including laminated slave chips 2, 4, 5, 6 and a chip block 12 including laminated slave chips 3, 7, 8 are connected onto an active surface 1a of a master chip 1. A passive surface of the slave chip 4 and a passive surface of the slave chip 7 are in a substantially same flat plane (second wiring surface 32), and a passive surface of the slave chip 5 and a passive surface of the slave chip 8 are substantially in the same flat plane (third wiring surface 33). On the second wiring surface 32 there is disposed an inner layer wiring Lh2, which wiring Lh2 is connected to the slave chips 7, 8. On the third wiring surface 33 there is disposed an inner layer wiring Lh31, which wiring Lh31 is connected to the slave chip 6. The inner layer wirings Lh2, Lh31 are connected to each other through an interlayer wiring Lv.

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体チップの上に別の半導体チップを接合したチップ・オン・チップ構造を有する半導体装置に関する。
【０００２】
【従来の技術】
集積度が高い半導体装置として、チップ・オン・チップ構造を有するものがある。チップ・オン・チップ構造を有する半導体装置は、複数の半導体チップを対向させて接続した構造を有している。このような半導体装置は、システム・オン・チップ（ＳＯＣ）のように１つの半導体チップに、従来複数のＩＣ（半導体チップ）で実現されていた機能を集約して構成されたものではないため、システム・オン・チップほど製造工程は複雑ではない。従って、製造コストを低くできるという利点がある。
【０００３】
チップ・オン・チップ構造を有する半導体装置には、１つの大きな半導体チップ（親チップ）の上に、複数の小さな半導体チップ（子チップ）が横方向に配されたものもある。このような半導体装置は、配線基板の上に複数の半導体チップが横方向に配されたマルチ・チップ・モジュール（ＭＣＭ）と、一見類似した構造を有している。
しかし、チップ・オン・チップ構造を有する半導体装置においては、親チップは、複数の子チップ間を相互に接続する配線基板として機能するとともに、それ自体機能素子を備えた半導体チップとして機能するので、より集積度が高い。また、親チップに形成された配線は、半導体プロセスによるものなので、マルチ・チップ・モジュールにおける配線基板の配線より格段に微細である。このため、半導体チップ（親チップおよび子チップ）の機能素子相互を短い配線長で接続することができ、マルチ・チップ・モジュールと比較して信号の伝送速度を高くできる。
【０００４】
チップ・オン・チップ構造を有する半導体装置には、子チップの上に、さらに１つまたは複数の子チップが縦方向に積層されたものもある。すなわち、このような半導体装置は、親チップの上に、１つまたは複数の半導体チップが積層されてなるチップブロックが、１つまたは複数接続された構造を有している。このような構造により、集積度の高い半導体装置を実現できる。
【０００５】
【発明が解決しようとする課題】
ところが、このような半導体装置においては、任意の２つの半導体チップの間の配線は、必ず親チップの配線面（通常、活性面）を経由したものとなるので、平均的な配線長は長くなる。すなわち、半導体チップがチップブロックの上方（親チップから遠い位置）にある場合、この半導体チップと親チップとの間の配線長が長くなってしまう。このため、信号を充分高速に伝送することができなかった。また、半導体装置全体として配線長を短くしようとすると半導体チップの配置等に制約があるなど、設計の自由度が低かった。
【０００６】
そこで、この発明の目的は、信号の伝送速度を向上することができる半導体装置を提供することである。
この発明の他の目的は、設計の自由度が高い半導体装置を提供することである。
【０００７】
【課題を解決するための手段および発明の効果】
上記の課題を解決するための請求項１記載の発明は、支持半導体チップ（１）と、上記支持半導体チップの一方表面（１ａ）に支持されて接続され、上記支持半導体チップの一方表面にほぼ平行な活性面（２ａ〜８ａ）を有した１つの半導体チップまたは複数の半導体チップ（２〜８）をそれぞれ含む第１および第２のチップブロック（１１，１２）と、上記第１および第２のチップブロックの間に配された絶縁体（１０）と、上記第１のチップブロックに含まれる上記半導体チップと上記第２のチップブロックに含まれる上記半導体チップとを接続するための層内配線（Ｌｈ１，Ｌｈ２，Ｌｈ３１，Ｌｈ３２）であって、上記絶縁体の内部または表面に配され、上記第１または第２のチップブロックを構成するいずれかの半導体チップの非活性面もしくは活性面を含む面である配線面（３１〜３３）上に沿って配された層内配線と、を備え、上記半導体チップの少なくとも１つが、活性面を上記支持半導体チップ側に向けられたフェースダウン姿勢にされており、上記第１または第２のチップブロックが、上記支持半導体チップ上に積層され、この積層方向に隣接する２つの上記半導体チップ（２，４）を含み、この隣接する２つの上記半導体チップのそれぞれが、当該隣接する２つの半導体チップの間で、上記層内配線（Ｌｈ１）に接続されていることを特徴とする半導体装置である。
【０００８】
なお、括弧内の英数字は後述の実施形態における対応構成要素等を示す。以下、この項において同じ。
第１および第２のチップブロックを構成する半導体チップの活性面は、支持半導体チップの一方表面（たとえば、活性面）とほぼ平行であるので、配線面は支持半導体チップの一方表面とほぼ平行になる。
第１のチップブロックに属する半導体チップ（以下、この項において「第１の半導体チップ」という。）の活性面または非活性面が配線面内にあるとき、層内配線は第１の半導体チップに接続されたものとすることができる。第１の半導体チップの活性面が配線面内にあるとき、層内配線は、たとえば、活性面に形成された配線などと直接接続されたものとすることができる。
【０００９】
このような場合、層内配線を第２のチップブロックの近傍へ延設し、第２のチップブロックに属する半導体チップ（以下、この項において「第２の半導体チップ」という。）のうちこの配線面近傍にある半導体チップと層内配線とを接続することができる。すなわち、第１の半導体チップと第２の半導体チップとは、他の半導体チップや支持半導体チップを介さず直接接続することができるので、相互接続のための配線長が短い。したがって、このような半導体装置は、信号の伝送速度を向上することができる。
【００１０】
このように、異なるチップブロックに属する半導体チップを短い距離で直接接続できるので、半導体チップの配置に関して自由度がある。すなわち、このような半導体装置は設計の自由度が高い。
配線面の数は、１つであってもよく複数であってもよい。１つの配線面には、１つの層内配線が配されていてもよく、複数の層内配線が配されていてもよい。絶縁体は、たとえば第１および第２のチップブロックを封止するように設けられた樹脂（たとえば、ポリイミド樹脂）とすることができる。１つの支持半導体チップ上に３つ以上のチップブロックが接続されていてもよい。この場合でも、半導体チップの配置に関して自由度が高いので、半導体装置として設計の自由度が高い。
請求項２記載の発明は、上記第１のチップブロックに含まれる上記半導体チップ（２）において、上記支持半導体チップと反対側にある非活性面または活性面を含む上記配線面（３１）上に沿って配された上記層内配線（Ｌｈ１）よって、当該第１のチップブロックに含まれる当該半導体チップと、上記第２のチップブロックに含まれ、当該配線面に関して上記支持半導体チップと反対側にある上記半導体チップ（７）とが接続されていることを特徴とする請求項１記載の半導体装置である。
請求項３記載の発明は、支持半導体チップ（１）と、上記支持半導体チップの一方表面（１ａ）に支持されて接続され、上記支持半導体チップの一方表面にほぼ平行な活性面（２ａ〜８ａ）を有した１つの半導体チップまたは複数の半導体チップ（２〜８）をそれぞれ含む第１および第２のチップブロック（１１，１２）と、上記第１および第２のチップブロックの間に配された絶縁体（１０）と、上記第１のチップブロックに含まれる上記半導体チップと上記第２のチップブロックに含まれる上記半導体チップとを接続するための層内配線（Ｌｈ１，Ｌｈ２，Ｌｈ３１，Ｌｈ３２）であって、上記絶縁体の内部または表面に配され、上記第１または第２のチップブロックを構成するいずれかの半導体チップの非活性面もしくは活性面を含む面である配線面（３１〜３３）上に沿って配された層内配線と、を備え、上記半導体チップの少なくとも１つが、活性面を上記支持半導体チップ側に向けられたフェースダウン姿勢にされており、上記第１のチップブロックに含まれる上記半導体チップ（２）において、上記支持半導体チップと反対側にある非活性面または活性面を含む上記配線面（３１）上に沿って配された上記層内配線（Ｌｈ１）よって、当該第１のチップブロックに含まれる当該半導体チップと、上記第２のチップブロックに含まれ、当該配線面に関して上記支持半導体チップと反対側にある上記半導体チップ（７）とが接続されていることを特徴とする半導体装置である。
【００１１】
請求項４記載の発明は、上記第１のチップブロックを構成するいずれかの半導体チップの活性面または非活性面と、上記第２のチップブロックを構成するいずれかの半導体チップの活性面または非活性面とが、同一の上記配線面内にあることを特徴とする請求項１ないし３のいずれかに記載の半導体装置である。
この発明によれば、１つの配線面内に、第１の半導体チップの活性面または非活性面と、第２の半導体チップの活性面または非活性面とが存在する。これらの２つの半導体チップが、それぞれ活性面または非活性面に、内部接続用の電極または配線などを備えている場合、これらの２つの半導体チップの間は、層内配線のみによって電気的に接続することができる。したがって、このような半導体装置は配線長が短いので、信号の伝送速度を向上することができる。
【００１２】
第１および第２の半導体チップのうち、最下段（支持半導体チップ側）の半導体チップ同士は、支持半導体チップに形成された配線によって接続しても配線長は短い。しかし、支持半導体チップ上には、通常、多数の配線が形成されているので、最下段の半導体チップ同士を層内配線で接続し、配線の分布を分散させることにより、結果として半導体装置の集積度を高くできる場合がある。
請求項５記載の発明は、上記層内配線は、同一平面にない第１および第２配線面にそれぞれ沿って配された第１層内配線および第２層内配線を含み、上記第１および第２層内配線の間を接続する層間配線（Ｌｖ）をさらに含むことを特徴とする請求項１ないし４のいずれかに記載の半導体装置である。
【００１３】
層間配線により、支持半導体チップに垂直な方向に配線をすることができる。したがって、層内配線と層間配線とを組み合わせることにより、任意の方向に配線することができる。これにより、たとえば、同一の配線面内に活性面も非活性面もない第１および第２の半導体チップを相互に接続できる。すなわち、第１および第２の半導体チップの活性面または非活性面を含むそれぞれの配線面に層内配線を設け、これら２つの層内配線を層間配線により接続した状態とすることにより、第１および第２の半導体チップは相互に接続された状態となる。
【００１４】
また、層内配線および層間配線により接続される２つの半導体チップは、必ずしも異なるチップブロック（第１または第２のチップブロック）に属するものである必要はなく、同じチップブロックに属するものであってもよい。配線面は、さらに支持半導体チップの配線面（通常、活性面）を含んでいてもよく、第１および第２配線面の一方は、支持半導体チップの配線面であってもよい。
このように、本発明によれば、同一の配線面内に活性面または非活性面がない複数の半導体チップを相互に接続することができるので、半導体装置の設計の自由度はさらに高い。
請求項６記載の発明は、上記配線面は、上記第１および第２配線面を含む３つ以上の上記配線面であって、各配線面が、上記第１または第２のチップブロックの上記半導体チップにおいて上記支持半導体チップと反対側にある非活性面または活性面を含む３つ以上の上記配線面を含み、この３つ以上の配線面において、上記第１配線面と上記第２配線面とが隣接しておらず、上記第１および第２層内配線が、ともに当該第１または第２のチップブロックに含まれる上記半導体チップに接続されていることを特徴とする請求項５記載の半導体装置である。
請求項７記載の発明は、上記配線面は、上記第１および第２配線面を含む３つ以上の上記配線面であって、各配線面が、上記第１のチップブロックの上記半導体チップにおいて上記支持半導体チップと反対側にある非活性面または活性面と、上記第２のチップブロックの上記半導体チップにおいて上記支持半導体チップと反対側にある非活性面または活性面とを含む３つ以上の上記配線面を含み、この３つ以上の配線面において、上記第１配線面と上記第２配線面とが隣接しておらず、上記第１層内配線が、上記第１および第２のチップブロックの一方に含まれる上記半導体チップに接続されており、上記第２層内配線が、上記第１および第２のチップブロックの他方に含まれる上記半導体チップに接続されていることを特徴とする請求項５または６に記載の半導体装置である。
【００１５】
請求項８記載の発明は、上記第１および第２のチップブロックを構成する半導体チップのうちの少なくとも１つが、内部に導電体（２ｄ〜５ｄ，７ｄ，８ｄ）が配された貫通孔（２ｃ〜５ｃ，７ｃ，８ｃ）を有することを特徴とする請求項１ないし７のいずれかに記載の半導体装置である。
貫通孔内の導電体は、半導体チップの厚さ方向に沿って配され、半導体チップの活性面側と非活性面側とを電気的に接続するものとすることができる。半導体チップの活性面側では、導電体は活性面に形成された配線等と接続されたものとすることができる。これにより、配線面が半導体チップの非活性面を含む面である場合にも、層内配線は、貫通孔内に配された導電体により、この半導体チップと直接接続することができる。
【００１６】
導電体は、貫通孔により半導体チップの活性面と層内配線とを短い距離（この半導体チップの厚さにほぼ等しい）で接続することができる。したがって、配線長を短くし、半導体装置としての信号の伝送速度を向上させることができる。
導電体は、貫通孔内を充填するものであってもよく、貫通孔内の一部（たとえば内周壁に沿うように）に配されたものであってもよい。導電体が貫通孔内を充填するものである場合、導電体は、たとえば、導電ペーストを用いて形成することができる。
【００１７】
【発明の実施の形態】
以下では、添付図面を参照して、本発明の実施の形態について詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。
外部接続用の電極（バンプ９）を備えた半導体チップである親チップ１の上には、複数の半導体チップ（子チップ）が縦方向に積層されてなるチップブロック１１，１２が接続されている。すなわち、親チップ１は、チップブロック１１，１２を支持する支持半導体チップをなす。チップブロック１１は、親チップ１に近い側から遠い側に向かって配された４つの子チップ２，４，５，６を含んでいる。チップブロック１２は、親チップ１に近い側から遠い側に向かって配された３つの子チップ３，７，８を含んでいる。親チップ１上で、チップブロック１１，１２の側方およびチップブロック１２の上部は、ポリイミド樹脂１０で覆われている。これにより、この半導体装置は外形がほぼ直方体形状に構成されている。
【００１８】
親チップ１と子チップ２および子チップ３とが対向する面が、それぞれ活性面１ａ，２ａ，３ａとなっている。ここで、活性面とは機能素子や配線が形成された面である。子チップ４〜８は、下面（親チップ１側の面）が活性面４ａ〜８ａとなっている。すなわち、子チップ２〜８は、親チップ１または子チップ２〜５，７に対して、フェースダウンして接続されている。半導体チップ（親チップ１、子チップ２〜８）において、活性面（１ａ〜８ａ）と反対側の面は、機能素子が形成されていない非活性面となっている。活性面１ａ〜８ａには、内部接続用電極１ｂ〜８ｂが設けられている。
【００１９】
子チップ２〜５，７，８には、それぞれこれらを厚さ方向に貫通する貫通孔（ビアホール）２ｃ〜５ｃ，７ｃ，８ｃが形成されている。貫通孔２ｃ〜５ｃ，７ｃ，８ｃの内部は導電体２ｄ〜５ｄ，７ｄ，８ｄで充填されている。導電体２ｄ〜５ｄ，７ｄ，８ｄは、子チップ２〜５，７，８の活性面２ａ〜５ａ，７ａ，８ａに形成された配線（図示せず）と電気的に接続されている。チップブロック１１の最上部に位置する子チップ６には、貫通孔は設けられていない。
【００２０】
導電体２ｄ〜５ｄ，７ｄの上部には、電極パッド２ｅ〜５ｅ，７ｅが接続されている。また、一部の導電体２ｄ，３ｄ，５ｄ，７ｄの上部には、電極パッドの代わりに層内配線Ｌｈ１，Ｌｈ２，Ｌｈ３１のいずれかが接続されている。導電体８ｄの上部には、層内配線Ｌｈ３２が接続されている。
子チップ２，３の内部接続用電極２ｂ，３ｂは、親チップ１の内部接続用電極１ｂに接続されている。子チップ４の内部接続用電極４ｂは、子チップ３の上面（非活性面）に設けられた電極パッド３ｅまたは層内配線Ｌｈ１のいずれかに接続されている。同様に、内部接続用電極５ｂ〜８ｂは、下方にそれぞれ隣接する子チップ４，５，３，７の上面に設けられた電極パッド４ｅ，５ｅ，３ｅ，７ｅまたは層内配線Ｌｈ１，Ｌｈ２，Ｌｈ３１のいずれかに接続されている。
【００２１】
子チップ２の上面（非活性面）と子チップ３の上面とは、ほぼ同一平面（第１配線面３１）内にあり、この平面内に沿うように層内配線Ｌｈ１が設けられている。子チップ４の上面と子チップ７の上面とは、ほぼ同一平面（第２配線面３２）内にあり、この平面内に沿うように層内配線Ｌｈ２が設けられている。子チップ５の上面と子チップ８の上面とは、ほぼ同一平面（第３配線面３３）内にあり、この平面内に沿うように層内配線Ｌｈ３１，Ｌｈ３２が設けられている。また、第２配線面３２と第３配線面３３を含む平面との間にまたがって、漏斗状（断面形状がＶ字形）の層間配線Ｌｖが設けられている。
【００２２】
層内配線Ｌｈ１は、導電体２ｄおよび内部接続用電極４ｂ，７ｂに接続されている。すなわち、子チップ２，４，７は、層内配線Ｌｈ１によって相互に電気的に接続されている。層内配線Ｌｈ２は、導電体７ｄ、内部接続用電極８ｂ、および層間配線Ｌｖと接続されている。層間配線Ｌｖは、層内配線Ｌｈ３１と一体に形成されており、層内配線Ｌｈ３１は、内部接続用電極６ｂと接続されている。すなわち、子チップ６〜８は、層内配線Ｌｈ２，Ｌｈ３１および層間配線Ｌｖによって相互に電気的に接続されている。層内配線Ｌｈ３２は、図１に示す断面外で、他の層内配線（および層間配線）などを介して、他の子チップに接続されている。
【００２３】
親チップ１には、親チップ１を厚さ方向に貫通する貫通孔１ｃが形成されている。貫通孔１ｃの内部は、導電体１ｄで充填されている。導電体１ｄは、活性面１ａに形成された配線（図示せず）と接続されている。導電体１ｄの下部（親チップ１の非活性面側）には、ほぼ球状のバンプ９が接続されている。すなわち、活性面１ａに形成された配線とバンプ９とは、導電体１ｄにより電気的に接続されている。バンプ９を介して、この半導体装置を直接配線基板上に実装することができる。すなわち、このような半導体装置は、マルチ・チップ・モジュール（ＭＣＭ）の配線基板のような半導体チップを外部接続するための介在物（インタポーザ）が不要であるため小型化できる。
【００２４】
この半導体装置は、マルチ・チップ・モジュールのように、複数の半導体チップ（親チップ１、子チップ２〜８）を組み合わせてなる。すなわち、システム・オン・チップ（ＳＯＣ）のように、１つの半導体チップの中にすべての機能を集約したものではないので、製造コストが低い。
このような半導体装置において、子チップ２〜５，７は、上下に隣接する他の子チップ２〜８と、貫通孔２ｃ〜５ｃ，７ｃ内に充填された導電体２ｄ〜５ｄ，７ｄによって電気的に接続されている。したがって、積層方向に互いに隣接した子チップ２〜８間の配線長は、最短で子チップ２〜５，７の厚さにほぼ等しく、配線距離が短い。
【００２５】
さらに、チップブロック１１を構成する子チップ２，４〜６と、チップブロック１２を構成する子チップ３，７，８とは、層内配線Ｌｈ１，Ｌｈ２，Ｌｈ３１，Ｌｈ３２および層間配線Ｌｖなどにより直接接続されているので、これらの配線長も短い。なぜなら、層内配線Ｌｈ１，Ｌｈ２，Ｌｈ３１，Ｌｈ３２および層間配線Ｌｖが設けられていない場合、第１のチップブロック１１を構成する子チップ２，４〜６と、第２のチップブロック１２を構成する子チップ３，７，８とは、必ず親チップ１の活性面１ａに形成された配線を介して接続しなければならないからである。
【００２６】
たとえば、子チップ６と子チップ７とを接続する場合を考えると、まず、子チップ６を活性面１ａに形成された配線に接続するために、電極パッド５ｅ、導電体５ｄ、活性面５ａに形成された配線、内部接続用電極５ｂ、電極パッド４ｅ、導電体４ｄ、活性面４ａに形成された配線、内部接続用電極４ｂ、電極パッド２ｅ、導電体２ｄ、内部接続用電極２ｂ、および内部接続用電極１ｂを経なければならない。さらに、活性面１ａに形成された配線と子チップ７を接続するために、内部接続用電極１ｂ、内部接続用電極３ｂ、活性面３ａに形成された配線、導電体３ｄ、および電極パッド３ｅを経なければならない。このため、活性面１ａに垂直な方向および平行な方向ともに、配線長が長くなる。
【００２７】
これに対して、この半導体装置においては、子チップ６と子チップ７とは、内部接続用電極６ｂ、層内配線Ｌｈ３１、層間配線Ｌｖ、および層内配線Ｌｈ２のみを介して接続されているので、活性面１ａに垂直な方向および平行な方向ともに、配線長は短い。
子チップ２と子チップ３との電気的な接続は、親チップ１の活性面１ａ上に形成された配線により行っても、配線長を短くすることが可能である。しかしながら、子チップ２と子チップ３との接続を、少なくともその一部を層内配線Ｌｈ１を介して行うことにより、配線を分散させ、結果としてより高密度に配線することができる。同様に、子チップ８と他の子チップ２〜７とは、子チップ８の活性面８ａ側に配された層内配線Ｌｈ２などにより行うことが可能であるが、導電体８ｄを介して子チップ８の非活性面側から配線することにより、配線を分散させ、結果としてより高密度に配線することができる。
【００２８】
また、親チップ１は、貫通孔１ｃ内に充填された導電体１ｄおよびバンプ９を介して外部接続されるので、外部接続のための配線長も短い。親チップ１の厚さ方向に関する導電体１ｄの長さは、親チップ１を薄く構成することにより短くすることができる。
以上のように、この半導体装置は、配線長が短いので信号の高速伝送ができる。また、この半導体装置は、厚さを薄く構成することができるので、集積度が高い。また、層内配線Ｌｈ１，Ｌｈ２，Ｌｈ３１，Ｌｈ３２および層間配線Ｌｖにより、任意の２つの子チップ２〜８の間を短い配線長で接続することができるので、子チップの配置に関して制約が少なく、半導体装置の設計の自由度が大きい。
【００２９】
導電体１ｄ〜５ｄ，７ｄ，８ｄは、貫通孔１ｃ〜５ｃ，７ｃ，８ｃ内の一部（たとえば、内周壁に沿うように）配されていてもよい。親チップ１および子チップ２〜５，７，８における貫通孔１ｃ〜５ｃ，７ｃ，８ｃの位置は、任意に定めることができる。すなわち、子チップ２〜５，７，８の貫通孔２ｃ〜５ｃ，７ｃ，８ｃは、隣接して下方に存在する親チップ１の貫通孔１ｃまたは子チップ２，４，３，７における貫通孔２ｃ，４ｃ，３ｃ，７ｃの位置とは無関係に（直上ではないずれた位置に）配置されている。無論、これらは互いに直上／直下に配置されていてもよい。
【００３０】
子チップ２〜５，７，８の導電体２ｄ〜５ｄ，７ｄ，８ｄは、隣接して下方に存在する親チップ１の導電体１ｄまたは子チップ２，４，３，７の導電体２ｄ，４ｄ，３ｄ，７ｄと、直接接続されて共通電極を形成していてもよく、共通電極を形成していなくてもよい。また、これらの導電体１ｄ〜５ｄ，７ｄ，８ｄのうち、一部の組のみが共通電極を形成していてもよく、すべての組が共通電極を形成していてもよい。また、共通電極は形成されていなくてもよい。
【００３１】
チップブロック１１，１２を構成する子チップ２〜８の数は、任意に設定することができ、１つであってもよく複数であってもよい。層内配線Ｌｈ１，Ｌｈ２，Ｌｈ３１，Ｌｈ３２および層間配線Ｌｖは、チップブロック１１を構成する任意の子チップ２，４〜６と、チップブロック１２を構成すると任意の子チップ３，７，８とを接続するように設けることができる。層間配線Ｌｖは、任意の配線面（第１ないし第３配線面３１〜３３）間を接続するように設けることができ、たとえば、第１配線面３１と第３配線面３３とのように、隣接しない配線面間を接続するものであってもよい。
【００３２】
チップブロック１１，１２を構成する子チップ２ないし８のいずれかの上に、子チップ２〜８より横幅の狭い（厚さ方向に垂直な方向の長さが短い）子チップからなるチップブロック（小ブロック）が複数支持されていてもよい。この場合、小ブロックを支持する子チップ２ないし８は支持半導体チップをなす。
チップブロック１１，１２の数は、１つであってもよく、３つ以上であってもよい。
【００３３】
子チップ６の上部もポリイミド樹脂１０で覆うように構成されていてもよい。その場合、ポリイミド樹脂１０の表面に金属箔（板）等からなる放熱板が取り付けられていてもよい。ポリイミド樹脂１０の代わりに、たとえば、イミド結合もしくはアシド結合またはイミド結合およびアシド結合の両方を含む樹脂を用いてもよく、樹脂以外の絶縁体を用いてもよい。
親チップ１の非活性面には、バンプ９が接続されていなくてもよい。この場合、たとえば、配線基板等に形成された電極パッドなどにクリーム半田を塗布して、導電体１ｄと接合することにより、この半導体装置を配線基板に実装することができる。
【００３４】
図２〜図５は、図１の半導体装置の製造方法を説明するための図解的な断面図である。図２〜図５に示す半導体ウエハ１５は、図１に示す最終形態の半導体装置における親チップ１に対応する領域が、半導体ウエハ１５の面内方向に、多数密に配されたものである。図２〜図５には、ほぼ１つの半導体装置に対応する領域（単位領域）のみを示すが、以下の各工程は、すべての単位領域に対して、実施される。
【００３５】
まず、内部接続用電極１ｂが形成された半導体ウエハ１５の活性面１５ａに凹所２１を形成し、凹所２１内に導電体１ｄを充填する。このときの半導体ウエハ１５は、図１に示す最終形態の半導体装置における親チップ１よりも厚さが厚い。半導体ウエハ１５は、半導体装置の形成工程において破損しないように充分な機械的強度を有する厚さとすることができる。大口径の半導体ウエハ１５を用いる際は、より厚くするようにしてもよい。凹所２１の形成は、たとえば、ドリルによる孔あけ、レーザ加工などによるものとすることができる。導電体１ｄの凹所２１への充填は、たとえば、導電ペーストを用いて行うことができる。
【００３６】
同様に、内部接続用電極２ｂ，３ｂが形成された子チップ２，３の活性面２ａ，３ａに、それぞれ凹所２２，２３を形成し、凹所２２，２３内に導電体２ｄ，３ｄを充填する（図２（ａ））。このときの子チップ２，３は、図１に示す最終形態の半導体装置における子チップ２，３よりも厚さが厚い。
そして、活性面１５ａと活性面２ａ，３ａとを、互いに平行になるように対向させ（子チップ２，３をフェースダウンして）、内部接続用電極２ｂ，３ｂを、対応する内部接続用電極１ｂに対して、活性面２ａ，３ａ内の方向に関して位置合わせする。続いて、活性面１５ａと活性面２ａ，３ａとを近接させて、内部接続用電極１ｂと内部接続用電極２ｂ，３ｂとを接続（接合）する。その後、活性面１５ａ上で、子チップ２，３を覆うように、ポリイミド樹脂１０を形成する（図２（ｂ））。ポリイミド樹脂１０は、子チップ２，３の非活性面を埋没させるように形成される。ポリイミド樹脂１０は、たとえば、半導体ウエハ１５の活性面１５ａに、ポリイミド樹脂１０の前駆体であるポリアミック酸の溶液などを塗布し、この前駆体を適当な温度で加熱して得ることができる。
【００３７】
次に、ポリイミド樹脂１０の表面を研削（表面研削）する。この工程は、物理的な研磨または研削によるものであってもよく、エッチングなどの化学的研磨（溶解）によるものであってもよい。表面研削を行う際、たとえば、半導体ウエハ１５の非活性面を、粘着テープを介して保持板に保持したり、吸引可能な保持板に吸着保持させることができる。表面研削により、まず、ポリイミド樹脂１０が除去されて子チップ２，３の非活性面が露出される。さらに、ポリイミド樹脂１０と子チップ２，３の非活性面２ａ，３ａが研削されて、凹所２２，２３内の導電体２ｄ，３ｄが露出される。これにより、凹所２２，２３は、子チップ２，３を厚さ方向に貫通する貫通孔２ｃ，３ｃとなる。この状態が、図３（ｃ）に示されている。
【００３８】
表面研削の後、子チップ２，３の非活性面およびポリイミド樹脂１０の表面は面一の第１配線面３１となる。導電体２ｄ，３ｄが露出した後も、子チップ２，３が所望の厚さになるまで表面研削を続け、子チップ２，３を薄型化してもよい。これにより、半導体装置全体として厚さを薄くすることができるとともに、子チップ２，３の厚さ方向に沿った導電体２ｄ，３ｄの長さ（配線長）を短くすることができる。
【００３９】
子チップ２，３はポリイミド樹脂１０により機械的に保護されているので、表面研削の際の応力により、子チップ２，３や子チップ２，３と半導体ウエハ１５との接続が破壊されることがない。したがって、子チップ２，３を薄く加工することができる。
続いて、第１配線面３１上において、導電体２ｄ，３ｄ上に電極パッド２ｅ，３ｅをそれぞれ形成し、子チップ３の非活性面およびポリイミド樹脂１０の表面の所定の位置に層内配線Ｌｈ１を形成する（図３（ｄ））。電極パッド２ｅ，３ｅおよび層内配線Ｌｈ１の形成方法の一例を示すと、まず、ポリイミド樹脂１０表面の所定の部分を、水酸化カリウム水溶液で処理することにより、ポリイミド樹脂１０の表層部分におけるイミド環を開裂させ、ポリイミド樹脂１０の表層部分にカルボキシル基を導入する。このように所定の部分が表面改質されたポリイミド樹脂１０の表面を、金属イオンを含む水溶液（たとえば、硫酸銅の水溶液）で処理することによりイオン交換反応を生じさせ、薄い金属膜を形成する。子チップ２，３上の所定の位置にも適当な方法により、薄い金属膜を形成した後、これらの薄い金属膜に通電して電解めっきを施し厚膜化し、電極パッド２ｅ，３ｅおよび層内配線Ｌｈ１の膜を形成することができる。これにより、電極パッド２ｅ，３ｅおよび層内配線Ｌｈ１を、一括して形成することができる。
【００４０】
次に、内部接続用電極４ｂ，７ｂが形成された子チップ４，７の活性面４ａ，７ａに、それぞれ凹所２４，２７を形成し、凹所２４，２７内に導電体４ｄ，７ｄを充填する。このときの子チップ４，７は、図１に示す最終形態の半導体装置における子チップ４，７よりも厚さが厚い。そして、第１配線面３１と活性面４ａおよび７ａとを互いに平行になるように対向させ、内部接続用電極４ｂ，７ｂを、対応する電極パッド２ｅ，３ｅまたｈ層内配線Ｌｈ１に対して、活性面４ａ，７ａ内の方向に関して位置合わせする。
【００４１】
続いて、第１配線面３１と活性面４ａ，７ａとを近接させて、内部接続用電極４ｂ，７ｂと電極パッド２ｅ，３ｅおよび層内配線Ｌｈ１とを接続（接合）する。これにより、子チップ４，７は、第１配線面３１に対してフェースダウンして接続される。その後、第１配線面３１上で、子チップ４，７を覆うように、ポリイミド樹脂１０を形成する（図４（ｅ））。
以下同様に、導電体４ｄ、７ｄが露出するまで表面研削を行う。これにより、凹所２４，２７は、貫通孔４ｃ，７ｃとなる。子チップ４，７の非活性面およびポリイミド樹脂１０の表面は、面一の第２配線面３２となる。続いて、第２配線面３２上で、導電体４ｄ，７ｄ上に電極パッド４ｅ，７ｅを形成し、子チップ７の非活性面およびポリイミド樹脂１０の表面の所定の位置に、層内配線Ｌｈ２を形成する。
【００４２】
さらに、内部接続用電極５ｂ，８ｂが形成された子チップ５，８を用いて、同様の工程を実施する。これにより、内部接続用電極５ｂ，８ｂと電極パッド４ｅ，７ｅおよび層内配線Ｌｈ２とが接続され、子チップ５，８が研磨により薄型化されるとともに導電体５ｄ，８ｄが充填された貫通孔５ｃ，８ｃが形成される。子チップ５，８の非活性面とポリイミド樹脂１０の表面とは、面一の第３配線面３３となる。
【００４３】
この状態で、層内配線Ｌｈ２の所定位置の上方から、ポリイミド樹脂１０に対して穴あけ加工を行う。この工程は、レーザ加工やエッチングなどにより実施することができる。これにより、第２配線面３２と第３配線面３３との間のポリイミド樹脂１０に断面形状がＶ字形のビアホール３５が形成され、層内配線Ｌｈ２の一部が露出する（図４（ｆ））。
その後、電極パッド５ｅ、層内配線Ｌｈ３１，Ｌｈ３２および層間配線Ｌｖを所定の位置に形成する。層間配線Ｌｖは、ビアホール３５の内周面および露出している層内配線Ｌｈ２上に形成される。この工程は、たとえば、上述の層間配線Ｌｈ１の形成方法として例示した方法により実施することができる。これにより、層内配線Ｌｈ３１と層間配線Ｌｖとを一体成形することができ、かつ、これらと電極パッド５ｅおよび層内配線Ｌｈ３２と一括で形成することができる。
【００４４】
続いて、活性面６ａに内部接続用電極６ｂが形成された子チップ６を、内部接続用電極６ｂが電極パッド５ｅおよび層内配線Ｌｈ３１に接合されるように、フェースダウンして接続する（図５（ｇ））。子チップ６には、凹所は形成しない。そして、第３配線面３３上で子チップ６を覆うようにポリイミド樹脂１０を形成した後、子チップ６が所定の厚さになるまで、表面研削を行う。
さらに、半導体ウエハ１５の非活性面を導電体１ｄが露出するまで研削（裏面研削）する。これにより、凹所２１は貫通孔１ｃとなる。導電体１ｄが露出した後も裏面研削を続け、半導体ウエハ１５を薄型化してもよい。これにより、半導体装置全体として厚さを薄くすることができるとともに、半導体ウエハ１５（親チップ１）の厚さ方向に沿った導電体１ｄの長さ（配線長）を短くすることができる。
【００４５】
裏面研削の際、半導体ウエハ１５は、活性面１５ａ側に形成されたポリイミド樹脂１０や子チップ２〜８によって補強された状態となっているので、裏面研削により破損することはない。露出した導電体１ｄには、半田ボールなどからなるバンプ９を接続する。
この後、図５（ｈ）に示すように、スクライブラインＳ（切断ライン）に沿って、半導体ウエハ１５をポリイミド樹脂１０とともにダイシングソー２９で切断することにより、親チップ１上に子チップ２〜８が接合された図１に示す半導体装置の個片が、半導体ウエハ１５から切り出される。
【００４６】
以上の製造方法は、半導体ウエハ１５上で複数の半導体装置に相当する領域に対して、各工程を一括して行う例である。このような製造方法により、複数個のチップ・オン・チップ構造の半導体装置を、効率よく製造することができる。しかし、本発明はこれに限定されるものではなく、親チップ１の個片に対して各工程を実施してこのような半導体装置を得てもよい。
層間配線Ｌｖを形成するためのビアホール３５は、ドリルにより形成してもよい。その場合、ポリイミド樹脂１０の厚さ方向に関して直径がほぼ一定のビアホール３５が得られるが、イオン交換等による層間配線Ｌｖの形成には影響を与えない。層内配線Ｌｈ１，Ｌｈ２，Ｌｈ３１，Ｌｈ３２は、層間配線Ｌｖと一括して形成する必要がない場合は、第１〜第３の配線面３１〜３３の全面に金属箔（たとえば、銅箔）を張り付けた後、不要部をエッチングにより除去して得てもよい。
【００４７】
その他、特許請求の範囲に記載された事項の範囲で種々の変更を施すことが可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。
【図２】本発明の一実施形態に係る半導体装置の製造方法における最初の工程群を説明するための図解的な断面図である。
【図３】図２に示す工程群に続く工程群を説明するための図解的な断面図である。
【図４】図３に示す工程群に続く工程群を説明するための図解的な断面図である。
【図５】図４に示す工程群に続く工程群を説明するための図解的な断面図である。
【符号の説明】
１親チップ
２〜８子チップ
１ａ〜８ａ，１５ａ活性面
１ｂ〜８ｂ内部接続用電極
１ｃ〜５ｃ，７ｃ，８ｃ貫通孔
１ｄ〜５ｄ，７ｄ，８ｄ導電体
Ｌｈ１，Ｌｈ２，Ｌｈ３１，Ｌｈ３２層内配線
Ｌｖ層間配線
１０ポリイミド樹脂
１１第１のチップブロック
１２第２のチップブロック
１５半導体ウエハ
２１〜２５，２７，２８凹所
３１第１配線面
３２第２配線面
３３第３配線面[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device having a chip-on-chip structure in which another semiconductor chip is bonded onto a semiconductor chip.
[0002]
[Prior art]
Some semiconductor devices with a high degree of integration have a chip-on-chip structure. A semiconductor device having a chip-on-chip structure has a structure in which a plurality of semiconductor chips are connected to face each other. Since such a semiconductor device is not configured by integrating functions that have been conventionally realized by a plurality of ICs (semiconductor chips) in one semiconductor chip like a system on chip (SOC), The manufacturing process is not as complex as system-on-chip. Therefore, there is an advantage that the manufacturing cost can be reduced.
[0003]
Some semiconductor devices having a chip-on-chip structure have a plurality of small semiconductor chips (child chips) arranged laterally on one large semiconductor chip (parent chip). Such a semiconductor device has a seemingly similar structure to a multi-chip module (MCM) in which a plurality of semiconductor chips are arranged in a horizontal direction on a wiring board.
However, in a semiconductor device having a chip-on-chip structure, the parent chip functions as a wiring substrate that interconnects a plurality of child chips, and also functions as a semiconductor chip including functional elements. Higher integration. Further, since the wiring formed on the parent chip is based on a semiconductor process, it is much finer than the wiring on the wiring board in the multi-chip module. Therefore, the functional elements of the semiconductor chip (parent chip and child chip) can be connected with a short wiring length, and the signal transmission speed can be increased as compared with the multi-chip module.
[0004]
Some semiconductor devices having a chip-on-chip structure have one or more child chips stacked in the vertical direction on the child chip. That is, such a semiconductor device has a structure in which one or a plurality of chip blocks formed by laminating one or a plurality of semiconductor chips on a parent chip are connected. With such a structure, a highly integrated semiconductor device can be realized.
[0005]
[Problems to be solved by the invention]
However, in such a semiconductor device, the wiring between any two semiconductor chips always passes through the wiring surface (usually the active surface) of the parent chip, so that the average wiring length becomes long. . That is, when the semiconductor chip is above the chip block (a position far from the parent chip), the wiring length between the semiconductor chip and the parent chip becomes long. For this reason, the signal could not be transmitted sufficiently fast. In addition, if the wiring length of the semiconductor device as a whole is to be shortened, the degree of freedom in design is low, such as restrictions on the arrangement of semiconductor chips.
[0006]
In view of the above, an object of the present invention is to provide a semiconductor device capable of improving a signal transmission speed.
Another object of the present invention is to provide a semiconductor device having a high degree of design freedom.
[0007]
[Means for Solving the Problems and Effects of the Invention]
The invention according to claim 1 for solving the above-mentioned problem is supported and connected to the supporting semiconductor chip (1) and one surface (1a) of the supporting semiconductor chip, and is substantially connected to the one surface of the supporting semiconductor chip. First and second chip blocks (11, 12) each including one semiconductor chip or a plurality of semiconductor chips (2-8) having parallel active surfaces (2a-8a), and the first and second In- layer wiring for connecting the insulator (10) arranged between the chip blocks and the semiconductor chip included in the first chip block and the semiconductor chip included in the second chip block a (Lh1, Lh2, Lh31, Lh32 ), disposed within or on the surface of the insulator, non of any semiconductor chip constituting the first or second chip block And a the wiring layers arranged along the top sex plane or wiring surface is a surface comprising an active surface (31 to 33), at least one of the semiconductor chip, the active surface to the support semiconductor chip side The first or second chip block is stacked on the supporting semiconductor chip and includes two semiconductor chips (2, 4) adjacent to each other in the stacking direction; Each of the two adjacent semiconductor chips is connected to the intra-layer wiring (Lh1) between the two adjacent semiconductor chips .
[0008]
The alphanumeric characters in parentheses indicate corresponding components in the embodiments described later. The same applies hereinafter.
Since the active surfaces of the semiconductor chips constituting the first and second chip blocks are substantially parallel to one surface (for example, the active surface) of the supporting semiconductor chip, the wiring surface is approximately parallel to one surface of the supporting semiconductor chip. Become.
When the active surface or inactive surface of a semiconductor chip belonging to the first chip block (hereinafter referred to as “first semiconductor chip” in this section) is in the wiring surface, the intra-layer wiring is connected to the first semiconductor chip. It can be connected. When the active surface of the first semiconductor chip is in the wiring surface, the intra-layer wiring can be directly connected to, for example, wiring formed on the active surface.
[0009]
In such a case, the in-layer wiring is extended to the vicinity of the second chip block, and this wiring among the semiconductor chips belonging to the second chip block (hereinafter referred to as “second semiconductor chip” in this section). The semiconductor chip in the vicinity of the surface and the in-layer wiring can be connected. That is, since the first semiconductor chip and the second semiconductor chip can be directly connected without passing through another semiconductor chip or a supporting semiconductor chip, the wiring length for interconnection is short. Therefore, such a semiconductor device can improve the signal transmission speed.
[0010]
Thus, since semiconductor chips belonging to different chip blocks can be directly connected at a short distance, there is a degree of freedom with respect to the arrangement of the semiconductor chips. That is, such a semiconductor device has a high degree of design freedom.
The number of wiring surfaces may be one or plural. One in-layer wiring may be arranged on one wiring surface, and a plurality of in-layer wirings may be arranged. The insulator can be, for example, a resin (for example, a polyimide resin) provided to seal the first and second chip blocks. Three or more chip blocks may be connected on one supporting semiconductor chip. Even in this case, since there is a high degree of freedom regarding the arrangement of the semiconductor chip, the degree of freedom in designing the semiconductor device is high.
According to a second aspect of the present invention, in the semiconductor chip (2) included in the first chip block, on the wiring surface (31) including an inactive surface or an active surface on the side opposite to the supporting semiconductor chip. Due to the intra-layer wiring (Lh1) arranged along the semiconductor chip, the semiconductor chip included in the first chip block and the second chip block are on the opposite side of the supporting semiconductor chip with respect to the wiring surface. 2. The semiconductor device according to claim 1, wherein the semiconductor chip is connected to a certain semiconductor chip.
According to a third aspect of the present invention, there is provided a support semiconductor chip (1) and an active surface (2a to 8a) supported and connected to one surface (1a) of the support semiconductor chip and substantially parallel to the one surface of the support semiconductor chip. ) Between the first and second chip blocks and the first and second chip blocks (11, 12) each including one semiconductor chip or a plurality of semiconductor chips (2-8) having In-layer wiring (Lh1, Lh2, Lh31, Lh32) for connecting the insulator (10) to the semiconductor chip included in the first chip block and the semiconductor chip included in the second chip block. And including an inactive surface or an active surface of any one of the semiconductor chips that are arranged inside or on the surface of the insulator and constitute the first or second chip block. And at least one of the semiconductor chips is in a face-down posture with the active surface facing the support semiconductor chip side. In the semiconductor chip (2) included in the first chip block, the semiconductor chip (2) arranged along the wiring surface (31) including the non-active surface or the active surface on the side opposite to the supporting semiconductor chip. Due to the intra-layer wiring (Lh1), the semiconductor chip (7) included in the first chip block and the semiconductor chip (7) included in the second chip block and opposite to the supporting semiconductor chip with respect to the wiring surface. ) Are connected to each other.
[0011]
According to a fourth aspect of the present invention, there is provided an active surface or non-active surface of any semiconductor chip constituting the first chip block, and an active surface or non-active surface of any semiconductor chip constituting the second chip block. active surface and is a semiconductor device according to any one of claims 1 to 3, characterized in that in the same of the wiring plane.
According to the present invention, the active surface or inactive surface of the first semiconductor chip and the active surface or inactive surface of the second semiconductor chip exist in one wiring surface. When these two semiconductor chips are provided with an internal connection electrode or wiring on the active surface or inactive surface, respectively, the two semiconductor chips are electrically connected only by the in-layer wiring. can do. Therefore, since such a semiconductor device has a short wiring length, the signal transmission speed can be improved.
[0012]
Of the first and second semiconductor chips, the semiconductor chips on the lowermost stage (supporting semiconductor chip side) have a short wiring length even if they are connected by wiring formed on the supporting semiconductor chip. However, since a large number of wirings are usually formed on the supporting semiconductor chip, the lowermost semiconductor chips are connected to each other by intra-layer wiring, and as a result, the distribution of the wiring is dispersed, resulting in integration of the semiconductor device. The degree can be increased.
According to a fifth aspect of the present invention, the in-layer wiring includes a first in-layer wiring and a second in-layer wiring arranged along first and second wiring surfaces that are not on the same plane, claims 1, further comprising an interlayer wiring (Lv) connecting the second layer wiring is a semiconductor device according to any one of 4.
[0013]
With the interlayer wiring, wiring can be made in a direction perpendicular to the supporting semiconductor chip. Therefore, it is possible to wire in an arbitrary direction by combining the intra-layer wiring and the interlayer wiring. Thereby, for example, the first and second semiconductor chips having neither active surfaces nor inactive surfaces in the same wiring surface can be connected to each other. That is, by providing an intra-layer wiring on each wiring surface including the active surface or the inactive surface of the first and second semiconductor chips, and connecting these two intra-layer wirings with the interlayer wiring, the first And the 2nd semiconductor chip will be in the state mutually connected.
[0014]
The two semiconductor chips connected by the intra-layer wiring and the interlayer wiring do not necessarily belong to different chip blocks (first or second chip block), and belong to the same chip block. Also good. The wiring surface may further include a wiring surface (usually an active surface) of the supporting semiconductor chip, and one of the first and second wiring surfaces may be the wiring surface of the supporting semiconductor chip.
Thus, according to the present invention, since a plurality of semiconductor chips having no active surface or inactive surface in the same wiring surface can be connected to each other, the degree of freedom in designing the semiconductor device is further increased.
According to a sixth aspect of the invention, the wiring surface is three or more wiring surfaces including the first and second wiring surfaces, and each wiring surface is the first or second chip block. The semiconductor chip includes three or more wiring surfaces including an inactive surface or an active surface opposite to the supporting semiconductor chip, and the three or more wiring surfaces include the first wiring surface and the second wiring surface. The first and second intra-layer wirings are both connected to the semiconductor chip included in the first or second chip block. 6. It is a semiconductor device.
According to a seventh aspect of the present invention, the wiring surface is three or more wiring surfaces including the first and second wiring surfaces, and each wiring surface is in the semiconductor chip of the first chip block. 3 or more including a non-active surface or active surface opposite to the supporting semiconductor chip and a non-active surface or active surface opposite to the supporting semiconductor chip in the semiconductor chip of the second chip block. The first and second wiring surfaces are not adjacent to each other in the three or more wiring surfaces including the wiring surface, and the first layer wiring is connected to the first and second chips. It is connected to the semiconductor chip included in one of the blocks, and the second-layer wiring is connected to the semiconductor chip included in the other of the first and second chip blocks. Claim 5 Other is a semiconductor device according to 6.
[0015]
According to an eighth aspect of the present invention, at least one of the semiconductor chips constituting the first and second chip blocks has a through hole (2c) in which a conductor (2d-5d, 7d, 8d) is disposed. ~5c, 7c, which is a semiconductor device according to any one 7 of claims 1, characterized in that it has a 8c).
The conductor in the through-hole is arranged along the thickness direction of the semiconductor chip, and can electrically connect the active surface side and the non-active surface side of the semiconductor chip. On the active surface side of the semiconductor chip, the conductor may be connected to a wiring or the like formed on the active surface. Thus, even when the wiring surface is a surface including the inactive surface of the semiconductor chip, the intra-layer wiring can be directly connected to the semiconductor chip by the conductor disposed in the through hole.
[0016]
The conductor can connect the active surface of the semiconductor chip and the in-layer wiring with a short distance (substantially equal to the thickness of the semiconductor chip) through the through hole. Accordingly, the wiring length can be shortened and the signal transmission speed as the semiconductor device can be improved.
The conductor may be one that fills the inside of the through hole, or one that is disposed in a part of the through hole (for example, along the inner peripheral wall). When the conductor fills the through hole, the conductor can be formed using, for example, a conductive paste.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a schematic cross-sectional view showing the structure of a semiconductor device according to an embodiment of the present invention.
Chip blocks 11 and 12 in which a plurality of semiconductor chips (child chips) are stacked in the vertical direction are connected to a parent chip 1 which is a semiconductor chip having electrodes (bumps 9) for external connection. . That is, the parent chip 1 forms a supporting semiconductor chip that supports the chip blocks 11 and 12. The chip block 11 includes four child chips 2, 4, 5, 6 arranged from the side closer to the parent chip 1 toward the side farther from the side. The chip block 12 includes three child chips 3, 7, 8 arranged from the side closer to the parent chip 1 toward the side farther from the side. On the parent chip 1, the sides of the chip blocks 11 and 12 and the upper part of the chip block 12 are covered with a polyimide resin 10. As a result, this semiconductor device is configured to have a substantially rectangular parallelepiped shape.
[0018]
The surfaces where the parent chip 1, the child chip 2 and the child chip 3 face each other are active surfaces 1a, 2a and 3a, respectively. Here, the active surface is a surface on which functional elements and wirings are formed. The lower surfaces (surfaces on the parent chip 1 side) of the child chips 4 to 8 are active surfaces 4a to 8a. That is, the child chips 2 to 8 are connected face-down to the parent chip 1 or the child chips 2 to 5 and 7. In the semiconductor chip (parent chip 1, child chips 2 to 8), the surface opposite to the active surface (1a to 8a) is an inactive surface on which no functional element is formed. On the active surfaces 1a to 8a, internal connection electrodes 1b to 8b are provided.
[0019]
The sub-chips 2 to 5, 7, and 8 are formed with through holes (via holes) 2 c to 5 c, 7 c, and 8 c that pass through these in the thickness direction. The insides of the through holes 2c to 5c, 7c, and 8c are filled with conductors 2d to 5d, 7d, and 8d. The conductors 2d to 5d, 7d, and 8d are electrically connected to wirings (not shown) formed on the active surfaces 2a to 5a, 7a, and 8a of the child chips 2 to 5, 7, and 8. The through-hole is not provided in the child chip 6 located at the uppermost part of the chip block 11.
[0020]
Electrode pads 2e to 5e and 7e are connected to the upper portions of the conductors 2d to 5d and 7d. Further, any of the in-layer wirings Lh1, Lh2, and Lh31 is connected to the upper portions of some of the conductors 2d, 3d, 5d, and 7d instead of the electrode pads. An intralayer wiring Lh32 is connected to the top of the conductor 8d.
The internal connection electrodes 2 b and 3 b of the child chips 2 and 3 are connected to the internal connection electrode 1 b of the parent chip 1. The internal connection electrode 4b of the child chip 4 is connected to either the electrode pad 3e provided on the upper surface (inactive surface) of the child chip 3 or the in-layer wiring Lh1. Similarly, the internal connection electrodes 5b to 8b are respectively connected to electrode pads 4e, 5e, 3e, and 7e provided on the upper surfaces of the adjacent child chips 4, 5, 3, and 7 or the intra-layer wirings Lh1, Lh2, and Lh31. Connected to either.
[0021]
The upper surface (inactive surface) of the child chip 2 and the upper surface of the child chip 3 are in substantially the same plane (first wiring surface 31), and the in-layer wiring Lh1 is provided along this plane. The upper surface of the child chip 4 and the upper surface of the child chip 7 are in substantially the same plane (second wiring surface 32), and the in-layer wiring Lh2 is provided along this plane. The upper surface of the child chip 5 and the upper surface of the child chip 8 are in substantially the same plane (third wiring surface 33), and the in-layer wirings Lh31 and Lh32 are provided along this plane. A funnel-shaped (V-shaped cross-section) interlayer wiring Lv is provided between the second wiring surface 32 and the plane including the third wiring surface 33.
[0022]
The in-layer wiring Lh1 is connected to the conductor 2d and the internal connection electrodes 4b and 7b. That is, the child chips 2, 4, and 7 are electrically connected to each other by the in-layer wiring Lh1. The intra-layer wiring Lh2 is connected to the conductor 7d, the internal connection electrode 8b, and the interlayer wiring Lv. The interlayer wiring Lv is formed integrally with the intra-layer wiring Lh31, and the intra-layer wiring Lh31 is connected to the internal connection electrode 6b. That is, the child chips 6 to 8 are electrically connected to each other by the intra-layer wirings Lh2 and Lh31 and the interlayer wiring Lv. The intra-layer wiring Lh32 is connected to other child chips via other intra-layer wiring (and interlayer wiring) and the like outside the cross section shown in FIG.
[0023]
The parent chip 1 is formed with a through hole 1c that penetrates the parent chip 1 in the thickness direction. The inside of the through hole 1c is filled with a conductor 1d. The conductor 1d is connected to a wiring (not shown) formed on the active surface 1a. A substantially spherical bump 9 is connected to the lower part of the conductor 1d (on the non-active surface side of the parent chip 1). That is, the wiring formed on the active surface 1a and the bump 9 are electrically connected by the conductor 1d. The semiconductor device can be directly mounted on the wiring board via the bumps 9. That is, such a semiconductor device can be reduced in size because an inclusion (interposer) for externally connecting a semiconductor chip such as a wiring board of a multi-chip module (MCM) is unnecessary.
[0024]
This semiconductor device is formed by combining a plurality of semiconductor chips (parent chip 1 and child chips 2 to 8) like a multi-chip module. That is, unlike the system on chip (SOC), the manufacturing cost is low because all functions are not integrated in one semiconductor chip.
In such a semiconductor device, the child chips 2 to 5 and 7 are electrically connected by the other child chips 2 to 8 adjacent to each other vertically and the conductors 2d to 5d and 7d filled in the through holes 2c to 5c and 7c. Connected. Therefore, the wiring length between the child chips 2 to 8 adjacent to each other in the stacking direction is almost equal to the thickness of the child chips 2 to 5 and 7 at the shortest, and the wiring distance is short.
[0025]
Further, the child chips 2, 4 to 6 constituting the chip block 11 and the child chips 3, 7, 8 constituting the chip block 12 are directly connected by the intra-layer wirings Lh 1, Lh 2, Lh 31, Lh 32 and the interlayer wiring Lv. Since they are connected, these wiring lengths are also short. This is because when the intra-layer wirings Lh1, Lh2, Lh31, Lh32 and the interlayer wiring Lv are not provided, the child chips 2, 4 to 6 constituting the first chip block 11 and the second chip block 12 are constituted. This is because the child chips 3, 7 and 8 must be connected via wiring formed on the active surface 1 a of the parent chip 1.
[0026]
For example, considering the case where the child chip 6 and the child chip 7 are connected, first, in order to connect the child chip 6 to the wiring formed on the active surface 1a, the electrode pad 5e, the conductor 5d, and the active surface 5a are connected. Wiring formed, internal connection electrode 5b, electrode pad 4e, conductor 4d, wiring formed on active surface 4a, internal connection electrode 4b, electrode pad 2e, conductor 2d, internal connection electrode 2b, and internal It must pass through the connection electrode 1b. Further, in order to connect the wiring formed on the active surface 1a and the child chip 7, the internal connection electrode 1b, the internal connection electrode 3b, the wiring formed on the active surface 3a, the conductor 3d, and the electrode pad 3e are provided. Have to go through. For this reason, the wiring length becomes long both in the direction perpendicular to the active surface 1a and in the parallel direction.
[0027]
On the other hand, in this semiconductor device, the child chip 6 and the child chip 7 are connected only via the internal connection electrode 6b, the in-layer wiring Lh31, the interlayer wiring Lv, and the in-layer wiring Lh2. The wiring length is short in both the direction perpendicular to and parallel to the active surface 1a.
Even when the electrical connection between the child chip 2 and the child chip 3 is performed by wiring formed on the active surface 1a of the parent chip 1, the wiring length can be shortened. However, by connecting at least a part of the child chip 2 and the child chip 3 via the intra-layer wiring Lh1, the wiring can be dispersed, and as a result, wiring can be performed with higher density. Similarly, the child chip 8 and the other child chips 2 to 7 can be formed by an intra-layer wiring Lh2 or the like arranged on the active surface 8a side of the child chip 8, but the child chip 8 and the other child chips 2 to 7 are connected via the conductor 8d. By wiring from the non-active surface side of the chip 8, the wiring can be dispersed, and as a result, wiring can be performed with higher density.
[0028]
In addition, since the parent chip 1 is externally connected through the conductor 1d and the bumps 9 filled in the through hole 1c, the wiring length for external connection is also short. The length of the conductor 1d in the thickness direction of the parent chip 1 can be shortened by making the parent chip 1 thin.
As described above, since this semiconductor device has a short wiring length, signals can be transmitted at high speed. In addition, since this semiconductor device can be configured to be thin, the degree of integration is high. In addition, since the inner wirings Lh1, Lh2, Lh31, Lh32 and the interlayer wiring Lv can connect any two child chips 2 to 8 with a short wiring length, there are few restrictions on the arrangement of the child chips, The degree of freedom in designing semiconductor devices is great.
[0029]
The conductors 1d to 5d, 7d, and 8d may be disposed in a part of the through holes 1c to 5c, 7c, and 8c (for example, along the inner peripheral wall). The positions of the through holes 1c to 5c, 7c, and 8c in the parent chip 1 and the child chips 2 to 5, 7, and 8 can be arbitrarily determined. That is, the through holes 2c-5c, 7c, 8c of the child chips 2-5, 7, 8 are adjacent to the through-hole 1c of the parent chip 1 or the through-holes of the child chips 2, 4, 3, 7 that are present below. They are arranged irrespective of the positions of 2c, 4c, 3c and 7c (at any position directly above). Of course, they may be arranged directly above / below.
[0030]
The conductors 2d to 5d, 7d, and 8d of the child chips 2 to 5, 7, and 8 are adjacent to the conductor 1d of the parent chip 1 or the conductors 2d of the child chips 2, 4, 3, and 7 that are present below. 4d, 3d, and 7d may be directly connected to form a common electrode, or the common electrode may not be formed. In addition, among these conductors 1d to 5d, 7d, and 8d, only a part of the sets may form a common electrode, or all the sets may form a common electrode. Further, the common electrode may not be formed.
[0031]
The number of the child chips 2 to 8 constituting the chip blocks 11 and 12 can be arbitrarily set, and may be one or plural. The intra-layer wirings Lh 1, Lh 2, Lh 31, Lh 32 and the interlayer wiring Lv are connected to the arbitrary child chips 2, 4 to 6 constituting the chip block 11 and to the arbitrary child chips 3, 7, 8 when the chip block 12 is formed. It can be provided to connect. The interlayer wiring Lv can be provided so as to connect between arbitrary wiring surfaces (first to third wiring surfaces 31 to 33). For example, like the first wiring surface 31 and the third wiring surface 33, Connections between non-adjacent wiring surfaces may be made.
[0032]
A chip block comprising a child chip having a narrower lateral width (short in the direction perpendicular to the thickness direction) than any of the child chips 2 to 8 on any of the child chips 2 to 8 constituting the chip blocks 11 and 12 A plurality of small blocks may be supported. In this case, the child chips 2 to 8 supporting the small block form a supporting semiconductor chip.
The number of chip blocks 11 and 12 may be one, or may be three or more.
[0033]
The upper part of the child chip 6 may also be configured to be covered with the polyimide resin 10. In that case, a heat radiating plate made of a metal foil (plate) or the like may be attached to the surface of the polyimide resin 10. Instead of the polyimide resin 10, for example, a resin containing an imide bond or an acid bond, or both an imide bond and an acid bond may be used, or an insulator other than the resin may be used.
The bumps 9 do not have to be connected to the inactive surface of the parent chip 1. In this case, the semiconductor device can be mounted on the wiring board by, for example, applying cream solder to an electrode pad or the like formed on the wiring board and bonding it to the conductor 1d.
[0034]
2 to 5 are schematic cross-sectional views for explaining a method of manufacturing the semiconductor device of FIG. The semiconductor wafer 15 shown in FIGS. 2 to 5 has a large number of regions corresponding to the parent chip 1 in the final form of the semiconductor device shown in FIG. 2 to 5 show only a region (unit region) corresponding to almost one semiconductor device, the following steps are performed for all unit regions.
[0035]
First, the recess 21 is formed in the active surface 15a of the semiconductor wafer 15 on which the internal connection electrode 1b is formed, and the conductor 21d is filled in the recess 21. The semiconductor wafer 15 at this time is thicker than the parent chip 1 in the semiconductor device of the final form shown in FIG. The semiconductor wafer 15 can have a thickness having sufficient mechanical strength so as not to be damaged in the process of forming the semiconductor device. When using a large-diameter semiconductor wafer 15, it may be made thicker. The recess 21 can be formed by, for example, drilling with a drill or laser processing. Filling the recess 21 with the conductor 1d can be performed using, for example, a conductive paste.
[0036]
Similarly, recesses 22 and 23 are formed on the active surfaces 2a and 3a of the child chips 2 and 3 on which the internal connection electrodes 2b and 3b are formed, and the conductors 2d and 3d are formed in the recesses 22 and 23, respectively. Fill (FIG. 2 (a)). The child chips 2 and 3 at this time are thicker than the child chips 2 and 3 in the semiconductor device of the final form shown in FIG.
The active surface 15a and the active surfaces 2a and 3a are opposed to each other so as to be parallel to each other (the child chips 2 and 3 are faced down), and the internal connection electrodes 2b and 3b are connected to the corresponding internal connection electrodes. 1b is aligned with respect to the direction in the active surfaces 2a and 3a. Subsequently, the active surface 15a and the active surfaces 2a and 3a are brought close to each other, and the internal connection electrode 1b and the internal connection electrodes 2b and 3b are connected (joined). Thereafter, a polyimide resin 10 is formed on the active surface 15a so as to cover the child chips 2 and 3 (FIG. 2B). The polyimide resin 10 is formed so as to bury the inactive surfaces of the child chips 2 and 3. The polyimide resin 10 can be obtained, for example, by applying a solution of polyamic acid, which is a precursor of the polyimide resin 10, to the active surface 15 a of the semiconductor wafer 15 and heating the precursor at an appropriate temperature.
[0037]
Next, the surface of the polyimide resin 10 is ground (surface grinding). This step may be performed by physical polishing or grinding, or may be performed by chemical polishing (dissolution) such as etching. When performing surface grinding, for example, the inactive surface of the semiconductor wafer 15 can be held on a holding plate via an adhesive tape, or can be sucked and held on a suckable holding plate. By the surface grinding, first, the polyimide resin 10 is removed, and the inactive surfaces of the child chips 2 and 3 are exposed. Further, the polyimide resin 10 and the non-active surfaces 2a and 3a of the child chips 2 and 3 are ground, so that the conductors 2d and 3d in the recesses 22 and 23 are exposed. Thus, the recesses 22 and 23 become through holes 2c and 3c that penetrate the child chips 2 and 3 in the thickness direction. This state is shown in FIG.
[0038]
After the surface grinding, the inactive surfaces of the child chips 2 and 3 and the surface of the polyimide resin 10 become the first wiring surface 31 that is flush with each other. Even after the conductors 2d and 3d are exposed, surface grinding may be continued until the child chips 2 and 3 have a desired thickness, and the child chips 2 and 3 may be thinned. Accordingly, the thickness of the entire semiconductor device can be reduced, and the lengths (wiring lengths) of the conductors 2d and 3d along the thickness direction of the child chips 2 and 3 can be shortened.
[0039]
Since the child chips 2 and 3 are mechanically protected by the polyimide resin 10, the connection between the child chips 2 and 3 and the child chips 2 and 3 and the semiconductor wafer 15 is broken due to stress during surface grinding. There is no. Therefore, the child chips 2 and 3 can be processed thinly.
Subsequently, on the first wiring surface 31, electrode pads 2e and 3e are formed on the conductors 2d and 3d, respectively, and the in-layer wiring Lh1 is formed at predetermined positions on the inactive surface of the child chip 3 and the surface of the polyimide resin 10. (FIG. 3D). An example of a method for forming the electrode pads 2e and 3e and the in-layer wiring Lh1 is as follows. First, a predetermined portion on the surface of the polyimide resin 10 is treated with an aqueous potassium hydroxide solution, whereby an imide ring in the surface layer portion of the polyimide resin 10 is obtained. And a carboxyl group is introduced into the surface layer portion of the polyimide resin 10. By treating the surface of the polyimide resin 10 whose surface has been modified in this way with an aqueous solution containing metal ions (for example, an aqueous solution of copper sulfate), an ion exchange reaction is caused to form a thin metal film. . After a thin metal film is formed at a predetermined position on the child chips 2 and 3 by an appropriate method, the thin metal film is energized and electroplated to increase the thickness, and the electrode pads 2e and 3e and the inner layer are formed. A film of the wiring Lh1 can be formed. Thereby, the electrode pads 2e and 3e and the in-layer wiring Lh1 can be formed collectively.
[0040]
Next, recesses 24 and 27 are formed in the active surfaces 4a and 7a of the child chips 4 and 7 on which the internal connection electrodes 4b and 7b are formed, and the conductors 4d and 7d are placed in the recesses 24 and 27, respectively. Fill. The child chips 4 and 7 at this time are thicker than the child chips 4 and 7 in the semiconductor device of the final form shown in FIG. Then, the first wiring surface 31 and the active surfaces 4a and 7a are opposed to each other so as to be parallel to each other, and the internal connection electrodes 4b and 7b are connected to the corresponding electrode pads 2e and 3e or the h-layer wiring Lh1. Alignment is performed with respect to the directions in the active surfaces 4a and 7a.
[0041]
Subsequently, the first wiring surface 31 and the active surfaces 4a and 7a are brought close to each other, and the internal connection electrodes 4b and 7b are connected (bonded) to the electrode pads 2e and 3e and the in-layer wiring Lh1. Thereby, the child chips 4 and 7 are connected face-down to the first wiring surface 31. Thereafter, the polyimide resin 10 is formed on the first wiring surface 31 so as to cover the child chips 4 and 7 (FIG. 4E).
Similarly, surface grinding is performed until the conductors 4d and 7d are exposed. Thereby, the recesses 24 and 27 become the through holes 4c and 7c. The inactive surfaces of the child chips 4 and 7 and the surface of the polyimide resin 10 become the second wiring surface 32 that is flush with each other. Subsequently, electrode pads 4e and 7e are formed on the conductors 4d and 7d on the second wiring surface 32, and the in-layer wiring Lh2 is formed at predetermined positions on the inactive surface of the child chip 7 and the surface of the polyimide resin 10. Form.
[0042]
Furthermore, the same process is performed using the child chips 5 and 8 on which the internal connection electrodes 5b and 8b are formed. As a result, the internal connection electrodes 5b and 8b are connected to the electrode pads 4e and 7e and the in-layer wiring Lh2, the child chips 5 and 8 are thinned by polishing, and the through holes filled with the conductors 5d and 8d are filled. 5c and 8c are formed. The non-active surfaces of the child chips 5 and 8 and the surface of the polyimide resin 10 are the same third wiring surface 33.
[0043]
In this state, drilling is performed on the polyimide resin 10 from above a predetermined position of the in-layer wiring Lh2. This step can be performed by laser processing or etching. As a result, a via hole 35 having a V-shaped cross section is formed in the polyimide resin 10 between the second wiring surface 32 and the third wiring surface 33, and a part of the in-layer wiring Lh2 is exposed (FIG. 4F). ).
Thereafter, the electrode pad 5e, the in-layer wirings Lh31 and Lh32, and the interlayer wiring Lv are formed at predetermined positions. The interlayer wiring Lv is formed on the inner peripheral surface of the via hole 35 and the exposed inner wiring Lh2. This step can be performed, for example, by the method exemplified as the method for forming the above-described interlayer wiring Lh1. Thereby, the in-layer wiring Lh31 and the interlayer wiring Lv can be integrally formed, and these, the electrode pad 5e, and the in-layer wiring Lh32 can be formed together.
[0044]
Subsequently, the child chip 6 in which the internal connection electrode 6b is formed on the active surface 6a is connected face down so that the internal connection electrode 6b is bonded to the electrode pad 5e and the in-layer wiring Lh31 (FIG. 5 (g)). A recess is not formed in the child chip 6. Then, after the polyimide resin 10 is formed so as to cover the child chip 6 on the third wiring surface 33, surface grinding is performed until the child chip 6 has a predetermined thickness.
Further, the inactive surface of the semiconductor wafer 15 is ground (back surface grinding) until the conductor 1d is exposed. Thereby, the recess 21 becomes the through hole 1c. Even after the conductor 1d is exposed, the back surface grinding may be continued to make the semiconductor wafer 15 thinner. Thereby, the thickness of the entire semiconductor device can be reduced, and the length (wiring length) of the conductor 1d along the thickness direction of the semiconductor wafer 15 (parent chip 1) can be shortened.
[0045]
At the time of back surface grinding, the semiconductor wafer 15 is reinforced by the polyimide resin 10 and the child chips 2 to 8 formed on the active surface 15a side, so that it is not damaged by the back surface grinding. Bumps 9 made of solder balls or the like are connected to the exposed conductor 1d.
Thereafter, as shown in FIG. 5 (h), the semiconductor wafer 15 is cut together with the polyimide resin 10 with a dicing saw 29 along the scribe line S (cutting line), thereby forming the child chips 2 on the parent chip 1. A piece of the semiconductor device shown in FIG. 1 to which 8 is bonded is cut out from the semiconductor wafer 15.
[0046]
The above manufacturing method is an example in which each process is collectively performed on a region corresponding to a plurality of semiconductor devices on the semiconductor wafer 15. With such a manufacturing method, a plurality of semiconductor devices having a chip-on-chip structure can be efficiently manufactured. However, the present invention is not limited to this, and such a semiconductor device may be obtained by performing each process on the individual piece of the parent chip 1.
The via hole 35 for forming the interlayer wiring Lv may be formed by a drill. In that case, a via hole 35 having a substantially constant diameter in the thickness direction of the polyimide resin 10 is obtained, but the formation of the interlayer wiring Lv by ion exchange or the like is not affected. If the intra-layer wirings Lh1, Lh2, Lh31, and Lh32 need not be formed together with the interlayer wiring Lv, a metal foil (for example, a copper foil) is formed on the entire surface of the first to third wiring surfaces 31 to 33. After pasting, unnecessary portions may be removed by etching.
[0047]
In addition, various modifications can be made within the scope of the matters described in the claims.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view showing a structure of a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a schematic cross-sectional view for explaining a first process group in the method for manufacturing a semiconductor device according to the embodiment of the present invention.
3 is a schematic cross-sectional view for explaining a process group subsequent to the process group shown in FIG. 2. FIG.
4 is a schematic cross-sectional view for explaining a process group subsequent to the process group shown in FIG. 3. FIG.
5 is a schematic cross-sectional view for explaining a process group subsequent to the process group shown in FIG. 4. FIG.
[Explanation of symbols]
1 parent chip 2-8 child chips 1a-8a, 15a active surfaces 1b-8b internal connection electrodes 1c-5c, 7c, 8c through holes 1d-5d, 7d, 8d conductors Lh1, Lh2, Lh31, Lh32 In-layer wiring Lv Interlayer wiring 10 Polyimide resin 11 First chip block 12 Second chip block 15 Semiconductor wafers 21 to 25, 27, 28 Recess 31 First wiring surface 32 Second wiring surface 33 Third wiring surface

Claims

A supporting semiconductor chip;
First and second chip blocks each including one semiconductor chip or a plurality of semiconductor chips supported and connected to one surface of the support semiconductor chip and having an active surface substantially parallel to the one surface of the support semiconductor chip When,
An insulator disposed between the first and second chip blocks;
In-layer wiring for connecting the semiconductor chip included in the first chip block and the semiconductor chip included in the second chip block, which is arranged in or on the surface of the insulator, In-layer wiring arranged along a wiring surface that is a surface including an inactive surface or an active surface of any one of the semiconductor chips constituting the first or second chip block , and
At least one of the semiconductor chips is in a face-down posture with an active surface facing the support semiconductor chip side,
The first or second chip block includes two semiconductor chips stacked on the supporting semiconductor chip and adjacent in the stacking direction,
Each of the two adjacent semiconductor chips is connected to the intra-layer wiring between the two adjacent semiconductor chips .

In the semiconductor chip included in the first chip block, the first wiring layer is disposed along the wiring surface including the non-active surface or the active surface on the side opposite to the supporting semiconductor chip. The semiconductor chip included in the chip block and the semiconductor chip included in the second chip block and connected to the opposite side of the supporting semiconductor chip with respect to the wiring surface are connected to each other. 1. The semiconductor device according to 1.

  A supporting semiconductor chip;
  First and second chip blocks each including one semiconductor chip or a plurality of semiconductor chips supported and connected to one surface of the supporting semiconductor chip and having an active surface substantially parallel to the one surface of the supporting semiconductor chip When,
  An insulator disposed between the first and second chip blocks;
  In-layer wiring for connecting the semiconductor chip included in the first chip block and the semiconductor chip included in the second chip block, which is arranged in or on the surface of the insulator, An in-layer wiring disposed along a wiring surface that is a surface including an inactive surface or an active surface of any one of the semiconductor chips constituting the first or second chip block, and
  At least one of the semiconductor chips is in a face-down posture with an active surface facing the support semiconductor chip side,
  In the semiconductor chip included in the first chip block, the first wiring layer is disposed along the wiring surface including the non-active surface or the active surface on the side opposite to the supporting semiconductor chip. The semiconductor chip included in the chip block is connected to the semiconductor chip included in the second chip block and on the opposite side of the supporting semiconductor chip with respect to the wiring surface. .

The active surface or inactive surface of any semiconductor chip constituting the first chip block is the same as the active surface or inactive surface of any semiconductor chip constituting the second chip block. the semiconductor device according to any one of 3 claims 1, characterized in that in the wiring plane.

The intra-layer wiring includes a first intra-layer wiring and a second intra-layer wiring arranged along first and second wiring surfaces that are not on the same plane,
The semiconductor device according to any one of claims 1 to 4, further comprising an interlayer wiring for connecting between the first and the second layer wiring.

  The wiring surface includes three or more wiring surfaces including the first and second wiring surfaces, and each wiring surface is connected to the supporting semiconductor chip in the semiconductor chip of the first or second chip block. Including three or more of the above-described wiring surfaces including a non-active surface or an active surface on the opposite side;
  In the three or more wiring surfaces, the first wiring surface and the second wiring surface are not adjacent to each other,
  6. The semiconductor device according to claim 5, wherein both the first and second in-layer wirings are connected to the semiconductor chip included in the first or second chip block.

  The wiring surface includes three or more wiring surfaces including the first and second wiring surfaces, and each wiring surface is opposite to the supporting semiconductor chip in the semiconductor chip of the first chip block. Including three or more wiring surfaces including a certain inactive surface or active surface and a non-active surface or active surface on the opposite side of the supporting semiconductor chip in the semiconductor chip of the second chip block;
  In the three or more wiring surfaces, the first wiring surface and the second wiring surface are not adjacent to each other,
  The first intra-layer wiring is connected to the semiconductor chip included in one of the first and second chip blocks;
  7. The semiconductor device according to claim 5, wherein the second intra-layer wiring is connected to the semiconductor chip included in the other of the first and second chip blocks.

At least one of the semiconductor chip constituting the first and second chip block, the semiconductor according to any one of claims 1 to 7, characterized in that it has a through-hole conductor disposed therein apparatus.