JP4005436B2

JP4005436B2 - Pulse signal generation circuit

Info

Publication number: JP4005436B2
Application number: JP2002214339A
Authority: JP
Inventors: 祐一和井田
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 2002-07-23
Filing date: 2002-07-23
Publication date: 2007-11-07
Anticipated expiration: 2022-07-23
Also published as: JP2004056671A

Description

【０００１】
【発明の属する技術分野】
本発明は、入力されたパルス信号のデューティー比を変更するデューティー比変更回路が組込まれたパルス信号発生回路に関する。
【０００２】
【従来の技術】
コンピュータや各種通信システムにおける信号の変調装置や復調装置や信号発生装置においては、各信号の処理段階でそれぞれ異なる周波数を有するクロック信号が用いられる。
【０００３】
このようなクロック信号には一般に矩形波形を有したパルス信号が採用される。そして、互いに異なる周波数を有する複数種類のパルス信号を作成する一般的な手法として、非常に高い基準周波数を有した基準のパルス信号を信号発生器で生成して、この基準のパルス信号を分周器で分周することによって、目標とする周波数を有したパルス信号を得る手法が実用化されている。
【０００４】
ＰＬＬ回路の出力周波数を変更するためには分周器の分周比を可変できるようにする必要がある。そのため、可変分周器として、カウンタ回路を使用する例が多い。
【０００５】
カウンタを用いた分周器においては、分周器に入力されるパルス信号のパルス数をカウンタで計数し、所定のパルス数を計数する毎に、入力された１個のパルスを出力する。したがって、分周器に入力されるパルス信号における各パルスのパルス幅と、分周器から出力されるパルス信号のパルス幅とは等しい。そして、分周器から出力されるパルス信号の周期は分周器に入力されるパルス信号の周期に比較して分周比倍に延長される。その結果、分周器から出力されるパルス信号のデューティー比は分周器に入力されるパルス信号のデューティー比に比較して大幅に低下する。
【０００６】
例えば、基準のパルス信号のデューティー比が５０％であった場合においては、分周することによって、分周後のパルス信号のデューティー比が５０％を大きく下回ることになる。
【０００７】
パルス信号のデューティー比が５０％から大きく外れると、このパルス信号を前述したコンピュータや各種通信システムの信号の変調装置や復調装置や信号発生装置のクロック信号として採用した場合、高速動作性能や動作の確実性能が阻害される懸念がある。
【０００８】
ＰＤ（位相比較器）の中には、ＥＸ-ＯＲゲートを用いたもののように、入力信号のデューティー比が５０％でないと正確な動作をしないものがある。また、ミキサーを用いたＰＤの場合、デューティー比が５０％でないとＳ／Ｎが悪化する。
【０００９】
また、（ａ）可変分周器のクロック周波数（入力周波数）に限りがある、（ｂ）逓倍器を通すと雑音特性が悪化する、等の理由で逓倍器を使用しない。
【００１０】
したがって、任意のデューティー比を有したパルス信号から５０％のデューティー比を有したパルス信号を得る種々の技術が提案されている。例えば、図５は特開２０００―１３４０６９号公報に提案された波形整形装置を示すブロック図である。
【００１１】
クロック発振器１から出力されたクロック信号は、波形整形回路２内に入力され、結合コンデンサ３で直流成分が除去されたのち、反転増幅器（インバータ）４へ入力される。この反転増幅器４の入出力端子間に、この反転増幅器４の出力信号の振幅を正負対称に制限する、一対のダイオードを逆並列接続した非線形リミッタ素子５を接続している。さらに、反転増幅器４の電源側端子４ａと電源母線６ａとの間に第１の定電流回路７を接続し、反転増幅器４の接地側端子４ｂと接地母線６ｂとの間に第２の定電流回路８を接続している。
【００１２】
このような構成の波形整形装置において、反転増幅器４の出力信号の出力波形（クロック信号のパルス波形）のしきい値は常に正の半サイクルと負の半サイクルとが等しくなるレベルに移動する。さらに、第１、第２の定電流回路７、８の存在により、反転増幅器４の出力信号の出力波形は立ち上がりと立ち下がりに勾配を有することになり、正の半サイクルの時間と負の半サイクルの時間とが等しくなり、結果的に、ほぼ５０％のデューティー比を有したパルス信号が出力される。
【００１３】
【発明が解決しようとする課題】
しかしながら、図５に示した従来の波形整形装置においても未だ解消すべき次のような課題があった。
【００１４】
すなわち、この波形整形装置内には、反転増幅器４や第１、第２の定電流回路７、８等の高価で複雑な回路部品が組込まれているので、この波形整形装置全体の構成が複雑かつ大型化する問題がある。
【００１５】
さらに、この波形整形装置は、入力されたクロックパルス信号のデューティー比を５０％以外の任意のデューティー比に設定できなく、波形整形装置全体の汎用性に課題が残る。
【００１６】
本発明はこのような事情に鑑みてなされたものであり、Ｄ型フリップフロップを採用することにより、簡単な構成で、入力されたパルス信号のデューティー比を５０％に変更するデューティー比変更回路が組込まれたパルス信号発生回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記課題を解消するために、本発明のパルス信号発生回路は、入力された一定周期を有したパルス信号を１／Ｎ（Ｎ：正整数）に分周する分周器と、この分周器から出力されたパルス信号のデューティー比を５０％に変換するデューティー比変更回路と、このデューティー比変更回路から出力されたパルス信号の周波数と基準パルス信号の周波数とに基づいて定まる新たな周波数を有したパルス信号を出力するＰＬＬ回路とを備えている。
そして、パルス信号のデューティー比を５０％に変換するデューティー比変更回路を、分周器から出力された１／Ｎに分周されたパルス信号の各パルスがクロック端子に入力される毎にデータ端子に印加されているハイレベル信号を取込んで出力端子の出力信号レベルをハイレベルへ変化させるＤ型フリップフロップと、このＤ型フリップフロップの出力端子にカソード端子が接続されたダイオードと、このダイオードのアノード端子と直流電源との間に介挿され、Ｄ型フリップフロップの出力端子の出力信号レベルがハイレベルに変化すると直流電源にて充電開始され、Ｄ型フリップフロップの出力信号レベルがローレベルに変化すると充電された電荷が前記ダイオードを介してＤ型フリップフロップの出力端子側へ放電される、可変抵抗とコンデンサとからなる充電回路と、ダイオードのアノード端子に接続され、直流電源にて充電される充電回路における充電電圧が印加され、この充電電圧が、分周器の分周比Ｎに基づいて可変抵抗の抵抗値を調整することにて定めた充電時間である充電開始から分周されたパルス信号の周期の１／２時間だけ経過した時点で閾値に達すると、Ｄ型フリップフロップにリセット信号を送出して、このＤ型フリップフロップの出力信号レベルをローレベルに復帰させるシュミット回路と、Ｄ型フリップフロップの出力信号をデューティー比変更後のパルス信号として出力するバッファ回路と備えている。
【００１８】
このように構成されたパルス信号発生回路に組込まれたデューティー比変更回路においては、パルス信号における一つのパルスが立ち上がると、Ｄ型フリップフロップの出力端子の出力信号レベルがロー（Ｌ）レベルからハイ（Ｈ）レベルへ変化する。その結果、ダイオードは逆バイアス状態になり、直流電源にて、可変抵抗とコンデンサとからなる充電回路は可変抵抗とコンデンサとで定まる時定数に従って充電される。したがって、シュミット回路の入力電圧が時定数で定まる速度で上昇する。
【００１９】
この充電回路の充電電圧が閾値に達するとシュミット回路は動作し、Ｄ型フリップフロップにリセット信号を送出する。その結果、Ｄ型フリップフロップはリセットされ、出力信号レベルがロー（Ｌ）レベルに復帰する。そして、Ｄ型フリップフロップはパルス信号における次のパルスが立ち上がるまでロー（Ｌ）レベル状態を維持する。
【００２０】
なお、Ｄ型フリップフロップの出力信号レベルがローレベルに変化すると、ダイオードが順方向バイアス状態となり、充電回路の充電電荷がダイオードを介してＤ型フリップフロップの出力端子側へ放電される。
【００２１】
したがって、Ｄ型フリップフロップの出力端子の出力信号レベルがハイ（Ｈ）レベルの期間は、充電回路の充電電圧が閾値に達するまでの時間に相当し、この時間はコンデンサと可変抵抗との時定数を調整することによって任意に変更可能である。その結果、Ｄ型フリップフロップの出力信号に対応するバッファ回路から出力されるパルス信号のデューティー比を５０％の値に変更可能である。
【００２４】
したがって、パルス信号発生回路においては、ＰＬＬ回路の位相比較器へ入力されるパルス信号のデューティー比は、デューティー比変更回路で５０％に調整されているので、ＰＬＬ回路の位相比較器が高精度で動作する。その結果、ＰＬＬ回路から出力されるパルス信号の周波数安定度を向上できる。
【００２５】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は本発明のパルス信号発生回路に組込まれたデューティー比変更回路の概略構成を示すブロック図である。
【００２６】
入力端子１１を介して入力された一定周期Ｔ₀を有するパルス信号ａは、Ｄ型フリップフロップ１２のクロック端子ＣＰへ入力される。このＤ型フリップフロップ１２のデータ端子Ｄには例えばＶcc（＝＋５ｖ）のハイ（Ｈ）レベル信号ｂが常時印加されている。Ｄ型フリップフロップ１２の出力端子Ｑにはバッファ回路１３が接続されている。バッファ回路１３は、Ｄ型フリップフロップ１２の出力端子Ｑの出力信号ｃを一旦記憶保持して新たに出力パルス信号ｈとして出力端子１４へ出力する。
【００２７】
また、Ｄ型フリップフロップ１２の出力端子Ｑには、ダイオード１５のカソード端子が接続されている。このダイオード１５のアノード端子には可変抵抗１６を介して例えばＶcc（＝＋５ｖ）の直流電圧を供給する直流電源が接続されている。さらに、このダイオード１５のアノード端子と接地間にはコンデンサ１７が介挿されている。したがって、コンデンサ１７と可変抵抗１６とで直流電源で充電される充電回路１８を構成する。この充電回路１８の充電速度、すなわち充電回路１８の充電電圧の上昇速度は、コンデンサ１７と可変抵抗１６との時定数で定まる。
【００２８】
さらに、このダイオード１５のアノード端子はシュミット回路１９の入力端子に接続されている。したがって、このシュミット回路１９の入力電圧ｄは充電回路１８の充電電圧となる。
【００２９】
シュミット回路１９においては、図２に示すように、入力電圧と出力信号レベルとの関係がヒステリシス特性を有する。すなわち、このシュミット回路１９の電源投入時には、出力信号レベルはハイ（Ｈ）レベル状態であり、入力電圧ｄが上昇して上側設定値（閾値）Ｖ_Hに達すると、出力信号ｅのレベルはハイ（Ｈ）レベルからロー（Ｌ）レベルへ変化する。逆に、入力電圧ｄが低下して下側設定値Ｖ_Lに達すると、出力信号ｅのレベルはロー（Ｌ）レベルからハイ（Ｈ）レベルへ変化する。なお、上側設定値（閾値）Ｖ_Hは直流電源の電圧Ｖcc未満に設定されている（Ｖ_H＜Ｖcc）。
【００３０】
このシュミット回路１９のロー（Ｌ）レベルの出力信号ｅはＤ型フリップフロップ１２のリセット端子Ｒにロー（Ｌ）アクティブのリセット信号ｇとして印加される。
【００３１】
Ｄ型フリップフロップ１２において、リセット端子Ｒにロー（Ｌ）レベルのリセット信号ｇが印加されると、Ｄ型フリップフロップ１２はリセットされ、出力端子Ｑの出力信号ｃの信号レベルがロー（Ｌ）レベルに復帰する。
【００３２】
このように構成されたデューティー比変更回路の動作を図３のタイムチャートを用いて説明する。
【００３３】
パルス信号ａにおけるパルスが入力する時刻ｔ₁以前においては、Ｄ型フリップフロップ１２の出力端子Ｑの出力信号ｃの信号レベルはロー（Ｌ）レベル状態であるので、ダイオード１５が順方向バイアス状態となり、直流電源から可変抵抗１６を介して充電回路１８へ供給される電流はダイオード１５を介してＤ型フリップフロップ１２のオープンコレクタ型端子で構成された出力端子Ｑを介して接地側へ放流される。その結果、充電回路１８の充電電圧は下側設定値Ｖ_L以下に維持されている。
【００３４】
時刻ｔ₁にて、入力端子１１から入力されたパルス信号ａの一つのパルスが立ち上がると、Ｄ型フリップフロップ１２のデータ端子Ｄに印加されているハイ（Ｈ）レベル信号ｂを取込み、出力端子Ｑの出力信号ｂのレベルがロー（Ｌ）レベルからハイ（Ｈ）レベルへ変化する。その結果、ダイオード１５は逆バイアス状態の導通遮断となる。その結果、直流電源にて、可変抵抗１６とコンデンサ１７とからなる充電回路１８は可変抵抗１６とコンデンサ１７とで定まる時定数に従って充電開始される。したがって、充電回路１８の充電電圧であるシュミット回路１９の入力電圧ｄが上述した時定数で定まる速度で上昇する。
【００３５】
この充電回路１８の充電電圧であるシュミット回路１９の入力電圧ｄが時刻ｔ₂にて上側設定値（閾値）Ｖ_Hに達すると、シュミット回路１９の出力信号ｅのレベルがハイ（Ｈ）レベルからロー（Ｌ）レベルへ変化する。シュミット回路１９の出力信号ｅがロー（Ｌ）レベルへ変化すると、このロー（Ｌ）レベルの出力信号ｅはＤ型フリップフロップ１２のリセット端子Ｒにロー（Ｌ）アクティブのリセット信号ｇとして印加される。
【００３６】
その結果、時刻ｔ₂において、Ｄ型フリップフロップ１２はリセットされ、出力端子Ｑの出力信号ｃの信号レベルがロー（Ｌ）レベルに復帰する。そして、Ｄ型フリップフロップ１２の出力端子Ｑの出力信号ｃの信号レベルはパルス信号ａにおける次のパルスが立ち上がる時刻ｔ₄までロー（Ｌ）レベル状態を維持する。
【００３７】
Ｄ型フリップフロップ１２の出力端子Ｑの出力信号ｃの信号レベルが時刻ｔ₂においてロー（Ｌ）レベルに変化すると、ダイオード１５が順方向バイアス状態となり、充電回路１８の充電電荷がダイオード１５を介してＤ型フリップフロップ１２の出力端子Ｑ側へ急激に放電される。その結果、充電回路１８の充電電圧であるシュミット回路１９の入力電圧ｄは急激に低下し、時刻ｔ₃にて、下側設定値Ｖ_L以下になると、シュミット回路１９の出力信号ｅのレベルはロー（Ｌ）レベルからハイ（Ｈ）レベルへ復帰する。
【００３８】
シュミット回路１９の出力信号ｅがハイ（Ｈ）レベルへ復帰すると、Ｄ型フリップフロップ１２のリセット状態は解除される。すなわち、Ｄ型フリップフロップ１２はパルス信号ａにおける次のパルスの立ち上がり待ち状態となる。そして、時刻ｔ₄で再度ハイ（Ｈ）レベルへ変化する。
【００３９】
したがって、Ｄ型フリップフロップ１２の出力端子Ｑの出力信号ｃは、時刻ｔ₁から時刻ｔ₂までの期間ハイ（Ｈ）レベルを維持し、時刻ｔ₂から時刻ｔ₄までの期間ロー（Ｌ）レベルを維持する。
【００４０】
Ｄ型フリップフロップ１２の出力端子Ｑの出力信号ｃがハイ（Ｈ）レベルの期間Ｔ₁は、充電回路１８の充電電圧が上側設定値（閾値）Ｖ_Hに達するまでの時間に相当し、この期間Ｔ₁はコンデンサ１７と可変抵抗１６との時定数を調整することによって任意に変更可能である。その結果、Ｄ型フリップフロップ１２の出力信号ｂに対応するバッファ回路１３から出力されるパルス信号ｈのデューティー比（Ｔ₁／Ｔ₀）を、５０％を含めて任意の値に変更可能である。
【００４１】
なお、この第１実施形態のデューティー比変更回路においては、可変抵抗１６の抵抗値を調整することによって、バッファ回路１３から出力されるパルス信号ｈのデューティー比（Ｔ₁／Ｔ₀）を５０％に設定している。
【００４２】
図４は、本発明の実施形態に係わるパルス信号発生回路の概略構成を示すブロック図である。
【００４３】
このパルス信号発生回路は、大きく分けて、入力パルス信号ｉを１／Ｎに分周する分周器２０と、分周されたパルス信号ａのデューティー比を５０％に変更するデューティー比変更回路２１と、このデューティー比変更回路２１から出力されたパルス信号ｈの周波数と基準パルス信号ｊの周波数とに基づいて定まる周波数を有したパルス信号ｐを出力するＰＬＬ回路２２とで構成されている。
【００４４】
次に、各部の構成及び動作を詳細に説明する。
外部から入力された周波数ｆ＝Ｆ₁を有するパルス信号ｊは分周器２０で１／Ｎ（Ｎ：正整数）に分周されて、周波数Ｆ₂＝Ｆ₁／Ｎを有するパルス信号ａとしてデューティー比変更回路２１へ入力される。
【００４５】
デューティー比変更回路２１は、図１に示す第１実施形態のデューティー比変更回路と同一構成を有している。そして、このデューティー比変更回路２１のバッファ回路１３から出力される周波数Ｆ₂＝Ｆ₁／Ｎを有するパルス信号ｈのデューティー比（Ｔ₁／Ｔ₀）が５０％になるように、可変抵抗１６の抵抗値Ｒが設定されている。
【００４６】
より具体的には、入力されたパルス信号ｊの周波数ｆ＝Ｆ₁が一定の条件においては、パルス信号ａの周期Ｔ₀は分周器２０の分周比Ｎで定まるので、各分周比Ｎに対応した可変抵抗１６の抵抗値Ｒが予め測定されて準備されている。よって、操作者は、分周器２０の分周比Ｎを変更した場合、可変抵抗１６の抵抗値Ｒを変更後の分周比Ｎに対応する抵抗値Ｒに設定すればよい。
【００４７】
デューティー比（Ｔ₁／Ｔ₀）が５０％に設定された周波数Ｆ₂＝Ｆ₁／Ｎを有するパルス信号ｈは、ＰＬＬ（Phase Locked Loop）回路２２の位相比較器（ＰＤ）２３へ入力される。位相比較器２３は、パルス信号ｈの位相と１／２分周器２４から入力された帰還信号ｋの位相とを比較して、位相差信号ｍを次のループフィルタ２５へ送出する。
【００４８】
例えば、ローパスフィルタで形成されたループフィルタ２５は、位相差信号ｍに含まれる高周波成分を除去して新たな位相差信号ｎとして、次の電圧制御発振器（ＶＣＯ）２６へ送出する。電圧制御発振器（ＶＣＯ）２６は、入力された位相差信号ｎに対応する周波数Ｆ₃を有したパルス信号ｏを出力する。この電圧制御発振器（ＶＣＯ）２６から出力されたパルス信号ｏは、１／２分周器２７で周波数が１／２に分周されて、周波数Ｆ₄（＝Ｆ₃／２）を有するパルス信号ｐとして出力端子２８から外部へ出力される。
【００４９】
電圧制御発振器（ＶＣＯ）２６から出力されたパルス信号ｏはミキサ２９へ入力される。このミキサ２９には周波数Ｆ_Sを有する基準パルス信号ｊが入力される。ミキサ２９は、パルス信号ｏの周波数Ｆ₃と基準パルス信号ｊの周波数Ｆ_Sとの差の周波数（Ｆ₃―Ｆ_S）を有するパルス信号ｑを１／２分周器２４へ送出する。パルス信号ｑは、この１／２分周器２４で周波数が１／２に分周されて、周波数（Ｆ₃―Ｆ_S）／２を有する帰還信号ｋとして位相比較器２３へ入力される。
【００５０】
このような構成のＰＬＬ回路２２においては、位相比較器２３へ入力されるパルス信号ｈの位相（周波数Ｆ₂）と帰還信号ｋの位相（周波数（Ｆ₃―Ｆ_S）／２）とが一致するように、電圧制御発振器（ＶＣＯ）２６から出力されるパルス信号ｏの周波数Ｆ₃が変化する。したがって、電圧制御発振器（ＶＣＯ）２６から出力されるパルス信号ｏの周波数Ｆ₃は、
Ｆ₃＝Ｆ_S＋２Ｆ₂
となる。
【００５１】
その結果、出力端子２８から外部へ出力されるパルス信号ｐの周波数Ｆ₄は、
Ｆ₄＝（Ｆ_S＋２Ｆ₂）／２
となる。
【００５２】
例えば、入力パルス信号ｉの周波数Ｆ₁を４００ＭHzとし、分周器２０の分周比Ｎを４０とし、基準パルス信号ｊの周波数Ｆ_Sを８００ＭHzとすると、出力端子２８から外部へ出力されるパルス信号ｐの周波数Ｆ₄は４１０ＭHzとなる。
【００５３】
このように構成されたパルス信号発生回路においては、外部から入力されたパルス信号ｉの周波数Ｆ₁を１／Ｎに分周する分周器２０と、ＰＬＬ回路２２との間にデューティー比を強制的に５０％に変更するデューティー比変更回路２１が介挿されている。
【００５４】
したがって、分周器２０の存在によって、外部から入力されたパルス信号ｉのデューティー比が変化して５０％を大きく下回ったとしても、このデューティー比はデューティー比変更回路２１で５０％に変更されるので、ＰＬＬ回路２２の位相比較器２３へ入力されるパルス信号ｈのデューティー比は５０％に調整されている。その結果、ＰＬＬ回路２２の位相比較器２３が高精度で動作するので、ＰＬＬ回路２２から出力されるパルス信号ｐの周波数安定度を向上できる。
【００５５】
【発明の効果】
以上説明したように、本発明のデューティー比変更回路が組込まれたパルス信号発生回路においては、Ｄ型フリップフロップ、ダイオード、充電回路、シュミット回路等を採用することにより、簡単な構成で、入力されたパルス信号のデューティー比を５０％に変更可能である。
【図面の簡単な説明】
【図１】本発明の実施形態に係わるパルス信号発生回路に組込まれたデューティー比変更回路の概略構成を示すブロック図
【図２】同実施形態のデューティー比変更回路に組込まれたシュミット回路の動作を示すヒステリシス特性を示す図
【図３】同実施形態のデューティー比変更回路の動作を示すタイムチャート
【図４】本発明の実施形態に係わるパルス信号発生回路の概略構成を示すブロック図
【図５】従来の波形整形装置の概略構成を示すブロック図
【符号の説明】
１１…入力端子
１２…Ｄ型フリップフロップ
１３…バッファ回路
１４、２８…出力端子
１５…ダイオード
１６…可変抵抗
１７…コンデンサ
１８…充電回路
１９…シュミット回路
２０…分周器
２１…デューティー比変更回路
２２…ＰＬＬ回路
２３…位相比較器
２４、２７…１／２分周器
２５…ループフィルタ
２６…電圧制御発振器
２９…ミキサ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a pulse signal generation circuit incorporating a duty ratio changing circuit for changing the duty ratio of an input pulse signal.
[0002]
[Prior art]
In a signal modulation device, a demodulation device, and a signal generation device in a computer or various communication systems, clock signals having different frequencies are used in the processing stage of each signal.
[0003]
As such a clock signal, a pulse signal having a rectangular waveform is generally employed. As a general method of creating multiple types of pulse signals having different frequencies, a reference pulse signal having a very high reference frequency is generated by a signal generator, and the reference pulse signal is divided. A method of obtaining a pulse signal having a target frequency by dividing the frequency by a measuring device has been put into practical use.
[0004]
In order to change the output frequency of the PLL circuit, it is necessary to be able to vary the frequency division ratio of the frequency divider. Therefore, there are many examples in which a counter circuit is used as a variable frequency divider.
[0005]
In a frequency divider using a counter, the number of pulses of the pulse signal input to the frequency divider is counted by the counter, and each time a predetermined number of pulses is counted, one input pulse is output. Therefore, the pulse width of each pulse in the pulse signal input to the frequency divider is equal to the pulse width of the pulse signal output from the frequency divider. The period of the pulse signal output from the frequency divider is extended to the frequency division ratio times as compared with the period of the pulse signal input to the frequency divider. As a result, the duty ratio of the pulse signal output from the frequency divider is significantly reduced compared to the duty ratio of the pulse signal input to the frequency divider.
[0006]
For example, when the duty ratio of the reference pulse signal is 50%, by dividing the frequency, the duty ratio of the pulse signal after frequency division greatly falls below 50%.
[0007]
When the duty ratio of the pulse signal deviates significantly from 50%, when this pulse signal is used as a clock signal of a signal modulation device, demodulation device or signal generation device of the computer or various communication systems described above, high-speed operation performance and operation There is a concern that certainty performance will be hindered.
[0008]
Some PDs (phase comparators), such as those using EX-OR gates, do not operate accurately unless the duty ratio of the input signal is 50%. In the case of PD using a mixer, S / N deteriorates unless the duty ratio is 50%.
[0009]
In addition, the multiplier is not used because (a) the clock frequency (input frequency) of the variable frequency divider is limited, (b) noise characteristics deteriorate when passing through the multiplier.
[0010]
Therefore, various techniques for obtaining a pulse signal having a 50% duty ratio from a pulse signal having an arbitrary duty ratio have been proposed. For example, FIG. 5 is a block diagram showing a waveform shaping device proposed in Japanese Patent Laid-Open No. 2000-134069.
[0011]
The clock signal output from the clock oscillator 1 is input into the waveform shaping circuit 2, and after the direct current component is removed by the coupling capacitor 3, the clock signal is input to the inverting amplifier (inverter) 4. Between the input and output terminals of the inverting amplifier 4, a non-linear limiter element 5 in which a pair of diodes are connected in antiparallel to limit the amplitude of the output signal of the inverting amplifier 4 to be positive and negative symmetrical is connected. Further, a first constant current circuit 7 is connected between the power supply side terminal 4a of the inverting amplifier 4 and the power supply bus 6a, and a second constant current is connected between the ground side terminal 4b of the inverting amplifier 4 and the ground bus 6b. The circuit 8 is connected.
[0012]
In the waveform shaping device having such a configuration, the threshold value of the output waveform of the output signal of the inverting amplifier 4 (the pulse waveform of the clock signal) always moves to a level at which the positive half cycle is equal to the negative half cycle. Further, due to the presence of the first and second constant current circuits 7 and 8, the output waveform of the output signal of the inverting amplifier 4 has a slope at the rise and fall, and the positive half cycle time and the negative half cycle time. As a result, a pulse signal having a duty ratio of approximately 50% is output.
[0013]
[Problems to be solved by the invention]
However, the conventional waveform shaping device shown in FIG. 5 still has the following problems to be solved.
[0014]
That is, since this waveform shaping device incorporates expensive and complicated circuit components such as the inverting amplifier 4 and the first and second constant current circuits 7 and 8, the configuration of the entire waveform shaping device is complicated. In addition, there is a problem of increasing the size.
[0015]
Furthermore, this waveform shaping device cannot set the duty ratio of the input clock pulse signal to an arbitrary duty ratio other than 50%, and there remains a problem in the versatility of the entire waveform shaping device.
[0016]
The present invention has been made in view of such circumstances, and a duty ratio changing circuit that changes the duty ratio of an input pulse signal to 50% with a simple configuration by adopting a D-type flip-flop. An object is to provide an integrated pulse signal generation circuit.
[0017]
[Means for Solving the Problems]
In order to solve the above problems, a pulse signal generation circuit according to the present invention includes a frequency divider that divides an input pulse signal having a constant period into 1 / N (N: positive integer), and the frequency divider. A duty ratio changing circuit for converting the duty ratio of the pulse signal output from the signal to 50%, and a new frequency determined based on the frequency of the pulse signal output from the duty ratio changing circuit and the frequency of the reference pulse signal. And a PLL circuit for outputting the pulse signal.
A duty ratio changing circuit that converts the duty ratio of the pulse signal to 50% is a data terminal each time each pulse of the pulse signal divided by 1 / N output from the frequency divider is input to the clock terminal. A D-type flip-flop that takes in a high-level signal applied to the output terminal and changes the output signal level of the output terminal to a high level, a diode having a cathode terminal connected to the output terminal of the D-type flip-flop, and the diode When the output signal level of the output terminal of the D-type flip-flop changes to a high level, charging starts with the DC power supply, and the output signal level of the D-type flip-flop is low level. Variable charge, the charged charge is discharged to the output terminal side of the D-type flip-flop through the diode. A charging circuit comprising a capacitor, is connected to the anode terminal of the diode, the charging voltage of the charging circuit is charged is applied by a DC power source, the charging voltage, a variable resistor on the basis of the frequency division ratio N of the frequency divider When the threshold value is reached when 1/2 of the cycle of the pulse signal divided from the start of charging, which is the charging time determined by adjusting the resistance value, is reached, a reset signal is sent to the D-type flip-flop A Schmitt circuit for returning the output signal level of the D-type flip-flop to a low level and a buffer circuit for outputting the output signal of the D-type flip-flop as a pulse signal after changing the duty ratio are provided.
[0018]
In the duty ratio changing circuit incorporated in the pulse signal generating circuit configured as described above, when one pulse in the pulse signal rises, the output signal level of the output terminal of the D-type flip-flop changes from the low (L) level to the high level. (H) Change to level. Consequently, the diode becomes reverse biased at a DC power source, the charging circuit comprising a variable resistor and the capacitor is charged according to the time constant determined by a variable resistor and a capacitor. Therefore, the input voltage of the Schmitt circuit increases at a speed determined by the time constant.
[0019]
When the charging voltage of the charging circuit reaches a threshold value, the Schmitt circuit operates and sends a reset signal to the D-type flip-flop. As a result, the D-type flip-flop is reset, and the output signal level returns to the low (L) level. The D flip-flop maintains a low (L) level state until the next pulse in the pulse signal rises.
[0020]
When the output signal level of the D-type flip-flop changes to a low level, the diode enters a forward bias state, and the charge of the charging circuit is discharged to the output terminal side of the D-type flip-flop via the diode.
[0021]
Therefore, the output signal level is high (H) level period of the output terminal of the D-type flip-flop corresponds to the time until the charging voltage of the charging circuit reaches a threshold, the time constant of this time capacitor and a variable resistor It is possible to change arbitrarily by adjusting. As a result, the duty ratio of the pulse signal output from the buffer circuit corresponding to the output signal of the D-type flip-flop can be changed to a value of 50% .
[0024]
Therefore, in the pulse signal generation circuit, the duty ratio of the pulse signal input to the phase comparator of the PLL circuit is adjusted to 50% by the duty ratio changing circuit, so that the phase comparator of the PLL circuit is highly accurate. Operate. As a result, the frequency stability of the pulse signal output from the PLL circuit can be improved.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a block diagram showing a schematic configuration of a duty ratio changing circuit incorporated in a pulse signal generating circuit of the present invention.
[0026]
A pulse signal a having a constant period T ₀ input via the input terminal 11 is input to the clock terminal CP of the D-type flip-flop 12. For example, a high (H) level signal b of Vcc (= + 5 v) is constantly applied to the data terminal D of the D-type flip-flop 12. A buffer circuit 13 is connected to the output terminal Q of the D-type flip-flop 12. The buffer circuit 13 temporarily stores and holds the output signal c of the output terminal Q of the D-type flip-flop 12 and outputs it as a new output pulse signal h to the output terminal 14.
[0027]
The cathode terminal of the diode 15 is connected to the output terminal Q of the D-type flip-flop 12. A DC power supply for supplying a DC voltage of, for example, Vcc (= + 5 V) is connected to the anode terminal of the diode 15 via the variable resistor 16. Further, a capacitor 17 is inserted between the anode terminal of the diode 15 and the ground. Therefore, the capacitor 17 and the variable resistor 16 constitute a charging circuit 18 that is charged with a DC power supply. The charging speed of the charging circuit 18, that is, the rising speed of the charging voltage of the charging circuit 18 is determined by the time constant of the capacitor 17 and the variable resistor 16.
[0028]
Further, the anode terminal of the diode 15 is connected to the input terminal of the Schmitt circuit 19. Therefore, the input voltage d of the Schmitt circuit 19 becomes the charging voltage of the charging circuit 18.
[0029]
In the Schmitt circuit 19, the relationship between the input voltage and the output signal level has a hysteresis characteristic as shown in FIG. That is, when the Schmitt circuit 19 is turned on, the output signal level is in a high (H) level state. When the input voltage d rises and reaches the upper set value (threshold value) V _H , the level of the output signal e is high. Changes from (H) level to low (L) level. Conversely, when the input voltage d decreases and reaches the lower set value V _L , the level of the output signal e changes from the low (L) level to the high (H) level. The upper set value (threshold value) V _H is set to be less than the voltage Vcc of the DC power supply (V _H <Vcc).
[0030]
The low (L) level output signal e of the Schmitt circuit 19 is applied to the reset terminal R of the D flip-flop 12 as a low (L) active reset signal g.
[0031]
In the D-type flip-flop 12, when a low (L) level reset signal g is applied to the reset terminal R, the D-type flip-flop 12 is reset and the signal level of the output signal c at the output terminal Q is low (L). Return to level.
[0032]
The operation of the duty ratio changing circuit configured as described above will be described with reference to the time chart of FIG.
[0033]
Before the time t ₁ when the pulse in the pulse signal a is input, the signal level of the output signal c at the output terminal Q of the D-type flip-flop 12 is in the low (L) level state, so that the diode 15 is in the forward bias state. The current supplied from the DC power supply to the charging circuit 18 via the variable resistor 16 is discharged to the ground side via the diode 15 via the output terminal Q constituted by the open collector type terminal of the D-type flip-flop 12. . As a result, the charging voltage of the charging circuit 18 is maintained below the lower set value V _L.
[0034]
At time t _1, when the one pulse of the pulse signal a input from the input terminal 11 rises, takes in high (H) level signal b is applied to the data terminal D of the D-type flip-flop 12, the output terminal The level of the Q output signal b changes from the low (L) level to the high (H) level. As a result, the diode 15 is turned off in the reverse bias state. As a result, the charging circuit 18 composed of the variable resistor 16 and the capacitor 17 is started to be charged by the DC power source according to a time constant determined by the variable resistor 16 and the capacitor 17. Therefore, the input voltage d of the Schmitt circuit 19 that is the charging voltage of the charging circuit 18 increases at a speed determined by the time constant described above.
[0035]
When the input voltage d of the Schmitt circuit 19 that is the charging voltage of the charging circuit 18 reaches the upper set value (threshold value) V _H at time t ₂ , the level of the output signal e of the Schmitt circuit 19 changes from the high (H) level. Change to low (L) level. When the output signal e of the Schmitt circuit 19 changes to the low (L) level, the low (L) level output signal e is applied to the reset terminal R of the D-type flip-flop 12 as a low (L) active reset signal g. The
[0036]
As a result, at time t ₂ , the D-type flip-flop 12 is reset, and the signal level of the output signal c at the output terminal Q returns to the low (L) level. The signal level of the output signal c at the output terminal Q of the D-type flip-flop 12 is kept at the low (L) level until time t ₄ when the next pulse in the pulse signal a rises.
[0037]
When the signal level of the output signal c at the output terminal Q of the D-type flip-flop 12 changes to a low (L) level at time t ₂ , the diode 15 is in a forward bias state, and the charging charge of the charging circuit 18 passes through the diode 15. The D-type flip-flop 12 is rapidly discharged to the output terminal Q side. As a result, the input voltage d of the Schmitt circuit 19 that is the charging voltage of the charging circuit 18 rapidly decreases, and when the voltage drops below the lower set value V _L at time t ₃ , the level of the output signal e of the Schmitt circuit 19 is Return from low (L) level to high (H) level.
[0038]
When the output signal e of the Schmitt circuit 19 returns to the high (H) level, the reset state of the D-type flip-flop 12 is released. That is, the D-type flip-flop 12 waits for the next pulse to rise in the pulse signal a. Then, at time t _4, it changes to the high (H) level again.
[0039]
Therefore, the output signal c at the output terminal Q of the D-type flip-flop 12 maintains the high (H) level for the period from time t ₁ to time t ₂ and is low (L) for the period from time t ₂ to time t _4. Maintain level.
[0040]
A period T ₁ during which the output signal c at the output terminal Q of the D-type flip-flop 12 is at a high (H) level corresponds to a time until the charging voltage of the charging circuit 18 reaches the upper set value (threshold value) V _H. The period T ₁ can be arbitrarily changed by adjusting the time constant between the capacitor 17 and the variable resistor 16. As a result, the duty ratio of the pulse signal h output from the buffer circuit 13 corresponding to the output signal b of the D-type flip-flop 12 (T ₁ / T _0), can be changed to any value, including the 50% .
[0041]
In the duty ratio changing circuit of the first embodiment, the duty ratio (T ₁ / T ₀ ) of the pulse signal h output from the buffer circuit 13 is adjusted to 50% by adjusting the resistance value of the variable resistor 16. Is set.
[0042]
FIG. 4 is a block diagram showing a schematic configuration of the pulse signal generation circuit according to the embodiment of the present invention.
[0043]
This pulse signal generation circuit is roughly divided into a frequency divider 20 that divides the input pulse signal i by 1 / N, and a duty ratio change circuit 21 that changes the duty ratio of the divided pulse signal a to 50%. And a PLL circuit 22 that outputs a pulse signal p having a frequency determined based on the frequency of the pulse signal h output from the duty ratio changing circuit 21 and the frequency of the reference pulse signal j.
[0044]
Next, the configuration and operation of each unit will be described in detail.
An externally input pulse signal j having a frequency f = F ₁ is frequency-divided by a frequency divider 20 to 1 / N (N: positive integer) to obtain a pulse signal a having a frequency F ₂ = F ₁ / N. It is input to the duty ratio changing circuit 21.
[0045]
The duty ratio changing circuit 21 has the same configuration as the duty ratio changing circuit of the first embodiment shown in FIG. The variable resistor 16 is set so that the duty ratio (T ₁ / T ₀ ) of the pulse signal h having the frequency F ₂ = F ₁ / N output from the buffer circuit 13 of the duty ratio changing circuit 21 is 50%. The resistance value R is set.
[0046]
More specifically, when the frequency f = F ₁ of the input pulse signal j is constant, the period T ₀ of the pulse signal a is determined by the frequency division ratio N of the frequency divider 20, so that each frequency division ratio A resistance value R of the variable resistor 16 corresponding to N is prepared in advance by measurement. Therefore, when the frequency division ratio N of the frequency divider 20 is changed, the operator may set the resistance value R of the variable resistor 16 to the resistance value R corresponding to the changed frequency division ratio N.
[0047]
A pulse signal h having a frequency F ₂ = F ₁ / N with a duty ratio (T ₁ / T ₀ ) set to 50% is input to a phase comparator (PD) 23 of a PLL (Phase Locked Loop) circuit 22. The The phase comparator 23 compares the phase of the pulse signal h with the phase of the feedback signal k input from the 1/2 frequency divider 24 and sends the phase difference signal m to the next loop filter 25.
[0048]
For example, the loop filter 25 formed of a low-pass filter removes a high-frequency component included in the phase difference signal m and sends it to the next voltage controlled oscillator (VCO) 26 as a new phase difference signal n. The voltage controlled oscillator (VCO) 26 outputs a pulse signal o having a frequency F ₃ corresponding to the input phase difference signal n. Pulse signal o outputted from the voltage controlled oscillator (VCO) 26 is 1/2-frequency divider 27 is circumferentially frequency 1/2 minute, a pulse signal having a frequency _{_{F 4 (= F 3/2}} ) p is output from the output terminal 28 to the outside.
[0049]
The pulse signal o output from the voltage controlled oscillator (VCO) 26 is input to the mixer 29. Reference pulse signal j having a frequency F _S is input to the mixer 29. The mixer 29 sends a pulse signal q with a frequency (F ₃ -F _S) of the difference between the frequency F _S of the frequency F ₃ and the reference pulse signal j of the pulse signal o to 1/2 frequency divider 24. The pulse signal q is frequency-divided by ½ by the ½ divider 24 and input to the phase comparator 23 as a feedback signal k having a frequency (F ₃ −F _S ) / 2.
[0050]
In the PLL circuit 22 having such a configuration, the phase of the pulse signal h (frequency F ₂ ) input to the phase comparator 23 and the phase of the feedback signal k (frequency (F ₃ −F _S ) / 2) match. Thus, the frequency F _{3 of the} pulse signal o output from the voltage controlled oscillator (VCO) 26 changes. Therefore, the frequency F ₃ of the pulse signal o output from the voltage controlled oscillator (VCO) 26 is
F ₃ = F _S + 2F ₂
It becomes.
[0051]
As a result, the frequency F ₄ of the pulse signal p output from the output terminal 28 to the outside is
_{_{F 4 = (F S + 2F}} 2) / 2
It becomes.
[0052]
For example, assuming that the frequency F ₁ of the input pulse signal i is 400 MHz, the frequency division ratio N of the frequency divider 20 is 40, and the frequency F _S of the reference pulse signal j is 800 MHz, a pulse output from the output terminal 28 to the outside. The frequency F _{4 of the} signal p is 410 MHz.
[0053]
In the pulse signal generation circuit configured as described above, a duty ratio is forced between the frequency divider 20 that divides the frequency F ₁ of the pulse signal i input from the outside by 1 / N and the PLL circuit 22. In particular, a duty ratio changing circuit 21 for changing to 50% is inserted.
[0054]
Therefore, even if the duty ratio of the pulse signal i input from the outside changes due to the presence of the frequency divider 20 and greatly falls below 50%, the duty ratio is changed to 50% by the duty ratio changing circuit 21. Therefore, the duty ratio of the pulse signal h input to the phase comparator 23 of the PLL circuit 22 is adjusted to 50%. As a result, since the phase comparator 23 of the PLL circuit 22 operates with high accuracy, the frequency stability of the pulse signal p output from the PLL circuit 22 can be improved.
[0055]
【The invention's effect】
As described above, in the pulse signal generation circuit incorporating the duty ratio changing circuit of the present invention, a D-type flip-flop, a diode, a charging circuit, a Schmitt circuit, etc. are used to input with a simple configuration. The duty ratio of the pulse signal can be changed to 50% .
[Brief description of the drawings]
FIG. 1 is a block diagram showing a schematic configuration of a duty ratio changing circuit incorporated in a pulse signal generating circuit according to an embodiment of the present invention. FIG. 2 is an operation of a Schmitt circuit incorporated in the duty ratio changing circuit of the embodiment. FIG. 3 is a time chart showing the operation of the duty ratio changing circuit of the same embodiment. FIG. 4 is a block diagram showing a schematic configuration of a pulse signal generating circuit according to the embodiment of the invention. ] Block diagram showing the schematic configuration of a conventional waveform shaping device [Explanation of symbols]
DESCRIPTION OF SYMBOLS 11 ... Input terminal 12 ... D-type flip-flop 13 ... Buffer circuit 14, 28 ... Output terminal 15 ... Diode 16 ... Variable resistance 17 ... Capacitor 18 ... Charging circuit 19 ... Schmitt circuit 20 ... Divider 21 ... Duty ratio change circuit 22 ... PLL circuit 23 ... Phase comparator 24,27 ... 1/2 frequency divider 25 ... Loop filter 26 ... Voltage controlled oscillator 29 ... Mixer

Claims

A frequency divider (20) that divides the input pulse signal having a constant period into 1 / N (N: positive integer), and converts the duty ratio of the pulse signal output from this frequency divider to 50%. A duty ratio changing circuit (21) for outputting, and a PLL circuit (22) for outputting a pulse signal having a new frequency determined based on the frequency of the pulse signal output from the duty ratio changing circuit and the frequency of the reference pulse signal A pulse signal generation circuit comprising:
The duty ratio changing circuit (21)
The output signal level of the output terminal is acquired by taking in the high level signal applied to the data terminal every time each pulse of the pulse signal divided by 1 / N output from the frequency divider is input to the clock terminal. D-type flip-flop (12) for changing the level to high level,
A diode (15) having a cathode terminal connected to the output terminal of the D-type flip-flop;
When the output signal level of the output terminal of the D-type flip-flop changes to a high level, charging is started by the DC power source and the output of the D-type flip-flop is inserted between the anode terminal of the diode and the DC power supply. A charging circuit (18) comprising a variable resistor (16) and a capacitor (17), wherein when the signal level changes to a low level, the charged charge is discharged to the output terminal side of the D-type flip-flop via the diode; ,
A charging voltage in the charging circuit connected to the anode terminal of the diode and charged by the DC power supply is applied, and the charging voltage is a resistance value of the variable resistor based on a frequency division ratio N of the frequency divider. When a threshold value is reached when half the time period of the divided pulse signal has elapsed from the start of charging, which is the charging time determined by adjusting the signal, a reset signal is sent to the D-type flip-flop. A Schmitt circuit (19) for returning the output signal level of the D-type flip-flop to a low level;
And a buffer circuit (13) for outputting an output signal of the D-type flip-flop as a pulse signal after changing the duty ratio.