JP4004014B2 - Method for forming resist pattern - Google Patents

Method for forming resist pattern Download PDF

Info

Publication number
JP4004014B2
JP4004014B2 JP2001027765A JP2001027765A JP4004014B2 JP 4004014 B2 JP4004014 B2 JP 4004014B2 JP 2001027765 A JP2001027765 A JP 2001027765A JP 2001027765 A JP2001027765 A JP 2001027765A JP 4004014 B2 JP4004014 B2 JP 4004014B2
Authority
JP
Japan
Prior art keywords
film
resist pattern
resist
forming
layer resist
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001027765A
Other languages
Japanese (ja)
Other versions
JP2001343757A (en
Inventor
剛 柴田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2001027765A priority Critical patent/JP4004014B2/en
Publication of JP2001343757A publication Critical patent/JP2001343757A/en
Application granted granted Critical
Publication of JP4004014B2 publication Critical patent/JP4004014B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Description

【0001】
【発明の属する技術分野】
本発明は、半導体プロセスのリソグラフィー工程で使用されるレジストパターンの形成方法に係わり、特に塗布膜を積層するような多層レジストパターンの形成方法の改良に関する。
【0002】
【従来の技術】
従来の多層レジストパターンの形成方法では、まず図3(a)〜図3(c)に示すように、被加工基体(シリコン基板51,シリコン酸化膜52)上に、下層レジスト53、SOG膜54、上層レジスト55を順次形成する。次に図3(d)〜図3(f)に示すように、上層レジスト55をパターニングして上層レジストパターンを形成し、これをマスクにしてSOG膜54、下層レジスト53を順次エッチングすることにより、多層レジストパターンを得る。
【0003】
しかし、この従来の多層レジストパターンの形成方法では、上層レジスト55をパターニングする際、SOG膜54の膜厚変化によって上層レジストパターンの寸法が変動するという問題があった。
【0004】
また、通常のリソグラフィー工程においては、レジストパターン形成後にパターンの寸法検査および前工程パターンとの相対位置を調べるオーバーレイ検査を行うが、かかる検査工程において規格外となった場合は、該リソグラフィー工程をもう一度やり直す必要がある。
【0005】
従来の多層レジストパターンの形成方法において、リソグラフィーのやり直しを行う場合、まず上層レジスト55/SOG膜54/下層レジスト53をそれぞれの膜に応じた処理方法で段階的に剥離除去する必要があり、やり直し工程が非常に繁雑になるという問題があった。
【0006】
一方、従来の多層レジストパターンの形成方法においては、このような3層構造ではなく上層レジストにSiを含ませることにより下層レジストのエッチングに対する耐性を持たせた2層構造のものがある。
【0007】
この方法では、下層レジストの上に直接上層レジストパターンを形成することができ、SOG膜が不要となる。このような2層レジストプロセスにおいては、3層レジストプロセスにおける寸法変動の問題は解消されるが、上述したリソグラフィーのやり直しにおける繁雑性は依然として残る。
【0008】
さらにこの方法においては、上層レジストに十分な下層レジストエッチング耐性を持たせようとしてSiの添加量を上げると、解像性に代表される上層レジストのリソグラフィー性能がしばしば損なわれ、その結果として寸法誤差が大きくなるという問題があった。
【0009】
【発明が解決しようとする課題】
上述の如く、従来の3層レジストパターンの形成方法は、上層レジストの下地であるSOG膜の影響で上層レジストの寸法が変動したり、リソグラフィー工程におけるやり直し(リワーク)が非常に繁雑になるという問題があった。
【0010】
また、従来の2層レジストパターンの形成方法は、上層レジストに十分な下層レジストエッチング耐性を待たせようとすると、上層レジストのリソグラフィー性能が損なわれ、寸法誤差が大きくなるという問題があった
本発明は、上記事情を考慮してなされたもので、その目的とするところは、レジストパターンの寸法誤差の低減化、およびリワークプロセスの簡便化が可能となる多層レジストパターンの形成方法を提供することにある。
【0011】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、上記目的を達成するために、本発明に係るレジストパターンの形成方法は、被加工基体上に第1の膜として下層レジストを形成する工程と、前記下層レジスト膜上に第2の膜として上層レジストを形成する工程と、前記上層レジストをパターニングして、上層レジストパターンを形成する工程と、キャスティング溶媒としてを含むものを使用し、キャスティング法により、前記上層レジストパターン上に第3の膜を形成する工程とを有することを特徴とするレジストパターンの形成方法。
【0012】
ここで、上層レジストを形成する前に、下層レジスト上に有機系高分子からなる中間膜を形成することが好ましい。また、下層レジストのマスクとなる膜は、シリコンを含有する高分子膜であることが好ましい。
【0013】
このような構成であれば、上層レジストパターンの凹部に残した第3の膜をマスクとして、上層レジストパターンと下層レジストを同時にエッチングすることが可能であるため、従来の3層レジストプロセスのような複雑な3層構成(下層レジスト/SOG/上層レジスト)を必要としない。また、従来の2層レジストプロセスにおいて解像性低下の原因であった上層レジストへのSi添加も不要である。したがって、本発明によれば、レジストパターンの寸法誤差の低減化、およびリワークプロセスの簡便化が可能となる。
【0014】
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
【0015】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態(以下、実施形態という)を説明する。
【0016】
(第1の実施形態)
図1は、本発明の第1の実施形態に係る多層レジストパターンの形成方法を示す工程断面図である。
【0017】
まず、図1(a)に示すように、シリコン基板1上に膜厚1μmのシリコン酸化膜2が形成されてなる被加工基体を用意する。シリコン酸化膜2は、例えば層間絶縁膜に使用されるものである。
【0018】
次に図1(b)に示すように、シクロヘキサノン溶媒に固形分10wt%のポリ(2,6一ビフェニリレンエチレン)(Mw=10000、以下、ポリアリーレンと称する)を溶解した溶液を、キャスティング法の1つであるスピンコート法にて回転数3000rpmでウェハ上に塗布し、スピン乾燥を行って、シリコン酸化膜2上に膜厚900nmの下層レジスト(ポリアリーレン膜:第1の膜)3を形成する。
【0019】
次に図1(c)に示すように、下層レジスト3上に化学増幅型ポジレシストJSRKrFM20G(膜厚200nm)の塗布膜(上層レジスト:第2の膜)を形成し、KrFエキシマレーザー露光装置(NSRS203B:ニコン社製)にてNA=O.68、σ=0.75,2/3輪帯照明、露光量17mJ/cm2 の条件で、透過率6%のハーフトーンマスクを用いて、0.13μmL/Sを上記上層レジストに転写し、上層レジストパターン4を形成する。
【0020】
次いで固形分濃度6wt%のポリシルセスキオキサン水溶液を膜厚300nmとなる回転数(2500rpm)で、スピンコート法にて上層レジストパターン4上に塗布した後、ホットプレート上で120℃で2分問加熱処理を行う。加熱処理における雰囲気は湿度40%の大気中であった。
【0021】
この結果、図1(d)に示すように、下層レジスト3および上層レジストパターン4上には、上層レジストパターン4の凹部を埋め込む以上の膜厚を有し、かつ表面が平坦なポリシルセスキオキサン膜5(第3の膜:有機シリコン系の高分子からなる膜)が形成される。
【0022】
ここでは、キャスティング溶媒として水を含むものを使用したが、水、アルコール、アニソールおよび脂肪族炭化水素系溶剤の少なくとも1つを含むものであれば良い。また、第3の膜はSiを含む膜であるが、Si、AlおよびTiの少なくとも1つを含むものであれば良い。
【0023】
次に図1(e)に示すように、CDE(chemical Dry Etching)装置内でCF4 /02 の混合ガスからなるプラズマを用いて、上層レジストパターン4の表面が露出するまでポリシルセスキオキサン膜5をエッチングすることにより、上層レジストパターン4の凹部分にのみポリシルセスキオキサン膜5を残置させる。
【0024】
本エッチング工程後のポリシルセスキオキサン膜5の残膜厚は約100nmであった。なお、CDE法の代わりにリアクティブイオンエッチング法(RIE:Reactive Ion Etching)を用いたエッチバック、またはケミカルメカニカルポリッシング法(CMP:Chemical Mechanical Polishing)を用いた研磨により、ポリシルセスキオキサン膜5の選択残置を行っても良い。
【0025】
最後に、図1(f)に示すように、ポリシルセスキオキサン膜5をマスクとして、RIE装置内にてN2 /02 の混合ガスよりなるプラズマを用いて、上層レジストパターン4、下層レジスト3をドライエッチングすることで、上層レジストパターン4と反転した下層レジストパターン3を形成する。このようにして下層レジストパターン3とポリシルセスキオキサン膜5とからなる多層レジストパターンが得られる。なお、本エッチング工程の後のポリシルセスキオキサン膜5の残膜厚は約30nmであった。
【0026】
また、加工後の多層レジストパターンは高アスペクト比でかつ良好な形状を示し、また寸法変換差(上層レジスト寸法−エッチング後の下層レジスト寸法)も5nm以下であった。
【0027】
これは、本実施形態の場合、ポリシルセスキオキサン膜5を形成する前に、上層レジストパターン4を形成するため、その寸法がポリシルセスキオキサン膜5の膜厚の影響を受けず、その結果として寸法を高精度で制御できるようになったからである。
【0028】
さらに、本実施形態の場合、ポリシルセスキオキサン膜5をマスクとして、上層レジストパターン4、下層レジスト3をドライエッチングして、レジストパターンを形成するので、上層レジストパターンに十分な下層レジストエッチング耐性を持たせるために、上層レジストパターン中のSiの添加量を上げるなどの手段が不要になり、解像性に代表される上層レジストのリソグラフィー性能が損なわれるという問題はない。
【0029】
次に本発明および従来技術について寸法検査で規格外となった場合、すなわち、リソグラフィー工程をやり直す必要がある場合の実施形態を説明する。
【0030】
まず本発明においては、上層レジストパターン4の形成段階では、まだポリシルセスキオキサン膜5を形成していないため、硫酸と過酸化水素の混合溶液で処理することにより上層レジストパターン4および下層レジスト3を容易に剥離することができた。また、係るウェット処理においてはバッジ処理(一括処理)が使え、被加工基体1ロット(25枚)上のレジストを剥離するのに要した時間は30分であった。
【0031】
これに対して従来技術で形成した多層レジストパターンを剥離する場合、下層レジストと上層レジストの間に硫酸と過酸化水素混合水溶液に不溶なSOG膜が存在するため、上述したウェット処理によるレジスト剥離方法が使用できない。したがって、枚葉式のアッシング装置内で上層レジストは酸素系のガス、SOG膜はフッ素系のガスさらに下層レジストは再び酸素系のガスを用いて、段階的に剥離を行う必要があった。この方法で被加工基体1ロット(25枚)上のレジストを剥離するのに要した時間は100分であった。すなわち、本発明の倍の時間を要した。
【0032】
(第2の実施形態)
次に本発明の第2の実施形態に係る多層レジストパターンの形成方法について説明する。
【0033】
第1の本実施形態では、図1(e)のポリシルセスキオキサン膜5のエッチング工程をCDE法により行ったが、本実施形態ではHF系の水溶液を用いたウエットエッチング法により行う。ウエットエッチング後のポリシルセスキオキサン膜5の残膜厚は、CDEのときとほぼ同様約60nmであった。
【0034】
このようなウエットエッチングを用いても同様な効果(寸法誤差の低減化、リワークの簡略化)が得られることを確認した。なお、図1(e)よりも前の工程および後の工程は、第1の実施形態と同様のそれらと同じである。
【0035】
(第3の実施形態)
図2は、本発明の第3の実施形態に係る多層レジストパターンの形成方法を示す工程断面図である。
【0036】
まず、図2(a)に示すように、シリコン基板11上に膜厚1μmのシリコン酸化膜12が形成されてなる被加工基体を用意する。ここまでは、第1の実施形態と同じである。
【0037】
次に図2(b)に示すように、シリコン酸化膜12上に、シクロヘキサノンに固形分1wt%のポリアセナフテン(Mw=1500)を溶解した溶液よりなる下層レジスト(ポリアセナフテン膜)13を膜厚500nmとなるように形成する。
【0038】
次に図2(c)に示すように、下層レジスト13上に、Ship1ey製DUV用反射防止膜AR5(以下、単に反射防止膜という)14を塗布法により形成する。このとき、反射防止膜14の膜厚が70nmとなるように回転数およびべ一ク条件を決める。
【0039】
次に図2(d)に示すように、反射防止膜14上に、化学増幅型ポジレジストJSRKrFM20G(膜厚200nm)を用いて0.13μmL/Sの上層レジストパターン15を形成する。
【0040】
ここで用いた反射防止膜14には、DUV露光光に対する反射防止効果とともに、下層レジスト13と上層レジストパターン15との密着性を高める効果がある。
【0041】
次に図2(e)に示すように、下層レジスト13および上層レジストパターン15上に、上層レジストパターン15の凹部を埋め込む以上の膜厚を有する、表面が平坦な膜厚300nmのポリシルセスキオキサン膜16を形成する。第1の実施形態では、スピンコート方式を用いてポリシルセスキオキサン膜5を形成したが、この第2の実施形態ではスキャンタイプの塗布方法によりポリシルセスキオキサン膜16を形成した。かかるスキャン塗布方式により段差のあるレジストパターン上においても欠陥のない均質な塗布膜が得られた。
【0042】
次に図2(f)に示すように、第1の実施形態と同様に、CDE装置内でCF4 /02 の混合ガスからなるプラズマを用いて、上層レジストパターン4の表面が露出するまでポリシルセスキオキサン膜16をエッチングし、上層レジストパターン4の凹部にのみポリシルセスキオキサン膜16を残置させる。なお、本工程は、第2の実施形態と同様に、ウエットエッチング法を用いて行っても良い。
【0043】
最後に、図2(g)に示すように、第1の実施形態と同様に、ポリシルセスキオキサン膜16をマスクとして、RIE装置内にてN2 /02 の混合ガスよりなるプラズマを用いて、上層レジストパターン15、反射防止膜14、下層レジスト13をドライエッチングすることで、上層レジストパターン15と反転した下層レジストパターン13を形成しする。この結果、下層レジストパターン13と反射防止膜14とポリシルセスキオキサン膜16とからなる多層レジストパターンが形成される。
【0044】
加工後のレジストパターンは、第1および第2の実施形態と同様に、高アスペクト比でかつ良好な形状を示し、また寸法変換差(上層レジスト寸法−エッチング後の下層レジスト寸法)もきわめて小さい値であった。また、反射防止膜14は存在するがその除去は容易なので、リソグラフィー工程におけるリワークは、従来よりも簡便になる。
【0045】
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、被加工基体としてシリコン基板上にシリコン酸化膜(被加工膜)が形成されたものを使用したが、被加工膜はゲート電極等に使用される多結晶シリコン膜や金属膜等の他の膜であっても良い。また、被加工膜は、単層膜に限定されるものではなく、例えばゲート電極に使用されるポリシリコン膜とW膜の積層膜であっても良い。さらに、被加工基体は基板であっても良い。被加工基体が基板となる工程としては、例えば素子分離溝やトレンチキャパシタの形成工程があげられる。
【0046】
また、半導体基板もバルクのシリコン基板に限定されず、例えばSOI基板でも良いし、さらにはシリコン基板以外の半導体基板でも良い。
【0047】
さらにまた、上記実施形態では、露光光源としてKrFエキシマレーザー装置を使用した場合について説明したが、本発明はArF、XeまたはF2 エキシマレーザー装置を使用しても良い。
【0048】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【0049】
【発明の効果】
以上詳説したように本発明によれば、レジストパターンの寸法誤差の低減化、およびリワークプロセスの簡便化が可能となる多層レジストパターンの形成方法を実現できるようになる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る多層レジストパターンの形成方法を示す工程断面図
【図2】本発明の第2の実施形態に係る多層レジストパターンの形成方法を示す工程断面図
【図3】従来の多層レジストパターンの形成方法を示す工程断面図
【符号の説明】
1…シリコン基板
2…シリコン酸化膜
3…下層レジスト(ポリアリーレン膜)
4…上層レジストパターン
5…ポリシルセスキオキサン膜
11…シリコン基板
12…シリコン酸化膜
13…下層レジスト(ポリアセナフテン膜)
14…反射防止膜
15…上層レジストパターン
16…ポリシルセスキオキサン膜
[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for forming a resist pattern used in a lithography process of a semiconductor process, and more particularly to improvement of a method for forming a multilayer resist pattern in which a coating film is laminated.
[0002]
[Prior art]
In the conventional multilayer resist pattern forming method, first, as shown in FIGS. 3A to 3C, a lower layer resist 53 and an SOG film 54 are formed on a substrate to be processed (silicon substrate 51 and silicon oxide film 52). The upper layer resist 55 is sequentially formed. Next, as shown in FIGS. 3D to 3F, the upper resist 55 is patterned to form an upper resist pattern, and the SOG film 54 and the lower resist 53 are sequentially etched using this as a mask. A multilayer resist pattern is obtained.
[0003]
However, this conventional method for forming a multilayer resist pattern has a problem that when the upper resist 55 is patterned, the dimension of the upper resist pattern varies due to the change in the film thickness of the SOG film 54.
[0004]
Moreover, in the normal lithography process, after the resist pattern is formed, a pattern dimension inspection and an overlay inspection to check the relative position with the previous process pattern are performed. If the inspection process is out of specification, the lithography process is performed once again. I need to start over.
[0005]
In the conventional method for forming a multilayer resist pattern, when lithography is performed again, it is necessary to first remove and remove the upper layer resist 55 / SOG film 54 / lower layer resist 53 stepwise by a processing method corresponding to each film. There was a problem that the process became very complicated.
[0006]
On the other hand, some conventional multilayer resist pattern forming methods have a two-layer structure in which Si is contained in the upper layer resist instead of such a three-layer structure to provide resistance to etching of the lower layer resist.
[0007]
In this method, the upper layer resist pattern can be formed directly on the lower layer resist, and the SOG film becomes unnecessary. In such a two-layer resist process, the problem of dimensional variation in the three-layer resist process is solved, but the complexity of the above-described lithography rework still remains.
[0008]
Furthermore, in this method, if the amount of Si added is increased in order to give the upper resist sufficient etching resistance to the lower resist, the lithography performance of the upper resist represented by resolution is often impaired, resulting in dimensional errors. There was a problem that became larger.
[0009]
[Problems to be solved by the invention]
As described above, the conventional method for forming a three-layer resist pattern has a problem in that the size of the upper resist varies due to the influence of the SOG film that is the base of the upper resist, and the rework (rework) in the lithography process becomes very complicated. was there.
[0010]
Further, the conventional method for forming a two-layer resist pattern has a problem that if the upper layer resist is made to have sufficient lower layer resist etching resistance, the lithography performance of the upper layer resist is impaired and the dimensional error is increased. The present invention has been made in consideration of the above circumstances, and an object thereof is to provide a method for forming a multilayer resist pattern that can reduce the dimensional error of the resist pattern and simplify the rework process. is there.
[0011]
[Means for Solving the Problems]
Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows. That is, in order to achieve the above object, a resist pattern forming method according to the present invention includes a step of forming a lower layer resist as a first film on a substrate to be processed, and a second film as a second film on the lower layer resist film. A step of forming an upper layer resist, a step of patterning the upper layer resist to form an upper layer resist pattern, and a film containing water as a casting solvent are used, and a third film is formed on the upper layer resist pattern by a casting method. And a step of forming a resist pattern.
[0012]
Here, it is preferable to form an intermediate film made of an organic polymer on the lower resist before forming the upper resist. Further, the film serving as a mask for the lower resist is preferably a polymer film containing silicon.
[0013]
With such a configuration, it is possible to simultaneously etch the upper layer resist pattern and the lower layer resist using the third film left in the recess of the upper layer resist pattern as a mask. A complicated three-layer structure (lower layer resist / SOG / upper layer resist) is not required. Further, it is not necessary to add Si to the upper layer resist, which is a cause of a decrease in resolution in the conventional two layer resist process. Therefore, according to the present invention, it is possible to reduce the dimensional error of the resist pattern and simplify the rework process.
[0014]
The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention (hereinafter referred to as embodiments) will be described with reference to the drawings.
[0016]
(First embodiment)
FIG. 1 is a process sectional view showing a multilayer resist pattern forming method according to the first embodiment of the present invention.
[0017]
First, as shown in FIG. 1A, a substrate to be processed in which a silicon oxide film 2 having a thickness of 1 μm is formed on a silicon substrate 1 is prepared. The silicon oxide film 2 is used for an interlayer insulating film, for example.
[0018]
Next, as shown in FIG. 1B, a solution obtained by dissolving poly (2,6-biphenylylene ethylene) (Mw = 10000, hereinafter referred to as polyarylene) having a solid content of 10 wt% in a cyclohexanone solvent is cast. The lower layer resist (polyarylene film: first film) 3 having a film thickness of 900 nm is applied on the silicon oxide film 2 by applying onto the wafer at a rotational speed of 3000 rpm by a spin coating method, which is one of the above. Form.
[0019]
Next, as shown in FIG. 1C, a coating film (upper layer resist: second film) of a chemically amplified positive resist JSRKrFM20G (thickness 200 nm) is formed on the lower layer resist 3, and a KrF excimer laser exposure apparatus (NSRS203B) is formed. : Nikon Corporation) NA = O. 68, σ = 0.75, 2/3 annular illumination, exposure amount 17 mJ / cm 2, using a halftone mask with a transmittance of 6%, 0.13 μmL / S was transferred to the upper resist, A resist pattern 4 is formed.
[0020]
Next, a polysilsesquioxane aqueous solution having a solid content concentration of 6 wt% was applied on the upper resist pattern 4 by a spin coating method at a rotation speed (2500 rpm) with a film thickness of 300 nm, and then at 120 ° C. for 2 minutes on a hot plate. Perform a heat treatment. The atmosphere in the heat treatment was in the air with a humidity of 40%.
[0021]
As a result, as shown in FIG. 1D, on the lower resist 3 and the upper resist pattern 4, a polysilsesquioxide having a thickness larger than that for embedding the recesses of the upper resist pattern 4 and having a flat surface. A sun film 5 (third film: a film made of an organic silicon polymer) is formed.
[0022]
Here, although the thing containing water was used as a casting solvent, what is necessary is just to contain at least 1 of water, alcohol, anisole, and an aliphatic hydrocarbon solvent. The third film is a film containing Si, but may be any film containing at least one of Si, Al, and Ti.
[0023]
Next, as shown in FIG. 1E, a polysilsesquioxane film is used until the surface of the upper resist pattern 4 is exposed by using plasma made of a mixed gas of CF4 / 02 in a CDE (chemical dry etching) apparatus. By etching 5, the polysilsesquioxane film 5 is left only in the concave portion of the upper resist pattern 4.
[0024]
The remaining film thickness of the polysilsesquioxane film 5 after this etching process was about 100 nm. The polysilsesquioxane film 5 is obtained by etching back using reactive ion etching (RIE) instead of CDE, or by polishing using chemical mechanical polishing (CMP). It is also possible to leave the selection.
[0025]
Finally, as shown in FIG. 1 (f), using the polysilsesquioxane film 5 as a mask, plasma composed of a mixed gas of N 2/02 is used in the RIE apparatus to form the upper resist pattern 4 and the lower resist 3 Is dry-etched to form the lower resist pattern 3 that is the reverse of the upper resist pattern 4. In this way, a multilayer resist pattern composed of the lower layer resist pattern 3 and the polysilsesquioxane film 5 is obtained. The remaining film thickness of the polysilsesquioxane film 5 after this etching process was about 30 nm.
[0026]
Further, the processed multilayer resist pattern had a high aspect ratio and a good shape, and the dimensional conversion difference (upper layer resist dimension−lower layer resist dimension after etching) was 5 nm or less.
[0027]
In this embodiment, since the upper resist pattern 4 is formed before the polysilsesquioxane film 5 is formed, the dimensions thereof are not affected by the film thickness of the polysilsesquioxane film 5, As a result, the dimensions can be controlled with high accuracy.
[0028]
Furthermore, in the case of the present embodiment, the resist pattern is formed by dry etching the upper resist pattern 4 and the lower resist 3 using the polysilsesquioxane film 5 as a mask, so that the lower resist resist resistance sufficient for the upper resist pattern is formed. Therefore, means such as increasing the amount of Si added to the upper resist pattern is not necessary, and there is no problem that the lithography performance of the upper resist represented by resolution is impaired.
[0029]
Next, an embodiment in the case where the present invention and the prior art are out of specification in the dimension inspection, that is, the case where the lithography process needs to be performed again will be described.
[0030]
First, in the present invention, since the polysilsesquioxane film 5 has not yet been formed at the formation stage of the upper layer resist pattern 4, the upper layer resist pattern 4 and the lower layer resist are treated by treatment with a mixed solution of sulfuric acid and hydrogen peroxide. 3 could be easily peeled off. In the wet processing, badge processing (batch processing) can be used, and the time required for stripping the resist on one lot (25 sheets) of the substrate to be processed was 30 minutes.
[0031]
On the other hand, when the multi-layer resist pattern formed by the prior art is peeled off, an SOG film that is insoluble in sulfuric acid and hydrogen peroxide mixed solution exists between the lower layer resist and the upper layer resist. Cannot be used. Therefore, in the single-wafer ashing apparatus, it is necessary to perform stripping step by step using an oxygen-based gas for the upper layer resist, a fluorine-based gas for the SOG film, and an oxygen-based gas for the lower layer resist again. The time required for peeling the resist on one lot (25 sheets) of the substrate to be processed by this method was 100 minutes. That is, it took twice as much time as the present invention.
[0032]
(Second Embodiment)
Next, a method for forming a multilayer resist pattern according to the second embodiment of the present invention will be described.
[0033]
In the first embodiment, the etching process of the polysilsesquioxane film 5 in FIG. 1E is performed by the CDE method. In the present embodiment, the etching process is performed by a wet etching method using an HF-based aqueous solution. The remaining film thickness of the polysilsesquioxane film 5 after the wet etching was about 60 nm as in the case of CDE.
[0034]
It was confirmed that similar effects (reduction in dimensional error and simplification of rework) can be obtained even when such wet etching is used. The steps before and after FIG. 1 (e) are the same as those in the first embodiment.
[0035]
(Third embodiment)
FIG. 2 is a process sectional view showing a multilayer resist pattern forming method according to the third embodiment of the present invention.
[0036]
First, as shown in FIG. 2A, a substrate to be processed in which a silicon oxide film 12 having a thickness of 1 μm is formed on a silicon substrate 11 is prepared. Up to this point, the process is the same as in the first embodiment.
[0037]
Next, as shown in FIG. 2B, a lower resist (polyacenaphthene film) 13 made of a solution of polyacenaphthene (Mw = 1500) having a solid content of 1 wt% in cyclohexanone is formed on the silicon oxide film 12. The film is formed to a thickness of 500 nm.
[0038]
Next, as shown in FIG. 2C, an antireflection film AR5 for DUV (hereinafter simply referred to as an antireflection film) 14 made by Ship1ey is formed on the lower resist 13 by a coating method. At this time, the rotational speed and baking conditions are determined so that the film thickness of the antireflection film 14 is 70 nm.
[0039]
Next, as shown in FIG. 2D, an upper resist pattern 15 of 0.13 μmL / S is formed on the antireflection film 14 by using a chemically amplified positive resist JSRKrFM20G (thickness: 200 nm).
[0040]
The antireflection film 14 used here has an effect of improving the adhesion between the lower layer resist 13 and the upper layer resist pattern 15 as well as an antireflection effect for DUV exposure light.
[0041]
Next, as shown in FIG. 2 (e), a polysilsesquioxide having a thickness of 300 nm and a flat surface is formed on the lower resist 13 and the upper resist pattern 15 so as to have a thickness larger than that for embedding the concave portion of the upper resist pattern 15. A sun film 16 is formed. In the first embodiment, the polysilsesquioxane film 5 is formed by using a spin coating method, but in the second embodiment, the polysilsesquioxane film 16 is formed by a scan-type coating method. By this scan coating method, a uniform coating film having no defects was obtained even on a resist pattern having a step.
[0042]
Next, as shown in FIG. 2 (f), in the same manner as in the first embodiment, polysilyl is used until the surface of the upper resist pattern 4 is exposed using plasma composed of a mixed gas of CF4 / 02 in the CDE apparatus. The sesquioxane film 16 is etched to leave the polysilsesquioxane film 16 only in the recesses of the upper resist pattern 4. Note that this step may be performed using a wet etching method, as in the second embodiment.
[0043]
Finally, as shown in FIG. 2 (g), as in the first embodiment, using a polysilsesquioxane film 16 as a mask, plasma composed of a mixed gas of N 2/02 is used in the RIE apparatus. The upper resist pattern 15, the antireflection film 14, and the lower resist 13 are dry-etched to form the lower resist pattern 13 that is the reverse of the upper resist pattern 15. As a result, a multilayer resist pattern composed of the lower resist pattern 13, the antireflection film 14, and the polysilsesquioxane film 16 is formed.
[0044]
Similar to the first and second embodiments, the processed resist pattern has a high aspect ratio and a good shape, and the dimension conversion difference (upper layer resist dimension−lower layer resist dimension after etching) is extremely small. Met. Further, although the antireflection film 14 exists, the removal thereof is easy, so that the rework in the lithography process becomes simpler than before.
[0045]
The present invention is not limited to the above embodiment. For example, in the above-described embodiment, a substrate in which a silicon oxide film (film to be processed) is formed on a silicon substrate is used as the substrate to be processed, but the film to be processed is a polycrystalline silicon film or metal used for a gate electrode or the like. Other films such as a film may be used. Further, the film to be processed is not limited to a single layer film, and may be a laminated film of a polysilicon film and a W film used for a gate electrode, for example. Further, the substrate to be processed may be a substrate. Examples of the process in which the substrate to be processed becomes a substrate include a process for forming an element isolation groove and a trench capacitor.
[0046]
Further, the semiconductor substrate is not limited to a bulk silicon substrate, and may be, for example, an SOI substrate or a semiconductor substrate other than a silicon substrate.
[0047]
Furthermore, although the case where the KrF excimer laser device is used as the exposure light source has been described in the above embodiment, the present invention may use an ArF, Xe or F2 excimer laser device.
[0048]
In addition, various modifications can be made without departing from the scope of the present invention.
[0049]
【The invention's effect】
As described in detail above, according to the present invention, it is possible to realize a multilayer resist pattern forming method that can reduce the dimensional error of the resist pattern and simplify the rework process.
[Brief description of the drawings]
FIG. 1 is a process cross-sectional view showing a multilayer resist pattern forming method according to a first embodiment of the present invention. FIG. 2 is a process cross-sectional view showing a multilayer resist pattern forming method according to a second embodiment of the present invention. FIG. 3 is a process sectional view showing a conventional method for forming a multilayer resist pattern.
DESCRIPTION OF SYMBOLS 1 ... Silicon substrate 2 ... Silicon oxide film 3 ... Underlayer resist (polyarylene film)
4 ... Upper resist pattern 5 ... Polysilsesquioxane film 11 ... Silicon substrate 12 ... Silicon oxide film 13 ... Lower resist (polyacenaphthene film)
14 ... Antireflection film 15 ... Upper resist pattern 16 ... Polysilsesquioxane film

Claims (4)

被加工基体上に第1の膜として下層レジストを形成する工程と、
前記下層レジスト膜上に第2の膜として上層レジストを形成する工程と、
前記上層レジストをパターニングして、上層レジストパターンを形成する工程と、
キャスティング溶媒としてを含むものを使用し、キャスティング法により、前記上層レジストパターン上に第3の膜を形成する工程とを有することを特徴とするレジストパターンの形成方法。
Forming a lower layer resist as a first film on a substrate to be processed;
Forming an upper layer resist as a second film on the lower layer resist film;
Patterning the upper layer resist to form an upper layer resist pattern;
And a step of forming a third film on the upper resist pattern by a casting method using a solvent containing water as a casting solvent.
前記第3の膜は、Si、AlおよびTiの少なくとも1つを含むことを特徴とする請求項1に記載のレジストパターンの形成方法。The method of forming a resist pattern according to claim 1, wherein the third film contains at least one of Si, Al, and Ti. 前記第3の膜を形成する材料の骨格中に水酸基およびアミノ基を含むことを特徴とする請求項1に記載のレジストパターンの形成方法。2. The method for forming a resist pattern according to claim 1, wherein a hydroxyl group and an amino group are contained in the skeleton of the material forming the third film. リアクティブイオンエッチング法またはケミカルメカニカルポリッシング法を用いて、前記上層レジストパターンの表面が露出するまで、前記第3の膜の表面をエッチバックまたは研磨することによって、前記上層レジストパターンの凹部に前記第3の膜を選択的に残す工程と、
この残った第3の膜をマスクに用いて前記上層レジストパターンおよび前記下層レジストをRIE法により加工する工程とをさらに有することを特徴とする請求項1に記載のレジストパターンの形成方法。
Etch back or polish the surface of the third film until the surface of the upper resist pattern is exposed using a reactive ion etching method or a chemical mechanical polishing method, so that the first resist pattern is recessed in the upper resist pattern. 3 selectively leaving the film of 3;
The method of forming a resist pattern according to claim 1, further comprising a step of processing the upper layer resist pattern and the lower layer resist by an RIE method using the remaining third film as a mask.
JP2001027765A 2000-03-28 2001-02-05 Method for forming resist pattern Expired - Fee Related JP4004014B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001027765A JP4004014B2 (en) 2000-03-28 2001-02-05 Method for forming resist pattern

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2000088413 2000-03-28
JP2000-88413 2000-03-28
JP2001027765A JP4004014B2 (en) 2000-03-28 2001-02-05 Method for forming resist pattern

Publications (2)

Publication Number Publication Date
JP2001343757A JP2001343757A (en) 2001-12-14
JP4004014B2 true JP4004014B2 (en) 2007-11-07

Family

ID=26588548

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001027765A Expired - Fee Related JP4004014B2 (en) 2000-03-28 2001-02-05 Method for forming resist pattern

Country Status (1)

Country Link
JP (1) JP4004014B2 (en)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100395869C (en) * 2002-06-06 2008-06-18 联华电子股份有限公司 Process for preventing heavy duty optical resistance from collapsing
JP3953982B2 (en) 2002-06-28 2007-08-08 富士通株式会社 Semiconductor device manufacturing method and pattern forming method
JP4554597B2 (en) * 2003-03-25 2010-09-29 モレキュラー・インプリンツ・インコーポレーテッド Positive tone double layer imprint lithography method and composition
US7906180B2 (en) 2004-02-27 2011-03-15 Molecular Imprints, Inc. Composition for an etching mask comprising a silicon-containing material
EP1794099A4 (en) * 2004-09-21 2008-12-17 Molecular Imprints Inc Method of forming an in-situ recessed structure
JP5003279B2 (en) * 2007-05-21 2012-08-15 Jsr株式会社 Inversion pattern forming method
JP2009016657A (en) * 2007-07-06 2009-01-22 Tokyo Electron Ltd Method for re-forming resist pattern
JP5067848B2 (en) * 2007-07-31 2012-11-07 キヤノン株式会社 Pattern formation method
WO2009054413A1 (en) * 2007-10-25 2009-04-30 Nissan Chemical Industries, Ltd. Semiconductor device manufacturing method
KR101384814B1 (en) 2007-12-14 2014-04-14 제이에스알 가부시끼가이샤 Method for pattern formation
JP5158370B2 (en) 2008-02-14 2013-03-06 信越化学工業株式会社 Double pattern formation method
JP2009194196A (en) * 2008-02-15 2009-08-27 Nec Electronics Corp Method of manufacturing semiconductor device and semiconductor device
JP5035151B2 (en) * 2008-07-10 2012-09-26 Jsr株式会社 Resin composition for pattern inversion and method for forming inversion pattern
US8415010B2 (en) 2008-10-20 2013-04-09 Molecular Imprints, Inc. Nano-imprint lithography stack with enhanced adhesion between silicon-containing and non-silicon containing layers
US8828493B2 (en) 2009-12-18 2014-09-09 International Business Machines Corporation Methods of directed self-assembly and layered structures formed therefrom
US8821978B2 (en) 2009-12-18 2014-09-02 International Business Machines Corporation Methods of directed self-assembly and layered structures formed therefrom
US8623458B2 (en) 2009-12-18 2014-01-07 International Business Machines Corporation Methods of directed self-assembly, and layered structures formed therefrom
JP5600447B2 (en) * 2010-03-05 2014-10-01 株式会社日立ハイテクノロジーズ Plasma etching method
WO2015025665A1 (en) * 2013-08-23 2015-02-26 日産化学工業株式会社 Coating liquid to be applied over resist pattern and method for forming reverse pattern
JP6126570B2 (en) * 2013-12-13 2017-05-10 富士フイルム株式会社 Pattern forming method, electronic device manufacturing method
US10910220B2 (en) 2016-02-24 2021-02-02 Nissan Chemical Corporation Planarization method for a semiconductor substrate using a silicon-containing composition

Also Published As

Publication number Publication date
JP2001343757A (en) 2001-12-14

Similar Documents

Publication Publication Date Title
JP4004014B2 (en) Method for forming resist pattern
JP3848070B2 (en) Pattern formation method
US6255022B1 (en) Dry development process for a bi-layer resist system utilized to reduce microloading
US6475867B1 (en) Method of forming integrated circuit features by oxidation of titanium hard mask
US7358111B2 (en) Imageable bottom anti-reflective coating for high resolution lithography
KR100598105B1 (en) Method of forming semiconductor patterns
US9209039B2 (en) Methods of forming a reversed pattern in a substrate, and related semiconductor device structures
US20040102048A1 (en) Method for manufacturing semiconductor device
US4758305A (en) Contact etch method
JP2001015479A (en) Method of manufacturing semiconductor
US6599844B2 (en) Method and forming fine patterns of semiconductor devices using passivation layers
US8303831B2 (en) Methods for fabricating semiconductor devices
US11131919B2 (en) Extreme ultraviolet (EUV) mask stack processing
US20160276167A1 (en) Pattern formation method
TWI397108B (en) Method for double patterning a developable anti-reflective coating
US8309457B2 (en) Multilayer low reflectivity hard mask and process therefor
JPH09237777A (en) Intermediate layer lithography method by which a part of top coat is eliminated
CN112017946A (en) Forming method of semiconductor structure and transistor
JP2674589B2 (en) Method of forming resist pattern
US6551938B1 (en) N2/H2 chemistry for dry development in top surface imaging technology
JP3906037B2 (en) Manufacturing method of semiconductor device
JP2004363371A (en) Method of manufacturing electronic device
JP3988873B2 (en) Manufacturing method of semiconductor device
TW200303583A (en) Method for forming a pattern in a semiconductor substrate
JP2004078119A (en) Method of manufacturing semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041005

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20050414

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20050606

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070629

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070703

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070726

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070817

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070820

R151 Written notification of patent or utility model registration

Ref document number: 4004014

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100831

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100831

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110831

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110831

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120831

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120831

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130831

Year of fee payment: 6

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees