JP4001842B2

JP4001842B2 - Phase detection output device

Info

Publication number: JP4001842B2
Application number: JP2003154933A
Authority: JP
Inventors: 久司石川
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2003-05-30
Filing date: 2003-05-30
Publication date: 2007-10-31
Anticipated expiration: 2023-05-30
Also published as: JP2004357163A

Description

【０００１】
【発明の属する技術分野】
この発明はＱＰＳＫ（Quadrature Phase Shift Keying ：四位相偏移変調）変調信号のように位相変調された信号を位相検波する位相検波出力装置に関するものである。
【０００２】
【従来の技術】
従来の位相検波回路においては、受信ＩＦ周波数信号から得られる２値量子化信号の位相値を、２値量子化信号の立ち上がり、立ち下がりのタイミングで検出する構成にしている（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平５−２５９７４２号公報
【０００４】
【発明が解決しようとする課題】
従来の位相検波回路では以上のように構成されているので、実際に位相検波出力の位相値を用いて復調処理を行う際に、シンボルレート（変調速度）の整数倍のクロックでリタイミングする時、特にＩＦ周波数に対してＱＰＳＫ変調波のシンボルレートが十分小さくない場合において、位相検波出力の位相値が変化するタイミングが一定周期ではないので、固定クロックでのリタイミングの際に位相値にジッタが生じ、復調処理した場合の特性が劣化してしまうという課題があった。
【０００５】
この発明は、上記のような課題を解決するためになされたもので、位相検波回路の検波出力の精度を改善する位相検波出力装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係る位相検波出力装置は、受信ＩＦ周波数信号を２値量子化信号にするリミタ増幅器と、２値量子化信号の立ち上がり、立ち下がりのタイミングから位相値を検出する位相検波回路と、検出された位相値を所定のサンプルレートでリタイミングするリタイミング回路と、このリタイミング回路で発生する位相値のジッタ成分を平滑化する位相平滑化回路を備え、前記位相平滑化回路が、２πを法とする位相値に対して有限長インパルス応答フィルタを用いてジッタを除去処理することを特徴とするものである。
【０００７】
【発明の実施の形態】
以下、この発明の各実施の形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による位相検波出力装置の構成を示すブロック図である。図において、リミタ増幅器１０はＩＦ周波数信号を２値量子化する手段である。位相検波回路２０は、リミタ増幅器１０から得られる２値量子化信号の立ち上がり、立ち下がりのタイミングから位相値を検出する手段で、Ｄフリップフロップ２１、排他的論理和素子２２、固定値Ｎ（Ｎは正の整数）を乗算する乗算器２３、２Ｎを法とするカウンタ２４、２Ｎを法とする加算器２５およびＤフリップフロップ２６から構成されている。リタイミング回路３０は、復調処理のために、２値量子化信号の立ち上がり、立ち下がりで更新されている位相値を固定クロックでリサンプリングする手段で、入力されるクロックで動作するＤフリップフロップ３１で構成されている。位相平滑化回路４０は、リタイミング回路３０で発生した検出位相値のジッタ成分を平滑化する手段で、リタイミング回路３０の出力を遅延させるシフトレジスタ４１、シフトレジスタ４１の中心サンプルと他のシフトレジスタ格納値との差分値を出力する差分生成回路４２、差分生成回路４２が出力する差分値を平滑化する有限長インパルス応答(Finite-duration Impulse Response ：以下、ＦＩＲとする。）フィルタ処理部４３、およびシフトレジスタ４１の中心サンプルとＦＩＲフィルタ処理部４３の出力を加算する２Ｎを法とする加算器４４などで構成されている。
【０００８】
次に、位相検波出力装置に係わる動作について説明する。
リミタ増幅器１０に入力され、２値量子化されたＩＦ周波数信号は、位相検波動作クロックで動作するＤフリップフロップ２１で遅延される。ここで、位相検波動作クロックの周波数は、ＩＦ周波数信号の２Ｎ倍にほぼ等しい。また、２Ｎは、位相値２πを量子化したものにあたるため、位相値０〜２πは以降０〜２Ｎで表される。Ｄフリップフロップ２１の出力は、２値量子化信号とともに排他的論理和素子２２に入力され、排他的論理和素子２２からは、図５に示す通り２値量子化信号の立ち上がり、立ち下がりの瞬間に立ち上がるパルス信号が出力される。一方、２Ｎカウンタ２４は、位相検波動作クロックでカウントされる２Ｎを法としたカウンタである。そのカウンタ値は乗算器２３の出力とともに２Ｎを法とする加算器２５に入力されることで立ち下がりタイミング時をＮ、すなわちπ補正される。２値量子化信号の立ち上がり、立ち下がりタイミングで加算器２５の出力値を、位相検波動作クロックで動作するＤフリップフロップ２６でラッチすることで、ＩＦ周波数信号の位相値が検出される。
【０００９】
Ｄフリップフロップ２６から出力される位相信号は、通常ＱＰＳＫ変調信号に対する復調処理を行うために、ＩＦ周波数より低い、シンボルレートの４倍程度の周波数クロックでリタイミングされる。リタイミング前の位相値は２値量子化信号の立ち上がり、立ち下がりタイミングで変化するため、変化周期が一定ではなく、これを固定クロックでリタイミングすると、図５に示す通り位相値にジッタが生じ、ＱＰＳＫ変調信号に対する復調処理時において特性劣化の要因となる。
【００１０】
そこで、この発明では、上述のようなリタイミング時に発生する位相値のジッタを除去するため、ＩＦ周波数をｆ_ＩＦとし、シンボルレートをｆ_ＳＹＭとしたとき、
ｆ_Ｐ＝ｆ_ＳＹＭ×Ｍ＞２×ｆ_ＩＦ（ただし、Ｍは正の整数）
を満たす位相平滑化回路動作クロックｆ_Ｐで動作するＤフリップフロップ３１で位相検波回路２０の出力位相値をリタイミングする。
【００１１】
図２はこの実施の形態１に係る位相平滑化回路４０の詳細構成を示すブロック図で、ここでは、通常ＦＩＲフィルタ処理を行う振幅値とは異なり、２Ｎを法とする位相値に対してＦＩＲフィルタ処理を適用した位相平滑化回路４０を用いる。
Ｄフリップフロップ３１から出力されたリタイミング位相値は、位相平滑化回路動作クロックで動作するシフトレジスタ４１に入力される。シフトレジスタ４１に入力された信号は全て差分生成回路４２に入力される。図２の位相平滑化回路４０の例としては、シフトレジスタ４１の段数を５段とした場合を示す。差分生成回路４２は、シフトレジスタ４１の中心までシフトしたセンターデータ、つまり３段目にあたるデータを基準値として、これをシフトレジスタ４１の残り全データから減算し、センターデータからの誤差系列を出力する。この誤差系列はＦＩＲフィルタ処理部４３に入力され、各誤差値にフィルタタップ係数を乗算し、タップ係数乗算後の誤差系列全てを加算したものを、タップ係数の総和で除算し、シフトレジスタサンプル数で除算して正規化され出力される。ＦＩＲフィルタ処理部４３の出力は、シフトレジスタセンターデータとともに２Ｎを法とする加算器４４に入力され、ジッタ成分を除去し平滑化された位相値として出力される。
【００１２】
位相平滑化回路４０で実際に位相が平滑化され、位相誤差が除去される様子を図３に示す。図２では、シフトレジスタ４１の段数を５段とした場合について示したが、図３では実際の信号処理の様子が分かり易いようにするため、シフトレジスタの段数を１９段とした場合について示している。シフトレジスタセンターデータにあたる３段目のデータを基準位相値とし、センターデータの前後時間サンプルである１、２、４、５段目のデータから減算することでセンターデータからの誤差系列を出力する。減算処理を行う乗算器４２１、加算器４２２〜４２５では具体的に、センターデータθ_ｃと１、２、４、５段目のデータθ_ｘ（ｘ＝１、２、４、５）から導き出される誤差系列値△θ_ｘ（ｘ＝１、２、４、５）について、

で表されるような演算が施される。
【００１３】
差分生成回路４２から出力される誤差系列はＦＩＲフィルタ処理部４３に入力される。ＦＩＲフィルタ処理部４３において、タップ係数乗算器４３１〜４３４により、△θ_ｘにはそれぞれタップ係数Ｃ_ｘ（ｘ＝１、２、４、５）が乗算される。タップ係数乗算後のデータ系列Ｃ_ｘ△θ_ｘは全て加算器４３５に入力され、フィルタリング動作（畳込み）が行われる。加算器４３５の出力データは正規化のため除算器４３６に入力され、シフトレジスタ段数×タップ係数合計値で除算される。除算器４３６の出力データは、シフトレジスタセンターデータθ_ｃとともに２Ｎを法とする加算器４４に入力され、位相値の平滑化処理が完了する。
【００１４】
以上のように、この実施の形態１によれば、受信ＩＦ周波数信号をリミタ増幅器により２値量子化信号に生成し、位相検波回路により２値量子化信号の立ち上がり、立ち下がりのタイミングから位相値を検出し、検出された位相値をリタイミング回路により所定のサンプルレートでリタイミングし、その際に発生する位相値のジッタ成分を位相平滑化回路により平滑化して抑圧するようにしたので、変調成分を除去することなく、位相値のジッタを除去するので、精度の高い位相値を検波出力として得ることができる。また、位相平滑化回路として、２πを法とする位相値に対してＦＩＲフィルタ処理を行うことでジッタ除去を有効に行うことができる。
【００１５】
実施の形態２．
図４はこの発明の実施の形態２に係る位相平滑化回路の詳細構成を示すブロック図である。図２では、位相平滑化回路４０におけるＦＩＲフィルタ処理部４３は、タップ係数乗算器４３１〜４３４を用いたＦＩＲフィルタ構成とし、図４では、これらのタップ係数乗算器を省略することで移動平均回路を形成し、演算の簡略化を図るようにしている。
【００１６】
【発明の効果】
以上のように、この発明によれば、受信ＩＦ周波数信号を２値量子化信号にするリミタ増幅器と、２値量子化信号の立ち上がり、立ち下がりのタイミングから位相値を検出する位相検波回路と、検出された位相値を所定のサンプルレートでリタイミングするリタイミング回路と、このリタイミング回路で発生する位相値のジッタ成分を平滑化する位相平滑化回路を備え、前記位相平滑化回路が、２πを法とする位相値に対して有限長インパルス応答フィルタを用いてジッタを除去処理することを特徴とするように構成したので、位相検波出力の位相値をリタイミングする際に生じるジッタを除去し、精度の高い位相値を得る効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による位相検波出力装置の構成を示すブロック図である。
【図２】この発明の実施の形態１に係る位相平滑化回路の詳細構成を示すブロック図である。
【図３】この発明の実施の形態１に係る位相平滑化回路による位相誤差の除去動作を示す説明図である。
【図４】この発明の実施の形態２に係る位相平滑化回路の詳細構成を示すブロック図である。
【図５】位相検波回路の一般的動作を説明するタイムチャートである。
【符号の説明】
１０リミタ増幅器、２０位相検波回路、２１，２６，３１Ｄフリップフロップ、２２排他的論理和素子、２３，４２１乗算器、２４２Ｎカウンタ、２５，４４，４２２〜４２５，４３５加算器、３０リタイミング回路、４０位相平滑化回路、４１シフトレジスタ、４２差分生成回路、４３ＦＩＲフィルタ処理部、４３１〜４３４タップ係数乗算器、４３６除算器。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a phase detection output device for phase detection of a phase-modulated signal such as a QPSK (Quadrature Phase Shift Keying) modulation signal.
[0002]
[Prior art]
The conventional phase detection circuit is configured to detect the phase value of the binary quantized signal obtained from the received IF frequency signal at the rising and falling timing of the binary quantized signal (for example, Patent Document 1). reference).
[0003]
[Patent Document 1]
JP-A-5-259742 [0004]
[Problems to be solved by the invention]
Since the conventional phase detection circuit is configured as described above, when performing demodulation processing using the phase value of the phase detection output, when retiming with a clock that is an integral multiple of the symbol rate (modulation speed) In particular, when the symbol rate of the QPSK modulation wave is not sufficiently small with respect to the IF frequency, the timing at which the phase value of the phase detection output changes is not a constant period. This causes a problem that the characteristics when demodulated are deteriorated.
[0005]
The present invention has been made to solve the above-described problems, and an object thereof is to obtain a phase detection output device that improves the accuracy of detection output of a phase detection circuit.
[0006]
[Means for Solving the Problems]
A phase detection output device according to the present invention includes a limiter amplifier that converts a received IF frequency signal into a binary quantized signal, a phase detection circuit that detects a phase value from the rise and fall timings of the binary quantized signal, and a detection a retiming circuit for retiming the phase value at a predetermined sample rate, e Bei phase smoothing circuit for smoothing the jitter components of the phase value generated in the retiming circuit, the phase smoothing circuit, 2 [pi Jitter is removed from the phase value modulo by using a finite-length impulse response filter .
[0007]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, each embodiment of the present invention will be described.
Embodiment 1 FIG.
1 is a block diagram showing the configuration of a phase detection output device according to Embodiment 1 of the present invention. In the figure, a limiter amplifier 10 is means for binary quantization of the IF frequency signal. The phase detection circuit 20 is a means for detecting a phase value from the rising and falling timings of the binary quantized signal obtained from the limiter amplifier 10, and includes a D flip-flop 21, an exclusive OR element 22, a fixed value N (N Is a positive integer), and includes a counter 24 modulo 2N, an adder 25 modulo 2N, and a D flip-flop 26. The retiming circuit 30 is a means for resampling the phase value updated at the rise and fall of the binary quantized signal with a fixed clock for demodulation processing, and is a D flip-flop 31 that operates with the input clock. It consists of The phase smoothing circuit 40 is a means for smoothing the jitter component of the detected phase value generated in the retiming circuit 30. The phase register 41 delays the output of the retiming circuit 30, the center sample of the shift register 41 and other shifts. A difference generation circuit 42 that outputs a difference value from the register stored value, a finite-length impulse response (hereinafter referred to as FIR) filter processing unit 43 that smoothes the difference value output from the difference generation circuit 42. And an adder 44 modulo 2N for adding the center sample of the shift register 41 and the output of the FIR filter processing unit 43.
[0008]
Next, operations related to the phase detection output device will be described.
The IF frequency signal input to the limiter amplifier 10 and subjected to binary quantization is delayed by a D flip-flop 21 that operates with a phase detection operation clock. Here, the frequency of the phase detection operation clock is approximately equal to 2N times the IF frequency signal. Since 2N corresponds to the quantized phase value 2π, the phase values 0 to 2π are hereinafter represented by 0 to 2N. The output of the D flip-flop 21 is input to the exclusive OR element 22 together with the binary quantized signal. From the exclusive OR element 22, the rising and falling moments of the binary quantized signal are shown in FIG. A pulse signal that rises to is output. On the other hand, the 2N counter 24 is a counter modulo 2N counted by the phase detection operation clock. The counter value is input to the adder 25 modulo 2N together with the output of the multiplier 23 to correct N at the falling timing, that is, π correction. The phase value of the IF frequency signal is detected by latching the output value of the adder 25 by the D flip-flop 26 operating with the phase detection operation clock at the rising and falling timings of the binary quantized signal.
[0009]
The phase signal output from the D flip-flop 26 is retimed with a frequency clock that is lower than the IF frequency and about four times the symbol rate in order to perform demodulation processing on the normal QPSK modulated signal. Since the phase value before retiming changes at the rise and fall timing of the binary quantized signal, the change period is not constant. When this is retimed with a fixed clock, jitter occurs in the phase value as shown in FIG. , It becomes a factor of characteristic deterioration at the time of demodulation processing for the QPSK modulation signal.
[0010]
Therefore, in the present invention, when the IF frequency is set to f _IF and the symbol rate is set to f _SYM in order to remove the jitter of the phase value generated at the time of retiming as described above,
f _P = f _SYM × M> 2 × f _IF (where M is a positive integer)
Retiming the output phase value of the phase detection circuit 20 of a D flip-flop 31 operate in phase smoothing circuit operation clock f _P satisfying.
[0011]
FIG. 2 is a block diagram showing a detailed configuration of the phase smoothing circuit 40 according to the first embodiment. Here, unlike the amplitude value for performing the normal FIR filter processing, the FIR is used for the phase value modulo 2N. A phase smoothing circuit 40 to which filter processing is applied is used.
The retiming phase value output from the D flip-flop 31 is input to the shift register 41 operating with the phase smoothing circuit operation clock. All signals input to the shift register 41 are input to the difference generation circuit 42. As an example of the phase smoothing circuit 40 of FIG. 2, a case where the number of stages of the shift register 41 is five is shown. The difference generation circuit 42 uses the center data shifted to the center of the shift register 41, that is, the data corresponding to the third stage as a reference value, subtracts this from all the remaining data in the shift register 41, and outputs an error series from the center data. . This error sequence is input to the FIR filter processing unit 43. Each error value is multiplied by the filter tap coefficient, and all the error sequences after the tap coefficient multiplication are added and divided by the sum of the tap coefficients to obtain the number of shift register samples. Divided by, normalized and output. The output of the FIR filter processing unit 43 is input to the adder 44 modulo 2N together with the shift register center data, and is output as a smoothed phase value by removing the jitter component.
[0012]
FIG. 3 shows how the phase is actually smoothed by the phase smoothing circuit 40 and the phase error is removed. FIG. 2 shows the case where the number of stages of the shift register 41 is five, but FIG. 3 shows the case where the number of stages of the shift register is 19 in order to make the actual signal processing easier to understand. Yes. The third stage data corresponding to the shift register center data is used as a reference phase value, and an error sequence from the center data is output by subtracting from the first, second, fourth, and fifth stage data which are time samples before and after the center data. Specifically, the multiplier 421 and the adders 422 to 425 that perform the subtraction processing are derived from the center data θ _c and the data θ _{x of the} first, second, fourth, and fifth stages (x = 1, 2, 4, 5). For the error series value Δθ _x (x = 1, 2, 4, 5),

An operation represented by is performed.
[0013]
The error series output from the difference generation circuit 42 is input to the FIR filter processing unit 43. In the FIR filter processing unit 43, the tap coefficient multipliers 431 to 434 multiply the Δθ _x by the tap coefficient C _x (x = 1, 2, 4, 5), respectively. Data sequence C _{_x} △ θ _x after multiplication tap coefficients are inputted to all the adders 435, filtering operation (convolution) is performed. The output data of the adder 435 is input to the divider 436 for normalization, and is divided by the number of shift register stages × total tap coefficient. Output data of the divider 436 is inputted with shift register center data theta _c to the adder 44 modulo 2N, smoothing of the phase value is completed.
[0014]
As described above, according to the first embodiment, the reception IF frequency signal is generated into a binary quantized signal by the limiter amplifier, and the phase value is determined from the rise and fall timings of the binary quantized signal by the phase detection circuit. Since the detected phase value is retimed at a predetermined sample rate by the retiming circuit, the jitter component of the phase value generated at that time is smoothed and suppressed by the phase smoothing circuit. Since the jitter of the phase value is removed without removing the component, a highly accurate phase value can be obtained as a detection output. Further, as a phase smoothing circuit, jitter removal can be effectively performed by performing FIR filter processing on a phase value modulo 2π.
[0015]
Embodiment 2. FIG.
4 is a block diagram showing a detailed configuration of a phase smoothing circuit according to Embodiment 2 of the present invention. In FIG. 2, the FIR filter processing unit 43 in the phase smoothing circuit 40 has an FIR filter configuration using tap coefficient multipliers 431 to 434. In FIG. 4, the moving average circuit is omitted by omitting these tap coefficient multipliers. To simplify the calculation.
[0016]
【The invention's effect】
As described above, according to the present invention, the limiter amplifier that converts the received IF frequency signal into a binary quantized signal, the phase detection circuit that detects the phase value from the rise and fall timings of the binary quantized signal, a retiming circuit for retiming the detected phase values at a predetermined sample rate, e Bei phase smoothing circuit for smoothing the jitter components of the phase value generated in the retiming circuit, the phase smoothing circuit, Since it is configured to eliminate jitter using a finite impulse response filter for phase values modulo 2π, jitter generated when retiming the phase value of the phase detection output is removed In addition, there is an effect of obtaining a highly accurate phase value.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a phase detection output device according to Embodiment 1 of the present invention.
FIG. 2 is a block diagram showing a detailed configuration of a phase smoothing circuit according to the first embodiment of the present invention.
FIG. 3 is an explanatory diagram showing a phase error removal operation by the phase smoothing circuit according to the first embodiment of the present invention.
FIG. 4 is a block diagram showing a detailed configuration of a phase smoothing circuit according to a second embodiment of the present invention.
FIG. 5 is a time chart for explaining a general operation of the phase detection circuit.
[Explanation of symbols]
10 limiter amplifiers, 20 phase detection circuits, 21, 26, 31 D flip-flops, 22 exclusive OR elements, 23,421 multipliers, 24 2N counters, 25, 44, 422 to 425,435 adders, 30 retiming Circuit, 40 phase smoothing circuit, 41 shift register, 42 difference generation circuit, 43 FIR filter processing unit, 431-434 tap coefficient multiplier, 436 divider.

Claims

A limiter amplifier that converts the received IF frequency signal into a binary quantized signal;
A phase detection circuit for detecting a phase value from the rising and falling timings of the binary quantized signal;
A retiming circuit for retiming the detected phase value at a predetermined sample rate;
E Bei phase smoothing circuit for smoothing the jitter components of the phase value generated in the retiming circuit,
A phase detection output device, wherein the phase smoothing circuit removes jitter from a phase value modulo 2π using a finite impulse response filter .