JP3999549B2 - Phase change material element and semiconductor memory - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、相変化材料素子および半導体メモリに関する。
【０００２】
【従来の技術】
特表平１１−５１４１５０号公報および特表２００１−５０２８４８号公報には、いわゆるオーボニックスイッチ素子が開示されている。このオーボニックスイッチ素子は、相変化材料素子とダイオードとの組み合わせによりスイッチングを行わせるように構成されている。
【０００３】
【発明が解決しようとする課題】
ところで、オーボニックスイッチ素子の材料には、主にＧｅＳｂＴｅが用いられているが、この材料系の抵抗は、結晶−アモルファスで１０3−１０6Ω程度であるとされている。このような高い抵抗成分を持つ材料では、近年の微細な半導体と組み合わせて用いる場合、微細化を進めると、相変化材料部分の電気伝導度が低くなり過ぎてしまう。従って、従来の相変化材料素子では、微細化に対応することができず、微細化の要求される半導体メモリなどの半導体デバイスに用いることができないという問題があった。
【０００４】
本発明は、微細化に対応することが可能であって、微細化の要求される半導体メモリなどの半導体デバイスに用いることが可能な相変化材料素子および半導体メモリを提供することを目的としている。
【０００５】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明は、アモルファス状態の相と結晶状態の相との間の相変化により抵抗率が変化する相変化材料素子であって、その組成は少なくともＳｂとＴｅ，Ｉｎ，Ｇｅを含みさらにＡｇを含んでも良く、その組成範囲が
６０≦Ｓｂ≦７０原子％、２０≦Ｔｅ≦３０原子％、１≦Ｉｎ≦１０原子％、１≦Ｇｅ≦７原子％、０≦Ａｇ≦１原子％であり（但し、全ての原子の組成総和は１００原子％であり、Ｉｎ，Ａｇ，Ｇｅの総量は、全体に対して原子比で１５％以下である）、
その比抵抗は高くても１００Ω・ｃｍであることを特徴としている。
【０００８】
また、請求項２記載の発明は、請求項１記載の相変化材料素子において、パルス状の電流を印加することでアモルファス状態の相となって高抵抗化される一方、パルス状の電流に続いて徐々に電流値を下げた電流を印加することで結晶状態の相となって低抵抗化されることを特徴としている。
【０００９】
また、請求項３記載の発明は、メモリセルを有する半導体メモリにおいて、１つのセルを構成する素子は、１つのトランジスタと、アモルファス状態の相と結晶状態の相との相転移を生じ、それぞれの相が通常のトランジスタ動作状態あるいは通常の保管状態における環境下において安定して存在しうる相変化材料からなる相変化材料素子とを有し、前記相変化材料素子は請求項１記載の相変化材料素子であり、前記トランジスタは電界効果型トランジスタであって、前記相変化材料素子は、前記トランジスタのドレイン端子と接地との間に配置されていることを特徴としている。
【００１２】
また、請求項４記載の発明は、請求項３記載の半導体メモリにおいて、ワード線，ビット線は前記トランジスタのソース，ゲートにそれぞれ接続されることを特徴としている。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００１９】
本発明の相変化材料素子（相変化抵抗素子）は、アモルファス状態の相と結晶状態の相との間の相変化により抵抗率が変化し、その比抵抗は高くても１００Ω・ｃｍであることを特徴としている。
【００２０】
具体的に、本発明の相変化材料素子は、少なくともＳｂＴｅを含む場合には、Ｓｂ添加量が全体に対して原子比で５６％以上である。
【００２１】
また、本発明の相変化材料素子は、少なくともＳｂＴｅとともにＩｎ，Ａｇ，Ｇｅを含む場合には、Ｉｎ，Ａｇ，Ｇｅの総量は、全体に対して原子比で１５％以下である。
【００２２】
このように、本発明の相変化材料素子は、アモルファス状態の相と結晶状態の相との間の相変化により抵抗率が変化し、その比抵抗は高くても１００Ω・ｃｍであるので、微細化に適した抵抗性をもち、すなわち、微細化に対応することが可能であって、微細化の要求される半導体メモリなどの半導体デバイスに用いることが可能となる。
【００２３】
また、上述した本発明の相変化材料素子は、パルス状の電流を印加することでアモルファス状態の相となって高抵抗化される一方、パルス状の電流に続いて徐々に電流値を下げた電流を印加することで結晶状態の相となって低抵抗化されるようになっている。
【００２４】
図１（ａ），（ｂ）はこのような相変化を説明するための図である。なお、図１（ａ），（ｂ）において、実線は電流の大きさを表わし、また、点線は相変化材料素子の発熱温度を表わし、一点鎖線は相変化材料素子の結晶化温度閾値ＴＨを表わしている。
【００２５】
図１（ａ）には、本発明の相変化材料素子にパルス状の電流を印加したときの素子の温度変化が示されている。この場合には、パルス電流印加後に、温度は急に下がり（結晶化温度閾値ＴＨのところで温度は急に下がっており）、このときに、素子はアモルファス状態（高抵抗状態）となる。一方、図１（ｂ）には、本発明の相変化材料素子にパルス状の電流に続いて、電流値を下げた電流を印加したときの素子の温度変化が示されている。この場合には、パルス電流印加後に、温度は下がるものの、結晶化温度閾値ＴＨのところで温度は緩やかに下がり、このときには、素子は結晶状態（低抵抗状態）となる。
【００２６】
このような性質を有していることから、本発明の相変化材料素子は、アモルファス状態（高抵抗状態）を“１”とし、結晶状態（低抵抗状態）を“０”とするとき、“１”または“０”の値をとる素子（記憶素子）としての機能をもたせることができる。従って、この素子（記憶素子）を用いて、微細化に適した抵抗値をもつ半導体メモリなどの半導体デバイスを実現できる。具体的に、本発明の相変化材料素子を１トランジスタメモリであるＤＲＡＭに応用し、いわゆる不揮発型のＤＲＡＭを実現することができる。
【００２７】
すなわち、半導体メモリがＤＲＡＭメモリである場合、相変化材料素子には、上述した構成（特徴）を有する本発明の相変化材料素子が用いられるのが良い。
【００２８】
より詳細に説明すると、ＤＲＡＭに相変化材料を応用し不揮発メモリを実現する場合については、相変化材料の抵抗値および抵抗値の変化率について制約がある。現在、パーソナルコンピュータ（ＰＣ）などに用いられているＤＲＡＭの容量としては、１２８〜２５６Ｍｂｉｔのものが実用化されているが、その製造プロセスの最小線幅は０．１０μｍ程度まで微細化されている。相変化材料をこのような微細メモリセルの中に適用し、アクティブ素子として動作させるには、相変化材料自体の電気伝導度がある程度高いものが必要になってくる。このことから、本発明の相変化材料素子は、微細化に適した抵抗値をもつ半導体メモリなどの半導体デバイスを実現する上で有効である。
【００２９】
この際、ＡｇＩｎＳｂＴｅ系の相変化材料は、結晶−アモルファスで１０1−１０4Ω程度の抵抗値を実現可能であり、今後開発が進むと考えられる微細な不揮発型ＤＲＡＭとして有効なアクティブ素子になりうるものである。
【００３０】
図２は本発明に係る半導体メモリの構成例を示す図である。図２を参照すると、この半導体メモリは、１つのセルを構成する素子として、少なくとも１つのトランジスタＴｒと、アモルファス状態の相と結晶状態の相との相転移を生じ、それぞれの相が通常のトランジスタ動作状態あるいは通常の保管状態における環境下において安定して存在しうる相変化材料からなる相変化材料素子ＰＴと、書き込み／読み込み用の電源ＳＳと、配線とにより構成され、相変化材料素子ＰＴは、トランジスタＴｒと接地ＧＮＤとの間に配置されている。
【００３１】
ここで、通常のトランジスタ動作状態とは、情報の書き込み，読み出し状態を意味し、また、通常の保管状態とは、電源ＳＳが切られても、情報が保持されている状態を意味している。
【００３２】
具体的に、図２の半導体メモリにおいて、相変化材料素子ＰＴは、記憶素子としての機能を有し、相変化材料素子ＰＴは、その書き込み状態（結晶化状態またはアモルファス状態）に応じて“０”または“１”の情報を保持するようになっている。
【００３３】
すなわち、図２において、電源ＳＳからライン（配線）Ｌ１を介して図１（ｂ）に示すようなパターンの電流を相変化材料素子ＰＴに流すとき、相変化材料素子ＰＴの結晶化温度閾値ＴＨのところでの温度の下降変化は緩やかなものとなり、相変化材料素子ＰＴは結晶化状態すなわち低抵抗状態（“０”）となる。すなわち、このとき、相変化材料素子ＰＴは、結晶化イニシャライズされた状態、すなわち、情報“０”が書き込まれた状態となる。図３には、このときの抵抗値変化が示されている。
【００３４】
また、図２において、電源ＳＳからライン（配線）Ｌ１を介して図１（ａ）に示すようなパターンの電流を相変化材料素子ＰＴに流すとき、相変化材料素子ＰＴの結晶化温度閾値ＴＨのところでの温度の下降変化は急なものとなり、相変化材料素子ＰＴはアモルファス状態すなわち高抵抗状態（“１”）となる。すなわち、このとき、相変化材料素子ＰＴは、情報“１”が書き込まれた状態となる。
【００３５】
図４には、相変化材料素子ＰＴが最初、結晶化状態（“０”）であるときに、図１（ａ）に示すようなパターンの電流を流して、アモルファス化状態すなわち高抵抗状態（“１”）への書き込みがなされ、しかる後、図１（ｂ）に示すようなパターンの電流を流して、結晶化状態すなわち低抵抗状態（“０”）への書き込み（すなわち、情報の消去）がなされるときの相変化材料素子の抵抗値変化が示されている。
【００３６】
また、図２の半導体メモリにおいて、ＭＯＳトランジスタ（電界効果型トランジスタ）Ｔｒは、記憶素子（相変化材料素子）ＰＴに記憶されている情報（“０”または“１”）の読出しのタイミングをとるためのトランジスタとしての機能を有している。すなわち、図２において、ライン（配線）Ｌ２はワード線として機能し、ライン（配線）Ｌ３はビット線として機能するようになっている。
【００３７】
換言すれば、本発明の半導体メモリは、ＤＲＡＭメモリとして構成されることができる。
【００３８】
また、本発明の半導体メモリでは、前記相変化材料素子ＰＴには、前述した本発明の相変化材料素子が用いられている。
【００３９】
また、本発明の半導体メモリにおいて、トランジスタＴｒは、前述のように、ＭＯＳトランジスタ（電界効果型トランジスタ）であって、ワード線Ｌ２，ビット線Ｌ３はトランジスタＴｒのソースＳ，ゲートＧにそれぞれ接続され、トランジスタＴｒのドレインＤは相変化材料素子ＰＴを介して接地（ＧＮＤ）されている。
【００４０】
また、本発明の半導体メモリにおいて、相変化材料素子ＰＴは、３つの端子Ｃ１，Ｃ２，Ｃ３を有し、３つの端子Ｃ１，Ｃ２，Ｃ３のそれぞれは、電源ＳＳ，トランジスタＴｒ，接地ＧＮＤに接続されている。
【００４１】
また、本発明の半導体メモリにおいて、後述のように（図１０に示すように）、電源ＳＳに近い配線途中に、ダイオードＤＩが配置されるのが好ましい。すなわち、電源ＳＳに近い配線途中にダイオードＤＩを配置するときには、書き込みを行う際に、電源ラインがトランジスタＴｒより低電流になることを防止でき、これにより、メモリ全体の誤動作を防止することができる。
【００４２】
また、本発明の半導体メモリにおいて、後述のように（図１０に示すように）、電源ＳＳに近い配線途中に、容量Ｃも配置されるのが好ましい。この場合には、相変化のコントラストを大きくすることができ、微細化に適するメモリセルを実現できる。
【００４３】
また、本発明の半導体メモリにおいて、図７に示すように、相変化材料素子ＰＴの電源接続用の端子Ｃ１を、トランジスタ接続用の端子Ｃ２と接地接続用の端子Ｃ３との中間に配置するのが好ましい。
【００４４】
このように、相変化材料素子ＰＴの電源接続用の端子Ｃ１を、トランジスタ接続用の端子Ｃ２と接地接続用の端子Ｃ３との中間に配置するときには、端子の位置が相変化に適したものとなり、相変化のコントラストをより大きくすることができ、より微細化に適するメモリセルを実現できる。
【００４５】
また、このとき、後述のように（図１１に示すように）、相変化材料素子ＰＴの電源接続用の端子Ｃ１は、相変化材料素子ＰＴを横切るように配置されるのが好ましい。
【００４６】
このように、相変化材料素子ＰＴの電源接続用の端子Ｃ１を、相変化材料素子ＰＴを横切るように配置するときには、端子の配置が相変化に適したものとなり、相変化のコントラストをさらに大きくすることができ、より一層微細化に適するメモリセルを実現できる。
【００４７】
【実施例】
以下、本発明の実施例を説明する。
【００４８】
実施例１
実施例１では、図２に示すような半導体メモリを作製した。すなわち、先ず、ＭＯＳトランジスタＴｒを形成したＳｉ基板上に絶縁膜を堆積し、トランジスタＴｒのドレイン部Ｄ（この場合のドレイン部Ｄは基板と絶縁されている）と基板活性層上に接続孔（コンタクトホール）を写真製版およびエッチングにより形成した後に、ＴｉＮをスパッタ法により５０ｎｍの厚さに堆積し、さらに、タングステン（Ｗ）などの高融点金属を埋め込み、埋め込まれた金属が接続孔にのみ存在するような条件でエッチバックした。
【００４９】
さらにこの上に、トランジスタＴｒのドレイン部Ｄと基板活性層上の接続孔を覆うように、Ａｇ，Ｉｎ，Ｓｂ，Ｔｅ，Ｇｅを含む抵抗体層（相変化材料素子）ＰＴを１００ｎｍの厚さにスパッタ法により成膜した。
【００５０】
抵抗体層（相変化材料素子）ＰＴの製膜条件は、スパッタ装置を用い、投入電力１ｋＷ、Ａｒガス圧力（製膜室気圧）２ｍＴｏｒｒとした。
【００５１】
もちろん、各層の製膜条件は、この条件に限られたものではなく、各種の気相成長法、例えば、真空蒸着法，スパッタリング法，電子ビーム蒸着法等により形成できる。
【００５２】
また、抵抗体層（相変化材料素子）ＰＴの上部には、絶縁層としてＳｉＯ2を３００ｎｍの厚さに堆積し、接続孔（スルーホール）を写真製版およびエッチングにより形成した。接続孔は、コンタクトホールと同様に、ＴｉＮなどの高融点金属層を堆積し、Ｗ−ＣＶＤ法などにより金属を埋め込み、エッチバック後にＡｌ合金などの配線材を２層堆積し、ビット線，ワード線となる配線路を形成し、図２のような半導体メモリを作製した。
【００５３】
ここで、相変化材料素子ＰＴ（記憶層として機能）としては、組成が、Ａｇ：０〜１原子％、Ｉｎ：１〜１０原子％、Ｓｂ：６０〜７０原子％、Ｔｅ：２０〜３０原子％、Ｇｅ：１〜７原子％のものを使用した。
【００５４】
このようにして作製した実施例１の半導体メモリにおいて、まず電源ＳＳから図１（ｂ）に示したような、初期パルス電流とこれの１／２の電流値をもつパルス電流とを階段状に連続させた電流を相変化材料素子ＰＴに印加すると、相変化材料素子ＰＴの抵抗値は図３に示すように変化した。すなわち、電流印加前の抵抗値は１０1Ω台、電流印加後は１０-2Ω台であった。この状態が消去状態（低抵抗状態，“０”の状態）である。
【００５５】
また、この消去状態（低抵抗状態）から図１（ａ）に示す単パルス電流を印加したところ、抵抗値は図４に示すように高抵抗状態に遷移した。このときの電流は、消去時に比較して１．５倍以上の電流値を要したが、電流印加後の抵抗値はメモリ素子完成直後の抵抗値に比較してわずかに低いが１０1Ω台を回復した（このような低抵抗状態を高抵抗化する動作を書き込みと呼ぶことにする）。
【００５６】
図１（ａ），（ｂ）には、パルス電流（実線）と同時に相変化材料素子（相変化抵抗層）ＰＴの自己発熱による温度上昇を点線で模式的に記入した。また、一点鎖線は、相変化材料素子ＰＴの結晶化温度閾値ＴＨを表わしている。
【００５７】
電流により加熱された相変化材料素子は、結晶化温度閾値ＴＨ以上に加熱され、印加パルス電流の立下りの条件により、図１（ｂ）のように結晶化温度閾値ＴＨ付近での温度降下が小さい場合には消去の状態（結晶化状態，低抵抗状態，“０”の状態）になり、図１（ａ）のように結晶化温度閾値ＴＨ付近で温度降下が大きい場合には書き込み状態（アモルファス化状態，高抵抗状態，“１”の状態）を維持する。
【００５８】
ここで、パルス電流のパルス幅はおよそ５ｎｓであり、相変化材料素子ＰＴの抵抗値変化は、相変化材料素子ＰＴの両端間の電圧と電流を計測することによって求めた。
【００５９】
また、この相変化材料素子ＰＴへの消去，書き込みの繰り返し可能回数は、図５に示すように１０5回以上であることが確認できた。
【００６０】
実施例２
実施例２では、実施例１と同様に半導体メモリを作製し、このとき、数種類の消去用パルス電流）を用い、消去を行ったところ、この場合でも、実施例１における消去の場合とほぼ同じ抵抗値変化を確認し、また、消去，書き込みの繰り返し可能回数も実施例１の半導体メモリと同程度であった。図６（ａ），（ｂ），（ｃ），（ｄ）には、使用した消去パルス電流の種類が示されているが、図６（ａ），（ｂ），（ｃ），（ｄ）の消去パルス電流に限らず、実施例１で説明したように相変化材料素子の温度変化（温度降下）が結晶化温度閾値ＴＨの付近で小さくなるように相変化材料素子の温度を制御できれば、任意制御方法も取ることが可能である。
【００６１】
実施例３
実施例３では、実施例１と同様に半導体メモリを作製した。このときに、図７に示すように、相変化材料素子ＰＴへのコンタクト部（接続用の端子）を３箇所（Ｃ1，Ｃ2，Ｃ3）配置し、電源ＳＳから相変化材料素子ＰＴへのコンタクト（電源接続用の端子）Ｃ１は、トランジスタＴｒ（のドレインＤ）とのコンタクト（トランジスタ接続用の端子）Ｃ２と基板コンタクト（接地ＧＮＤ接続用の端子）Ｃ３との中間に位置するように形成した。
【００６２】
このようにして作製した半導体メモリにおいて、電源ＳＳから消去パルス（図１（ｂ）に示したような電流）を相変化材料素子ＰＴに印加し、この後、相変化材料素子ＰＴの断面をＴＥＭにより観察したところ、図８の相変化領域（斜線部分）ＣＧが結晶化した。これはＴＥＭ像のコントラストと電子線回折像により確認できる。
【００６３】
しかる後、今度は、書き込みパルス（図１（ａ）に示したようなパルス電流）を相変化材料素子ＰＴに印加し、断面をＴＥＭにより観察したところ、図８の相変化領域（斜線部分）ＣＧはアモルファス化した。
【００６４】
また、電源ＳＳと基板との間の抵抗値について測定を行ったところ、電流印加前の抵抗値は１０1Ω台、印加後は１０-2Ω台であった。
【００６５】
実施例４
実施例４では、上記作製条件により図９に示すような半導体メモリセルを作製した。そして、実施例４では、図９に示すような半導体メモリセルの電源部（外部駆動電源回路）に、ダイオードＤＩと容量Ｃを配置して、図１０に示すような回路構成とした。
【００６６】
相変化抵抗素子ＰＴの書き込みは、電源ＳＳからパルス状の電流を与えて行うが、この際、トランジスタＴｒは休止状態であることが必要である。しかし、電流ラインがオフパルス時のオーバーシュートなどによってトランジスタＴｒより低電位になってしまうと、トランジスタＴｒのソースＳ側からドレインＤ側に電流が流れ、メモリ全体の誤動作につながる恐れがある。このような状況に対しては、上記ダイオードＤＩを配置することによって、書き込みを行う際に、電源ラインがトランジスタＴｒより低電流になることを防止でき、これにより、メモリ全体の誤動作を防止することができる。
【００６７】
さらに，容量Ｃを付加した回路を用いて相変化材料素子（相変化抵抗層）ＰＴの消去，書き込みを行ったところ、実施例３に比較して、結晶化領域，アモルファス化領域が拡がった。
【００６８】
これは、容量Ｃを用いることで、電源オフ時にピーク状の電流が発生し、消去時および書き込み時に実効的な温度が上昇することと、特に書き込み時については書き込み用の電流パルスの立下り特性が向上するためと考えられる。
【００６９】
このような特性は、相変化材料素子ＰＴのアクティブ素子としての性能、つまり、低抵抗（結晶）と高抵抗（アモルファス）との差分（コントラスト）を大きくできるため、微細化に有利である。
【００７０】
また、図１０の例の場合は、容量ＣとダイオードＤＩはメモリセル以外の部分に形成されるため、微細化には直接は影響しない。
【００７１】
実施例５
実施例５では、さらに、図１１（ａ），（ｂ）のように、相変化材料素子ＰＴの電源ＳＳとのコンタクト（接続用の端子）Ｃ１を相変化材料素子ＰＴを横切るように配置した。なお、図１１（ａ）は平面図であり、図１１（ｂ）は図１１（ａ）のＡ−Ａ線における断面図である。
【００７２】
このように、電源ＳＳとのコンタクト（接続用の端子）Ｃ１を相変化材料素子ＰＴを横切るように配置する場合には、実施例４の回路方式を並行して行うか、あるいは単独の処理であっても、実施例４と同様の効果を奏することができる。
【００７３】
【発明の効果】
以上に説明したように、請求項１，請求項２記載の発明によれば、アモルファス状態の相と結晶状態の相との間の相変化により抵抗率が変化する相変化材料素子であって、その組成は少なくともＳｂとＴｅ，Ｉｎ，Ｇｅを含みさらにＡｇを含んでも良く、その組成範囲が
６０≦Ｓｂ≦７０原子％、２０≦Ｔｅ≦３０原子％、１≦Ｉｎ≦１０原子％、１≦Ｇｅ≦７原子％、０≦Ａｇ≦１原子％であり（但し、全ての原子の組成総和は１００原子％であり、Ｉｎ，Ａｇ，Ｇｅの総量は、全体に対して原子比で１５％以下である）、
その比抵抗は高くても１００Ω・ｃｍであるので、微細化に対応することが可能であって、微細化の要求される半導体メモリなどの半導体デバイスに用いることが可能となる。
【００７４】
また、請求項３，請求項４記載の発明によれば、メモリセルを有する半導体メモリにおいて、１つのセルを構成する素子は、１つのトランジスタと、アモルファス状態の相と結晶状態の相との相転移を生じ、それぞれの相が通常のトランジスタ動作状態あるいは通常の保管状態における環境下において安定して存在しうる相変化材料からなる相変化材料素子とを有し、前記相変化材料素子は請求項１記載の相変化材料素子であり、前記トランジスタは電界効果型トランジスタであって、前記相変化材料素子は、前記トランジスタのドレイン端子と接地との間に配置されているので、微細化に適した抵抗を持つ半導体メモリを提供できる。
【図面の簡単な説明】
【図１】本発明の相変化材料素子による相変化を説明するための図である。
【図２】本発明に係る半導体メモリの構成例を示す図である。
【図３】相変化材料素子の抵抗値変化の一例を示す図である。
【図４】相変化材料素子の抵抗値変化の他の例を示す図である。
【図５】相変化材料素子への消去，書き込みの繰り返し可能回数を示す図である。
【図６】消去パルス電流の種類を示す図である。
【図７】実施例３の半導体メモリを示す図である。
【図８】相変化材料素子の相変化領域の相変化を説明するための図である。
【図９】実施例４の半導体メモリセルを示す図である。
【図１０】図８の構成にダイオードと容量を配置した図である。
【図１１】半導体メモリの構成例を示す図である。
【符号の説明】
Ｔｒ トランジスタ
ＰＴ 相変化材料素子
ＳＳ 電源
ＧＮＤ 接地
Ｌ１，Ｌ２，Ｌ３ ライン（配線）
Ｓ ソース
Ｇ ゲート
Ｄ ドレイン
Ｃ１，Ｃ２，Ｃ３ コンタクト（端子）
Ｃ 容量
ＤＩ ダイオード
ＣＧ 相変化領域[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a phase change material element and a semiconductor memory.
[0002]
[Prior art]
Japanese Patent Publication No. 11-514150 and Japanese Patent Publication No. 2001-502848 disclose so-called orbonic switch elements. This orbonic switch element is configured to perform switching by a combination of a phase change material element and a diode.
[0003]
[Problems to be solved by the invention]
By the way, GeSbTe is mainly used as the material of the ovonic switch element, but the resistance of this material system is crystal-amorphous and is about 10 3 -10 6 Ω. When such a material having a high resistance component is used in combination with a recent fine semiconductor, if the miniaturization is advanced, the electric conductivity of the phase change material portion becomes too low. Therefore, the conventional phase change material element cannot cope with the miniaturization and cannot be used for a semiconductor device such as a semiconductor memory which is required to be miniaturized.
[0004]
An object of the present invention is to provide a phase change material element and a semiconductor memory that can cope with miniaturization and can be used for a semiconductor device such as a semiconductor memory that is required to be miniaturized.
[0005]
[Means for Solving the Problems]
In order to achieve the above object, the invention described in
60 ≦ Sb ≦ 70 atomic%, 20 ≦ Te ≦ 30 atomic%, 1 ≦ In ≦ 10 atomic%, 1 ≦ Ge ≦ 7 atomic%, and 0 ≦ Ag ≦ 1 atomic% (however, the total composition of all atoms) Is 100 atomic%, and the total amount of In, Ag, and Ge is 15% or less in terms of atomic ratio based on the whole).
The specific resistance is at most 100 Ω · cm.
[0008]
The invention of claim 2, in the phase change material element according to claim 1 Symbol placement, while being high resistance become phase in the amorphous state by applying a pulse current, a pulse current Subsequently, by applying a current with a gradually reduced current value, the phase becomes a crystalline state and the resistance is reduced.
[0009]
Further, an invention according to claim 3, wherein, in a semiconductor memory having a memory cell, device constitutes one cell is caused and one transistor, the phase transition between the phase of the phase and the crystalline state of the amorphous state, respectively phase and a normal transistor operation state or normal stable can exist in the phase change material phase change material element consisting in an environment in storage conditions, the phase change material element phase change material according to
[0012]
The invention of claim 4 is the semiconductor memory according to claim 3, wherein, word lead wire, the bit lines are characterized and Turkey respectively connected sources of the transistors, the gate.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0019]
The phase change material element (phase change resistance element) of the present invention has a resistivity that changes due to a phase change between an amorphous phase and a crystalline phase, and its specific resistance is at most 100 Ω · cm. It is characterized by.
[0020]
Specifically, when the phase change material element of the present invention contains at least SbTe, the amount of Sb added is 56% or more in terms of atomic ratio with respect to the whole.
[0021]
When the phase change material element of the present invention contains at least SbTe and In, Ag, and Ge, the total amount of In, Ag, and Ge is 15% or less in terms of atomic ratio with respect to the whole.
[0022]
As described above, the phase change material element of the present invention has a resistivity that changes due to a phase change between the amorphous phase and the crystalline phase, and the specific resistance is 100 Ω · cm at most. It has resistance suitable for miniaturization, that is, it can cope with miniaturization and can be used for a semiconductor device such as a semiconductor memory that requires miniaturization.
[0023]
In addition, the above-described phase change material element of the present invention has an amorphous phase by applying a pulsed current to increase the resistance, while the current value is gradually lowered following the pulsed current. By applying an electric current, the phase becomes a crystalline state and the resistance is reduced.
[0024]
FIGS. 1A and 1B are diagrams for explaining such a phase change. 1A and 1B, the solid line represents the magnitude of the current, the dotted line represents the heat generation temperature of the phase change material element, and the alternate long and short dash line represents the crystallization temperature threshold TH of the phase change material element. It represents.
[0025]
FIG. 1A shows the temperature change of the element when a pulsed current is applied to the phase change material element of the present invention. In this case, after the pulse current is applied, the temperature suddenly decreases (the temperature suddenly decreases at the crystallization temperature threshold value TH), and at this time, the element enters an amorphous state (high resistance state). On the other hand, FIG. 1B shows a temperature change of the element when a current having a reduced current value is applied to the phase change material element of the present invention following a pulsed current. In this case, although the temperature decreases after the pulse current is applied, the temperature gradually decreases at the crystallization temperature threshold TH, and at this time, the element enters a crystal state (low resistance state).
[0026]
Because of this property, the phase change material element of the present invention has an amorphous state (high resistance state) of “1” and a crystalline state (low resistance state) of “0”. A function as an element (storage element) having a value of “1” or “0” can be provided. Therefore, a semiconductor device such as a semiconductor memory having a resistance value suitable for miniaturization can be realized by using this element (memory element). Specifically, the phase change material element of the present invention can be applied to a DRAM which is a one-transistor memory to realize a so-called nonvolatile DRAM.
[0027]
That is, when the semiconductor memory is a DRAM memory, the phase change material element of the present invention having the above-described configuration (feature) is preferably used as the phase change material element.
[0028]
More specifically, when a nonvolatile memory is realized by applying a phase change material to a DRAM, there are restrictions on the resistance value of the phase change material and the rate of change of the resistance value. Currently, the capacity of DRAMs used in personal computers (PCs) is 128 to 256 Mbit, but the minimum line width of the manufacturing process is miniaturized to about 0.10 μm. . In order to apply the phase change material in such a fine memory cell and operate as an active element, it is necessary that the phase change material itself has a certain degree of electrical conductivity. Therefore, the phase change material element of the present invention is effective in realizing a semiconductor device such as a semiconductor memory having a resistance value suitable for miniaturization.
[0029]
At this time, the phase change material based on AgInSbTe is crystal-amorphous and can realize a resistance value of about 10 1 -10 4 Ω, and becomes an active element effective as a fine nonvolatile DRAM considered to be developed in the future. It can be.
[0030]
FIG. 2 is a diagram showing a configuration example of a semiconductor memory according to the present invention. Referring to FIG. 2, in this semiconductor memory, as an element constituting one cell, at least one transistor Tr causes a phase transition between an amorphous phase and a crystalline phase, and each phase is a normal transistor. The phase change material element PT is composed of a phase change material element PT made of a phase change material that can exist stably in an environment in an operating state or a normal storage state, a power source SS for writing / reading, and wiring. Are disposed between the transistor Tr and the ground GND.
[0031]
Here, the normal transistor operation state means a state of writing and reading information, and the normal storage state means a state where information is held even when the power supply SS is turned off. .
[0032]
Specifically, in the semiconductor memory of FIG. 2, the phase change material element PT has a function as a memory element, and the phase change material element PT is “0” according to the writing state (crystallized state or amorphous state). "1" or "1" information is held.
[0033]
That is, in FIG. 2, when a current having a pattern as shown in FIG. 1B is supplied from the power source SS to the phase change material element PT via the line (wiring) L1, the crystallization temperature threshold TH of the phase change material element PT is obtained. At this point, the temperature change becomes gradual, and the phase change material element PT enters a crystallized state, that is, a low resistance state (“0”). That is, at this time, the phase change material element PT is in a crystallized initialized state, that is, in a state in which information “0” is written. FIG. 3 shows a change in resistance value at this time.
[0034]
In FIG. 2, when a current having a pattern as shown in FIG. 1A is supplied from the power source SS to the phase change material element PT via the line (wiring) L1, the crystallization temperature threshold TH of the phase change material element PT is obtained. At this point, the temperature decrease suddenly changes, and the phase change material element PT is in an amorphous state, that is, a high resistance state (“1”). That is, at this time, the phase change material element PT is in a state where information “1” is written.
[0035]
In FIG. 4, when the phase change material element PT is initially in a crystallized state (“0”), a current having a pattern as shown in FIG. "1") is written, and then a current of a pattern as shown in FIG. 1B is supplied to write into the crystallized state, that is, the low resistance state ("0") (that is, erase information). The change in the resistance value of the phase change material element is shown.
[0036]
In the semiconductor memory of FIG. 2, the MOS transistor (field effect transistor) Tr takes a timing of reading information (“0” or “1”) stored in the storage element (phase change material element) PT. Therefore, it has a function as a transistor. That is, in FIG. 2, the line (wiring) L2 functions as a word line, and the line (wiring) L3 functions as a bit line.
[0037]
In other words, the semiconductor memory of the present invention can be configured as a DRAM memory.
[0038]
In the semiconductor memory of the present invention, the above-described phase change material element of the present invention is used for the phase change material element PT.
[0039]
In the semiconductor memory of the present invention, the transistor Tr is a MOS transistor (field effect transistor) as described above, and the word line L2 and the bit line L3 are connected to the source S and gate G of the transistor Tr, respectively. The drain D of the transistor Tr is grounded (GND) via the phase change material element PT.
[0040]
In the semiconductor memory of the present invention, the phase change material element PT has three terminals C1, C2, and C3, and each of the three terminals C1, C2, and C3 is connected to the power source SS, the transistor Tr, and the ground GND. Has been.
[0041]
In the semiconductor memory of the present invention, as described later (as shown in FIG. 10), the diode DI is preferably disposed in the middle of the wiring near the power source SS. That is, when the diode DI is arranged in the middle of the wiring close to the power supply SS, it is possible to prevent the power supply line from having a current lower than that of the transistor Tr when writing is performed, thereby preventing malfunction of the entire memory. .
[0042]
In the semiconductor memory of the present invention, as will be described later (as shown in FIG. 10), it is preferable that a capacitor C is also arranged in the middle of the wiring near the power source SS. In this case, the contrast of the phase change can be increased and a memory cell suitable for miniaturization can be realized.
[0043]
Further, in the semiconductor memory of the present invention, as shown in FIG. 7, the terminal C1 for power connection of the phase change material element PT is arranged between the terminal C2 for transistor connection and the terminal C3 for ground connection. Is preferred.
[0044]
Thus, when the terminal C1 for power supply connection of the phase change material element PT is arranged between the terminal C2 for transistor connection and the terminal C3 for ground connection, the position of the terminal is suitable for the phase change. The contrast of the phase change can be further increased, and a memory cell suitable for further miniaturization can be realized.
[0045]
At this time, as described later (as shown in FIG. 11), it is preferable that the terminal C1 for connecting the power source of the phase change material element PT is arranged so as to cross the phase change material element PT.
[0046]
Thus, when the terminal C1 for connecting the power source of the phase change material element PT is arranged so as to cross the phase change material element PT, the arrangement of the terminals becomes suitable for the phase change, and the contrast of the phase change is further increased. Thus, a memory cell suitable for further miniaturization can be realized.
[0047]
【Example】
Examples of the present invention will be described below.
[0048]
Example 1
In Example 1, a semiconductor memory as shown in FIG. 2 was produced. That is, first, an insulating film is deposited on the Si substrate on which the MOS transistor Tr is formed, and a connection hole (on the drain portion D of the transistor Tr (the drain portion D in this case is insulated from the substrate)) and the substrate active layer ( Contact holes) are formed by photolithography and etching, TiN is deposited to a thickness of 50 nm by sputtering, and a refractory metal such as tungsten (W) is embedded, and the embedded metal exists only in the connection holes. Etch back under the conditions.
[0049]
Furthermore, a resistor layer (phase change material element) PT containing Ag, In, Sb, Te, Ge is formed to a thickness of 100 nm so as to cover the drain portion D of the transistor Tr and the connection hole on the substrate active layer. A film was formed by sputtering.
[0050]
The film forming conditions for the resistor layer (phase change material element) PT were a sputtering apparatus, an input power of 1 kW, and an Ar gas pressure (film forming chamber pressure) of 2 mTorr.
[0051]
Of course, the film forming conditions of each layer are not limited to these conditions, and can be formed by various vapor phase growth methods such as vacuum vapor deposition, sputtering, and electron beam vapor deposition.
[0052]
Further, on the resistor layer (phase change material element) PT, SiO 2 was deposited as an insulating layer to a thickness of 300 nm, and a connection hole (through hole) was formed by photolithography and etching. As with the contact hole, the contact hole is deposited with a refractory metal layer such as TiN, embedded with metal by W-CVD, etc., and after etching back, two layers of wiring material such as Al alloy are deposited, bit line, word A wiring path to be a line was formed to manufacture a semiconductor memory as shown in FIG.
[0053]
Here, the phase change material element PT (functioning as a memory layer) has a composition of Ag: 0 to 1 atomic%, In: 1 to 10 atomic%, Sb: 60 to 70 atomic%, Te: 20 to 30 atoms. %, Ge: 1 to 7 atomic%.
[0054]
In the semiconductor memory of Example 1 manufactured in this way, first, an initial pulse current and a pulse current having a current value ½ of the initial pulse current as shown in FIG. When a continuous current was applied to the phase change material element PT, the resistance value of the phase change material element PT changed as shown in FIG. That is, the resistance value before current application was on the order of 10 1 Ω, and after application of current, it was on the order of 10 −2 Ω. This state is an erased state (low resistance state, “0” state).
[0055]
When the single pulse current shown in FIG. 1A was applied from this erased state (low resistance state), the resistance value transitioned to the high resistance state as shown in FIG. The current at this time required a current value 1.5 times or more that at the time of erasing, but the resistance value after application of the current was slightly lower than the resistance value immediately after completion of the memory element, but on the order of 10 1 Ω. (The operation of increasing the resistance state in such a low resistance state is referred to as writing).
[0056]
In FIGS. 1A and 1B, a temperature rise due to self-heating of the phase change material element (phase change resistance layer) PT is schematically shown with a dotted line simultaneously with the pulse current (solid line). The alternate long and short dash line represents the crystallization temperature threshold value TH of the phase change material element PT.
[0057]
The phase-change material element heated by the current is heated to the crystallization temperature threshold value TH or more, and the temperature drop near the crystallization temperature threshold value TH as shown in FIG. If it is small, it will be in the erased state (crystallization state, low resistance state, “0” state), and if the temperature drop is large near the crystallization temperature threshold TH as shown in FIG. Amorphous state, high resistance state, “1” state) are maintained.
[0058]
Here, the pulse width of the pulse current is approximately 5 ns, and the change in resistance value of the phase change material element PT was obtained by measuring the voltage and current across the phase change material element PT.
[0059]
Further, it was confirmed that the number of repetitions of erasing and writing to the phase change material element PT was 10 5 times or more as shown in FIG.
[0060]
Example 2
In Example 2, a semiconductor memory was manufactured in the same manner as in Example 1, and at this time, erasing was performed using several types of erasing pulse currents). Even in this case, the erasing in Example 1 was almost the same. The resistance value change was confirmed, and the number of repetitions of erasure and writing was the same as that of the semiconductor memory of Example 1. 6 (a), (b), (c), and (d) show the types of erase pulse currents used. FIGS. 6 (a), (b), (c), and (d) If the temperature of the phase change material element can be controlled so that the temperature change (temperature drop) of the phase change material element becomes small near the crystallization temperature threshold TH as described in the first embodiment, not only the erase pulse current of An arbitrary control method can also be taken.
[0061]
Example 3
In Example 3, a semiconductor memory was manufactured in the same manner as in Example 1. At this time, as shown in FIG. 7, three contact portions (connecting terminals) to the phase change material element PT (terminals for connection) (C 1 , C 2 , C 3 ) are arranged, and the phase change material element PT is supplied from the power source SS. The contact (terminal for power supply connection) C1 is located between the contact (terminal for transistor connection) C2 with the transistor Tr (drain D thereof) and the substrate contact (terminal for ground GND connection) C3. Formed.
[0062]
In the semiconductor memory thus fabricated, an erasing pulse (current as shown in FIG. 1B) is applied from the power source SS to the phase change material element PT, and then the cross section of the phase change material element PT is measured with TEM. As a result, the phase change region (shaded portion) CG in FIG. 8 was crystallized. This can be confirmed by the contrast of the TEM image and the electron diffraction image.
[0063]
Thereafter, a write pulse (pulse current as shown in FIG. 1A) is applied to the phase change material element PT and the cross section is observed with a TEM. As a result, the phase change region (shaded portion) in FIG. CG became amorphous.
[0064]
Further, when the resistance value between the power source SS and the substrate was measured, the resistance value before current application was in the order of 10 1 Ω, and after application, the value was in the order of 10 −2 Ω.
[0065]
Example 4
In Example 4, a semiconductor memory cell as shown in FIG. 9 was manufactured under the above manufacturing conditions. In the fourth embodiment, the diode DI and the capacitor C are arranged in the power supply unit (external drive power supply circuit) of the semiconductor memory cell as shown in FIG. 9 to obtain a circuit configuration as shown in FIG.
[0066]
Writing to the phase change resistance element PT is performed by applying a pulsed current from the power supply SS. At this time, the transistor Tr needs to be in a resting state. However, if the current line becomes lower than the transistor Tr due to overshoot at the time of off-pulse, etc., current flows from the source S side to the drain D side of the transistor Tr, which may cause malfunction of the entire memory. For such a situation, by arranging the diode DI, it is possible to prevent the power source line from having a current lower than that of the transistor Tr when writing is performed, thereby preventing malfunction of the entire memory. Can do.
[0067]
Further, when the phase change material element (phase change resistance layer) PT was erased and written using a circuit to which the capacitor C was added, the crystallized region and the amorphized region were expanded as compared with Example 3.
[0068]
This is because, by using the capacitor C, a peak current is generated when the power is turned off, the effective temperature rises at the time of erasing and writing, and the writing current pulse falling characteristic particularly at the time of writing. This is thought to improve.
[0069]
Such characteristics are advantageous for miniaturization because the performance of the phase change material element PT as an active element, that is, the difference (contrast) between low resistance (crystal) and high resistance (amorphous) can be increased.
[0070]
In the case of the example of FIG. 10, since the capacitor C and the diode DI are formed in portions other than the memory cell, the miniaturization is not directly affected.
[0071]
Example 5
In Example 5, as shown in FIGS. 11A and 11B, the contact (connection terminal) C1 of the phase change material element PT with the power source SS is arranged so as to cross the phase change material element PT. . 11A is a plan view, and FIG. 11B is a cross-sectional view taken along line AA in FIG. 11A.
[0072]
As described above, when the contact (connecting terminal) C1 with the power source SS is arranged so as to cross the phase change material element PT, the circuit system of the fourth embodiment is performed in parallel or by a single process. Even if it exists, there can exist an effect similar to Example 4. FIG.
[0073]
【The invention's effect】
As described above, according to the first and second aspects of the invention, the phase change material element in which the resistivity is changed by the phase change between the amorphous phase and the crystalline phase, The composition contains at least Sb, Te, In, Ge, and may further contain Ag.
60 ≦ Sb ≦ 70 atomic%, 20 ≦ Te ≦ 30 atomic%, 1 ≦ In ≦ 10 atomic%, 1 ≦ Ge ≦ 7 atomic%, and 0 ≦ Ag ≦ 1 atomic% (however, the total composition of all atoms) Is 100 atomic%, and the total amount of In, Ag, and Ge is 15% or less in terms of atomic ratio based on the whole).
Since the specific resistance is 100 Ω · cm at the highest, it is possible to cope with miniaturization, and it can be used for a semiconductor device such as a semiconductor memory that requires miniaturization.
[0074]
Further, according to claim 3, the invention of claim 4, wherein, in a semiconductor memory having a memory cell, device constitutes one cell, the phase of one of the transistors, the phase of the amorphous state and phase crystalline state resulting metastasis, and a respective phase normal transistor operation state or normal stable can exist in the phase change material phase change material element consisting in an environment in storage conditions, the phase change material element according to
[Brief description of the drawings]
FIG. 1 is a diagram for explaining a phase change by a phase change material element of the present invention.
FIG. 2 is a diagram showing a configuration example of a semiconductor memory according to the present invention.
FIG. 3 is a diagram showing an example of a change in resistance value of a phase change material element.
FIG. 4 is a diagram showing another example of a change in resistance value of a phase change material element.
FIG. 5 is a diagram showing the number of times erasing and writing can be repeated in the phase change material element.
FIG. 6 is a diagram showing types of erasing pulse currents.
7 is a diagram showing a semiconductor memory of Example 3. FIG.
FIG. 8 is a diagram for explaining a phase change in a phase change region of a phase change material element;
9 is a diagram showing a semiconductor memory cell of Example 4. FIG.
10 is a diagram in which a diode and a capacitor are arranged in the configuration of FIG.
FIG. 11 is a diagram illustrating a configuration example of a semiconductor memory.
[Explanation of symbols]
Tr transistor PT phase change material element SS power supply GND ground L1, L2, L3 line (wiring)
S source G gate D drain C1, C2, C3 contact (terminal)
C Capacitance DI Diode CG Phase change region
Claims (4)
６０≦Ｓｂ≦７０原子％、２０≦Ｔｅ≦３０原子％、１≦Ｉｎ≦１０原子％、１≦Ｇｅ≦７原子％、０≦Ａｇ≦１原子％であり（但し、全ての原子の組成総和は１００原子％であり、Ｉｎ，Ａｇ，Ｇｅの総量は、全体に対して原子比で１５％以下である）、
その比抵抗は高くても１００Ω・ｃｍであることを特徴とする相変化材料素子。A phase change material element whose resistivity is changed by a phase change between a phase in an amorphous state and a phase in a crystalline state, the composition including at least Sb, Te, In, Ge, and further including Ag, Composition range is
60 ≦ Sb ≦ 70 atomic%, 20 ≦ Te ≦ 30 atomic%, 1 ≦ In ≦ 10 atomic%, 1 ≦ Ge ≦ 7 atomic%, and 0 ≦ Ag ≦ 1 atomic% (however, the total composition of all atoms) Is 100 atomic%, and the total amount of In, Ag, and Ge is 15% or less in terms of atomic ratio based on the whole).
A phase change material element having a specific resistance of at most 100 Ω · cm.
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