JP3988163B2 - Source drive circuit in liquid crystal display - Google Patents
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Description
本発明は、液晶表示（ＬＣＤ）装置を駆動する装置、特に、ＬＣＤ駆動装置に用いられる低電源駆動回路に関する。 The present invention relates to a device for driving a liquid crystal display (LCD) device, and more particularly to a low power supply driving circuit used for an LCD driving device.
ＬＣＤパネルはブラウン管（ＣＲＴ）パネルと比べて寸法においてより薄く、電力の浪費もより少ないため、近年、パーソナルコンピュータや、ワードプロセッサや、カラーテレビ受像機に適用されている。特に、アクティブマトリックス型ＬＣＤ装置は応答が高速であり、高品質の優れた画面と多階調表示を有しているため、アクティブマトリックス型ＬＣＤ装置の需要が高くなっている。
一般に、アクティブマトリックス型ＬＣＤ装置は、薄膜金属線と、透明画素電極と、薄膜トランジスタ（ＴＦＴｓ）とを有する半導体基板と、透明な共通電極を有する対向基板と、半導体基板と対向基板の間に挿入された液晶とから構成される。スイッチ機能を有するＴＦＴを制御することによって各画素電極に階調電圧が印加され、各画素電極と共通電極間の電圧差によって液晶の透過率が変化し、画面上で表示を行うことができる。
LCD panels are thinner in size and consume less power than cathode ray tube (CRT) panels and have recently been applied to personal computers, word processors and color television receivers. In particular, the active matrix LCD device has a high response speed, and has an excellent screen of high quality and a multi-gradation display. Therefore, the demand for the active matrix LCD device is increasing.
In general, an active matrix LCD device is inserted between a semiconductor substrate having a thin film metal line, a transparent pixel electrode, a thin film transistor (TFTs), a counter substrate having a transparent common electrode, and the semiconductor substrate. Liquid crystal. By controlling the TFT having a switch function, a gradation voltage is applied to each pixel electrode, and the transmissivity of the liquid crystal changes depending on the voltage difference between each pixel electrode and the common electrode, so that display can be performed on the screen.
半導体基板上には、画素電極に階調電圧を印加するためのデータ線とＴＦＴにスイッチ制御信号（走査信号）を印加する走査線が配置される。そして、走査線の走査信号が高レベルのとき、走査線に接続する全てのＴＦＴはＯＮ状態になっており、データ線に送られる階調電圧はＴＦＴを通じて画素電極に印加される。走査信号がＴＦＴをＯＦＦ状態にするために低くなると、各画素電極と共通電極の間の電圧差は、次の階調電圧が画素電極に印加されるまで維持される。このように、走査信号が順に各走査線に送られ、階調電圧がすべての画素電極に印加されると、画面の表示はフレーム周期毎に更新される。 A data line for applying a gradation voltage to the pixel electrode and a scanning line for applying a switch control signal (scanning signal) to the TFT are arranged on the semiconductor substrate. When the scanning signal of the scanning line is at a high level, all TFTs connected to the scanning line are in the ON state, and the gradation voltage sent to the data line is applied to the pixel electrode through the TFT. When the scanning signal becomes low to turn off the TFT, the voltage difference between each pixel electrode and the common electrode is maintained until the next gradation voltage is applied to the pixel electrode. As described above, when the scanning signal is sequentially sent to each scanning line and the gradation voltage is applied to all the pixel electrodes, the display on the screen is updated every frame period.
データ線を駆動するため用いられるＬＣＤ駆動装置は、液晶容量、配線抵抗、配線容量を含む各データ線の大きな負荷を充電・放電する必要がある。
ＬＣＤ駆動装置は、一般に、分圧器と、デコーダと、データ線に接続される駆動回路によって構成される。従来は、駆動回路は演算増幅器によって実行される（Ｓ.Ｓａｉｔｏ他『カラーＴＦＴ−ＬＣＤのための６ビットデジタルデータプリンタ』ＳＩＤ 95 ダイジェスト、２５７‐２６０頁、１９９５年を参照）。演算増幅器は高電流供給能力が有するため、駆動回路は、大容量の負荷を有するデータ線を高速で駆動することができる。また、演算増幅器内でトランジスタの閾値電圧がわずかに変動したときでも、演算増幅器の出力電圧の変動は比較的小さい。さらに、出力電圧は高精度とすることができる。
An LCD driving device used for driving a data line needs to charge / discharge a large load of each data line including a liquid crystal capacitance, wiring resistance, and wiring capacitance.
The LCD driving device is generally composed of a voltage divider, a decoder, and a driving circuit connected to a data line. Conventionally, the drive circuit is implemented by an operational amplifier (see S. Saito et al., “6-bit digital data printer for color TFT-LCD” SID 95 digest, pages 257-260, 1995). Since the operational amplifier has a high current supply capability, the drive circuit can drive a data line having a large load at high speed. Even when the threshold voltage of the transistor slightly varies in the operational amplifier, the variation in the output voltage of the operational amplifier is relatively small. Furthermore, the output voltage can be highly accurate.
しかし、従来技術の駆動回路では、それぞれ多数の構成要素をもつ演算増幅器の数はデータ線の数とともに増大する。このため、従来技術の駆動回路を用いたＬＣＤ駆動装置を単一の集積回路装置の形態で構成する場合、集積回路装置の寸法を十分に演算増幅器を収納できるように大きくしなければならず、製造費が増大する。さらに、演算増幅器は定常電流を必要とするため、電力の消失を増大する。従って、このような構造は低電力損失の使用には適しない。ＬＣＤ駆動装置に演算増幅器を用いる詳細な技術は、Ｒｕｔａに付与された「アクティブマトリックス液晶表示のための集積アナログソース駆動回路」を発明の名称とする米国特許６、０７５、５２４号明細書に記載されている。Ｔｓｕｃｈｉ等に付与された「演算増幅器を具備しない液晶表示装置の駆動回路」を発明の名称とする米国特許６、１２７、９９７号明細書は、演算増幅器なしに構成される他のＬＣＤ駆動装置を開示している。しかし、この構成では、未だ、充電動作や放電動作に大きな変動が生じるため、より大きなチャンネルのプリチャージ充電損の問題がある。
本発明の目的は、製造費や出力損失を低減でき、正確な駆動出力を得ることができ、負荷される充電損失を低減できる液晶表示駆動装置に用いられるソース駆動回路を提供することを目的とする。 An object of the present invention is to provide a source driving circuit used in a liquid crystal display driving device that can reduce manufacturing costs and output loss, can obtain an accurate driving output, and can reduce a charged charging loss. To do.
請求項１に記載するように、本発明の液晶表示装置におけるソース駆動回路は、
入力電圧を受けデータ線を駆動するための出力電圧を発生するための液晶表示装置におけるソース駆動回路であって、
接地電圧が印加される接地端子と、
前記接地電圧よりも高い電源電圧が印加される電源端子と、
前記入力電圧を受ける入力端子と、
制御信号端子と、
前記出力電圧を発生する出力端子と、
第１及び第２Ｐ−チャンネルＭＯＳトランジスタであって、それぞれのトランジスタがそのゲートを前記第１Ｐ−チャンネルＭＯＳトランジスタのドレインに接続し、かつ前記第２Ｐ−チャンネルＭＯＳトランジスタがそのソースを前記出力端子に接続している前記第１及び第２Ｐ−チャンネルＭＯＳトランジスタと、
第１及び第２Ｎ−チャンネルＭＯＳトランジスタであって、それぞれのトランジスタがそのゲートを前記第１Ｎ−チャンネルＭＯＳトランジスタのドレインに接続し、かつ前記第２Ｎ−チャンネルＭＯＳトランジスタがそのソースを前記出力端子に接続している前記第１及び第２Ｎ−チャンネルＭＯＳトランジスタと、
ゲートを前記入力端子に接続しソースを前記第１Ｐ−チャンネルＭＯＳトランジスタのソースに接続した第３Ｎ−チャンネルＭＯＳトランジスタと、
ドレインを前記電源端子に接続しゲートを第３Ｐ−チャンネルＭＯＳトランジスタのソースに接続した第３Ｐ−チャンネルＭＯＳトランジスタと、
前記第３Ｐ−チャンネルＭＯＳトランジスタのソースと前記第１Ｎ−チャンネルＭＯＳトランジスタのドレインとの間に接続される第１スイッチと、
前記接地端子と前記第１Ｐ−チャンネルＭＯＳトランジスタのドレインとの間に接続される第２スイッチと、
前記電源端子と前記第３Ｎ−チャンネルＭＯＳトランジスタのドレインとの間に接続される第３スイッチと、
前記入力端子と前記第１Ｎ−チャンネルＭＯＳトランジスタのソースとの間に接続される第４スイッチと、
前記電源端子と前記第２Ｎ−チャンネルＭＯＳトランジスタのドレインとの間に接続される第５スイッチと、
前記接地端子と前記第２Ｐ−チャンネルＭＯＳトランジスタのドレインとの間に接続される第６スイッチと、
前記制御信号端子と前記第１Ｎ−チャンネルＭＯＳトランジスタのドレインとの間に接続される第１コンデンサとを具備することを特徴とする。
As described in
A source driving circuit in a liquid crystal display device for receiving an input voltage and generating an output voltage for driving a data line,
A ground terminal to which a ground voltage is applied;
A power supply terminal to which a power supply voltage higher than the ground voltage is applied;
An input terminal for receiving the input voltage;
A control signal terminal;
An output terminal for generating the output voltage;
First and second P-channel MOS transistors, each transistor having its gate connected to the drain of the first P-channel MOS transistor, and the second P-channel MOS transistor having its source connected to the output terminal. Said first and second P-channel MOS transistors,
First and second N-channel MOS transistors, each transistor having its gate connected to the drain of the first N-channel MOS transistor, and the second N-channel MOS transistor having its source connected to the output terminal. Said first and second N-channel MOS transistors,
A third N-channel MOS transistor having a gate connected to the input terminal and a source connected to the source of the first P-channel MOS transistor;
A third P-channel MOS transistor having a drain connected to the power supply terminal and a gate connected to the source of the third P-channel MOS transistor;
A first switch connected between a source of the third P-channel MOS transistor and a drain of the first N-channel MOS transistor;
A second switch connected between the ground terminal and the drain of the first P-channel MOS transistor;
A third switch connected between the power supply terminal and the drain of the third N-channel MOS transistor;
A fourth switch connected between the input terminal and the source of the first N-channel MOS transistor;
A fifth switch connected between the power supply terminal and the drain of the second N-channel MOS transistor;
A sixth switch connected between the ground terminal and the drain of the second P-channel MOS transistor;
And a first capacitor connected between the control signal terminal and the drain of the first N-channel MOS transistor.
ここで、請求項２に記載するように、
前記第１Ｎ−チャンネルＭＯＳトランジスタのドレインの電圧を、少なくとも前記入力電圧に前記第１Ｎ−チャンネルＭＯＳトランジスタの閾値電圧を加えたもののレベルに昇圧するように、前記第１コンデンサが所定時間作動することを特徴とする。
Here, as described in
The first capacitor operates for a predetermined time so as to boost the drain voltage of the first N-channel MOS transistor to at least the level of the input voltage plus the threshold voltage of the first N-channel MOS transistor. It is characterized by.
さらに、請求項３に記載するように、
Ｖinを前記入力電圧とし、Ｖthp1を前記第１Ｐ−チャンネルＭＯＳトランジスタの閾値電圧とし、Ｖthn3を前記第３Ｎ−チャンネルＭＯＳトランジスタの閾値電圧とした場合、前記第３及び第２スイッチは、前記第２Ｐ−チャンネルＭＯＳトランジスタのゲートに、（Ｖin＋Ｖthp1−Ｖthn3）の電圧で、所定時間バイアスをかけるために動作することを特徴とする。
Furthermore, as described in
When Vin is the input voltage, Vthp1 is the threshold voltage of the first P-channel MOS transistor, and Vthn3 is the threshold voltage of the third N-channel MOS transistor, the third and second switches are connected to the second P- the gate channel MOS transistors at a voltage of (Vin + Vthp1-Vthn3), characterized in that it operates to apply a predetermined time bias.
また、請求項４に記載するように、
Ｖinを前記入力電圧とし、Ｖthn1を前記第１N−チャンネルＭＯＳトランジスタの閾値電圧とした場合、前記第４及び第１スイッチは、前記第２N−チャンネルＭＯＳトランジスタのゲートに、（Ｖin＋Ｖthn1）の電圧で、所定時間バイアスをかけるために動作することを特徴とするクレーム１記載のソース駆動回路。
As described in
When Vin is the input voltage and Vthn1 is the threshold voltage of the first N-channel MOS transistor, the fourth and first switches have a voltage of (Vin + Vthn1) at the gate of the second N-channel MOS transistor. The source driving circuit according to
また、請求項５に記載するように、
前記第６スイッチは、前記第２Ｐ−チャンネルＭＯＳトランジスタをソースフォロワとして動作させるために動作することを特徴とする。
Further, as described in
The sixth switch operates to operate the second P-channel MOS transistor as a source follower.
請求項６に記載するように、
前記第５スイッチは、前記第２N−チャンネルＭＯＳトランジスタをソースフォロワとして動作させるために動作することを特徴とする。
As described in
The fifth switch operates to operate the second N-channel MOS transistor as a source follower.
請求項７に記載するように、
前記ソース駆動回路は、さらに、ソースを前記第２Ｐ−チャンネルＭＯＳトランジスタのドレインに接続し、ドレインを前記出力端子に接続する第４Ｎ−チャンネルＭＯＳトランジスタを具備し、前記第４Ｎ−チャンネルＭＯＳトランジスタは、前記入力電圧が前記第２Ｐ−チャンネルＭＯＳトランジスタの閾値電圧より小さい場合、実質的に前記出力電圧を所定時間接地電圧とするために用いられることを特徴とする。
As described in
The source driving circuit further includes a fourth N-channel MOS transistor having a source connected to a drain of the second P-channel MOS transistor and a drain connected to the output terminal. The fourth N-channel MOS transistor includes: When the input voltage is smaller than the threshold voltage of the second P-channel MOS transistor , the output voltage is substantially used to set the ground voltage for a predetermined time.
請求項８に記載するように、
前記ソース駆動回路は、さらに、ゲートを前記入力端子に接続し、ソースを前記第１N−チャンネルＭＯＳトランジスタのソースに接続した第４Ｐ−チャンネルＭＯＳトランジスタと、
前記接地端子と前記第４Ｐ−チャンネルＭＯＳトランジスタのドレインとの間に接続される第７スイッチとを具備することを特徴とする。
As described in
The source driving circuit further includes a fourth P-channel MOS transistor having a gate connected to the input terminal and a source connected to a source of the first N-channel MOS transistor;
And a seventh switch connected between the ground terminal and a drain of the fourth P-channel MOS transistor.
請求項９に記載するように、
前記ソース駆動回路は、さらに、前記入力端子と前記第３N−チャンネルＭＯＳトランジスタのソースとの間に接続される第９スイッチを具備することを特徴とする。
As described in
The source driving circuit further includes a ninth switch connected between the input terminal and a source of the third N-channel MOS transistor.
請求項１０に記載するように、
前記第４及び第９スイッチがそれぞれOFF状態とON状態に維持され、前記第５及び第６スイッチがそれぞれON状態とOFF状態で、前記第２Ｎ−チャンネルＭＯＳトランジスタがソースフォロワとして動作することを特徴とする
As described in claim 10,
The fourth and ninth switch is maintained in each OFF state and the ON state, the fifth and sixth switch ON and OFF states, respectively, wherein the first 2N- channel MOS transistor operates as a source follower To
請求項１１に記載するように、
前記第５及び第６スイッチがそれぞれ所定時間ON状態とOFF状態になった後に、前記第５及び第６スイッチがOFF状態及びON状態になり、前記第２Ｐ−チャンネルＭＯＳトランジスタをソースフォロワとして作動することを特徴とする。
As claimed in claim 11,
After the fifth and sixth switches are turned on and off for a predetermined time, respectively, the fifth and sixth switches are turned off and on to operate the second P-channel MOS transistor as a source follower. It is characterized by that.
請求項１２に記載するように、
前記第４及び第９スイッチがそれぞれON状態とOFF状態に維持され、前記第５及び第６スイッチがそれぞれOFF状態とON状態で、前記第２Ｐ−チャンネルＭＯＳトランジスタがソースフォロワとして動作することを特徴とする。
As described in claim 12,
The fourth and ninth switch is maintained in the respective ON and OFF states, said fifth and sixth switches are respectively OFF and ON states, characterized in that said first 2P- channel MOS transistor operates as a source follower And
請求項１３に記載するように、
前記第５及び第６スイッチがそれぞれ所定時間OFF状態とON状態になった後に、前記第５及び第６スイッチがON状態及びOFF状態になり、前記第２N−チャンネルＭＯＳトランジスタをソースフォロワとして作動することを特徴とする。
As claimed in claim 13,
After the fifth and sixth switches are turned off and on for a predetermined time, respectively, the fifth and sixth switches are turned on and off to operate the second N-channel MOS transistor as a source follower. It is characterized by that.
請求項１４に記載するように、
前記ソース駆動回路は、さらに、前記入力端子と前記出力端子との間に接続される第８スイッチを具備し、前記第８スイッチは前記第２Ｐ−チャンネルＭＯＳトランジスタ又は前記第２N−チャンネルＭＯＳトランジスタをソースフォロワとして動作した後にON状態になることを特徴とする。
As described in claim 14,
The source driving circuit further includes an eighth switch connected between the input terminal and the output terminal, and the eighth switch includes the second P-channel MOS transistor or the second N-channel MOS transistor. It is characterized by being turned on after operating as a source follower.
請求項１５に記載するように、
前記ソース駆動回路は、さらに、ソースを前記第２Ｐ−チャンネルＭＯＳトランジスタのドレインに接続し、ドレインを前記出力端子に接続した第４Ｎ−チャンネルＭＯＳトランジスタを具備し、前記第４Ｎ−チャンネルＭＯＳトランジスタは、前記入力電圧が前記第 ２Ｐ−チャンネルＭＯＳトランジスタの閾値電圧より小さい場合、実質的に前記出力電圧を所定時間接地電圧にするために用いられることを特徴とする。
As described in claim 15,
The source driving circuit further includes a fourth N-channel MOS transistor having a source connected to a drain of the second P-channel MOS transistor and a drain connected to the output terminal. The fourth N-channel MOS transistor includes: When the input voltage is smaller than the threshold voltage of the second P-channel MOS transistor , the output voltage is substantially used to set the ground voltage for a predetermined time.
請求項１６に記載するように、
前記ソース駆動回路は、さらに、第５N−チャンネルＭＯＳトランジスタと第５Ｐ−チャンネルＭＯＳトランジスタとを具備し、前記第５N−チャンネルＭＯＳトランジスタは、そのソースを前記出力端子に接続し、そのドレインを前記電源端子に接続し、そのゲートを前記入力端子に接続し、前記第５Ｐ−チャンネルＭＯＳトランジスタは、そのソースを前記出力端子に接続し、そのドレインを前記接地端子に接続し、そのゲートを前記入力端子に接続したことを特徴とする。
As described in claim 16,
The source driving circuit further comprises a first 5N- channel MOS transistor and the 5P- channel MOS transistors, said first 5N- channel MOS transistor, its source connected to said output terminal, the power supply and the drain The fifth P-channel MOS transistor has a source connected to the output terminal, a drain connected to the ground terminal, and a gate connected to the input terminal. It is characterized by being connected to.
請求項１７に記載するように、
Ｖinを前記入力電圧とし、Ｖthp1を前記第１Ｐ−チャンネルＭＯＳトランジスタの閾値電圧とし、Ｖthn3を前記第３Ｎ−チャンネルＭＯＳトランジスタの閾値電圧とした場合、第２Ｐ−チャンネルＭＯＳトランジスタのゲートに（Ｖin−Ｖthn3＋Ｖthp1）の電圧レベルでバイアスがかけられた後、前記第６及び第５スイッチがそれぞれON状態とOFF状態になり、前記第２Ｐ−チャンネルＭＯＳトランジスタをソースフォロワとして動作することを特徴とする。
As claimed in claim 17,
When Vin is the input voltage, Vthp1 is the threshold voltage of the first P-channel MOS transistor, and Vthn3 is the threshold voltage of the third N-channel MOS transistor, (Vin−Vthn3 + Vthp1) is applied to the gate of the second P-channel MOS transistor. after the bias voltage level applied in), the sixth and fifth switches are respectively turned oN and OFF states, characterized by operating the first 2P- channel MOS transistor as a source follower.
請求項１８に記載するように、
Ｖinを前記入力電圧とし、Ｖthn1を前記第１Ｎ−チャンネルＭＯＳトランジスタの閾値電圧とした場合、前記第２N−チャンネルＭＯＳトランジスタのゲートに（Ｖin＋Ｖthn1）の電圧レベルでバイアスをかけた後、前記第６及び第５スイッチがそれぞれOFF状態とON状態になり、前記第２N−チャンネルＭＯＳトランジスタをソースフォロワとして動作することを特徴とする。
As described in claim 18,
When Vin is the input voltage and Vthn1 is the threshold voltage of the first N-channel MOS transistor, the gates of the second N-channel MOS transistors are biased at a voltage level of (Vin + Vthn1), and then the sixth and The fifth switch is in an OFF state and an ON state, respectively, so that the second N-channel MOS transistor operates as a source follower.
請求項１９に記載するように、
前記ソース駆動回路は、さらに、前記入力端子と前記出力端子との間に接続される第８スイッチを具備し、前記第８スイッチは、前記第２Ｐ−チャンネルＭＯＳトランジスタ又は前記第２N−チャンネルＭＯＳトランジスタがソースフォロワとして動作した後にON状態になることを特徴とする。
As described in claim 19,
The source driving circuit further includes an eighth switch connected between the input terminal and the output terminal, wherein the eighth switch is the second P-channel MOS transistor or the second N-channel MOS transistor. Is turned on after operating as a source follower.
請求項２０に記載するように、
前記ソース駆動回路は、さらに、第５N−チャンネルＭＯＳトランジスタと第５Ｐ−チャンネルＭＯＳトランジスタとを具備し、前記第５N−チャンネルＭＯＳトランジスタはそのソースを前記出力端子に接続し、そのドレインを前記電源端子に接続し、そのゲートを前記入力端子に接続し、さらに前記第５Ｐ−チャンネルＭＯＳトランジスタは、そのソースを前記出力端子に接続し、そのドレインを前記接地端子に接続し、そのゲートを前記入力端子に接続したことを特徴とする。
As described in claim 20,
The source driving circuit further includes a fifth N-channel MOS transistor and a fifth P-channel MOS transistor, the fifth N-channel MOS transistor has a source connected to the output terminal and a drain connected to the power supply terminal. The fifth P-channel MOS transistor has a source connected to the output terminal, a drain connected to the ground terminal, and a gate connected to the input terminal. It is characterized by being connected to.
本発明によれば、駆動回路は多数の要素を有する動作増幅器を具備せず、また、ＬＣＤに適用される本発明に係る新規の駆動回路の回路設計はウエハーＩＣ工程を十分に使用できるので、駆動回路のチップサイズを小さくすることができ、製造コストのみならず電力消費も低減できる。 According to the present invention, the driving circuit does not include an operational amplifier having a large number of elements, and the circuit design of the novel driving circuit according to the present invention applied to the LCD can sufficiently use the wafer IC process. The chip size of the drive circuit can be reduced, and not only the manufacturing cost but also the power consumption can be reduced.
本発明は、液晶表示装置において、データ線を駆動するため、入力電圧を受け、出力電圧を発生するソース駆動回路を提供する。本発明におけるソース駆動回路では、第1および第２P−チャンネルMOSトランジスタは入力電圧をトレースし、n−ウェルプロセスにおける体積効果を除去でき、負荷充電損失を一定に保持するため用いられる。第1および第２のP−チャンネルMOSトランジスタは、共通のゲートを第１P−チャンネルMOSトランジスタのドレインに接続しており、第２P−チャンネルMOSトランジスタのソースは出力端子に接続されている。第1および第２N−チャンネルMOSトランジスタは、共通のゲートを第１N−チャンネルMOSトランジスタのドレインに接続しており、第２N−チャンネルMOSトランジスタのソースは出力端子に接続されている。第３N−チャンネルMOSトランジスタは、そのゲートを入力端子に接続すると供に、そのソースを第１P−チャンネルMOSトランジスタのソースに接続している。第３Ｐ−チャンネルMOSトランジスタは、そのソースを電源端子に接続すると供に、そのゲートを第３Ｐ−チャンネルMOSトランジスタのドレインに接続している。第1スイッチが、第３Ｐ−チャンネルMOSトランジスタのドレインと第１N−チャンネルMOSトランジスタのドレインとの間に接続されている。第2スイッチが接地端子と第１P−チャンネルMOSトランジスタのドレインとの間に接続されている。第３スイッチが、電源端子と第３N−チャンネルMOSトランジスタのドレインとの間に接続されている。第４スイッチが、入力端子と第１N−チャンネルMOSトランジスタのソースとの間に接続されている。第５スイッチが、電源端子と第２N−チャンネルMOSトランジスタのドレインとの間に接続されている。第６スイッチが、接地端子と第２P−チャンネルMOSトランジスタのドレインとの間に接続されている。第１N−チャンネルMOSトランジスタのドレインの電圧を、少なくとも入力電圧にN−チャンネルMOSトランジスタの閾値電圧を加えたレベルに昇圧する制御信号をうける第１コンデンサが、接地と第１N−チャンネルMOSトランジスタのドレインとの間に接続されている。本発明の第一の形態によれば、ソース駆動回路は、さらに第４P−チャンネルMOSトランジスタと第7スイッチを具備する。第４P−チャンネルMOSトランジスタは、そのゲートを入力端子に接続すると供に、そのソースを第１N−チャンネルMOSトランジスタのソースに接続している。第7スイッチは、接地端子と第４P−チャンネルMOSトランジスタのドレインとの間に接続されている。 The present invention provides a source driving circuit for receiving an input voltage and generating an output voltage for driving a data line in a liquid crystal display device. In the source driving circuit of the present invention, the first and second P-channel MOS transistors are used to trace the input voltage, eliminate the volume effect in the n-well process, and keep the load charge loss constant. The first and second P-channel MOS transistors have a common gate connected to the drain of the first P-channel MOS transistor, and the source of the second P-channel MOS transistor is connected to the output terminal. The first and second N-channel MOS transistors have a common gate connected to the drain of the first N-channel MOS transistor, and the source of the second N-channel MOS transistor is connected to the output terminal. The third N-channel MOS transistor has its gate connected to the input terminal and its source connected to the source of the first P-channel MOS transistor. The third P-channel MOS transistor has its source connected to the power supply terminal and its gate connected to the drain of the third P-channel MOS transistor. A first switch is connected between the drain of the third P-channel MOS transistor and the drain of the first N-channel MOS transistor. A second switch is connected between the ground terminal and the drain of the first P-channel MOS transistor. A third switch is connected between the power supply terminal and the drain of the third N-channel MOS transistor. A fourth switch is connected between the input terminal and the source of the first N-channel MOS transistor. A fifth switch is connected between the power supply terminal and the drain of the second N-channel MOS transistor. A sixth switch is connected between the ground terminal and the drain of the second P-channel MOS transistor. A first capacitor receiving a control signal for boosting the voltage of the drain of the first N-channel MOS transistor to at least a level obtained by adding the threshold voltage of the N-channel MOS transistor to the input voltage is connected to the ground and the drain of the first N-channel MOS transistor. Connected between and. According to the first aspect of the present invention, the source driving circuit further includes a fourth P-channel MOS transistor and a seventh switch. The fourth P-channel MOS transistor has its gate connected to the input terminal and its source connected to the source of the first N-channel MOS transistor. The seventh switch is connected between the ground terminal and the drain of the fourth P-channel MOS transistor.
本発明の一形態によれば、ソース駆動回路は、さらに、入力端子と第３N−チャンネルMOSトランジスタのソースとの間に接続される第９スイッチを具備する。
本発明の他の態様によれば、ソース駆動回路は、さらに、ゲートを低電圧に接続し、ソースを第２P−チャンネルMOSトランジスタのドレインに接続し、ドレインを出力端子に接続する第４N−チャンネルMOSトランジスタを具備する。
本発明の他の態様によれば、ソース駆動回路は、さらに、入力端子と出力端子との間に接続される第8スイッチを具備する。第8スイッチは、第２P−チャンネルMOSトランジスタの作動後又は第２N−チャンネルMOSトランジスタの作動後に、ソースフォロワとしてON状態となる。
演算増幅器を用いることなく構成される本発明に係るLCD駆動装置は、より大きなチャンネルのプリチャージ・チャージ損失の問題を著しく低減することができる。
According to an aspect of the present invention, the source driving circuit further includes a ninth switch connected between the input terminal and the source of the third N-channel MOS transistor.
According to another aspect of the present invention, the source driving circuit further includes a fourth N-channel having a gate connected to the low voltage, a source connected to a drain of the second P-channel MOS transistor, and a drain connected to the output terminal. A MOS transistor is provided.
According to another aspect of the present invention, the source driving circuit further includes an eighth switch connected between the input terminal and the output terminal. The eighth switch is turned on as a source follower after the operation of the second P-channel MOS transistor or the operation of the second N-channel MOS transistor.
The LCD driving device according to the present invention configured without using an operational amplifier can remarkably reduce the problem of precharge / charge loss of a larger channel.
本発明の他の目的、効果および新規な特徴は添付図を参照することによって、以下の詳細な説明からより明らかとなる。
図１は先行技術であるＬＣＤ駆動回路を例示する回路図である。
図２は本発明に係る駆動回路の第１実施例を例示する回路図である。
図３Ａ〜図３Ｈは図2および図４に示す駆動回路の動作を説明するためのタイミングチャートである。
図４は図2に示す駆動回路の変容例の回路図である。
図５は図2に示す駆動回路の動作を示す表である。
図６は本発明に係る駆動回路の第2実施例を例示する回路図である。
図７Ａ〜図７Ｉは図６に示す駆動回路の第１動作を説明するためのタイミングチャートである。
図８Ａ〜図８Ｉは図６に示す駆動回路の第2動作を説明するためのタイミングチャートである。
図９Ａ〜図９Ｉは図６に示す駆動回路の第３動作を説明するためのタイミングチャートである。
図１０は図６に示す駆動回路の変容例の回路図である。
図１１は図６の駆動回路の動作を示す表である。
Other objects, advantages and novel features of the invention will become more apparent from the following detailed description when taken in conjunction with the accompanying drawings.
FIG. 1 is a circuit diagram illustrating a conventional LCD driving circuit.
FIG. 2 is a circuit diagram illustrating a first embodiment of the drive circuit according to the present invention.
3A to 3H are timing charts for explaining the operation of the drive circuit shown in FIGS.
FIG. 4 is a circuit diagram of a modification example of the drive circuit shown in FIG.
FIG. 5 is a table showing the operation of the drive circuit shown in FIG.
FIG. 6 is a circuit diagram illustrating a second embodiment of the drive circuit according to the present invention.
7A to 7I are timing charts for explaining the first operation of the drive circuit shown in FIG.
8A to 8I are timing charts for explaining the second operation of the drive circuit shown in FIG.
9A to 9I are timing charts for explaining a third operation of the drive circuit shown in FIG.
FIG. 10 is a circuit diagram of a modification of the drive circuit shown in FIG.
FIG. 11 is a table showing the operation of the drive circuit of FIG.
本発明に係る好ましい実施例を記載する前に、典型的なＬＣＤ駆動装置を、図１を参照して説明する。図示するように、ＬＣ駆動装置は、一般に、分圧器１０１と、デコーダ１０２と、データ線ＤＬに接続される駆動回路１０３とから構成される。データ線ＤＬは、また、薄膜トランジスタ（ＴＦＴ）(図示せず)を介して画素電極に接続される。分圧器１０１は多階調電圧を生成するため抵抗Ｒ１，Ｒ２，．．．，Ｒ６４を具備する。さらに、デコーダ１０２は、抵抗Ｒ１，Ｒ２，．．．，Ｒ６４に接続される線と映像データ信号Ｄ０，Ｄ１，．．．，Ｄ５を受ける線の交差点に設けられるＣＭＯＳスイッチによって構成される。
Before describing the preferred embodiment of the present invention, a typical LCD drive will be described with reference to FIG. As shown in the figure, the LC driving device generally includes a
図２に、本発明の第一実施例に係る電源駆動回路を示す。本発明の電源駆動回路において、第１および第２Ｐ−チャンネルＭＯＳトランジスタは入力電圧をトレースするために用いられ、これによって、n―ウエルプロセスにおいて体積効果を除去でき、負荷電荷損失を一定に保持できる。第１及び第２Ｐ−チャンネルＭＯＳトランジスタＰＴ１，ＰＴ２は、その共通ゲートを、第１Ｐ−チャンネルＭＯＳトランジスタＰＴ１のドレインに接続しており、第２Ｐ−チャンネルＭＯＳトランジスタＰＴ２は、そのソースを出力端子に接続している。第１及び第２Ｎ−チャンネルＭＯＳトランジスタＮＴ１，ＮＴ２は、その共通ゲートを、第１Ｎ−チャンネルＭＯＳトランジスタＮＴ１のドレインに接続しており、第２Ｎ−チャンネルＭＯＳトランジスタＮＴ２は、そのソースを出力端子に接続している。第３Ｎ−チャンネルＭＯＳトランジスタＮＴ３は、そのゲートを入力端子に接続しており、そのソースを第１Ｐ−チャンネルＭＯＳトランジスタＰＴ1のソースに接続している。第３Ｐ−チャンネルＭＯＳトランジスタＰＴ３は、そのドレインを電源端子に接続しており、そのゲートを第３Ｐ−チャンネルＭＯＳトランジスタＰＴ３のソースに接続している。第１スイッチＳ１は、第３Ｐ−チャンネルＭＯＳトランジスタＰＴ３のソースと第１Ｎ−チャンネルＭＯＳトランジスタＮＴ１のドレインの間に接続されている。第２スイッチＳ２は、アース端子と第１Ｐ−チャンネルＭＯＳトランジスタＰＴ１のドレインの間に接続されている。第３スイッチＳ３は、電源端子と第３Ｎ−チャンネルＭＯＳトランジスタＮＴ３のドレインとの間に接続されている。第４スイッチＳ４は、入力端子と第１Ｎ−チャンネルＭＯＳトランジスタＮＴ1のソースの間に接続されている。第５スイッチＳ５は、電源端子と第２Ｎ−チャンネルＭＯＳトランジスタＮＴ２のドレインの間に接続されている。第６スイッチＳ６は、アース端子と第２Ｐ−チャンネルＭＯＳトランジスタＰＴ２のドレインの間に接続されている。第１Ｎ−チャンネルＭＯＳトランジスタのドレインの電圧を、少なくとも入力電圧にＮ−チャンネルＭＯＳトランジスタの閾値電圧を加えた電圧まで昇圧するための制御信号ＮＰを受け取るための第１コンデンサＣ１は、制御信号端子と第１Ｎ−チャンネルＭＯＳトランジスタのドレインの間に接続されている。あらゆる型のコンデンサ（例えば、金属―絶縁体―金属形やエアギャップ形）も第１コンデンサＣ１として使用することができる。 FIG. 2 shows a power supply driving circuit according to the first embodiment of the present invention. In the power supply driving circuit of the present invention, the first and second P-channel MOS transistors are used to trace the input voltage, thereby eliminating the volume effect in the n-well process and keeping the load charge loss constant. . The common gates of the first and second P-channel MOS transistors PT1 and PT2 are connected to the drain of the first P-channel MOS transistor PT1, and the source of the second P-channel MOS transistor PT2 is connected to the output terminal. is doing. The first and second N-channel MOS transistors NT1 and NT2 have their common gates connected to the drain of the first N-channel MOS transistor NT1, and the second N-channel MOS transistor NT2 has its source connected to the output terminal. is doing. The third N-channel MOS transistor NT3 has its gate connected to the input terminal and its source connected to the source of the first P-channel MOS transistor PT1. The third P-channel MOS transistor PT3 has its drain connected to the power supply terminal and its gate connected to the source of the third P-channel MOS transistor PT3. The first switch S1 is connected between the source of the third P-channel MOS transistor PT3 and the drain of the first N-channel MOS transistor NT1. The second switch S2 is connected between the ground terminal and the drain of the first P-channel MOS transistor PT1. The third switch S3 is connected between the power supply terminal and the drain of the third N-channel MOS transistor NT3. The fourth switch S4 is connected between the input terminal and the source of the first N-channel MOS transistor NT1. The fifth switch S5 is connected between the power supply terminal and the drain of the second N-channel MOS transistor NT2. The sixth switch S6 is connected between the ground terminal and the drain of the second P-channel MOS transistor PT2. The first capacitor C1 for receiving the control signal NP for boosting the voltage of the drain of the first N-channel MOS transistor to at least the input voltage plus the threshold voltage of the N-channel MOS transistor has a control signal terminal and Connected between the drains of the first N-channel MOS transistor. Any type of capacitor (eg, metal-insulator-metal type or air gap type) can be used as the first capacitor C1.
第３Ｎ−チャンネルＭＯＳトランジスタＮＴ３と第３、第２スイッチＳ３、Ｓ２は、第２Ｐ−チャンネルＭＯＳトランジスタＰＴ２のゲートにおける電圧を、入力電圧から、第１Ｐ−チャンネルＭＯＳトランジスタＰＴ１の閾値電圧に第３Ｎ−チャンネルＭＯＳトランジスタＮＴ３の閾値電圧を加えた分だけシフトした電圧にバイアスするために動作する。第３Ｐ−チャンネルＭＯＳトランジスタＰＴ３と第４、第１スイッチＳ４、Ｓ１は、第２Ｎ−チャンネルＭＯＳトランジスタＮＴ２のゲートにおける電圧を、入力電圧から、第１Ｎ−チャンネルＭＯＳトランジスタＮＴ１の閾値電圧の分だけシフトした電圧へとバイアスさせるために動作する。第６スイッチＳ６は、第２Ｐ−チャンネルＭＯＳトランジスタＰＴ２をソースフォロワとして動作させるために動作し、これによって、第１及び第２Ｐ−チャンネルＭＯＳトランジスタＰＴ１、ＰＴ２の共通ゲートにおける電圧から第２Ｐ−チャンネルＭＯＳトランジスタＰＴ２の閾値電圧の分だけシフトした電圧が、出力端子から出力電圧として出力される。第５スイッチＳ５は、第２Ｎ−チャンネルＭＯＳトランジスタＮＴ２をソースフォロワとして動作させるために動作し、これによって、第１及び第２Ｎ−チャンネルＭＯＳトランジスタＮＴ１、ＮＴ２の共通ゲートにおける電圧から第２Ｎ−チャンネルＭＯＳトランジスタＮＴ２の閾値電圧分だけシフトした電圧が、出力端子の出力電圧として出力される。 The third N-channel MOS transistor NT3 and the third and second switches S3 and S2 change the voltage at the gate of the second P-channel MOS transistor PT2 from the input voltage to the threshold voltage of the first P-channel MOS transistor PT1. It operates to bias the voltage shifted by an amount corresponding to the addition of the threshold voltage of the channel MOS transistor NT3. The third P-channel MOS transistor PT3 and the fourth and first switches S4 and S1 shift the voltage at the gate of the second N-channel MOS transistor NT2 from the input voltage by the threshold voltage of the first N-channel MOS transistor NT1. Operates to bias the voltage to the specified voltage. The sixth switch S6 operates to operate the second P-channel MOS transistor PT2 as a source follower, whereby the second P-channel MOS is derived from the voltage at the common gate of the first and second P-channel MOS transistors PT1 and PT2. A voltage shifted by the threshold voltage of the transistor PT2 is output as an output voltage from the output terminal. The fifth switch S5 operates to operate the second N-channel MOS transistor NT2 as a source follower, whereby the second N-channel MOS is derived from the voltage at the common gate of the first and second N-channel MOS transistors NT1 and NT2. A voltage shifted by the threshold voltage of the transistor NT2 is output as the output voltage of the output terminal.
本発明のソース駆動回路では、ソース駆動回路はさらに第４Ｐ−チャンネルＭＯＳトランジスタＰＴ４と第７スイッチＳ７を具備することができる。第４Ｐ−チャンネルＭＯＳトランジスタＰＴ４は、そのゲートを入力端子に接続しており、そのソースは第１Ｎ−チャンネルＭＯＳトランジスタＮＴ１のソースに接続している。第７スイッチＳ７は、アース端子と第４Ｐ−チャンネルＭＯＳトランジスタＰＴ４のドレインの間に接続されている。さらに、本発明のソース駆動回路は、低電圧に接続されたゲートと、第２Ｐ−チャンネルＭＯＳトランジスタのドレインに接続されたソースと、出力端子に接続されたドレインを有する第４Ｎ−チャンネルＭＯＳトランジスタＮＴ４も具備することができる。 In the source driving circuit of the present invention, the source driving circuit may further include a fourth P-channel MOS transistor PT4 and a seventh switch S7. The fourth P-channel MOS transistor PT4 has its gate connected to the input terminal, and its source connected to the source of the first N-channel MOS transistor NT1. The seventh switch S7 is connected between the ground terminal and the drain of the fourth P-channel MOS transistor PT4. Further, the source driving circuit of the present invention includes a fourth N-channel MOS transistor NT4 having a gate connected to a low voltage, a source connected to the drain of the second P-channel MOS transistor, and a drain connected to the output terminal. Can also be provided.
図２の駆動回路の動作を、以下、２つのデータ出力期間を示す図３Ａ、３Ｂ、３Ｃ、３Ｄ、３Ｅ、３Ｆ、３Ｇ、３Ｈを参照して説明する。
まず、時点ｔ０では、図３Ｂに示すように、スイッチＳ１とＳ２は両方ともＯＮとなっている。トランジスタＰＴ１とＰＴ２のゲートにおけるバイアス電圧Ｖ1は０ボルトである。また、トランジスタＮＴ１とＮＴ２のゲートにおけるバイアス電圧Ｖ2はＶDD−Ｖthp4ボルトである。
The operation of the drive circuit of FIG. 2 will be described below with reference to FIGS. 3A, 3B, 3C, 3D, 3E, 3F, 3G, and 3H showing two data output periods.
First, at time t0, as shown in FIG. 3B, both the switches S1 and S2 are ON. Bias voltages V 1 at the gate of the transistor PT1 and PT2 is 0 volt. The bias voltage V 2 at the gates of the transistors NT1 and NT2 is V DD -V thp4 volts.
次に、時点ｔ１では、図３Ｂ及び図３Ｃに示すように、スイッチＳ１とＳ２はＯＦＦになっており、制御信号ＮＰはＯＮ状態であり、第１Ｎ−チャンネルＭＯＳトランジスタＮＴ１のドレインの電圧を、全ての設定ガンマ電圧にＮ−チャンネルＭＯＳトランジスタの閾値電圧を加えた電圧より高い電圧へと昇圧する。同時に、スイッチＳ３、Ｓ７とトランジスタＰＴ４（ＰＴ４とＰＴ７が存在する場合）はＯＮとなり、したがって、バイアス電圧Ｖ1とＶ2は、Ｖthp1をトランジスタPT1の閾値電圧とし、Ｖthn3をトランジスタNT３の閾値電圧とし、Ｖthn1をトランジスタNT1の閾値電圧とし、Ｖthp4をトランジスタPT４の閾値電圧とするとき、
Ｖ1 =Ｖin−Ｖthn3＋Ｖthp1
Ｖ2 =Ｖin＋Ｖthn1＋Ｖthp4Next, at time t1, as shown in FIGS. 3B and 3C, the switches S1 and S2 are OFF, the control signal NP is ON, and the drain voltage of the first N-channel MOS transistor NT1 is The voltage is boosted to a voltage higher than the voltage obtained by adding the threshold voltage of the N-channel MOS transistor to all the set gamma voltages. At the same time, the switches S3 and S7 and the transistor PT4 (when PT4 and PT7 are present) are turned on, and therefore the bias voltages V1 and V2 are set such that Vthp1 is the threshold voltage of the transistor PT1, Vthn3 is the threshold voltage of the transistor NT3, and Vthn1 Is the threshold voltage of the transistor NT1, and Vthp4 is the threshold voltage of the transistor PT4.
V1 = Vin - Vthn3 + Vthp1
V2 = Vin + Vthn1 + Vthp4
次に、時点ｔ２では、図３D及び図３Eに示すように、スイッチＳ４とＳ６はＯＮとなり、バイアス電圧Ｖ2は
Ｖ2 = Ｖin + Ｖthn1
となる。
この状態では、トランジスタPT2はソースフォロワとして用いられるため、出力電圧Ｖout は、Ｖthp2をトランジスタPT２の閾値電圧とすると、
Ｖout = Ｖin ‐ Ｖthn3 + Ｖthp1 ‐ Ｖthp2
となる。
Next, at time t2, as shown in FIGS. 3D and 3E, the switches S4 and S6 are turned on, and the bias voltage V 2 is V 2 = V in +. V thn1
It becomes.
In this state, since the transistor PT2 is used as a source follower, the output voltage Vout is determined by assuming that V thp2 is the threshold voltage of the transistor PT2.
V out = V in- V thn3 + V thp1 - V thp2
It becomes.
ここで、第４Ｐ−チャンネルＭＯＳトランジスタPT４と第７スイッチＳ７は、本発明の本質的な要素ではないことに留意すべきである。第４Ｐ−チャンネルＭＯＳトランジスタPT４と第７スイッチＳ７が存在しない場合は、時点ｔ１とｔ２における動作は、以下のように少し異なる。時点ｔ１では、図３Ｃ及び図３Ｆに示すように、スイッチＳ３はＯＮとなり、バイアス電圧Ｖ1は、
Ｖ１ = Ｖin ‐ Ｖthn3 + Ｖthp1
となる。
Here, it should be noted that the fourth P-channel MOS transistor PT4 and the seventh switch S7 are not essential elements of the present invention. When the fourth P-channel MOS transistor PT4 and the seventh switch S7 are not present, the operations at the time points t1 and t2 are slightly different as follows. At time t1, as shown in FIGS. 3C and 3F, the switch S3 is turned on, and the bias voltage V 1 is
V 1 = V in- V thn3 + V thp1
It becomes.
次に、時点ｔ２では、図３Ｄと図３Ｅに示すように、スイッチＳ４とＳ６はＯＮとなり、バイアス電圧Ｖ2は、
Ｖ2 = Ｖin + Ｖthn1
となる。
この状態では、トランジスタＰＴ２はソースフォロワとして用いられるので、出力電圧Ｖout は、Ｖthp2をトランジスタPT２の閾値電圧とすると、
Ｖout = Ｖin ‐ Ｖthn3 + Ｖthp1 ‐ Ｖthp2
となる。
Next, at time t2, as shown in FIGS. 3D and 3E, the switches S4 and S6 are turned on, and the bias voltage V 2 is
V 2 = V in + V thn1
It becomes.
In this state, since the transistor PT2 is used as a source follower, the output voltage Vout is determined by assuming that V thp2 is the threshold voltage of the transistor PT2.
V out = V in- V thn3 + V thp1 - V thp2
It becomes.
バイアス電圧Ｖ2は、第４Ｐ−チャンネルＭＯＳトランジスタPT４と第７スイッチＳ７の有無にかかわらず、時点ｔ２において同じである。しかし、本発明のソース駆動回路が第４Ｐ−チャンネルＭＯＳトランジスタPT４及び第７スイッチＳ７を具備しない場合、入力端子において大きな電流が流れる。このため、Ｖthp1がＶthp2とほぼ等しい（≒）の場合、出力電圧Ｖoutは
Ｖout ≒ Ｖin ‐ Ｖthn3
によって置き換えられる。
トランジスタＰＴ１とＰＴ２が互いに近接して設けられ、その寸法も互いにほぼ同じである場合、閾値電圧Ｖthp1は閾値電圧Ｖthp2とほぼ同じでありえることに留意すべきである。
The bias voltage V 2 is the same at the time point t2 regardless of the presence or absence of the fourth P-channel MOS transistor PT4 and the seventh switch S7. However, when the source driving circuit of the present invention does not include the fourth P-channel MOS transistor PT4 and the seventh switch S7, a large current flows at the input terminal. Therefore, if V thp1 is approximately equal to V thp2 (≒), the output voltage V out is V out ≒ V in - V thn3
Replaced by
It should be noted that the threshold voltage V thp1 can be substantially the same as the threshold voltage V thp2 when the transistors PT1 and PT2 are provided close to each other and their dimensions are also substantially the same.
次に、時点ｔ３で、図３Ｇに示すように、スイッチＳ５はＯＮとなる。この状態では、トランジスタＮT2はソースフォロワとして用いられるため、出力電圧Ｖout は、Ｖthn2をそのトランジスタＮT２の閾値電圧とすると、
Ｖout = Ｖin + Ｖthn1 ‐ Ｖthn2
となる。したがって、Ｖthn1がＶthn2とほぼ等しい（≒）の場合、出力電圧Ｖoutは
Ｖout ≒ Ｖin
によって置き換えられる。
Next, at time t3, as shown in FIG. 3G, the switch S5 is turned on. In this state, the transistor NT2 is used as a source follower. Therefore, when the output voltage Vout is Vthn2 as the threshold voltage of the transistor NT2,
V out = V in + V thn1- V thn2
It becomes. Therefore, if V Thn1 is approximately equal to V thn2 (≒), the output voltage V out is V out ≒ V in
Replaced by
このように、第１実施例では、出力電圧Ｖoutを入力電圧Ｖinと等しくすることができ、ソースフォロワとしてのトランジスタＮＴ２に接続されるソースフォロワとしてのトランジスタＰＴ２によって高精度の電圧バッファを得ることができる。
また、一般的なＮ−ウェル工程において、Ｐ−チャンネルＭＯＳトランジスタのソースフォロワは超低ガンマ電圧をトレースできないため、映像データが超低ガンマ電圧を選択したときには、さらにもうひとつＮ−チャンネルＭＯＳトランジスタを設け、接地電圧まで引き上げるのが好ましい。第４Ｎ−チャンネルＭＯＳトランジスタＮＴ４は、入力電圧がトランジスタＰＴ２の閾値電圧よりも小さいときに出力電圧を接地電圧まで引き上げるために用いられる。
時点ｔ５から時点ｔ８までの動作は、時点ｔ０から時点ｔ３に繰り返す。
Thus, in the first embodiment, the output voltage V out can be equal to the input voltage V in, to obtain a precision voltage buffer by transistor PT2 as a source follower connected to the transistor NT2 of the source follower be able to.
Further, in a general N-well process, the source follower of the P-channel MOS transistor cannot trace the ultra-low gamma voltage, so when the video data selects the ultra-low gamma voltage, another N-channel MOS transistor is added. It is preferable to provide and raise to the ground voltage. The fourth N-channel MOS transistor NT4 is used to raise the output voltage to the ground voltage when the input voltage is smaller than the threshold voltage of the transistor PT2.
The operation from time t5 to time t8 is repeated from time t0 to time t3.
図４は図２の駆動回路の変容例の回路図を示す。ソース駆動回路は、さらに、入力端子と出力端子の間に接続される第８スイッチＳ８を具備する。第８スイッチＳ８は、図３Ｈに示すように、ソースフォロワとして第２Ｐ−チャンネルＭＯＳトランジスタＰＴ２あるいは第２Ｎ−チャンネルＭＯＳトランジスタＮＴ２の動作後にＯＮとなる。ＶoutがＶinに近づく際のソースフォロワの駆動能力が乏しいため、第８スイッチＳ８を使用することで、正確に最適値（目的値）に達することができる。スイッチＳ８を使用する他の理由は、トランジスタＮＴ１とＮＴ２の閾値電圧の差に基づく出力電圧Ｖoutとその最適値との差を補償するためである。例えば、図４の駆動回路の動作は図３Ａから３Ｈまでに示すように行われる。時点ｔ２から時点ｔ４の期間の間、出力電圧Ｖoutは
Ｖout = Ｖin + Ｖthn1 ‐ Ｖthn2
で表される。
FIG. 4 shows a circuit diagram of a modification of the drive circuit of FIG. The source drive circuit further includes an eighth switch S8 connected between the input terminal and the output terminal. As shown in FIG. 3H, the eighth switch S8 is turned on after the operation of the second P-channel MOS transistor PT2 or the second N-channel MOS transistor NT2 as a source follower. Since the drive capability of the source follower when V out approaches V in is poor, the optimum value (target value) can be accurately reached by using the eighth switch S8. Another reason for using the switch S8 is to compensate for the difference between the output voltage Vout based on the difference between the threshold voltages of the transistors NT1 and NT2 and its optimum value. For example, the operation of the drive circuit of FIG. 4 is performed as shown in FIGS. 3A to 3H. Between the time t2 of the period between times t4, the output voltage V out is V out = V in + V thn1- V thn2
It is represented by
この場合、Ｖthn1とＶthn2間に差がある場合、出力電圧Ｖoutはその最適値、すなわちＶinからΔＶだけ偏差する。次に、時点ｔ４においてそれぞれスイッチＳ５、Ｓ６はともにＯＦＦとなり、スイッチＳ８はＯＮとなり、このため出力電圧Ｖoutはソース出力によって同じ階調出力電圧とともに平均化され、最終的に、時間が十分長くなると、ΔＶは小さいため、入力電圧Ｖinと等しくなる。Ｓ８の時間が長くなくても、同じ階調出力を有する各ソース出力はなお平均化される。そして、その最適値からのΔＶは、逆の極性によって相殺される。というのは、逆極性を有するソース出力は、その最適値から同じレベルで偏差しているからである。このように、図4では、Ｓ８をＯＮにすることによって出力電圧Ｖoutの精度が向上する。ソース駆動回路は、さらに、第５Ｎ−チャンネルＭＯＳトランジスタＮＴ５及び第５Ｐ−チャンネルＭＯＳトランジスタＰＴ５を具備し、第５Ｎ−チャンネルＭＯＳトランジスタＮＴ５は、そのソースを出力端子に接続し、そのドレインを電源端子に接続し、そのゲートを入力端子に接続しており、第５Ｐ−チャンネルＭＯＳトランジスタＰＴ５は、そのソースを出力端子に接続し、そのドレインをアース端子に接続し、そのゲートを入力端子に接続している。第５Ｎ−チャンネルＭＯＳトランジスタＮＴ５及び第５Ｐ−チャンネルＭＯＳトランジスタＰＴ５は、目標値に近づくための最初の段階で、ソース出力を充電・放電するために使用される。第５Ｎ−チャンネルＭＯＳトランジスタＮＴ５及び第５Ｐ−チャンネルＭＯＳトランジスタＰＴ５を用いることにより、ソース出力をさらに正確に動作させることができる。 In this case, if there is a difference between V thn1 and V thn2 , the output voltage V out deviates from its optimum value, ie, V in by ΔV. Next, at time t4, the switches S5 and S6 are both turned off and the switch S8 is turned on, so that the output voltage Vout is averaged together with the same gradation output voltage by the source output, and finally the time is sufficiently long. becomes, since ΔV is small, equal to the input voltage V in. Even if the time of S8 is not long, each source output having the same gradation output is still averaged. Then, ΔV from the optimum value is canceled by the opposite polarity. This is because the source output with reverse polarity deviates from its optimum value at the same level. Thus, in FIG. 4, the accuracy of the output voltage Vout is improved by turning on S8. The source driving circuit further includes a fifth N-channel MOS transistor NT5 and a fifth P-channel MOS transistor PT5. The fifth N-channel MOS transistor NT5 has its source connected to the output terminal and its drain connected to the power supply terminal. The fifth P-channel MOS transistor PT5 has its source connected to the output terminal, its drain connected to the ground terminal, and its gate connected to the input terminal. Yes. The fifth N-channel MOS transistor NT5 and the fifth P-channel MOS transistor PT5 are used to charge / discharge the source output at the initial stage to approach the target value. By using the fifth N-channel MOS transistor NT5 and the fifth P-channel MOS transistor PT5, the source output can be operated more accurately.
図５は図２の駆動回路の動作を示す表である。図５に示す駆動回路の動作手順は、論理回路（図２には図示せず）によって容易に配列することができる。 FIG. 5 is a table showing the operation of the drive circuit of FIG. The operation procedure of the drive circuit shown in FIG. 5 can be easily arranged by a logic circuit (not shown in FIG. 2).
図６は本発明の第２実施例に係るソース駆動回路を示す。図６の構成は実質的に図２の構成と同じである。図２に示す構成と図６に示す構成の主な違いを以下に示す。本発明のソース駆動回路の第２実施例では、第４Ｐ−チャンネルＭＯＳトランジスタＰＴ４と第７スイッチＳ７が必要となる。さらに、第８スイッチＳ８が、入力端子と第１Ｐ−チャンネルＭＯＳトランジスタＰＴ１のソースの間に接続されている。
Ｐ−チャンネルＭＯＳトランジスタのソースフォロワは低ガンマ電圧をトレースできないため、低ガンマ電圧をトレースするためにはさらにＮ−チャンネルＭＯＳトランジスタのソースフォロワが必要である。例えば、Ｖ０は最高ガンマ電圧を表し、Ｖ６３は最低ガンマ電圧を表す。Ｖ１、Ｖ２、…Ｖ６２のガンマ電圧は順に小さくなる。本発明に基づく駆動回路の第２実施例では、ガンマ電圧を三分割する。ガンマ電圧の第Ｉ部はＶ０からＶ７の間である。ガンマ電圧の第II部はＶ８からＶ５５の間である。ガンマ電圧の第III部はＶ５６からＶ６３の間である。
FIG. 6 shows a source driving circuit according to the second embodiment of the present invention. The configuration of FIG. 6 is substantially the same as the configuration of FIG. The main differences between the configuration shown in FIG. 2 and the configuration shown in FIG. 6 are shown below. In the second embodiment of the source driving circuit of the present invention, the fourth P-channel MOS transistor PT4 and the seventh switch S7 are required. Further, an eighth switch S8 is connected between the input terminal and the source of the first P-channel MOS transistor PT1.
Since the source follower of the P-channel MOS transistor cannot trace a low gamma voltage, an additional source follower of the N-channel MOS transistor is required to trace the low gamma voltage. For example, V0 represents the highest gamma voltage and V63 represents the lowest gamma voltage. The gamma voltages of V1, V2,. In the second embodiment of the drive circuit according to the present invention, the gamma voltage is divided into three. Part I of the gamma voltage is between V0 and V7. Part II of the gamma voltage is between V8 and V55. Part III of the gamma voltage is between V56 and V63.
図７Aから７Fは、第I部における図６の駆動回路の第１の動作を説明するためのタイミングチャートであり、２つのデータ出力期間を示す。スイッチＳ４は第Ｉ部と第II部では常にOFFとなっている。
まず、時点ｔ０では、図７Bに示すように、スイッチS１とS２はともにONとなる。トランジスタPＴ１とＰＴ２のゲートにおけるバイアス電圧Ｖ1は０ボルトである。また、トランジスタＮＴ１とＮＴ２のゲートにおけるバイアス電圧Ｖ2はＶDD−Ｖthp3ボルトである。
次に、時点ｔ１では、図７Ｂ、７Ｃ、７Ｅに示すように、スイッチＳ１、Ｓ２はＯＦＦとなり、スイッチＳ３、Ｓ７はＯＮとなる。さらに、制御信号ＮＰはＯＮ状態であり、第１Ｎ−チャンネルＭＯＳトランジスタＮＴ１のドレインの電圧を、Ｎ−チャンネルＭＯＳトランジスタの閾値電圧とＰ−チャンネルＭＯＳトランジスタＰＴ４の閾値電圧とを加えた入力電圧のレベルまで昇圧する。そのとき、バイアス電圧Ｖ2は
Ｖ2 = Ｖin + Ｖthn1 - + Ｖthn4
となる。
7A to 7F are timing charts for explaining the first operation of the drive circuit of FIG. 6 in Part I, and show two data output periods. The switch S4 is always OFF in the first and second parts.
First, at time t0, as shown in FIG. 7B, both the switches S1 and S2 are turned on. The bias voltage V 1 at the gates of the transistors PT1 and PT2 is 0 volts. The bias voltage V 2 at the gates of the transistors NT1 and NT2 is V DD -V thp3 volts.
Next, at time t1, as shown in FIGS. 7B, 7C, and 7E, the switches S1 and S2 are turned off, and the switches S3 and S7 are turned on. Further, the control signal NP is in the ON state, and the input voltage level obtained by adding the drain voltage of the first N-channel MOS transistor NT1 to the threshold voltage of the N-channel MOS transistor and the threshold voltage of the P-channel MOS transistor PT4. Boost up to At that time, the bias voltage V 2 is V 2 = V in + V thn1- + V thn4
It becomes.
次に、時点ｔ２では、図７Ｆに示すように、スイッチＳ３とＳ７はＯＦＦとなり、スイッチＳ９はＯＮとなるので、バイアス電圧Ｖ1は
Ｖ1 = Ｖin + Ｖthp1
となる。
同時に、スイッチＳ５はＯＮとなる。この状態では、トランジスタＮＴ２はソースフォロワとして用いられるため、出力電圧Ｖout は
Ｖout = Ｖin + Ｖthn1 + Ｖthp4 ‐ Ｖthn2
となる。
したがって、Ｖthn1がＶthn2とほぼ等しい（≒）場合、出力電圧Ｖoutは
Ｖout ≒ Ｖin + Ｖthp4
によって置き換えられる。
ここで、（Ｖin + Ｖthp4）レベルの最大許容電圧は電源電圧であることに留意すべきである。
Next, at time t2, as shown in FIG. 7F, the switches S3 and S7 are turned off and the switch S9 is turned on, so that the bias voltage V 1 is V 1 = V in + V thp1
It becomes.
At the same time, the switch S5 is turned on. In this state, since the transistor NT2 is used as a source follower, the output voltage V out is V out = V in + V thn1 + V thp4 - V thn2
It becomes.
Therefore, if V Thn1 is substantially equal to V thn2 (≒), the output voltage V out is V out ≒ V in + V thp4
Replaced by
Where (V in + It should be noted that the maximum allowable voltage of V thp4 ) level is the power supply voltage.
次に、時点ｔ３では、図７Ｄと７Ｇに示すように、スイッチＳ５はＯＦＦとなり、スイッチＳ６はＯNとなる。この状態では、トランジスタＰＴ２はソースフォロワとして用いられるため、出力電圧Ｖout は、Ｖthp2をトランジスタPＴ２の閾値電圧とすると、
Ｖout = Ｖin + Ｖthp1 ‐ Ｖthp2
となる。したがって、Ｖthp1がＶthp2とほぼ等しい（≒）場合、出力電圧Ｖoutは
Ｖout ≒ Ｖin
によって置き換えられる。
Next, at time t3, as shown in FIGS. 7D and 7G, the switch S5 is turned off and the switch S6 is turned on. In this state, since the transistor PT2 is used as a source follower, the output voltage Vout is V thp2 when the threshold voltage of the transistor PT2 is
V out = V in + V thp1 - V thp2
It becomes. Therefore, V thp1 is substantially equal to V thp2 (≒) case, the output voltage V out is V out ≒ V in
Replaced by
トランジスタＰＴ１とＰＴ２が互いに近接して設けられ、その寸法も互いにほぼ同じである場合、閾値電圧Ｖthp1は閾値電圧Ｖthp2とほぼ同じでありえることに留意すべきである。また、一般的なＮ−ウェル工程において、Ｐ−チャンネルＭＯＳトランジスタのソースフォロワは超低ガンマ電圧をトレースできないため、映像データが超低ガンマ電圧を選択したときには、さらにもうひとつＮ−チャンネルＭＯＳトランジスタを設け、接地する方がよいことにも留意すべきである。第４Ｎ−チャンネルＭＯＳトランジスタＮＴ４は、入力電圧ＶinがトランジスタＰＴ２の閾値電圧よりも小さいときに出力電圧を接地するために用いられる。時点ｔ５から時点ｔ８までの動作は、時点ｔ０から時点ｔ３の動作を繰り返す。 It should be noted that the threshold voltage V thp1 can be substantially the same as the threshold voltage V thp2 when the transistors PT1 and PT2 are provided close to each other and their dimensions are also substantially the same. Further, in a general N-well process, the source follower of the P-channel MOS transistor cannot trace the ultra-low gamma voltage, so when the video data selects the ultra-low gamma voltage, another N-channel MOS transistor is added. It should also be noted that it is better to provide and ground. The 4N- channel MOS transistor NT4 is the input voltage V in is used to ground the output voltage is smaller than the threshold voltage of the transistor PT2. The operation from time t5 to time t8 repeats the operation from time t0 to time t3.
図８A〜８Fは、第II部における図６の駆動回路の第２の動作を説明するためのタイミングチャートである。第II部の駆動回路の動作は、図７Aと８Aに示すようにS５がONである間は、関係（Ｖin + Ｖthp4）を維持することができる点を除き、第I部の駆動回路の動作と同様である。 8A to 8F are timing charts for explaining the second operation of the drive circuit of FIG. 6 in Part II. As shown in FIGS. 7A and 8A, the operation of the drive circuit in Part II is related (V in + Except that V thp4 ) can be maintained, the operation is the same as that of the drive circuit of the part I.
図９A〜９Fは、第III部における図６の駆動回路の第３の動作を説明するためのタイミングチャートである。V５６からV６３の第III部のガンマ電圧はより低くなり、P−チャンネルＭＯＳトランジスタのソースフォロワは低ガンマ電圧を正確にトレースできないため、Ｎ−チャンネルＭＯＳトランジスタのソースフォロワが低ガンマ電圧をトレースするため主として用いられる。スイッチＳ９は第III部では常にＯＦＦとなる。
まず、時点ｔ０では、図９Ｂに示すように、スイッチＳ１とＳ２はともにＯＮとなる。トランジスタＰＴ１とＰＴ２のゲートのバイアス電圧Ｖ1は０ボルトである。また、トランジスタＮＴ１とＮＴ２のゲートにおけるバイアス電圧Ｖ2はＶDD−Ｖthp3ボルトである。
9A to 9F are timing charts for explaining the third operation of the drive circuit of FIG. 6 in Part III. Since the gamma voltage in part III of V56 to V63 is lower and the source follower of the P-channel MOS transistor cannot accurately trace the low gamma voltage, the source follower of the N-channel MOS transistor traces the low gamma voltage. Mainly used. The switch S9 is always OFF in the part III.
First, at time t0, as shown in FIG. 9B, both the switches S1 and S2 are turned on. The bias voltage V 1 at the gates of the transistors PT1 and PT2 is 0 volts. The bias voltage V 2 at the gates of the transistors NT1 and NT2 is V DD -V thp3 volts.
次に、時点ｔ１では、図９Ｂ及び図９Ｃに示すように、スイッチＳ１とＳ２はＯＦＦとなり、スイッチＳ３とＳ７はＯＮとなる。さらに、制御信号ＮＰはＯＮ状態であり、第１Ｎ−チャンネルＭＯＳトランジスタＮＴ１のドレインの電圧を、Ｎ−チャンネルＭＯＳトランジスタＮＴ１の閾値電圧とＰ−チャンネルＭＯＳトランジスタＰＴ４の閾値電圧とを加えた入力電圧のレベルに昇圧する。
次に、時点ｔ２では、図９Ｄ及び図９Ｆに示すように、スイッチＳ４はＯＮとなり、バイアス電圧Ｖ1とＶ2は、
Ｖ１ = Ｖin ＋＋ Ｖthp1 ‐ Ｖthn3
Ｖ2 = Ｖin + Ｖthn1
となる。
Next, at time t1, as shown in FIGS. 9B and 9C, the switches S1 and S2 are turned off and the switches S3 and S7 are turned on. Further, the control signal NP is in the ON state, and the input voltage obtained by adding the drain voltage of the first N-channel MOS transistor NT1 to the threshold voltage of the N-channel MOS transistor NT1 and the threshold voltage of the P-channel MOS transistor PT4. Boost to level.
Next, at time t2, as shown in FIGS. 9D and 9F, the switch S4 is turned ON, and the bias voltages V 1 and V 2 are
V 1 = V in ++ V thp1- V thn3
V 2 = V in + V thn1
It becomes.
同時に、スイッチＳ６はＯＮとなる。この状態では、トランジスタPＴ２はソースフォロワとして用いられるため、出力電圧Ｖout は、Ｖthp2をトランジスタPＴ２の閾値電圧とすると、
Ｖout = Ｖin + Ｖthp1 ‐ Ｖthn3 ‐ Ｖthp2
となる。
したがって、Ｖthp1がＶthp2とほぼ等しい（≒）場合、出力電圧Ｖoutは
Ｖout ≒ Ｖin ‐ Ｖthn3
によって置き換えられる。
トランジスタＰＴ１とＰＴ２が互いに近接して設けられ、その寸法も互いにほぼ同じである場合、閾値電圧Ｖthp1は閾値電圧Ｖthp2とほぼ同じでありえることに留意すべきである。
At the same time, the switch S6 is turned on. In this state, since the transistor PT2 is used as a source follower, the output voltage Vout is set so that Vthp2 is the threshold voltage of the transistor PT2.
V out = V in + V thp1 − V thn3 - V thp2
It becomes.
Therefore, V thp1 is substantially equal to V thp2 (≒) case, the output voltage V out is V out ≒ V in - V thn3
Replaced by
It should be noted that the threshold voltage V thp1 can be substantially the same as the threshold voltage V thp2 when the transistors PT1 and PT2 are provided close to each other and their dimensions are also substantially the same.
次に、時点ｔ３では、図９Ｇに示すように、スイッチＳ５はＯＮとなる。この状態では、トランジスタＮＴ２はソースフォロワとして用いられるため、出力電圧Ｖout は、Ｖthn2をトランジスタＮＴ２の閾値電圧とすると、
Ｖout = Ｖin + Ｖthn1 ‐ Ｖthn2
となる。
したがって、Ｖthn1がＶthn2とほぼ等しい（≒）場合、出力電圧Ｖoutは
Ｖout ≒ Ｖin
によって置き換えられる
Next, at time t3, as shown in FIG. 9G, the switch S5 is turned on. In this state, the transistor NT2 is used as a source follower. Therefore, when the output voltage Vout is Vthn2 as the threshold voltage of the transistor NT2,
V out = V in + V thn1 − V thn2
It becomes.
Therefore, V Thn1 is substantially equal to V thn2 (≒) case, the output voltage V out is V out ≒ V in
Replaced by
図１０は図６の駆動回路の変容例の回路図を示す。ソース駆動回路はさらに、入力端子と出力端子の間に接続されている第８スイッチＳ８を具備する。第８スイッチＳ８は、図７Ｈ、８Ｈ、９Ｈに示すように、ソースフォロワとしてとして用いられる第２Ｐ−チャンネルＭＯＳトランジスタＰＴ２あるいは第２Ｎ−チャンネルＭＯＳトランジスタＮＴ２の動作後にＯＮとなる。ＶoutがＶinに近づく際のソースフォロワの駆動能力が乏しいため、スイッチＳ８を使用することで、正確に最適値（目的値）に達することができる。スイッチＳ８を使用する他の理由は、図４で説明されている。ソース駆動回路はさらに第５Ｎ−チャンネルＭＯＳトランジスタＮＴ５と第５Ｐ−チャンネルＭＯＳトランジスタＰＴ５を具備する。第５Ｎ−チャンネルＭＯＳトランジスタＮＴ５は、そのソースを出力端子に接続し、そのドレインを電源端子に接続し、そのゲートを入力端子に接続している。第５Ｐ−チャンネルＭＯＳトランジスタＰＴ５は、そのソースを出力端子に接続し、そのドレインをアース端子に接続し、そのゲートを入力端子に接続している。第５Ｎ−チャンネルＭＯＳトランジスタと第５Ｐ−チャンネルＭＯＳトランジスタは、より正確な出力電圧を得るために使用される。
図１１は図６の駆動回路の動作を示す表である。駆動回路の動作は第Ｉ、II、III部によって異なるが、図７−図９に示すように、駆動回路の動作は、論理回路（図示せず）によりさらに容易に配列することができる。すなわち、第Ｉ、II、III部におけるＳ５とＳ６またはＳ４とＳ８の間のスイッチは、マルチプレクサによって容易に実現できる。
FIG. 10 shows a circuit diagram of a modification of the drive circuit of FIG. The source driving circuit further includes an eighth switch S8 connected between the input terminal and the output terminal. As shown in FIGS. 7H, 8H, and 9H, the eighth switch S8 is turned on after the operation of the second P-channel MOS transistor PT2 or the second N-channel MOS transistor NT2 used as a source follower. Since the drive capability of the source follower when V out approaches V in is poor, the optimum value (target value) can be accurately reached by using the switch S8. Another reason for using switch S8 is illustrated in FIG. The source driving circuit further includes a fifth N-channel MOS transistor NT5 and a fifth P-channel MOS transistor PT5. The fifth N-channel MOS transistor NT5 has its source connected to the output terminal, its drain connected to the power supply terminal, and its gate connected to the input terminal. The fifth P-channel MOS transistor PT5 has its source connected to the output terminal, its drain connected to the ground terminal, and its gate connected to the input terminal. The fifth N-channel MOS transistor and the fifth P-channel MOS transistor are used to obtain a more accurate output voltage.
FIG. 11 is a table showing the operation of the drive circuit of FIG. Although the operation of the drive circuit differs depending on the parts I, II, and III, as shown in FIGS. 7 to 9, the operation of the drive circuit can be more easily arranged by a logic circuit (not shown). That is, the switches between S5 and S6 or S4 and S8 in the first, second, and third parts can be easily realized by a multiplexer.
このように、第２実施例では、出力電圧Ｖoutを入力電圧Ｖinと等しくすることができ、ソースフォロワとしてのトランジスタＮＴ２とソースフォロワとしてのトランジスタＰＴ２を組み合わせることによって高電流供給機能を達成することができる。 Thus, in the second embodiment, the output voltage V out can be equal to the input voltage V in, to achieve a high current supply capability by combining transistors PT2 as transistor NT2 and the source follower as a source follower be able to.
上記した実施例において、Ｐ−チャンネルＭＯＳトランジスタはゲート絶縁型の他のＰ−チャンネルトランジスタであってもよく、Ｎ−チャンネルＭＯＳトランジスタはゲート絶縁型の他のＮ−チャンネルトランジスタであってもよい。 In the embodiment described above, the P-channel MOS transistor may be another gate-insulated P-channel transistor, and the N-channel MOS transistor may be another gate-insulated N-channel transistor.
以上説明してきたように、本発明によると、駆動回路は多数の要素を有する動作増幅器を具備せず、また、ＬＣＤに適用される本発明に係る新規の駆動回路の回路設計はウエハーＩＣ工程を十分に使用できるので、駆動回路のチップサイズを小さくすることができ、製造コストのみならず電力消費も低減できる。
本発明を、好ましい実施例に参照して説明してきたが、多くの他の可能な変容例や変形例が、以下に請求する本発明の要旨及び範囲から逸脱することなくなしうることは理解できるであろう。
As described above, according to the present invention, the drive circuit does not include an operational amplifier having a large number of elements, and the circuit design of the new drive circuit according to the present invention applied to the LCD is a wafer IC process. Since it can be used sufficiently, the chip size of the drive circuit can be reduced, and not only the manufacturing cost but also the power consumption can be reduced.
Although the present invention has been described with reference to preferred embodiments, it will be understood that many other possible variations and modifications can be made without departing from the spirit and scope of the invention as claimed below. Will.
１０１ 分圧器
１０２ デコーダ
１０３ 駆動回路
ＤＬ データ線
101
Claims (20)
接地電圧が印加される接地端子と、
前記接地電圧よりも高い電源電圧が印加される電源端子と、
前記入力電圧を受ける入力端子と、
制御信号端子と、
前記出力電圧を発生する出力端子と、
第１及び第２Ｐ−チャンネルＭＯＳトランジスタであって、それぞれのトランジスタがそのゲートを前記第１Ｐ−チャンネルＭＯＳトランジスタのドレインに接続し、かつ前記第２Ｐ−チャンネルＭＯＳトランジスタがそのソースを前記出力端子に接続している前記第１及び第２Ｐ−チャンネルＭＯＳトランジスタと、
第１及び第２Ｎ−チャンネルＭＯＳトランジスタであって、それぞれのトランジスタがそのゲートを前記第１Ｎ−チャンネルＭＯＳトランジスタのドレインに接続し、かつ前記第２Ｎ−チャンネルＭＯＳトランジスタがそのソースを前記出力端子に接続している前記第１及び第２Ｎ−チャンネルＭＯＳトランジスタと、
ゲートを前記入力端子に接続しソースを前記第１Ｐ−チャンネルＭＯＳトランジスタのソースに接続した第３Ｎ−チャンネルＭＯＳトランジスタと、
ドレインを前記電源端子に接続しゲートを第３Ｐ−チャンネルＭＯＳトランジスタのソースに接続した第３Ｐ−チャンネルＭＯＳトランジスタと、
前記第３Ｐ−チャンネルＭＯＳトランジスタのソースと前記第１Ｎ−チャンネルＭＯＳトランジスタのドレインとの間に接続される第１スイッチと、
前記接地端子と前記第１Ｐ−チャンネルＭＯＳトランジスタのドレインとの間に接続される第２スイッチと、
前記電源端子と前記第３Ｎ−チャンネルＭＯＳトランジスタのドレインとの間に接続される第３スイッチと、
前記入力端子と前記第１Ｎ−チャンネルＭＯＳトランジスタのソースとの間に接続される第４スイッチと、
前記電源端子と前記第２Ｎ−チャンネルＭＯＳトランジスタのドレインとの間に接続される第５スイッチと、
前記接地端子と前記第２Ｐ−チャンネルＭＯＳトランジスタのドレインとの間に接続される第６スイッチと、
前記制御信号端子と前記第１Ｎ−チャンネルＭＯＳトランジスタのドレインとの間に接続される第１コンデンサとを具備する、
液晶表示装置におけるソース駆動回路。A source driving circuit in a liquid crystal display device for receiving an input voltage and generating an output voltage for driving a data line,
A ground terminal to which a ground voltage is applied;
A power supply terminal to which a power supply voltage higher than the ground voltage is applied;
An input terminal for receiving the input voltage;
A control signal terminal;
An output terminal for generating the output voltage;
First and second P-channel MOS transistors, each transistor having its gate connected to the drain of the first P-channel MOS transistor, and the second P-channel MOS transistor having its source connected to the output terminal. Said first and second P-channel MOS transistors,
First and second N-channel MOS transistors, each transistor having its gate connected to the drain of the first N-channel MOS transistor, and the second N-channel MOS transistor having its source connected to the output terminal. Said first and second N-channel MOS transistors,
A third N-channel MOS transistor having a gate connected to the input terminal and a source connected to the source of the first P-channel MOS transistor;
A third P-channel MOS transistor having a drain connected to the power supply terminal and a gate connected to the source of the third P-channel MOS transistor;
A first switch connected between a source of the third P-channel MOS transistor and a drain of the first N-channel MOS transistor;
A second switch connected between the ground terminal and the drain of the first P-channel MOS transistor;
A third switch connected between the power supply terminal and the drain of the third N-channel MOS transistor;
A fourth switch connected between the input terminal and the source of the first N-channel MOS transistor;
A fifth switch connected between the power supply terminal and the drain of the second N-channel MOS transistor;
A sixth switch connected between the ground terminal and the drain of the second P-channel MOS transistor;
A first capacitor connected between the control signal terminal and a drain of the first N-channel MOS transistor;
A source driving circuit in a liquid crystal display device.
前記接地端子と前記第４Ｐ−チャンネルＭＯＳトランジスタのドレインとの間に接続される第７スイッチとを具備することを特徴とする請求項１記載の液晶表示装置におけるソース駆動回路。The source driving circuit further includes a fourth P-channel MOS transistor having a gate connected to the input terminal and a source connected to a source of the first N-channel MOS transistor;
2. The source driving circuit according to claim 1 , further comprising a seventh switch connected between the ground terminal and a drain of the fourth P-channel MOS transistor.
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