JP3977063B2 - Semiconductor thin film and manufacturing method thereof - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は絶縁表面を有する基板上に形成される結晶質半導体薄膜に関し、特に、基板上に形成された非晶質半導体膜に熱、光、または荷電粒子等の結晶化エネルギを付与して得られる結晶質半導体薄膜に関するものである。
【０００２】
【従来の技術】
近年、薄膜電界効果トランジスタ（ＴＦＴ）に代表される薄膜半導体デバイスが注目されている。薄膜半導体デバイスの作製においては、絶縁表面を有する基板上に数１０ｎｍ〜数１００ｎｍの厚さを有する半導体薄膜をＣＶＤ法等で形成し、この半導体薄膜を活性層として、絶縁ゲート型電界効果半導体素子やダイオード等が形成される。このような半導体薄膜の応用分野の一つとして、アクティブマトリクス型の液晶電気光学装置が知られている。これは、マトリクス状に配置された数十万以上の画素電極のそれぞれに１つ以上のＴＦＴを配置し、画素電極に供給する電荷をＴＦＴによって制御するものである。
【０００３】
ＴＦＴに利用される薄膜半導体としては、非晶質珪素膜を利用することが簡便であるが、キャリヤの移動度が小さいなどの電気的特性が低いという問題がある。ＴＦＴの特性向上を得るためには、結晶質珪素薄膜を利用すればよい。結晶質珪素膜は、多結晶珪素膜、微結晶珪素膜等と称されている。このような結晶質珪素膜を得るためには、まず非晶質珪素膜を形成し、しかる後に結晶化エネルギを付与して結晶化すればよい。
【０００４】
特開平６−２４４１０３において、非晶質珪素膜の表面に珪素の結晶化を助長する触媒物質を付与し、その後のアニールによって結晶化させて結晶質珪素膜を得る方法が提案されている。しかし、特開平６−２４４１０３で提案された方法で結晶化された珪素膜中には多量の触媒物質が含まれ、このように触媒物質を多量に含む結晶質珪素膜は、電気的特性上そのままＴＦＴに使用するには適さない。したがって、触媒物質を除去する工程が必要となる。
【０００５】
また、特開平６−２４４１０３で提案された方法では、結晶化が非晶質珪素膜の任意の場所で起こるので、得られた結晶質珪素膜を利用してＴＦＴを作製した場合、ＴＦＴの活性層に複数の結晶粒の境界が含まれることが避けられない。複数の結晶粒の境界を含む活性層を有するＴＦＴの電気的特性においては、キャリヤの易動度が低いことやオフ電流が大きいことなどの問題を生じる。したがって、特開平６−２４４１０３の方法で作製された結晶質珪素膜を利用することによっては、電気的特性がよくかつ特性ばらつきが少ないＴＦＴを作製することが実質的に困難である。
【０００６】
ＴＦＴの活性層に複数の結晶粒が含まれる問題を解決する方法として、結晶化促進触媒物質が付与される結晶化開始領域と半導体デバイス形成領域をパターニングにより隔離し、これら両領域間を二箇所の屈曲部を有する非晶質珪素膜薄膜経路で繋ぐことにより、半導体デバイス形成領域へ向けて成長する結晶粒を単−にすることが可能である旨が米国における１９９９年のＭａｔｅｒｉａｌｓ Ｒｅｓｅａｒｃｈ Ｓｏｃｉｅｔｙ（ＭＲＳ）Ｓｐｒｉｎｇ Ｍｅｅｔｉｎｇ（Ａ１８．６）にて発表された。すなわち、結晶化開始領域から半導体デバイス形成領域へ向けて成長する複数の結晶粒が珪素薄膜経路の二箇所の屈曲部によって一つに選択され、それらの屈曲部を通過できなくて選択されなかった結晶粒は半導体デバイス形成領域に入り得ないというものである。
【０００７】
【発明が解決しようとする課題】
半導体デバイスの高密度化とデバイスの電気特性安定化のためには、結晶質珪素膜中の触媒元素の含有量を少なくし、かつ単一結晶粒内に半導体デバイスを作製することが不可欠であり、さらに製造工程を簡略化し、製造スループットを向上させることが望ましい。
【０００８】
上述の米国のＭＲＳで発表されたように、絶縁性透明基板上の非晶質珪素薄膜を特定形状にパターニングし、結晶化開始領域に結晶化促進触媒物質を付与した後にアニール処理することによって、半導体デバイス形成領域を単一の結晶粒にすることが可能である。
【０００９】
しかしながら、米国ＭＲＳ発表のような特定形状のパターニングを利用する場合にも、結晶化後の珪素膜中に含まれる触媒物質量を減少させることはできず、触媒物質を除去する工程がやはり必要となる。
【００１０】
上述のような従来技術における課題に鑑み、本発明は、高性能で安定した特性を有する薄膜半導体デバイスを高密度で作製することを可能ならしめる結晶質半導体薄膜を簡易な方法で効率よく提供することを目的としている。
【００１１】
【課題を解決するための手段】
本発明による半導体デバイス形成領域を含む結晶質半導体薄膜において、その半導体デバイス形成領域は結晶化促進触媒物質を含む結晶核生成領域へ第１薄膜経路を介して接続されるとともに結晶化促進触媒物質を吸収するためのゲッタリング領域へ第２薄膜経路を介して接続されており、第１薄膜経路の幅は結晶核生成領域と半導体デバイス形成領域とのいずれの幅よりも狭く、第２薄膜経路の幅は半導体デバイス形成領域とゲッタリング領域とのいずれの幅よりも狭く、その半導体デバイス形成領域に含まれる結晶化促進触媒物質濃度が１×１０10ａｔｏｍｓ／ｃｍ3以上で１×１０17ａｔｏｍｓ／ｃｍ3以下の範囲内にあり、かつ半導体デバイス形成領域が単一の結晶粒で構成されていることを特徴としている。
【００１２】
本発明による半導体薄膜の製造方法は、絶縁表面を有する基板上において所定のパターンの非晶質半導体膜を形成し、その非晶質半導体膜パターンは結晶核生成領域と、これに第１の薄膜経路を介して接続された半導体デバイス形成領域と、これに第２の薄膜経路を介して接続された触媒物質ゲッタリング領域とを含み、第１薄膜経路の幅は結晶核生成領域と半導体デバイス形成領域とのいずれの幅よりも狭く設定され、第２薄膜経路の幅は半導体デバイス形成領域とゲッタリング領域とのいずれの幅よりも狭く設定され、結晶核発生領域に結晶化促進触媒物質を付与し、非晶質半導体パターンに結晶化エネルギを付与し、結晶核生成領域で発生した多結晶中の一つの結晶粒の成長を第１薄膜経路を介して半導体デバイス形成領域に伝えてその半導体デバイス形成領域を単結晶化するとともに、結晶核生成領域から第１薄膜経路を介して半導体デバイス形成領域へ拡散した触媒物質を第２薄膜経路を介してゲッタリング領域へ拡散させて、半導体デバイス形成領域内の触媒物質の濃度を低減させることを特徴としている。
【００１３】
なお、結晶核生成領域と半導体デバイス形成領域とを接続する第１の薄膜経路は少なくとも一箇所の屈曲部を有することが好ましい。また、結晶核生成領域から第１の薄膜経路を介して半導体デバイス形成領域内の最も遠い位置に至るまでの距離は、２μｍ以上で３００μｍ以下の範囲内にあることが好ましい。
【００１４】
第２の薄膜経路の幅は、１μｍ以上で半導体デバイス形成領域の幅より小さいことが好ましい。第２の薄膜経路と触媒物質ゲッタリング領域との面積の和は、１０μｍ2以上であることが好ましい。
【００１５】
半導体膜は珪素からなり、結晶化促進触媒物質はＦｅ、Ｃｏ、Ｎｉ、Ｇｅ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕ、およびＧｅの少なくとも１種の元素を含むことが好ましい。結晶核生成領域の表面上には、触媒物質が１×１０11ａｔｏｍｓ／ｃｍ2以上で１×１０16ａｔｏｍｓ／ｃｍ2以下の範囲内の面積濃度で付与されることが好ましい。結晶核生成領域内に、触媒物質が２×１０16ａｔｏｍｓ／ｃｍ3以上で２×１０21ａｔｏｍｓ／ｃｍ3以下の範囲内の体積濃度で付与されてもよい。
【００１６】
結晶核生成領域のみに触媒物質を付与するために、結晶核生成領域以外の領域の表面に厚さ５０ｎｍ以上の窒化珪素膜、酸化珪素膜、炭化珪素膜、および酸窒化珪素膜の少なくとも１種でマスクすることができる。
【００１７】
結晶化エネルギは、４００℃以上で８００℃以下の範囲内の温度に設定された電気炉によって付与することができる。
【００１８】
【発明の実施の形態】
本発明は、結晶化触媒物質除去のための特別な工程を追加することなく、半導体膜の結晶化工程後の半導体デバイス作製領域中の触媒物質含有量を減少させ、かつ半導体デバイス作製領域が完全に単一の結晶粒のみで構成されるように鋭意検討した結果として見出されたものである。
【００１９】
すなわち、触媒物質付与領域と半導体デバイス作製領域との間を第１の半導体薄膜経路で接続し、さらに半導体デバイス作製領域に対して第２の半導体薄膜経路を介して触媒物質ゲッタリング領域を接続することによって、半導体デバイス作製領域を単一結晶粒にし得るとともにその触媒物質含有量を減少させ得ることが見出された。
【００２０】
具体的には、絶縁性透明基板上に特定パターンの非晶質珪素薄膜を形成する。この非晶質珪素膜パターンは、結晶化促進触媒物質が付与された結晶核発生領域と、その結晶核発生領域に第１の薄膜経路を介して接続されていて結晶化後にＴＦＴを形成するための半導体デバイス形成領域と、その半導体デバイス形成領域に第２の薄膜経路を介して接続されている触媒物質ゲッタリング領域を含んでいる。
【００２１】
このとき、結晶核発生領域から第１の薄膜経路を経て半導体デバイス形成領域中の最も遠い位置までの距離は、２μｍ以上で３００μｍ以下であることが好ましい。この距離が２μｍよりも小さければ、第１の薄膜経路と半導体デバイス形成領域のパターニングが非常に困難になる。逆にこの距離が３００μｍよりも大きければ、たとえば電気炉を用いて結晶化する場合、結晶成長に必要な熱処理時間が長くなり、結晶核発生領域で生じた結晶の成長が半導体デバイス形成領域に進行する前に、半導体デバイス形成領域内で結晶核が発生して結晶粒を生じてしまうので、半導体デバイス形成領域を単結晶にすることが困難となる。
【００２２】
また、第２の薄膜経路の幅は、半導体デバイス形成領域の幅より狭くかつ１μｍ以上であることが好ましい。この第２薄膜経路の幅が１μｍよりも小さければ、結晶核発生領域から半導体デバイス形成領域へ導入された触媒物質が第２薄膜経路を介して触媒物質ゲッタリング領域へ拡散しにくくなるので、半導体デバイス形成領域中の触媒物質含有量が増加する。また、第２薄膜経路の幅が半導体デバイス形成領域の幅よりも大きければ、半導体デバイス形成領域の結晶化が完了する前に触媒物質ゲッタリング領域へ触媒物質が多量に拡散するので、半導体デバイス形成領域内で結晶化が不十分となって非晶質部分が残ることが起こり得る。
【００２３】
触媒物質ゲッタリング領域の幅は、第２薄膜経路の幅より大きくすることが好ましい。触媒物質ゲッタリング領域の幅が第２薄膜経路の幅より小さければ、触媒物質をゲッタリングする効率が低下するので、触媒物質ゲッタリング領域を長くする必要があり、設計上で面積効率が低下する。
【００２４】
第２薄膜経路と触媒物質ゲッタリング領域との面積和は、１０μｍ2以上であることが好ましい。この面積和が１０μｍ2よりも小さければ、触媒物質ゲッタリング効率が著しく低下し、触媒物質をゲッタリングすることが実質的に不可能になる。なお、この面積和の上限は、設計上許される最大面積に依存して規定されるので、必然的な上限は存在しない。
【００２５】
結晶核発生領域と半導体デバイス形成領域間を接続する第１の薄膜経路は、少なくとも一箇所の屈曲部を有することが好ましい。屈曲部のない第１薄膜経路を用いても、結晶核発生領域に付与される触媒物質量を正確に制御することによって、半導体デバイス形成領域を単結晶にすることは可能であるが、その制御の誤差の許容範囲が非常に小さいことから、製造の容易さの観点から好ましくない。少なくとも一箇所の屈曲部を有する第１薄膜経路を用いるとにより、半導体デバイス形成領域を単結晶にするための他の製造条件が著しく緩和され得る。
【００２６】
次に、非晶質珪素膜パターンにおける結晶核発生領域のみに触媒物質を付与するためのマスク層として、厚さ５０ｎｍ以上の窒化珪素膜、酸化珪素膜、炭化珪素膜、および酸窒化珪素膜の少なくとも１種を形成する。その後、通常のフォトエッチング工程により、結晶核発生領域のみにおいて非晶質珪素膜を露出させる。このマスク層は、結晶化エネルギ付与の際に触媒物質を透過させてはならず、かつ後に半導体デバイス活性層となる珪素膜と直に接するので、半導体デバイスの電気特性に悪影響をもたらす不純物などを含まないことが不可欠となる。そこで、厚さ５０ｎｍ以上の窒化珪素膜、酸化珪素膜、炭化珪素膜、または酸窒化珪素膜が、マスク層として好ましく用いられ得る。
【００２７】
マスク層のパターニング後、非晶質珪素の結晶化を促進する触媒物質として、Ｆｅ、Ｃｏ、Ｎｉ、Ｇｅ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕ、およびＧｅの少なくとも１種の元素が好ましく用いられ得る。
【００２８】
第１薄膜経路が少なくとも一箇所の屈曲部を含む非晶質珪素薄膜パターンにおいて、結晶核発生領域の非晶質珪素膜表面上にスパッタ法、蒸着法、または薬液塗布法等によって触媒物質を付与する場合、その触媒物質の面積濃度が１×１０11ａｔｏｍｓ／ｃｍ2以上で１×１０16ａｔｏｍｓ／ｃｍ2以下の範囲内になるように制御することが好ましい。この代わりに、結晶核発生領域の非晶質珪素膜内にイオン注入法などで触媒物質を付与する場合、その触媒物質の体積濃度が２×１０16ａｔｏｍｓ／ｃｍ3以上で２×１０21ａｔｏｍｓ／ｃｍ3以下の範囲内になるように制御することが好ましい。これらの範囲の触媒濃度より低ければ、結晶成長が非常に起こりにくいか、全く起こらない。逆に、これらの範囲の触媒濃度より高ければ、結晶核発生領域で生じる結晶粒の数が著しく増加し、一箇所の屈曲部を含む第１薄膜経路を用いても、半導体デバイス形成領域が必ずしも単一結晶粒にならない場合があって好ましくない。
【００２９】
触媒物質付与後に、熱、光、または荷電粒子などの結晶化エネルギの付与によって、結晶核発生領域内で生じた結晶粒は第１薄膜経路を通って半導体デバイス形成領域へと成長し、さらに第２薄膜経路を通って触媒物質ゲッタリング領域内へと成長する。
【００３０】
このような結晶化の際に、第１薄膜経路の屈曲部において単一の結晶粒の成長のみが選択されて、他の結晶粒の成長が半導体デバイス形成領域に進行することができなくなる。その結果として、半導体デバイス形成領域を完全に単一結晶粒で構成することが可能となる。このとき、電気炉を用いて結晶化エネルギの付与を行う場合、基板温度を４００℃以上で８００℃以下の範囲内にすることが好ましい。この範囲より低い温度では、結晶化速度が非常に遅くなり、製造工程として好ましくない。逆にこの範囲より高い温度では、触媒物質が付与された結晶核発生領域以外の任意の場所においても触媒物質によらない多数の結晶粒が短時間で発生するので、半導体デバイス形成領域が多数の微結晶を含む珪素膜となる。そのような微結晶珪素膜を利用して作製された半導体デバイスにおいては、キャリヤの移動度が小さくかつ電気特性が悪くなる。
【００３１】
触媒物質を利用した結晶成長においては、成長フロント部付近で高濃度の触媒物質が必要になる。したがって、結晶成長フロントが触媒物質ゲッタリング領域内に達したときには、そのゲッタリング領域中の成長フロント部付近の触媒物質濃度が高くなるように、半導体デバイス形成領域から触媒物質がゲッタリング領域へと拡散移動する。結果的に、触媒物質ゲッタリング領域中の触媒濃度が増加し、結晶化した半導体デバイス形成領域中の濃度は低下する。
【００３２】
本発明による半導体薄膜においては、半導体デバイス形成領域の結晶質半導体薄膜に含まれる触媒物質濃度が１×１０10ａｔｏｍｓ／ｃｍ3以上で１×１０17ａｔｏｍｓ／ｃｍ3以下になり、そのデバイス形成領域は単一の結晶粒で構成される。
【００３３】
上限である１×１０17ａｔｏｍｓ／ｃｍ3より濃度が高い場合、形成される半導体デバイスの特性が触媒物質の影響によって著しく低下するので好ましくない。他方、下限である１×１０10ａｔｏｍｓ／ｃｍ3より濃度を下げるのは非常に困難であり、濃度を下げるための付加的な工程が必要となるので、製造コストやスループットの観点から好ましくない。
【００３４】
なお、この下限から上限までの濃度範囲内であれば、形成される半導体デバイスの特性に問題を生じることはない。本発明によれば、特別なゲッタリング工程を追加することなく、触媒物質濃度がこの上限と下限の範囲内に収まる。
【００３５】
すなわち、本発明によって得られる半導体デバイス形成領域の結晶質薄膜はその触媒物質濃度が小さくかつ単一結晶粒で構成されているので、その半導体デバイス形成領域内に電気特性が良好なＴＦＴなどを作製することができる。
【００３６】
（実施例１）
図１と図２は、実施例１においてパターン化された半導体薄膜を示す模式的な平面図と断面図である。なお、本願の各図において、長さ、幅、厚さなどの寸法関係は図面の明瞭化と簡略化のために適宜に変更されており、実際の寸法関係を表してはいない。
【００３７】
図１に示されているような半導体薄膜パターンは、以下のようにして形成された。まず、Ｓｉ2Ｈ6ガスを用いる減圧ＣＶＤ法によって、石英基板１（図２参照）上に厚さ５０ｎｍの非晶質珪素膜を形成した。そして、レジスト塗布、露光、および現像を含むの通常のフォト工程を利用して、その非晶質珪素膜をパターニングした。
【００３８】
パターニングされた非晶質珪素膜は、図１に示されているように、非晶質珪素の結晶化を促進する触媒物質が付与されるべき結晶核発生領域２と、これに第１の薄膜経路３によって接続されていて単結晶化されるべき半導体デバイス形成領域４と、これに第２の薄膜経路５によって接続されていて触媒物質を吸収すべき触媒物質ゲッタリング領域６とを含んでいた。
【００３９】
なお、結晶化促進触媒物質が付与される結晶核発生領域２は、１０μｍ×１０μｍの正方形に形成された。第１の薄膜経路３は、８μｍの幅を有し、結晶核発生領域２から距離ａ＝８μｍにおいて屈曲部を含み、そしてその屈曲部から半導体デバイス形成領域４までの長さｂ＝８μｍを有していた。半導体デバイス形成領域４の幅と長さは、それぞれ２０μｍと３０μｍであった。第２の薄膜経路５の幅と長さはそれぞれ５μｍと１０μｍであり、触媒物質ゲッタリング領域６の幅と長さはそれぞれ２０μｍと１００μｍであった。
【００４０】
次に、ＳｉＨ4ガスとＯ2ガスを用いる常圧ＣＶＤ法によって、基板１と非晶質珪素膜パターンとを覆うマスク層として、ＳｉＯ2膜が２００ｎｍの厚さに形成された。そして、レジスト塗布、露光、および現像を含むフォト工程を利用して、図２に示されているように、マスクパターン７を形成するために、結晶核発生領域２上のＳｉＯ2膜をＮＨ4ＨＦ2の１３．７質量％水溶液でエッチングして除去する。このＳｉＯ2マスク７から露出された結晶核発生領域２の非晶質珪素膜表面上に、結晶化促進触媒物質としてのニッケルがスパッタリング法によってコーティグされた。このとき、ニッケルは、面積当りの濃度が１×１０13ａｔｏｍｓ／ｃｍ2になるように付与された。
【００４１】
その後、結晶化エネルギを付与するために、電気炉を用いて、窒素雰囲気中で基板１が６００℃に加熱された。この結晶化エネルギの付与によって、触媒物質でコートされた結晶核発生領域２内で複数個の結晶粒が発生し、それらのうちで単一の結晶粒のみが第１の薄膜経路３の屈曲部を通過して成長することができ、半導体デバイス形成領域４内へ結晶成長が進行していった。３時間の加熱処理によって、半導体デバイス形成領域４は完全に単結晶化し、さらに第２の薄膜経路５を経て、触媒物質ゲッタリング領域６内へ５０μｍ進入した位置まで結晶化した。
【００４２】
その結果、半導体デバイス形成領域４は触媒物質濃度が低い単一結晶粒で構成され、その領域４において良好な電気特性を有するＴＦＴを作製することができた。
【００４３】
（実施例２）
図３と図４は、実施例２においてパターン化された半導体薄膜を示す模式的な平面図と断面図である。図３に示されているような半導体薄膜パターンは、以下のようにして形成された。まず、Ｓｉ2Ｈ6ガスを用いる減圧ＣＶＤ法によって、石英基板８（図４参照）上に厚さ５０ｎｍの非晶質珪素膜を形成した。そして、レジスト塗布、露光、および現像を含むの通常のフォト工程を利用して、その非晶質珪素膜をパターニングした。
【００４４】
パターニングされた非晶質珪素膜は、図３に示されているように、非晶質珪素の結晶化を促進する触媒物質が付与されるべき結晶核発生領域９と、これに第１の薄膜経路１０によって接続されていて単結晶化されるべき半導体デバイス形成領域１１と、これに第２の薄膜経路１２によって接続されていて触媒物質を吸収すべき触媒物質ゲッタリング領域１３とを含んでいた。ここで、第２の薄膜経路１２は、設計の自由度を向上させるために、一つの屈曲部を有していた。
【００４５】
なお、結晶化促進触媒物質が付与される結晶核発生領域９は、１０μｍ×１０μｍの正方形に形成された。第１の薄膜経路１０は、８μｍの幅を有し、結晶核発生領域９から距離ｃ＝１０μｍにおいて屈曲部を含み、そしてその屈曲部から半導体デバイス形成領域１１までの長さｄ＝１０μｍを有していた。半導体デバイス形成領域１１の幅と長さは、それぞれ２０μｍと４０μｍであった。第２の薄膜経路１２は、４μｍの幅を有し、半導体デバイス形成領域１１から距離ｅ＝５μｍにおいて屈曲部を含み、そしてその屈曲部から触媒物質ゲッタリング領域１３までの長さｆ＝２０μｍを有していた。触媒物質ゲッタリング領域１３の幅と長さは、それぞれ３０μｍと５０μｍであった。
【００４６】
次に、ＳｉＨ4ガスとＯ2ガスを用いる常圧ＣＶＤ法によって、基板８と非晶質珪素膜パターンとを覆うマスク層として、ＳｉＯ2膜が２００ｎｍの厚さに形成された。そして、レジスト塗布、露光、および現像を含むフォト工程を利用して、図４に示されているように、マスクパターン１４を形成するために、結晶核発生領域９上のＳｉＯ2膜をＮＨ4ＨＦ2の１３．７質量％水溶液でエッチングして除去する。このＳｉＯ2マスク１４から露出された結晶核発生領域９の非晶質珪素膜中に、結晶化促進触媒物質としてのニッケルがイオン注入法で導入された。このとき、ニッケルは、体積当りの濃度が１×１０19ａｔｏｍｓ／ｃｍ2になるように付与された。
【００４７】
その後、結晶化エネルギを付与するために、電気炉を用いて、窒素雰囲気中で基板８が５８０℃に加熱された。この結晶化エネルギの付与によって、触媒物質がイオン注入された結晶核発生領域１１内で複数個の結晶粒が発生し、それらのうちで単一の結晶粒のみが第１の薄膜経路１０の屈曲部を通過して成長することができ、半導体デバイス形成領域１１内へ結晶成長が進行していった。１０時間の加熱処理によって、半導体デバイス形成領域１１は完全に単結晶化し、さらに第２の薄膜経路１２を経て、触媒物質ゲッタリング領域１３内へ３０μｍ進入した位置まで結晶化した。
【００４８】
その結果、半導体デバイス形成領域１１は触媒物質濃度が低い単一結晶粒で構成され、その領域１１において良好な電気特性を有するＴＦＴを作製することができた。
【００４９】
【発明の効果】
以上のように、本発明によれば、高性能で安定した特性を有する薄膜半導体デバイスを高密度で作製することを可能ならしめる結晶質半導体薄膜を簡易な方法で効率よく提供することができる。
【図面の簡単な説明】
【図１】 本発明の実施例１においてパターン化された半導体薄膜を示す模式的な平面図である。
【図２】 図１の半導体薄膜中の結晶核発生領域を示す模式的な断面図である。
【図３】 本発明の実施例２においてパターン化された半導体薄膜を示す模式的な平面図である。
【図４】 図３の半導体膜薄中の結晶核発生領域を示す模式的な断面図である。
【符号の説明】
１ 石英基板、２ 結晶核発生領域、３ 第１の薄膜経路、４ 半導体デバイス形成領域、５ 第２の薄膜経路、６ 触媒物質ゲッタリング領域、７ ＳｉＯ2マスク、８ 石英基板、９ 結晶核発生領域、１０ 第１の薄膜経路、１１ 半導体デバイス形成領域、１２ 第２の薄膜経路、１３ 触媒物質ゲッタリング領域、１４ ＳｉＯ2マスク。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a crystalline semiconductor thin film formed on a substrate having an insulating surface, and particularly obtained by applying crystallization energy such as heat, light, or charged particles to an amorphous semiconductor film formed on a substrate. The present invention relates to a crystalline semiconductor thin film.
[0002]
[Prior art]
In recent years, thin film semiconductor devices typified by thin film field effect transistors (TFTs) have attracted attention. In the manufacture of a thin film semiconductor device, a semiconductor thin film having a thickness of several tens to several hundreds of nanometers is formed on a substrate having an insulating surface by a CVD method or the like, and this semiconductor thin film is used as an active layer to form an insulated gate field effect semiconductor element And diodes are formed. As one of the application fields of such a semiconductor thin film, an active matrix type liquid crystal electro-optical device is known. In this method, one or more TFTs are arranged on each of several hundreds of thousands or more of pixel electrodes arranged in a matrix, and charges supplied to the pixel electrodes are controlled by the TFTs.
[0003]
As a thin film semiconductor used for a TFT, it is easy to use an amorphous silicon film, but there is a problem that electrical characteristics are low such as low carrier mobility. In order to obtain improved TFT characteristics, a crystalline silicon thin film may be used. The crystalline silicon film is called a polycrystalline silicon film, a microcrystalline silicon film, or the like. In order to obtain such a crystalline silicon film, an amorphous silicon film is first formed and then crystallized by applying crystallization energy.
[0004]
Japanese Patent Laid-Open No. 6-244103 proposes a method of obtaining a crystalline silicon film by applying a catalyst substance for promoting crystallization of silicon to the surface of an amorphous silicon film and crystallizing it by subsequent annealing. However, the silicon film crystallized by the method proposed in Japanese Patent Laid-Open No. 6-244103 contains a large amount of a catalytic material, and the crystalline silicon film containing a large amount of the catalytic material in this way is not changed in terms of electrical characteristics. Not suitable for use in TFT. Therefore, a process for removing the catalyst material is required.
[0005]
In the method proposed in Japanese Patent Laid-Open No. 6-244103, crystallization occurs at an arbitrary position of the amorphous silicon film. Therefore, when a TFT is manufactured using the obtained crystalline silicon film, the activity of the TFT is increased. It is inevitable that a layer includes a plurality of crystal grain boundaries. In the electrical characteristics of a TFT having an active layer including a plurality of crystal grain boundaries, there are problems such as low carrier mobility and large off-current. Therefore, it is substantially difficult to produce a TFT having good electrical characteristics and little characteristic variation by using a crystalline silicon film produced by the method of Japanese Patent Laid-Open No. 6-244103.
[0006]
As a method for solving the problem that the active layer of the TFT includes a plurality of crystal grains, the crystallization start region to which the crystallization promoting catalyst material is applied and the semiconductor device formation region are separated by patterning, and the two regions are separated from each other. The fact that the crystal grains grown toward the semiconductor device formation region can be made single by connecting them with the amorphous silicon film thin film path having a bent portion of the material materials research society (MRS in 1999) in the United States. ) It was announced at Spring Meeting (A18.6). That is, a plurality of crystal grains that grow from the crystallization start region toward the semiconductor device formation region are selected as one by two bent portions of the silicon thin film path, and cannot be selected because they cannot pass through these bent portions. The crystal grains cannot enter the semiconductor device formation region.
[0007]
[Problems to be solved by the invention]
In order to increase the density of semiconductor devices and stabilize the electrical characteristics of the devices, it is indispensable to reduce the content of catalytic elements in the crystalline silicon film and fabricate the semiconductor devices in a single crystal grain. Further, it is desirable to further simplify the manufacturing process and improve the manufacturing throughput.
[0008]
As disclosed in the above-mentioned MRS of the United States, by patterning the amorphous silicon thin film on the insulating transparent substrate into a specific shape, applying a crystallization promoting catalyst material to the crystallization start region, and then performing an annealing process, It is possible to make the semiconductor device formation region into a single crystal grain.
[0009]
However, even when patterning with a specific shape as in the US MRS announcement is used, the amount of the catalytic material contained in the crystallized silicon film cannot be reduced, and a process for removing the catalytic material is still necessary. Become.
[0010]
In view of the problems in the prior art as described above, the present invention efficiently provides a crystalline semiconductor thin film capable of producing a thin film semiconductor device having high performance and stable characteristics at a high density by a simple method. The purpose is that.
[0011]
[Means for Solving the Problems]
In the crystalline semiconductor thin film containing a semiconductor device forming region according to the present invention, the crystallization promoting catalyst material together with the semiconductor device formation regions are connected via the first thin film path to the nucleation region containing the crystallization accelerating catalytic material It is connected to the gettering region for absorption through the second thin film path, and the width of the first thin film path is narrower than any width of the crystal nucleation region and the semiconductor device formation region. The width is narrower than any width of the semiconductor device formation region and the gettering region, and the concentration of the crystallization promoting catalyst substance contained in the semiconductor device formation region is 1 × 10 10 atoms / cm 3 or more and 1 × 10 17 atoms /
[0012]
The method for producing a semiconductor thin film according to the present invention forms an amorphous semiconductor film having a predetermined pattern on a substrate having an insulating surface, and the amorphous semiconductor film pattern includes a crystal nucleation region and a first thin film formed thereon. A semiconductor device forming region connected via a path and a catalytic material gettering region connected thereto via a second thin film path, the width of the first thin film path being the crystal nucleation region and the semiconductor device forming The width of the second thin film path is set to be narrower than any width of the semiconductor device formation region and the gettering region, and the crystallization promoting catalytic material is applied to the crystal nucleus generation region. Then, crystallization energy is imparted to the amorphous semiconductor pattern, and the growth of one crystal grain in the polycrystal generated in the crystal nucleation region is transmitted to the semiconductor device formation region via the first thin film path. The semiconductor device forming region is single-crystallized, and the catalyst material diffused from the crystal nucleation region to the semiconductor device forming region via the first thin film path is diffused to the gettering region via the second thin film path, thereby It is characterized by reducing the concentration of the catalyst substance in the formation region.
[0013]
Note that the first thin film path connecting the crystal nucleation region and the semiconductor device formation region preferably has at least one bent portion. The distance from the crystal nucleation region to the farthest position in the semiconductor device formation region via the first thin film path is preferably in the range of 2 μm to 300 μm.
[0014]
The width of the second thin film path is preferably 1 μm or more and smaller than the width of the semiconductor device formation region . The sum of the areas of the second thin film path and the catalytic material gettering region is preferably 10 μm 2 or more.
[0015]
The semiconductor film is made of silicon, and the crystallization promoting catalytic material preferably contains at least one element of Fe, Co, Ni, Ge, Ru, Rh, Pd, Os, Ir, Pt, Cu, Au, and Ge. . On the surface of the crystal nucleation region, the catalyst substance is preferably applied at an area concentration in the range of 1 × 10 11 atoms / cm 2 to 1 × 10 16 atoms / cm 2 . In the crystal nucleation region, the catalyst substance may be applied at a volume concentration in the range of 2 × 10 16 atoms / cm 3 to 2 × 10 21 atoms / cm 3 .
[0016]
In order to apply the catalytic substance only to the crystal nucleation region, at least one of a silicon nitride film, a silicon oxide film, a silicon carbide film, and a silicon oxynitride film having a thickness of 50 nm or more on the surface of the region other than the crystal nucleation region Can be masked.
[0017]
The crystallization energy can be applied by an electric furnace set to a temperature in the range of 400 ° C. or higher and 800 ° C. or lower.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
The present invention reduces the content of the catalyst material in the semiconductor device fabrication region after the crystallization process of the semiconductor film without adding a special process for removing the crystallization catalyst material, and the semiconductor device fabrication region is completely It has been found as a result of earnest study to be composed of only a single crystal grain.
[0019]
That is, the catalyst material application region and the semiconductor device fabrication region are connected by the first semiconductor thin film path, and further, the catalyst material gettering region is connected to the semiconductor device fabrication region via the second semiconductor thin film path. As a result, it has been found that the semiconductor device fabrication region can be made into a single crystal grain and its catalytic substance content can be reduced.
[0020]
Specifically, an amorphous silicon thin film having a specific pattern is formed on an insulating transparent substrate. This amorphous silicon film pattern is connected to a crystal nucleation region to which a crystallization promoting catalyst material is applied, and is connected to the crystal nucleation region via a first thin film path to form a TFT after crystallization. And a catalytic material gettering region connected to the semiconductor device formation region via a second thin film path.
[0021]
At this time, the distance from the crystal nucleus generation region to the farthest position in the semiconductor device formation region through the first thin film path is preferably 2 μm or more and 300 μm or less. If this distance is smaller than 2 μm, patterning of the first thin film path and the semiconductor device forming region becomes very difficult. On the other hand, if this distance is larger than 300 μm, for example, when crystallization is performed using an electric furnace, the heat treatment time required for crystal growth becomes longer, and the crystal growth generated in the crystal nucleus generation region proceeds to the semiconductor device formation region. Before this, crystal nuclei are generated in the semiconductor device formation region to produce crystal grains, and it is difficult to make the semiconductor device formation region a single crystal.
[0022]
The width of the second thin film path is preferably narrower than the width of the semiconductor device formation region and 1 μm or more. If the width of the second thin film path is smaller than 1 μm, the catalyst material introduced from the crystal nucleus generation region to the semiconductor device formation region is less likely to diffuse to the catalyst material gettering region via the second thin film path. The catalytic material content in the device formation region is increased. Further, if the width of the second thin film path is larger than the width of the semiconductor device formation region, a large amount of the catalyst material diffuses into the catalyst material gettering region before the crystallization of the semiconductor device formation region is completed. It can happen that crystallization is insufficient in the region and an amorphous part remains.
[0023]
The width of the catalytic material gettering region is preferably larger than the width of the second thin film path. If the width of the catalytic material gettering region is smaller than the width of the second thin film path, the efficiency of gettering the catalytic material is lowered, so that the catalytic material gettering region needs to be lengthened and the area efficiency is reduced in design. .
[0024]
The area sum of the second thin film path and the catalyst material gettering region is preferably 10 μm 2 or more. If this area sum is smaller than 10 μm 2 , the catalyst material gettering efficiency is remarkably lowered, and it is substantially impossible to getter the catalyst material. Since the upper limit of the area sum is defined depending on the maximum area allowed in design, there is no inevitable upper limit.
[0025]
It is preferable that the first thin film path connecting the crystal nucleus generation region and the semiconductor device formation region has at least one bent portion. Even if the first thin film path without a bent portion is used, it is possible to make the semiconductor device formation region a single crystal by accurately controlling the amount of the catalytic material applied to the crystal nucleus generation region. This is not preferable from the viewpoint of ease of manufacture. By using the first thin film path having at least one bent portion, other manufacturing conditions for making the semiconductor device forming region a single crystal can be remarkably relaxed.
[0026]
Next, as a mask layer for applying a catalytic substance only to the crystal nucleus generation region in the amorphous silicon film pattern, a silicon nitride film, a silicon oxide film, a silicon carbide film, and a silicon oxynitride film having a thickness of 50 nm or more are used. Form at least one species. Thereafter, the amorphous silicon film is exposed only in the crystal nucleus generation region by a normal photoetching process. This mask layer must not allow the catalyst material to permeate when applying crystallization energy, and is in direct contact with the silicon film that later becomes the semiconductor device active layer, so that impurities that adversely affect the electrical characteristics of the semiconductor device can be removed. It is essential not to include it. Therefore, a silicon nitride film, silicon oxide film, silicon carbide film, or silicon oxynitride film having a thickness of 50 nm or more can be preferably used as the mask layer.
[0027]
After patterning of the mask layer, at least one of Fe, Co, Ni, Ge, Ru, Rh, Pd, Os, Ir, Pt, Cu, Au, and Ge is used as a catalyst material that promotes crystallization of amorphous silicon. These elements can be preferably used.
[0028]
In an amorphous silicon thin film pattern in which the first thin film path includes at least one bent portion, a catalytic substance is applied to the surface of the amorphous silicon film in the crystal nucleus generation region by sputtering, vapor deposition, chemical solution coating, or the like. In this case, it is preferable to control the catalyst material so that the area concentration of the catalyst substance is in the range of 1 × 10 11 atoms / cm 2 to 1 × 10 16 atoms / cm 2 . Instead, when a catalytic material is applied to the amorphous silicon film in the crystal nucleus generation region by an ion implantation method or the like, the volume concentration of the catalytic material is 2 × 10 16 atoms / cm 3 or more and 2 × 10 21 atoms. It is preferable to control to be within a range of / cm 3 or less. Below this range of catalyst concentrations, crystal growth is very unlikely or not at all. On the contrary, if the catalyst concentration is higher than these ranges, the number of crystal grains generated in the crystal nucleus generation region is remarkably increased, and even if the first thin film path including one bent portion is used, the semiconductor device formation region is not necessarily provided. It may not be a single crystal grain, which is not preferable.
[0029]
After the application of the catalyst substance, the crystal grains generated in the crystal nucleus generation region are grown to the semiconductor device formation region through the first thin film path by the application of crystallization energy such as heat, light, or charged particles. Grows through two thin film paths into the catalytic material gettering region.
[0030]
During such crystallization, only the growth of a single crystal grain is selected at the bent portion of the first thin film path, and the growth of other crystal grains cannot proceed to the semiconductor device formation region. As a result, the semiconductor device formation region can be completely composed of single crystal grains. At this time, when the crystallization energy is applied using an electric furnace, the substrate temperature is preferably set in a range of 400 ° C. or higher and 800 ° C. or lower. If the temperature is lower than this range, the crystallization rate becomes very slow, which is not preferable as a production process. Conversely, at temperatures higher than this range, a large number of crystal grains that do not depend on the catalyst material are generated in a short time at any place other than the crystal nucleus generation region to which the catalyst material is applied. A silicon film containing microcrystals is formed. In a semiconductor device manufactured using such a microcrystalline silicon film, the mobility of carriers is small and the electrical characteristics are deteriorated.
[0031]
In crystal growth using a catalytic material, a high concentration of catalytic material is required near the growth front. Therefore, when the crystal growth front reaches the catalyst material gettering region, the catalyst material is moved from the semiconductor device formation region to the gettering region so that the concentration of the catalyst material in the vicinity of the growth front portion in the gettering region becomes high. Diffusion moves. As a result, the catalyst concentration in the catalyst material gettering region increases, and the concentration in the crystallized semiconductor device formation region decreases.
[0032]
In the semiconductor thin film according to the present invention, the concentration of the catalyst substance contained in the crystalline semiconductor thin film in the semiconductor device formation region is 1 × 10 10 atoms / cm 3 or more and 1 × 10 17 atoms / cm 3 or less, and the device formation region Is composed of a single crystal grain.
[0033]
When the concentration is higher than the upper limit of 1 × 10 17 atoms / cm 3 , the characteristics of the formed semiconductor device are remarkably deteriorated due to the influence of the catalyst substance, which is not preferable. On the other hand, it is very difficult to lower the concentration from the lower limit of 1 × 10 10 atoms / cm 3 , and an additional step for lowering the concentration is required, which is not preferable from the viewpoint of manufacturing cost and throughput.
[0034]
In addition, if it exists in the density | concentration range from this minimum to an upper limit, a problem will not arise in the characteristic of the semiconductor device formed. According to the present invention, the catalyst material concentration falls within the upper and lower limits without adding a special gettering step.
[0035]
In other words, the crystalline thin film in the semiconductor device formation region obtained by the present invention is composed of a single crystal grain with a low concentration of the catalyst substance, so that a TFT having good electrical characteristics is produced in the semiconductor device formation region. can do.
[0036]
Example 1
1 and 2 are a schematic plan view and a cross-sectional view showing a semiconductor thin film patterned in Example 1. FIG. In each drawing of the present application, dimensional relationships such as length, width, and thickness are appropriately changed for clarity and simplification of the drawings, and do not represent actual dimensional relationships.
[0037]
The semiconductor thin film pattern as shown in FIG. 1 was formed as follows. First, the low pressure CVD method using Si 2 H 6 gas, an amorphous silicon film having a thickness of 50nm on the quartz substrate 1 (see FIG. 2). Then, the amorphous silicon film was patterned by using a normal photo process including resist coating, exposure, and development.
[0038]
As shown in FIG. 1, the patterned amorphous silicon film includes a crystal
[0039]
In addition, the crystal
[0040]
Next, an SiO 2 film having a thickness of 200 nm was formed as a mask layer covering the
[0041]
Thereafter, in order to apply crystallization energy, the
[0042]
As a result, the semiconductor
[0043]
(Example 2)
3 and 4 are a schematic plan view and a cross-sectional view showing a semiconductor thin film patterned in the second embodiment. The semiconductor thin film pattern as shown in FIG. 3 was formed as follows. First, an amorphous silicon film having a thickness of 50 nm was formed on a quartz substrate 8 (see FIG. 4) by low pressure CVD using Si 2 H 6 gas. Then, the amorphous silicon film was patterned by using a normal photo process including resist coating, exposure, and development.
[0044]
As shown in FIG. 3, the patterned amorphous silicon film includes a crystal nucleus generation region 9 to be provided with a catalyst material that promotes crystallization of amorphous silicon, and a first thin film. The semiconductor
[0045]
In addition, the crystal nucleus generation | occurrence | production area | region 9 to which a crystallization promotion catalyst substance is provided was formed in the square of 10 micrometers x 10 micrometers. The first
[0046]
Next, an SiO 2 film having a thickness of 200 nm was formed as a mask layer covering the substrate 8 and the amorphous silicon film pattern by an atmospheric pressure CVD method using SiH 4 gas and O 2 gas. Then, using a photo process including resist coating, exposure, and development, as shown in FIG. 4, in order to form a
[0047]
Thereafter, in order to impart crystallization energy, the substrate 8 was heated to 580 ° C. in a nitrogen atmosphere using an electric furnace. By applying the crystallization energy, a plurality of crystal grains are generated in the crystal
[0048]
As a result, the semiconductor
[0049]
【The invention's effect】
As described above, according to the present invention, it is possible to efficiently provide a crystalline semiconductor thin film capable of manufacturing a thin film semiconductor device having high performance and stable characteristics at a high density by a simple method.
[Brief description of the drawings]
FIG. 1 is a schematic plan view showing a semiconductor thin film patterned in Example 1 of the present invention.
FIG. 2 is a schematic cross-sectional view showing a crystal nucleus generation region in the semiconductor thin film of FIG.
FIG. 3 is a schematic plan view showing a semiconductor thin film patterned in Example 2 of the present invention.
4 is a schematic cross-sectional view showing a crystal nucleus generation region in the thin semiconductor film of FIG. 3;
[Explanation of symbols]
1 quartz substrate, 2 crystal nucleus generation region, 3 the first thin film path, fourth semiconductor device forming region, 5 second film path, 6 catalytic material gettering region, 7 SiO 2 mask, 8 quartz substrate, 9
Claims (11)
前記半導体デバイス形成領域は結晶化促進触媒物質を含む結晶核生成領域へ第１薄膜経路を介して接続されるとともに前記結晶化促進触媒物質を吸収するためのゲッタリング領域へ第２薄膜経路を介して接続されており、
前記第１薄膜経路の幅は前記結晶核生成領域と前記半導体デバイス形成領域とのいずれの幅よりも狭く、
前記第２薄膜経路の幅は前記半導体デバイス形成領域と前記ゲッタリング領域とのいずれの幅よりも狭く、
前記半導体デバイス形成領域に含まれる結晶化促進触媒物質濃度が１×１０10ａｔｏｍｓ／ｃｍ3以上で１×１０17ａｔｏｍｓ／ｃｍ3以下の範囲内にあり、かつ前記半導体デバイス形成領域が単一の結晶粒で構成されていることを特徴とする半導体薄膜。A crystalline semiconductor thin film including a semiconductor device forming region,
The semiconductor device formation region is connected to a crystal nucleation region containing a crystallization promoting catalyst material via a first thin film path and to a gettering region for absorbing the crystallization promoting catalyst material via a second thin film route. Connected,
The width of the first thin film path is narrower than any width of the crystal nucleation region and the semiconductor device formation region,
The width of the second thin film path is narrower than any width of the semiconductor device formation region and the gettering region,
The concentration of the crystallization promoting catalyst material contained in the semiconductor device formation region is in the range of 1 × 10 10 atoms / cm 3 or more and 1 × 10 17 atoms / cm 3 or less, and the semiconductor device formation region is a single region. A semiconductor thin film comprising crystal grains.
前記第２薄膜経路の幅は前記半導体デバイス形成領域と前記ゲッタリング領域とのいずれの幅よりも狭く設定され、
前記結晶核発生領域に結晶化促進触媒物質を付与し、
前記非晶質半導体パターンに結晶化エネルギを付与し、
前記結晶核生成領域で発生した多結晶中の一つの結晶粒の成長を前記第１薄膜経路を介して前記半導体デバイス形成領域に伝えてその半導体デバイス形成領域を単結晶化するとともに、前記結晶核生成領域から前記第１薄膜経路を介して前記半導体デバイス形成領域へ拡散した前記触媒物質を前記第２薄膜経路を介して前記ゲッタリング領域へ拡散させて、前記半導体デバイス形成領域内の前記触媒物質の濃度を低減させることを特徴とする半導体薄膜の製造方法。An amorphous semiconductor film having a predetermined pattern is formed on a substrate having an insulating surface, and the amorphous semiconductor film pattern is formed with a crystal nucleation region and a semiconductor device connected to this through a first thin film path And a catalytic material gettering region connected thereto via a second thin film path, wherein the width of the first thin film path is greater than any width of the crystal nucleation region and the semiconductor device formation region Is set too narrow,
The width of the second thin film path is set narrower than any width of the semiconductor device formation region and the gettering region,
Providing a crystallization promoting catalyst material to the crystal nucleus generation region;
Imparting crystallization energy to the amorphous semiconductor pattern;
The growth of one crystal grain in the polycrystal generated in the crystal nucleation region is transmitted to the semiconductor device formation region via the first thin film path to monocrystallize the semiconductor device formation region, and the crystal nuclei The catalyst material diffused from the generation region to the semiconductor device formation region via the first thin film path is diffused to the gettering region via the second thin film route, and the catalyst material in the semiconductor device formation region is diffused. A method for producing a semiconductor thin film, characterized in that the concentration of the semiconductor is reduced.
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