JP3976668B2

JP3976668B2 - パケット交換装置

Info

Publication number: JP3976668B2
Application number: JP2002340285A
Authority: JP
Inventors: 隆岩崎
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 2002-11-25
Filing date: 2002-11-25
Publication date: 2007-09-19
Anticipated expiration: 2022-11-25
Also published as: JP2004179705A

Description

【０００１】
【発明の属する技術分野】
本発明は、パケット交換装置のデータエラーレートの改善に関し、特に、クロック周波数を操作することによる装置内部の高速インタフェースに発生するデータエラーの改善に関する。
【０００２】
【従来の技術】
図1に、一般的に構成されるパケット交換装置のシステムブロック図を示す。このパケット交換装置には、回線カード101-1〜N、スイッチカード102、装置制御カード（図示せず）に分割され構成されている。
【０００３】
主信号データ（パケットあるいはパケットを固定長に分割したもの）を回線カード101-1〜Nとスイッチカード102間で送受信するにあたり、スイッチカード102は複数枚ある回線カード101とインタフェースするために、回線カード1枚当たりとの間の信号本数は少なくせざるを得なく、おのずと高い速度での信号伝送となる。また、スイッチカード102内には、トラフィックの優先制御やスイッチの待ち合わせ用のキューを持つスイッチキュー制御部103、クロスバースイッチなどから成るスイッチコア部104があり、これらはそれぞれの機能でLSIに分割されることが多く、これらも全回線カード101からの回線を収容するため、LSI間においてあまり信号本数を増やすことができず、比較的高い速度での信号伝送となる。
【０００４】
近年、装置の大容量化に伴う主信号データ速度の高速化によって、前記のような構成を用いたパケット交換装置内部では、アナログ的要素による主信号データエラーは、上記に示した回線カード101とスイッチカード102間、スイッチカード102内LSI間といった高速インタフェースにおける発生頻度が最も高い。
【０００５】
主信号データエラーが発生するアナログ的要因とは、例えば、装置周囲温度の変化に伴うLSIの温度特性による信号タイミング・波形への影響、装置周囲からのノイズによる信号波形への影響、LSI、発振器等の部品個別の特性ばらつきによる信号タイミング・波形への影響などによるものであり、つまり装置として個々に異なるものである。
【０００６】
アナログ的要因によるデータエラーを減少させる対策として、上記のデータエラー発生箇所を駆動するクロック周波数（以後、断りのない限り「クロック周波数」はスイッチカード102内、および回線カード101のスイッチカード102とのインタフェース部分における動作クロックの周波数を指す）を下げることは、信号のACマージンの増加、LSI等の消費電力減少に伴う電源系ノイズの減少といったことから大変有効な手段であるが、クロック周波数を落とすと当然データ伝送速度が落ちるためスイッチ容量も低下してしまう。但しパケット交換装置は通常、最大回線容量を持つ回線カードをフルに装置に実装した状態にして、回線容量の合計がスイッチ容量と同等かあるいは若干低い程度となるよう設計されており、また低容量の回線インタフェースを持つ回線カードの使用や、未使用回線カードの存在、さらに、実際のネットワーク設計ではトラフィックを回線容量フルに流すことはないということから、現実的にはトラフィック量はスイッチ容量より低くなる。また物理的にも、本構成のようなパケット交換装置では、スイッチカード102内、スイッチカード102の前後段は網と非同期で動作でき、装置内の自走発振器によるクロックを使用していることから、クロックを生成する発振器を周波数の低いものに交換することが可能である。
【０００７】
【特許文献１】
特開平０２−６３２３３号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、単に、ある特定の低い周波数の発振器に交換すると、装置毎に異なるネットワーク設計によって、やはり受信トラフィックをスイッチ容量が下回り、パケット廃棄、あるいは前段装置に対して多量のバックプレッシャを発動してしまうものが出てくる可能性がある。従ってパケット交換装置において、同一機種でも全ての装置の使用環境・条件を勘案し、スイッチカード102周辺のデータエラーによるパケット廃棄、スイッチ容量低下によるパケット廃棄の両方を避けられるような、低下させるべきクロック周波数を決定するのは極めて困難である。
【０００９】
従来の技術の問題点は、パケット交換装置におけるスイッチカード102周辺の高速インタフェースにおいて、装置使用条件、個別特性に依存するアナログ的要因のデータエラーが発生している場合、これらを抑えることは困難であるという点である。データエラーの発生が問題である理由は、データエラーによってそれが属するパケットが廃棄され、上位プロトコルによる再送が発生しネットワークリソースを無駄に浪費したり、また通信にかかる時間が伸びたりするためである。データエラーを抑えるのが困難な理由は、装置個別にデータの波形・位相の調整をすることが困難なためである。
【００１０】
そこで、本発明の主な目的は、受信トラフィック量をスイッチ容量が下回らない程度にまでクロック周波数を下げ、スイッチカード周辺の高速インタフェース部分におけるデータエラーを減少させるパケット交換装置を提供することである。
【００１１】
【課題を解決するための手段】
請求項１記載の発明によれば、回線から受信したパケットデータをセルに分割し、またセルをパケットに再生し回線に出力する機能を有する回線カードと、前記回線カードから出力されたセルをスイッチングし前記回線カードに出力するスイッチカードと、制御バスを介して前記回線カード及び前記スイッチカードと接続される制御カードと、からなるパケット交換装置において、前記回線カード内及び前記スイッチカード内の各部においてカウントしたセルのデータエラー数と回線から受信したセル数からデータエラーレートを算出する手段と、このデータエラーレートに応じてパケット装置内におけるセルの送受信クロック周波数を変更する手段と、を備えることを特徴とするパケット交換装置を得ることができる。
【００１２】
請求項２記載の発明によれば、前記データエラー数は、エラーが検出されたセルを単位としてカウントすることを特徴とする請求項１記載のパケット交換装置を得ることができる。
【００１３】
請求項３記載の発明によれば、前記データエラー数は、エラーが検出されたビットを単位としてカウントすることを特徴とする請求項１記載のパケット交換装置を得ることができる。
【００１４】
請求項４記載の発明によれば、回線から受信したパケットデータをセルに分割し、またセルをパケットに再生し回線に出力する機能を有する回線カードと、前記回線カードから出力されたセルをスイッチングし前記回線カードに出力するスイッチカードと、制御バスを介して前記回線カード及び前記スイッチカードと接続される制御カードと、からなるパケット交換装置において、前記パケットの再生部分は、回線カード及び前記スイッチカードの各部において廃棄されたセル数をデータエラー数としてカウントし、これと回線カードにて受信したセルの数によりデータエラーレートを算出する手段と、このデータエラーレートに応じてパケット装置内におけるセルの送受信クロック周波数を変更する手段と、を備えることを特徴とするパケット交換装置を得ることができる。
【００１５】
請求項５記載の発明によれば、回線カードの種別及び数量と、トラフィック量から自装置が扱う最大トラフィック量を算出する手段と、前記トラフィック量から最低クロック周波数に換算する手段を備え、前記送受信クロック周波数を前記最低クロック周波数を限度として変更すること特徴とする請求項１〜４記載のパケット交換装置が得られる。
【００１６】
請求項６記載の発明によれば、前記出力クロック周波数を段階的に変化させ所望の周波数に変化させることを特徴とする請求項１〜４記載のパケット交換装置が得られる。
【００１７】
請求項７記載の発明によれば、前記スイッチカードに滞留するセルが全て出力された後で、前記送受信クロック周波数を変更することを特徴とする請求項１〜４記載のパケット交換装置が得られる。
【００１８】
【発明の実施の形態】
以下、図面を参照して、この発明の好適な実施の形態を例示的に説明する。ただし、この実施の形態に記載されている構成部品の寸法、材質、その相対配置などは、特に特定的な記載がない限りは、この発明の範囲をそれらのみに限定する趣旨のものではない。
【００１９】
図２は、本発明の一実施の形態に係るパケット交換装置のシステムブロックであり、図１に示されるシステムブロックと基本的には共通する。ただし、エラーレートの測定により、クロックレートを変更する手段を有する点で異なる。
【００２０】
回線カード101は、回線よりパケットを受信し、パケット上の宛先情報を見てスイッチの転送宛先ポートを決定後、この情報を付加しつつ回線カード101内のパケット分割部201にパケットを渡す。
【００２１】
パケット分割部201は、装置内でのパケットの扱いを容易にするためにパケットを固定長に分割し（このパケットを分割したものをセルと呼ぶ）、これらセルをスイッチカード102に対し送信する。なお、回線カード101とスイッチカード102は、セルの高速転送を実現するため、専用ハードウェアであるカード間インタフェース部105を持ち、カード間でのセルの転送はカード間インタフェース部105-1を経由する。
【００２２】
スイッチカード102は、回線カード101から受信したセルを、セル内に含まれるスイッチの転送宛先ポート情報に基づき、スイッチキュー制御部103、スイッチコア部104でスイッチングする。
【００２３】
スイッチキュー制御部103は、セル送信の際の優先制御やスイッチコア部104でのスイッチングの待ち合わせ用のキューを持ち、これらの動作を制御する。
【００２４】
スイッチコア部104は、優先制御等を除いた、実際にセルのスイッチングを行うブロックである。スイッチコア部104が送信したセルは、再度、スイッチキュー制御部103を通り回線カード101に渡される。
【００２５】
回線カード101は、カード間インタフェース部105を介しセルを受信すると、パケット再生部202においてセルをパケットに再生後、パケットを回線インタフェースに合ったデータフォーマットに変換し回線に送信する。
【００２６】
装置制御カード208は、装置全体の設定、ならびに各カードからの情報の収集といった装置全体の制御を行うものである。
【００２７】
スイッチカード制御部206は、スイッチカード102内の制御バスと装置制御バスの間に位置し、装置制御カード208とスイッチカード102内の各ブロックとの間の情報転送のインタフェースを行う。
【００２８】
回線カード制御部204も、回線カード101内の制御バスと装置制御バスの間に位置し、装置制御カード208と回線カード101内の各ブロックとの間の情報転送のインタフェースである。
【００２９】
データエラーカウント部207-1〜3は、前段ブロックよりセルを受信した際にセル内に発生したデータエラーを検出し、その数量をカウントするブロックである。
【００３０】
スイッチカードクロック発生部205は、クロックを生成し、スイッチカード102内の各ブロック、回線カードクロック発生部203に対し分配する。本ブロックが発生するクロック周波数は変更可能であり、装置制御カード208より、装置制御バス、スイッチカード102内の制御バスを通じて通知されるクロック周波数情報に基づき決定される。
【００３１】
回線カードクロック発生部203は、スイッチカード102より受信するクロック周波数に同期したクロックを生成し、回線カード101内の各ブロックに対し分配する。ここで、パケット分割部201はパケットをセルに分割するため、パケット再生部202はセルをパケットに再生するためのバッファを有しており、それぞれバッファの書き込み側と読出し側で別なクロックを使用できる。一般にパケット分割部201の読出し側およびパケット再生部202の書き込み側、つまりスイッチカード側では回線カードクロック発生部203のクロックを使用し、パケット分割部201の書き込み側およびパケット再生部202の読出し側、つまり回線側では他のLSIの都合に合わせた回線カード101内で生成する別クロック（図示無し）を使用する。従って、回線カード101内において回線カードクロック発生部203からのクロックを使用するのは、カード間インタフェース部105、パケット分割部201の送信側、パケット再生部202の受信側のみとなる。
【００３２】
次に、本実施形態における具体的構成例について説明する。カード間インタフェース部105は、例えば高速通信が可能なクロックレス伝送のためクロック合成／クロック抽出機能を具備するシリアライザ／デシリアライザLSIである。スイッチキュー制御部103、スイッチコア部104は、機能単位でLSIそのものとなっている場合が多く、これらのスイッチLSIのセットが利用できる。データエラーカウント部207のエラー検出方法は、前段のセル送信部分との間でCRCチェック回路を実装しても良いが、速度、回路規模の面からパリティエラーチェックが一般的と考えられる。スイッチカードクロック発生部205には、例えば図４、図５のような構成がある。図４は、D/A変換部403、電圧制御発振器402、クロックドライバ401を持つ。D/A変換部403は、スイッチカード内制御バスを通じ、装置制御カード208から受信するクロック周波数情報をデコードし、対応する電圧を電圧制御発振器402に送信する。電圧制御発振器402は入力電圧に応じた周波数のクロックを発生し、クロックドライバ401を介しクロックを分配する。なお装置制御カード208は、電圧制御発振器402の対電圧の周波数特性を事前に知っており、電圧制御発振器402のクロック周波数を任意に制御できるものとする。図５は、それぞれ異なる周波数を持つ発振器を複数個、例えばＮ個（406〜408）搭載し、これらの各周波数は、基準をX[MHz]とし、X-Y[MHz]、X-2Y[MHz]、… X-(N-1)Y[MHz]と、Y[MHz]刻みで周波数が異なるものとする。クロック選択回路制御部405は、スイッチカード内制御バスを通じ、装置制御カード208から受信するクロック周波数情報をデコードし、クロック選択信号としてクロック選択回路404に送信する。クロック選択回路404はクロック選択信号に基づき、前記Ｎ個の発振器から送信されるクロック1本を選択し、クロックドライバ401を介し分配する。回線カードクロック発生部203は、スイッチカードクロック発生部205より受信するクロックに同期したクロックを発生するために、内部にPLL（Phase Locked Loop）回路を持ち、そしてクロックドライバ401にて回線カード101内にクロックを分配する。装置制御カード208はプロセッサ、メモリを具備し、ソフトウェアにより装置各部のレジスタへの設定、読み出しによる各種制御を行う。
【００３３】
以下、本実施の形態の動作について説明する。各データエラーカウント部207では、常時、セルのエラーをカウントする。カウントするエラーは、エラービット数でも良いし、エラーセル数でも良い。ここではいずれの場合も「データエラー数」と呼ぶ。またスイッチキュー制御部103では、受信セル数をカウントする。装置制御カード208は、このデータエラー数および受信セル数を、スイッチカード内制御バス、回線カード内制御バス、装置制御バスを介し収集し、エラーレートへと換算する。装置制御カード208は、エラーレートの閾値を二つ持つ。一つは高位の閾値で、この閾値を超えた場合には、エラーレートが高いためクロック周波数を下げるべきだと判定し、もう一つは低位の閾値で、この閾値を下回る場合には、エラーレートが極めて低いためクロック周波数を上げても良いと判定するために使用する。また装置制御カード208は、その時の装置における回線カード101の回線容量、回線カード101の実装数、契約トラフィック量の情報を知っており、これらから、装置として最大受信する可能性のある全体トラフィック量を算出し、これ以上のスイッチ容量を保つために、動作クロック周波数は最低いくら必要かを算出し、保持しておく（説明の便宜上、これを「最低スイッチ容量クロック周波数」と呼ぶ）。
【００３４】
装置制御カード208は、算出したエラーレートが高位の閾値を超えた場合、下げるべき、現在より1段階低いクロック周波数を決定する。この1段階低い周波数の値はスイッチカードクロック発生部205の構成によって異なる。図4の構成の場合には任意の下げ幅を設定でき、図５の構成の場合にはＹ［ＭＨｚ］固定で低い周波数となる。次に、決定した1段低いクロック周波数が、最低スイッチ容量クロック周波数以上になっているかを判定する。最低スイッチ容量クロック周波数以上であれば、スイッチ容量がトラフィック量を下回ることはないので、決定されたクロック周波数を使用することが可能である。装置制御カード208は、1段階下げた周波数の情報を、クロック周波数情報として、スイッチカード102内の制御バスを通じ、スイッチカードクロック発生部205に通知する。
【００３５】
スイッチカードクロック発生部205は、装置制御カード208より上記クロック周波数情報を受けると、これに従い送信クロックの周波数を1段下げたものに切替える。ここでもスイッチカードクロック発生部205の構成によって動作が異なる。図4の構成の場合は無段階で周波数を変更することが出来るため、装置内での主信号データの導通状態を保ったまま、データエラーが発生しない程度にゆっくりとクロック周波数を変化させ所望の値に切替える。図５の構成の場合には主信号データの導通を行ったままクロック周波数を切替えると、急激なフェーズシフトでデータエラーが発生してしまうため、一旦回線カード101からスイッチカード102へのデータ送信を停止し、スイッチカード102内に溜まっているセルが全て無くなったところでクロックの周波数切替えを行う。
【００３６】
下記に示すフェーズ１〜４に、図５の場合の具体的なクロック周波数切替えシーケンスの例を示す。
【００３７】
フェーズ１：装置制御カード208は、クロック周波数変更のフラグを全回線カード101のパケット分割部201に送信する。
【００３８】
フェーズ２：パケット分割部201は、スイッチカード102向けの送信セルを一旦停止させる。
【００３９】
フェーズ３：スイッチカード102は、転送途中でスイッチカード102内に溜まっている、つまりスイッチキュー制御部103に溜まっているセルが全て回線カード101方向に掃けきることを監視し、セルが全て掃けたら、スイッチカードクロック発生部205はクロックの周波数を1段下げた値に変更する。なお、この時スイッチカード102から掃けたセルは、既に回線カード101のパケット再生部202内のバッファに溜まっており、本バッファの読み出し側は、回線カードクロック発生部203のクロックとは別なクロック（図示無し）を使用するため、前記クロック周波数の変化はパケット再生部202の出力に影響を与えず、データエラーは発生しない。
【００４０】
フェーズ４：スイッチカードクロック発生部205は、クロック周波数の切替え完了の通知を全回線カード101のパケット分割部201に通知し、全回線カード101はスイッチカード102向けのセル送信を再開する。
【００４１】
装置制御カード208は、周期的にデータエラー数と受信セル数に基づくエラーレート判定を行い、これがまだ高位の閾値を超えている場合には、前記と同様のクロック周波数を下げる手順を実施する。但し、装置制御カード208において決定するクロック周波数の下限は、前記の最低スイッチ容量クロック周波数か、スイッチカードクロック発生部205が送信できる最低周波数となる。
【００４２】
一回あるいは複数回にわたりクロック周波数を下げた後、装置制御カード208におけるエラーレート判定で、これが低位の閾値を下回った場合には、クロック周波数を上げる、もしくはクロック周波数をそのまま変更しないというオプションが採り得る。この時のクロック周波数が最低スイッチ容量クロック周波数を上回っている限りは、クロック周波数を上げる必要はないと考えられるが、スイッチ容量は少しでも大きいほどセルの遅延やスイッチ内のキュー長の抑制に有効ということを考慮すると、データエラーが無いという前提ではクロック周波数は高い方が望ましい。但しクロック周波数を、下げる前の値そのままに戻すと、エラーレート自体も同程度に戻ってしまうことが予想される。従って、周波数を固定刻みでしか変更できないスイッチカードクロック発生部205の構成、図５の場合には、クロック周波数を上げることは有効ではない。スイッチカードクロック発生部205の構成が図４の場合には、クロック周波数を任意の刻み幅で変更できるため、周波数を前回の値にそのまま戻すのではなく、前回の値と現在の値の中間に設定することで、エラーレートとスイッチ容量のトレードオフを考慮した、さらに最適なクロック周波数を決定できる。クロック周波数を上げる場合にも、前記の下げる場合と同様に、装置制御カード208がクロック周波数情報をスイッチカードクロック発生部205に通知し、スイッチカードクロック発生部205はこれに従い周波数を上昇させる。
【００４３】
次に、本発明の他の実施の形態の構成を図3に示す。図2の実施の形態と異なる点は、装置制御カード208におけるエラーレートの判定に使用するデータエラーの検出、データエラー数のカウント方法である。
【００４４】
本発明の形態のパケット交換装置では、セルにデータエラーが発生すると、当該セルはデータエラー検出点で廃棄され、パケット再生部202まで到達しない。このためパケット再生が不可能となり、当該パケットに属する残りのセルもパケット再生部202で全て廃棄されることとなる。従って、パケット再生部202において到着すべきセルの数に対する、未到着のセル数をカウントすることによってエラーレートを求めることが出来る。
【００４５】
一般的に、パケット再生部202では、スイッチカード102より受信するセルが、どのパケットに属するものかという情報をセル中より抽出し、同一パケットに属するセルを集めパケットを組み立てる。従ってパケット再生部202はこの時に、同一パケットに属するセルにユニークに振られたシーケンス番号を抽出し、パケットの末尾に該当するセルを受信した時に、このシーケンス番号からパケットを構成するセル数を判定する。また、このシーケンス番号に基づき、到着しなかったセルを検出し、数をカウントする。
【００４６】
パケット再生部202は回線カード内制御バスを通じ、装置制御カードに、到着すべきセル数と未到着のセル数を通知し、装置制御カードはこれらの情報を基にエラーレートを算出する。エラーレートを算出した後の処理は図2の実施の形態と同様である。
【００４７】
この方法では、図2の実施の形態による方法よりも算出されるエラーレートの精度は落ちるものの、回線カード101内の1つのブロックからのみの情報を収集すれば良いため、管理が単純化されるという利点がある。
【００４８】
【発明の効果】
以上説明したように、本発明によれば、以下のような効果を得たパケット交換装置が提供される。
【００４９】
クロック周波数をダイナミックに低下させることにより、装置内のデータエラーが低減される。同一機種でも個々のパケット交換装置において異なるデータエラーレートに応じた、最適なクロック周波数を自動的に選択できるため、手作業による個々の装置のクロック周波数チューニングが不要となる。
【００５０】
なお、本発明が上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。
【図面の簡単な説明】
【図１】従来のパケット交換装置の一般的構成を示すブロック図である。
【図２】本発明の一実施の形態に係るパケット交換装置のシステムブロック図である。
【図３】本発明の他の実施の形態に係るパケット交換装置のシステムブロックである。
【図４】スイッチカードクロック発生部の構成例（Ａ）である。
【図５】スイッチカードクロック発生部の構成例（Ｂ）である。
【符号の説明】
１０１回線カード
１０２スイッチカード
１０３スイッチキュー制御部
１０４スイッチコア部
１０５−１〜２カード間インタフェース部
２０１パケット分割部
２０２パケット再生部
２０３回線カードクロック発生部
２０４回線カード制御部
２０５スイッチカードクロック発生部
２０６スイッチカード制御部
２０７−１〜４データエラーカウント部
２０８装置制御カード
４０１クロックドライバ
４０２電圧制御発振器
４０３ D/A変換部
４０４クロック選択回路
４０５クロック選択回路制御部

Claims

回線から受信したパケットデータをセルに分割し、またセルをパケットに再生し回線に出力する機能を有する回線カードと、前記回線カードから出力されたセルをスイッチングし前記回線カードに出力するスイッチカードと、制御バスを介して前記回線カード及び前記スイッチカードと接続される制御カードと、からなるパケット交換装置において、
前記回線カード内及び前記スイッチカード内の各部においてカウントしたセルのデータエラー数と回線から受信したセル数からデータエラーレートを算出する手段と、このデータエラーレートに応じてパケット装置内におけるセルの送受信クロック周波数を変更する手段と、を備えることを特徴とするパケット交換装置。
前記データエラー数は、エラーが検出されたセルを単位としてカウントすることを特徴とする請求項１記載のパケット交換装置。
前記データエラー数は、エラーが検出されたビットを単位としてカウントすることを特徴とする請求項１記載のパケット交換装置。
回線から受信したパケットデータをセルに分割し、またセルをパケットに再生し回線に出力する機能を有する回線カードと、前記回線カードから出力されたセルをスイッチングし前記回線カードに出力するスイッチカードと、制御バスを介して前記回線カード及び前記スイッチカードと接続される制御カードと、からなるパケット交換装置において、
前記パケットの再生部分は、回線カード及び前記スイッチカードの各部において廃棄されたセル数をデータエラー数としてカウントし、これと回線カードにて受信したセルの数によりデータエラーレートを算出する手段と、このデータエラーレートに応じてパケット装置内におけるセルの送受信クロック周波数を変更する手段と、を備えることを特徴とするパケット交換装置。
回線カードの種別及び数量と、トラフィック量から自装置が扱う最大トラフィック量を算出する手段と、前記トラフィック量から最低クロック周波数に換算する手段を備え、前記送受信クロック周波数を前記最低クロック周波数を限度として変更すること特徴とする請求項１〜４記載のパケット交換装置。
前記出力クロック周波数を段階的に変化させ所望の周波数に変化させることを特徴とする請求項１〜４記載のパケット交換装置。
前記スイッチカードに滞留するセルが全て出力された後で、前記送受信クロック周波数を変更することを特徴とする請求項１〜４記載のパケット交換装置。