JP3973519B2

JP3973519B2 - amplifier

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Publication number: JP3973519B2
Application number: JP2002262578A
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Inventors: 黒田　　均
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Current assignee: Sharp Corp
Priority date: 2002-09-09
Filing date: 2002-09-09
Publication date: 2007-09-12
Anticipated expiration: 2022-09-09
Also published as: JP2004104399A

Description

【０００１】
【発明の属する技術分野】
本発明は、入力された音声などのアナログ信号をデジタル信号に変換した後、このデジタル信号をスイッチング信号として電力増幅し、電力増幅された音声などのアナログ信号として出力する増幅器に関し、特に、この増幅器においてアナログ／デジタル変換系回路から増幅系回路に入力されるデジタル信号をレベルシフトするためのレベルシフト回路の構成に関する。
【０００２】
【従来の技術】
図３はこの種の従来の増幅器の概略構成を示す回路図である。また、図４は、図３中のレベルシフト回路１１の詳細な回路図である。
【０００３】
この従来の増幅器は、入力されたアナログ信号に対するスライスレベル電圧を設定するスライスレベル電圧設定回路１と、このスライスレベル電圧設定回路１の出力信号に対する後段回路のオフセット電圧を調整する出力オフセット調整回路２と、前記スライスレベル電圧設定回路１および前記出力オフセット調整回路２を通って入力されたアナログ信号をΔΣ変調１ビット変換してＰＤＭ（pulse duration modulation）信号として出力するΔΣ変調１ビット変換ＬＳＩ３と、このΔΣ変調１ビット変換ＬＳＩ３からのＰＤＭ信号の最終段回路でのロスを減らすために該ＰＤＭ信号の立ち上がりを立ち下がりよりも遅らせるデッドタイムコントロール回路４と、このデッドタイムコントロール回路４からのＰＤＭ信号を波形整形して方形波または矩形波のＰＤＭ信号とする波形整形回路５とから構成されるアナログ／デジタル変換系回路を備えている。
【０００４】
また、この増幅器は、前記波形整形回路５からのＰＤＭ信号を所定のＤＣ電圧レベルにレベルシフトするレベルシフト回路１１を備え、更に、そのレベルシフト回路１１によりレベルシフトされたＰＤＭ信号により動作しスイッチング素子を駆動させるスイッチング駆動信号を出力するスイッチング素子駆動回路７と、このスイッチング素子駆動回路７からのスイッチング駆動信号をスイッチング素子により電力増幅するスイッチング素子回路８と、このスイッチング素子回路８からの電力増幅されたスイッチング出力信号のうち音声信号に相当するアナログ信号を取り出しスピーカ１０に出力するローパスフィルタ９とから構成される増幅系回路を備えている。
【０００５】
スライスレベル電圧設定回路１は、アナログ信号を入力する信号ライン１５上に直列接続された抵抗１３およびコンデンサ１４と、抵抗１３とコンデンサ１４間の接続点にアノードが接続されたダイオード１１およびカソードが接続されたダイオード１２とを備えている。ダイオード１１のカソードおよびダイオード１２のアノードは、設定されるスライスレベルに応じて＋電源または−電源に接続される。
【０００６】
出力オフセット調整回路２は、信号ライン１５上の抵抗２４と、この抵抗２４と前記コンデンサ１４間の接続点に可変接点が接続された可変抵抗２２と、この可変抵抗２２の一端に接続された抵抗２１と、同じく可変抵抗２２の他端に接続された抵抗２３とを備えている。抵抗２１の他端は調整されるオフセット電圧に応じて＋電源または−電源に接続される。抵抗２３の他端は接地されている。
【０００７】
ΔΣ変調１ビット変換ＬＳＩ３は、スライスレベル電圧設定回路１および出力オフセット調整回路２を通ったアナグロ信号を入力するＩＮ端子と、その入力されたアナログ信号をΔΣ変調１ビット変換したＰＤＭ信号を出力するハイサイドのＯＵＴ＋端子およびローサイドのＯＵＴ−端子と、変調の歪みを最小にするためハイサイドのフィードバック信号を信号ライン３１および抵抗３５を介して入力するハイサイドのＮＦ＋端子およびローサイドのフィードバック信号を信号ライン３２および抵抗３６を介して入力するローサイドのＮＦ−端子とを備えている。
【０００８】
デッドタイムコントロール回路４は、コンデンサ４１とダイオード４２と抵抗４３から成る回路と、コンデンサ４４とダイオード４５と抵抗４６から成る回路とを備えている。ダイオード４２のカソードと抵抗４３の一端は、ΔΣ変調１ビット変換ＬＳＩ３のＯＵＴ−端子に接続された信号ライン３４に接続され、ダイオード４２のアノードと抵抗４３の他端はコンデンサ４１により＋電源にプルアップされ、また、次段の波形整形回路５の一方の入力端に接続されている。
【０００９】
ダイオード４５のカソードと抵抗４６の一端は、ΔΣ変調１ビット変換ＬＳＩ３のＯＵＴ＋端子に接続された信号ライン３３に接続され、ダイオード４５のアノードと抵抗４６の他端はコンデンサ４４により−電源にプルアップされ、また次段の波形整形回路５の他方の入力端に接続されている。
【００１０】
波形整形回路５は、ＡＮＤゲート回路５１とＡＮＤゲート回路５２を備えている。ＡＮＤゲート回路５１の入力端は、前記コンデンサ４１とダイオード４２と抵抗４３との接続点に接続されている。ＡＮＤゲート回路５２の入力端は、前記コンデンサ４４とダイオード４５と抵抗４６との接続点に接続されている。
【００１１】
レベルシフト回路１１は、図４に示すように、トランジスタ１１３、抵抗１１１、抵抗１１２、抵抗１１５、抵抗１１６、およびダイオード１１４から構成される回路と、トランジスタ１１９、抵抗１１７、抵抗１１８、抵抗１２１、抵抗１２２、およびダイオード１２２から構成される回路とを備えている。
【００１２】
トランジスタ１１３のコレクタは抵抗１１１を介して−電源に接続され、そのエミッタは抵抗１１６を介して＋電源に接続されている。トランジスタ１１３のベースとエミッタ間には抵抗１１５が接続され、トランジスタ１１３のベースには抵抗１１２の一端およびダイオード１１４のカソードが接続されている。抵抗１１２の他端およびダイオード１１４のアノードは前記ＡＮＤゲート回路５１の出力端に接続されている。
【００１３】
トランジスタ１１９のコレクタは抵抗１１７を介して−電源に接続され、そのエミッタは抵抗１２２を介して＋電源に接続されている。トランジスタ１１９のベースとエミッタ間には抵抗１２１が接続され、トランジスタ１１９のベースには抵抗１１８の一端およびダイオード１２０のカソードが接続されている。抵抗１１８の他端およびダイオード１２０のアノードは前記ＡＮＤゲート回路５２の出力端に接続されている。
【００１４】
スイッチング素子駆動回路７は駆動回路７１と駆動回路７２を備えている。駆動回路７１において、Ｌ・ＩＮ端子は前記トランジスタ１１９のコレクタに接続され、Ｈ・ＩＮ端子は前記トランジスタ１１３のコレクタに接続され、ＢＳ端子は信号ライン８５に接続されている。また、駆動回路７１において、Ｌ・ＯＵＴ端子およびＨ・ＯＵＴ端子は次段のスイッチング素子回路８に接続されている。
【００１５】
駆動回路７２において、Ｌ・ＩＮ端子は前記トランジスタ１１３のコレクタに接続され、Ｈ・ＩＮ端子は前記トランジスタ１１９のコレクタに接続され、ＢＳ端子は信号ライン８６に接続されている。また、駆動回路７２において、Ｌ・ＯＵＴ端子およびＨ・ＯＵＴ端子は次段のスイッチング素子回路８に接続されている。駆動回路７１および駆動回路７２は、それぞれＢＳ端子に入力されるスイッチング素子からのフィードバック信号によりブートストラップを構成している。
【００１６】
スイッチング素子回路８は、ＦＥＴ８１，８２およびＦＥＴ８３，８４からＨブリッジ構成のＦＥＴアレイを有し、ＦＥＴ８１のゲートは駆動回路７１のＬ・ＯＵＴ端子に、ＦＥＴ８２のゲートは駆動回路７１のＨ・ＯＵＴ端子に、ＦＥＴ８３のゲートは駆動回路７２のＬ・ＯＵＴ端子に、ＦＥＴ８４のゲートは駆動回路７２のＨ・ＯＵＴ端子にそれぞれ接続されている。
【００１７】
ＦＥＴ８１のドレインとＦＥＴ８２のソースとの接続点は信号ライン８５に接続されている。ＦＥＴ８１のソースは−電源に接続され、ＦＥＴ８２のドレインは＋電源に接続されている。ＦＥＴ８３のドレインとＦＥＴ８４のソースとの接続点は信号ライン８６に接続されている。ＦＥＴ８３のソースは−電源に接続され、ＦＥＴ８４のドレインは＋電源に接続されている。
【００１８】
信号ライン８５は抵抗ｒ１，ｒ２，ｒ３，ｒ４を介して接地され、信号ライン８６は抵抗ｒ５，ｒ６，ｒ７，ｒ８を介して接地されている。抵抗ｒ２と抵抗ｒ３の接続点には信号ライン３１が接続され、抵抗ｒ６と抵抗ｒ７の接続点には信号ライン３２が接続されている。
【００１９】
ローパスフィルタ９は、コンデンサ９１およびコイル９２から成るフィルタ回路と、コンデンサ９３およびコイル９３から成るフィルタ回路とを備えている。コイル９２の一端は信号ライン８５に接続され、その他端はコンデンサ９１を介して接地されている。コイル９４の一端は信号ライン８６に接続され、その他端はコンデンサ９３を介して接続されている。
【００２０】
コンデンサ９１とコイル９２との接続点は信号ライン９５に接続され、コンデンサ９３とコイル９４との接続点は信号ライン９６に接続されている。音声発生手段としての例えばスピーカ１０は信号ライン９５と信号ライン９６間に接続される。
【００２１】
次に、この従来の増幅器の動作について説明する。信号ライン１５に入力されたアナログ信号はスライスレベル調整回路１および出力オフセット調整回路２を経由して所定の電圧レベル内に収まったアナログ信号となり、ΔΣ変調１ビット変換ＬＳＩ３のＩＮ端子に入力される。ΔΣ変調１ビット変換ＬＳＩ３では、入力したアナログ信号に対してΔΣ変調１ビット変換を行う。
【００２２】
ここで、参考としてΔ変調とΔΣ変調について説明しておく。アナログ信号を1ビット信号に符号化する方法として、最も良く知られているものにΔ変調符号化方式がある。このΔ変調符号化方式はアナログ信号波形を段階状の波形で追跡して符号化する。例えば、アナログ信号の上昇勾配が大きい時は「１」に符号化し、アナログ信号の下降勾配が大きい時は「０」に符号化される。即ち、Δ変調により得られる１ビット信号は、アナログ信号の傾き、つまり微分値の大きさを「１」「０」の頻度で表している。
【００２３】
一方、ΔΣ変調では、Δ変調に対し、入力されるアナログ信号を予め積分しておけば、元の信号の振幅に対応した符号列が生成されることになる。このΔΣ変調における１次ΔΣ変調の原理図を図５に示す。
【００２４】
この図５において、積分手段の出力が「正」であれば、入力側に対し「正の単位ベクトル」を減算し、積分手段の出力が「負」であれば、入力側に対し「負の単位ベクトル」を減算する。積分手段の出力が増大した場合、即ち入力信号（アナログ信号）の振幅が増大した場合、これを抑制するため１標本化遅延手段を介して負帰還がかかる。
【００２５】
言い換えると、積分手段の出力が継続的に「正」であると言うことは、入力信号の振幅が大きいことを意味し、量子化手段により「１」に符号化される頻度が多くなる。同様に、積分手段の出力が継続的に「負」であると言うことは、入力信号の振幅が小さいことを意味し、量子化手段により「０」に符号化される頻度が多くなる。このような１次ΔΣ変調の動作により、入力信号の振幅に対応した２値符号を得ることができる。
【００２６】
図３に戻って、ΔΣ変調１ビット変換ＬＳＩ３は、入力したアナログ信号に対してΔΣ変調１ビット変換を行い、時間軸方向にアナログ的な値を持つＰＤＭ信号をＯＵＴ＋端子とＯＵＴ−端子から出力する。なお、ＯＵＴ＋端子から出力されるＰＤＭ信号はアナログ信号の正電圧方向の振幅に対応し変調信号であり、ＯＵＴ−端子から出力されるＰＤＭ信号はアナログ信号の負電圧方向の振幅に対応する変調信号である。
【００２７】
ΔΣ変調１ビット変換ＬＳＩ３のＯＵＴ＋端子とＯＵＴ−端子から出力された各ＰＤＭ信号は、デッドタイムコントロール回路４を通ることにより、波形の立ち上がりが立ち下りに比べ、例えば、２０ナノ秒から２５ナノ秒遅れることになる。これは最終段のスイッチング素子回路８のスイッチング動作におけるロスを減らすためである。
【００２８】
デッドタイムコントロール回路４を通った各ＰＤＭ信号は、波形整形回路５により方形波または矩形波となり、レベルシフト回路６に入力される。波形整形回路５のＡＮＤゲート回路５１，５２には、例えば±５Ｖ電源が供給され、出力信号電圧は中点電位（０Ｖ）を基準にして±５Ｖで変化する。したがって、ＡＮＤゲート回路５１，５２から出力される各ＰＤＭ信号は、±５Ｖの振幅で変化する信号となる。
【００２９】
次のレベルシフト回路１１では、トランジスタ１１３，１１９を中心にした動作により、前記ＡＮＤゲート回路５１，５２からの各ＰＤＭ信号のＤＣ電圧レベルを所定のＤＣ電圧レベルにレベルシフトする。即ち、レベルシフト回路１１の次段のスイッチング素子駆動回路７が、例えば＋９Ｖ電源で動作するため、ＡＮＤゲート回路５１，５２の出力信号を直接にスイッチング素子駆動回路７に与えても、スイッチング素子駆動回路７は動作しない。そこで、スイッチング素子駆動回路７の前段にレベルシフト回路１１を設け、ＡＮＤゲート回路５１，５２からの各ＰＤＭ信号のＤＣ電圧レベルを所定のＤＣ電圧レベルにレベルシフトしている。
【００３０】
図４に示すレベルシフト回路１１において、＋電源と−電源が供給されたトランジスタ１１３，１１９はＡＮＤゲート回路５１，５２から入力された各ＰＤＭ信号によりスイッチング動作し、所定のＤＣ電圧レベルに変化した各ＰＤＭ信号をスイッチング素子駆動回路７へ供給する。前記所定のＤＣ電圧レベルは、トランジスタ１１３の回路では抵抗１１１と抵抗１１６の抵抗値を調整することにより設定され、トランジスタ１１９の回路では抵抗１１７と抵抗１２２の抵抗値を調整することにより設定される。したがって、トランジスタ１１３，１１９の各コレクタから出力されるＰＤＭ信号は、例えば、ＤＣ電圧レベル（中点電位）を約２Ｖ底上げした５Ｖ振幅の信号となる。
【００３１】
トランジスタ１１３のコレクタから出力されたＰＤＭ信号は、スイッチング素子駆動回路７における駆動回路７１のＨ・ＩＮ端子および駆動回路７２のＬ・ＩＮ端子に入力される。また、トランジスタ１１９のコレクタから出力されたＰＤＭ信号は、スイッチング素子駆動回路７における駆動回路７１のＬ・ＩＮ端子および駆動回路７２のＨ・ＩＮ端子に入力される。
【００３２】
スイッチング素子駆動回路７には、例えば＋９Ｖの電源が供給されており、出力信号の電圧は−電源を基準にして９Ｖ以下の範囲で変化する。スイッチング素子駆動回路７における駆動回路７１は、Ｌ・ＩＮ端子およびＨ・ＩＮ端子に入力されたＰＤＭ信号に従ってスイッチング駆動信号を作成し、このスイッチング駆動信号をＬ・ＯＵＴ端子およびＨ・ＯＵＴ端子から出力し、スイッチング素子回路８のＦＥＴ８１およびＦＥＴ８２をスイッチング動作する。
【００３３】
また、駆動回路７２は、Ｌ・ＩＮ端子およびＨ・ＩＮ端子に入力されたＰＤＭ信号に従ってスイッチング駆動信号を作成し、このスイッチング駆動信号をＬ・ＯＵＴ端子およびＨ・ＯＵＴ端子から出力し、スイッチング素子回路８のＦＥＴ８３およびＦＥＴ８４をスイッチング動作する。
【００３４】
なお、ＦＥＴ８１，８３の動作点は、基準電圧がスイッチング素子駆動回路７と同じであるため、そのまま−電源を基準に９Ｖ振幅で駆動されるが、ＦＥＴ８２，８４の動作点は、＋電源が基準となるため、そのままでは駆動しない。
【００３５】
これを解消するために、スイッチング素子回路８の出力のフィードバック信号を、駆動回路７１，７２のＢＳ端子より駆動回路７１，７２内のブートストラップに入力し、このブートストラップの動作によりＨ・ＯＵＴ端子から出力されるスイッチング駆動信号の振幅を−電源を基準に例えば＋６Ｖ位の振幅にし、ＦＥＴ８２，８４を駆動可能にしている。
【００３６】
スイッチング素子回路８では、駆動回路７１からのスイッチング駆動信号によりＦＥＴ８１，８２がスイッチング動作して、電力増幅されたスイッチング出力信号をローパスフィルタ９のコイル９２の一端に入力し、また、駆動回路７２からのスイッチング駆動信号によりＦＥＴ８３，８４がスイッチング動作して、電力増幅されたスイッチング出力信号をローパスフィルタ９のコイル９４の一端に入力する。
【００３７】
ローパスフィルタ９は、コイル９２およびコンデンサ９１によるフィルタ回路と、コイル９４およびコンデンサ９３によるフィルタ回路とによって、スイッチング素子回路８のスイッチング出力信号から高周波成分を取り除き、アナログの音声信号を取り出し、スピーカ１０に供給する。これにより、スピーカ１０から音声が発生することになる。
【００３８】
【発明が解決しようとする課題】
ところで、前述したように、ＰＤＭ信号を波形整形する波形整形回路５の電源電圧と、最終段のスイッチング素子を駆動させるためのスイッチング素子駆動回路７の電源電圧とは通常は異なっており、波形整形されたＰＤＭ信号をスイッチング素子駆動回路７の入力信号とするには、スイッチング素子駆動回路７の電源電圧を基準としたＤＣ電圧レベルにＰＤＭ信号を補正する必要があり、この補正を行う回路がレベルシフト回路１１である。
【００３９】
そこで、従来の増幅器におけるレベルシフト回路１１では、スイッチング素子であるトランジスタ１１３，１１９を用いて、次段のスイッチング素子駆動回路７に入力するＰＤＭ信号のＤＣ電圧レベルを変えている。
【００４０】
しかしながら、このような従来の増幅器におけるレベルシフト回路１１は、スイッチング素子であるトランジスタ１１３，１１９を用いて信号電圧の処理が行われているため、スイッチング動作による信号の処理速度の遅延が生じ、この信号の処理速度の遅延により、スピーカに供給される音声出力信号に歪みが発生することもあり、音質の低下を招くこともあった。
【００４１】
本発明は上記のような課題を解決するためになされたもので、レベルシフト回路における信号の処理速度を高速化して音声などの出力信号の歪みの発生を抑制できる増幅器を提供することを目的とする。
【００４２】
【課題を解決するための手段】
斯かる課題を解決するべく本発明は、入力されたアナログ信号をアナログ／デジタル変換系回路によりデジタル信号に変換し、この変換されたデジタル信号を増幅系回路にてスイッチング信号として電力増幅し、この電力増幅されたスイッチング信号からアナログ信号を取り出して出力するように構成されており、前記アナログ／デジタル変換系回路からのデジタル信号のＤＣ成分を除去するＤＣ成分除去手段と、該ＤＣ成分除去手段からのデジタル信号をレベルシフトするために前記増幅系回路の電源電圧に基づいて前記ＤＣ成分除去手段からの信号ラインを所定のＤＣ電圧レベルに設定するレベル設定手段とを有するレベルシフト回路を、前記アナログ／デジタル変換系回路と前記増幅系回路との間に備えた増幅器を提供する。
【００４３】
この発明の増幅器によれば、前記アナログ／デジタル変換系回路からのデジタル信号は、前記レベルシフト回路のＤＣ成分除去手段によりＤＣ成分が除去されることより、前記レベルシフト回路に対して前記アナログ／デジタル変換系回路のＤＣ電圧の影響が排除され、更に、前記レベル設定手段により前記ＤＣ成分除去手段からの信号ラインのＤＣ電圧レベルが前記増幅系回路の電源電圧に基づいて設定されることにより、前記信号ラインに乗ったデジタル信号のＤＣ電圧レベルは、次段の増幅系回路が動作可能なＤＣ電圧レベルに変えられる。
【００４４】
このように前記デジタル信号のレベルシフトは、トランジスタなどのスイッチング素子を用いず、前記増幅系回路の電源電圧に基づくＤＣ電圧レベルにより行うので、前記レベルシフト回路における信号の処理速度が高速化し、これにより前記増幅系回路の出力信号の歪みの発生が抑制されて、出力信号の精度を高めることができる。この出力信号がアナログの音声信号である場合は、音質の精度の高い音声を発生させることが可能になる。
【００４５】
また、本発明は、入力されたアナログ信号からΔΣ変調されたＰＤＭ信号を出力する変調回路と、該変調回路からのＰＤＭ信号を波形整形する波形整形回路と、該波形整形回路で波形整形されたＰＤＭ信号のＤＣ電圧レベルを所定のＤＣ電圧レベルに変えるレベルシフト回路と、該レベルシフト回路からの出力信号に基づいて駆動信号を出力する駆動信号出力回路と、該駆動信号出力回路からの駆動信号に基づいて音声発生手段を駆動させる音声発生駆動回路とを備えた構成を有し、前記波形整形回路からのＰＤＭ信号のＤＣ成分を除去するＤＣ成分除去手段と、該ＤＣ成分除去手段からのＰＤＭ信号をレベルシフトするために前記駆動信号出力回路の電源電圧に基づいて前記ＤＣ成分除去手段からの信号ラインを所定のＤＣ電圧レベルに設定するレベル設定手段とを、前記レベルシフト回路に設けた増幅器を提供する。
【００４６】
この発明の増幅器によれば、前記波形整形回路からのＰＤＭ信号は、前記レベルシフト回路のＤＣ成分除去手段によりＤＣ成分が除去されることより、前記レベルシフト回路に対して前記波形整形回路のＤＣ電圧の影響が排除され、更に、前記レベル設定手段により、前記ＤＣ成分除去手段からの信号ラインのＤＣ電圧レベルが前記駆動信号出力回路の電源電圧に基づいて設定されることにより、前記信号ラインに乗ったＰＤＭ信号のＤＣ電圧レベルは、次段の駆動信号出力回路が動作可能なＤＣ電圧レベルに変えられる。
【００４７】
このように前記ＰＤＭ信号のレベルシフトは、トランジスタなどのスイッチング素子を用いず、前記駆動信号出力回路の電源電圧に基づくＤＣ電圧レベルにより行うので、前記レベルシフト回路における信号の処理速度が高速化し、これにより、最終段の音声発生駆動回路の音声出力信号の歪みの発生が抑制されて、音声出力信号の精度を高めることができ、したがって、音質の精度の高い音声を発生させることが可能になる。
【００４８】
好ましくは、前記ＤＣ成分除去手段としてはコンデンサを用いることにより、簡単な回路で、前記レベルシフト回路は、前記波形整形回路からのＰＤＭ信号のＤＣ成分を除去でき、これにより、前記波形整形回路によるＤＣ電圧の影響を排除でき、レベルシフト動作の精度を上げることができる。
【００４９】
好ましくは、前記レベル設定手段としてはダイオードと抵抗を用いることにより、簡単な回路で、前記レベルシフト回路は、前記駆動信号出力回路の電源電圧に基づいてＤＣ電圧レベルを設定でき、前記波形整形回路からのＰＤＭ信号のＤＣ電圧レベルを所定のＤＣ電圧レベルに変えることができる。
【００５０】
しかも、ＰＤＭ信号のレベルシフトは、トランジスタなどのスイッチング素子を用いずに、前記ダイオードと抵抗により、前記レベルシフト回路のＤＣ電圧レベルが次段の駆動信号出力回路の電源電圧に基づいて設定できるので、前記レベルシフト回路における信号の処理速度が高速化し、これにより、最終段の音声発生駆動回路の音声出力信号の歪みの発生が抑制されて、音声出力信号の精度を高めることに貢献できる。
【００５１】
好ましくは、前記レベルシフト回路は、前記ダイオードのアノードがマイナス電源に接続され、そのカソードが前記コンデンサと前記駆動信号出力回路間の信号ラインに接続され、前記信号ラインと前記駆動信号出力回路の電源電圧に基づくプラス電源間に抵抗が接続された回路構成を有する。
【００５２】
この構成のレベルシフト回路によれば、前記抵抗を経由して前記プラス電源が前記信号ラインに供給され、前記ダイオードを経由してマイナス電源が同じく前記信号ラインに供給されることにより、前記ラインには所定のＤＣ電圧レベルが設定される。前記波形整形回路からのＰＤＭ信号は、前記コンデンサによりＤＣ成分が除去され、前記信号ラインに乗ると、次段の駆動信号出力回路が動作できるようにレベルシフトされる。
【００５３】
このように、ＰＤＭ信号のレベルシフトは、トランジスタなどのスイッチング素子を用いずに、前記ダイオードと前記抵抗により、前記レベルシフト回路のＤＣ電圧レベルが前記駆動信号出力回路の電源電圧に基づいて設定できるので、前記レベルシフト回路における信号の処理速度が高速化し、これにより、最終段の音声発生駆動回路の音声出力信号の歪みの発生が抑制されて、音声出力信号の精度を高めることに貢献できる。
【００５４】
なお、前記ダイオードのカソードと前記信号ライン間にダイオードと抵抗による並列回路を接続すれば、信号ライン上の信号の立ち上がりおよび立ち下り速度を速くでき、信号の精度を高めることができるので、より好ましい。
【００５５】
【発明の実施の形態】
以下、添付図面を参照しつつ、本発明の実施の形態について説明する。図１は本発明の一実施形態に係る増幅器の概略構成を示す回路図である。また、図２は図１中のレベルシフト回路６の詳細な回路図である。
【００５６】
この増幅器は、入力された音声のアナログ信号に対するスライスレベル電圧を設定するスライスレベル電圧設定回路１と、このスライスレベル電圧設定回路１の出力信号に対する後段回路のオフセット電圧を調整する出力オフセット調整回路２と、前記スライスレベル電圧設定回路１および前記出力オフセット調整回路２を通って入力されたアナログ信号をΔΣ変調１ビット変換してＰＤＭ（pulse duration modulation）信号として出力するΔΣ変調１ビット変換ＬＳＩ３と、このΔΣ変調１ビット変換ＬＳＩ３からのＰＤＭ信号の最終段回路でのロスを減らすために該ＰＤＭ信号の立ち上がりを立ち下がりよりも遅らせるデッドタイムコントロール回路４と、このデッドタイムコントロール回路４からのＰＤＭ信号を波形整形して方形波または矩形波のＰＤＭ信号とする波形整形回路５とから構成されるアナログ／デジタル変換系回路を備えている。
【００５７】
また、この増幅器は、前記波形整形回路５からのＰＤＭ信号を所定のＤＣ電圧レベルにレベルシフトするレベルシフト回路６を備え、更に、そのレベルシフト回路６によりレベルシフトされたＰＤＭ信号により動作しスイッチング素子を駆動させるスイッチング駆動信号を出力するスイッチング素子駆動回路７と、このスイッチング素子駆動回路７からのスイッチング駆動信号をスイッチング素子により電力増幅するスイッチング素子回路８と、このスイッチング素子回路８からの電力増幅されたスイッチング出力信号のうち音声信号に相当するアナログ信号を取り出しスピーカ１０に出力するローパスフィルタ９とから構成される増幅系回路を備えている。
【００５８】
スライスレベル電圧設定回路１は、アナログ信号を入力する信号ライン１５上に直列接続された抵抗１３およびコンデンサ１４と、抵抗１３とコンデンサ１４間の接続点にアノードが接続されたダイオード１１およびカソードが接続されたダイオード１２とを備えている。ダイオード１１のカソードおよびダイオード１２のアノードは、設定されるスライスレベルに応じて＋電源または−電源に接続される。
【００５９】
出力オフセット調整回路２は、信号ライン１５上の抵抗２４と、この抵抗２４と前記コンデンサ１４間の接続点に可変接点が接続された可変抵抗２２と、この可変抵抗２２の一端に接続された抵抗２１と、同じく可変抵抗２２の他端に接続された抵抗２３とを備えている。抵抗２１の他端は調整されるオフセット電圧に応じて＋電源または−電源に接続される。抵抗２３の他端は接地されている。
【００６０】
ΔΣ変調１ビット変換ＬＳＩ３は、スライスレベル電圧設定回路１および出力オフセット調整回路２を通ったアナグロ信号を入力するＩＮ端子と、その入力されたアナログ信号をΔΣ変調１ビット変換したＰＤＭ信号を出力するハイサイドのＯＵＴ＋端子およびローサイドのＯＵＴ−端子と、変調の歪みを最小にするためハイサイドのフィードバック信号を信号ライン３１および抵抗３５を介して入力するハイサイドのＮＦ＋端子およびローサイドのフィードバック信号を信号ライン３２および抵抗３６を介して入力するローサイドのＮＦ−端子とを備えている。
【００６１】
デッドタイムコントロール回路４は、コンデンサ４１とダイオード４２と抵抗４３から成る回路と、コンデンサ４４とダイオード４５と抵抗４６から成る回路とを備えている。ダイオード４２のカソードと抵抗４３の一端は、ΔΣ変調１ビット変換ＬＳＩ３のＯＵＴ−端子に接続された信号ライン３４に接続され、ダイオード４２のアノードと抵抗４３の他端はコンデンサ４１により＋電源にプルアップされ、また、次段の波形整形回路５の一方の入力端に接続されている。
【００６２】
また、ダイオード４５のカソードと抵抗４６の一端は、ΔΣ変調１ビット変換ＬＳＩ３のＯＵＴ＋端子に接続された信号ライン３３に接続され、ダイオード４５のアノードと抵抗４６の他端は、コンデンサ４４により−電源にプルアップされ、また、次段の波形整形回路５の他方の入力端に接続されている。
【００６３】
波形整形回路５は、ＡＮＤゲート回路５１とＡＮＤゲート回路５２を備えている。ＡＮＤゲート回路５１の入力端は、前記コンデンサ４１とダイオード４２と抵抗４３との接続点に接続されている。ＡＮＤゲート回路５２の入力端は、前記コンデンサ４４とダイオード４５と抵抗４６との接続点に接続されている。
【００６４】
レベルシフト回路６は、図２に示すようにコンデンサ６１、ダイオード６２、ダイオード６３、抵抗６４、および抵抗６５から構成される回路と、コンデンサ６６、ダイオード６７、ダイオード６８、抵抗６９、および抵抗７０から構成される回路とを備えている。
【００６５】
コンデンサ６１，６２は、波形整形回路５からのＰＤＭ信号のＤＣ成分を除去するＤＣ成分除去手段として用いられる。ダイオード６２，６７および抵抗６５，７０は、コンデンサ６１，６２からのＰＤＭ信号をレベルシフトするためにスイッチング素子駆動回路７の電源電圧に基づいて信号ライン７３，７４を所定のＤＣ電圧レベルに設定するレベル設定手段として用いられる。
【００６６】
また、ダイオード６３と抵抗６４による並列回路、およびダイオード６８と抵抗６９による並列回路は、信号ライン７３，７４上の信号の立ち上がりおよび立ち下り速度を速くし、信号の精度を高めるために用いられる。
【００６７】
コンデンサ６１の一端はＡＮＤゲート回路５１の出力端に接続され、その他端は信号ライン７３に接続されている。ダイオード６２のアノードは−電源に接続され、そのカソードはダイオード６３のアノードおよび抵抗６４の一端に接続されている。ダイオード６３のカソードおよび抵抗６４の他端は信号ライン７３に接続されている。抵抗６５の一端は信号ライン７３に接続され、その他端は＋電源に接続されている。
【００６８】
コンデンサ６６の一端はＡＮＤゲート回路５２の出力端に接続され、その他端は信号ライン７４に接続されている。ダイオード６７のアノードは−電源に接続され、そのカソードはダイオード６８のアノードおよび抵抗６９の一端に接続されている。ダイオード６８のカソードおよび抵抗６９の他端は信号ライン７４に接続されている。抵抗７０の一端は信号ライン７４に接続され、その他端は＋電源に接続されている。
【００６９】
このような回路構成により、＋電源には後段のスイッチング素子駆動回路７の電源電圧と同じ例えば＋９Ｖが与えられ、信号ライン７３には、＋電源が抵抗６５を介して供給されると共に、−電源がダイオード６２およびダイオード６３と抵抗６４との並列回路を介して供給されることによって得られるＤＣ電圧レベルが設定される。したがってコンデンサ６１を通過してＤＣ成分が除去されたＰＤＭ信号は、信号ライン７３上のＤＣ電圧レベルによりＤＣ電圧レベルが上昇され次段のスイッチング素子駆動回路７が動作可能な状態にレベルシフトされる。
【００７０】
また、信号ライン７４には、＋電源が抵抗７０を介して供給されると共に、−電源がダイオード６７およびダイオード６８と抵抗６９との並列回路を介して供給されることによって得られるＤＣ電圧レベルが設定される。したがって、コンデンサ６６を通過してＤＣ成分が除去されたＰＤＭ信号は、信号ライン７４上のＤＣ電圧レベルによりＤＣ電圧レベルが上昇され、次段のスイッチング素子駆動回路７が動作可能な状態にレベルシフトされる。
【００７１】
スイッチング素子駆動回路７は駆動回路７１と駆動回路７２を備えている。駆動回路７１において、Ｌ・ＩＮ端子は前記信号ライン７４に接続され、Ｈ・ＩＮ端子は前記信号ライン７３に接続され、ＢＳ端子は信号ライン８５に接続されている。また、駆動回路７１において、Ｌ・ＯＵＴ端子およびＨ・ＯＵＴ端子は次段のスイッチング素子回路８に接続されている。
【００７２】
駆動回路７２において、Ｌ・ＩＮ端子は前記信号ライン７３に接続され、Ｈ・ＩＮ端子は前記信号ライン７４に接続され、ＢＳ端子は信号ライン８６に接続されている。また、駆動回路７２において、Ｌ・ＯＵＴ端子およびＨ・ＯＵＴ端子は次段のスイッチング素子回路８に接続されている。駆動回路７１および駆動回路７２は、それぞれＢＳ端子に入力されるスイッチング素子からのフィードバック信号によりブートストラップを構成している。
【００７３】
スイッチング素子回路８は、ＦＥＴ８１，８２およびＦＥＴ８３，８４からＨブリッジ構成のＦＥＴアレイを有し、ＦＥＴ８１のゲートは駆動回路７１のＬ・ＯＵＴ端子に、ＦＥＴ８２のゲートは駆動回路７１のＨ・ＯＵＴ端子に、ＦＥＴ８３のゲートは駆動回路７２のＬ・ＯＵＴ端子に、ＦＥＴ８４のゲートは駆動回路７２のＨ・ＯＵＴ端子にそれぞれ接続されている。
【００７４】
ＦＥＴ８１のドレインとＦＥＴ８２のソースとの接続点は信号ライン８５に接続されている。ＦＥＴ８１のソースは−電源に接続され、ＦＥＴ８２のドレインは＋電源に接続されている。ＦＥＴ８３のドレインとＦＥＴ８４のソースとの接続点は信号ライン８６に接続されている。ＦＥＴ８３のソースは−電源に接続され、ＦＥＴ８４のドレインは＋電源に接続されている。
【００７５】
信号ライン８５は抵抗ｒ１，ｒ２，ｒ３，ｒ４を介して接地され、信号ライン８６は抵抗ｒ５，ｒ６，ｒ７，ｒ８を介して接地されている。抵抗ｒ２と抵抗ｒ３の接続点には信号ライン３１が接続され、抵抗ｒ６と抵抗ｒ７の接続点には信号ライン３２が接続されている。
【００７６】
ローパスフィルタ９は、コンデンサ９１およびコイル９２から成るフィルタ回路と、コンデンサ９３およびコイル９３から成るフィルタ回路とを備えている。コイル９２の一端は信号ライン８５に接続され、その他端はコンデンサ９１を介して接地されている。コイル９４の一端は信号ライン８６に接続され、その他端はコンデンサ９３を介して接続されている。コンデンサ９１とコイル９２との接続点は信号ライン９５に接続され、コンデンサ９３とコイル９４との接続点は信号ライン９６に接続されている。音声発生手段としての例えばスピーカ１０は信号ライン９５と信号ライン９６間に接続される。
【００７７】
次に、この実施形態による増幅器の動作について説明する。信号ライン１５に入力されたアナログ信号はスライスレベル調整回路１および出力オフセット調整回路２を経由して所定の電圧レベル内に収まったアナログ信号となり、ΔΣ変調１ビット変換ＬＳＩ３のＩＮ端子に入力される。ΔΣ変調１ビット変換ＬＳＩ３では入力したアナログ信号に対してΔΣ変調１ビット変換を行う。このΔΣ変調１ビット変換については前述したので、ここでは説明を省略する。
【００７８】
ΔΣ変調１ビット変換ＬＳＩ３は、入力したアナログ信号に対してΔΣ変調１ビット変換を行い、時間軸方向にアナログ的な値を持つＰＤＭ信号をＯＵＴ＋端子とＯＵＴ−端子から出力する。なお、ＯＵＴ＋端子から出力されるＰＤＭ信号はアナログ信号の正電圧方向の振幅に対応し変調信号であり、ＯＵＴ−端子から出力されるＰＤＭ信号はアナログ信号の負電圧方向の振幅に対応する変調信号である。
【００７９】
ΔΣ変調１ビット変換ＬＳＩ３のＯＵＴ＋端子とＯＵＴ−端子から出力された各ＰＤＭ信号は、デッドタイムコントロール回路４を通ることにより、波形の立ち上がりが立ち下りに比べ例えば２０ナノ秒から２５ナノ秒遅れることになる。これは最終段のスイッチング素子回路８のスイッチング動作におけるロスを減らすためである。
【００８０】
デッドタイムコントロール回路４を通った各ＰＤＭ信号は、波形整形回路５により方形波または矩形波となり、レベルシフト回路６に入力される。波形整形回路５のＡＮＤゲート回路５１，５２には、例えば±５Ｖ電源が供給され、出力信号電圧は中点電位（０Ｖ）を基準にして±５Ｖで変化する。したがって、ＡＮＤゲート回路５１，５２から出力される各ＰＤＭ信号は、±５Ｖの振幅で変化する信号となる。
【００８１】
レベルシフト回路６では、図２で説明したように、＋電源には次段のスイッチング素子駆動回路７の電源電圧と同じ例えば＋９Ｖが与えられ、信号ライン７３には＋電源が抵抗６５を介して供給されると共に、−電源がダイオード６２およびダイオード６３と抵抗６４との並列回路を介して供給されることによって得られるＤＣ電圧レベルが設定される。したがって、コンデンサ６１を通過してＤＣ成分が除去されたＰＤＭ信号は、信号ライン７３上のＤＣ電圧レベルによりＤＣ電圧レベルが変えられ、次段のスイッチング素子駆動回路７が動作可能な状態にレベルシフトされる。
【００８２】
また、信号ライン７４には、＋電源が抵抗７０を介して供給されると共に、−電源がダイオード６７およびダイオード６８と抵抗６９との並列回路を介して供給されることによって得られるＤＣ電圧レベルが設定される。したがって、コンデンサ６６を通過してＤＣ成分が除去されたＰＤＭ信号は、信号ライン７４上のＤＣ電圧レベルによりＤＣ電圧レベルが変えられ、次段のスイッチング素子駆動回路７が動作可能な状態にレベルシフトされる。
【００８３】
例えば、ＰＤＭ信号の＋５Ｖのパルスがコンデンサ６１を通過し、このパルスが信号ライン７３上に乗ると、＋電源の＋９Ｖが抵抗６５を介して信号ライン７３に供給されて得られる＋バイアス電圧により、そのパルスが正電位方向にレベルシフトする。また、ＰＤＭ信号の−５Ｖのパルスがコンデンサ６１を通過し、このパルスが信号ライン７３上に乗ると、−電源がダイオード６２およびダイオード６３を介して信号ライン７３に供給されて得られる−バイアス電圧により、そのパルスが負電位方向にレベルシフトする。
【００８４】
即ち、レベル設定手段であるダイオード６２および抵抗６５により信号ライン７３にＤＣ電圧レベルが設定されるので、信号ライン７３上に乗ったＰＤＭ信号はレベルシフトが可能になる。これにより、レベルシフト回路６の出力信号は、中点電位が例えば、約２Ｖ底上げされた５Ｖ振幅の信号となる。
【００８５】
次に、スイッチング素子駆動回路７には、例えば＋９Ｖの電源が供給されており、出力信号の電圧は−電源を基準にして９Ｖ以下の範囲で変化する。スイッチング素子駆動回路７における駆動回路７１は、Ｌ・ＩＮ端子およびＨ・ＩＮ端子に入力されたＰＤＭ信号に従ってスイッチング駆動信号を作成し、このスイッチング駆動信号をＬ・ＯＵＴ端子およびＨ・ＯＵＴ端子から出力し、スイッチング素子回路８のＦＥＴ８１およびＦＥＴ８２をスイッチング動作する。
【００８６】
また、駆動回路７２は、Ｌ・ＩＮ端子およびＨ・ＩＮ端子に入力されたＰＤＭ信号に従ってスイッチング駆動信号を作成し、このスイッチング駆動信号をＬ・ＯＵＴ端子およびＨ・ＯＵＴ端子から出力し、スイッチング素子回路８のＦＥＴ８３およびＦＥＴ８４をスイッチング動作する。
【００８７】
なお、ＦＥＴ８１，８３の動作点は、基準電圧がスイッチング素子駆動回路７と同じであるため、そのまま−電源を基準に９Ｖ振幅で駆動されるが、ＦＥＴ８２，８４の動作点は、＋電源が基準となるため、そのままでは駆動しない。これを解消するためにスイッチング素子回路８の出力のフィードバック信号を、駆動回路７１，７２のＢＳ端子より駆動回路７１，７２内のブートストラップに入力し、このブートストラップの動作によりＨ・ＯＵＴ端子から出力されるスイッチング駆動信号の振幅を−電源を基準に例えば＋６Ｖ位の振幅にし、ＦＥＴ８２，８４を駆動可能にしている。
【００８８】
スイッチング素子回路８では、駆動回路７１からのスイッチング駆動信号によりＦＥＴ８１，８２がスイッチング動作して、電力増幅されたスイッチング出力信号をローパスフィルタ９のコイル９２の一端に入力し、また、駆動回路７２からのスイッチング駆動信号によりＦＥＴ８３，８４がスイッチング動作して、電力増幅されたスイッチング出力信号をローパスフィルタ９のコイル９４の一端に入力する。
【００８９】
ローパスフィルタ９は、コイル９２およびコンデンサ９１によるフィルタ回路と、コイル９４およびコンデンサ９３によるフィルタ回路とによって、スイッチング素子回路８のスイッチング出力信号から高周波成分を取り除き、アナログの音声信号を取り出し、スピーカ１０に供給する。これにより、スピーカ１０から音声が発生することになる。
【００９０】
なお、本実施形態では、音声のアナログ信号をＰＤＭ信号に変換し、このＰＤＭ信号から再び音声のアナログ信号を作成し、電力増幅したアナログ信号を出力する増幅器に備えられるレベルシフト回路の回路構成ついて説明したが、音声以外のアナログ信号をデジタル処理して電力増幅したアナログ信号を出力する増幅器についても、同様な回路構成のレベルシフト回路をアナログ／デジタル変換系回路と増幅系回路間に設けても良い。
【００９１】
本実施形態によれば、波形整形回路５からのＰＤＭ信号は、レベルシフト回路６のコンデンサ６１，６６によりＤＣ成分が除去されることより、レベルシフト回路６に対して波形整形回路５のＤＣ電圧の影響が排除され、更に、ダイオード６２，６３，６７，６８および抵抗６５，７０により、コンデンサ６１，６６からの信号ライン７３，７４のＤＣ電圧レベルがスイッチング素子駆動回路７の電源電圧に基づいて設定されることにより、信号ライン７３，７４に乗ったＰＤＭ信号のＤＣ電圧レベルは、スイッチング素子駆動回路７が動作可能なＤＣ電圧レベルに変えられる。
【００９２】
このようにＰＤＭ信号のレベルシフトは、トランジスタなどのスイッチング素子を用いず、スイッチング素子駆動回路７の電源電圧に基づくＤＣ電圧レベルにより行うので、レベルシフト回路６における信号の処理速度が高速化し、これにより、最終段のスイッチング素子回路８の音声出力信号の歪みの発生が抑制されて、音声出力信号の精度を高めることができ、したがって、音質精度の高い音声を発生させることが可能になる。
【００９３】
また、レベルシフト回路６は、従来のようにトランジスタを用いていないので熱損失が少なくなり、増幅器としての効率が改善され、また、部品点数が減って回路構成も簡単化し、増幅器のコストダウンも図れる。
【００９４】
【発明の効果】
以上のように本発明の増幅器によれば、アナログ／デジタル変換系回路からのデジタル信号のＤＣ成分を除去するＤＣ成分除去手段と、該ＤＣ成分除去手段からのデジタル信号をレベルシフトするために増幅系回路の電源電圧に基づいて前記ＤＣ成分除去手段からの信号ラインを所定のＤＣ電圧レベルに設定するレベル設定手段とを有するレベルシフト回路が、前記アナログ／デジタル変換系回路と前記増幅系回路との間に備えられている。
【００９５】
したがって、前記アナログ／デジタル変換系回路からのデジタル信号は、前記レベルシフト回路のＤＣ成分除去手段によりＤＣ成分が除去されることより、前記レベルシフト回路に対して前記アナログ／デジタル変換系回路のＤＣ電圧の影響が排除され、更に、前記レベル設定手段により前記ＤＣ成分除去手段からの信号ラインのＤＣ電圧レベルが前記増幅系回路の電源電圧に基づいて設定されることにより、前記信号ラインに乗ったデジタル信号のＤＣ電圧レベルは、次段の増幅系回路が動作可能なＤＣ電圧レベルに変えられる。
【００９６】
このように前記デジタル信号のレベルシフトは、トランジスタなどのスイッチング素子を用いず、前記増幅系回路の電源電圧に基づくＤＣ電圧レベルにより行うので、前記レベルシフト回路における信号の処理速度が高速化し、これにより前記増幅系回路の出力信号の歪みの発生が抑制されて、出力信号の精度を高めることができる。この出力信号がアナログの音声信号である場合は、音質の精度の高い音声を発生させることが可能になる。
【００９７】
また、本発明の増幅器によれば、入力されたアナログ信号からΔΣ変調されたＰＤＭ信号を出力する変調回路と、該変調回路からのＰＤＭ信号を波形整形する波形整形回路と、該波形整形回路で波形整形されたＰＤＭ信号のＤＣ電圧レベルを所定のＤＣ電圧レベルに変えるレベルシフト回路と、該レベルシフト回路からの出力信号に基づいて駆動信号を出力する駆動信号出力回路と、該駆動信号出力回路からの駆動信号に基づいて音声発生手段を駆動させる音声発生駆動回路とを備えた構成を有し、前記波形整形回路からのＰＤＭ信号のＤＣ成分を除去するＤＣ成分除去手段と、該ＤＣ成分除去手段からのＰＤＭ信号をレベルシフトするために前記駆動信号出力回路の電源電圧に基づいて前記ＤＣ成分除去手段からの信号ラインを所定のＤＣ電圧レベルに設定するレベル設定手段とが前記レベルシフト回路に備えられている。
【００９８】
したがって、前記波形整形回路からのＰＤＭ信号は、前記レベルシフト回路のＤＣ成分除去手段によりＤＣ成分が除去されることより、前記レベルシフト回路に対して前記波形整形回路のＤＣ電圧の影響が排除され、更に、前記レベル設定手段により、前記ＤＣ成分除去手段からの信号ラインのＤＣ電圧レベルが前記駆動信号出力回路の電源電圧に基づいて設定されることにより、前記信号ラインに乗ったＰＤＭ信号のＤＣ電圧レベルは、前記駆動信号出力回路が動作可能なＤＣ電圧レベルに変えられる。
【００９９】
このように前記ＰＤＭ信号のレベルシフトは、トランジスタなどのスイッチング素子を用いず、前記駆動信号出力回路の電源電圧に基づくＤＣ電圧レベルにより行うので、前記レベルシフト回路における信号の処理速度が高速化し、これにより、最終段の音声発生駆動回路の音声出力信号の歪みの発生が抑制されて、音声出力信号の精度を高めることができ、したがって、音質精度の高い音声を発生させることが可能になる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る増幅器の概略構成を示す回路図である。
【図２】図１中のレベルシフト回路の詳細を示す回路図である。
【図３】従来の増幅器の概略構成を示す回路図である。
【図４】図３中のレベルシフト回路の詳細を示す回路図である。
【図５】参考としてΔΣ変調を説明するためのブロック図である。
【符号の説明】
３ ΔΣ変調１ビット変換ＬＳＩ（変調回路）
５波形整形回路
６レベルシフト回路
７スイッチング素子駆動回路（駆動信号出力回路）
８スイッチング素子回路（音声発生駆動回路）
１０スピーカ（音声発生手段）
６１，６６コンデンサ（ＤＣ成分除去手段）
６２，６７ダイオード（レベル設定手段）
６５，７０抵抗（レベル設定手段）
７３，７４信号ライン[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an amplifier that converts an input analog signal such as voice into a digital signal, power-amplifies the digital signal as a switching signal, and outputs the signal as an analog signal such as power-amplified voice. 1 relates to a configuration of a level shift circuit for level-shifting a digital signal input from an analog / digital conversion system circuit to an amplification system circuit.
[0002]
[Prior art]
FIG. 3 is a circuit diagram showing a schematic configuration of this type of conventional amplifier. FIG. 4 is a detailed circuit diagram of the level shift circuit 11 in FIG.
[0003]
This conventional amplifier includes a slice level voltage setting circuit 1 for setting a slice level voltage for an input analog signal, and an output offset adjustment circuit 2 for adjusting an offset voltage of a subsequent circuit for an output signal of the slice level voltage setting circuit 1. A ΔΣ modulation 1-bit conversion LSI 3 that converts the analog signal input through the slice level voltage setting circuit 1 and the output offset adjustment circuit 2 into a ΔΣ modulation 1-bit and outputs it as a PDM (pulse duration modulation) signal; In order to reduce the loss of the PDM signal from the ΔΣ modulation 1-bit conversion LSI 3 in the final stage circuit, the dead time control circuit 4 delays the rise of the PDM signal from the fall, and the PDM signal from the dead time control circuit 4 Shape the square wave or square wave An analog / digital conversion system circuit including a waveform shaping circuit 5 serving as a PDM signal is provided.
[0004]
The amplifier further includes a level shift circuit 11 for level-shifting the PDM signal from the waveform shaping circuit 5 to a predetermined DC voltage level. Further, the amplifier operates by the PDM signal level-shifted by the level shift circuit 11 and performs switching. A switching element drive circuit 7 that outputs a switching drive signal for driving the element, a switching element circuit 8 that amplifies the switching drive signal from the switching element drive circuit 7 by the switching element, and a power amplification from the switching element circuit 8 An amplification system circuit comprising a low-pass filter 9 that extracts an analog signal corresponding to the audio signal from the switching output signals and outputs the analog signal to the speaker 10 is provided.
[0005]
The slice level voltage setting circuit 1 includes a resistor 13 and a capacitor 14 connected in series on a signal line 15 for inputting an analog signal, and a diode 11 and a cathode having an anode connected to a connection point between the resistor 13 and the capacitor 14. The diode 12 is provided. The cathode of the diode 11 and the anode of the diode 12 are connected to a + power source or a −power source according to a set slice level.
[0006]
The output offset adjustment circuit 2 includes a resistor 24 on the signal line 15, a variable resistor 22 having a variable contact connected to a connection point between the resistor 24 and the capacitor 14, and a resistor connected to one end of the variable resistor 22. 21 and a resistor 23 connected to the other end of the variable resistor 22. The other end of the resistor 21 is connected to a positive power source or a negative power source according to the offset voltage to be adjusted. The other end of the resistor 23 is grounded.
[0007]
The ΔΣ modulation 1-bit conversion LSI 3 outputs an IN terminal for inputting an anagro signal that has passed through the slice level voltage setting circuit 1 and the output offset adjustment circuit 2, and a PDM signal obtained by converting the input analog signal by ΔΣ modulation 1-bit. A high-side NF + terminal and a low-side feedback signal are input via a signal line 31 and a resistor 35 in order to minimize modulation distortion, and a high-side OUT + terminal and a low-side OUT- terminal. And a low-side NF− terminal that is input via a line 32 and a resistor 36.
[0008]
The dead time control circuit 4 includes a circuit including a capacitor 41, a diode 42, and a resistor 43, and a circuit including a capacitor 44, a diode 45, and a resistor 46. The cathode of the diode 42 and one end of the resistor 43 are connected to the signal line 34 connected to the OUT− terminal of the ΔΣ modulation 1-bit conversion LSI 3, and the anode of the diode 42 and the other end of the resistor 43 are pulled to the + power supply by the capacitor 41. And is connected to one input terminal of the waveform shaping circuit 5 at the next stage.
[0009]
The cathode of the diode 45 and one end of the resistor 46 are connected to the signal line 33 connected to the OUT + terminal of the ΔΣ modulation 1-bit conversion LSI 3, and the anode of the diode 45 and the other end of the resistor 46 are pulled up to the −power supply by the capacitor 44. And connected to the other input terminal of the waveform shaping circuit 5 at the next stage.
[0010]
The waveform shaping circuit 5 includes an AND gate circuit 51 and an AND gate circuit 52. An input terminal of the AND gate circuit 51 is connected to a connection point between the capacitor 41, the diode 42, and the resistor 43. An input terminal of the AND gate circuit 52 is connected to a connection point between the capacitor 44, the diode 45, and the resistor 46.
[0011]
As shown in FIG. 4, the level shift circuit 11 includes a circuit including a transistor 113, a resistor 111, a resistor 112, a resistor 115, a resistor 116, and a diode 114, a transistor 119, a resistor 117, a resistor 118, a resistor 121, And a circuit including a resistor 122 and a diode 122.
[0012]
The collector of the transistor 113 is connected to the negative power source via the resistor 111, and the emitter thereof is connected to the positive power source via the resistor 116. A resistor 115 is connected between the base and emitter of the transistor 113, and one end of the resistor 112 and the cathode of the diode 114 are connected to the base of the transistor 113. The other end of the resistor 112 and the anode of the diode 114 are connected to the output end of the AND gate circuit 51.
[0013]
The collector of the transistor 119 is connected to the negative power source via the resistor 117, and the emitter thereof is connected to the positive power source via the resistor 122. A resistor 121 is connected between the base and emitter of the transistor 119, and one end of the resistor 118 and the cathode of the diode 120 are connected to the base of the transistor 119. The other end of the resistor 118 and the anode of the diode 120 are connected to the output end of the AND gate circuit 52.
[0014]
The switching element drive circuit 7 includes a drive circuit 71 and a drive circuit 72. In the drive circuit 71, the L · IN terminal is connected to the collector of the transistor 119, the H · IN terminal is connected to the collector of the transistor 113, and the BS terminal is connected to the signal line 85. In the drive circuit 71, the L · OUT terminal and the H · OUT terminal are connected to the switching element circuit 8 in the next stage.
[0015]
In the drive circuit 72, the L · IN terminal is connected to the collector of the transistor 113, the H · IN terminal is connected to the collector of the transistor 119, and the BS terminal is connected to the signal line 86. In the drive circuit 72, the L · OUT terminal and the H · OUT terminal are connected to the switching element circuit 8 in the next stage. The drive circuit 71 and the drive circuit 72 each constitute a bootstrap by a feedback signal from the switching element input to the BS terminal.
[0016]
The switching element circuit 8 includes an FET array having an H-bridge configuration from the FETs 81 and 82 and the FETs 83 and 84, the gate of the FET 81 being the L / OUT terminal of the drive circuit 71, and the gate of the FET 82 being the H · OUT terminal of the drive circuit 71. The gate of the FET 83 is connected to the L · OUT terminal of the drive circuit 72, and the gate of the FET 84 is connected to the H · OUT terminal of the drive circuit 72.
[0017]
A connection point between the drain of the FET 81 and the source of the FET 82 is connected to the signal line 85. The source of the FET 81 is connected to the negative power source, and the drain of the FET 82 is connected to the positive power source. A connection point between the drain of the FET 83 and the source of the FET 84 is connected to the signal line 86. The source of the FET 83 is connected to the negative power source, and the drain of the FET 84 is connected to the positive power source.
[0018]
The signal line 85 is grounded via resistors r1, r2, r3, r4, and the signal line 86 is grounded via resistors r5, r6, r7, r8. A signal line 31 is connected to a connection point between the resistors r2 and r3, and a signal line 32 is connected to a connection point between the resistors r6 and r7.
[0019]
The low pass filter 9 includes a filter circuit composed of a capacitor 91 and a coil 92 and a filter circuit composed of a capacitor 93 and a coil 93. One end of the coil 92 is connected to the signal line 85, and the other end is grounded via the capacitor 91. One end of the coil 94 is connected to the signal line 86, and the other end is connected via a capacitor 93.
[0020]
A connection point between the capacitor 91 and the coil 92 is connected to the signal line 95, and a connection point between the capacitor 93 and the coil 94 is connected to the signal line 96. For example, the speaker 10 as the sound generating means is connected between the signal line 95 and the signal line 96.
[0021]
Next, the operation of this conventional amplifier will be described. The analog signal input to the signal line 15 becomes an analog signal that falls within a predetermined voltage level via the slice level adjustment circuit 1 and the output offset adjustment circuit 2, and is input to the IN terminal of the ΔΣ modulation 1-bit conversion LSI 3. . The ΔΣ modulation 1-bit conversion LSI 3 performs ΔΣ modulation 1-bit conversion on the input analog signal.
[0022]
Here, Δ modulation and ΔΣ modulation will be described for reference. The most well-known method for encoding an analog signal into a 1-bit signal is a Δ modulation encoding method. In this Δ modulation encoding method, an analog signal waveform is tracked and encoded in a stepped waveform. For example, when the rising slope of the analog signal is large, it is encoded as “1”, and when the falling slope of the analog signal is large, it is encoded as “0”. That is, the 1-bit signal obtained by Δ modulation represents the slope of the analog signal, that is, the magnitude of the differential value, with a frequency of “1” and “0”.
[0023]
On the other hand, in ΔΣ modulation, if an input analog signal is integrated in advance with respect to Δ modulation, a code string corresponding to the amplitude of the original signal is generated. FIG. 5 shows a principle diagram of the first-order ΔΣ modulation in this ΔΣ modulation.
[0024]
In FIG. 5, if the output of the integrating means is “positive”, “positive unit vector” is subtracted from the input side, and if the output of the integrating means is “negative”, “negative” is output to the input side. Subtract unit vector ". When the output of the integrating means increases, that is, when the amplitude of the input signal (analog signal) increases, negative feedback is applied via the one sampling delay means to suppress this.
[0025]
In other words, the fact that the output of the integration means is continuously “positive” means that the amplitude of the input signal is large, and the frequency of encoding into “1” by the quantization means increases. Similarly, the fact that the output of the integrating means is continuously “negative” means that the amplitude of the input signal is small, and the frequency of encoding to “0” by the quantizing means increases. By such first-order ΔΣ modulation operation, a binary code corresponding to the amplitude of the input signal can be obtained.
[0026]
Returning to FIG. 3, the ΔΣ modulation 1-bit conversion LSI 3 performs ΔΣ modulation 1-bit conversion on the input analog signal, and outputs a PDM signal having an analog value in the time axis direction from the OUT + terminal and the OUT− terminal. To do. The PDM signal output from the OUT + terminal is a modulation signal corresponding to the amplitude of the analog signal in the positive voltage direction, and the PDM signal output from the OUT− terminal is the modulation signal corresponding to the amplitude of the analog signal in the negative voltage direction. It is.
[0027]
Each PDM signal output from the OUT + and OUT− terminals of the ΔΣ modulation 1-bit conversion LSI 3 passes through the dead time control circuit 4 so that the rising edge of the waveform is compared to the falling edge, for example, 20 to 25 nanoseconds. It will be late. This is to reduce the loss in the switching operation of the final-stage switching element circuit 8.
[0028]
Each PDM signal that has passed through the dead time control circuit 4 becomes a square wave or a rectangular wave by the waveform shaping circuit 5 and is input to the level shift circuit 6. For example, ± 5V power is supplied to the AND gate circuits 51 and 52 of the waveform shaping circuit 5, and the output signal voltage changes at ± 5V with reference to the midpoint potential (0V). Accordingly, the PDM signals output from the AND gate circuits 51 and 52 are signals that change with an amplitude of ± 5V.
[0029]
In the next level shift circuit 11, the DC voltage level of each PDM signal from the AND gate circuits 51 and 52 is level-shifted to a predetermined DC voltage level by the operation centering on the transistors 113 and 119. That is, since the switching element drive circuit 7 at the next stage of the level shift circuit 11 operates with, for example, a + 9V power supply, even if the output signals of the AND gate circuits 51 and 52 are directly supplied to the switching element drive circuit 7, the switching element drive circuit 7 Circuit 7 does not operate. Therefore, a level shift circuit 11 is provided in front of the switching element drive circuit 7 to shift the DC voltage level of each PDM signal from the AND gate circuits 51 and 52 to a predetermined DC voltage level.
[0030]
In the level shift circuit 11 shown in FIG. 4, the transistors 113 and 119 to which the + power and the −power are supplied are switched by the PDM signals input from the AND gate circuits 51 and 52 and changed to a predetermined DC voltage level. Each PDM signal is supplied to the switching element drive circuit 7. The predetermined DC voltage level is set by adjusting the resistance values of the resistor 111 and the resistor 116 in the circuit of the transistor 113, and is set by adjusting the resistance values of the resistor 117 and the resistor 122 in the circuit of the transistor 119. . Therefore, the PDM signal output from the collectors of the transistors 113 and 119 is, for example, a 5V amplitude signal obtained by raising the DC voltage level (midpoint potential) by about 2V.
[0031]
The PDM signal output from the collector of the transistor 113 is input to the H · IN terminal of the drive circuit 71 and the L · IN terminal of the drive circuit 72 in the switching element drive circuit 7. The PDM signal output from the collector of the transistor 119 is input to the L · IN terminal of the drive circuit 71 and the H · IN terminal of the drive circuit 72 in the switching element drive circuit 7.
[0032]
For example, a power supply of + 9V is supplied to the switching element drive circuit 7, and the voltage of the output signal changes in a range of 9V or less with respect to the negative power supply. The drive circuit 71 in the switching element drive circuit 7 creates a switching drive signal according to the PDM signal input to the L · IN terminal and the H · IN terminal, and outputs the switching drive signal from the L · OUT terminal and the H · OUT terminal. Then, the FET 81 and the FET 82 of the switching element circuit 8 are switched.
[0033]
Further, the drive circuit 72 generates a switching drive signal according to the PDM signal input to the L · IN terminal and the H · IN terminal, and outputs the switching drive signal from the L · OUT terminal and the H · OUT terminal. The FET 83 and FET 84 of the circuit 8 are switched.
[0034]
The operating points of the FETs 81 and 83 are the same as those of the switching element driving circuit 7 and thus are driven with the amplitude of 9V with respect to the −power supply as they are. However, the operating points of the FETs 82 and 84 are based on the + power supply. Therefore, it is not driven as it is.
[0035]
In order to solve this problem, the feedback signal of the output of the switching element circuit 8 is input to the bootstrap in the drive circuits 71 and 72 from the BS terminals of the drive circuits 71 and 72, and this bootstrap operation causes the H · OUT terminal The switching drive signal output from is set to an amplitude of, for example, + 6V with respect to the negative power supply, so that the FETs 82 and 84 can be driven.
[0036]
In the switching element circuit 8, the FETs 81 and 82 are switched by the switching drive signal from the drive circuit 71, and the power-amplified switching output signal is input to one end of the coil 92 of the low-pass filter 9. The FETs 83 and 84 are switched by the switching drive signal, and the power-amplified switching output signal is input to one end of the coil 94 of the low-pass filter 9.
[0037]
The low-pass filter 9 removes a high frequency component from the switching output signal of the switching element circuit 8 by using a filter circuit including the coil 92 and the capacitor 91 and a filter circuit including the coil 94 and the capacitor 93, extracts an analog audio signal, and outputs it to the speaker 10. Supply. As a result, sound is generated from the speaker 10.
[0038]
[Problems to be solved by the invention]
By the way, as described above, the power supply voltage of the waveform shaping circuit 5 for shaping the waveform of the PDM signal and the power supply voltage of the switching element driving circuit 7 for driving the final stage switching element are usually different. In order to use the converted PDM signal as an input signal to the switching element driving circuit 7, it is necessary to correct the PDM signal to a DC voltage level based on the power supply voltage of the switching element driving circuit 7. This is the shift circuit 11.
[0039]
Therefore, in the level shift circuit 11 in the conventional amplifier, the DC voltage level of the PDM signal input to the switching element drive circuit 7 at the next stage is changed using the transistors 113 and 119 which are switching elements.
[0040]
However, since the level shift circuit 11 in such a conventional amplifier performs signal voltage processing using the transistors 113 and 119 which are switching elements, a signal processing speed delay occurs due to the switching operation. Due to the delay of the signal processing speed, the audio output signal supplied to the speaker may be distorted and the sound quality may be deteriorated.
[0041]
The present invention has been made to solve the above-described problems, and an object of the present invention is to provide an amplifier capable of suppressing the occurrence of distortion of an output signal such as voice by increasing the signal processing speed in the level shift circuit. To do.
[0042]
[Means for Solving the Problems]
In order to solve such a problem, the present invention converts an input analog signal into a digital signal by an analog / digital conversion system circuit, amplifies the converted digital signal as a switching signal by an amplification system circuit, An analog signal is extracted from the power-amplified switching signal and output, and a DC component removing unit that removes a DC component of the digital signal from the analog / digital conversion circuit, and a DC component removing unit A level shift circuit having level setting means for setting a signal line from the DC component removal means to a predetermined DC voltage level based on a power supply voltage of the amplification system circuit to level shift the digital signal of the analog circuit, An amplifier provided between the digital conversion system circuit and the amplification system circuit is provided.
[0043]
According to the amplifier of the present invention, the digital signal from the analog / digital conversion system circuit is removed of the DC component by the DC component removal means of the level shift circuit, so that the analog / digital conversion is performed with respect to the level shift circuit. The influence of the DC voltage of the digital conversion system circuit is eliminated, and further, the level setting unit sets the DC voltage level of the signal line from the DC component removal unit based on the power supply voltage of the amplification system circuit, The DC voltage level of the digital signal riding on the signal line is changed to a DC voltage level at which the next stage amplification system circuit can operate.
[0044]
Thus, since the level shift of the digital signal is performed by the DC voltage level based on the power supply voltage of the amplification circuit without using a switching element such as a transistor, the signal processing speed in the level shift circuit is increased. As a result, the distortion of the output signal of the amplification circuit is suppressed, and the accuracy of the output signal can be improved. When this output signal is an analog audio signal, it is possible to generate audio with high sound quality.
[0045]
The present invention also provides a modulation circuit that outputs a PDM signal that is ΔΣ-modulated from an input analog signal, a waveform shaping circuit that shapes the PDM signal from the modulation circuit, and the waveform shaping circuit that performs waveform shaping. A level shift circuit that changes the DC voltage level of the PDM signal to a predetermined DC voltage level, a drive signal output circuit that outputs a drive signal based on an output signal from the level shift circuit, and a drive signal from the drive signal output circuit And a voice generation drive circuit for driving the voice generation means based on the DC component removal means for removing the DC component of the PDM signal from the waveform shaping circuit, and the PDM from the DC component removal means. In order to level shift the signal, the signal line from the DC component removing means is set to a predetermined DC voltage level based on the power supply voltage of the drive signal output circuit. Provided is an amplifier provided with level setting means for the level shift circuit.
[0046]
According to the amplifier of the present invention, the DC component of the PDM signal from the waveform shaping circuit is removed by the DC component removing unit of the level shift circuit, so that the DC of the waveform shaping circuit with respect to the level shift circuit. The influence of the voltage is eliminated, and further, the level setting means sets the DC voltage level of the signal line from the DC component removal means based on the power supply voltage of the drive signal output circuit, so that the signal line The DC voltage level of the mounted PDM signal is changed to a DC voltage level at which the drive signal output circuit at the next stage can operate.
[0047]
As described above, the level shift of the PDM signal is performed by the DC voltage level based on the power supply voltage of the drive signal output circuit without using a switching element such as a transistor, so that the signal processing speed in the level shift circuit is increased. As a result, the generation of the distortion of the audio output signal of the audio generation drive circuit at the final stage is suppressed, and the accuracy of the audio output signal can be increased. Therefore, it is possible to generate audio with high sound quality accuracy. .
[0048]
Preferably, by using a capacitor as the DC component removing means, the level shift circuit can remove the DC component of the PDM signal from the waveform shaping circuit by using a simple circuit. The influence of the DC voltage can be eliminated, and the accuracy of the level shift operation can be increased.
[0049]
Preferably, the level setting means uses a diode and a resistor, so that the level shift circuit can set a DC voltage level based on a power supply voltage of the drive signal output circuit, and the waveform shaping circuit. The DC voltage level of the PDM signal from can be changed to a predetermined DC voltage level.
[0050]
Moreover, the level shift of the PDM signal can be set based on the power supply voltage of the drive signal output circuit of the next stage by using the diode and the resistor without using a switching element such as a transistor. Thus, the processing speed of the signal in the level shift circuit is increased, thereby suppressing the occurrence of distortion of the audio output signal of the audio generation drive circuit in the final stage and contributing to increasing the accuracy of the audio output signal.
[0051]
Preferably, in the level shift circuit, the anode of the diode is connected to a negative power supply, the cathode is connected to a signal line between the capacitor and the drive signal output circuit, and the power supply of the signal line and the drive signal output circuit It has a circuit configuration in which a resistor is connected between positive power sources based on voltage.
[0052]
According to the level shift circuit of this configuration, the positive power is supplied to the signal line via the resistor, and the negative power is also supplied to the signal line via the diode. Is set to a predetermined DC voltage level. The PDM signal from the waveform shaping circuit is level-shifted so that when the DC component is removed by the capacitor and the signal is placed on the signal line, the drive signal output circuit in the next stage can operate.
[0053]
As described above, the level shift of the PDM signal can be set based on the power supply voltage of the drive signal output circuit by using the diode and the resistor without using a switching element such as a transistor. Therefore, the processing speed of the signal in the level shift circuit is increased, thereby suppressing the distortion of the audio output signal of the final-stage audio generation drive circuit and contributing to increasing the accuracy of the audio output signal.
[0054]
Note that it is more preferable to connect a diode and a resistor parallel circuit between the cathode of the diode and the signal line because the rising and falling speed of the signal on the signal line can be increased and the accuracy of the signal can be increased. .
[0055]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. FIG. 1 is a circuit diagram showing a schematic configuration of an amplifier according to an embodiment of the present invention. FIG. 2 is a detailed circuit diagram of the level shift circuit 6 in FIG.
[0056]
This amplifier has a slice level voltage setting circuit 1 that sets a slice level voltage for an analog signal of an input sound, and an output offset adjustment circuit 2 that adjusts an offset voltage of a subsequent circuit for an output signal of the slice level voltage setting circuit 1. A ΔΣ modulation 1-bit conversion LSI 3 that converts an analog signal input through the slice level voltage setting circuit 1 and the output offset adjustment circuit 2 into a ΔΣ modulation 1-bit signal and outputs it as a PDM (pulse duration modulation) signal; In order to reduce the loss of the PDM signal from the ΔΣ modulation 1-bit conversion LSI 3 in the final stage circuit, the dead time control circuit 4 delays the rise of the PDM signal from the fall, and the PDM signal from the dead time control circuit 4 Shape the square wave or square wave An analog / digital conversion system circuit including a waveform shaping circuit 5 serving as a PDM signal is provided.
[0057]
The amplifier further includes a level shift circuit 6 for level-shifting the PDM signal from the waveform shaping circuit 5 to a predetermined DC voltage level. Further, the amplifier operates by the PDM signal level-shifted by the level shift circuit 6 and performs switching. A switching element drive circuit 7 that outputs a switching drive signal for driving the element, a switching element circuit 8 that amplifies the switching drive signal from the switching element drive circuit 7 by the switching element, and a power amplification from the switching element circuit 8 An amplification system circuit comprising a low-pass filter 9 that extracts an analog signal corresponding to the audio signal from the switching output signals and outputs the analog signal to the speaker 10 is provided.
[0058]
The slice level voltage setting circuit 1 includes a resistor 13 and a capacitor 14 connected in series on a signal line 15 for inputting an analog signal, and a diode 11 and a cathode having an anode connected to a connection point between the resistor 13 and the capacitor 14. The diode 12 is provided. The cathode of the diode 11 and the anode of the diode 12 are connected to a + power source or a −power source according to a set slice level.
[0059]
The output offset adjustment circuit 2 includes a resistor 24 on the signal line 15, a variable resistor 22 having a variable contact connected to a connection point between the resistor 24 and the capacitor 14, and a resistor connected to one end of the variable resistor 22. 21 and a resistor 23 connected to the other end of the variable resistor 22. The other end of the resistor 21 is connected to a positive power source or a negative power source according to the offset voltage to be adjusted. The other end of the resistor 23 is grounded.
[0060]
The ΔΣ modulation 1-bit conversion LSI 3 outputs an IN terminal for inputting an anagro signal that has passed through the slice level voltage setting circuit 1 and the output offset adjustment circuit 2, and a PDM signal obtained by converting the input analog signal by ΔΣ modulation 1-bit. A high-side NF + terminal and a low-side feedback signal are input via a signal line 31 and a resistor 35 in order to minimize modulation distortion, and a high-side OUT + terminal and a low-side OUT- terminal. And a low-side NF− terminal that is input via a line 32 and a resistor 36.
[0061]
The dead time control circuit 4 includes a circuit including a capacitor 41, a diode 42, and a resistor 43, and a circuit including a capacitor 44, a diode 45, and a resistor 46. The cathode of the diode 42 and one end of the resistor 43 are connected to the signal line 34 connected to the OUT− terminal of the ΔΣ modulation 1-bit conversion LSI 3, and the anode of the diode 42 and the other end of the resistor 43 are pulled to the + power supply by the capacitor 41. And is connected to one input terminal of the waveform shaping circuit 5 at the next stage.
[0062]
The cathode of the diode 45 and one end of the resistor 46 are connected to the signal line 33 connected to the OUT + terminal of the ΔΣ modulation 1-bit conversion LSI 3, and the anode of the diode 45 and the other end of the resistor 46 are connected to the −power supply by the capacitor 44. And is connected to the other input terminal of the waveform shaping circuit 5 at the next stage.
[0063]
The waveform shaping circuit 5 includes an AND gate circuit 51 and an AND gate circuit 52. An input terminal of the AND gate circuit 51 is connected to a connection point between the capacitor 41, the diode 42, and the resistor 43. An input terminal of the AND gate circuit 52 is connected to a connection point between the capacitor 44, the diode 45, and the resistor 46.
[0064]
As shown in FIG. 2, the level shift circuit 6 includes a circuit composed of a capacitor 61, a diode 62, a diode 63, a resistor 64, and a resistor 65, a capacitor 66, a diode 67, a diode 68, a resistor 69, and a resistor 70. And a circuit configured.
[0065]
The capacitors 61 and 62 are used as DC component removing means for removing the DC component of the PDM signal from the waveform shaping circuit 5. Diodes 62 and 67 and resistors 65 and 70 set signal lines 73 and 74 to a predetermined DC voltage level based on the power supply voltage of switching element drive circuit 7 in order to level shift the PDM signal from capacitors 61 and 62. Used as level setting means.
[0066]
A parallel circuit composed of the diode 63 and the resistor 64 and a parallel circuit composed of the diode 68 and the resistor 69 are used to increase the rising and falling speeds of the signals on the signal lines 73 and 74 and to increase the accuracy of the signals.
[0067]
One end of the capacitor 61 is connected to the output end of the AND gate circuit 51, and the other end is connected to the signal line 73. The anode of the diode 62 is connected to the negative power source, and the cathode is connected to the anode of the diode 63 and one end of the resistor 64. The cathode of the diode 63 and the other end of the resistor 64 are connected to the signal line 73. One end of the resistor 65 is connected to the signal line 73, and the other end is connected to the + power source.
[0068]
One end of the capacitor 66 is connected to the output end of the AND gate circuit 52, and the other end is connected to the signal line 74. The anode of the diode 67 is connected to the negative power source, and the cathode is connected to the anode of the diode 68 and one end of the resistor 69. The cathode of the diode 68 and the other end of the resistor 69 are connected to the signal line 74. One end of the resistor 70 is connected to the signal line 74, and the other end is connected to the + power source.
[0069]
With such a circuit configuration, +9 V, for example, which is the same as the power supply voltage of the switching element drive circuit 7 in the subsequent stage is applied to the + power supply, and the + power supply is supplied to the signal line 73 through the resistor 65 and Is supplied through a parallel circuit of the diode 62 and the diode 63 and the resistor 64, the DC voltage level obtained is set. Therefore, the PDM signal from which the DC component has been removed by passing through the capacitor 61 is increased in level by the DC voltage level on the signal line 73 so that the switching element drive circuit 7 in the next stage can operate. .
[0070]
The signal line 74 is supplied with + power through a resistor 70, and has a DC voltage level obtained by supplying −power through a diode 67 and a parallel circuit of a diode 68 and a resistor 69. Is set. Therefore, the PDM signal from which the DC component has been removed by passing through the capacitor 66 is increased in level by the DC voltage level on the signal line 74, and the level shifts to a state where the switching element drive circuit 7 in the next stage can operate. Is done.
[0071]
The switching element drive circuit 7 includes a drive circuit 71 and a drive circuit 72. In the drive circuit 71, the L · IN terminal is connected to the signal line 74, the H · IN terminal is connected to the signal line 73, and the BS terminal is connected to the signal line 85. In the drive circuit 71, the L · OUT terminal and the H · OUT terminal are connected to the switching element circuit 8 in the next stage.
[0072]
In the drive circuit 72, the L · IN terminal is connected to the signal line 73, the H · IN terminal is connected to the signal line 74, and the BS terminal is connected to the signal line 86. In the drive circuit 72, the L · OUT terminal and the H · OUT terminal are connected to the switching element circuit 8 in the next stage. The drive circuit 71 and the drive circuit 72 each constitute a bootstrap by a feedback signal from the switching element input to the BS terminal.
[0073]
The switching element circuit 8 includes an FET array having an H-bridge configuration from the FETs 81 and 82 and the FETs 83 and 84, the gate of the FET 81 being the L / OUT terminal of the drive circuit 71, and the gate of the FET 82 being the H · OUT terminal of the drive circuit 71. The gate of the FET 83 is connected to the L · OUT terminal of the drive circuit 72, and the gate of the FET 84 is connected to the H · OUT terminal of the drive circuit 72.
[0074]
A connection point between the drain of the FET 81 and the source of the FET 82 is connected to the signal line 85. The source of the FET 81 is connected to the negative power source, and the drain of the FET 82 is connected to the positive power source. A connection point between the drain of the FET 83 and the source of the FET 84 is connected to the signal line 86. The source of the FET 83 is connected to the negative power source, and the drain of the FET 84 is connected to the positive power source.
[0075]
The signal line 85 is grounded via resistors r1, r2, r3, r4, and the signal line 86 is grounded via resistors r5, r6, r7, r8. A signal line 31 is connected to a connection point between the resistors r2 and r3, and a signal line 32 is connected to a connection point between the resistors r6 and r7.
[0076]
The low pass filter 9 includes a filter circuit composed of a capacitor 91 and a coil 92 and a filter circuit composed of a capacitor 93 and a coil 93. One end of the coil 92 is connected to the signal line 85, and the other end is grounded via the capacitor 91. One end of the coil 94 is connected to the signal line 86, and the other end is connected via a capacitor 93. A connection point between the capacitor 91 and the coil 92 is connected to the signal line 95, and a connection point between the capacitor 93 and the coil 94 is connected to the signal line 96. For example, the speaker 10 as the sound generating means is connected between the signal line 95 and the signal line 96.
[0077]
Next, the operation of the amplifier according to this embodiment will be described. The analog signal input to the signal line 15 becomes an analog signal that falls within a predetermined voltage level via the slice level adjustment circuit 1 and the output offset adjustment circuit 2, and is input to the IN terminal of the ΔΣ modulation 1-bit conversion LSI 3. . The ΔΣ modulation 1-bit conversion LSI 3 performs ΔΣ modulation 1-bit conversion on the input analog signal. Since this ΔΣ modulation 1-bit conversion has been described above, description thereof is omitted here.
[0078]
The ΔΣ modulation 1-bit conversion LSI 3 performs ΔΣ modulation 1-bit conversion on the input analog signal, and outputs a PDM signal having an analog value in the time axis direction from the OUT + terminal and the OUT− terminal. The PDM signal output from the OUT + terminal is a modulation signal corresponding to the amplitude of the analog signal in the positive voltage direction, and the PDM signal output from the OUT− terminal is the modulation signal corresponding to the amplitude of the analog signal in the negative voltage direction. It is.
[0079]
Each PDM signal output from the OUT + and OUT− terminals of the ΔΣ modulation 1-bit conversion LSI 3 passes through the dead time control circuit 4 so that the rising edge of the waveform is delayed by, for example, 20 nanoseconds to 25 nanoseconds compared to the falling edge. become. This is to reduce the loss in the switching operation of the final-stage switching element circuit 8.
[0080]
Each PDM signal that has passed through the dead time control circuit 4 becomes a square wave or a rectangular wave by the waveform shaping circuit 5 and is input to the level shift circuit 6. For example, ± 5V power is supplied to the AND gate circuits 51 and 52 of the waveform shaping circuit 5, and the output signal voltage changes at ± 5V with reference to the midpoint potential (0V). Accordingly, the PDM signals output from the AND gate circuits 51 and 52 are signals that change with an amplitude of ± 5V.
[0081]
In the level shift circuit 6, as described with reference to FIG. 2, for example, +9 V, which is the same as the power supply voltage of the next-stage switching element drive circuit 7, is applied to the + power supply, and the + power supply is supplied to the signal line 73 via the resistor 65. As well as being supplied,-the DC voltage level obtained by supplying power via the diode 62 and the parallel circuit of the diode 63 and the resistor 64 is set. Therefore, the DC voltage level of the PDM signal from which the DC component has been removed by passing through the capacitor 61 is changed by the DC voltage level on the signal line 73 so that the switching element driving circuit 7 in the next stage can operate. Is done.
[0082]
The signal line 74 is supplied with + power through a resistor 70, and has a DC voltage level obtained by supplying −power through a diode 67 and a parallel circuit of a diode 68 and a resistor 69. Is set. Therefore, the DC voltage level of the PDM signal from which the DC component has been removed by passing through the capacitor 66 is changed by the DC voltage level on the signal line 74 so that the switching element drive circuit 7 in the next stage can operate. Is done.
[0083]
For example, when a + 5V pulse of the PDM signal passes through the capacitor 61 and this pulse gets on the signal line 73, + 9V of the + power source is supplied to the signal line 73 through the resistor 65, and the + bias voltage obtained by The pulse level shifts in the positive potential direction. Further, when a -5V pulse of the PDM signal passes through the capacitor 61 and this pulse gets on the signal line 73, -the power supply is supplied to the signal line 73 via the diode 62 and the diode 63; Thus, the level of the pulse is shifted in the negative potential direction.
[0084]
That is, since the DC voltage level is set to the signal line 73 by the diode 62 and the resistor 65 which are level setting means, the PDM signal riding on the signal line 73 can be level-shifted. As a result, the output signal of the level shift circuit 6 becomes a 5V amplitude signal with the midpoint potential raised by about 2V, for example.
[0085]
Next, the switching element drive circuit 7 is supplied with, for example, + 9V power, and the voltage of the output signal changes within a range of 9V or less with respect to the −power supply. The drive circuit 71 in the switching element drive circuit 7 creates a switching drive signal according to the PDM signal input to the L · IN terminal and the H · IN terminal, and outputs the switching drive signal from the L · OUT terminal and the H · OUT terminal. Then, the FET 81 and the FET 82 of the switching element circuit 8 are switched.
[0086]
Further, the drive circuit 72 generates a switching drive signal according to the PDM signal input to the L · IN terminal and the H · IN terminal, and outputs the switching drive signal from the L · OUT terminal and the H · OUT terminal. The FET 83 and FET 84 of the circuit 8 are switched.
[0087]
The operating points of the FETs 81 and 83 are the same as those of the switching element driving circuit 7 and thus are driven with the amplitude of 9V with respect to the −power supply as they are. However, the operating points of the FETs 82 and 84 are based on the + power supply. Therefore, it is not driven as it is. In order to solve this problem, the feedback signal of the output of the switching element circuit 8 is input to the bootstrap in the drive circuits 71 and 72 from the BS terminals of the drive circuits 71 and 72, and this bootstrap operation causes the feedback from the H · OUT terminal. The amplitude of the output switching drive signal is set to an amplitude of, for example, about + 6V with respect to the −power supply, so that the FETs 82 and 84 can be driven.
[0088]
In the switching element circuit 8, the FETs 81 and 82 are switched by the switching drive signal from the drive circuit 71, and the power-amplified switching output signal is input to one end of the coil 92 of the low-pass filter 9. The FETs 83 and 84 are switched by the switching drive signal, and the power-amplified switching output signal is input to one end of the coil 94 of the low-pass filter 9.
[0089]
The low-pass filter 9 removes a high frequency component from the switching output signal of the switching element circuit 8 by using a filter circuit including the coil 92 and the capacitor 91 and a filter circuit including the coil 94 and the capacitor 93, extracts an analog audio signal, and outputs it to the speaker 10. Supply. As a result, sound is generated from the speaker 10.
[0090]
In this embodiment, a circuit configuration of a level shift circuit provided in an amplifier that converts an audio analog signal into a PDM signal, creates an audio analog signal again from the PDM signal, and outputs an analog signal that has been power amplified. As described above, a level shift circuit having a similar circuit configuration may be provided between the analog / digital conversion system circuit and the amplification system circuit for an amplifier that outputs an analog signal obtained by digitally processing an analog signal other than audio and amplifying the power. good.
[0091]
According to the present embodiment, the DC component of the PDM signal from the waveform shaping circuit 5 is removed by the capacitors 61 and 66 of the level shift circuit 6, so that the DC voltage of the waveform shaping circuit 5 is applied to the level shift circuit 6. Further, the DC voltage level of the signal lines 73 and 74 from the capacitors 61 and 66 is based on the power supply voltage of the switching element driving circuit 7 by the diodes 62, 63, 67, and 68 and the resistors 65 and 70. By setting, the DC voltage level of the PDM signal riding on the signal lines 73 and 74 is changed to a DC voltage level at which the switching element driving circuit 7 can operate.
[0092]
As described above, the level shift of the PDM signal is performed by the DC voltage level based on the power supply voltage of the switching element driving circuit 7 without using a switching element such as a transistor, so that the signal processing speed in the level shift circuit 6 is increased. Accordingly, the distortion of the audio output signal of the switching element circuit 8 at the final stage is suppressed, and the accuracy of the audio output signal can be increased. Therefore, it is possible to generate audio with high sound quality accuracy.
[0093]
Further, since the level shift circuit 6 does not use a transistor as in the prior art, heat loss is reduced, the efficiency as an amplifier is improved, the number of parts is reduced, the circuit configuration is simplified, and the cost of the amplifier is reduced. I can plan.
[0094]
【The invention's effect】
As described above, according to the amplifier of the present invention, the DC component removing means for removing the DC component of the digital signal from the analog / digital conversion circuit, and the amplification for level shifting the digital signal from the DC component removing means. A level shift circuit having level setting means for setting a signal line from the DC component removal means to a predetermined DC voltage level based on a power supply voltage of the system circuit, the analog / digital conversion system circuit, the amplification system circuit, Between.
[0095]
Accordingly, the digital signal from the analog / digital conversion system circuit is removed of the DC component by the DC component removal means of the level shift circuit, so that the DC of the analog / digital conversion system circuit with respect to the level shift circuit. The influence of the voltage is eliminated, and the DC voltage level of the signal line from the DC component removing means is set based on the power supply voltage of the amplification system circuit by the level setting means, so that the signal line rides on the signal line. The DC voltage level of the digital signal is changed to a DC voltage level at which the amplification circuit at the next stage can operate.
[0096]
Thus, since the level shift of the digital signal is performed by the DC voltage level based on the power supply voltage of the amplification circuit without using a switching element such as a transistor, the signal processing speed in the level shift circuit is increased. As a result, the distortion of the output signal of the amplification circuit is suppressed, and the accuracy of the output signal can be improved. When this output signal is an analog audio signal, it is possible to generate audio with high sound quality.
[0097]
According to the amplifier of the present invention, the modulation circuit that outputs the PDM signal that is ΔΣ-modulated from the input analog signal, the waveform shaping circuit that shapes the PDM signal from the modulation circuit, and the waveform shaping circuit A level shift circuit that changes the DC voltage level of the waveform-shaped PDM signal to a predetermined DC voltage level, a drive signal output circuit that outputs a drive signal based on an output signal from the level shift circuit, and the drive signal output circuit And a voice generation drive circuit for driving the voice generation means based on the drive signal from the DC component removal means for removing the DC component of the PDM signal from the waveform shaping circuit, and the DC component removal In order to level shift the PDM signal from the means, the signal line from the DC component removing means is connected to a predetermined DC power based on the power supply voltage of the drive signal output circuit. Level setting means for setting the pressure level is provided in the level shift circuit.
[0098]
Therefore, the DC component of the PDM signal from the waveform shaping circuit is removed by the DC component removing means of the level shift circuit, thereby eliminating the influence of the DC voltage of the waveform shaping circuit on the level shift circuit. Further, the level setting means sets the DC voltage level of the signal line from the DC component removal means based on the power supply voltage of the drive signal output circuit, so that the DC of the PDM signal on the signal line is set. The voltage level is changed to a DC voltage level at which the drive signal output circuit can operate.
[0099]
As described above, the level shift of the PDM signal is performed by the DC voltage level based on the power supply voltage of the drive signal output circuit without using a switching element such as a transistor, so that the signal processing speed in the level shift circuit is increased. As a result, distortion of the audio output signal of the audio generation drive circuit at the final stage is suppressed, and the accuracy of the audio output signal can be increased. Therefore, it is possible to generate audio with high sound quality accuracy.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a schematic configuration of an amplifier according to an embodiment of the present invention.
FIG. 2 is a circuit diagram showing details of the level shift circuit in FIG. 1;
FIG. 3 is a circuit diagram showing a schematic configuration of a conventional amplifier.
4 is a circuit diagram showing details of a level shift circuit in FIG. 3; FIG.
FIG. 5 is a block diagram for explaining ΔΣ modulation as a reference;
[Explanation of symbols]
3 ΔΣ modulation 1-bit conversion LSI (modulation circuit)
5 Waveform shaping circuit
6 Level shift circuit
7 Switching element drive circuit (drive signal output circuit)
8 Switching element circuit (sound generation drive circuit)
10 Speaker (sound generation means)
61, 66 capacitor (DC component removing means)
62, 67 Diode (level setting means)
65, 70 Resistance (level setting means)
73, 74 signal lines

Claims

The input analog signal is converted into a digital signal by an analog / digital conversion system circuit, the converted digital signal is power amplified as a switching signal by an amplification system circuit, and the analog signal is extracted from the power amplified switching signal. In the amplifier that outputs
A capacitor is used, DC component removing means for removing the DC component of the digital signal from the analog / digital conversion system circuit, a diode and a resistor are used, and the digital signal from the DC component removing means is level shifted. Level setting means for setting the signal line from the DC component removal means to a predetermined DC voltage level based on the power supply voltage of the amplification system circuit ,
The level shift circuit includes:
The anode of the diode is connected to a negative power supply, the cathode of the diode is connected to a signal line between the capacitor and the amplification system circuit, and between the signal line and a positive power supply based on the power supply voltage of the amplification system circuit, A circuit configuration with resistors connected,
An amplifier provided between the analog / digital conversion system circuit and the amplification system circuit.

A modulation circuit that outputs a PDM signal that is ΔΣ-modulated from the input analog signal;
A waveform shaping circuit for shaping the waveform of the PDM signal from the modulation circuit;
A level shift circuit that changes the DC voltage level of the PDM signal shaped by the waveform shaping circuit to a predetermined DC voltage level;
A drive signal output circuit for outputting a drive signal based on an output signal from the level shift circuit;
In an amplifier including a sound generation drive circuit that drives sound generation means based on a drive signal from the drive signal output circuit,
The level shift circuit includes:
A capacitor is used, DC component removing means for removing the DC component of the PDM signal from the waveform shaping circuit;
A diode and a resistor are used, and the signal line from the DC component removing unit is set to a predetermined DC voltage level based on the power supply voltage of the drive signal output circuit in order to level shift the PDM signal from the DC component removing unit. with a level setting means for setting, is provided,
The anode of the diode is connected to a negative power source, the cathode of the diode is connected to a signal line between the capacitor and the drive signal output circuit, and between the signal line and the positive power source based on the power supply voltage of the drive signal output circuit And an amplifier having a circuit configuration to which a resistor is connected .