JP3970960B2

JP3970960B2 - Semiconductor device

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Publication number: JP3970960B2
Application number: JP18951496A
Authority: JP
Inventors: 一則龍
Original assignee: Yazaki Corp
Current assignee: Yazaki Corp
Priority date: 1996-07-18
Filing date: 1996-07-18
Publication date: 2007-09-05
Anticipated expiration: 2016-07-18
Also published as: JPH1032477A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、半導体ＩＣであるインテリジェントパワーソース（Intelligent Ｐower Ｓource、以下ＩＰＳと略す）から負荷に供給される電力の印加方向をブリッジ回路を用いて切り替えることができる半導体装置に関する。
【０００２】
具体的には、車両に搭載され、電力の印加方向に従って作用方向が反転する、例えば、モータのような負荷に対して、電力の印加方向をブリッジ回路を用いて切り替えることができる半導体装置に関する。
【０００３】
【従来の技術】
従来この種の半導体装置としては、例えば、図４（ａ），（ｂ）に示すようなものがある。
【０００４】
従来の半導体装置９は、自動車等の車両に搭載され、電力Ｐsplyの印加方向に従って作用方向が反転する、例えば、モータのような負荷に対して、半導体ＩＣであるインテリジェントパワーソースＩＰＳから負荷に供給される電力Ｐsplyの印加方向をブリッジ回路２を用いて切り替えるものであって、インテリジェントパワーソースＩＰＳ、ブリッジ回路２、ドライバＤ1，Ｄ2，Ｄ3，Ｄ4等から構成されている。
【０００５】
電源Ｖccから電力の供給を受けるインテリジェントパワーソースＩＰＳは、制御端子Ｉ，Ｓに印加される制御信号に従って所定の電力Ｐsplyを電力出力端子Ｏ−接地端子Ｇ間から出力する。インテリジェントパワーソースＩＰＳから供給された電力Ｐsplyは、ブリッジ回路２に印加される。
【０００６】
ブリッジ回路２は、ブリッジ辺回路１Ａ，１Ｂが組み合わされて構成されている。
【０００７】
ブリッジ辺回路１Ａは、ＰチャネルＦＥＴＱ1とＮチャネルＦＥＴＱ2とがドレインＤを共通として負荷Ｌの一方の入力端子ＤＱ1に対して並列に接続された２端子構造を有する。
【０００８】
また、ブリッジ辺回路１Ａの一方の端子であるＰチャネルＦＥＴＱ1のソースＳは、負荷Ｌに電力Ｐsplyを与えるための信号源１６であるインテリジェントパワーソースＩＰＳの出力端子Ｏに接続され、他方の端子であるＮチャネルＦＥＴＱ2のソースＳは、インテリジェントパワーソースＩＰＳの出力の他方である接地端子Ｇに各々接続されている。
【０００９】
同様に、ブリッジ辺回路１Ｂは、ＰチャネルＦＥＴＱ3とＮチャネルＦＥＴＱ4とがドレインＤを共通として負荷Ｌの他方の入力端子ＤＱ2に対して並列に接続された２端子構造を有する。
【００１０】
また、ブリッジ辺回路１Ｂの一方の端子であるＰチャネルＦＥＴＱ3のソースＳは、インテリジェントパワーソースＩＰＳの出力端子Ｏに接続され、他方の端子であるＮチャネルＦＥＴＱ4のソースＳは、インテリジェントパワーソースＩＰＳの出力の他方である接地端子Ｇに各々接続されている。
【００１１】
このような構成の半導体装置９において、ドライバＤ1，Ｄ2，Ｄ3，Ｄ4に各々制御信号（図示せず）が与えられて、ブリッジ辺回路１ＡのＰチャネルＦＥＴＱ1とブリッジ辺回路１ＢのＮチャネルＦＥＴＱ4がＯＮされて導通状態となり、同時に、ＮチャネルＦＥＴＱ2とＰチャネルＦＥＴＱ3とがＯＦＦされて非導通状態となる制御が実行されると、インテリジェントパワーソースＩＰＳからの電力Ｐsplyは、ＰチャネルＦＥＴＱ1のソースＳ→ＰチャネルＦＥＴＱ1のドレインＤ→負荷Ｌの一方の入力端子ＤＱ1→負荷Ｌの他方の入力端子ＤＱ2→ＮチャネルＦＥＴＱ4のドレインＤ→ＮチャネルＦＥＴＱ4のソースＳ→接地電位の順番で流れる。
【００１２】
同様に、ドライバＤ1，Ｄ2，Ｄ3，Ｄ4に各々制御信号（図示せず）が与えられて、ブリッジ辺回路１ＡのＮチャネルＦＥＴＱ2とブリッジ辺回路１ＢのＰチャネルＦＥＴＱ3とがＯＮされて導通状態となり、同時に、ＰチャネルＦＥＴＱ1とＮチャネルＦＥＴＱ4とがＯＦＦされて非導通状態となる制御が実行されると、インテリジェントパワーソースＩＰＳからの電力Ｐsplyは、先程とは逆に、ＰチャネルＦＥＴＱ3のソースＳ→ＰチャネルＦＥＴＱ3のドレインＤ→負荷Ｌの他方の入力端子ＤＱ2→負荷Ｌの一方の入力端子ＤＱ1→ＮチャネルＦＥＴＱ2のドレインＤ→ＮチャネルＦＥＴＱ2のソースＳ→接地電位の順番で流れる。
【００１３】
このようにして、ドライバＤ1，Ｄ2，Ｄ3，Ｄ4を用いてブリッジ辺回路２を制御することにより、負荷Ｌに流れる電力Ｐsplyの方向を切り替えることができる。
【００１４】
【発明が解決しようとする課題】
しかしながら、ＰチャネルＦＥＴＱ1，Ｑ3、及びＮチャネルＦＥＴＱ2，Ｑ4のドレインＤ−ゲートＧ間には構造上の寄生容量Ｃstrayが存在するため、例えば、ブリッジ辺回路１ＡのＰチャネルＦＥＴＱ1がＯＦＦされて非導通状態となり、その直後に、ＮチャネルＦＥＴＱ2がＯＮされて導通状態となる制御が実行されると、非導通状態となっていたＰチャネルＦＥＴＱ1がＯＮされて導通状態となり、その結果、インテリジェントパワーソースＩＰＳの電力出力端子Ｏがブリッジ辺回路１Ａを介してショート状態となってしまう可能性があるという技術的課題があった。
【００１５】
同様の主旨で、ブリッジ辺回路１ＢのＰチャネルＦＥＴＱ3がＯＦＦされて非導通状態となり、その直後に、ＮチャネルＦＥＴＱ4がＯＮされて導通状態となる制御が実行されると、非導通状態となっていたＰチャネルＦＥＴＱ3がＯＮされて導通状態となり、その結果、インテリジェントパワーソースＩＰＳの電力出力端子Ｏがブリッジ辺回路１Ｂを介してショート状態となってしまう可能性があるという技術的課題があった。
【００１６】
このようなショート状態がインテリジェントパワーソースＩＰＳに発生すると、インテリジェントパワーソースＩＰＳはこのショート状態を検出すると共に、電力Ｐsplyの出力を抑制する制御を誤って実行してしまう。このような誤動作の結果、負荷Ｌに与えられるべき電力Ｐsplyが抑制されてしまい、負荷Ｌにまで連鎖的に誤動作が発生する可能性があるという技術的課題があった。
【００１７】
本発明は、このような従来の問題点を解決することを課題としており、一方のＦＥＴをＯＮしたことに誘因されて他方のＦＥＴがＯＮすることを防ぐためのラッチアップ防止手段が、前記ブリッジ辺回路毎に一方のＦＥＴのドレイン−ソース間に各々設けられるように構成することにより、寄生容量Ｃstrayに起因して発生する可能性のある、インテリジェントパワーソースＩＰＳの電力出力端子Ｏのブリッジ辺回路１Ａを介したショート状態、インテリジェントパワーソースＩＰＳの電力出力端子Ｏのブリッジ辺回路１Ｂを介したショート状態を回避することができ、その結果、ショート状態の検出に誘引されて誤って発生する可能性のある電力Ｐsply出力の抑制制御を回避することができ、更に、インテリジェントパワーソースＩＰＳの誤動作に起因して連鎖的に負荷Ｌに発生する可能性のある誤動作を回避することができる半導体装置を提供することを課題としている。
【００１８】
【課題を解決するための手段】
請求項１記載の発明は、ＰチャネルＦＥＴＱ1，Ｑ3とＮチャネルＦＥＴＱ2，Ｑ4とがドレインＤを共通とした２端子構造の２つのブリッジ辺回路１２１，１２２が組み合わされて構成されたブリッジ回路１２を有し、前記一方のブリッジ辺回路のＰチャネルＦＥＴのドレインとＮチャネルＦＥＴのドレインとを共通として前記負荷の一方の端子に接続すると共に、前記他方のブリッジ辺回路のＰチャネルＦＥＴのドレインとＮチャネルＦＥＴのドレインとを共通として前記負荷の他方の端子に接続し、前記各ブリッジ辺回路のＰチャネルＦＥＴのソースが接続される電力出力端子がショート状態にあることを検出し、該ショート状態の検出に応じて電力出力端子からの電力供給を抑制する機能を有するインテリジェントパワーソースの接地端子に前記各ブリッジ辺回路のＮチャネルＦＥＴのソースが共通に接続され、前記２つのブリッジ辺回路の前記ＦＥＴが全てＯＦＦ状態にあるとき前記一方のブリッジ辺回路のＰチャネルＦＥＴと前記他方のブリッジ辺回路のＮチャネルＦＥＴをＯＮするか又は前記他方のブリッジ辺回路のＰチャネルＦＥＴと前記一方のブリッジ辺回路のＮチャネルＦＥＴをＯＮすることにより前記インテリジェントパワーソースから前記負荷に電力を互いに逆方向に供給し、ＯＮ状態にある前記ＦＥＴをＯＦＦした後、ＯＦＦしていた前記ＦＥＴをＯＮさせて前記負荷に電力を供給する方向を切り替える半導体装置において、前記各ブリッジ辺回路における前記共通のドレインと接地電位との間に抵抗素子Ｒ1，Ｒ2を接続した、ことを特徴とする半導体装置１０である。
【００２７】
これにより、ＰチャネルＦＥＴＱ1，Ｑ3、及びＮチャネルＦＥＴＱ2，Ｑ4のドレインＤ−ゲートＧ間に存在する構造上の寄生容量Ｃstrayに起因して、非導通状態となっていたＰチャネルＦＥＴＱ1がＯＮされて導通状態となり、その結果、インテリジェントパワーソースＩＰＳの電力出力端子Ｏがブリッジ辺回路１２１を介してショート状態となってしまうことを回避できるようになる。例えば、ブリッジ辺回路１２１のＰチャネルＦＥＴＱ1がＯＦＦされて非導通状態となり、その直後に、ＮチャネルＦＥＴＱ2がＯＮされて導通状態となる制御が実行された場合であっても、非導通状態となっていたＰチャネルＦＥＴＱ1がＯＮされて導通状態となってしまうことを回避できるようになり、その結果、インテリジェントパワーソースＩＰＳの電力出力端子Ｏがブリッジ辺回路１２１を介してショート状態となってしまうことを回避できるようになる。
【００２８】
同様の主旨で、ブリッジ辺回路１２２のＰチャネルＦＥＴＱ3がＯＦＦされて非導通状態となり、その直後に、ＮチャネルＦＥＴＱ4がＯＮされて導通状態となる制御が実行された場合であっても、非導通状態となっていたＰチャネルＦＥＴＱ3がＯＮされて導通状態となってしまうことを回避できるようになる。その結果、インテリジェントパワーソースＩＰＳの電力出力端子Ｏがブリッジ辺回路１２２を介してショート状態となってしまうことを回避できるようになる。
【００２９】
このようなショート状態がインテリジェントパワーソースＩＰＳに発生することを回避できるようになり、インテリジェントパワーソースＩＰＳには前述した誤動作によるショート状態が検出されなくなり、電力Ｐsplyの出力を抑制する制御が誤って実行されることを回避できるようになる。更に、このような誤動作を回避できる結果、負荷Ｌに与えられるべき電力Ｐsplyが誤って抑制されることを回避できるようになり、負荷Ｌにまで連鎖的に誤動作が発生することを回避できるようになる。
【００３０】
【発明の実施の形態】
以下、図面に基づき本発明の各種実施形態を説明する。
【００３１】
図１は本発明の第１実施形態にかかる半導体装置１０をを説明した回路図である。
【００３２】
第１実施形態の半導体装置１０は、自動車等の車両に搭載され、電力Ｐsplyの印加方向に従って作用方向が反転する、例えば、モータのような負荷Ｌに供給される電力Ｐsplyの印加方向をブリッジ辺回路１２１を用いて切り替えるものであって、ブリッジ辺回路１２１、ブリッジ回路１２、ドライバＤ1，Ｄ2等から構成されている。
【００３３】
２端子構造のブリッジ辺回路１２１は、図１に示すように、ＰチャネルＦＥＴＱ1とＮチャネルＦＥＴＱ2とがドレインＤ又はソースＳを共通として負荷Ｌに対して並列に接続されている。
【００３４】
ラッチアップ防止手段１４は、一方のＦＥＴをＯＮしたことに誘因されて他方のＦＥＴがＯＮすることを防ぐための手段であって、一方のＦＥＴのドレインＤ−ソースＳ間に設けられている。
【００３５】
具体的には、図１に示すように、ブリッジ辺回路１２１は、ＰチャネルＦＥＴＱ1とＮチャネルＦＥＴＱ2とがドレインＤ又はソースＳを共通として負荷Ｌに対して並列に接続された２端子構造を有する。
【００３６】
また、ラッチアップ防止手段１４は、一方のＦＥＴとしてＮチャネルＦＥＴＱ2をＯＮしたことに誘因されて、ＯＦＦ状態であった他方のＦＥＴであるＰチャネルＦＥＴＱ1がＯＮすることを防ぐための手段であって、ＮチャネルＦＥＴＱ2のドレインＤ−ソースＳ間に設けられる。
【００３７】
ラッチアップ防止手段１４としては、抵抗素子Ｒ1，Ｒ2を用いることができる。抵抗素子Ｒ1，Ｒ2を用いることにより、低コストで且つ回路規模の拡張を伴わないラッチアップ防止手段１４を実現できる。
【００３８】
これにより、寄生容量Ｃstrayに起因して発生する可能性のある、ＦＥＴのショート状態を回避することができ、その結果、このショート状態の検出に誘引されて誤って発生する可能性のある電力Ｐsply出力の抑制制御を回避することができるようになる。
【００３９】
負荷ｌの端子ＤＱ2は接地電位に接続されている。
【００４０】
ブリッジ辺回路１２１は、ＰチャネルＦＥＴＱ1とＮチャネルＦＥＴＱ2とがドレインＤを共通として負荷Ｌの一方の入力端子ＤＱ1に対して並列に接続された２端子構造を有する。
【００４１】
また、ブリッジ辺回路１２１の一方の端子であるＰチャネルＦＥＴＱ1のソースＳは、負荷Ｌに電力Ｐsplyを与えるための信号線に接続され、他方の端子であるＮチャネルＦＥＴＱ2のソースＳは、電源−Ｖccに各々接続されている。
【００４２】
次に、本半導体装置１０の動作を説明する。
このような構成の半導体装置１０において、ドライバＤ1，Ｄ2に各々制御信号（図示せず）が与えられて、ブリッジ辺回路１２１のＰチャネルＦＥＴＱ1とＮチャネルがＯＮされて導通状態となり、同時に、ＮチャネルＦＥＴＱ2がＯＦＦされて非導通状態となる制御が実行されると、電力Ｐsplyは、ＰチャネルＦＥＴＱ1のソースＳ→ＰチャネルＦＥＴＱ1のドレインＤ→負荷Ｌの一方の入力端子ＤＱ1→負荷Ｌの他方の入力端子ＤＱ2→接地電位cの順番で流れる。
【００４３】
同様に、ドライバＤ1，Ｄ2に各々制御信号（図示せず）が与えられて、ブリッジ辺回路１２１のＮチャネルＦＥＴＱ2がＯＮされて導通状態となり、同時に、ＰチャネルＦＥＴＱ1がＯＦＦされて非導通状態となる制御が実行されると、電力Ｐsplyは、先程とは逆に、接地電位→負荷Ｌの他方の入力端子ＤＱ2→負荷Ｌの一方の入力端子ＤＱ1→ＮチャネルＦＥＴＱ2のドレインＤ→ＮチャネルＦＥＴＱ2のソースＳ→−Ｖccの順番で流れる。
【００４４】
このようにして、ドライバＤ1，Ｄ2を用いてブリッジ辺回路１２１を制御することにより、負荷Ｌに流れる電力Ｐsplyの方向を切り替えることができる。
【００４５】
ここで、ラッチアップ防止手段１４が無い状態でＰチャネルＦＥＴＱ1がＯＦＦ状態でＮチャネルＦＥＴＱ2をＯＮしたときに、ＮチャネルＦＥＴＱ2のドレイン電圧の影響を受けて、ＰチャネルＦＥＴＱ1のゲートＧ−ソースＳ間の浮遊容量Ｃstrayが充電されることになる。これにより、ＰチャネルＦＥＴＱ1のゲートＧには、自己のゲートＧ−ソースＳ間の浮遊容量Ｃstrayに介して、マイナス電位が誘起されることになる。その結果、ＰチャネルＦＥＴＱ1のゲートＧはＯＮとなる。
【００４６】
このような情況を回避するために、ラッチアップ防止手段１４は、ＰチャネルＦＥＴＱ1のゲートＧ−ソースＳ間の浮遊容量Ｃstrayが充電されることを回避するための一種のバイパス手段として機能する。更にラッチアップ防止手段１４の一端は一定電圧にプルアップ（又は、プルダウン）されている。則ち、ラッチアップ防止手段１４は、ＰチャネルＦＥＴＱ1のゲートＧ−ソースＳ間の浮遊容量Ｃstrayを充電する可能性のある電荷をバイパスさせて、ＰチャネルＦＥＴＱ1のゲートＧ−ソースＳ間の浮遊容量Ｃstrayが充電されることを回避させると共に、一定電圧を基準としてＰチャネルＦＥＴＱ1のゲートＧ電圧を所定の電圧範囲に制限することができる機能を有する。
【００４７】
則ち、ラッチアップ防止手段１４を設けることにより、ＰチャネルＦＥＴＱ1のゲートＧにマイナス電位が誘起されることを回避することが可能となり、その結果、ＮチャネルＦＥＴＱ2をＯＮしたことに誘因されて、ＯＦＦ状態であったＰチャネルＦＥＴＱ1がＯＮ状態となる誤動作を回避することができるようになる。
【００４８】
なお、本実施の形態では、ＮチャネルＦＥＴＱ2をＯＮしたことに誘因されて、ＯＦＦ状態であったＰチャネルＦＥＴＱ1がＯＮ状態となる誤動作のケースについて説明したが、これに限定されるものではなく、ＰチャネルＦＥＴＱ1とＮチャネルＦＥＴＱ2とがドレインＤ又はソースＳを共通として負荷Ｌに対して並列に接続されている他の回路構成のブリッジ辺回路１２１において、本実施形態のラッチアップ防止手段１４は、浮遊容量Ｃstrayに起因するという機能において全く同様の効果を発揮する。他の回路構成としては、例えば、ブリッジ辺回路１２１の一方の端子であるＰチャネルＦＥＴＱ1のソースＳが電源−Ｖccに接続され、他方の端子であるＮチャネルＦＥＴＱ2のソースＳが負荷Ｌに電力Ｐsplyを与えるための信号線に接続された２端子構造のブリッジ辺回路１２１において、ラッチアップ防止手段１４が、ＰチャネルＦＥＴＱ1のソースＳ−ドレインＤ間に接続された回路構成がある。またブリッジ辺回路１２１の一方の端子であるＮチャネルＦＥＴＱ2のソースＳが電源−Ｖccに接続され、他方の端子であるＰチャネルＦＥＴＱ1のドレインＤが負荷Ｌに電力Ｐsplyを与えるための信号線に接続された２端子構造のブリッジ辺回路１２１において、ラッチアップ防止手段１４が、ＰチャネルＦＥＴＱ1のソースＳ−ドレインＤ間に接続された回路構成がある。またブリッジ辺回路１２１の一方の端子であるＮチャネルＦＥＴＱ2のドレインＤが電源Ｖccに接続され、他方の端子であるＰチャネルＦＥＴＱ1のソースＳが負荷Ｌに電力Ｐsplyを与えるための信号線に接続された２端子構造のブリッジ辺回路１２１において、ラッチアップ防止手段１４が、ＮチャネルＦＥＴＱ2のソースＳ−ドレインＤ間に接続された回路構成がある。
【００４９】
以上説明したように、第１実施形態によれば、寄生容量Ｃstrayに起因して発生する可能性のある、インテリジェントパワーソースＩＰＳの電力出力端子Ｏのブリッジ辺回路１２１を介したショート状態、インテリジェントパワーソースＩＰＳの電力出力端子Ｏのブリッジ辺回路１２２を介したショート状態を回避することができ、その結果、ショート状態の検出に誘引されて誤って発生する可能性のある電力Ｐsply出力の抑制制御を回避することができ、更に、インテリジェントパワーソースＩＰＳの誤動作に起因して連鎖的に負荷Ｌに発生する可能性のある誤動作を回避することができる。
【００５０】
次に、第２の実施形態を説明する。
図２は本発明の第２実施形態にかかる半導体装置１０をを説明した回路図である。なお、第１実施形態において既に記述したものと同一の部分については、同一符号を付し、重複した説明は省略する。
【００５１】
第２形態の半導体装置１０は、自動車等の車両に搭載され、電力Ｐsplyの印加方向に従って作用方向が反転する、例えば、モータのような負荷Ｌに対して、半導体ＩＣである信号源１６から負荷Ｌに供給される電力Ｐsplyの印加方向をブリッジ回路１２を用いて切り替えるものであって、図２に示すように、信号源１６、第１実施形態のブリッジ辺回路１２１，１２２が複数組み合わされて構成されたブリッジ回路１２２、ドライバＤ1，Ｄ2，Ｄ3，Ｄ4等から構成されている。
【００５２】
ブリッジ辺回路１２１は、ＰチャネルＦＥＴＱ1とＮチャネルＦＥＴＱ2とがドレインＤを共通として負荷Ｌの一方の入力端子ＤＱ1に対して並列に接続された２端子構造を有する。
【００５３】
また、ブリッジ辺回路１２１の一方の端子であるＰチャネルＦＥＴＱ1のソースＳは、負荷Ｌに電力Ｐsplyを与えるための信号源１６の電力出力端子（図示せず）に接続され、他方の端子であるＮチャネルＦＥＴＱ2のソースＳは、信号源１６の出力の他方である接地端子（図示せず）に各々接続されている。
【００５４】
同様に、ブリッジ辺回路１２２は、ＰチャネルＦＥＴＱ3とＮチャネルＦＥＴＱ4とがドレインＤを共通として負荷Ｌの他方の入力端子ＤＱ2に対して並列に接続された２端子構造を有する。
【００５５】
また、ブリッジ辺回路１２２の一方の端子であるＰチャネルＦＥＴＱ3のソースＳは、信号源１６の電力出力端子（図示せず）に接続され、他方の端子であるＮチャネルＦＥＴＱ4のソースＳは、信号源１６の出力の他方である接地端子（図示せず）（接地電位を有する端子）に各々接続されている。
【００５６】
ラッチアップ防止手段１４である抵抗素子Ｒ1，Ｒ2は、各ブリッジ辺回路１２１，１２２における共通のドレインＤと接地電位との間に接続されている。
【００５７】
次に、本半導体装置１０の動作を説明する。
電源Ｖccから電力Ｐsplyの供給を受ける信号源１６は、所定の電力Ｐsplyを電力出力端子（図示せず）−接地端子間から出力する。信号源１６から供給された電力Ｐsplyは、ブリッジ回路１２に印加される。
【００５８】
このような構成の半導体装置１０において、ドライバＤ1，Ｄ2，Ｄ3，Ｄ4に各々制御信号（図示せず）が与えられて、ブリッジ辺回路１２１のＰチャネルＦＥＴＱ1とブリッジ辺回路１２２のＮチャネルＦＥＴＱ4がＯＮされて導通状態となり、同時に、ＮチャネルＦＥＴＱ2とＰチャネルＦＥＴＱ3とがＯＦＦされて非導通状態となる制御が実行されると、信号源１６からの電力Ｐsplyは、ＰチャネルＦＥＴＱ1のソースＳ→ＰチャネルＦＥＴＱ1のドレインＤ→負荷Ｌの一方の入力端子ＤＱ1→負荷Ｌの他方の入力端子ＤＱ2→ＮチャネルＦＥＴＱ4のドレインＤ→ＮチャネルＦＥＴＱ4のソースＳ→接地電位の順番で流れる。
【００５９】
同様に、ドライバＤ1，Ｄ2，Ｄ3，Ｄ4に各々制御信号（図示せず）が与えられて、ブリッジ辺回路１２１のＮチャネルＦＥＴＱ2とブリッジ辺回路１２２のＰチャネルＦＥＴＱ3とがＯＮされて導通状態となり、同時に、ＰチャネルＦＥＴＱ1とＮチャネルＦＥＴＱ4とがＯＦＦされて非導通状態となる制御が実行されると、信号源１６からの電力Ｐsplyは、先程とは逆に、ＰチャネルＦＥＴＱ3のソースＳ→ＰチャネルＦＥＴＱ3のドレインＤ→負荷Ｌの他方の入力端子ＤＱ2→負荷Ｌの一方の入力端子ＤＱ1→ＮチャネルＦＥＴＱ2のドレインＤ→ＮチャネルＦＥＴＱ2のソースＳ→接地電位の順番で流れる。
【００６０】
このようにして、ドライバＤ1，Ｄ2，Ｄ3，Ｄ4を用いてブリッジ辺回路１２１，１２２２を制御することにより、負荷Ｌに流れる電力Ｐsplyの方向を切り替えることができる。
【００６１】
ここで、抵抗素子Ｒ1（Ｒ2）が無い状態でＰチャネルＦＥＴＱ1（Ｑ3）がＯＦＦ状態でＮチャネルＦＥＴＱ2（Ｑ4）をＯＮしたときに、ＮチャネルＦＥＴＱ2（Ｑ4）のドレイン電圧の影響を受けて、ＰチャネルＦＥＴＱ1（Ｑ３）のゲートＧ−ソースＳ間の浮遊容量Ｃstrayが充電されることになる。これにより、ＰチャネルＦＥＴＱ1（Ｑ3）のゲートＧには、自己のゲートＧ−ソースＳ間の浮遊容量Ｃstrayに介して、マイナス電位が誘起されることになる。その結果、ＰチャネルＦＥＴＱ1（Ｑ3）のゲートＧはＯＮとなる。
【００６２】
このような情況を回避するために、本実施形態の抵抗素子Ｒ1（Ｒ2）は、ＰチャネルＦＥＴＱ1（Ｑ3）のゲートＧ−ソースＳ間の浮遊容量Ｃstrayが充電されることを回避するための一種のバイパス手段として機能する。更に抵抗素子Ｒ1（Ｒ2）の一端は一定電圧にプルアップ（又は、プルダウン）されている。則ち、ラッチアップ防止手段１４は、ＰチャネルＦＥＴＱ1（Ｑ3）のゲートＧ−ソースＳ間の浮遊容量Ｃstrayを充電する可能性のある電荷をバイパスさせて、ＰチャネルＦＥＴＱ1（Ｑ3）のゲートＧ−ソースＳ間の浮遊容量Ｃstrayが充電されることを回避させると共に、一定電圧を基準としてＰチャネルＦＥＴＱ1（Ｑ3）のゲートＧ電圧を所定の電圧範囲に制限することができる機能を有する。
【００６３】
則ち、抵抗素子Ｒ1（Ｒ2）を設けることにより、ＰチャネルＦＥＴＱ1（Ｑ3）のゲートＧにマイナス電位が誘起されることを回避することが可能となり、その結果、ＮチャネルＦＥＴＱ2（Ｑ4）をＯＮしたことに誘因されて、ＯＦＦ状態であったＰチャネルＦＥＴＱ1（Ｑ3）がＯＮ状態となる誤動作を回避することができるようになる。
【００６４】
なお、本実施の形態では、ＮチャネルＦＥＴＱ2（Ｑ4）をＯＮしたことに誘因されて、ＯＦＦ状態であったＰチャネルＦＥＴＱ1（Ｑ3）がＯＮ状態となる誤動作のケースについて説明したが、これに限定されるものではなく、ＰチャネルＦＥＴＱ1（Ｑ3）とＮチャネルＦＥＴＱ2（Ｑ4）とがドレインＤ又はソースＳを共通として負荷Ｌに対して並列に接続されている他の回路構成のブリッジ辺回路１２１（１２２）において、本実施形態の抵抗素子Ｒ1（Ｒ2）は、浮遊容量Ｃstrayに起因するという機能において全く同様の効果を発揮する。他の回路構成としては、例えば、ブリッジ辺回路１２１（１２２）の一方の端子であるＰチャネルＦＥＴＱ1（Ｑ3）のソースＳが信号源１６の電力出力端子（図示せず）に接続され、他方の端子であるＮチャネルＦＥＴＱ2（Ｑ4）のソースＳが負荷Ｌに電力Ｐsplyを与えるための信号線に接続された２端子構造のブリッジ辺回路１２１（１２２）において、抵抗素子Ｒ1（Ｒ2）が、ＰチャネルＦＥＴＱ1（Ｑ3）のソースＳ−ドレインＤ間に接続された回路構成がある。またブリッジ辺回路１２１（１２２）の一方の端子であるＮチャネルＦＥＴＱ2（Ｑ4）のソースＳが信号源１６の電力出力端子（図示せず）に接続され、他方の端子であるＰチャネルＦＥＴＱ1（Ｑ3）のドレインＤが負荷Ｌに電力Ｐsplyを与えるための信号線に接続された２端子構造のブリッジ辺回路１２１（１２２）において、抵抗素子Ｒ1（Ｒ2）が、ＰチャネルＦＥＴＱ1（Ｑ3）のソースＳ−ドレインＤ間に接続された回路構成がある。またブリッジ辺回路１２１（１２２）の一方の端子であるＮチャネルＦＥＴＱ2（Ｑ4）のドレインＤが信号源１６の電力出力端子（図示せず）cに接続され、他方の端子であるＰチャネルＦＥＴＱ1（Ｑ3）のソースＳが負荷Ｌに電力Ｐsplyを与えるための信号線に接続された２端子構造のブリッジ辺回路１２１（１２２）において、抵抗素子Ｒ1（Ｒ2）が、ＮチャネルＦＥＴＱ2（Ｑ4）のソースＳ−ドレインＤ間に接続された回路構成がある。
【００６５】
以上説明したように、第２実施形態に依れば、第１実施形態と同様の主旨で、寄生容量Ｃstrayに起因して発生する可能性のある、信号源１６の電力出力端子Ｏのブリッジ辺回路１２１を介したショート状態、信号源１６の電力出力端子Ｏのブリッジ辺回路１２２を介したショート状態を回避することができ、その結果、ショート状態の検出に誘引されて誤って発生する可能性のある電力Ｐsply出力の抑制制御を回避することができ、更に、信号源１６の誤動作に起因して連鎖的に負荷Ｌに発生する可能性のある誤動作を回避することができる。
【００６６】
次に、第３の実施形態を説明する。
図３は本発明の第３実施形態にかかる半導体装置１０をを説明した回路図である。なお、第１実施形態又は第２実施形態において既に記述したものと同一の部分については、同一符号を付し、重複した説明は省略する。
【００６７】
第３実施形態の半導体装置１０は、半導体ＩＣであるインテリジェントパワーソースＩＰＳから負荷Ｌに供給される電力Ｐsplyの印加方向をブリッジ回路１２を用いて切り替えることができる半導体装置１０である。
【００６８】
具体的には、車両に搭載され、電力Ｐsplyの印加方向に従って作用方向が反転する、例えば、モータのような負荷Ｌに対して、電力Ｐsplyの印加方向をブリッジ回路１２を用いて切り替えることができる半導体装置１０である。
【００６９】
本発明の実施の形態のブリッジ回路１２は、第１実施形態に説明したブリッジ辺回路１２１，１２２が組み合わされて構成されている。
【００７０】
ブリッジ辺回路１２１は、ＰチャネルＦＥＴＱ1とＮチャネルＦＥＴＱ2とがドレインＤを共通として負荷Ｌの一方の入力端子ＤＱ1に対して並列に接続された２端子構造を有する。
【００７１】
また、ブリッジ辺回路１２１の一方の端子であるＰチャネルＦＥＴＱ1のソースＳは、負荷Ｌに電力Ｐsplyを与えるための信号源１６であるインテリジェントパワーソースＩＰＳの電力出力端子Ｏに接続され、他方の端子であるＮチャネルＦＥＴＱ2のソースＳは、インテリジェントパワーソースＩＰＳの出力の他方である接地端子Ｇに各々接続されている。
【００７２】
同様に、ブリッジ辺回路１２２は、ＰチャネルＦＥＴＱ3とＮチャネルＦＥＴＱ4とがドレインＤを共通として負荷Ｌの他方の入力端子ＤＱ2に対して並列に接続された２端子構造を有する。
【００７３】
また、ブリッジ辺回路１２２の一方の端子であるＰチャネルＦＥＴＱ3のソースＳは、インテリジェントパワーソースＩＰＳの電力出力端子Ｏに接続され、他方の端子であるＮチャネルＦＥＴＱ4のソースＳは、インテリジェントパワーソースＩＰＳの出力の他方である接地端子Ｇ（接地電位を有する端子）に各々接続されている。
【００７４】
ラッチアップ防止手段１４である抵抗素子Ｒ1，Ｒ2は、各ブリッジ辺回路１２１，１２２における共通のドレインＤと接地電位との間に接続されている。
【００７５】
電源Ｖccから電力Ｐsplyの供給を受けるインテリジェントパワーソースＩＰＳは、制御端子Ｉ，Ｓに印加される制御信号に従って所定の電力Ｐsplyを電力出力端子Ｏ−接地端子Ｇ間から出力する。インテリジェントパワーソースＩＰＳから供給された電力Ｐsplyは、ブリッジ回路１２に印加される。
【００７６】
次に、本半導体装置１０の動作を説明する。
このような構成の半導体装置１０において、ドライバＤ1，Ｄ2，Ｄ3，Ｄ4に各々制御信号（図示せず）が与えられて、ブリッジ辺回路１２１のＰチャネルＦＥＴＱ1とブリッジ辺回路１２２のＮチャネルＦＥＴＱ4がＯＮされて導通状態となり、同時に、ＮチャネルＦＥＴＱ2とＰチャネルＦＥＴＱ3とがＯＦＦされて非導通状態となる制御が実行されると、インテリジェントパワーソースＩＰＳからの電力Ｐsplyは、ＰチャネルＦＥＴＱ1のソースＳ→ＰチャネルＦＥＴＱ1のドレインＤ→負荷Ｌの一方の入力端子ＤＱ1→負荷Ｌの他方の入力端子ＤＱ2→ＮチャネルＦＥＴＱ4のドレインＤ→ＮチャネルＦＥＴＱ4のソースＳ→接地電位の順番で流れる。
【００７７】
同様に、ドライバＤ1，Ｄ2，Ｄ3，Ｄ4に各々制御信号（図示せず）が与えられて、ブリッジ辺回路１２１のＮチャネルＦＥＴＱ2とブリッジ辺回路１２２のＰチャネルＦＥＴＱ3とがＯＮされて導通状態となり、同時に、ＰチャネルＦＥＴＱ1とＮチャネルＦＥＴＱ4とがＯＦＦされて非導通状態となる制御が実行されると、インテリジェントパワーソースＩＰＳからの電力Ｐsplyは、先程とは逆に、ＰチャネルＦＥＴＱ3のソースＳ→ＰチャネルＦＥＴＱ3のドレインＤ→負荷Ｌの他方の入力端子ＤＱ2→負荷Ｌの一方の入力端子ＤＱ1→ＮチャネルＦＥＴＱ2のドレインＤ→ＮチャネルＦＥＴＱ2のソースＳ→接地電位の順番で流れる。
【００７８】
このようにして、ドライバＤ1，Ｄ2，Ｄ3，Ｄ4を用いてブリッジ辺回路１２１，１２２を制御することにより、負荷Ｌに流れる電力Ｐsplyの方向を切り替えることができる。
【００７９】
ここで、抵抗素子Ｒ1（Ｒ2）が無い状態でＰチャネルＦＥＴＱ1（Ｑ3）がＯＦＦ状態でＮチャネルＦＥＴＱ2（Ｑ4）をＯＮしたときに、ＮチャネルＦＥＴＱ2（Ｑ4）のドレイン電圧の影響を受けて、ＰチャネルＦＥＴＱ1（Ｑ３）のゲートＧ−ソースＳ間の浮遊容量Ｃstrayが充電されることになる。これにより、ＰチャネルＦＥＴＱ1（Ｑ3）のゲートＧには、自己のゲートＧ−ソースＳ間の浮遊容量Ｃstrayに介して、マイナス電位が誘起されることになる。その結果、ＰチャネルＦＥＴＱ1（Ｑ3）のゲートＧはＯＮとなる。
【００８０】
このような情況を回避するために、本実施形態の抵抗素子Ｒ1（Ｒ2）は、ＰチャネルＦＥＴＱ1（Ｑ3）のゲートＧ−ソースＳ間の浮遊容量Ｃstrayが充電されることを回避するための一種のバイパス手段として機能する。更に抵抗素子Ｒ1（Ｒ2）の一端は一定電圧にプルアップ（又は、プルダウン）されている。則ち、ラッチアップ防止手段１４は、ＰチャネルＦＥＴＱ1（Ｑ3）のゲートＧ−ソースＳ間の浮遊容量Ｃstrayを充電する可能性のある電荷をバイパスさせて、ＰチャネルＦＥＴＱ1（Ｑ3）のゲートＧ−ソースＳ間の浮遊容量Ｃstrayが充電されることを回避させると共に、一定電圧を基準としてＰチャネルＦＥＴＱ1（Ｑ3）のゲートＧ電圧を所定の電圧範囲に制限することができる機能を有する。
【００８１】
則ち、抵抗素子Ｒ1（Ｒ2）を設けることにより、ＰチャネルＦＥＴＱ1（Ｑ3）のゲートＧにマイナス電位が誘起されることを回避することが可能となり、その結果、ＮチャネルＦＥＴＱ2（Ｑ4）をＯＮしたことに誘因されて、ＯＦＦ状態であったＰチャネルＦＥＴＱ1（Ｑ3）がＯＮ状態となる誤動作を回避することができるようになる。
【００８２】
なお、本実施の形態では、ＮチャネルＦＥＴＱ2（Ｑ4）をＯＮしたことに誘因されて、ＯＦＦ状態であったＰチャネルＦＥＴＱ1（Ｑ3）がＯＮ状態となる誤動作のケースについて説明したが、これに限定されるものではなく、ＰチャネルＦＥＴＱ1（Ｑ3）とＮチャネルＦＥＴＱ2（Ｑ4）とがドレインＤ又はソースＳを共通として負荷Ｌに対して並列に接続されている他の回路構成のブリッジ辺回路１２１（１２２）において、本実施形態の抵抗素子Ｒ1（Ｒ2）は、浮遊容量Ｃstrayに起因するという機能において全く同様の効果を発揮する。他の回路構成としては、例えば、ブリッジ辺回路１２１（１２２）の一方の端子であるＰチャネルＦＥＴＱ1（Ｑ3）のソースＳがインテリジェントパワーソースＩＰＳの電力出力端子Ｏに接続され、他方の端子であるＮチャネルＦＥＴＱ2（Ｑ4）のソースＳが負荷Ｌに電力Ｐsplyを与えるための信号線に接続された２端子構造のブリッジ辺回路１２１（１２２）において、抵抗素子Ｒ1（Ｒ2）が、ＰチャネルＦＥＴＱ1（Ｑ3）のソースＳ−ドレインＤ間に接続された回路構成がある。またブリッジ辺回路１２１（１２２）の一方の端子であるＮチャネルＦＥＴＱ2（Ｑ4）のソースＳがインテリジェントパワーソースＩＰＳの電力出力端子Ｏに接続され、他方の端子であるＰチャネルＦＥＴＱ1（Ｑ3）のドレインＤが負荷Ｌに電力Ｐsplyを与えるための信号線に接続された２端子構造のブリッジ辺回路１２１（１２２）において、抵抗素子Ｒ1（Ｒ2）が、ＰチャネルＦＥＴＱ1（Ｑ3）のソースＳ−ドレインＤ間に接続された回路構成がある。またブリッジ辺回路１２１（１２２）の一方の端子であるＮチャネルＦＥＴＱ2（Ｑ4）のドレインＤがインテリジェントパワーソースＩＰＳの電力出力端子Ｏcに接続され、他方の端子であるＰチャネルＦＥＴＱ1（Ｑ3）のソースＳが負荷Ｌに電力Ｐsplyを与えるための信号線に接続された２端子構造のブリッジ辺回路１２１（１２２）において、抵抗素子Ｒ1（Ｒ2）が、ＮチャネルＦＥＴＱ2（Ｑ4）のソースＳ−ドレインＤ間に接続された回路構成がある。
【００８３】
以上説明したように、第３実施形態に依れば、ＰチャネルＦＥＴＱ1，Ｑ3、及びＮチャネルＦＥＴＱ2，Ｑ4のドレインＤ−ゲートＧ間に存在する構造上の寄生容量Ｃstrayに起因して、非導通状態となっていたＰチャネルＦＥＴＱ1がＯＮされて導通状態となり、その結果、インテリジェントパワーソースＩＰＳの電力出力端子Ｏがブリッジ辺回路１２１を介してショート状態となってしまうことを回避できるようになる。例えば、ブリッジ辺回路１２１のＰチャネルＦＥＴＱ1がＯＦＦされて非導通状態となり、その直後に、ＮチャネルＦＥＴＱ2がＯＮされて導通状態となる制御が実行された場合であっても、非導通状態となっていたＰチャネルＦＥＴＱ1がＯＮされて導通状態となってしまうことを回避できるようになり、その結果、インテリジェントパワーソースＩＰＳの電力出力端子Ｏがブリッジ辺回路１２１を介してショート状態となってしまうことを回避できるようになる。
【００８４】
同様の主旨で、ブリッジ辺回路１２２のＰチャネルＦＥＴＱ3がＯＦＦされて非導通状態となり、その直後に、ＮチャネルＦＥＴＱ4がＯＮされて導通状態となる制御が実行された場合であっても、非導通状態となっていたＰチャネルＦＥＴＱ3がＯＮされて導通状態となってしまうことを回避できるようになる。その結果、インテリジェントパワーソースＩＰＳの電力出力端子Ｏがブリッジ辺回路１２２を介してショート状態となってしまうことを回避できるようになる。
【００８５】
このようなショート状態がインテリジェントパワーソースＩＰＳに発生することを回避できるようになり、インテリジェントパワーソースＩＰＳには前述した誤動作によるショート状態が検出されなくなり、電力Ｐsplyの出力を抑制する制御が誤って実行されることを回避できるようになる。更に、このような誤動作を回避できる結果、負荷Ｌに与えられるべき電力Ｐsplyが誤って抑制されることを回避できるようになり、負荷Ｌにまで連鎖的に誤動作が発生することを回避できるようになる。
【００８６】
【発明の効果】
請求項１記載の発明に依れば、各ブリッジ辺回路における共通のドレインと接地電位との間に抵抗素子を接続しているので、Ｐチャネル及びＮチャネルＦＥＴのドレイン−ゲート間に存在する構造上の寄生容量Ｃstrayに起因して、非導通状態となっていたＰチャネルＦＥＴがＯＮされて導通状態となり、その結果、インテリジェントパワーソースの電力出力端子がブリッジ辺回路を介してショート状態となってしまうことを回避できるようになる。例えば、ブリッジ辺回路のＰチャネルＦＥＴがＯＦＦされて非導通状態となり、その直後に、ＮチャネルＦＥＴがＯＮされて導通状態となる制御が実行された場合であっても、非導通状態となっていたＰチャネルＦＥＴがＯＮされて導通状態となり、その結果、インテリジェントパワーソースの電力出力端子がブリッジ辺回路を介してショート状態となることを回避できるようになる。
【００９１】
同様の主旨で、ブリッジ辺回路１２２のＰチャネルＦＥＴＱ3がＯＦＦされて非導通状態となり、その直後に、ＮチャネルＦＥＴＱ4がＯＮされて導通状態となる制御が実行された場合であっても、非導通状態となっていたＰチャネルＦＥＴＱ3がＯＮされて導通状態となってしまうことを回避できるようになる。その結果、インテリジェントパワーソースＩＰＳの電力出力端子Ｏがブリッジ辺回路１２２を介してショート状態となってしまうことを回避できるようになる。
【００９２】
則ち、このようなショート状態がインテリジェントパワーソースＩＰＳに発生することを回避できるようになり、インテリジェントパワーソースＩＰＳには前述した誤動作によるショート状態が検出されなくなり、電力Ｐsplyの出力を抑制する制御が誤って実行されることを回避できるようになる。更に、このような誤動作を回避できる結果、負荷Ｌに与えられるべき電力Ｐsplyが誤って抑制されることを回避できるようになり、負荷Ｌにまで連鎖的に誤動作が発生することを回避できるようになる。
【図面の簡単な説明】
【図１】本発明の第１実施形態にかかる半導体装置をを説明した回路図である。
【図２】本発明の第２実施形態にかかる半導体装置をを説明した回路図である。
【図３】本発明の第３実施形態にかかる半導体装置をを説明した回路図である。
【図４】従来の半導体装置をを説明した回路図である。
【符号の説明】
１０半導体装置
１２ブリッジ回路
１２１，１２２ブリッジ辺回路
１４ラッチアップ防止手段
１６信号源
Ｒ1，Ｒ2 抵抗素子
Ｑ1，Ｑ3 ＰチャネルＦＥＴ（ＰチャネルＭＯＳＦＥＴ）
Ｑ2，Ｑ4 ＮチャネルＦＥＴ（ＮチャネルＭＯＳＦＥＴ）
Ｄドレイン
Ｓソース
Ｇゲート
Ｄ1，Ｄ2，Ｄ3，Ｄ4 ドライバ
Ｌ負荷
ＩＰＳインテリジェントパワーソース（信号源）
Ｏ電力出力端子
Ｇ接地端子
Ｉ，Ｓ制御端子
Ｐsply 電力
Ｖcc 電源電圧[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a semiconductor device capable of switching the application direction of power supplied to a load from an intelligent power source (hereinafter abbreviated as IPS), which is a semiconductor IC, using a bridge circuit. .
[0002]
More specifically, the present invention relates to a semiconductor device that is mounted on a vehicle and whose direction of operation is reversed according to the direction of power application. For example, the load application direction can be switched using a bridge circuit for a load such as a motor.
[0003]
[Prior art]
Conventionally, as this type of semiconductor device, for example, there are devices as shown in FIGS.
[0004]
A conventional semiconductor device 9 is mounted on a vehicle such as an automobile, and its working direction is reversed in accordance with the direction of application of power Psply. For example, a load such as a motor is supplied from an intelligent power source IPS that is a semiconductor IC to the load. The application direction of the electric power Psply is switched using the bridge circuit 2, and is composed of an intelligent power source IPS, a bridge circuit 2, drivers D1, D2, D3, D4, and the like.
[0005]
The intelligent power source IPS that receives power from the power supply Vcc outputs a predetermined power Psply from between the power output terminal O and the ground terminal G in accordance with a control signal applied to the control terminals I and S. The power Psply supplied from the intelligent power source IPS is applied to the bridge circuit 2.
[0006]
The bridge circuit 2 is configured by combining bridge side circuits 1A and 1B.
[0007]
The bridge side circuit 1A has a two-terminal structure in which a P-channel FET Q1 and an N-channel FET Q2 are connected in parallel to one input terminal DQ1 of a load L with a drain D in common.
[0008]
The source S of the P-channel FET Q1, which is one terminal of the bridge side circuit 1A, is connected to the output terminal O of the intelligent power source IPS, which is the signal source 16 for applying the power Psply to the load L, and the other terminal. A source S of a certain N-channel FET Q2 is connected to a ground terminal G which is the other output of the intelligent power source IPS.
[0009]
Similarly, the bridge side circuit 1B has a two-terminal structure in which a P-channel FET Q3 and an N-channel FET Q4 are connected in parallel to the other input terminal DQ2 of the load L with the drain D in common.
[0010]
The source S of the P-channel FET Q3, which is one terminal of the bridge side circuit 1B, is connected to the output terminal O of the intelligent power source IPS, and the source S of the N-channel FET Q4, which is the other terminal, is connected to the intelligent power source IPS. Each is connected to a ground terminal G which is the other of the outputs.
[0011]
In the semiconductor device 9 having such a configuration, control signals (not shown) are respectively supplied to the drivers D1, D2, D3, and D4, and the P channel FET Q1 of the bridge side circuit 1A and the N channel FET Q4 of the bridge side circuit 1B are supplied. When the control is performed so that the N-channel FET Q2 and the P-channel FET Q3 are turned off and turned off at the same time, the power Psply from the intelligent power source IPS is supplied to the source S of the P-channel FET Q1. It flows in the order of the drain D of the P-channel FET Q1 → one input terminal DQ1 of the load L → the other input terminal DQ2 of the load L → the drain D of the N-channel FET Q4 → the source S of the N-channel FET Q4 → the ground potential.
[0012]
Similarly, control signals (not shown) are respectively applied to the drivers D1, D2, D3, and D4, and the N-channel FET Q2 of the bridge side circuit 1A and the P-channel FET Q3 of the bridge side circuit 1B are turned on and become conductive. At the same time, when the control for turning off the P-channel FET Q1 and the N-channel FET Q4 is executed, the power Psply from the intelligent power source IPS is opposite to the source S → It flows in the order of the drain D of the P-channel FET Q3 → the other input terminal DQ2 of the load L → the one input terminal DQ1 of the load L → the drain D of the N-channel FET Q2 → the source S of the N-channel FET Q2 → the ground potential.
[0013]
In this way, the direction of the power Psply flowing through the load L can be switched by controlling the bridge side circuit 2 using the drivers D1, D2, D3, and D4.
[0014]
[Problems to be solved by the invention]
  However, PSince there is a structural parasitic capacitance Cstray between the drains D and gates G of the channel FETs Q1 and Q3 and the N channel FETs Q2 and Q4, for example, the P channel FET Q1 of the bridge side circuit 1A is turned off and becomes non-conductive. Immediately after that, when the control for turning on the N-channel FET Q2 is executed, the non-conducting P-channel FET Q1 is turned on and turned on. As a result, the power output of the intelligent power source IPS There is a technical problem that the terminal O may be short-circuited via the bridge side circuit 1A.It was.
[0015]
For the same purpose, if control is performed in which the P-channel FET Q3 of the bridge side circuit 1B is turned off and becomes non-conductive, and immediately after that, the N-channel FET Q4 is turned on and becomes conductive, the non-conductive state is obtained. As a result, there is a technical problem that the power output terminal O of the intelligent power source IPS may be short-circuited via the bridge side circuit 1B.
[0016]
When such a short state occurs in the intelligent power source IPS, the intelligent power source IPS detects the short state and erroneously executes control for suppressing the output of the power Psply. As a result of such a malfunction, the electric power Psply to be applied to the load L is suppressed, and there is a technical problem that malfunction may occur in a chain manner up to the load L.
[0017]
An object of the present invention is to solve such a conventional problem, and the latch-up prevention means for preventing the other FET from being turned on when one of the FETs is turned on comprises the bridge. By configuring each side circuit to be provided between the drain and source of one of the FETs, a bridge side circuit of the power output terminal O of the intelligent power source IPS may be generated due to the parasitic capacitance Cstray. It is possible to avoid the short state via 1A and the short state via the bridge side circuit 1B of the power output terminal O of the intelligent power source IPS. As a result, it may be erroneously triggered by the detection of the short state. It is possible to avoid the suppression control of the power Psply output, and the malfunction of the intelligent power source IPS It has an object to provide a semiconductor device capable of avoiding resulting from that can occur in a chain to load L malfunctions.
[0018]
[Means for Solving the Problems]
  According to the first aspect of the present invention, there is provided a bridge circuit 12 formed by combining two bridge side circuits 121 and 122 having a two-terminal structure in which the P-channel FETs Q1 and Q3 and the N-channel FETs Q2 and Q4 share the drain D. The drain of the P-channel FET of the one bridge side circuit and the drain of the N-channel FET are connected to one terminal of the load and the drain of the P-channel FET of the other bridge side circuit A power output terminal to which the drain of the channel FET is connected in common to the other terminal of the load and to which the source of the P channel FET of each bridge side circuit is connectedIs detected in the short-circuit state, and the power supply from the power output terminal is suppressed according to the detection of the short-circuit stateThe source of the N-channel FET of each bridge side circuit is commonly connected to the ground terminal of the intelligent power source having the function ofWhen the FETs of the two bridge side circuits are all in the OFF state, the P channel FET of the one bridge side circuit and the N channel FET of the other bridge side circuit are turned on, or the other bridge side circuit By turning on the P-channel FET and the N-channel FET of the one bridge side circuit, power is supplied in the opposite direction from the intelligent power source to the load, and the FET in the ON state is turned off and then turned off. Switch the direction to supply power to the load by turning on the FETIn this semiconductor device, resistance elements R1 and R2 are connected between the common drain and the ground potential in each bridge-side circuit.
[0027]
As a result, the P-channel FET Q1, which has been turned off due to the structural parasitic capacitance Cstray existing between the drain D and the gate G of the P-channel FETs Q1, Q3 and the N-channel FETs Q2, Q4, is turned on. As a result, the power output terminal O of the intelligent power source IPS can be prevented from being short-circuited via the bridge side circuit 121. For example, even when the control for turning on the N-channel FET Q2 is performed immediately after the P-channel FET Q1 of the bridge side circuit 121 is turned off and the non-conducting state is executed. The P-channel FET Q1 that has been turned on can be prevented from becoming conductive, and as a result, the power output terminal O of the intelligent power source IPS is short-circuited via the bridge side circuit 121. Can be avoided.
[0028]
For the same purpose, the P-channel FET Q3 of the bridge side circuit 122 is turned off to be in a non-conductive state, and immediately after that, even when the N-channel FET Q4 is turned on to be in a conductive state. It can be avoided that the P-channel FET Q3 which has been in a state is turned ON and becomes conductive. As a result, the power output terminal O of the intelligent power source IPS can be prevented from being short-circuited via the bridge side circuit 122.
[0029]
Such a short state can be prevented from occurring in the intelligent power source IPS, and the intelligent power source IPS can no longer detect the short state due to the above-described malfunction, and the control for suppressing the output of the power Psply is erroneously executed. Can be avoided. Further, as a result of avoiding such a malfunction, it is possible to avoid erroneously suppressing the power Psply to be applied to the load L, and to avoid the occurrence of chain malfunctions up to the load L. Become.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, various embodiments of the present invention will be described with reference to the drawings.
[0031]
FIG. 1 is a circuit diagram illustrating a semiconductor device 10 according to a first embodiment of the present invention.
[0032]
The semiconductor device 10 according to the first embodiment is mounted on a vehicle such as an automobile, and the direction of operation reverses in accordance with the application direction of the power Psply. For example, the application direction of the power Psply supplied to the load L such as a motor is changed to the bridge side. The circuit is switched using a circuit 121, and is composed of a bridge side circuit 121, a bridge circuit 12, drivers D1, D2, and the like.
[0033]
In the bridge-side circuit 121 having a two-terminal structure, as shown in FIG. 1, a P-channel FET Q1 and an N-channel FET Q2 are connected in parallel to a load L with a drain D or a source S in common.
[0034]
The latch-up prevention means 14 is a means for preventing the other FET from being turned on when the other FET is turned on, and is provided between the drain D and the source S of the one FET.
[0035]
Specifically, as shown in FIG. 1, the bridge side circuit 121 has a two-terminal structure in which a P-channel FET Q1 and an N-channel FET Q2 are connected in parallel to a load L with a drain D or source S in common. .
[0036]
The latch-up prevention means 14 is a means for preventing the P-channel FET Q1, which is the other FET in the OFF state, from being turned on due to the fact that the N-channel FET Q2 is turned on as one FET. Are provided between the drain D and the source S of the N-channel FET Q2.
[0037]
As the latch-up prevention means 14, resistance elements R1 and R2 can be used. By using the resistance elements R1 and R2, the latch-up prevention means 14 can be realized at a low cost and without an increase in circuit scale.
[0038]
As a result, it is possible to avoid the short-circuit state of the FET that may be generated due to the parasitic capacitance Cstray, and as a result, the power Psply that may be erroneously induced by the detection of the short-circuit state. Output suppression control can be avoided.
[0039]
The terminal DQ2 of the load l is connected to the ground potential.
[0040]
The bridge side circuit 121 has a two-terminal structure in which a P-channel FET Q1 and an N-channel FET Q2 are connected in parallel to one input terminal DQ1 of the load L with the drain D as a common.
[0041]
The source S of the P-channel FET Q1, which is one terminal of the bridge side circuit 121, is connected to a signal line for supplying the power Psply to the load L, and the source S of the N-channel FET Q2, which is the other terminal, Each is connected to Vcc.
[0042]
Next, the operation of the semiconductor device 10 will be described.
In the semiconductor device 10 having such a configuration, control signals (not shown) are supplied to the drivers D1 and D2, respectively, and the P-channel FET Q1 and the N-channel of the bridge side circuit 121 are turned on to become conductive. When the control to turn off the channel FET Q2 and execute the non-conduction state is executed, the power Psply is supplied from the source S of the P channel FET Q1, the drain D of the P channel FET Q1, the one input terminal DQ1 of the load L, and the other of the loads L. It flows in the order of input terminal DQ2 → ground potential c.
[0043]
Similarly, a control signal (not shown) is applied to each of the drivers D1 and D2, and the N-channel FET Q2 of the bridge side circuit 121 is turned on and becomes conductive, and at the same time, the P-channel FET Q1 is turned off and becomes non-conductive. When the following control is executed, the electric power Psply is reversed from the ground potential → the other input terminal DQ2 of the load L → the one input terminal DQ1 of the load L → the drain D of the N channel FET Q2 → the N channel FET Q2 It flows in the order of source S → -Vcc.
[0044]
In this way, the direction of the power Psply flowing through the load L can be switched by controlling the bridge side circuit 121 using the drivers D1 and D2.
[0045]
Here, when the N-channel FET Q2 is turned on while the P-channel FET Q1 is in the OFF state without the latch-up prevention means 14, the gate G-source S of the P-channel FET Q1 is affected by the drain voltage of the N-channel FET Q2. The stray capacitance Cstray is charged. As a result, a negative potential is induced in the gate G of the P-channel FET Q1 via the stray capacitance Cstray between its gate G and source S. As a result, the gate G of the P-channel FET Q1 is turned on.
[0046]
In order to avoid such a situation, the latch-up prevention means 14 functions as a kind of bypass means for avoiding charging of the stray capacitance Cstray between the gate G and the source S of the P-channel FET Q1. Furthermore, one end of the latch-up prevention means 14 is pulled up (or pulled down) to a constant voltage. In other words, the latch-up prevention means 14 bypasses the charge that may charge the stray capacitance Cstray between the gate G and the source S of the P-channel FET Q1, and the stray capacitance between the gate G and the source S of the P-channel FET Q1. In addition to avoiding charging of Cstray, the gate G voltage of the P-channel FET Q1 can be limited to a predetermined voltage range with a constant voltage as a reference.
[0047]
In other words, by providing the latch-up prevention means 14, it is possible to avoid a negative potential being induced in the gate G of the P-channel FET Q1, and as a result, it is triggered by turning on the N-channel FET Q2. It is possible to avoid a malfunction in which the P-channel FET Q1 that has been in the OFF state is in the ON state.
[0048]
In this embodiment, the case of the malfunction in which the P-channel FET Q1 in the OFF state is turned on due to the N-channel FET Q2 being turned on has been described. However, the present invention is not limited to this. In the bridge-side circuit 121 of another circuit configuration in which the P-channel FET Q1 and the N-channel FET Q2 are connected in parallel to the load L with the drain D or the source S in common, the latch-up prevention means 14 of this embodiment includes: The same effect is exhibited in the function caused by the stray capacitance Cstray. As another circuit configuration, for example, the source S of the P-channel FET Q1, which is one terminal of the bridge side circuit 121, is connected to the power source -Vcc, and the source S of the N-channel FET Q2, which is the other terminal, is supplied to the load L as power Psply. There is a circuit configuration in which the latch-up prevention means 14 is connected between the source S and the drain D of the P-channel FET Q1 in the bridge-side circuit 121 having a two-terminal structure connected to the signal line for providing the signal. The source S of the N-channel FET Q2, which is one terminal of the bridge side circuit 121, is connected to the power source -Vcc, and the drain D of the P-channel FET Q1, which is the other terminal, is connected to the signal line for supplying the load P with power Psply. In the bridge-side circuit 121 having the two-terminal structure, there is a circuit configuration in which the latch-up prevention means 14 is connected between the source S and the drain D of the P-channel FET Q1. The drain D of the N-channel FET Q2, which is one terminal of the bridge side circuit 121, is connected to the power supply Vcc, and the source S of the P-channel FET Q1, which is the other terminal, is connected to a signal line for supplying power Psply to the load L. In the two-terminal bridge side circuit 121, there is a circuit configuration in which the latch-up prevention means 14 is connected between the source S and the drain D of the N-channel FET Q2.
[0049]
As described above, according to the first embodiment, the short state, the intelligent power, which may occur due to the parasitic capacitance Cstray, via the bridge side circuit 121 of the power output terminal O of the intelligent power source IPS. It is possible to avoid a short-circuit state via the bridge-side circuit 122 of the power output terminal O of the source IPS. As a result, it is possible to suppress the control of the power Psply output that may be erroneously induced by the detection of the short-circuit state. Further, it is possible to avoid malfunction that may occur in the load L in a chain due to malfunction of the intelligent power source IPS.
[0050]
Next, a second embodiment will be described.
FIG. 2 is a circuit diagram illustrating a semiconductor device 10 according to the second embodiment of the present invention. Note that the same portions as those already described in the first embodiment are denoted by the same reference numerals, and redundant description is omitted.
[0051]
The semiconductor device 10 according to the second embodiment is mounted on a vehicle such as an automobile, and its working direction is reversed according to the application direction of the electric power Psply. The application direction of the power Psply supplied to L is switched by using the bridge circuit 12, and as shown in FIG. 2, a plurality of signal sources 16 and a plurality of bridge side circuits 121 and 122 of the first embodiment are combined. The bridge circuit 122 is composed of drivers D1, D2, D3, and D4.
[0052]
The bridge side circuit 121 has a two-terminal structure in which a P-channel FET Q1 and an N-channel FET Q2 are connected in parallel to one input terminal DQ1 of the load L with the drain D as a common.
[0053]
Further, the source S of the P-channel FET Q1, which is one terminal of the bridge side circuit 121, is connected to the power output terminal (not shown) of the signal source 16 for applying the power Psply to the load L, and is the other terminal. The source S of the N-channel FET Q2 is connected to a ground terminal (not shown) which is the other output of the signal source 16.
[0054]
Similarly, the bridge side circuit 122 has a two-terminal structure in which a P-channel FET Q3 and an N-channel FET Q4 are connected in parallel to the other input terminal DQ2 of the load L with a drain D in common.
[0055]
The source S of the P-channel FET Q3 that is one terminal of the bridge side circuit 122 is connected to the power output terminal (not shown) of the signal source 16, and the source S of the N-channel FET Q4 that is the other terminal is the signal S The other output of the source 16 is connected to a ground terminal (not shown) (a terminal having a ground potential).
[0056]
The resistance elements R1 and R2 which are the latch-up prevention means 14 are connected between the common drain D and the ground potential in each of the bridge side circuits 121 and 122.
[0057]
Next, the operation of the semiconductor device 10 will be described.
The signal source 16 that receives the power Psply from the power supply Vcc outputs a predetermined power Psply from between a power output terminal (not shown) and the ground terminal. The power Psply supplied from the signal source 16 is applied to the bridge circuit 12.
[0058]
In the semiconductor device 10 having such a configuration, control signals (not shown) are respectively supplied to the drivers D1, D2, D3, and D4, and the P-channel FET Q1 of the bridge side circuit 121 and the N-channel FET Q4 of the bridge side circuit 122 are connected. When the control is performed so that the N-channel FET Q2 and the P-channel FET Q3 are turned off and turned off at the same time, the power Psply from the signal source 16 is supplied to the source S → P of the P-channel FET Q1. The drain flows from the drain D of the channel FET Q1 → one input terminal DQ1 of the load L → the other input terminal DQ2 of the load L → the drain D of the N channel FET Q4 → the source S of the N channel FET Q4 → the ground potential.
[0059]
Similarly, control signals (not shown) are respectively applied to the drivers D1, D2, D3, and D4, and the N-channel FET Q2 of the bridge side circuit 121 and the P-channel FET Q3 of the bridge side circuit 122 are turned on and become conductive. At the same time, when the control for turning off the P-channel FET Q1 and the N-channel FET Q4 is executed, the power Psply from the signal source 16 is opposite to the source S → P of the P-channel FET Q3. The drain flows through the drain D of the channel FET Q3 → the other input terminal DQ2 of the load L → the one input terminal DQ1 of the load L → the drain D of the N channel FET Q2 → the source S of the N channel FET Q2 → the ground potential.
[0060]
In this manner, the direction of the power Psply flowing through the load L can be switched by controlling the bridge side circuits 121 and 1222 using the drivers D1, D2, D3, and D4.
[0061]
Here, when the N-channel FET Q2 (Q4) is turned on while the P-channel FET Q1 (Q3) is in an OFF state without the resistance element R1 (R2), the N-channel FET Q2 (Q4) is affected by the drain voltage, The stray capacitance Cstray between the gate G and the source S of the P-channel FET Q1 (Q3) is charged. As a result, a negative potential is induced in the gate G of the P-channel FET Q1 (Q3) via the stray capacitance Cstray between its own gate G and source S. As a result, the gate G of the P channel FET Q1 (Q3) is turned ON.
[0062]
In order to avoid such a situation, the resistance element R1 (R2) of the present embodiment is a kind for avoiding the stray capacitance Cstray between the gate G and the source S of the P-channel FET Q1 (Q3) from being charged. Functions as a bypass means. Furthermore, one end of the resistance element R1 (R2) is pulled up (or pulled down) to a constant voltage. In other words, the latch-up prevention means 14 bypasses the charge that may charge the stray capacitance Cstray between the gate G and the source S of the P-channel FET Q1 (Q3), and the gate G- of the P-channel FET Q1 (Q3). In addition to avoiding charging of the stray capacitance Cstray between the sources S, the gate G voltage of the P-channel FET Q1 (Q3) can be limited to a predetermined voltage range with a constant voltage as a reference.
[0063]
In other words, by providing the resistance element R1 (R2), it is possible to avoid a negative potential being induced in the gate G of the P-channel FET Q1 (Q3). As a result, the N-channel FET Q2 (Q4) is turned on. Inspired by this, it is possible to avoid a malfunction in which the P-channel FET Q1 (Q3) that has been in the OFF state is in the ON state.
[0064]
In the present embodiment, a case has been described in which the P-channel FET Q1 (Q3), which has been in the OFF state, is turned on due to the N-channel FET Q2 (Q4) being turned on. However, the present invention is not limited to this. Instead, the P-channel FET Q1 (Q3) and the N-channel FET Q2 (Q4) are connected in parallel to the load L with the drain D or the source S in common as a bridge side circuit 121 ( 122), the resistance element R1 (R2) of the present embodiment exhibits the same effect in terms of the function caused by the stray capacitance Cstray. As another circuit configuration, for example, the source S of the P-channel FET Q1 (Q3), which is one terminal of the bridge side circuit 121 (122), is connected to the power output terminal (not shown) of the signal source 16, and the other In the bridge-side circuit 121 (122) having a two-terminal structure in which the source S of the N-channel FET Q2 (Q4), which is a terminal, is connected to a signal line for applying power Psply to the load L, the resistance element R1 (R2) There is a circuit configuration connected between the source S and the drain D of the channel FET Q1 (Q3). The source S of the N-channel FET Q2 (Q4) which is one terminal of the bridge side circuit 121 (122) is connected to the power output terminal (not shown) of the signal source 16, and the P-channel FET Q1 (Q3) which is the other terminal. ) Is connected to a signal line for applying power Psply to the load L. In the bridge-side circuit 121 (122) having a two-terminal structure, the resistance element R1 (R2) is the source S of the P-channel FET Q1 (Q3). There is a circuit configuration connected between the drain D. The drain D of the N-channel FET Q2 (Q4), which is one terminal of the bridge side circuit 121 (122), is connected to the power output terminal (not shown) c of the signal source 16, and the P-channel FET Q1 (the other terminal). In the bridge-side circuit 121 (122) having a two-terminal structure in which the source S of Q3) is connected to a signal line for applying power Psply to the load L, the resistance element R1 (R2) is the source of the N-channel FET Q2 (Q4) There is a circuit configuration connected between the S-drain D.
[0065]
As described above, according to the second embodiment, the bridge side of the power output terminal O of the signal source 16 may be generated due to the parasitic capacitance Cstray with the same concept as the first embodiment. A short-circuit state via the circuit 121 and a short-circuit state via the bridge side circuit 122 of the power output terminal O of the signal source 16 can be avoided. Therefore, it is possible to avoid a malfunction that may occur in the load L in a chain due to the malfunction of the signal source 16.
[0066]
Next, a third embodiment will be described.
FIG. 3 is a circuit diagram illustrating a semiconductor device 10 according to the third embodiment of the present invention. In addition, the same code | symbol is attached | subjected about the part same as what was already described in 1st Embodiment or 2nd Embodiment, and the overlapping description is abbreviate | omitted.
[0067]
The semiconductor device 10 of the third embodiment is a semiconductor device 10 that can switch the application direction of the power Psply supplied from the intelligent power source IPS, which is a semiconductor IC, to the load L using the bridge circuit 12.
[0068]
Specifically, the direction of application reverses in accordance with the direction of application of power Psply mounted on the vehicle. For example, the application direction of power Psply can be switched using a bridge circuit 12 for a load L such as a motor. This is a semiconductor device 10.
[0069]
The bridge circuit 12 according to the embodiment of the present invention is configured by combining the bridge side circuits 121 and 122 described in the first embodiment.
[0070]
The bridge side circuit 121 has a two-terminal structure in which a P-channel FET Q1 and an N-channel FET Q2 are connected in parallel to one input terminal DQ1 of the load L with the drain D as a common.
[0071]
Further, the source S of the P-channel FET Q1, which is one terminal of the bridge side circuit 121, is connected to the power output terminal O of the intelligent power source IPS which is the signal source 16 for applying the power Psply to the load L, and the other terminal. The source S of the N channel FET Q2 is connected to the ground terminal G which is the other output of the intelligent power source IPS.
[0072]
Similarly, the bridge side circuit 122 has a two-terminal structure in which a P-channel FET Q3 and an N-channel FET Q4 are connected in parallel to the other input terminal DQ2 of the load L with a drain D in common.
[0073]
The source S of the P-channel FET Q3 which is one terminal of the bridge side circuit 122 is connected to the power output terminal O of the intelligent power source IPS, and the source S of the N-channel FET Q4 which is the other terminal is the intelligent power source IPS. Are connected to a ground terminal G (a terminal having a ground potential), which is the other of the outputs.
[0074]
The resistance elements R1 and R2 which are the latch-up prevention means 14 are connected between the common drain D and the ground potential in each of the bridge side circuits 121 and 122.
[0075]
The intelligent power source IPS that receives the power Psply from the power source Vcc outputs a predetermined power Psply from between the power output terminal O and the ground terminal G in accordance with a control signal applied to the control terminals I and S. The power Psply supplied from the intelligent power source IPS is applied to the bridge circuit 12.
[0076]
Next, the operation of the semiconductor device 10 will be described.
In the semiconductor device 10 having such a configuration, control signals (not shown) are respectively supplied to the drivers D1, D2, D3, and D4, and the P-channel FET Q1 of the bridge side circuit 121 and the N-channel FET Q4 of the bridge side circuit 122 are connected. When the control is performed so that the N-channel FET Q2 and the P-channel FET Q3 are turned off and turned off at the same time, the power Psply from the intelligent power source IPS is supplied to the source S of the P-channel FET Q1. It flows in the order of the drain D of the P-channel FET Q1 → one input terminal DQ1 of the load L → the other input terminal DQ2 of the load L → the drain D of the N-channel FET Q4 → the source S of the N-channel FET Q4 → the ground potential.
[0077]
Similarly, control signals (not shown) are respectively supplied to the drivers D1, D2, D3, and D4, and the N-channel FET Q2 of the bridge side circuit 121 and the P-channel FET Q3 of the bridge side circuit 122 are turned on and become conductive. At the same time, when the control for turning off the P-channel FET Q1 and the N-channel FET Q4 is executed, the power Psply from the intelligent power source IPS is opposite to the source S → It flows in the order of the drain D of the P-channel FET Q3 → the other input terminal DQ2 of the load L → the one input terminal DQ1 of the load L → the drain D of the N-channel FET Q2 → the source S of the N-channel FET Q2 → the ground potential.
[0078]
In this way, the direction of the power Psply flowing through the load L can be switched by controlling the bridge side circuits 121 and 122 using the drivers D1, D2, D3, and D4.
[0079]
Here, when the N-channel FET Q2 (Q4) is turned on while the P-channel FET Q1 (Q3) is in an OFF state without the resistance element R1 (R2), the N-channel FET Q2 (Q4) is affected by the drain voltage, The stray capacitance Cstray between the gate G and the source S of the P-channel FET Q1 (Q3) is charged. As a result, a negative potential is induced in the gate G of the P-channel FET Q1 (Q3) via the stray capacitance Cstray between its own gate G and source S. As a result, the gate G of the P channel FET Q1 (Q3) is turned ON.
[0080]
In order to avoid such a situation, the resistance element R1 (R2) of the present embodiment is a kind for avoiding the stray capacitance Cstray between the gate G and the source S of the P-channel FET Q1 (Q3) from being charged. Functions as a bypass means. Furthermore, one end of the resistance element R1 (R2) is pulled up (or pulled down) to a constant voltage. In other words, the latch-up prevention means 14 bypasses the charge that may charge the stray capacitance Cstray between the gate G and the source S of the P-channel FET Q1 (Q3), and the gate G- of the P-channel FET Q1 (Q3). In addition to avoiding charging of the stray capacitance Cstray between the sources S, the gate G voltage of the P-channel FET Q1 (Q3) can be limited to a predetermined voltage range with a constant voltage as a reference.
[0081]
In other words, by providing the resistance element R1 (R2), it is possible to avoid a negative potential being induced in the gate G of the P-channel FET Q1 (Q3). As a result, the N-channel FET Q2 (Q4) is turned on. Inspired by this, it is possible to avoid a malfunction in which the P-channel FET Q1 (Q3) that has been in the OFF state is in the ON state.
[0082]
In the present embodiment, a case has been described in which the P-channel FET Q1 (Q3), which has been in the OFF state, is turned on due to the N-channel FET Q2 (Q4) being turned on. However, the present invention is not limited to this. Instead, the P-channel FET Q1 (Q3) and the N-channel FET Q2 (Q4) are connected in parallel to the load L with the drain D or the source S in common as a bridge side circuit 121 ( 122), the resistance element R1 (R2) of the present embodiment exhibits the same effect in terms of the function caused by the stray capacitance Cstray. As another circuit configuration, for example, the source S of the P-channel FET Q1 (Q3) which is one terminal of the bridge side circuit 121 (122) is connected to the power output terminal O of the intelligent power source IPS and is the other terminal. In the bridge-side circuit 121 (122) having a two-terminal structure in which the source S of the N-channel FET Q2 (Q4) is connected to a signal line for applying the power Psply to the load L, the resistance element R1 (R2) is connected to the P-channel FET Q1 ( There is a circuit configuration connected between the source S and drain D of Q3). The source S of the N-channel FET Q2 (Q4) which is one terminal of the bridge side circuit 121 (122) is connected to the power output terminal O of the intelligent power source IPS, and the drain of the P-channel FET Q1 (Q3) which is the other terminal. In the bridge-side circuit 121 (122) having a two-terminal structure in which D is connected to a signal line for applying power Psply to the load L, the resistance element R1 (R2) is the source S-drain D of the P-channel FET Q1 (Q3). There is a circuit configuration connected between them. The drain D of the N-channel FET Q2 (Q4) which is one terminal of the bridge side circuit 121 (122) is connected to the power output terminal Oc of the intelligent power source IPS, and the source of the P-channel FET Q1 (Q3) which is the other terminal. In the bridge-side circuit 121 (122) having a two-terminal structure in which S is connected to a signal line for applying power Psply to the load L, the resistance element R1 (R2) is the source S-drain D of the N-channel FET Q2 (Q4). There is a circuit configuration connected between them.
[0083]
As described above, according to the third embodiment, non-conduction occurs due to the structural parasitic capacitance Cstray existing between the drain D and the gate G of the P-channel FETs Q1 and Q3 and the N-channel FETs Q2 and Q4. The P-channel FET Q 1 that has been in the state is turned on and becomes conductive, and as a result, the power output terminal O of the intelligent power source IPS can be prevented from being short-circuited via the bridge side circuit 121. For example, even when the control for turning on the N-channel FET Q2 is performed immediately after the P-channel FET Q1 of the bridge side circuit 121 is turned off and the non-conducting state is executed. The P-channel FET Q1 that has been turned on can be prevented from becoming conductive, and as a result, the power output terminal O of the intelligent power source IPS is short-circuited via the bridge side circuit 121. Can be avoided.
[0084]
For the same purpose, the P-channel FET Q3 of the bridge side circuit 122 is turned off to be in a non-conductive state, and immediately after that, even when the N-channel FET Q4 is turned on to be in a conductive state. It can be avoided that the P-channel FET Q3 which has been in a state is turned ON and becomes conductive. As a result, the power output terminal O of the intelligent power source IPS can be prevented from being short-circuited via the bridge side circuit 122.
[0085]
Such a short state can be prevented from occurring in the intelligent power source IPS, and the intelligent power source IPS can no longer detect the short state due to the above-described malfunction, and the control for suppressing the output of the power Psply is erroneously executed. Can be avoided. Further, as a result of avoiding such a malfunction, it is possible to avoid erroneously suppressing the power Psply to be applied to the load L, and to avoid the occurrence of chain malfunctions up to the load L. Become.
[0086]
【The invention's effect】
  According to the invention of claim 1,Since a resistance element is connected between the common drain and ground potential in each bridge side circuit,Due to the structural parasitic capacitance Cstray existing between the drain and gate of the P-channel and N-channel FETs, the P-channel FET that has been in a non-conductive state is turned on and becomes conductive. It is possible to avoid that the power output terminal is short-circuited via the bridge side circuit. For example, the P-channel FET of the bridge side circuit is turned off to be in a non-conductive state, and immediately after that, even when control is performed to turn on the N-channel FET to be in a conductive state, the P-channel FET is not in a non-conductive state. In addition, the P-channel FET is turned on and becomes conductive, and as a result, it is possible to prevent the power output terminal of the intelligent power source from being short-circuited via the bridge side circuit.
[0091]
For the same purpose, the P-channel FET Q3 of the bridge side circuit 122 is turned off to be in a non-conductive state, and immediately after that, even when the N-channel FET Q4 is turned on to be in a conductive state. It can be avoided that the P-channel FET Q3 which has been in a state is turned ON and becomes conductive. As a result, the power output terminal O of the intelligent power source IPS can be prevented from being short-circuited via the bridge side circuit 122.
[0092]
In other words, it is possible to avoid such a short state from occurring in the intelligent power source IPS, and the intelligent power source IPS can no longer detect the short state due to the malfunction described above, and control to suppress the output of the power Psply. It becomes possible to avoid being executed by mistake. Further, as a result of avoiding such a malfunction, it is possible to avoid erroneously suppressing the power Psply to be applied to the load L, and to avoid the occurrence of chain malfunctions up to the load L. Become.
[Brief description of the drawings]
FIG. 1 is a circuit diagram illustrating a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram illustrating a semiconductor device according to a second embodiment of the present invention.
FIG. 3 is a circuit diagram illustrating a semiconductor device according to a third embodiment of the present invention.
FIG. 4 is a circuit diagram illustrating a conventional semiconductor device.
[Explanation of symbols]
10 Semiconductor devices
12 Bridge circuit
121, 122 Bridge side circuit
14 Latch-up prevention means
16 Signal source
R1, R2 resistance elements
Q1, Q3 P-channel FET (P-channel MOSFET)
Q2, Q4 N-channel FET (N-channel MOSFET)
D drain
S source
G Gate
D1, D2, D3, D4 drivers
L load
IPS Intelligent power source (signal source)
O Power output terminal
G Ground terminal
I, S control terminal
Psply power
Vcc supply voltage

Claims

The P-channel FET and the N-channel FET have a bridge circuit formed by combining two bridge-side circuits having a common drain and the drain of the P-channel FET of the one bridge-side circuit and the N-channel FET. together with the drain channel FET and a common connection to one terminal of the load, connected to the other terminal of the load and the drains of N-channel FET of a P-channel FET of the other bridge side circuit as a common and, said power output terminal source of P-channel FET of each bridge side circuit is connected to detect that the short circuit state, a function to suppress the power supply from the power output terminal in response to detection of the short state The source of the N-channel FET of each bridge side circuit is commonly connected to the ground terminal of the intelligent power source having Are the two bridge sides said FET is an N-channel or said other bridge side circuit turns ON the FET of the P-channel FET and the other bridge side circuit of the one bridge side circuit when all in the OFF state of the circuit By turning on the P-channel FET and the N-channel FET of the one bridge side circuit, power is supplied in the opposite direction from the intelligent power source to the load, and the FET in the ON state is turned off and then turned off. In the semiconductor device that switches the direction of supplying power to the load by turning on the FET ,
A resistance element is connected between the common drain and the ground potential in each bridge side circuit,
A semiconductor device.