JP3962339B2 - Manufacturing method of electronic device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は配線の形成方法に関するものである。
【０００２】
【従来の技術】
配線形成方法の１つである、デュアルダマシン構造の配線の形成方法は次の通りである。すなわち、絶縁膜をパターン化することによって、ビアホールと配線用溝（以下、トレンチと称することもある）とを形成した後、それらに導電膜を埋め込むことにより配線を形成する。このとき、配線間の容量を低減するために、配線間の絶縁膜として、シリコン酸化膜よりも誘電率の小さい材料からなる膜（つまり低誘電率膜）、例えば有機含有シリコン酸化膜（つまり炭素含有シリコン酸化膜）又はポーラス膜等を用いる場合がある。
【０００３】
特許文献１に開示された従来の配線形成方法においては、炭素含有シリコン酸化膜にビアホールを形成した後、トレンチパターンを有するレジスト膜をマスクとして炭素含有シリコン酸化膜に対してエッチングを行なうことにより、デュアルダマシン構造を形成している。
【０００４】
【特許文献１】
特開平１１−２４３１４７号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、炭素含有シリコン酸化膜等の低誘電率膜を用いた従来の配線形成方法においては、ビアホール形成後に、化学増幅型レジストを用いたリソグラフィーによりトレンチパターンを形成しようとした場合に、所望のトレンチパターンを持つレジスト膜を形成できないという問題が発生する。以下、図面を参照しながら、この問題について具体的に説明する。
【０００６】
図１０（ａ）及び（ｂ）は、従来の配線形成方法において化学増幅型ポジレジストを用いた場合に生じる問題点を示す図である。図１０（ａ）に示すように、基板５１上には、第１の配線５３が埋め込まれた絶縁膜５２が形成されている。第１の配線５３の上を含む絶縁膜５２の上には、保護膜５４、有機含有シリコン酸化膜５５及び反射防止膜５６が順次形成されている。ここで、有機含有シリコン酸化膜５５及び反射防止膜５６にビアホール５７を形成した後、反射防止膜５６の上に、化学増幅型ポジレジストを用いたリソグラフィーにより、トレンチパターンを有するレジスト膜５８を形成しようとしたところ、次のような問題が生じた。すなわち、レジスト膜５８に対して光を照射した後に現像を行なうと、トレンチ形成領域のレジスト膜５８が十分に溶解せず、その結果、現像不良Ｆ、具体的にはレジストの裾引き（レジストがホール内部まで裾を引くように残ってしまうこと）が発生する。その後、裾引きが生じたレジスト膜５８をマスクとして反射防止膜５６及び有機含有シリコン酸化膜５５に対してエッチングを行なうと、図１０（ｂ）に示すように、フェンス６０を持つトレンチ５９が形成される。そして、このフェンス６０に起因して、トレンチ５９に形成された配線部分と、ビアホール５７に形成されたプラグ部分との間における接続抵抗が大きくなってしまう。
【０００７】
また、図１１（ａ）及び（ｂ）は、従来の配線形成方法において化学増幅型ネガレジストを用いた場合に生じる問題点を示す図である。図１１（ａ）に示すように、基板５１上には、第１の配線５３が埋め込まれた絶縁膜５２が形成されている。第１の配線５３の上を含む絶縁膜５２の上には、保護膜５４、有機含有シリコン酸化膜５５及び反射防止膜５６が順次形成されている。ここで、有機含有シリコン酸化膜５５及び反射防止膜５６にビアホール５７を形成した後、反射防止膜５６の上に、化学増幅型ネガレジストを用いたリソグラフィーにより、トレンチパターンを有するレジスト膜５８を形成しようとしたところ、次のような問題が生じた。すなわち、レジスト膜５８に対して光を照射した後に現像を行なうと、本来のトレンチ形成領域よりも広い範囲でレジスト膜５８が溶解する。言い換えると、所望のマスク寸法よりも大きいトレンチパターンを持つレジスト膜５８が形成される。その後、このレジスト膜５８をマスクとして反射防止膜５６及び有機含有シリコン酸化膜５５に対してエッチングを行なうと、図１１（ｂ）に示すように、所望の寸法と異なる寸法を持つトレンチ５９が形成される。
【０００８】
図１２（ａ）は、ビアホールが形成された絶縁膜上に、所望のマスク寸法通りのトレンチパターンを持つレジスト膜が形成された場合の様子を示す平面図である。
【０００９】
それに対して、図１２（ｂ）は、ビアホールが形成された絶縁膜上に、化学増幅型ポジレジストを用いたリソグラフィーにより、裾引きのあるトレンチパターンを持つレジスト膜が形成された場合の様子を示す平面図である。図１２（ｂ）に示すように、ビアとトレンチとの接続部が狭められてしまう場合がある。通常、ポジレジストを用いたリソグラフィーでは、光を照射されたレジストが現像によって除去されるが、図１２（ｂ）に示す場合、ビアホール近傍のレジストが現像時に十分除去されない結果、裾引きのあるトレンチパターンが形成されてしまう。
【００１０】
また、図１２（ｃ）は、ビアホールが形成された絶縁膜上に、化学増幅型ネガレジストを用いたリソグラフィーにより、所望のマスク寸法よりも大きいトレンチパターンを持つレジスト膜が形成された場合の様子を示す平面図である。図１２（ｃ）に示すように、トレンチパターンの幅が拡がると、隣り合うトレンチ同士が結合して配線ショートの原因となってしまう場合がある。通常、ネガレジストを用いたリソグラフィーでは、光を照射されたレジストが現像によって除去されずに残存するが、図１２（ｃ）に示す場合、ビアホール近傍のレジストが現像時に除去されてしまう結果、拡大した幅を持つトレンチパターンが形成されてしまう。
【００１１】
前記に鑑み、本発明は、ビアホールが形成された低誘電率膜の上に、化学増幅型レジストを用いたリソグラフィーにより、所望のトレンチパターンを持つレジスト膜を形成できるようにし、それによってデュアルダマシン構造の配線を確実に形成できるようにすることを目的とする。
【００１２】
【課題を解決するための手段】
前記の目的を達成するために、本願発明者らが、低誘電率膜、例えば炭素含有シリコン酸化膜を用いた従来の配線形成方法においてレジストの現像不良が生じる原因を検討したところ、次のような知見を得た。すなわち、ビアホールが形成された炭素含有シリコン酸化膜の上に化学増幅型レジストを塗布した際に、炭素含有シリコン酸化膜（特にビアホールの壁部）に含まれるアミン又は塩基性物質がレジスト中に拡散するというレジストポイズニング現象が生じる。その結果、露光時に化学増幅型レジストから発生する酸が前述の塩基性物質等によって中和されてしまうので、言い換えると、レジストの良好な現像に不可欠な酸が失活してしまうので、レジストの現像不良が生じる。
【００１３】
本発明は、以上の知見に基づきなされたものであって、具体的には、本発明に係る第１の電子デバイスの製造方法は、基板上に低誘電率膜を形成する工程と、低誘電率膜にホ−ルを形成する工程と、少なくともホ−ルの壁面の上に保護膜を形成する工程と、保護膜を形成する工程よりも後に、ホ−ルを含む低誘電率膜の上に化学増幅型レジストを塗布し、該塗布された化学増幅型レジストに対して露光及び現像を行なうことによって、ホ−ルが形成された領域を含む配線形成領域に開口部を持つレジスト膜を形成する工程と、該レジスト膜をマスクとして低誘電率膜に対してエッチングを行なって、ホ−ルと接続する配線用溝を形成する工程とを備えている。
【００１４】
第１の電子デバイスの製造方法によると、低誘電率膜、例えば炭素含有シリコン酸化膜にホ−ルを形成した後、ホ−ル壁面上に保護膜を形成し、その後、化学増幅型レジストを用いたリソグラフィーにより、ホ−ルが形成された領域を含む配線形成領域に開口部を持つレジスト膜、つまりトレンチパターンを持つレジスト膜を形成する。このため、化学増幅型レジストの塗布時にホ−ル内でレジストと炭素含有シリコン酸化膜とが直接接することがないので、炭素含有シリコン酸化膜中のアミン又は塩基性物質がレジスト中に拡散すること、つまりレジストポイズニング現象を防止できる。従って、レジストの現像不良を防止でき、それによって所望のトレンチパターンを持つレジスト膜を形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【００１５】
第１の電子デバイスの製造方法において、保護膜は、ホ−ルの外側の低誘電率膜の上にも形成されていることが好ましい。
【００１６】
このようにすると、レジストポイズニング現象を確実に防止できる。
【００１７】
第１の電子デバイスの製造方法において、ホ−ルの外側の低誘電率膜の上に反射防止膜が形成されていることが好ましい。
【００１８】
このようにすると、化学増幅型レジストを用いたリソグラフィーを正確に行なうことができる。また、この場合、保護膜は、反射防止膜の上にも形成されていることが好ましい。このようにすると、レジストポイズニング現象を確実に防止できる。
【００１９】
第１の電子デバイスの製造方法において、配線用溝を形成する工程よりも後に、保護膜を除去する工程をさらに備えていることが好ましい。
【００２０】
このようにすると、ビアプラグの抵抗の増大を防止できる。
【００２１】
第１の電子デバイスの製造方法において、低誘電率膜は炭素含有シリコン酸化膜又はポーラス膜であることが好ましい。
【００２２】
このようにすると、配線間の容量を確実に低減できる。また、炭素含有シリコン酸化膜としてはＳｉＯＣ膜を用いてもよい。
【００２３】
第１の電子デバイスの製造方法において、保護膜は炭素非含有のシリコン酸化膜であることが好ましい。
【００２４】
このようにすると、レジストポイズニング現象を確実に防止できる。
【００２５】
第１の電子デバイスの製造方法において、保護膜は、フルオロカーボンガスからなるプラズマを用いて形成されたフルオロカーボン膜であることが好ましい。
【００２６】
このようにすると、レジストポイズニング現象を確実に防止できる。
【００２７】
第１の電子デバイスの製造方法において、保護膜は、ホ−ルの壁面に露出した低誘電率膜の表面を高密度化することにより形成された改質層であることが好ましい。
【００２８】
このようにすると、レジストポイズニング現象を確実に防止できる。
【００２９】
本発明に係る第２の電子デバイスの製造方法は、基板上に低誘電率膜を形成する工程と、低誘電率膜にホ−ルを形成する工程と、少なくともホ−ルの壁面に露出した低誘電率膜に電子受容体を吸着させ又は注入する工程と、電子受容体を吸着させ又は注入する工程よりも後に、ホ−ルを含む低誘電率膜の上に化学増幅型レジストを塗布し、該塗布された化学増幅型レジストに対して露光及び現像を行なうことによって、ホ−ルが形成された領域を含む配線形成領域に開口部を持つレジスト膜を形成する工程と、レジスト膜をマスクとして低誘電率膜に対してエッチングを行なって、ホ−ルと接続する配線用溝を形成する工程とを備えている。
【００３０】
第２の電子デバイスの製造方法によると、低誘電率膜、例えば炭素含有シリコン酸化膜にホ−ルを形成した後、ホ−ル壁部の炭素含有シリコン酸化膜に電子受容体を吸着させ又は注入し、その後、化学増幅型レジストを用いたリソグラフィーにより、ホ−ルが形成された領域を含む配線形成領域に開口部を持つレジスト膜を形成する。このため、ホ−ル壁部の炭素含有シリコン酸化膜中において、アミン又は塩基性物質と、吸着させた又は注入した電子受容体との間に酸塩基反応を生じさせることができ、それによって炭素含有シリコン酸化膜中のアミン若しくは塩基性物質を中和でき又は該アミン等の濃度を低減できる。これにより、炭素含有シリコン酸化膜と化学増幅型レジストとが直接接触する場合にも、露光時に化学増幅型レジストから発生する酸が失活してしまうことを防止できる。従って、レジストの現像不良を防止でき、それによって所望のトレンチパターンを持つレジスト膜を形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【００３１】
第２の電子デバイスの製造方法において、電子受容体を吸着させ又は注入する工程は、プラズマを用いて低誘電率膜に正電荷を持つイオンを吸着させ又は注入する工程を含むことが好ましい。
【００３２】
このようにすると、低誘電率膜、例えば炭素含有シリコン酸化膜中のアミン若しくは塩基性物質を確実に中和でき又は該アミン等の濃度を確実に低減できる。また、この場合、プラズマを構成するガスは、Ｈ2 ガス及びＨ2 Ｏガスのうちの少なくとも１つを含むことが好ましい。このようにすると、炭素含有シリコン酸化膜に入射されるイオンは、質量の小さいＨ+ イオン又はＯＨ+ イオンとなるので、ビアホールの開口寸法の拡大を防止できる。また、プラズマによって基板が受ける損傷（プラズマダメージ）を最小限に抑制することができる。
【００３３】
本発明に係る第３の電子デバイスの製造方法は、基板上に低誘電率膜を形成する工程と、プラグ形成領域に開口部を持つ第１のレジスト膜をマスクとして低誘電率膜に対してエッチングを行なってホ−ルを形成する工程と、アッシングにより第１のレジスト膜を除去する工程と、第１のレジスト膜を除去する工程で生じたレジスト残さを少なくともホ−ルの壁面の上に残存させたまま、ホ−ルを含む低誘電率膜の上に化学増幅型レジストを塗布し、該塗布された化学増幅型レジストに対して露光及び現像を行なうことによって、ホ−ルが形成された領域を含む配線形成領域に開口部を持つ第２のレジスト膜を形成する工程と、第２のレジスト膜をマスクとして低誘電率膜に対してエッチングを行なって、ホ−ルと接続する配線用溝を形成する工程とを備えている。
【００３４】
第３の電子デバイスの製造方法によると、低誘電率膜、例えば炭素含有シリコン酸化膜にホ−ルを形成した後、該ホ−ル形成工程で生じたレジスト残さをホ−ル壁面上に残存させたまま、化学増幅型レジストを用いたリソグラフィーにより、ホ−ルが形成された領域を含む配線形成領域に開口部を持つレジスト膜、つまりトレンチパターンを持つレジスト膜を形成する。このため、化学増幅型レジストの塗布時にホ−ル内でレジストと炭素含有シリコン酸化膜とが直接接することがないので、炭素含有シリコン酸化膜中のアミン又は塩基性物質がレジスト中に拡散すること、つまりレジストポイズニング現象を防止できる。従って、レジストの現像不良を防止でき、それによって所望のトレンチパターンを持つレジスト膜を形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【００３５】
第３の電子デバイスの製造方法において、第２のレジスト膜を形成する工程でレジスト残さはホ−ルの外側の低誘電率膜の上にも残存しており、第２のレジスト膜を形成する工程と配線用溝を形成する工程との間に、第２のレジスト膜の開口部に露出するレジスト残さを除去する工程をさらに備えていることが好ましい。
【００３６】
このようにすると、レジストポイズニング現象を確実に防止できると共に、ビアプラグの抵抗の増大を防止できる。また、配線用溝の形成前にレジスト残さを除去しておくことによって、配線用溝形成のためのエッチングの負荷を低減できるので、該エッチングに要する時間を短縮してレジストエッチング量を低減できる。
【００３７】
第３の電子デバイスの製造方法において、レジスト残さは、ＣxＦy（ｘ及びｙは自然数）とシリコンとの化合物よりなることが好ましい。
【００３８】
このようにすると、レジストポイズニング現象を確実に防止できる。
【００３９】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。
【００４０】
図１（ａ）〜（ｄ）及び図２（ａ）〜（ｅ）は、第１の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【００４１】
まず、図１（ａ）に示すように、例えばシリコンからなる半導体基板（Ｓｉ基板）１の上に全面に亘って、例えばＳｉＯ2 からなる層間絶縁膜２を堆積する。その後、層間絶縁膜２に第１の金属配線３を埋め込むと共に、層間絶縁膜２の上面を平坦化する。次に、平坦化された層間絶縁膜２の上及び第１の金属配線３の上に、例えばＳｉＮからなる第１の保護膜４を形成する。
【００４２】
ここで、第１の保護膜４は、第１の金属配線３が酸化されることを防止するために形成される。すなわち、第１の金属配線３の材料としては、一般にＣｕ等が用いられるが、このような配線材料は、非常に酸化されやすい金属である。よって、後の工程で第１の金属配線３が第２の金属配線１２（図２（ｅ）参照）と接続されるまでの間に両配線の接続面に酸化膜が形成されてコンタクト抵抗が上昇する事態を防止するために、第１の保護膜４が必要となる。
【００４３】
次に、図１（ａ）に示すように、第１の保護膜４の上に全面に亘って、シリコン酸化膜よりも比誘電率の小さい低誘電率膜、例えばＳｉＯＣからなる厚さ４００ｎｍ程度の有機含有シリコン酸化膜（炭素含有シリコン酸化膜）５を堆積した後、有機含有シリコン酸化膜５の上に全面に亘って、例えばＳｉＯＮからなる反射防止膜６を形成する。その後、リソグラフィー法により、ビアホール形成領域に開口部を持つレジスト膜７、つまりビアホールパターンを持つレジスト膜７を形成する。
【００４４】
その後、図１（ｂ）に示すように、レジスト膜７をマスクとして、反射防止膜６及び有機含有シリコン酸化膜５に対して順次ドライエッチングを行なってビアホール８を形成する。
【００４５】
続いて、図１（ｃ）に示すように、アッシングによりレジスト膜７を除去して反射防止膜６を露出させる。その後、前工程である、ビアホール８を形成するためのエッチング工程で生じたポリマー残さ等を除去するために、反射防止膜６の表面及びビアホール８の内部を洗浄する。
【００４６】
次に、図１（ｄ）に示すように、ビアホール８の内表面全体（壁面及び底面）と反射防止膜６の表面とを覆うように、例えばＳｉＯ2 からなる厚さ３０ｎｍ程度の酸化膜９（以下、本実施形態では第２の保護膜９と称する）をＣＶＤ（chemical vapor deposition ）法により形成する。これにより、ビアホール８の壁面に露出する有機含有シリコン酸化膜５を、第２の保護膜９によって完全に保護することができる。尚、第２の保護膜９は、ビアホール８が完全には埋まらないように形成される。
【００４７】
酸化膜からなる第２の保護膜９が必要な理由は次の通りである。すなわち、有機含有シリコン酸化膜５が、後の工程（図２（ａ）参照）で使用する化学増幅型ポジレジストと直接接触すると、有機含有シリコン酸化膜５に含まれているアミン等と、露光により化学増幅型ポジレジストから発生する酸とが反応する結果、レジストの良好な現像に不可欠な酸が失活してしまう。この現象が生じると、所望の形状を持つレジストパターンを形成することができない。よって、図１（ｄ）に示す工程で形成する保護膜、つまり、有機含有シリコン酸化膜５とレジストとの接触を防止する第２の保護膜９は、有機含有シリコン酸化膜を用いて配線形成を行なう上で重要な役割を果たしている。
【００４８】
次に、図２（ａ）に示すように、ビアホール８の内部を含む第２の保護膜９の上に全面に亘って、化学増幅型ポジレジストからなるレジスト膜１０を堆積する。ここで、前工程で形成した第２の保護膜９の存在により、有機含有シリコン酸化膜５とレジスト膜１０とは直接接触しない。よって、前述の酸の失活現象は起こらないので、レジスト膜１０は変質しない。
【００４９】
その後、図２（ｂ）に示すように、トレンチパターンを持つフォトマスクを用いた露光とそれに続く現像、つまりリソグラフィーによって、トレンチ形成領域のレジスト膜１０に幅Ｓ0 の開口部（トレンチパターン）を形成する。これにより、トレンチパターンを持つレジスト膜１０、つまりレジストパターン１０ａが形成される。ここで、トレンチ形成領域は、ビアホール８が形成された領域を含んでいる。
【００５０】
続いて、図２（ｃ）に示すように、レジストパターン１０ａをマスクとして、第２の保護膜９、反射防止膜６及び有機含有シリコン酸化膜５に対して順次ドライエッチングを行なって、有機含有シリコン酸化膜５及び反射防止膜６に、ビアホール８と接続する深さ（反射防止膜６の表面からの深さ）ｄ0 のトレンチ（配線用溝）１１を形成する。
【００５１】
その後、図２（ｄ）に示すように、レジストパターン１０ａをアッシングにより除去して、反射防止膜６上の第２の保護膜９を露出させる。さらに、第１の保護膜４におけるビアホール８に露出する部分に対してエッチングを行なって該部分を開口することにより、第１の金属配線３の上面を露出させる。
【００５２】
次に図２（ｅ）に示すように、ビアホール８及びトレンチ１１の内部に、デュアルダマシン構造を持つ第２の金属配線１２を形成する。第２の金属配線１２の具体的な形成方法は次の通りである。まず、ビアホール８及びトレンチ１１の内表面全体を覆うように、バリア膜（例えば上層のＴａ膜及び下層のＴａＮ膜の積層膜）を堆積する。バリア膜は、ビアホール８及びトレンチ１１が完全には埋まらないように形成される。続いて、例えばメッキ法により、ビアホール８及びトレンチ１１が完全に埋まるようにＣｕ膜等の金属膜を堆積する。その後、例えばＣＭＰ（chemical mechanical polishing ）法により、ビアホール８及びトレンチ１１からはみ出した不要な金属膜を除去すると共に、反射防止膜６上の第２の保護膜９を除去する。これにより、ビアホール８及びトレンチ１１の内部に第２の金属配線１２が形成される。
【００５３】
以上に説明したように、第１の実施形態によると、有機含有シリコン酸化膜５にビアホ−ル８を形成した後、ビアホ−ル８の壁面上に第２の保護膜９を形成する。その後、化学増幅型ポジレジストを用いたリソグラフィーにより、トレンチパターンを持つレジスト膜１０（ビアホ−ル８が形成された領域を含むトレンチ形成領域に開口部を持つレジストパターン１０ａ）を形成する。このため、化学増幅型ポジレジストの塗布時にビアホ−ル８内でレジストと有機含有シリコン酸化膜５とが直接接することがないので、有機含有シリコン酸化膜５中のアミン又は塩基性物質がレジスト中に拡散すること、つまりレジストポイズニング現象を防止できる。従って、レジストの現像不良を防止でき、それにより所望のトレンチパターンを持つレジスト膜１０、つまり裾引きのないレジストパターン１０ａを形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【００５４】
また、第１の実施形態によると、有機含有シリコン酸化膜５の上に反射防止膜６を形成しているので、化学増幅型レジストを用いたリソグラフィーを正確に行なうことができる。また、第２の保護膜９を反射防止膜６の上にも形成しているので、レジストポイズニング現象を確実に防止できる。
【００５５】
尚、第１の実施形態において、有機含有シリコン酸化膜５の上に反射防止膜６を形成したが、これに代えて、反射防止膜６を形成しなくてもよい。この場合、第２の保護膜９は、ビアホール８の外側の有機含有シリコン酸化膜５の露出表面全体と、ビアホール８の壁面に露出した有機含有シリコン酸化膜５の側面を含むビアホール８の内表面全体とを覆うことになる。従って、有機含有シリコン酸化膜５とレジスト膜１０とが直接接触することを防止できる。
【００５６】
また、第１の実施形態において、トレンチ１１の形成後に、ビアホール８の壁面を覆う第２の保護膜９を除去してもよい。このようにすると、ビアホール８に形成されるビアプラグの抵抗の増大を防止できる。
【００５７】
また、第１の実施形態において、有機含有シリコン酸化膜５の材料は、シリコン酸化膜よりも比誘電率の小さい材料であれば特に限定されないが、例えばＳｉＯＣを用いた場合には配線間の容量を確実に低減できる。また、有機含有シリコン酸化膜５に代えて、他の低誘電率膜、例えばポーラス膜等を用いてもよい。
【００５８】
また、第１の実施形態において、第２の保護膜９の材料は、有機含有シリコン酸化膜５からのアミン等の拡散を防止できる材料であれば特に限定されないが、例えば炭素非含有のシリコン酸化膜を用いた場合には、レジストポイズニング現象を確実に防止できる。
【００５９】
また、第１の実施形態において、トレンチパターンを持つレジスト膜１０（レジストパターン１０ａ）を形成するために、化学増幅型ポジレジストを用いたが、これに代えて、化学増幅型ネガレジストを用いてもよい。この場合も、寸法拡大のないトレンチパターンを持つレジスト膜、つまりトレンチ形成領域に所望の寸法通りの開口部を持つレジストパターンを形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【００６０】
（第２の実施形態）
以下、本発明の第２の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。
【００６１】
図３（ａ）〜（ｅ）は、第２の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【００６２】
尚、第２の実施形態においては、まず、図１（ａ）〜（ｄ）に示す第１の実施形態に係る電子デバイスの製造方法の各工程を実施するものとする。すなわち、図１（ａ）に示すように、半導体基板１上に、層間絶縁膜２、第１の金属配線３、第１の保護膜４、低誘電率膜（具体的には有機含有シリコン酸化膜）５、反射防止膜６、及びビアホールパターンを持つレジスト膜７を順次形成する。その後、図１（ｂ）に示すように、反射防止膜６及び有機含有シリコン酸化膜５にビアホール８を形成した後、図１（ｃ）に示すように、アッシングによりレジスト膜７を除去する。続いて、図１（ｄ）に示すように、ビアホール８の内表面全体と反射防止膜６の表面とを覆うように酸化膜９を形成する。
【００６３】
その後、図３（ａ）に示すように、酸化膜９に対してエッチバックを行なうことにより、ビアホール８の壁面に、酸化膜（ＳｉＯ2 ）からなるサイドウォール９ａを形成すると共に、反射防止膜６上の酸化膜９をエッチングにより除去する。これにより、ビアホール８の壁面に露出する有機含有シリコン酸化膜５を、サイドウォール９ａによって保護することができる。このとき、反射防止膜６も、わずかに（例えば厚さｄ1 程度）エッチングされるが、これは、後の工程に対して大きな影響を与えるものではない。
【００６４】
次に、図３（ｂ）に示すように、ビアホール８の内部を含む反射防止膜６の上に全面に亘って、化学増幅型ポジレジストからなるレジスト膜１０を堆積する。ここで、前工程で形成したサイドウォール９ａの存在により、ビアホール８の内部において、有機含有シリコン酸化膜５とレジスト膜１０とは直接接触しない。また、有機含有シリコン酸化膜５の上面にも反射防止膜６が存在しているので、ビアホール８の外側においても、有機含有シリコン酸化膜５がレジスト膜１０と直接接触することはない。よって、第１の実施形態で述べた酸の失活現象は起こらないので、レジスト膜１０は変質しない。
【００６５】
その後、図３（ｃ）に示すように、トレンチパターンを持つフォトマスクを用いた露光とそれに続く現像、つまりリソグラフィーによって、トレンチ形成領域のレジスト膜１０に幅Ｓ0 の開口部（トレンチパターン）を形成する。これにより、トレンチパターンを持つレジスト膜１０、つまりレジストパターン１０ａが形成される。ここで、トレンチ形成領域は、ビアホール８が形成された領域を含んでいる。
【００６６】
続いて、図３（ｄ）に示すように、レジストパターン１０ａをマスクとして、反射防止膜６及び有機含有シリコン酸化膜５に対して順次ドライエッチングを行なって、有機含有シリコン酸化膜５及び反射防止膜６に、ビアホール８と接続する深さ（反射防止膜６の表面からの深さ）ｄ0 のトレンチ（配線用溝）１１を形成する。
【００６７】
その後、図３（ｅ）に示すように、レジストパターン１０ａをアッシングにより除去した後、第１の保護膜４におけるビアホール８に露出する部分に対してエッチングを行なって該部分を開口することにより、第１の金属配線３の上面を露出させる。その後、例えば第１の実施形態と同様の方法により、ビアホール８及びトレンチ１１の内部に金属を埋め込むことによって、デュアルダマシン構造を持つ第２の金属配線１２を形成する。
【００６８】
以上に説明したように、第２の実施形態によると、有機含有シリコン酸化膜５にビアホ−ル８を形成した後、ビアホ−ル８の壁面上に、保護膜となるサイドウォール９ａを形成する。その後、化学増幅型ポジレジストを用いたリソグラフィーにより、トレンチパターンを持つレジスト膜１０（ビアホ−ル８が形成された領域を含むトレンチ形成領域に開口部を持つレジストパターン１０ａ）を形成する。このため、化学増幅型ポジレジストの塗布時にビアホ−ル８内でレジストと有機含有シリコン酸化膜５とが直接接することがないので、有機含有シリコン酸化膜５中のアミン又は塩基性物質がレジスト中に拡散すること、つまりレジストポイズニング現象を防止できる。従って、レジストの現像不良を防止でき、それにより所望のトレンチパターンを持つレジスト膜１０、つまり裾引きのないレジストパターン１０ａを形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【００６９】
また、第２の実施形態によると、有機含有シリコン酸化膜５の上に反射防止膜６を形成しているので、化学増幅型レジストを用いたリソグラフィーを正確に行なうことができる。
【００７０】
また、第２の実施形態によると、サイドウォール９ａとなる酸化膜９のうち、反射防止膜６の上側の部分を予め除去しているため、第１の実施形態の図２（ｃ）に示すエッチング工程と、第２の実施形態の図３（ｄ）に示すエッチング工程とを比較した場合、次のような効果が得られる。すなわち、第２の実施形態の方が第１の実施形態よりも、反射防止膜６の上に酸化膜９が存在しない分、トレンチパターンエッチング時の負荷が低減できる。従って、エッチング時間を短縮でき、それによりレジストエッチング量の低減等も図ることができる。
【００７１】
尚、第２の実施形態において、有機含有シリコン酸化膜５の上に反射防止膜６を形成したが、これに代えて、反射防止膜６を形成しなくてもよい。
【００７２】
また、第２の実施形態において、トレンチ１１の形成後に、ビアホール８の壁面を覆うサイドウォール９ａを除去してもよい。このようにすると、ビアホール８に形成されるビアプラグの抵抗の増大を防止できる。
【００７３】
また、第２の実施形態において、有機含有シリコン酸化膜５の材料は、シリコン酸化膜よりも比誘電率の小さい材料であれば特に限定されないが、例えばＳｉＯＣを用いた場合には配線間の容量を確実に低減できる。また、有機含有シリコン酸化膜５に代えて、他の低誘電率膜、例えばポーラス膜等を用いてもよい。
【００７４】
また、第２の実施形態において、サイドウォール９ａの材料は、有機含有シリコン酸化膜５からのアミン等の拡散を防止できる材料であれば特に限定されないが、例えば炭素非含有のシリコン酸化膜を用いた場合には、レジストポイズニング現象を確実に防止できる。
【００７５】
また、第２の実施形態において、トレンチパターンを持つレジスト膜１０（レジストパターン１０ａ）を形成するために、化学増幅型ポジレジストを用いたが、これに代えて、化学増幅型ネガレジストを用いてもよい。この場合も、寸法拡大のないトレンチパターンを持つレジスト膜、つまりトレンチ形成領域に所望の寸法通りの開口部を持つレジストパターンを形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【００７６】
（第３の実施形態）
以下、本発明の第３の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。
【００７７】
図４（ａ）〜（ｅ）は、第３の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【００７８】
尚、第３の実施形態においては、まず、図１（ａ）〜（ｃ）に示す第１の実施形態に係る電子デバイスの製造方法の各工程を実施するものとする。すなわち、図１（ａ）に示すように、半導体基板１上に、層間絶縁膜２、第１の金属配線３、第１の保護膜４、低誘電率膜（具体的には有機含有シリコン酸化膜）５、反射防止膜６、及びビアホールパターンを持つレジスト膜７を順次形成する。その後、図１（ｂ）に示すように、反射防止膜６及び有機含有シリコン酸化膜５にビアホール８を形成した後、図１（ｃ）に示すように、アッシングによりレジスト膜７を除去する。
【００７９】
次に、図４（ａ）に示すように、例えばＣ4Ｆ8等のフルオロカーボンガス中で放電を行なうことによってプラズマ１３を生成し、該プラズマ１３に半導体基板１をさらすことにより、ビアホール８の内表面全体と反射防止膜６の表面とを覆うようにフルオロカーボン膜１４（以下、本実施形態では第２の保護膜１４と称する）を形成する。これにより、ビアホール８の壁面に露出する有機含有シリコン酸化膜５を、第２の保護膜１４によって完全に保護することができる。尚、第２の保護膜１４は、ビアホール８が完全には埋まらないように形成される。
【００８０】
次に、図４（ｂ）に示すように、ビアホール８の内部を含む第２の保護膜１４の上に全面に亘って、化学増幅型ポジレジストからなるレジスト膜１０を隙間なく堆積する。ここで、前工程で形成した第２の保護膜１４の存在により、有機含有シリコン酸化膜５とレジスト膜１０とは直接接触しない。よって、第１の実施形態で述べた酸の失活現象は起こらないので、レジスト膜１０は変質しない。
【００８１】
その後、図４（ｃ）に示すように、トレンチパターンを持つフォトマスクを用いた露光とそれに続く現像、つまりリソグラフィーによって、トレンチ形成領域のレジスト膜１０に幅Ｓ0 の開口部を形成する。これにより、トレンチパターンを持つレジスト膜１０、つまりレジストパターン１０ａが形成される。ここで、トレンチ形成領域は、ビアホール８が形成された領域を含んでいる。
【００８２】
続いて、図４（ｄ）に示すように、レジストパターン１０ａをマスクとして、第２の保護膜１４、反射防止膜６及び有機含有シリコン酸化膜５に対して順次ドライエッチングを行なって、有機含有シリコン酸化膜５及び反射防止膜６に、ビアホール８と接続する深さ（反射防止膜６の表面からの深さ）ｄ0 のトレンチ（配線用溝）１１を形成する。
【００８３】
その後、図４（ｅ）に示すように、レジストパターン１０ａをアッシングにより除去した後、第１の保護膜４におけるビアホール８に露出する部分に対してエッチングを行なって該部分を開口することにより、第１の金属配線３の上面を露出させる。その後、例えば第１の実施形態と同様の方法により、ビアホール８及びトレンチ１１の内部に金属を埋め込むことによって、デュアルダマシン構造を持つ第２の金属配線１２を形成する。
【００８４】
以上に説明したように、第３の実施形態によると、有機含有シリコン酸化膜５にビアホ−ル８を形成した後、ビアホ−ル８の壁面上に、フルオロカーボン膜からなる第２の保護膜１４を形成する。その後、化学増幅型ポジレジストを用いたリソグラフィーにより、トレンチパターンを持つレジスト膜１０（ビアホ−ル８が形成された領域を含むトレンチ形成領域に開口部を持つレジストパターン１０ａ）を形成する。このため、化学増幅型ポジレジストの塗布時にビアホ−ル８内でレジストと有機含有シリコン酸化膜５とが直接接することがないので、有機含有シリコン酸化膜５中のアミン又は塩基性物質がレジスト中に拡散すること、つまりレジストポイズニング現象を防止できる。従って、レジストの現像不良を防止でき、それにより所望のトレンチパターンを持つレジスト膜１０、つまり裾引きのないレジストパターン１０ａを形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【００８５】
また、第３の実施形態によると、有機含有シリコン酸化膜５の上に反射防止膜６を形成しているので、化学増幅型レジストを用いたリソグラフィーを正確に行なうことができる。また、第２の保護膜１４を反射防止膜６の上にも形成しているので、レジストポイズニング現象を確実に防止できる。
【００８６】
尚、第３の実施形態において、有機含有シリコン酸化膜５の上に反射防止膜６を形成したが、これに代えて、反射防止膜６を形成しなくてもよい。この場合、第２の保護膜１４つまりフルオロカーボン膜は、ビアホール８の外側の有機含有シリコン酸化膜５の露出表面全体と、ビアホール８の壁面に露出した有機含有シリコン酸化膜５の側面を含むビアホール８の内表面全体とを密着性良く覆うことになる。従って、有機含有シリコン酸化膜５とレジスト膜１０とが直接接触することを防止できる。
【００８７】
また、第３の実施形態において、トレンチ１１の形成後に、ビアホール８の壁面を覆う第２の保護膜１４を除去してもよい。このようにすると、ビアホール８に形成されるビアプラグの抵抗の増大を防止できる。
【００８８】
また、第３の実施形態において、有機含有シリコン酸化膜５の材料は、シリコン酸化膜よりも比誘電率の小さい材料であれば特に限定されないが、例えばＳｉＯＣを用いた場合には配線間の容量を確実に低減できる。また、有機含有シリコン酸化膜５に代えて、他の低誘電率膜、例えばポーラス膜等を用いてもよい。
【００８９】
また、第３の実施形態において、第２の保護膜９つまりフルオロカーボン膜を形成するためのプラズマ処理の材料ガスとして、Ｃ4Ｆ8ガスを用いたが、これに代えて、他のフルオロカーボンガス、例えば、Ｃ3Ｆ6ガス、Ｃ5Ｆ8ガス及びＣＨＦ3 ガス等の、フッ素と炭素とを含むガスを用いても、同様の効果が得られる。
【００９０】
また、第３の実施形態において、トレンチパターンを持つレジスト膜１０（レジストパターン１０ａ）を形成するために、化学増幅型ポジレジストを用いたが、これに代えて、化学増幅型ネガレジストを用いてもよい。この場合も、寸法拡大のないトレンチパターンを持つレジスト膜、つまりトレンチ形成領域に所望の寸法通りの開口部を持つレジストパターンを形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【００９１】
（第４の実施形態）
以下、本発明の第４の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。
【００９２】
図５（ａ）〜（ｅ）は、第４の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【００９３】
尚、第４の実施形態においては、まず、図１（ａ）〜（ｃ）に示す第１の実施形態に係る電子デバイスの製造方法の各工程を実施するものとする。すなわち、図１（ａ）に示すように、半導体基板１上に、層間絶縁膜２、第１の金属配線３、第１の保護膜４、低誘電率膜（具体的には有機含有シリコン酸化膜）５、反射防止膜６、及びビアホールパターンを持つレジスト膜７を順次形成する。その後、図１（ｂ）に示すように、反射防止膜６及び有機含有シリコン酸化膜５にビアホール８を形成した後、図１（ｃ）に示すように、アッシングによりレジスト膜７を除去する。
【００９４】
次に、図５（ａ）に示すように、ビアホール８の壁面に露出する有機含有シリコン酸化膜５に対して、例えばＯ2 ガスを用いたアッシングを行なう。これにより、ビアホール８の壁部となる有機含有シリコン酸化膜５が高密度化（具体的にはＳｉＯ2 化）して表面改質層１５が形成される。表面改質層１５は、それにより覆われた有機含有シリコン酸化膜５に対して、第１の実施形態の第２の保護膜９と同様の保護膜として機能する。
【００９５】
次に、図５（ｂ）に示すように、ビアホール８の内部を含む反射防止膜６の上に全面に亘って、化学増幅型ポジレジストからなるレジスト膜１０を堆積する。ここで、前工程で形成した表面改質層１５の存在により、ビアホール８の内部において、有機含有シリコン酸化膜５とレジスト膜１０とは直接接触しない。また、有機含有シリコン酸化膜５の上面にも反射防止膜６が存在しているので、ビアホール８の外側においても、有機含有シリコン酸化膜５がレジスト膜１０と直接接触することはない。よって、第１の実施形態で述べた酸の失活現象は起こらないので、レジスト膜１０は変質しない。
【００９６】
その後、図５（ｃ）に示すように、トレンチパターンを持つフォトマスクを用いた露光とそれに続く現像、つまりリソグラフィーによって、トレンチ形成領域のレジスト膜１０に幅Ｓ0 の開口部（トレンチパターン）を形成する。これにより、トレンチパターンを持つレジスト膜１０、つまりレジストパターン１０ａが形成される。ここで、トレンチ形成領域は、ビアホール８が形成された領域を含んでいる。
【００９７】
続いて、図５（ｄ）に示すように、レジストパターン１０ａをマスクとして、反射防止膜６及び有機含有シリコン酸化膜５に対して順次ドライエッチングを行なって、有機含有シリコン酸化膜５及び反射防止膜６に、ビアホール８と接続する深さ（反射防止膜６の表面からの深さ）ｄ0 のトレンチ（配線用溝）１１を形成する。
【００９８】
その後、図５（ｅ）に示すように、レジストパターン１０ａをアッシングにより除去した後、第１の保護膜４におけるビアホール８に露出する部分に対してエッチングを行なって該部分を開口することにより、第１の金属配線３の上面を露出させる。その後、例えば第１の実施形態と同様の方法により、ビアホール８及びトレンチ１１の内部に金属を埋め込むことによって、デュアルダマシン構造を持つ第２の金属配線１２を形成する。
【００９９】
以上に説明したように、第４の実施形態によると、有機含有シリコン酸化膜５にビアホ−ル８を形成した後、ビアホ−ル８の壁面上に、保護膜となる表面改質層１５を形成する。その後、化学増幅型ポジレジストを用いたリソグラフィーにより、トレンチパターンを持つレジスト膜１０（ビアホ−ル８が形成された領域を含むトレンチ形成領域に開口部を持つレジストパターン１０ａ）を形成する。このため、化学増幅型ポジレジストの塗布時にビアホ−ル８内でレジストと有機含有シリコン酸化膜５とが直接接することがないので、有機含有シリコン酸化膜５中のアミン又は塩基性物質がレジスト中に拡散すること、つまりレジストポイズニング現象を防止できる。従って、レジストの現像不良を防止でき、それにより所望のトレンチパターンを持つレジスト膜１０、つまり裾引きのないレジストパターン１０ａを形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【０１００】
また、第４の実施形態によると、有機含有シリコン酸化膜５の上に反射防止膜６を形成しているので、化学増幅型レジストを用いたリソグラフィーを正確に行なうことができる。
【０１０１】
尚、第４の実施形態において、有機含有シリコン酸化膜５の上に反射防止膜６を形成したが、これに代えて、反射防止膜６を形成しなくてもよい。
【０１０２】
また、第４の実施形態において、トレンチ１１の形成後に、ビアホール８の壁面を覆う表面改質層１５を除去してもよい。このようにすると、ビアホール８に形成されるビアプラグの抵抗の増大を防止できる。
【０１０３】
また、第４の実施形態において、有機含有シリコン酸化膜５の材料は、シリコン酸化膜よりも比誘電率の小さい材料であれば特に限定されないが、例えばＳｉＯＣを用いた場合には配線間の容量を確実に低減できる。また、有機含有シリコン酸化膜５に代えて、他の低誘電率膜、例えばポーラス膜等を用いてもよい。
【０１０４】
また、第４の実施形態において、アッシングにより有機含有シリコン酸化膜５をＳｉＯ2 化して表面改質層１５を形成したが、これに代えて、他の方法で有機含有シリコン酸化膜５を高密度化して改質層を形成してもよい。
【０１０５】
また、第４の実施形態において、トレンチパターンを持つレジスト膜１０（レジストパターン１０ａ）を形成するために、化学増幅型ポジレジストを用いたが、これに代えて、化学増幅型ネガレジストを用いてもよい。この場合も、寸法拡大のないトレンチパターンを持つレジスト膜、つまりトレンチ形成領域に所望の寸法通りの開口部を持つレジストパターンを形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【０１０６】
（第５の実施形態）
以下、本発明の第５の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。
【０１０７】
図６（ａ）〜（ｈ）は、第５の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【０１０８】
まず、第１の実施形態の図１（ａ）に示す工程と同様に図６（ａ）に示すように、例えば半導体基板１の上に全面に亘って、例えばＳｉＯ2 からなる層間絶縁膜２を堆積する。その後、層間絶縁膜２に第１の金属配線３を埋め込むと共に、層間絶縁膜２の上面を平坦化する。次に、平坦化された層間絶縁膜２の上及び第１の金属配線３の上に、例えばＳｉＮからなる第１の保護膜４を形成する。その後、第１の保護膜４の上に全面に亘って、低誘電率膜、例えばＳｉＯＣからなる厚さ４００ｎｍ程度の有機含有シリコン酸化膜（炭素含有シリコン酸化膜）５を堆積した後、有機含有シリコン酸化膜５の上に全面に亘って、例えば有機材料からなる反射防止膜１９を形成する。その後、リソグラフィー法により、ビアホール形成領域に開口部を持つレジスト膜７、つまりビアホールパターンを持つレジスト膜７を形成する。
【０１０９】
その後、レジスト膜７をマスクとして、反射防止膜１９及び有機含有シリコン酸化膜５に対して順次ドライエッチングを行なって、図６（ｂ）に示すように、ビアホール８を形成する。尚、レジスト膜７及び反射防止膜１９は、ビアホール８の形成後にアッシングにより除去される。
【０１１０】
次に、図６（ｃ）に示すように、プラズマ１６に半導体基板１をさらすことにより、正電荷を持つイオンを有機含有シリコン酸化膜５の表面に注入し又は吸着させる。これにより、プラズマ処理によって有機含有シリコン酸化膜５の表面に注入し又は吸着させた、正電荷を持つイオンと、有機含有シリコン酸化膜５（特にビアホール８の壁部）中のアミン又は塩基性物質との間に酸塩基反応を生じさせることができる。従って、有機含有シリコン酸化膜５中のアミン若しくは塩基性物質を中和でき又は該アミン等の濃度を低減できる。尚、前述のプラズマ処理によるイオンのスパッタリング効果によって、ビアホール８に、わずかな（例えば幅ｘ0 程度）開口拡大が生じるが、後のトレンチパターン形成工程（図６（ｅ）参照）で寸法制御を行なうことにより、ビアホール８の開口拡大が問題を生じることはない。
【０１１１】
次に、図６（ｄ）に示すように、ビアホール８の内部を含む有機含有シリコン酸化膜５の上に全面に亘って、化学増幅型ポジレジストからなるレジスト膜１０を堆積する。ここで、前工程のプラズマ処理により、有機含有シリコン酸化膜５中のアミン又は塩基性物質の濃度が低下しているため、露光時にレジスト膜１０から発生する酸が失活してしまうことを防止できるので、レジスト膜１０は変質しない。
【０１１２】
その後、図６（ｅ）に示すように、トレンチパターンを持つフォトマスクを用いた露光とそれに続く現像、つまりリソグラフィーによって、トレンチ形成領域のレジスト膜１０に開口部（トレンチパターン）を形成する。これにより、トレンチパターンを持つレジスト膜１０、つまりレジストパターン１０ａが形成される。ここで、トレンチ形成領域は、ビアホール８が形成された領域を含んでいる。
【０１１３】
続いて、図６（ｆ）に示すように、レジストパターン１０ａをマスクとして、有機含有シリコン酸化膜５に対してドライエッチングを行なって、有機含有シリコン酸化膜５に、ビアホール８と接続する深さｄ0 のトレンチ（配線用溝）１１を形成する。
【０１１４】
その後、図６（ｇ）に示すように、レジストパターン１０ａをアッシングにより除去した後、第１の保護膜４におけるビアホール８に露出する部分に対してエッチングを行なって該部分を開口することにより、第１の金属配線３の上面を露出させる。
【０１１５】
その後、図６（ｈ）に示すように、例えば第１の実施形態と同様の方法により、ビアホール８及びトレンチ１１の内部に金属を埋め込むことによって、デュアルダマシン構造を持つ第２の金属配線１２を形成する。
【０１１６】
以上に説明したように、第５の実施形態によると、有機含有シリコン酸化膜５にビアホ−ル８を形成した後、ビアホ−ル８の壁部を含む有機含有シリコン酸化膜５に、正電荷を持つイオンを注入し又は吸着させ、その後、化学増幅型レジストを用いたリソグラフィーにより、トレンチパターンを持つレジスト膜１０（ビアホ−ル８が形成された領域を含むトレンチ形成領域に開口部を持つレジストパターン１０ａ）を形成する。このため、有機含有シリコン酸化膜５に注入し又は吸着させた、正電荷を持つイオンと、有機含有シリコン酸化膜５中のアミン又は塩基性物質との間に酸塩基反応を生じさせることができ、それによって有機含有シリコン酸化膜５中のアミン若しくは塩基性物質を中和でき又は該アミン等の濃度を低減できる。これにより、有機含有シリコン酸化膜５と化学増幅型レジストとが直接接触する場合にも、露光時に化学増幅型レジストから発生する酸が失活してしまうことを防止できる。従って、レジストの現像不良を防止でき、それによって所望のトレンチパターンを持つレジスト膜１０つまり裾引きのないレジストパターン１０ａを形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【０１１７】
また、第５の実施形態によると、プラズマ１６を用いて正電荷を持つイオンを有機含有シリコン酸化膜５に注入することによって、次のような効果が得られる。すなわち、正電荷を含むプラズマ１６を形成するためのガスとしては、様々な種類のガス、例えばプラズマ中でＣｌ+ という陽イオンを生じるＣｌ2 ガスを用いることができる。また、半導体基板１をプラズマ１６にさらすときに、半導体基板１を陰極側に設置することにより、陽イオンを有機含有シリコン酸化膜５に簡単に注入することができる。すなわち、第５の実施形態では、基本的にどのようなガスを用いても、レジストポイズニング現象を防止できるという効果が得られる。
【０１１８】
尚、第５の実施形態において、有機含有シリコン酸化膜５の材料は、シリコン酸化膜よりも比誘電率の小さい材料であれば特に限定されないが、例えばＳｉＯＣを用いた場合には配線間の容量を確実に低減できる。また、有機含有シリコン酸化膜５に代えて、他の低誘電率膜、例えばポーラス膜等を用いてもよい。
【０１１９】
また、第５の実施形態において、ビアホール８の形成後に、有機含有シリコン酸化膜５上の反射防止膜１９を除去した。しかし、有機材料からなる反射防止膜１９に代えて、例えばＳｉＯＮからなる反射防止膜を用いる場合には、該反射防止膜を残存させる。このようにすると、トレンチパターン形成時に、化学増幅型レジストを用いたリソグラフィーを正確に行なうことができる。
【０１２０】
また、第５の実施形態において、正電荷を持つイオンを有機含有シリコン酸化膜５の表面に注入し又は吸着させたが、これに代えて、他の電子受容体を有機含有シリコン酸化膜５の表面に注入し又は吸着させても、同様の効果が得られる。
【０１２１】
また、第５の実施形態において、トレンチパターンを持つレジスト膜１０（レジストパターン１０ａ）を形成するために、化学増幅型ポジレジストを用いたが、これに代えて、化学増幅型ネガレジストを用いてもよい。この場合も、寸法拡大のないトレンチパターンを持つレジスト膜、つまりトレンチ形成領域に所望の寸法通りの開口部を持つレジストパターンを形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【０１２２】
（第６の実施形態）
以下、本発明の第６の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。
【０１２３】
図７（ａ）〜（ｈ）は、第６の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【０１２４】
まず、第１の実施形態の図１（ａ）に示す工程と同様に図７（ａ）に示すように、例えば半導体基板１の上に全面に亘って、例えばＳｉＯ2 からなる層間絶縁膜２を堆積する。その後、層間絶縁膜２に第１の金属配線３を埋め込むと共に、層間絶縁膜２の上面を平坦化する。次に、平坦化された層間絶縁膜２の上及び第１の金属配線３の上に、例えばＳｉＮからなる第１の保護膜４を形成する。その後、第１の保護膜４の上に全面に亘って、低誘電率膜、例えばＳｉＯＣからなる厚さ４００ｎｍ程度の有機含有シリコン酸化膜（炭素含有シリコン酸化膜）５を堆積した後、有機含有シリコン酸化膜５の上に全面に亘って、例えば有機材料からなる反射防止膜１９を形成する。その後、リソグラフィー法により、ビアホール形成領域に開口部を持つレジスト膜７、つまりビアホールパターンを持つレジスト膜７を形成する。
【０１２５】
その後、レジスト膜７をマスクとして、反射防止膜１９及び有機含有シリコン酸化膜５に対して順次ドライエッチングを行なって、図７（ｂ）に示すように、ビアホール８を形成する。尚、レジスト膜７及び反射防止膜１９は、ビアホール８の形成後にアッシングにより除去される。
【０１２６】
次に、図７（ｃ）に示すように、Ｈ2 ガス若しくはＨ2 Ｏガス又はそれらを主成分とするガスからなるプラズマ１７に半導体基板１をさらすことにより、Ｈ+ イオン又はＯＨ+ イオンを有機含有シリコン酸化膜５の表面に注入し又は吸着させる。これにより、プラズマ処理によって有機含有シリコン酸化膜５の表面に注入し又は吸着させたＨ+ イオン又はＯＨ+ イオンと、有機含有シリコン酸化膜５（特にビアホール８の壁部）中のアミン又は塩基性物質との間に酸塩基反応を生じさせることができる。従って、有機含有シリコン酸化膜５中のアミン若しくは塩基性物質を中和でき又は該アミン等の濃度を低減できる。尚、前述のプラズマ処理によって有機含有シリコン酸化膜５に入射されるイオンは、質量の小さいＨ+ イオン又はＯＨ+ イオンであるため、そのスパッタリング効果は小さいので、第５の実施形態（図６（ｃ）参照）で見られた、ビアホール８の開口拡大は起こらない。また、Ｈ+ イオン又はＯＨ+ イオンの質量及び大きさが小さいので、半導体基板１のプラズマダメージ、特に有機含有シリコン酸化膜５のプラズマダメージも極小に抑制することができる。
【０１２７】
次に、図７（ｄ）に示すように、ビアホール８の内部を含む有機含有シリコン酸化膜５の上に全面に亘って、化学増幅型ポジレジストからなるレジスト膜１０を堆積する。ここで、前工程のプラズマ処理により、有機含有シリコン酸化膜５中のアミン又は塩基性物質の濃度が低下しているため、露光時にレジスト膜１０から発生する酸が失活してしまうことを防止できるので、レジスト膜１０は変質しない。
【０１２８】
その後、図７（ｅ）に示すように、トレンチパターンを持つフォトマスクを用いた露光とそれに続く現像、つまりリソグラフィーによって、トレンチ形成領域のレジスト膜１０に開口部（トレンチパターン）を形成する。これにより、トレンチパターンを持つレジスト膜１０つまりレジストパターン１０ａが形成される。ここで、トレンチ形成領域は、ビアホール８が形成された領域を含んでいる。
【０１２９】
続いて、図７（ｆ）に示すように、レジストパターン１０ａをマスクとして、有機含有シリコン酸化膜５に対してドライエッチングを行なって、有機含有シリコン酸化膜５に、ビアホール８と接続する深さｄ0 のトレンチ（配線用溝）１１を形成する。
【０１３０】
その後、図７（ｇ）に示すように、レジストパターン１０ａをアッシングにより除去した後、第１の保護膜４におけるビアホール８に露出する部分に対してエッチングを行なって該部分を開口することにより、第１の金属配線３の上面を露出させる。
【０１３１】
その後、図７（ｈ）に示すように、例えば第１の実施形態と同様の方法により、ビアホール８及びトレンチ１１の内部に金属を埋め込むことによって、デュアルダマシン構造を持つ第２の金属配線１２を形成する。
【０１３２】
以上に説明したように、第６の実施形態によると、有機含有シリコン酸化膜５にビアホ−ル８を形成した後、ビアホ−ル８の壁部を含む有機含有シリコン酸化膜５にＨ+ イオン又はＯＨ+ イオンを注入し又は吸着させ、その後、化学増幅型レジストを用いたリソグラフィーにより、トレンチパターンを持つレジスト膜１０（ビアホ−ル８が形成された領域を含むトレンチ形成領域に開口部を持つレジストパターン１０ａ）を形成する。このため、有機含有シリコン酸化膜５に注入し又は吸着させたＨ+ イオン又はＯＨ+ イオンと、有機含有シリコン酸化膜５中のアミン又は塩基性物質との間に酸塩基反応を生じさせることができ、それによって有機含有シリコン酸化膜５中のアミン若しくは塩基性物質を中和でき又は該アミン等の濃度を低減できる。これにより、有機含有シリコン酸化膜５と化学増幅型レジストとが直接接触する場合にも、露光時に化学増幅型レジストから発生する酸が失活してしまうことを防止できる。従って、レジストの現像不良を防止でき、それによって所望のトレンチパターンを持つレジスト膜１０、つまり裾引きのないレジストパターン１０ａを形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【０１３３】
また、第６の実施形態によると、有機含有シリコン酸化膜５に、質量の小さいＨ+ イオン又はＯＨ+ イオンを入射するので、ビアホール８の開口寸法の拡大を防止できる。また、半導体基板１のプラズマダメージ、特に有機含有シリコン酸化膜５のプラズマダメージを最小限に抑制することができる。
【０１３４】
尚、第６の実施形態において、有機含有シリコン酸化膜５の材料は、シリコン酸化膜よりも比誘電率の小さい材料であれば特に限定されないが、例えばＳｉＯＣを用いた場合には配線間の容量を確実に低減できる。また、有機含有シリコン酸化膜５に代えて、他の低誘電率膜、例えばポーラス膜等を用いてもよい。
【０１３５】
また、第６の実施形態において、ビアホール８の形成後に、有機含有シリコン酸化膜５上の反射防止膜１９を除去した。しかし、有機材料からなる反射防止膜１９に代えて、例えばＳｉＯＮからなる反射防止膜を用いる場合には、該反射防止膜を残存させる。このようにすると、トレンチパターン形成時に、化学増幅型レジストを用いたリソグラフィーを正確に行なうことができる。
【０１３６】
また、第６の実施形態において、トレンチパターンを持つレジスト膜１０（レジストパターン１０ａ）を形成するために、化学増幅型ポジレジストを用いたが、これに代えて、化学増幅型ネガレジストを用いてもよい。この場合も、寸法拡大のないトレンチパターンを持つレジスト膜、つまりトレンチ形成領域に所望の寸法通りの開口部を持つレジストパターンを形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【０１３７】
（第７の実施形態）
以下、本発明の第７の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。
【０１３８】
図８（ａ）〜（ｅ）は、第７の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【０１３９】
尚、第７の実施形態においては、まず、図１（ａ）〜（ｃ）に示す第１の実施形態に係る電子デバイスの製造方法の各工程を実施するものとする。すなわち、図１（ａ）に示すように、半導体基板１上に、層間絶縁膜２、第１の金属配線３、第１の保護膜４、低誘電率膜（具体的には有機含有シリコン酸化膜）５、反射防止膜６、及びビアホールパターンを持つレジスト膜７を順次形成する。その後、図１（ｂ）に示すように、反射防止膜６及び有機含有シリコン酸化膜５にビアホール８を形成した後、図１（ｃ）に示すように、アッシングによりレジスト膜７を除去する。
【０１４０】
ここで、本実施形態では、エッチングによりビアホール８を形成する工程で発生したポリマー等のレジスト残さを除去するための洗浄を行なわない。すなわち、図８（ａ）に示すように、ビアホール８の内表面及び反射防止膜６の表面のそれぞれの上に全面に亘ってレジスト残さ１８が残存したままの状態にしておく。尚、ビアホール８を形成するためのエッチングは、基板表面全体に対して行なわれるものであるので、レジスト残さ１８は、ビアホール８の内表面全体に隙間なく付着する。また、レジスト残さ１８は、ビアホール８を形成するためのエッチング工程で用いたＣ4Ｆ8等のフルオロカーボンガスから生じた生成物であって、具体的には、ＣxＦy（ｘ及びｙは自然数）とシリコンとの化合物である。本実施形態では、このレジスト残さ１８を、第１の実施形態の第２の保護膜９と同様に、有機含有シリコン酸化膜５に対する保護膜として活用する。
【０１４１】
次に、図８（ｂ）に示すように、ビアホール８の内部を含むレジスト残さ１８の上に全面に亘って、化学増幅型ポジレジストからなるレジスト膜１０を堆積する。ここで、ビアホール８を形成するためのエッチング後に残存させたレジスト残さ１８の存在により、有機含有シリコン酸化膜５とレジスト膜１０とは直接接触しない。よって、第１の実施形態で述べた酸の失活現象は起こらないので、レジスト膜１０は変質しない。
【０１４２】
その後、図８（ｃ）に示すように、トレンチパターンを持つフォトマスクを用いた露光とそれに続く現像、つまりリソグラフィーによって、トレンチ形成領域のレジスト膜１０に幅Ｓ0 の開口部を形成する。これにより、トレンチパターンを持つレジスト膜１０、つまりレジストパターン１０ａが形成される。ここで、トレンチ形成領域は、ビアホール８が形成された領域を含んでいる。
【０１４３】
続いて、図８（ｄ）に示すように、レジストパターン１０ａをマスクとして、レジスト残さ１８、反射防止膜６及び有機含有シリコン酸化膜５に対して順次ドライエッチングを行なって、有機含有シリコン酸化膜５及び反射防止膜６に、ビアホール８と接続する深さ（反射防止膜６の表面からの深さ）ｄ0 のトレンチ（配線用溝）１１を形成する。
【０１４４】
その後、図８（ｅ）に示すように、例えばＯ2 ガスを用いることにより、レジストパターン１０ａ、並びにレジストパターン１０ａの下側のレジスト残さ１８及びビアホール８の内表面上のレジスト残さ１８を除去する。その後、第１の保護膜４におけるビアホール８に露出する部分に対してエッチングを行なって該部分を開口することにより、第１の金属配線３の上面を露出させる。その後、例えば第１の実施形態と同様の方法により、ビアホール８及びトレンチ１１の内部に金属を埋め込むことによって、デュアルダマシン構造を持つ第２の金属配線１２を形成する。
【０１４５】
以上に説明したように、第７の実施形態によると、有機含有シリコン酸化膜５にビアホ−ル８をエッチングにより形成した後、該エッチング工程で生じたレジスト残さ１８をビアホ−ル８の壁面等の上に残存させたまま、化学増幅型ポジレジストを用いたリソグラフィーにより、トレンチパターンを持つレジスト膜１０（ビアホ−ル８が形成された領域を含むトレンチ形成領域に開口部を持つレジストパターン１０ａ）を形成する。このため、化学増幅型ポジレジストの塗布時にビアホ−ル８内でレジストと有機含有シリコン酸化膜５とが直接接することがないので、有機含有シリコン酸化膜５中のアミン又は塩基性物質がレジスト中に拡散すること、つまりレジストポイズニング現象を防止できる。従って、レジストの現像不良を防止でき、それにより所望のトレンチパターンを持つレジスト膜１０、つまり裾引きのないレジストパターン１０ａを形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【０１４６】
また、第７の実施形態によると、有機含有シリコン酸化膜５の上に反射防止膜６を形成しているので、化学増幅型レジストを用いたリソグラフィーを正確に行なうことができる。また、レジスト残さ１８を反射防止膜６の上にも残存させているので、レジストポイズニング現象を確実に防止できる。
【０１４７】
また、第７の実施形態によると、トレンチ１１の形成後に、ビアホール８の壁面を覆うレジスト残さ１８を除去しているので、ビアホール８に形成されるビアプラグの抵抗の増大を防止できる。
【０１４８】
尚、第７の実施形態において、有機含有シリコン酸化膜５の上に反射防止膜６を形成したが、これに代えて、反射防止膜６を形成しなくてもよい。この場合、レジスト残さ１８は、ビアホール８の外側の有機含有シリコン酸化膜５の露出表面全体と、ビアホール８の壁面に露出した有機含有シリコン酸化膜５の側面を含むビアホール８の内表面全体とを覆うことになる。従って、有機含有シリコン酸化膜５とレジスト膜１０とが直接接触することを防止できる。
【０１４９】
また、第７の実施形態において、有機含有シリコン酸化膜５の材料は、シリコン酸化膜よりも比誘電率の小さい材料であれば特に限定されないが、例えばＳｉＯＣを用いた場合には配線間の容量を確実に低減できる。また、有機含有シリコン酸化膜５に代えて、他の低誘電率膜、例えばポーラス膜等を用いてもよい。
【０１５０】
また、第７の実施形態において、レジスト残さ１８の組成は特に限定されるものでないが、レジスト残さ１８が、例えばＣxＦy（ｘ及びｙは自然数）とシリコンとの化合物であると、レジストポイズニング現象を確実に防止できる。
【０１５１】
また、第７の実施形態において、トレンチパターンを持つレジスト膜１０（レジストパターン１０ａ）を形成するために、化学増幅型ポジレジストを用いたが、これに代えて、化学増幅型ネガレジストを用いてもよい。この場合も、寸法拡大のないトレンチパターンを持つレジスト膜、つまりトレンチ形成領域に所望の寸法通りの開口部を持つレジストパターンを形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【０１５２】
（第８の実施形態）
以下、本発明の第８の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。
【０１５３】
図９（ａ）〜（ｆ）は、第８の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【０１５４】
尚、第８の実施形態においては、まず、図１（ａ）〜（ｃ）に示す第１の実施形態に係る電子デバイスの製造方法の各工程を実施するものとする。すなわち、図１（ａ）に示すように、半導体基板１上に、層間絶縁膜２、第１の金属配線３、第１の保護膜４、低誘電率膜（具体的には有機含有シリコン酸化膜）５、反射防止膜６、及びビアホールパターンを持つレジスト膜７を順次形成する。その後、図１（ｂ）に示すように、反射防止膜６及び有機含有シリコン酸化膜５にビアホール８を形成した後、図１（ｃ）に示すように、アッシングによりレジスト膜７を除去する。
【０１５５】
ここで、本実施形態では、第７の実施形態と同様に、エッチングによりビアホール８を形成する工程で発生したポリマー等のレジスト残さを除去するための洗浄を行なわない。すなわち、図９（ａ）に示すように、ビアホール８の内表面及び反射防止膜６の表面のそれぞれの上に全面に亘ってレジスト残さ１８が残存したままの状態にしておく。尚、ビアホール８を形成するためのエッチングは、基板表面全体に対して行なわれるものであるので、レジスト残さ１８は、ビアホール８の内表面全体に隙間なく付着する。また、レジスト残さ１８は、ビアホール８を形成するためのエッチング工程で用いたＣ4Ｆ8等のフルオロカーボンガスから生じた生成物であって、具体的には、ＣxＦy（ｘ及びｙは自然数）とシリコンとの化合物である。また、本実施形態でも、第７の実施形態と同様に、レジスト残さ１８を、有機含有シリコン酸化膜５に対する保護膜として活用する。
【０１５６】
次に、図９（ｂ）に示すように、ビアホール８の内部を含むレジスト残さ１８の上に全面に亘って、化学増幅型ポジレジストからなるレジスト膜１０を堆積する。ここで、ビアホール８を形成するためのエッチング後に残存させたレジスト残さ１８の存在により、有機含有シリコン酸化膜５とレジスト膜１０とは直接接触しない。よって、第１の実施形態で述べた酸の失活現象は起こらないので、レジスト膜１０は変質しない。
【０１５７】
その後、図９（ｃ）に示すように、トレンチパターンを持つフォトマスクを用いた露光とそれに続く現像、つまりリソグラフィーによって、トレンチ形成領域のレジスト膜１０に幅Ｓ0 の開口部を形成する。これにより、トレンチパターンを持つレジスト膜１０、つまりレジストパターン１０ａが形成される。ここで、トレンチ形成領域は、ビアホール８が形成された領域を含んでいる。
【０１５８】
その後、図９（ｄ）に示すように、例えばＯ2 ガスを用いたＲＩＥ（reactive ion etching）方式のアッシングを行なうことにより、レジストパターン１０ａの外側のレジスト残さ１８、つまりレジスト膜１０の開口部に露出するレジスト残さ１８（具体的にはレジストパターン１０ａに覆われていない反射防止膜６上のレジスト残さ１８と、ビアホール８の内表面全体を覆うレジスト残さ１８）を全て除去する。
【０１５９】
尚、本実施形態が第７の実施形態と異なっている点は、トレンチ形成工程（図９（ｅ）参照）の前に、トレンチ形成領域の反射防止膜６上のレジスト残さ１８を予め除去していることである。このため、第７の実施形態のトレンチ形成工程（図８（ｄ）参照）と比較して、本実施形態の方が、トレンチ形成領域にレジスト残さ１８が存在しない分、トレンチ形成のためのエッチング時の負荷を低減できる。従って、該エッチングに要する時間を短縮してレジストエッチング量を低減できる。
【０１６０】
続いて、図９（ｅ）に示すように、レジストパターン１０ａをマスクとして、反射防止膜６及び有機含有シリコン酸化膜５に対して順次ドライエッチングを行なって、有機含有シリコン酸化膜５及び反射防止膜６に、ビアホール８と接続する深さ（反射防止膜６の表面からの深さ）ｄ0 のトレンチ（配線用溝）１１を形成する。前述のように、本実施形態では、図９（ｅ）に示す工程よりも前に、トレンチ形成領域のレジスト残さ１８を除去しているので、第７の実施形態と比べて、トレンチ形成のためのエッチング時の負荷を低減でき、それにより、該エッチングに要する時間を短縮してレジストエッチング量の低減等を図ることができる。
【０１６１】
その後、図９（ｆ）に示すように、レジストパターン１０ａをアッシングにより除去した後、第１の保護膜４におけるビアホール８に露出する部分に対してエッチングを行なって該部分を開口することにより、第１の金属配線３の上面を露出させる。その後、例えば第１の実施形態と同様の方法により、ビアホール８及びトレンチ１１の内部に金属を埋め込むことによって、デュアルダマシン構造を持つ第２の金属配線１２を形成する。
【０１６２】
以上に説明したように、第８の実施形態によると、有機含有シリコン酸化膜５にビアホ−ル８をエッチングにより形成した後、該エッチング工程で生じたレジスト残さ１８をビアホ−ル８の壁面等の上に残存させたまま、化学増幅型ポジレジストを用いたリソグラフィーにより、トレンチパターンを持つレジスト膜１０（ビアホ−ル８が形成された領域を含むトレンチ形成領域に開口部を持つレジストパターン１０ａ）を形成する。このため、化学増幅型ポジレジストの塗布時にビアホ−ル８内でレジストと有機含有シリコン酸化膜５とが直接接することがないので、有機含有シリコン酸化膜５中のアミン又は塩基性物質がレジスト中に拡散すること、つまりレジストポイズニング現象を防止できる。従って、レジストの現像不良を防止でき、それにより所望のトレンチパターンを持つレジスト膜１０、つまり裾引きのないレジストパターン１０ａを形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【０１６３】
また、第８の実施形態によると、有機含有シリコン酸化膜５の上に反射防止膜６を形成しているので、化学増幅型レジストを用いたリソグラフィーを正確に行なうことができる。また、レジスト残さ１８を反射防止膜６の上にも残存させているので、レジストポイズニング現象を確実に防止できる。
【０１６４】
また、第８の実施形態によると、トレンチ形成工程（図９（ｅ）参照）の前に、レジスト膜１０の開口部に露出するレジスト残さ１８、つまりトレンチ形成領域のレジスト残さ１８を予め除去する。このため、ビアホール８の壁面を覆うレジスト残さ１８も除去されるので、ビアホール８に形成されるビアプラグの抵抗の増大を防止できる。また、トレンチ形成のためのエッチング時の負荷を低減できるので、該エッチングに要する時間を短縮してレジストエッチング量を低減できる。
【０１６５】
尚、第８の実施形態において、有機含有シリコン酸化膜５の上に反射防止膜６を形成したが、これに代えて、反射防止膜６を形成しなくてもよい。この場合、レジスト残さ１８は、ビアホール８の外側の有機含有シリコン酸化膜５の露出表面全体と、ビアホール８の壁面に露出した有機含有シリコン酸化膜５の側面を含むビアホール８の内表面全体とを覆うことになる。従って、有機含有シリコン酸化膜５とレジスト膜１０とが直接接触することを防止できる。
【０１６６】
また、第８の実施形態において、有機含有シリコン酸化膜５の材料は、シリコン酸化膜よりも比誘電率の小さい材料であれば特に限定されないが、例えばＳｉＯＣを用いた場合には配線間の容量を確実に低減できる。また、有機含有シリコン酸化膜５に代えて、他の低誘電率膜、例えばポーラス膜等を用いてもよい。
【０１６７】
また、第８の実施形態において、レジスト残さ１８の組成は特に限定されるものでないが、レジスト残さ１８が、例えばＣxＦy（ｘ及びｙは自然数）とシリコンとの化合物であると、レジストポイズニング現象を確実に防止できる。
【０１６８】
また、第８の実施形態において、トレンチパターンを持つレジスト膜１０（レジストパターン１０ａ）を形成するために、化学増幅型ポジレジストを用いたが、これに代えて、化学増幅型ネガレジストを用いてもよい。この場合も、寸法拡大のないトレンチパターンを持つレジスト膜、つまりトレンチ形成領域に所望の寸法通りの開口部を持つレジストパターンを形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【０１６９】
【発明の効果】
本発明によると、化学増幅型レジストの塗布時にホ−ル内でレジストと低誘電率膜とが直接接触することを防止することにより、又は、ホ−ル壁部の低誘電率膜中のアミン等を中和し又は該アミン等の濃度を低減することにより、次のような効果が得られる。すなわち、露光時に化学増幅型レジストから発生する酸が失活してしまうことを防止できるため、レジストの現像不良を防止できる。従って、所望のトレンチパターンを持つレジスト膜を形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は本発明の第１の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図２】（ａ）〜（ｅ）は本発明の第１の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図３】（ａ）〜（ｅ）は本発明の第２の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図４】（ａ）〜（ｅ）は本発明の第３の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図５】（ａ）〜（ｅ）は本発明の第４の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図６】（ａ）〜（ｈ）は本発明の第５の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図７】（ａ）〜（ｈ）は本発明の第６の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図８】（ａ）〜（ｅ）は本発明の第７の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図９】（ａ）〜（ｆ）は本発明の第８の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図１０】（ａ）及び（ｂ）は従来の配線形成方法において化学増幅型ポジレジストを用いた場合に生じる問題点を示す図である。
【図１１】（ａ）及び（ｂ）は従来の配線形成方法において化学増幅型ネガレジストを用いた場合に生じる問題点を示す図である。
【図１２】（ａ）は、ビアホールが形成された絶縁膜上に、所望のマスク寸法通りのトレンチパターンを持つレジスト膜が形成された場合の様子を示す平面図であり、（ｂ）は、ビアホールが形成された絶縁膜上に、化学増幅型ポジレジストを用いたリソグラフィーにより、裾引きのあるトレンチパターンを持つレジスト膜が形成された場合の様子を示す平面図であり、（ｃ）は、ビアホールが形成された絶縁膜上に、所望のマスク寸法よりも大きいトレンチパターンを持つレジスト膜が形成された場合の様子を示す平面図である。
【符号の説明】
１ 半導体基板
２ 層間絶縁膜
３ 第１の金属配線
４ 第１の保護膜
５ 有機含有シリコン酸化膜
６ 反射防止膜
７ レジスト膜
８ ビアホール
９ 第２の保護膜（酸化膜）
９ａ サイドウォール
１０ レジスト膜
１０ａ レジストパターン
１１ トレンチ（配線用溝）
１２ 第２の金属配線
１３ プラズマ
１４ 第２の保護膜（フルオロカーボン膜）
１５ 表面改質層
１６ プラズマ
１７ プラズマ
１８ レジスト残さ
１９ 反射防止膜
Ｓ0 トレンチ幅
ｄ0 トレンチ深さ
ｄ1 反射防止膜のエッチング厚さ
ｘ0 ビアホールの開口拡大幅[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for forming a wiring.
[0002]
[Prior art]
A dual damascene structure wiring forming method, which is one of the wiring forming methods, is as follows. That is, by patterning the insulating film, via holes and wiring grooves (hereinafter sometimes referred to as trenches) are formed, and then a conductive film is embedded in them to form wiring. At this time, in order to reduce the capacitance between the wirings, as an insulating film between the wirings, a film made of a material having a lower dielectric constant than the silicon oxide film (that is, a low dielectric constant film), for example, an organic-containing silicon oxide film (that is, carbon A silicon oxide film) or a porous film may be used.
[0003]
In the conventional wiring forming method disclosed in Patent Document 1, after forming a via hole in the carbon-containing silicon oxide film, etching the carbon-containing silicon oxide film using a resist film having a trench pattern as a mask, A dual damascene structure is formed.
[0004]
[Patent Document 1]
JP-A-11-243147
[0005]
[Problems to be solved by the invention]
However, in the conventional wiring forming method using a low dielectric constant film such as a carbon-containing silicon oxide film, when a trench pattern is formed by lithography using a chemically amplified resist after forming a via hole, a desired trench is formed. There arises a problem that a resist film having a pattern cannot be formed. Hereinafter, this problem will be specifically described with reference to the drawings.
[0006]
FIGS. 10A and 10B are diagrams showing problems that occur when a chemically amplified positive resist is used in a conventional wiring formation method. As shown in FIG. 10A, an insulating film 52 in which the first wiring 53 is embedded is formed on the substrate 51. On the insulating film 52 including the first wiring 53, a protective film 54, an organic-containing silicon oxide film 55, and an antireflection film 56 are sequentially formed. Here, after a via hole 57 is formed in the organic-containing silicon oxide film 55 and the antireflection film 56, a resist film 58 having a trench pattern is formed on the antireflection film 56 by lithography using a chemically amplified positive resist. Attempting to do so resulted in the following problems. That is, if development is performed after irradiating the resist film 58 with light, the resist film 58 in the trench formation region is not sufficiently dissolved. As a result, development failure F, specifically, resist tailing (resist is removed). It will remain so as to draw the skirt to the inside of the hole). Thereafter, etching is performed on the antireflection film 56 and the organic-containing silicon oxide film 55 using the resist film 58 that has been skirted as a mask, thereby forming a trench 59 having a fence 60 as shown in FIG. Is done. Due to the fence 60, the connection resistance between the wiring portion formed in the trench 59 and the plug portion formed in the via hole 57 is increased.
[0007]
FIGS. 11A and 11B are diagrams showing problems that occur when a chemically amplified negative resist is used in a conventional wiring forming method. As shown in FIG. 11A, an insulating film 52 in which a first wiring 53 is embedded is formed on the substrate 51. On the insulating film 52 including the first wiring 53, a protective film 54, an organic-containing silicon oxide film 55, and an antireflection film 56 are sequentially formed. Here, after a via hole 57 is formed in the organic-containing silicon oxide film 55 and the antireflection film 56, a resist film 58 having a trench pattern is formed on the antireflection film 56 by lithography using a chemically amplified negative resist. Attempting to do so resulted in the following problems. That is, when development is performed after irradiating the resist film 58 with light, the resist film 58 is dissolved in a range wider than the original trench formation region. In other words, a resist film 58 having a trench pattern larger than a desired mask dimension is formed. Thereafter, when the antireflection film 56 and the organic-containing silicon oxide film 55 are etched using the resist film 58 as a mask, trenches 59 having dimensions different from the desired dimensions are formed as shown in FIG. Is done.
[0008]
FIG. 12A is a plan view showing a state in which a resist film having a trench pattern according to a desired mask dimension is formed on an insulating film in which a via hole is formed.
[0009]
On the other hand, FIG. 12B shows a state in which a resist film having a trench pattern with a tail is formed on the insulating film in which the via hole is formed by lithography using a chemically amplified positive resist. FIG. As shown in FIG. 12B, the connection between the via and the trench may be narrowed. Usually, in lithography using a positive resist, the resist irradiated with light is removed by development. However, in the case shown in FIG. 12B, the resist in the vicinity of the via hole is not sufficiently removed at the time of development. A pattern is formed.
[0010]
FIG. 12C shows a state in which a resist film having a trench pattern larger than a desired mask dimension is formed on the insulating film in which the via hole is formed by lithography using a chemically amplified negative resist. FIG. As shown in FIG. 12C, when the width of the trench pattern is expanded, adjacent trenches may be coupled to cause a wiring short circuit. Normally, in lithography using a negative resist, the resist irradiated with light remains without being removed by development, but in the case shown in FIG. 12C, the resist in the vicinity of the via hole is removed during development. As a result, a trench pattern having the width is formed.
[0011]
In view of the above, the present invention enables a resist film having a desired trench pattern to be formed on a low dielectric constant film having via holes formed thereon by lithography using a chemically amplified resist, thereby providing a dual damascene structure. An object of the present invention is to make it possible to reliably form the wiring.
[0012]
[Means for Solving the Problems]
In order to achieve the above object, the present inventors examined the cause of resist development failure in a conventional wiring forming method using a low dielectric constant film, for example, a carbon-containing silicon oxide film. I got a good knowledge. That is, when a chemically amplified resist is applied on a carbon-containing silicon oxide film with via holes formed, amines or basic substances contained in the carbon-containing silicon oxide film (especially via hole walls) diffuse into the resist. A resist poisoning phenomenon occurs. As a result, the acid generated from the chemically amplified resist at the time of exposure is neutralized by the above-described basic substance, and in other words, the acid essential for good development of the resist is deactivated. Development failure occurs.
[0013]
The present invention has been made on the basis of the above knowledge. Specifically, the first electronic device manufacturing method according to the present invention includes a step of forming a low dielectric constant film on a substrate, a low dielectric constant, A step of forming a hole in the dielectric film, a step of forming a protective film on at least the wall surface of the hole, and a step of forming the protective film; A resist film having an opening in a wiring formation region including a region where a hole is formed is formed by applying a chemically amplified resist to the substrate and exposing and developing the applied chemically amplified resist. And a step of etching the low dielectric constant film using the resist film as a mask to form a wiring groove connected to the hole.
[0014]
According to the first method for manufacturing an electronic device, a hole is formed on a low dielectric constant film, for example, a carbon-containing silicon oxide film, a protective film is formed on the wall of the hole, and then a chemically amplified resist is formed. A resist film having an opening, that is, a resist film having a trench pattern is formed in a wiring formation region including a region where a hole is formed by the lithography used. For this reason, since the resist and the carbon-containing silicon oxide film are not in direct contact with each other in the hole during the application of the chemically amplified resist, the amine or basic substance in the carbon-containing silicon oxide film diffuses into the resist. That is, the resist poisoning phenomenon can be prevented. Therefore, the development failure of the resist can be prevented, and thereby a resist film having a desired trench pattern can be formed, so that the wiring of the dual damascene structure can be surely formed.
[0015]
In the first method for manufacturing an electronic device, the protective film is preferably formed also on the low dielectric constant film outside the hole.
[0016]
In this way, the resist poisoning phenomenon can be reliably prevented.
[0017]
In the first method for manufacturing an electronic device, it is preferable that an antireflection film is formed on the low dielectric constant film outside the hole.
[0018]
In this way, lithography using a chemically amplified resist can be performed accurately. In this case, it is preferable that the protective film is also formed on the antireflection film. In this way, the resist poisoning phenomenon can be reliably prevented.
[0019]
The first electronic device manufacturing method preferably further includes a step of removing the protective film after the step of forming the wiring groove.
[0020]
This can prevent an increase in the resistance of the via plug.
[0021]
In the first method for manufacturing an electronic device, the low dielectric constant film is preferably a carbon-containing silicon oxide film or a porous film.
[0022]
In this way, the capacitance between the wirings can be reliably reduced. Further, a SiOC film may be used as the carbon-containing silicon oxide film.
[0023]
In the first method for manufacturing an electronic device, the protective film is preferably a carbon-free silicon oxide film.
[0024]
In this way, the resist poisoning phenomenon can be reliably prevented.
[0025]
In the first method for manufacturing an electronic device, the protective film is preferably a fluorocarbon film formed using plasma made of a fluorocarbon gas.
[0026]
In this way, the resist poisoning phenomenon can be reliably prevented.
[0027]
In the first method for manufacturing an electronic device, the protective film is preferably a modified layer formed by increasing the density of the surface of the low dielectric constant film exposed on the wall surface of the hole.
[0028]
In this way, the resist poisoning phenomenon can be reliably prevented.
[0029]
The second method for manufacturing an electronic device according to the present invention includes a step of forming a low dielectric constant film on a substrate, a step of forming a hole on the low dielectric constant film, and at least the wall surface of the hole exposed. After the steps of adsorbing or injecting the electron acceptor on the low dielectric constant film and the steps of adsorbing or injecting the electron acceptor, a chemically amplified resist is applied on the low dielectric constant film containing the hole. A step of forming a resist film having an opening in a wiring formation region including a region where a hole is formed by exposing and developing the applied chemically amplified resist, and masking the resist film And a step of etching the low dielectric constant film to form a wiring groove connected to the hole.
[0030]
According to the second method for manufacturing an electronic device, a hole is formed on a low dielectric constant film, for example, a carbon-containing silicon oxide film, and then an electron acceptor is adsorbed on the carbon-containing silicon oxide film on the hole wall. Thereafter, a resist film having an opening is formed in a wiring formation region including a region where a hole is formed by lithography using a chemically amplified resist. For this reason, in the carbon-containing silicon oxide film on the hole wall, an acid-base reaction can be caused between an amine or a basic substance and an adsorbed or injected electron acceptor, and thereby carbon. The amine or basic substance in the silicon oxide film can be neutralized or the concentration of the amine or the like can be reduced. Thus, even when the carbon-containing silicon oxide film and the chemically amplified resist are in direct contact, it is possible to prevent the acid generated from the chemically amplified resist from being deactivated during exposure. Therefore, the development failure of the resist can be prevented, and thereby a resist film having a desired trench pattern can be formed, so that the wiring of the dual damascene structure can be surely formed.
[0031]
In the second method for manufacturing an electronic device, the step of adsorbing or injecting the electron acceptor preferably includes the step of adsorbing or injecting positively charged ions into the low dielectric constant film using plasma.
[0032]
In this way, the amine or basic substance in the low dielectric constant film, for example, the carbon-containing silicon oxide film can be reliably neutralized or the concentration of the amine or the like can be reliably reduced. In this case, the gas constituting the plasma is H 2 Gas and H 2 It is preferable that at least one of O gas is included. In this case, ions incident on the carbon-containing silicon oxide film are H + Ion or OH + Since it becomes ions, expansion of the opening size of the via hole can be prevented. Further, damage (plasma damage) to the substrate due to plasma can be suppressed to a minimum.
[0033]
A third method for manufacturing an electronic device according to the present invention includes a step of forming a low dielectric constant film on a substrate and a low dielectric constant film with a first resist film having an opening in a plug formation region as a mask. The resist residue generated in the step of forming a hole by etching, the step of removing the first resist film by ashing, and the step of removing the first resist film is placed on at least the wall surface of the hole. The hole is formed by applying a chemically amplified resist on the low dielectric constant film containing the hole, and exposing and developing the applied chemically amplified resist. Forming a second resist film having an opening in a wiring formation region including the region, and wiring for connecting to the hole by etching the low dielectric constant film using the second resist film as a mask Form a groove And a degree.
[0034]
According to the third method of manufacturing an electronic device, after forming a hole in a low dielectric constant film, for example, a carbon-containing silicon oxide film, the resist residue generated in the hole forming process remains on the wall of the hole. The resist film having the opening in the wiring formation region including the region where the hole is formed, that is, the resist film having the trench pattern is formed by lithography using the chemically amplified resist. For this reason, since the resist and the carbon-containing silicon oxide film are not in direct contact with each other in the hole during the application of the chemically amplified resist, the amine or basic substance in the carbon-containing silicon oxide film diffuses into the resist. That is, the resist poisoning phenomenon can be prevented. Therefore, the development failure of the resist can be prevented, and thereby a resist film having a desired trench pattern can be formed, so that the wiring of the dual damascene structure can be surely formed.
[0035]
In the third method for manufacturing an electronic device, in the step of forming the second resist film, the resist residue also remains on the low dielectric constant film outside the hole, thereby forming the second resist film. Preferably, the method further includes a step of removing the resist residue exposed in the opening of the second resist film between the step and the step of forming the wiring groove.
[0036]
In this way, the resist poisoning phenomenon can be surely prevented and an increase in the resistance of the via plug can be prevented. Further, by removing the resist residue before forming the wiring groove, the etching load for forming the wiring groove can be reduced, so that the time required for the etching can be shortened and the resist etching amount can be reduced.
[0037]
In the third method for manufacturing an electronic device, the resist residue is C x F y Preferably, x and y are natural numbers and a compound of silicon.
[0038]
In this way, the resist poisoning phenomenon can be reliably prevented.
[0039]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
Hereinafter, an electronic device manufacturing method according to a first embodiment of the present invention will be described with reference to the drawings.
[0040]
FIGS. 1A to 1D and FIGS. 2A to 2E are cross-sectional views showing respective steps of the electronic device manufacturing method according to the first embodiment.
[0041]
First, as shown in FIG. 1A, over the entire surface of a semiconductor substrate (Si substrate) 1 made of, for example, silicon, for example, SiO 2 2 An interlayer insulating film 2 made of is deposited. Thereafter, the first metal wiring 3 is embedded in the interlayer insulating film 2 and the upper surface of the interlayer insulating film 2 is planarized. Next, a first protective film 4 made of, for example, SiN is formed on the planarized interlayer insulating film 2 and the first metal wiring 3.
[0042]
Here, the first protective film 4 is formed to prevent the first metal wiring 3 from being oxidized. That is, as the material of the first metal wiring 3, Cu or the like is generally used, but such a wiring material is a metal that is very easily oxidized. Therefore, an oxide film is formed on the connection surface of both wirings until the first metal wiring 3 is connected to the second metal wiring 12 (see FIG. 2E) in a later process, and the contact resistance is reduced. In order to prevent the rising situation, the first protective film 4 is required.
[0043]
Next, as shown in FIG. 1A, a low dielectric constant film having a relative dielectric constant smaller than that of the silicon oxide film, eg, a thickness of about 400 nm, is formed on the first protective film 4 over the entire surface. After depositing the organic-containing silicon oxide film (carbon-containing silicon oxide film) 5, an antireflection film 6 made of, for example, SiON is formed on the organic-containing silicon oxide film 5 over the entire surface. Thereafter, a resist film 7 having an opening in the via hole formation region, that is, a resist film 7 having a via hole pattern is formed by lithography.
[0044]
Thereafter, as shown in FIG. 1B, via holes 8 are formed by sequentially performing dry etching on the antireflection film 6 and the organic silicon oxide film 5 using the resist film 7 as a mask.
[0045]
Subsequently, as shown in FIG. 1C, the resist film 7 is removed by ashing to expose the antireflection film 6. Thereafter, the surface of the antireflection film 6 and the inside of the via hole 8 are washed in order to remove the polymer residue and the like generated in the etching process for forming the via hole 8 which is the previous process.
[0046]
Next, as shown in FIG. 1 (d), for example, SiO 2 is covered so as to cover the entire inner surface (wall surface and bottom surface) of the via hole 8 and the surface of the antireflection film 6. 2 An oxide film 9 having a thickness of about 30 nm (hereinafter referred to as a second protective film 9 in the present embodiment) is formed by a CVD (chemical vapor deposition) method. Thereby, the organic-containing silicon oxide film 5 exposed on the wall surface of the via hole 8 can be completely protected by the second protective film 9. The second protective film 9 is formed so that the via hole 8 is not completely filled.
[0047]
The reason why the second protective film 9 made of an oxide film is necessary is as follows. That is, when the organic-containing silicon oxide film 5 comes into direct contact with a chemically amplified positive resist used in a later step (see FIG. 2A), exposure to amines and the like contained in the organic-containing silicon oxide film 5 is performed. As a result of the reaction with the acid generated from the chemically amplified positive resist, the acid essential for good development of the resist is deactivated. When this phenomenon occurs, a resist pattern having a desired shape cannot be formed. Therefore, the protective film formed in the step shown in FIG. 1D, that is, the second protective film 9 for preventing the contact between the organic-containing silicon oxide film 5 and the resist is formed by using the organic-containing silicon oxide film. It plays an important role in doing.
[0048]
Next, as shown in FIG. 2A, a resist film 10 made of a chemically amplified positive resist is deposited over the entire surface of the second protective film 9 including the inside of the via hole 8. Here, due to the presence of the second protective film 9 formed in the previous step, the organic silicon oxide film 5 and the resist film 10 are not in direct contact. Therefore, the above-described acid deactivation phenomenon does not occur, and the resist film 10 does not deteriorate.
[0049]
Thereafter, as shown in FIG. 2B, the width S of the resist film 10 in the trench formation region is increased by exposure using a photomask having a trench pattern and subsequent development, that is, lithography. 0 The opening (trench pattern) is formed. Thereby, a resist film 10 having a trench pattern, that is, a resist pattern 10a is formed. Here, the trench formation region includes a region where the via hole 8 is formed.
[0050]
Subsequently, as shown in FIG. 2C, the second protective film 9, the antireflection film 6 and the organic-containing silicon oxide film 5 are sequentially dry-etched using the resist pattern 10a as a mask, and organic-containing Depth of connecting to the via hole 8 in the silicon oxide film 5 and the antireflection film 6 (depth from the surface of the antireflection film 6) d 0 Trench (wiring groove) 11 is formed.
[0051]
Thereafter, as shown in FIG. 2D, the resist pattern 10a is removed by ashing, and the second protective film 9 on the antireflection film 6 is exposed. Further, the portion of the first protective film 4 exposed to the via hole 8 is etched to open the portion, thereby exposing the upper surface of the first metal wiring 3.
[0052]
Next, as shown in FIG. 2E, a second metal wiring 12 having a dual damascene structure is formed inside the via hole 8 and the trench 11. A specific method for forming the second metal wiring 12 is as follows. First, a barrier film (for example, a laminated film of an upper Ta film and a lower TaN film) is deposited so as to cover the entire inner surfaces of the via hole 8 and the trench 11. The barrier film is formed so that the via hole 8 and the trench 11 are not completely filled. Subsequently, a metal film such as a Cu film is deposited by, for example, plating so that the via hole 8 and the trench 11 are completely filled. Thereafter, an unnecessary metal film protruding from the via hole 8 and the trench 11 is removed by the CMP (chemical mechanical polishing) method, for example, and the second protective film 9 on the antireflection film 6 is removed. As a result, the second metal wiring 12 is formed inside the via hole 8 and the trench 11.
[0053]
As described above, according to the first embodiment, after the via hole 8 is formed in the organic-containing silicon oxide film 5, the second protective film 9 is formed on the wall surface of the via hole 8. Thereafter, a resist film 10 having a trench pattern (resist pattern 10a having an opening in a trench formation region including a region where the via hole 8 is formed) is formed by lithography using a chemically amplified positive resist. For this reason, since the resist and the organic silicon oxide film 5 are not in direct contact with each other in the via hole 8 during the application of the chemically amplified positive resist, the amine or the basic substance in the organic silicon oxide film 5 is contained in the resist. Diffusion, that is, a resist poisoning phenomenon can be prevented. Therefore, resist development failure can be prevented, and thereby the resist film 10 having a desired trench pattern, that is, the resist pattern 10a without the trailing edge can be formed, so that the wiring of the dual damascene structure can be surely formed.
[0054]
Further, according to the first embodiment, since the antireflection film 6 is formed on the organic-containing silicon oxide film 5, lithography using a chemically amplified resist can be performed accurately. Further, since the second protective film 9 is also formed on the antireflection film 6, the resist poisoning phenomenon can be reliably prevented.
[0055]
Although the antireflection film 6 is formed on the organic-containing silicon oxide film 5 in the first embodiment, the antireflection film 6 may not be formed instead. In this case, the second protective film 9 is formed on the inner surface of the via hole 8 including the entire exposed surface of the organic-containing silicon oxide film 5 outside the via hole 8 and the side surface of the organic-containing silicon oxide film 5 exposed on the wall surface of the via hole 8. It will cover the whole. Therefore, direct contact between the organic-containing silicon oxide film 5 and the resist film 10 can be prevented.
[0056]
In the first embodiment, after the trench 11 is formed, the second protective film 9 covering the wall surface of the via hole 8 may be removed. In this way, an increase in the resistance of the via plug formed in the via hole 8 can be prevented.
[0057]
In the first embodiment, the material of the organic-containing silicon oxide film 5 is not particularly limited as long as the material has a relative dielectric constant smaller than that of the silicon oxide film. For example, when SiOC is used, the capacitance between wirings is not limited. Can be reliably reduced. Further, instead of the organic-containing silicon oxide film 5, another low dielectric constant film such as a porous film may be used.
[0058]
In the first embodiment, the material of the second protective film 9 is not particularly limited as long as it is a material that can prevent diffusion of amine or the like from the organic-containing silicon oxide film 5. When the film is used, the resist poisoning phenomenon can be surely prevented.
[0059]
In the first embodiment, a chemically amplified positive resist is used to form the resist film 10 (resist pattern 10a) having a trench pattern. Instead, a chemically amplified negative resist is used. Also good. Also in this case, a resist film having a trench pattern without size expansion, that is, a resist pattern having an opening having a desired dimension in the trench formation region can be formed, so that a dual damascene structure wiring can be reliably formed.
[0060]
(Second Embodiment)
An electronic device manufacturing method according to the second embodiment of the present invention will be described below with reference to the drawings.
[0061]
FIG. 3A to FIG. 3E are cross-sectional views showing respective steps of the electronic device manufacturing method according to the second embodiment.
[0062]
In the second embodiment, first, each step of the electronic device manufacturing method according to the first embodiment shown in FIGS. 1A to 1D is performed. That is, as shown in FIG. 1A, an interlayer insulating film 2, a first metal wiring 3, a first protective film 4, a low dielectric constant film (specifically, an organic silicon oxide film) is formed on a semiconductor substrate 1. Film) 5, antireflection film 6, and resist film 7 having a via hole pattern are sequentially formed. Thereafter, via holes 8 are formed in the antireflection film 6 and the organic silicon oxide film 5 as shown in FIG. 1B, and then the resist film 7 is removed by ashing as shown in FIG. 1C. Subsequently, as shown in FIG. 1D, an oxide film 9 is formed so as to cover the entire inner surface of the via hole 8 and the surface of the antireflection film 6.
[0063]
Thereafter, as shown in FIG. 3A, the oxide film 9 is etched back to form an oxide film (SiO 2) on the wall surface of the via hole 8. 2 ), And the oxide film 9 on the antireflection film 6 is removed by etching. Thereby, the organic-containing silicon oxide film 5 exposed on the wall surface of the via hole 8 can be protected by the sidewall 9a. At this time, the antireflection film 6 is also slightly (for example, the thickness d 1 To the extent that it is etched, this does not have a significant effect on the subsequent process.
[0064]
Next, as shown in FIG. 3B, a resist film 10 made of a chemically amplified positive resist is deposited over the entire surface of the antireflection film 6 including the inside of the via hole 8. Here, due to the presence of the sidewall 9a formed in the previous step, the organic-containing silicon oxide film 5 and the resist film 10 are not in direct contact inside the via hole 8. Further, since the antireflection film 6 also exists on the upper surface of the organic-containing silicon oxide film 5, the organic-containing silicon oxide film 5 does not come into direct contact with the resist film 10 even outside the via hole 8. Therefore, since the acid deactivation phenomenon described in the first embodiment does not occur, the resist film 10 does not deteriorate.
[0065]
Thereafter, as shown in FIG. 3C, the width S of the resist film 10 in the trench formation region is increased by exposure using a photomask having a trench pattern and subsequent development, that is, lithography. 0 The opening (trench pattern) is formed. Thereby, a resist film 10 having a trench pattern, that is, a resist pattern 10a is formed. Here, the trench formation region includes a region where the via hole 8 is formed.
[0066]
Subsequently, as shown in FIG. 3D, the antireflection film 6 and the organic silicon oxide film 5 are sequentially dry-etched using the resist pattern 10a as a mask, so that the organic silicon oxide film 5 and the antireflection film are formed. Depth connecting to the via 6 in the film 6 (depth from the surface of the antireflection film 6) d 0 Trench (wiring groove) 11 is formed.
[0067]
Thereafter, as shown in FIG. 3E, after the resist pattern 10a is removed by ashing, the portion exposed to the via hole 8 in the first protective film 4 is etched to open the portion. The upper surface of the first metal wiring 3 is exposed. Thereafter, the second metal wiring 12 having a dual damascene structure is formed by embedding metal in the via hole 8 and the trench 11 by the same method as in the first embodiment, for example.
[0068]
As described above, according to the second embodiment, after forming the via hole 8 in the organic-containing silicon oxide film 5, the sidewall 9 a serving as a protective film is formed on the wall surface of the via hole 8. . Thereafter, a resist film 10 having a trench pattern (resist pattern 10a having an opening in a trench formation region including a region where the via hole 8 is formed) is formed by lithography using a chemically amplified positive resist. For this reason, since the resist and the organic silicon oxide film 5 are not in direct contact with each other in the via hole 8 during the application of the chemically amplified positive resist, the amine or the basic substance in the organic silicon oxide film 5 is contained in the resist. Diffusion, that is, a resist poisoning phenomenon can be prevented. Therefore, resist development failure can be prevented, and thereby the resist film 10 having a desired trench pattern, that is, the resist pattern 10a without the trailing edge can be formed, so that the wiring of the dual damascene structure can be surely formed.
[0069]
Further, according to the second embodiment, since the antireflection film 6 is formed on the organic-containing silicon oxide film 5, lithography using a chemically amplified resist can be performed accurately.
[0070]
Further, according to the second embodiment, since the upper portion of the antireflection film 6 is removed in advance from the oxide film 9 to be the sidewall 9a, it is shown in FIG. 2C of the first embodiment. When the etching process and the etching process shown in FIG. 3D of the second embodiment are compared, the following effects are obtained. That is, the load in the trench pattern etching can be reduced in the second embodiment because the oxide film 9 does not exist on the antireflection film 6 than in the first embodiment. Therefore, the etching time can be shortened, thereby reducing the resist etching amount.
[0071]
In the second embodiment, the antireflection film 6 is formed on the organic-containing silicon oxide film 5. However, instead of this, the antireflection film 6 may not be formed.
[0072]
In the second embodiment, the sidewall 9 a covering the wall surface of the via hole 8 may be removed after the trench 11 is formed. In this way, an increase in the resistance of the via plug formed in the via hole 8 can be prevented.
[0073]
In the second embodiment, the material of the organic-containing silicon oxide film 5 is not particularly limited as long as the material has a relative dielectric constant smaller than that of the silicon oxide film. For example, when SiOC is used, the capacitance between wirings is not limited. Can be reliably reduced. Further, instead of the organic-containing silicon oxide film 5, another low dielectric constant film such as a porous film may be used.
[0074]
In the second embodiment, the material of the sidewall 9a is not particularly limited as long as it can prevent diffusion of amine or the like from the organic-containing silicon oxide film 5. For example, a carbon-free silicon oxide film is used. If this occurs, the resist poisoning phenomenon can be reliably prevented.
[0075]
In the second embodiment, a chemically amplified positive resist is used to form the resist film 10 (resist pattern 10a) having a trench pattern. Instead, a chemically amplified negative resist is used. Also good. Also in this case, a resist film having a trench pattern without size expansion, that is, a resist pattern having an opening having a desired dimension in the trench formation region can be formed, so that a dual damascene structure wiring can be reliably formed.
[0076]
(Third embodiment)
Hereinafter, an electronic device manufacturing method according to a third embodiment of the present invention will be described with reference to the drawings.
[0077]
FIGS. 4A to 4E are cross-sectional views illustrating respective steps of the electronic device manufacturing method according to the third embodiment.
[0078]
In the third embodiment, first, the steps of the electronic device manufacturing method according to the first embodiment shown in FIGS. 1A to 1C are performed. That is, as shown in FIG. 1A, an interlayer insulating film 2, a first metal wiring 3, a first protective film 4, a low dielectric constant film (specifically, an organic silicon oxide film) is formed on a semiconductor substrate 1. Film) 5, antireflection film 6, and resist film 7 having a via hole pattern are sequentially formed. Thereafter, via holes 8 are formed in the antireflection film 6 and the organic silicon oxide film 5 as shown in FIG. 1B, and then the resist film 7 is removed by ashing as shown in FIG. 1C.
[0079]
Next, as shown in FIG. Four F 8 A plasma 13 is generated by discharging in a fluorocarbon gas such as, and the semiconductor substrate 1 is exposed to the plasma 13 to cover the entire inner surface of the via hole 8 and the surface of the antireflection film 6. (Hereinafter referred to as the second protective film 14 in this embodiment). Thereby, the organic-containing silicon oxide film 5 exposed on the wall surface of the via hole 8 can be completely protected by the second protective film 14. The second protective film 14 is formed so that the via hole 8 is not completely filled.
[0080]
Next, as shown in FIG. 4B, a resist film 10 made of a chemically amplified positive resist is deposited over the entire surface of the second protective film 14 including the inside of the via hole 8 without any gap. Here, due to the presence of the second protective film 14 formed in the previous step, the organic-containing silicon oxide film 5 and the resist film 10 are not in direct contact. Therefore, since the acid deactivation phenomenon described in the first embodiment does not occur, the resist film 10 does not deteriorate.
[0081]
Thereafter, as shown in FIG. 4C, the width S of the resist film 10 in the trench formation region is formed by exposure using a photomask having a trench pattern and subsequent development, that is, lithography. 0 The opening is formed. Thereby, a resist film 10 having a trench pattern, that is, a resist pattern 10a is formed. Here, the trench formation region includes a region where the via hole 8 is formed.
[0082]
Subsequently, as shown in FIG. 4D, by using the resist pattern 10a as a mask, the second protective film 14, the antireflection film 6 and the organic-containing silicon oxide film 5 are sequentially subjected to dry etching, and organic-containing Depth of connecting to the via hole 8 in the silicon oxide film 5 and the antireflection film 6 (depth from the surface of the antireflection film 6) d 0 Trench (wiring groove) 11 is formed.
[0083]
Thereafter, as shown in FIG. 4E, after removing the resist pattern 10a by ashing, the portion exposed to the via hole 8 in the first protective film 4 is etched to open the portion. The upper surface of the first metal wiring 3 is exposed. Thereafter, the second metal wiring 12 having a dual damascene structure is formed by embedding metal in the via hole 8 and the trench 11 by the same method as in the first embodiment, for example.
[0084]
As described above, according to the third embodiment, after forming the via hole 8 in the organic-containing silicon oxide film 5, the second protective film 14 made of a fluorocarbon film is formed on the wall surface of the via hole 8. Form. Thereafter, a resist film 10 having a trench pattern (resist pattern 10a having an opening in a trench formation region including a region where the via hole 8 is formed) is formed by lithography using a chemically amplified positive resist. For this reason, since the resist and the organic silicon oxide film 5 are not in direct contact with each other in the via hole 8 during the application of the chemically amplified positive resist, the amine or the basic substance in the organic silicon oxide film 5 is contained in the resist. Diffusion, that is, a resist poisoning phenomenon can be prevented. Therefore, resist development failure can be prevented, and thereby the resist film 10 having a desired trench pattern, that is, the resist pattern 10a without the trailing edge can be formed, so that the wiring of the dual damascene structure can be surely formed.
[0085]
Further, according to the third embodiment, since the antireflection film 6 is formed on the organic-containing silicon oxide film 5, lithography using a chemically amplified resist can be performed accurately. Further, since the second protective film 14 is also formed on the antireflection film 6, the resist poisoning phenomenon can be reliably prevented.
[0086]
Although the antireflection film 6 is formed on the organic-containing silicon oxide film 5 in the third embodiment, the antireflection film 6 may not be formed instead. In this case, the second protective film 14, that is, the fluorocarbon film, includes the entire exposed surface of the organic-containing silicon oxide film 5 outside the via hole 8 and the via hole 8 including the side surface of the organic-containing silicon oxide film 5 exposed on the wall surface of the via hole 8. It covers the entire inner surface with good adhesion. Therefore, direct contact between the organic-containing silicon oxide film 5 and the resist film 10 can be prevented.
[0087]
In the third embodiment, after the trench 11 is formed, the second protective film 14 covering the wall surface of the via hole 8 may be removed. In this way, an increase in the resistance of the via plug formed in the via hole 8 can be prevented.
[0088]
In the third embodiment, the material of the organic-containing silicon oxide film 5 is not particularly limited as long as the material has a relative dielectric constant smaller than that of the silicon oxide film. For example, when SiOC is used, the capacitance between wirings is not limited. Can be reliably reduced. Further, instead of the organic-containing silicon oxide film 5, another low dielectric constant film such as a porous film may be used.
[0089]
In the third embodiment, as a material gas for plasma processing for forming the second protective film 9, that is, the fluorocarbon film, C Four F 8 Gas was used, but instead of other fluorocarbon gases such as C Three F 6 Gas, C Five F 8 Gas and CHF Three The same effect can be obtained by using a gas containing fluorine and carbon, such as a gas.
[0090]
In the third embodiment, a chemically amplified positive resist is used to form the resist film 10 having a trench pattern (resist pattern 10a). Instead, a chemically amplified negative resist is used. Also good. Also in this case, a resist film having a trench pattern with no dimension expansion, that is, a resist pattern having an opening having a desired dimension in the trench formation region can be formed, so that a dual damascene structure wiring can be reliably formed.
[0091]
(Fourth embodiment)
An electronic device manufacturing method according to the fourth embodiment of the present invention will be described below with reference to the drawings.
[0092]
FIGS. 5A to 5E are cross-sectional views showing respective steps of the electronic device manufacturing method according to the fourth embodiment.
[0093]
In the fourth embodiment, first, each step of the electronic device manufacturing method according to the first embodiment shown in FIGS. 1A to 1C is performed. That is, as shown in FIG. 1A, an interlayer insulating film 2, a first metal wiring 3, a first protective film 4, a low dielectric constant film (specifically, an organic silicon oxide film) is formed on a semiconductor substrate 1. Film) 5, antireflection film 6, and resist film 7 having a via hole pattern are sequentially formed. Thereafter, via holes 8 are formed in the antireflection film 6 and the organic silicon oxide film 5 as shown in FIG. 1B, and then the resist film 7 is removed by ashing as shown in FIG. 1C.
[0094]
Next, as shown in FIG. 5A, the organic-containing silicon oxide film 5 exposed on the wall surface of the via hole 8 is, for example, O 2 Ashing with gas is performed. This increases the density of the organic-containing silicon oxide film 5 that becomes the wall of the via hole 8 (specifically, SiO 2 2 The surface modification layer 15 is formed. The surface modification layer 15 functions as a protective film similar to the second protective film 9 of the first embodiment with respect to the organic-containing silicon oxide film 5 covered thereby.
[0095]
Next, as shown in FIG. 5B, a resist film 10 made of a chemically amplified positive resist is deposited over the entire surface of the antireflection film 6 including the inside of the via hole 8. Here, due to the presence of the surface modification layer 15 formed in the previous step, the organic-containing silicon oxide film 5 and the resist film 10 are not in direct contact inside the via hole 8. Further, since the antireflection film 6 also exists on the upper surface of the organic-containing silicon oxide film 5, the organic-containing silicon oxide film 5 does not come into direct contact with the resist film 10 even outside the via hole 8. Therefore, since the acid deactivation phenomenon described in the first embodiment does not occur, the resist film 10 does not deteriorate.
[0096]
Thereafter, as shown in FIG. 5C, the width S is applied to the resist film 10 in the trench formation region by exposure using a photomask having a trench pattern and subsequent development, that is, lithography. 0 The opening (trench pattern) is formed. Thereby, a resist film 10 having a trench pattern, that is, a resist pattern 10a is formed. Here, the trench formation region includes a region where the via hole 8 is formed.
[0097]
Subsequently, as shown in FIG. 5D, the antireflection film 6 and the organic-containing silicon oxide film 5 are sequentially subjected to dry etching using the resist pattern 10a as a mask, so that the organic-containing silicon oxide film 5 and the antireflection film are prevented. Depth connecting to the via 6 in the film 6 (depth from the surface of the antireflection film 6) d 0 Trench (wiring groove) 11 is formed.
[0098]
Thereafter, as shown in FIG. 5E, after removing the resist pattern 10a by ashing, the portion exposed to the via hole 8 in the first protective film 4 is etched to open the portion. The upper surface of the first metal wiring 3 is exposed. Thereafter, the second metal wiring 12 having a dual damascene structure is formed by embedding metal in the via hole 8 and the trench 11 by the same method as in the first embodiment, for example.
[0099]
As described above, according to the fourth embodiment, after the via hole 8 is formed in the organic-containing silicon oxide film 5, the surface modification layer 15 serving as a protective film is formed on the wall surface of the via hole 8. Form. Thereafter, a resist film 10 having a trench pattern (resist pattern 10a having an opening in a trench formation region including a region where the via hole 8 is formed) is formed by lithography using a chemically amplified positive resist. For this reason, since the resist and the organic silicon oxide film 5 are not in direct contact with each other in the via hole 8 during the application of the chemically amplified positive resist, the amine or the basic substance in the organic silicon oxide film 5 is contained in the resist. Diffusion, that is, a resist poisoning phenomenon can be prevented. Therefore, resist development failure can be prevented, and thereby the resist film 10 having a desired trench pattern, that is, the resist pattern 10a without the trailing edge can be formed, so that the wiring of the dual damascene structure can be surely formed.
[0100]
Further, according to the fourth embodiment, since the antireflection film 6 is formed on the organic-containing silicon oxide film 5, lithography using a chemically amplified resist can be performed accurately.
[0101]
Although the antireflection film 6 is formed on the organic-containing silicon oxide film 5 in the fourth embodiment, the antireflection film 6 may not be formed instead.
[0102]
In the fourth embodiment, after the trench 11 is formed, the surface modification layer 15 covering the wall surface of the via hole 8 may be removed. In this way, an increase in the resistance of the via plug formed in the via hole 8 can be prevented.
[0103]
In the fourth embodiment, the material of the organic-containing silicon oxide film 5 is not particularly limited as long as the material has a relative dielectric constant smaller than that of the silicon oxide film. For example, when SiOC is used, the capacitance between wirings is not limited. Can be reliably reduced. Further, instead of the organic-containing silicon oxide film 5, another low dielectric constant film such as a porous film may be used.
[0104]
In the fourth embodiment, the organic-containing silicon oxide film 5 is made of SiO 2 by ashing. 2 However, instead of this, the organic-containing silicon oxide film 5 may be densified by another method to form the modified layer.
[0105]
In the fourth embodiment, a chemically amplified positive resist is used to form the resist film 10 (resist pattern 10a) having a trench pattern. Instead, a chemically amplified negative resist is used. Also good. Also in this case, a resist film having a trench pattern with no dimension expansion, that is, a resist pattern having an opening having a desired dimension in the trench formation region can be formed, so that a dual damascene structure wiring can be reliably formed.
[0106]
(Fifth embodiment)
An electronic device manufacturing method according to the fifth embodiment of the present invention will be described below with reference to the drawings.
[0107]
FIGS. 6A to 6H are cross-sectional views showing respective steps of the electronic device manufacturing method according to the fifth embodiment.
[0108]
First, as shown in FIG. 6A in the same manner as the process shown in FIG. 1A of the first embodiment, for example, over the entire surface of the semiconductor substrate 1, for example, SiO 2 2 An interlayer insulating film 2 made of is deposited. Thereafter, the first metal wiring 3 is embedded in the interlayer insulating film 2 and the upper surface of the interlayer insulating film 2 is planarized. Next, a first protective film 4 made of, for example, SiN is formed on the planarized interlayer insulating film 2 and the first metal wiring 3. Thereafter, a low dielectric constant film, for example, an organic-containing silicon oxide film (carbon-containing silicon oxide film) 5 made of SiOC and having a thickness of about 400 nm is deposited over the entire surface of the first protective film 4, An antireflection film 19 made of, for example, an organic material is formed on the silicon oxide film 5 over the entire surface. Thereafter, a resist film 7 having an opening in the via hole formation region, that is, a resist film 7 having a via hole pattern is formed by lithography.
[0109]
Thereafter, using the resist film 7 as a mask, the antireflection film 19 and the organic-containing silicon oxide film 5 are sequentially subjected to dry etching to form via holes 8 as shown in FIG. The resist film 7 and the antireflection film 19 are removed by ashing after the via hole 8 is formed.
[0110]
Next, as shown in FIG. 6C, by exposing the semiconductor substrate 1 to the plasma 16, positively charged ions are injected or adsorbed on the surface of the organic-containing silicon oxide film 5. As a result, positively charged ions implanted or adsorbed on the surface of the organic-containing silicon oxide film 5 by plasma treatment, and amines or basic substances in the organic-containing silicon oxide film 5 (particularly the wall of the via hole 8). An acid-base reaction can occur between Therefore, the amine or basic substance in the organic-containing silicon oxide film 5 can be neutralized or the concentration of the amine or the like can be reduced. It should be noted that a slight (for example, width x 0 About) the opening enlarges, but by controlling the dimensions in the subsequent trench pattern forming step (see FIG. 6E), the opening of the via hole 8 does not cause a problem.
[0111]
Next, as shown in FIG. 6D, a resist film 10 made of a chemically amplified positive resist is deposited over the entire surface of the organic-containing silicon oxide film 5 including the inside of the via hole 8. Here, since the concentration of the amine or the basic substance in the organic silicon oxide film 5 is reduced by the plasma treatment in the previous step, the acid generated from the resist film 10 during the exposure is prevented from being deactivated. Therefore, the resist film 10 is not altered.
[0112]
Thereafter, as shown in FIG. 6E, an opening (trench pattern) is formed in the resist film 10 in the trench formation region by exposure using a photomask having a trench pattern and subsequent development, that is, lithography. Thereby, a resist film 10 having a trench pattern, that is, a resist pattern 10a is formed. Here, the trench formation region includes a region where the via hole 8 is formed.
[0113]
Subsequently, as shown in FIG. 6 (f), the resist pattern 10 a is used as a mask to dry-etch the organic-containing silicon oxide film 5 to connect the organic-containing silicon oxide film 5 with the via hole 8. d 0 Trench (wiring groove) 11 is formed.
[0114]
Thereafter, as shown in FIG. 6G, after removing the resist pattern 10a by ashing, etching is performed on a portion exposed to the via hole 8 in the first protective film 4, thereby opening the portion. The upper surface of the first metal wiring 3 is exposed.
[0115]
Thereafter, as shown in FIG. 6H, the second metal wiring 12 having a dual damascene structure is formed by burying metal in the via hole 8 and the trench 11 by the same method as in the first embodiment, for example. Form.
[0116]
As described above, according to the fifth embodiment, after forming the via hole 8 in the organic-containing silicon oxide film 5, the organic-containing silicon oxide film 5 including the wall portion of the via hole 8 has a positive charge. Then, by ion implantation or adsorption, a resist film 10 having a trench pattern (a resist having an opening in a trench formation region including a region where the via hole 8 is formed) is formed by lithography using a chemically amplified resist. Pattern 10a) is formed. Therefore, an acid-base reaction can be caused between the positively charged ions injected or adsorbed into the organic-containing silicon oxide film 5 and the amine or basic substance in the organic-containing silicon oxide film 5. Thereby, the amine or basic substance in the organic silicon oxide film 5 can be neutralized or the concentration of the amine or the like can be reduced. Thereby, even when the organic-containing silicon oxide film 5 and the chemically amplified resist are in direct contact, it is possible to prevent the acid generated from the chemically amplified resist from being deactivated during exposure. Therefore, resist development failure can be prevented, and thereby the resist film 10 having a desired trench pattern, that is, the resist pattern 10a without skirting can be formed, so that a dual damascene structure wiring can be reliably formed.
[0117]
Further, according to the fifth embodiment, the following effects can be obtained by injecting positively charged ions into the organic-containing silicon oxide film 5 using the plasma 16. That is, as a gas for forming the plasma 16 containing positive charges, various kinds of gases, for example, Cl in a plasma are used. + Cl that produces cations 2 Gas can be used. Further, when the semiconductor substrate 1 is exposed to the plasma 16, cations can be easily injected into the organic-containing silicon oxide film 5 by placing the semiconductor substrate 1 on the cathode side. In other words, in the fifth embodiment, the effect that the resist poisoning phenomenon can be prevented is obtained regardless of which gas is basically used.
[0118]
In the fifth embodiment, the material of the organic-containing silicon oxide film 5 is not particularly limited as long as the material has a relative dielectric constant smaller than that of the silicon oxide film. For example, when SiOC is used, the capacitance between wirings is not limited. Can be reliably reduced. Further, instead of the organic-containing silicon oxide film 5, another low dielectric constant film such as a porous film may be used.
[0119]
Further, in the fifth embodiment, after the via hole 8 is formed, the antireflection film 19 on the organic-containing silicon oxide film 5 is removed. However, when an antireflection film made of, for example, SiON is used instead of the antireflection film 19 made of an organic material, the antireflection film is left. This makes it possible to accurately perform lithography using a chemically amplified resist when forming a trench pattern.
[0120]
In the fifth embodiment, positively charged ions are injected or adsorbed on the surface of the organic-containing silicon oxide film 5. Instead, another electron acceptor is added to the organic-containing silicon oxide film 5. The same effect can be obtained by injecting or adsorbing to the surface.
[0121]
In the fifth embodiment, a chemically amplified positive resist is used to form the resist film 10 (resist pattern 10a) having a trench pattern. Instead, a chemically amplified negative resist is used. Also good. Also in this case, a resist film having a trench pattern with no dimension expansion, that is, a resist pattern having an opening having a desired dimension in the trench formation region can be formed, so that a dual damascene structure wiring can be reliably formed.
[0122]
(Sixth embodiment)
Hereinafter, an electronic device manufacturing method according to a sixth embodiment of the present invention will be described with reference to the drawings.
[0123]
FIGS. 7A to 7H are cross-sectional views showing respective steps of the electronic device manufacturing method according to the sixth embodiment.
[0124]
First, as shown in FIG. 7A, as in the process shown in FIG. 1A of the first embodiment, for example, over the entire surface of the semiconductor substrate 1, for example, SiO 2 2 An interlayer insulating film 2 made of is deposited. Thereafter, the first metal wiring 3 is embedded in the interlayer insulating film 2 and the upper surface of the interlayer insulating film 2 is planarized. Next, a first protective film 4 made of, for example, SiN is formed on the planarized interlayer insulating film 2 and the first metal wiring 3. Thereafter, a low dielectric constant film, for example, an organic-containing silicon oxide film (carbon-containing silicon oxide film) 5 made of SiOC and having a thickness of about 400 nm is deposited over the entire surface of the first protective film 4, An antireflection film 19 made of, for example, an organic material is formed on the silicon oxide film 5 over the entire surface. Thereafter, a resist film 7 having an opening in the via hole formation region, that is, a resist film 7 having a via hole pattern is formed by lithography.
[0125]
Thereafter, using the resist film 7 as a mask, the antireflection film 19 and the organic-containing silicon oxide film 5 are sequentially subjected to dry etching to form via holes 8 as shown in FIG. The resist film 7 and the antireflection film 19 are removed by ashing after the via hole 8 is formed.
[0126]
Next, as shown in FIG. 2 Gas or H 2 By exposing the semiconductor substrate 1 to a plasma 17 made of O gas or a gas mainly composed of them, H + Ion or OH + Ions are implanted or adsorbed on the surface of the organic-containing silicon oxide film 5. As a result, H injected or adsorbed on the surface of the organic-containing silicon oxide film 5 by plasma treatment. + Ion or OH + An acid-base reaction can be caused between the ions and the amine or basic substance in the organic-containing silicon oxide film 5 (particularly the wall portion of the via hole 8). Therefore, the amine or basic substance in the organic-containing silicon oxide film 5 can be neutralized or the concentration of the amine or the like can be reduced. The ions incident on the organic-containing silicon oxide film 5 by the above-described plasma treatment are H having a small mass. + Ion or OH + Since it is an ion, its sputtering effect is small, so that the opening of the via hole 8 is not enlarged as seen in the fifth embodiment (see FIG. 6C). H + Ion or OH + Since the mass and size of the ions are small, plasma damage of the semiconductor substrate 1, particularly plasma damage of the organic-containing silicon oxide film 5 can be suppressed to a minimum.
[0127]
Next, as shown in FIG. 7D, a resist film 10 made of a chemically amplified positive resist is deposited over the entire surface of the organic-containing silicon oxide film 5 including the inside of the via hole 8. Here, since the concentration of the amine or the basic substance in the organic silicon oxide film 5 is reduced by the plasma treatment in the previous step, the acid generated from the resist film 10 during the exposure is prevented from being deactivated. Therefore, the resist film 10 is not altered.
[0128]
Thereafter, as shown in FIG. 7E, an opening (trench pattern) is formed in the resist film 10 in the trench formation region by exposure using a photomask having a trench pattern and subsequent development, that is, lithography. Thereby, a resist film 10 having a trench pattern, that is, a resist pattern 10a is formed. Here, the trench formation region includes a region where the via hole 8 is formed.
[0129]
Subsequently, as shown in FIG. 7 (f), the organic patterning silicon oxide film 5 is dry-etched using the resist pattern 10a as a mask to connect the via hole 8 to the organic content silicon oxide film 5. d 0 Trench (wiring groove) 11 is formed.
[0130]
Thereafter, as shown in FIG. 7G, after removing the resist pattern 10a by ashing, etching is performed on a portion exposed to the via hole 8 in the first protective film 4, thereby opening the portion. The upper surface of the first metal wiring 3 is exposed.
[0131]
Thereafter, as shown in FIG. 7H, the second metal wiring 12 having a dual damascene structure is formed by burying metal in the via hole 8 and the trench 11 by the same method as in the first embodiment, for example. Form.
[0132]
As described above, according to the sixth embodiment, after the via hole 8 is formed in the organic-containing silicon oxide film 5, the organic-containing silicon oxide film 5 including the wall portion of the via hole 8 is coated with H. + Ion or OH + Ions are implanted or adsorbed, and then a resist pattern 10 having a trench pattern (a resist pattern 10a having an opening in a trench formation region including a region where the via hole 8 is formed) by lithography using a chemically amplified resist. ). For this reason, H injected or adsorbed into the organic-containing silicon oxide film 5 + Ion or OH + An acid-base reaction can be caused between the ions and the amine or basic substance in the organic-containing silicon oxide film 5, thereby neutralizing the amine or basic substance in the organic-containing silicon oxide film 5 or The concentration of the amine or the like can be reduced. Thereby, even when the organic-containing silicon oxide film 5 and the chemically amplified resist are in direct contact, it is possible to prevent the acid generated from the chemically amplified resist from being deactivated during exposure. Accordingly, resist development failure can be prevented, and thereby a resist film 10 having a desired trench pattern, that is, a resist pattern 10a without a trailing edge can be formed, so that a dual damascene structure wiring can be reliably formed.
[0133]
Further, according to the sixth embodiment, the organic-containing silicon oxide film 5 has a small mass of H. + Ion or OH + Since ions are incident, the opening size of the via hole 8 can be prevented from expanding. Further, plasma damage of the semiconductor substrate 1, particularly plasma damage of the organic-containing silicon oxide film 5 can be suppressed to a minimum.
[0134]
In the sixth embodiment, the material of the organic-containing silicon oxide film 5 is not particularly limited as long as the material has a relative dielectric constant smaller than that of the silicon oxide film. For example, when SiOC is used, the capacitance between wirings is not limited. Can be reliably reduced. Further, instead of the organic-containing silicon oxide film 5, another low dielectric constant film such as a porous film may be used.
[0135]
In the sixth embodiment, after the via hole 8 is formed, the antireflection film 19 on the organic-containing silicon oxide film 5 is removed. However, when an antireflection film made of, for example, SiON is used instead of the antireflection film 19 made of an organic material, the antireflection film is left. This makes it possible to accurately perform lithography using a chemically amplified resist when forming a trench pattern.
[0136]
In the sixth embodiment, a chemically amplified positive resist is used to form the resist film 10 having a trench pattern (resist pattern 10a). Instead, a chemically amplified negative resist is used. Also good. Also in this case, a resist film having a trench pattern with no dimension expansion, that is, a resist pattern having an opening having a desired dimension in the trench formation region can be formed, so that a dual damascene structure wiring can be reliably formed.
[0137]
(Seventh embodiment)
Hereinafter, an electronic device manufacturing method according to a seventh embodiment of the present invention will be described with reference to the drawings.
[0138]
FIGS. 8A to 8E are cross-sectional views illustrating the steps of the electronic device manufacturing method according to the seventh embodiment.
[0139]
In the seventh embodiment, first, the steps of the electronic device manufacturing method according to the first embodiment shown in FIGS. 1A to 1C are performed. That is, as shown in FIG. 1A, an interlayer insulating film 2, a first metal wiring 3, a first protective film 4, a low dielectric constant film (specifically, an organic silicon oxide film) is formed on a semiconductor substrate 1. Film) 5, antireflection film 6, and resist film 7 having a via hole pattern are sequentially formed. Thereafter, via holes 8 are formed in the antireflection film 6 and the organic silicon oxide film 5 as shown in FIG. 1B, and then the resist film 7 is removed by ashing as shown in FIG. 1C.
[0140]
Here, in this embodiment, cleaning for removing a resist residue such as a polymer generated in the step of forming the via hole 8 by etching is not performed. That is, as shown in FIG. 8A, the resist residue 18 remains over the entire inner surface of the via hole 8 and the surface of the antireflection film 6. Since the etching for forming the via hole 8 is performed on the entire substrate surface, the resist residue 18 adheres to the entire inner surface of the via hole 8 without a gap. Further, the resist residue 18 is the C used in the etching process for forming the via hole 8. Four F 8 A product produced from a fluorocarbon gas such as C x F y (X and y are natural numbers) and a compound of silicon. In the present embodiment, this resist residue 18 is utilized as a protective film for the organic-containing silicon oxide film 5, similarly to the second protective film 9 of the first embodiment.
[0141]
Next, as shown in FIG. 8B, a resist film 10 made of a chemically amplified positive resist is deposited over the entire resist residue 18 including the inside of the via hole 8. Here, the organic-containing silicon oxide film 5 and the resist film 10 are not in direct contact with each other due to the presence of the resist residue 18 left after the etching for forming the via hole 8. Therefore, since the acid deactivation phenomenon described in the first embodiment does not occur, the resist film 10 does not deteriorate.
[0142]
Thereafter, as shown in FIG. 8C, the width S of the resist film 10 in the trench formation region is formed by exposure using a photomask having a trench pattern and subsequent development, that is, lithography. 0 The opening is formed. Thereby, a resist film 10 having a trench pattern, that is, a resist pattern 10a is formed. Here, the trench formation region includes a region where the via hole 8 is formed.
[0143]
Subsequently, as shown in FIG. 8D, the resist residue 18, the antireflection film 6 and the organic-containing silicon oxide film 5 are sequentially subjected to dry etching using the resist pattern 10 a as a mask to obtain an organic-containing silicon oxide film. 5 and the depth at which the via hole 8 is connected to the antireflection film 6 (depth from the surface of the antireflection film 6) d 0 Trench (wiring groove) 11 is formed.
[0144]
Thereafter, as shown in FIG. 2 By using the gas, the resist pattern 10a, the resist residue 18 below the resist pattern 10a, and the resist residue 18 on the inner surface of the via hole 8 are removed. Thereafter, the portion of the first protective film 4 exposed to the via hole 8 is etched to open the portion, thereby exposing the upper surface of the first metal wiring 3. Thereafter, the second metal wiring 12 having a dual damascene structure is formed by embedding metal in the via hole 8 and the trench 11 by the same method as in the first embodiment, for example.
[0145]
As described above, according to the seventh embodiment, after the via hole 8 is formed on the organic-containing silicon oxide film 5 by etching, the resist residue 18 generated in the etching step is removed from the wall surface of the via hole 8 and the like. Resist film 10 having a trench pattern (resist pattern 10a having an opening in a trench formation region including a region where via hole 8 is formed) by lithography using a chemically amplified positive resist while remaining on the substrate Form. For this reason, since the resist and the organic silicon oxide film 5 are not in direct contact with each other in the via hole 8 during the application of the chemically amplified positive resist, the amine or the basic substance in the organic silicon oxide film 5 is contained in the resist. Diffusion, that is, a resist poisoning phenomenon can be prevented. Therefore, resist development failure can be prevented, and thereby the resist film 10 having a desired trench pattern, that is, the resist pattern 10a without the trailing edge can be formed, so that the wiring of the dual damascene structure can be surely formed.
[0146]
Further, according to the seventh embodiment, since the antireflection film 6 is formed on the organic-containing silicon oxide film 5, lithography using a chemically amplified resist can be performed accurately. Further, since the resist residue 18 is also left on the antireflection film 6, the resist poisoning phenomenon can be reliably prevented.
[0147]
Further, according to the seventh embodiment, after the trench 11 is formed, the resist residue 18 covering the wall surface of the via hole 8 is removed, so that an increase in the resistance of the via plug formed in the via hole 8 can be prevented.
[0148]
Although the antireflection film 6 is formed on the organic-containing silicon oxide film 5 in the seventh embodiment, the antireflection film 6 may not be formed instead. In this case, the resist residue 18 includes the entire exposed surface of the organic silicon oxide film 5 outside the via hole 8 and the entire inner surface of the via hole 8 including the side surface of the organic silicon oxide film 5 exposed on the wall surface of the via hole 8. Will cover. Therefore, direct contact between the organic-containing silicon oxide film 5 and the resist film 10 can be prevented.
[0149]
In the seventh embodiment, the material of the organic-containing silicon oxide film 5 is not particularly limited as long as the material has a relative dielectric constant smaller than that of the silicon oxide film. For example, when SiOC is used, the capacitance between wirings is not limited. Can be reliably reduced. Further, instead of the organic-containing silicon oxide film 5, another low dielectric constant film such as a porous film may be used.
[0150]
In the seventh embodiment, the composition of the resist residue 18 is not particularly limited. x F y The resist poisoning phenomenon can be surely prevented when it is a compound of (x and y are natural numbers) and silicon.
[0151]
In the seventh embodiment, a chemically amplified positive resist is used to form the resist film 10 having a trench pattern (resist pattern 10a). Instead, a chemically amplified negative resist is used. Also good. Also in this case, a resist film having a trench pattern with no dimension expansion, that is, a resist pattern having an opening having a desired dimension in the trench formation region can be formed, so that a dual damascene structure wiring can be reliably formed.
[0152]
(Eighth embodiment)
Hereinafter, an electronic device manufacturing method according to an eighth embodiment of the present invention will be described with reference to the drawings.
[0153]
FIGS. 9A to 9F are cross-sectional views showing respective steps of the electronic device manufacturing method according to the eighth embodiment.
[0154]
In the eighth embodiment, first, each step of the electronic device manufacturing method according to the first embodiment shown in FIGS. 1A to 1C is performed. That is, as shown in FIG. 1A, an interlayer insulating film 2, a first metal wiring 3, a first protective film 4, a low dielectric constant film (specifically, an organic silicon oxide film) is formed on a semiconductor substrate 1. Film) 5, antireflection film 6, and resist film 7 having a via hole pattern are sequentially formed. Thereafter, via holes 8 are formed in the antireflection film 6 and the organic silicon oxide film 5 as shown in FIG. 1B, and then the resist film 7 is removed by ashing as shown in FIG. 1C.
[0155]
Here, in the present embodiment, as in the seventh embodiment, cleaning for removing a resist residue such as a polymer generated in the step of forming the via hole 8 by etching is not performed. That is, as shown in FIG. 9A, the resist residue 18 remains over the entire inner surface of the via hole 8 and the surface of the antireflection film 6. Since the etching for forming the via hole 8 is performed on the entire substrate surface, the resist residue 18 adheres to the entire inner surface of the via hole 8 without a gap. Further, the resist residue 18 is the C used in the etching process for forming the via hole 8. Four F 8 A product produced from a fluorocarbon gas such as C x F y (X and y are natural numbers) and a compound of silicon. Also in this embodiment, the resist residue 18 is used as a protective film for the organic-containing silicon oxide film 5 as in the seventh embodiment.
[0156]
Next, as shown in FIG. 9B, a resist film 10 made of a chemically amplified positive resist is deposited over the entire resist residue 18 including the inside of the via hole 8. Here, the organic-containing silicon oxide film 5 and the resist film 10 are not in direct contact with each other due to the presence of the resist residue 18 left after the etching for forming the via hole 8. Therefore, since the acid deactivation phenomenon described in the first embodiment does not occur, the resist film 10 does not deteriorate.
[0157]
Thereafter, as shown in FIG. 9C, the width S of the resist film 10 in the trench formation region is increased by exposure using a photomask having a trench pattern and subsequent development, that is, lithography. 0 The opening is formed. Thereby, a resist film 10 having a trench pattern, that is, a resist pattern 10a is formed. Here, the trench formation region includes a region where the via hole 8 is formed.
[0158]
Thereafter, as shown in FIG. 2 By performing RIE (reactive ion etching) ashing using gas, the resist residue 18 outside the resist pattern 10a, that is, the resist residue 18 exposed in the opening of the resist film 10 (specifically, the resist pattern 10a) All of the resist residue 18 on the antireflection film 6 not covered and the resist residue 18) covering the entire inner surface of the via hole 8 are removed.
[0159]
Note that the present embodiment is different from the seventh embodiment in that the resist residue 18 on the antireflection film 6 in the trench formation region is removed in advance before the trench formation step (see FIG. 9E). It is that. For this reason, compared with the trench formation step of the seventh embodiment (see FIG. 8D), the etching for forming the trench in this embodiment is equivalent to the absence of the resist residue 18 in the trench formation region. Time load can be reduced. Therefore, the time required for the etching can be shortened and the resist etching amount can be reduced.
[0160]
Subsequently, as shown in FIG. 9E, the anti-reflection film 6 and the organic-containing silicon oxide film 5 are sequentially dry-etched using the resist pattern 10a as a mask, so that the organic-containing silicon oxide film 5 and the anti-reflection film are prevented. Depth connecting to the via 6 in the film 6 (depth from the surface of the antireflection film 6) d 0 Trench (wiring groove) 11 is formed. As described above, in this embodiment, since the resist residue 18 in the trench formation region is removed before the step shown in FIG. 9E, compared with the seventh embodiment, the trench formation is performed. Thus, it is possible to reduce the load during etching, thereby shortening the time required for the etching and reducing the resist etching amount.
[0161]
Thereafter, as shown in FIG. 9 (f), after removing the resist pattern 10a by ashing, etching is performed on a portion exposed to the via hole 8 in the first protective film 4, thereby opening the portion. The upper surface of the first metal wiring 3 is exposed. Thereafter, the second metal wiring 12 having a dual damascene structure is formed by embedding metal in the via hole 8 and the trench 11 by the same method as in the first embodiment, for example.
[0162]
As described above, according to the eighth embodiment, after the via hole 8 is formed in the organic-containing silicon oxide film 5 by etching, the resist residue 18 generated in the etching process is removed from the wall surface of the via hole 8 or the like. Resist film 10 having a trench pattern (resist pattern 10a having an opening in a trench formation region including a region where via hole 8 is formed) by lithography using a chemically amplified positive resist while remaining on the substrate Form. For this reason, since the resist and the organic silicon oxide film 5 are not in direct contact with each other in the via hole 8 during the application of the chemically amplified positive resist, the amine or the basic substance in the organic silicon oxide film 5 is contained in the resist. Diffusion, that is, a resist poisoning phenomenon can be prevented. Therefore, resist development failure can be prevented, and thereby the resist film 10 having a desired trench pattern, that is, the resist pattern 10a without the trailing edge can be formed, so that the wiring of the dual damascene structure can be surely formed.
[0163]
Further, according to the eighth embodiment, since the antireflection film 6 is formed on the organic-containing silicon oxide film 5, lithography using a chemically amplified resist can be performed accurately. Further, since the resist residue 18 is also left on the antireflection film 6, the resist poisoning phenomenon can be reliably prevented.
[0164]
Further, according to the eighth embodiment, before the trench formation step (see FIG. 9E), the resist residue 18 exposed at the opening of the resist film 10, that is, the resist residue 18 in the trench formation region is removed in advance. . For this reason, the resist residue 18 covering the wall surface of the via hole 8 is also removed, so that an increase in the resistance of the via plug formed in the via hole 8 can be prevented. Further, since the load during etching for forming the trench can be reduced, the time required for the etching can be shortened and the resist etching amount can be reduced.
[0165]
Although the antireflection film 6 is formed on the organic-containing silicon oxide film 5 in the eighth embodiment, the antireflection film 6 may not be formed instead. In this case, the resist residue 18 includes the entire exposed surface of the organic silicon oxide film 5 outside the via hole 8 and the entire inner surface of the via hole 8 including the side surface of the organic silicon oxide film 5 exposed on the wall surface of the via hole 8. Will cover. Therefore, direct contact between the organic-containing silicon oxide film 5 and the resist film 10 can be prevented.
[0166]
In the eighth embodiment, the material of the organic-containing silicon oxide film 5 is not particularly limited as long as the material has a relative dielectric constant smaller than that of the silicon oxide film. For example, when SiOC is used, the capacitance between wirings is not limited. Can be reliably reduced. Further, instead of the organic-containing silicon oxide film 5, another low dielectric constant film such as a porous film may be used.
[0167]
In the eighth embodiment, the composition of the resist residue 18 is not particularly limited. x F y The resist poisoning phenomenon can be surely prevented when it is a compound of (x and y are natural numbers) and silicon.
[0168]
In the eighth embodiment, a chemically amplified positive resist is used to form the resist film 10 (resist pattern 10a) having a trench pattern. Instead, a chemically amplified negative resist is used. Also good. Also in this case, a resist film having a trench pattern with no dimension expansion, that is, a resist pattern having an opening having a desired dimension in the trench formation region can be formed, so that a dual damascene structure wiring can be reliably formed.
[0169]
【The invention's effect】
According to the present invention, it is possible to prevent direct contact between the resist and the low dielectric constant film in the hole during the application of the chemically amplified resist, or the amine in the low dielectric constant film on the hole wall. By neutralizing etc. or reducing the concentration of the amine etc., the following effects can be obtained. That is, since it is possible to prevent the acid generated from the chemically amplified resist from being deactivated during exposure, it is possible to prevent resist development failure. Therefore, since a resist film having a desired trench pattern can be formed, a dual damascene structure wiring can be formed reliably.
[Brief description of the drawings]
FIGS. 1A to 1D are cross-sectional views showing respective steps of an electronic device manufacturing method according to a first embodiment of the present invention.
FIGS. 2A to 2E are cross-sectional views showing respective steps of the electronic device manufacturing method according to the first embodiment of the present invention. FIGS.
FIGS. 3A to 3E are cross-sectional views showing respective steps of an electronic device manufacturing method according to a second embodiment of the present invention. FIGS.
FIGS. 4A to 4E are cross-sectional views showing respective steps of an electronic device manufacturing method according to a third embodiment of the present invention.
FIGS. 5A to 5E are cross-sectional views showing respective steps of an electronic device manufacturing method according to a fourth embodiment of the present invention.
FIGS. 6A to 6H are cross-sectional views showing respective steps of an electronic device manufacturing method according to a fifth embodiment of the present invention.
FIGS. 7A to 7H are cross-sectional views showing respective steps of an electronic device manufacturing method according to a sixth embodiment of the present invention.
FIGS. 8A to 8E are cross-sectional views showing respective steps of an electronic device manufacturing method according to a seventh embodiment of the present invention.
FIGS. 9A to 9F are cross-sectional views showing respective steps of an electronic device manufacturing method according to an eighth embodiment of the present invention.
FIGS. 10A and 10B are diagrams showing problems that occur when a chemically amplified positive resist is used in a conventional wiring forming method. FIGS.
FIGS. 11A and 11B are diagrams showing problems that occur when a chemically amplified negative resist is used in a conventional wiring forming method. FIGS.
12A is a plan view showing a state in which a resist film having a trench pattern according to a desired mask dimension is formed on an insulating film in which a via hole is formed, and FIG. (C) is a plan view showing a state when a resist film having a bottomed trench pattern is formed by lithography using a chemically amplified positive resist on an insulating film in which a via hole is formed; It is a top view which shows a mode when the resist film which has a trench pattern larger than a desired mask dimension is formed on the insulating film in which the via hole was formed.
[Explanation of symbols]
1 Semiconductor substrate
2 Interlayer insulation film
3 First metal wiring
4 First protective film
5 Organic silicon oxide film
6 Anti-reflective coating
7 resist film
8 Beer hall
9 Second protective film (oxide film)
9a sidewall
10 resist film
10a resist pattern
11 trench (groove for wiring)
12 Second metal wiring
13 Plasma
14 Second protective film (fluorocarbon film)
15 Surface modification layer
16 Plasma
17 Plasma
18 Resist residue
19 Anti-reflective coating
S 0 Trench width
d 0 Trench depth
d 1 Etching thickness of antireflection film
x 0 Via hole opening enlargement width

Claims (7)

基板上に低誘電率膜を形成する工程と、
前記低誘電率膜にホ−ルを形成する工程と、
少なくとも前記ホ−ルの壁面の上に堆積法によって保護膜を形成する工程と、
前記保護膜を形成する工程よりも後に、前記ホ−ルを含む前記低誘電率膜の上に化学増幅型レジストを塗布し、該塗布された化学増幅型レジストに対して露光及び現像を行なうことによって、前記ホ−ルが形成された領域を含む配線形成領域に開口部を持つレジスト膜を形成する工程と、
前記レジスト膜をマスクとして前記低誘電率膜に対してエッチングを行なって、前記ホ−ルと接続する配線用溝を形成する工程とを備え、
前記保護膜は、フルオロカーボンガスからなるプラズマを用いて形成されたフルオロカーボン膜であり、
前記保護膜を形成する工程よりも前に、前記低誘電率膜にアミン又は塩基性物質が含有されることを特徴とする電子デバイスの製造方法。Forming a low dielectric constant film on the substrate;
Forming a hole in the low dielectric constant film;
Forming a protective film by a deposition method on at least the wall surface of the hole;
After the step of forming the protective film, a chemically amplified resist is applied on the low dielectric constant film including the hole, and the applied chemically amplified resist is exposed and developed. Forming a resist film having an opening in a wiring formation region including a region where the hole is formed;
Etching the low dielectric constant film using the resist film as a mask to form a wiring groove connected to the hole, and
The protective film is a fluorocarbon film formed using plasma made of fluorocarbon gas,
An electronic device manufacturing method, wherein an amine or a basic substance is contained in the low dielectric constant film before the step of forming the protective film. 前記保護膜は、前記ホ−ルの外側の前記低誘電率膜の上にも形成されていることを特徴とする請求項１に記載の電子デバイスの製造方法。  2. The method of manufacturing an electronic device according to claim 1, wherein the protective film is also formed on the low dielectric constant film outside the hole. 前記ホ−ルの外側の前記低誘電率膜の上に反射防止膜が形成されていることを特徴とする請求項１に記載の電子デバイスの製造方法。  2. The method of manufacturing an electronic device according to claim 1, wherein an antireflection film is formed on the low dielectric constant film outside the hole. 前記保護膜は、前記反射防止膜の上にも形成されていることを特徴とする請求項３に記載の電子デバイスの製造方法。  The method for manufacturing an electronic device according to claim 3, wherein the protective film is also formed on the antireflection film. 前記配線用溝を形成する工程よりも後に、前記配線用溝と接続する前記ホールの壁面の上に残存する前記保護膜を除去する工程をさらに備えていることを特徴とする請求項１に記載の電子デバイスの製造方法。  2. The method according to claim 1, further comprising a step of removing the protective film remaining on a wall surface of the hole connected to the wiring groove after the step of forming the wiring groove. Electronic device manufacturing method. 前記低誘電率膜は炭素含有シリコン酸化膜又はポーラス膜であることを特徴とする請求項１に記載の電子デバイスの製造方法。  2. The method of manufacturing an electronic device according to claim 1, wherein the low dielectric constant film is a carbon-containing silicon oxide film or a porous film. 前記炭素含有シリコン酸化膜はＳｉＯＣ膜であることを特徴とする請求項６に記載の電子デバイスの製造方法。  The method for manufacturing an electronic device according to claim 6, wherein the carbon-containing silicon oxide film is a SiOC film.
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