JP3950184B2 - Semiconductor element fuse unit and circuit employing the same - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子のヒューズユニット及びこれを採用した半導体回路に関する。
【０００２】
【従来の技術】
半導体素子のヒューズは通常的にリペア(repair)によるメモリセルの復元、トランジスタのサイズ調整及び信号伝達の遅れやパルス幅の調節などに広く用いられている。
【０００３】
一般に、常用されているヒューズは一つのヒューズで一セットが形成されているが、この場合、ヒューズが完全に切断されないと望む回路動作が得られない。
【０００４】
例えば、メモリ装置の収率を改善するために欠陥のあるメインセルを冗長セルと取り替えるリペア用としてヒューズを用いる場合、メインセルを冗長セルと取り替える作業は、取り替えようとするメインセルのアドレスに合わせて冗長デコーダのヒューズをレーザービームなどの技術を用いて切断する方法よりなる。
【０００５】
図１は従来のヒューズを採用して構成された冗長デコータの一部を示した回路図であり、一つのマスタヒューズＦMとローアドレスにそれぞれ該当するデコーディング用ヒューズＦDとより構成されている冗長デコーダの一部を示している。
【０００６】
このように構成された冗長デコーダにおいて、一般に、マスタヒューズＦMは必ず切り、デコーディング用ヒューズＦDは欠陥のあるメインセルのアドレスに該当する部位のヒューズのみを選択的に切る方法でリペアを施す。ところで、前記ヒューズが完全に切れないとリペアが正常に行われない。
【０００７】
マスタヒューズのみによるリペア動作は次の通りである。まず、リペア時、図１において、ＲＣＳXＢ信号がローレベルを保ちマスタヒューズが正常に切断されると、Ｎ１ノードの電位はハイレベルとなる。しかしながら、マスタヒューズＦMが切断しきれないと、前記マスタヒューズは抵抗として作用することになって、ＰＭＯＳトランジスタＴ２をターンオフさせ、この結果Ｎ１ノードの電位はローレベルとなる。
【０００８】
デコーディングヒューズＦDにおいても、切れるべきヒューズが、ある原因により完全に切断されない時、グラウンドに抜け出てはいけない電流がグラウンドに抜け出てしまう。
【０００９】
図２Ａ乃至図２Ｃは従来のヒューズの不完全な切断様子を撮影した写真及び成分分析結果を示した写真である。
【００１０】
図２Ａはヒューズの切断部分を、図２Ｂは前記図２Ａの切断部分を拡大した写真であり、ヒューズが完全に切断されていないことが判る。さらに、図２Ｃは不完全な切断により残ったヒューズの成分を分析したものであり、ヒューズの切断部分にヒューズの形成成分と同一のシリコンが残っている。
【００１１】
ヒューズが完全に切れないと、トランジスタのサイズ調整、信号伝達の遅れ及びパルス幅の調節などにも問題が生じる。例えば、信号伝達を遅延させるためのヒューズの場合、ヒューズが完全に切れないと、望む遅延に至らないのでスピードプッシュなどの現象が発生するなどの半導体素子の特性及び信頼度を低下させる主な原因となる。
【００１２】
【発明が解決しようとする課題】
本発明の目的はヒューズを完全に切断し得る半導体素子のヒューズ回路を提供するにある。
【００１３】
【課題を解決するための手段】
前記の目的を達成するために本発明による半導体素子のヒューズ回路は、複数個のヒューズが直列に接続されてセットをなすマスタヒューズユニット（Ｆ Ｍ１ 及びＦ Ｍ２ ）と抵抗素子（Ｒ２）とキャパシタ（Ｃ１）を具備する電圧を発生させる回路と、前記回路と接続され、前記マスタヒューズユニットのヒューズの切断で下降された電圧によりターンオンされて電圧を発生させるｐ型のトランジスタ（Ｔ２）と、前記ｐ型のトランジスタと接続され、複数個のヒューズが直列に接続されてセットをなすデコーディングヒューズユニット（Ｆ Ｄ１１ 及びＦ Ｄ１２ 、Ｆ Ｄ２１ 及びＦ Ｄ２２ ）を具備して前記デコーディングヒューズユニットのヒューズの切断で電圧を発生させる回路を具備することを特徴とする。前記ヒューズ回路において、前記マスタヒューズユニット及びデコーディングヒューズユニットに内蔵されたヒューズはレーザービームにより切断されることが好ましい。
【００１４】
【発明の実施の形態】
本発明によるヒューズユニットは、従来の一つのヒューズのみよりヒューズユニットを構成したのとは違って、複数個、例えば二つ以上のヒューズよりヒューズユニットを構成することによってヒューズユニットの切断時二つ以上を切断することによって切断確率を高める。
【００１５】
図３は本発明のヒューズユニットを用いて構成された冗長デコーダの一部を示した回路図であり、複数個、特に二つの直列連結されたヒューズを具備した半導体素子の冗長デコーダの一部を示した図面である。
【００１６】
マスタヒューズユニットＦM1及びＦM2、第１デコーディングヒューズユニットＦD11及びＦD12及び第２デコーディングヒューズユニットＦD21及びＦD22はいずれも直列に連結された二つのヒューズが一セットを成すように構成されている。従って、二つのヒューズのうち一つでも完全に切断されると、ヒューズの配置目的を充分に果たし得る。
【００１７】
即ち、前記図３に示された冗長回路の場合、メインセルを冗長回路と取り替えるリペアをさらに効果よく達成し得るが、これはマスタヒューズ及びデコーダヒューズユニットのいずれにおいても、ヒューズユニットを構成するヒューズのうち一つのみ確実に切断すれば良いからである。
【００１８】
マスタヒューズＦM1及びＦM2は必ず切断し、デコーディング用ヒューズは欠陥のあるメインセルのアドレスに該当する部位ＦD11及び／又はＦD12のヒューズユニットを構成するヒューズのうち一つのみを確実に切断する方法でリペアする。
【００１９】
従って、本発明によるヒューズユニットを採用した冗長回路によれば、二つ又はそれ以上のヒューズのうち少なくとも一つのみでも完全に切断されると、冗長デコーダが正常に動作するので、従来の場合より回路動作の信頼度が高まる。
【００２０】
本発明によるヒューズユニットは、前記のような冗長デコーダの他にも、トランジスタのサイズ調節、信号伝達の遅れ及びパルス幅の調節などに用いられる。この際、論理的に直列連結されるヒューズの数は多いほど良いが、ヒューズの配置面積の制限などを勘案すれば、二つ位であることが好ましい。
【００２１】
【発明の効果】
以上、本発明によれば、複数個のヒューズを直列に連結してヒューズユニットを構成することによって、ヒューズユニットを構成する一部のヒューズが完全に切れなくても直列に連結された複数個のヒューズのうち一つのみ確実に切断されれば良いので、ヒューズユニットの切断確率を上げて半導体回路動作の信頼度を高め得る。
【００２２】
本発明は前記実施例に限定されず、多様な変形が本発明の技術的な思想内で当分野の通常の知識を持つ者により実施可能なのは明らかである。
【図面の簡単な説明】
【図１】 従来のヒューズユニットによる冗長デコーダの一部を示した回路図である。
【図２】 （Ａ）乃至（Ｃ）は従来のヒューズユニットにより配置されたヒューズの不完全な切断状態を撮った金属組織の顕微鏡写真及び成分分析結果を示したオシロ波形写真である。
【図３】 本発明のヒューズユニットにより構成された冗長デコーダの一部を示した回路図である。
【符号の説明】
ＦM1，ＦM2 マスタヒューズ、ＦD11，ＦD12 第１デコーディングヒューズユニット、ＦD21，ＦD22 第２デコーディングヒューズユニット[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a fuse unit of a semiconductor element and a semiconductor circuit employing the same.
[0002]
[Prior art]
A fuse of a semiconductor element is generally widely used for restoration of a memory cell by repair, transistor size adjustment, signal transmission delay, pulse width adjustment, and the like.
[0003]
In general, a set of commonly used fuses is formed by one fuse, but in this case, a desired circuit operation cannot be obtained unless the fuse is completely cut.
[0004]
For example, when a fuse is used for repairing a defective main cell with a redundant cell in order to improve the yield of the memory device, the operation of replacing the main cell with the redundant cell should be matched with the address of the main cell to be replaced. The redundant decoder fuse is cut using a technique such as a laser beam.
[0005]
Figure 1 is a circuit diagram showing a part of the redundant decoder that is configured to employ a conventional fuse, is more configuration as decoding fuse F D corresponding respectively to one master fuse F M and the row address A part of the redundant decoder is shown.
[0006]
In the thus constructed redundant decoder, generally, the master fuse F M is always off, the fuse F D for decoding the repair in a way to cut only selective fuse portion corresponding to the address of the main defective cells Apply. By the way, the repair is not normally performed unless the fuse is completely blown.
[0007]
The repair operation using only the master fuse is as follows. First, at the time of repair, in FIG. 1, when the RCS X B signal is kept at a low level and the master fuse is normally cut, the potential of the N1 node becomes a high level. However, if the master fuse F M is not completely cut, the master fuse is supposed to act as a resistor, turning off PMOS transistor T2, the potential of the results N1 node goes low.
[0008]
Also in the decoding fuse F D, fuses to expires, when not completely cut by some cause, the current should not come out to the ground will exits the ground.
[0009]
2A to 2C are a photograph of an incomplete cutting state of a conventional fuse and a photograph showing a component analysis result.
[0010]
2A is an enlarged photograph of the cut portion of the fuse, and FIG. 2B is an enlarged photograph of the cut portion of FIG. 2A. It can be seen that the fuse is not completely cut. Further, FIG. 2C is an analysis of the components of the fuse remaining due to incomplete cutting, and the same silicon as the component forming the fuse remains in the cut portion of the fuse.
[0011]
If the fuse is not completely blown, problems arise in transistor size adjustment, signal transmission delay and pulse width adjustment. For example, in the case of a fuse for delaying signal transmission, if the fuse is not completely blown out, the desired delay is not reached, and a phenomenon such as a speed push occurs. It becomes.
[0012]
[Problems to be solved by the invention]
An object of the present invention is to provide a fuse circuit of a semiconductor element that can completely cut a fuse .
[0013]
[Means for Solving the Problems]
In order to achieve the above object, a fuse circuit of a semiconductor device according to the present invention includes a master fuse unit (F M1 and F M2 ) , a resistance element (R 2), and a capacitor ( a plurality of fuses connected in series ). a circuit for generating a voltage having a C1), connected to said circuit, said master fuse unit is turned on by the lowering voltage by cutting the fuse with a p-type transistor which generates a voltage (T2), the p A decoding fuse unit (F D11 and F D12 , F D21 and F D22 ) that is connected to a type transistor and has a plurality of fuses connected in series to form a fuse, and the fuse of the decoding fuse unit is cut And a circuit for generating a voltage. In the fuse circuit, it is preferable that the fuses built in the master fuse unit and the decoding fuse unit are cut by a laser beam.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
The fuse unit according to the present invention is different from the conventional fuse unit composed of only one fuse, and the fuse unit is composed of a plurality of fuses, for example, two or more fuses. Increase the probability of cutting by cutting
[0015]
FIG. 3 is a circuit diagram showing a part of a redundant decoder constituted by using the fuse unit of the present invention, and a part of the redundant decoder of a semiconductor device having a plurality of fuses, particularly two serially connected fuses. FIG.
[0016]
The master fuse units F M1 and F M2 , the first decoding fuse units F D11 and F D12, and the second decoding fuse units F D21 and F D22 are all set in such a way that two fuses connected in series form one set. It is configured. Therefore, if even one of the two fuses is completely cut, the fuse placement purpose can be fully achieved.
[0017]
That is, in the case of the redundant circuit shown in FIG. 3, the repair that replaces the main cell with the redundant circuit can be achieved more effectively. This is because the fuse constituting the fuse unit is used in both the master fuse and the decoder fuse unit. This is because only one of them needs to be cut reliably.
[0018]
The master fuses F M1 and F M2 must be cut, and the decoding fuse must be surely only one of the fuses constituting the fuse unit of the part F D11 and / or F D12 corresponding to the defective main cell address. Repair by disconnecting.
[0019]
Therefore, according to the redundant circuit employing the fuse unit according to the present invention, the redundancy decoder operates normally when only at least one of the two or more fuses is completely cut. Increased reliability of circuit operation.
[0020]
In addition to the redundant decoder as described above, the fuse unit according to the present invention is used for transistor size adjustment, signal transmission delay, and pulse width adjustment. At this time, the larger the number of fuses that are logically connected in series, the better. However, in consideration of the limitation of the fuse arrangement area, the number is preferably two.
[0021]
【The invention's effect】
As described above, according to the present invention, by forming a fuse unit by connecting a plurality of fuses in series, even if some of the fuses constituting the fuse unit are not completely blown, Since only one of the fuses needs to be surely cut, it is possible to increase the reliability of semiconductor circuit operation by increasing the cutting probability of the fuse unit.
[0022]
The present invention is not limited to the above-described embodiments, and it is apparent that various modifications can be implemented by those having ordinary knowledge in the art within the technical idea of the present invention.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a part of a redundant decoder using a conventional fuse unit.
FIGS. 2A to 2C are micrographs of metallographic structures obtained by taking an incompletely cut state of a fuse arranged by a conventional fuse unit, and oscilloscope waveform photographs showing results of component analysis. FIGS.
FIG. 3 is a circuit diagram showing a part of a redundant decoder constituted by a fuse unit of the present invention.
[Explanation of symbols]
F M1 and F M2 master fuse, F D11 and F D12 first decoding fuse unit, F D21 and F D22 second decoding fuse unit
Claims (2)
前記回路と接続され、前記マスタヒューズユニットのヒューズの切断で下降された電圧によりターンオンされて電圧を発生させるｐ型のトランジスタ（Ｔ２）と、
前記ｐ型のトランジスタと接続され、複数個のヒューズが直列に接続されてセットをなすデコーディングヒューズユニット（Ｆ Ｄ１１ 及びＦ Ｄ１２ 、Ｆ Ｄ２１ 及びＦ Ｄ２２ ）を具備して前記デコーディングヒューズユニットのヒューズの切断で電圧を発生させる回路を具備することを特徴とする半導体素子のヒューズ回路。A circuit for generating a voltage comprising a master fuse unit (F M1 and F M2 ) , a resistance element (R2), and a capacitor (C1) that are connected in series to form a plurality of fuses;
A p-type transistor (T2) that is connected to the circuit and is turned on by a voltage lowered by cutting the fuse of the master fuse unit to generate a voltage;
A decoding fuse unit (F D11 and F D12 , F D21 and F D22 ) connected to the p-type transistor and having a plurality of fuses connected in series to form a set, the fuse of the decoding fuse unit A fuse circuit for a semiconductor element, comprising a circuit for generating a voltage by cutting the semiconductor element.
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