JP3937505B2

JP3937505B2 - Semiconductor device

Info

Publication number: JP3937505B2
Application number: JP11492497A
Authority: JP
Inventors: 幸一山本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-05-06
Filing date: 1997-05-06
Publication date: 2007-06-27
Anticipated expiration: 2017-05-06
Also published as: JPH10307734A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＣＰＵ（central processing unit）と、データの保持に使用されるＲＡＭ（random access memory）と、ＣＰＵによりアクセスされる周辺回路とを備え、プログラム動作が可能な半導体装置に関する。
【０００２】
【従来の技術】
プログラム動作が可能な半導体装置について、これを基板に実装した状態でプログラムをデバッグする方法として、デバッグツールを使用する方法と、デバッグツールを使用しない方法とがある。
【０００３】
【発明が解決しようとする課題】
デバッグツールを使用する方法は、評価用端子を備えた半導体装置を基板に実装しなければならず、評価用のシステムの構成が実際の構成と異なってしまうという問題点があり、デバッグツールを使用しない方法においては、動作確認用のプログラムを追加しなければならないという問題点があった。
【０００４】
本発明は、かかる点に鑑み、プログラム動作が可能な半導体装置であって、評価用端子を設けなくとも、また、動作確認用のプログラムを追加しなくとも、プログラム動作の確認を行うことができるようにした半導体装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明中、第１の発明（請求項１記載の半導体装置）は、ＣＰＵと、データの保持に使用されるＲＡＭと、ＣＰＵによりアクセスされる周辺回路とを備える半導体装置において、ＣＰＵと周辺回路との間で伝送されるデータをＲＡＭに書き込ませるようにＲＡＭを制御することができるＲＡＭ制御回路を備えているというものである。
【０００６】
本発明中、第１の発明によれば、ＣＰＵと周辺回路との間で伝送されるデータをＲＡＭに書き込み、その内容を読み出すことにより、プログラム動作を確認することができる。
【０００７】
本発明中、第２の発明（請求項２記載の半導体装置）は、第１の発明において、ＲＡＭ制御回路は、ＣＰＵと周辺回路との間で伝送されるデータをＲＡＭに書き込ませるようにＲＡＭを制御する場合に、ＲＡＭに対して連続するアドレスを供給するＲＡＭアドレス生成回路を備えているというものである。
【０００８】
【発明の実施の形態】
図１は本発明の一実施形態の要部を示すブロック図である。図１中、１０はＣＰＵ、１１はデータの保持に使用されるＲＡＭであり、ＲＡＭ１１において、ＡＤＤはアドレス入力端子、ＤＡＴＡはデータ入出力端子、ＲＤはリード信号入力端子、ＷＲはライト信号入力端子である。
【０００９】
また、１２、１３、１４は周辺回路であり、１２はアドレス信号をデジタル信号に変換するＡＤ変換器、１３は調歩同期方式によるシリアルデータ伝送を扱うインタフェース・コントローラであるＵＡＲＴ、１４はタイマである。
【００１０】
また、１５はアドレス信号の伝送を行うアドレスバス、１６はデータの伝送を行うデータバス、１７はリード信号の伝送を行うリード信号線、１８はライト信号の伝送を行うライト信号線である。
【００１１】
この例では、リード信号及びライト信号は、「１」を活性論理値、「０」を非活性論理値とされている。
【００１２】
また、１９はＲＡＭ１１の動作を制御するＲＡＭ制御回路であり、２０はＲＡＭ書き込みモード設定信号ＲＷＭを出力してＲＡＭ書き込みモードの設定を行うＲＡＭ書き込みモード設定回路である。
【００１３】
ＲＡＭ書き込みモード設定信号ＲＷＭは、ＲＡＭ書き込みモードを設定する場合には「１」とされ、ＲＡＭ書き込みモードを設定しない場合、即ち、通常動作モードに設定する場合には「０」とされる。
【００１４】
なお、ＲＡＭ書き込みモードの設定、非設定の選択は、所定の外部端子に対する所定の信号の印加、あるいは、所定のレジスタに対する所定値の書き込み等により行われる。
【００１５】
また、２１はリード信号線１７上のリード信号とライト信号線１８上のライト信号とをＯＲ処理するＯＲ回路、２２はＲＡＭ書み込みモード設定時にＲＡＭ１１にアドレス信号を供給するＲＡＭアドレス生成回路である。
【００１６】
このＲＡＭアドレス生成回路２２は、書き込みモード設定信号ＲＷＭ＝「１」にされると、活性状態となり、初期値を０１００_Hとして、ＯＲ回路２１の出力が「１」となるごとに、即ち、リード信号又はライト信号が「１」となるごとに１づつインクリメントするアドレスを生成して、これをＲＡＭ１１に供給するように構成されている。
【００１７】
また、２３はリード信号線１７上のリード信号又は接地電圧、即ち、「０」をＲＡＭ１１のリード信号入力端子ＲＤに供給する、トランジスタ回路により構成された切り換えスイッチである。
【００１８】
この切り換えスイッチ２３は、ＲＡＭ書き込みモード設定信号ＲＷＭ＝「０」とされる場合には、リード信号線１７上のリード信号をＲＡＭ１１のリード信号入力端子ＲＤに供給し、ＲＡＭ書き込みモード設定信号ＲＷＭ＝「１」とされる場合には、「０」をＲＡＭ１１のリード信号入力端子ＲＤに供給するように構成されている。
【００１９】
また、２４はライト信号線１８上のライト信号又はＯＲ回路２１の出力をＲＡＭ１１のライト信号入力端子ＷＲに供給する、トランジスタ回路により構成された切り換えスイッチである。
【００２０】
この切り換えスイッチ２４は、ＲＡＭ書き込みモード設定信号ＲＷＭ＝「０」とされる場合には、ライト信号線１８上のライト信号をＲＡＭ１１のライト信号入力端子ＷＲに供給し、ＲＡＭ書き込みモード設定信号ＲＷＭ＝「１」とされる場合には、ＯＲ回路２１の出力をＲＡＭ１１のライト信号入力端子ＷＲに供給するように構成されている。
【００２１】
また、２５はアドレスバス１５上のアドレス又はＲＡＭアドレス生成回路２２から出力されるアドレスをＲＡＭ１１のアドレス入力端子ＡＤＤに供給する、トランジスタ回路により構成された切り換えスイッチである。
【００２２】
この切り換えスイッチ２５は、ＲＡＭ書き込みモード設定信号ＲＷＭ＝「０」とされる場合には、アドレスバス１５上のアドレス信号をＲＡＭ１１のアドレス入力端子ＡＤＤに供給し、ＲＡＭ書き込みモード設定信号ＲＷＭ＝「１」とされる場合には、ＲＡＭアドレス生成回路２２から出力されるアドレス信号をＲＡＭ１１のアドレス入力端子ＡＤＤに供給するように構成されている。
【００２３】
このように構成された本発明の一実施形態においては、ＲＡＭ書き込み設定信号ＲＷＭ＝「０」の場合、即ち、通常動作モードに設定される場合には、ＲＡＭ１１は、リード信号入力端子ＲＤにリード信号線１７上のリード信号が供給され、ライト信号入力端子ＷＲにライト信号線１８上のライト信号が供給され、アドレス入力端子ＡＤＤにアドレスバス上のアドレス信号が供給される。
【００２４】
この結果、ＲＡＭ１１は、リード信号＝「１」、ライト信号＝「０」とされる場合には、アドレスバス１５上のアドレス信号が指定するアドレスのデータをデータバス１６に出力し、リード信号＝「０」、ライト信号＝「１」とされる場合には、アドレスバス１５上のアドレス信号が指定するアドレスにデータバス１６上のデータを書き込むことになる。
【００２５】
これに対して、ＲＡＭ書き込み設定信号＝「１」の場合、即ち、ＲＡＭ書き込みモードに設定される場合には、ＲＡＭ１１は、リード信号入力端子ＲＤに「０」が供給され、ライト信号入力端子ＷＲにＯＲ回路２１の出力が供給され、アドレス入力端子ＡＤＤにＲＡＭアドレス生成回路２２から出力されるアドレス信号が供給される。
【００２６】
したがって、この場合、ＲＡＭ１１は、リード信号又はライト信号のいずれかが「１」になると、ＲＡＭアドレス生成回路２２が出力するアドレス信号が指定するアドレスにデータバス１６上のデータを書き込むことになる。
【００２７】
図２はＲＡＭ書き込みモードの第１使用例を説明するためのフローチャートであり、ＲＡＭ書き込みモードの第１使用例では、まず、ＲＡＭ書き込みモードに設定する（ステップＳ２−１）。
【００２８】
次に、ＡＤ変換器１２のフラグレジスタに０１_Hを書き込み、ＡＤ変換器１２によるＡＤ変換動作を開始させ（ステップＳ２−２）、ＡＤ変換器１２のフラグレジスタのリードを行う（ステップＳ２−３）。
【００２９】
以後、ＡＤ変換器１２のフラグレジスタに終了フラグ（８１_H）が立つまで、ＡＤ変換器１２のフラグレジスタのリードを繰り返す（ステップＳ２−３、Ｓ２−４）。
【００３０】
そして、ＡＤ変換器１２のフラグレジスタに終了フラグ（８１_H）が立った場合(ステップＳ２−４でＹＥＳの場合）には、タイマ１４のフラグレジスタに０２_Hを書き込み、タイマ動作をスタートさせ（ステップＳ２−５）、タイマ１４のフラグレジスタのリードを行う（ステップＳ２−６）。
【００３１】
以後、タイマ１４のフラグレジスタに終了フラグ（８２_H）が立つまで、タイマ１４のフラグレジスタのリードを繰り返す（ステップＳ２−６、Ｓ２−７）。
【００３２】
このようにすると、ＣＰＵ１０によりＡＤ変換器１２のフラグレジスタの内容がリードされるごとに、このリードデータは、ＲＡＭ１１に書き込まれることになり、その内容は、例えば、図３Ａに示すようになる。
【００３３】
また、ＣＰＵ１０によりタイマ１４のフラグレジスタの内容がリードされるごとに、このリードデータは、ＲＡＭ１１に書き込まれることになり、その内容は、例えば、図３Ｂに示すようになる。
【００３４】
したがって、このようにする場合には、ＲＡＭ１１の内容を読み出すことにより実際の命令実行数を知ることができるので、クロックをトレースすることにより、実際の命令実行数とクロックサイクル数とから命令実行時間を確認することができ、仕様との比較を行うことができる。
【００３５】
図４はＲＡＭ書き込みモードの第２使用例を説明するためのフローチャートであり、ＲＡＭ書き込みモードの第２使用例では、まず、通常動作モードに設定して、チャネルＣＨ１についてＡＤ変換器１２にＡＤ変換を行わせ（ステップＳ４−１）、ＡＤ変換終了後、ＲＡＭ書き込みモードに設定して、ＣＰＵ１０にチャネルＣＨ１についてのＡＤ変換結果をリードさせる（ステップＳ４−２）。
【００３６】
次に、通常動作モードにして、チャネルＣＨ２についてＡＤ変換器１２にＡＤ変換を行わせ（ステップＳ４−３）、ＡＤ変換終了後、ＲＡＭ書き込みモードにして、ＣＰＵ１０にチャネルＣＨ２についてのＡＤ変換結果をリードさせる（ステップＳ４−４）。
【００３７】
次に、通常動作モードにして、チャネルＣＨ３についてＡＤ変換器１２にＡＤ変換を行わせ（ステップＳ４−５）、ＡＤ変換終了後、ＲＡＭ書き込みモードにして、ＣＰＵ１０にチャネルＣＨ３についてのＡＤ変換結果をリードさせる（ステップＳ４−６）。
【００３８】
このようにすると、ＣＰＵ１０がＡＤ変換結果をリードするごとに、そのリードデータがＲＡＭ１１に書き込まれることになり、その内容は、例えば、図５に示すようになる。
【００３９】
したがって、このようにする場合には、ＲＡＭ１１の内容を読み出すことにより、ＡＤ変換対象チャネルを変えながらＡＤ変換を行うモードにおけるＡＤ変換結果をテーブル化したデータ・テーブルを得ることができる。
【００４０】
図６はＲＡＭ書き込みモードの第３使用例を説明するためのフローチャートであり、ＲＡＭ書き込みモードの第３使用例では、まず、ＲＡＭ書き込みモードに設定し（ステップＳ６−１）、続いて、１バイト目のＵＡＲＴデータをＵＡＲＴ１３の送信バッファに設定する（ステップＳ６−２）。
【００４１】
次に、ＲＡＭ書き込みモードを解除して通常動作モードとし（ステップＳ６−３）、ＵＡＲＴ１３の送信バッファに設定した１バイト目のＵＡＲＴデータの送信を開始する（ステップＳ６−４）。
【００４２】
そして、送信バッファのデータがロードされた場合には、ＵＡＲＴデータ設定許可割り込みフラグがアクティブとなるようにしておき（ステップＳ６−５）、割込みフラグをクリアし（ステップＳ６−６）、割り込み処理に移った時、再び、ＲＡＭ書き込みモードを設定し（ステップＳ６−７）、ＵＡＲＴ３の送信バッファに２バイト目のＵＡＲＴデータを設定する（ステップＳ６−８）。
【００４３】
再び、ＲＡＭ書き込みモードを解除して通常動作モードとし（ステップＳ６−９）、割り込み処理を終了させ、８バイト目のＵＡＲＴデータの送信が終了するまで（ステップＳ６−１０でＹＥＳとなるまで）、ステップＳ６−４〜６−１０を繰り返す。
【００４４】
このようにすると、ＵＡＲＴ１３の送信バッファにＵＡＲＴデータが設定されるごとに、このＵＡＲＴデータがＲＡＭ１１に書き込まれることになり、ＲＡＭ１１の内容は、例えば、図７に示すようになる。
【００４５】
したがって、このようにする場合には、ＲＡＭ１１の内容を読み出すことにより、ＵＡＲＴ１３の送信バッファに設定されたデータと、受信データとの比較を行うことができ、更には、ＲＡＭ１１の内容をデータテーブルとして、次回送信時に活用したりすることが可能となる。
【００４６】
このように、本発明の一実施形態によれば、ＣＰＵ１０と、ＡＤ変換器１２、ＵＡＲＴ１３又はタイマ１４との間で伝送されるデータをＲＡＭ１１に書き込ませるようにＲＡＭ１１を制御することができるＲＡＭ制御回路１９を備えるとしたことにより、ＣＰＵ１０と、ＡＤ変換器１２、ＵＡＲＴ１３又はタイマ１４との間で伝送されるデータをＲＡＭ１１に書き込み、その内容を読み出すことによりプログラム動作の確認を行うことができるので、評価用端子を設ける必要がなく、動作確認用のプログラムを追加する必要もない。
【００４７】
なお、本発明の一実施形態においては、ＲＡＭアドレス生成回路２２は、１づつインクリメントするアドレスを生成するように構成した場合について説明したが、この代わりに、１づつディクリメントするアドレスを生成するように構成しても良い。
【００４８】
【発明の効果】
以上のように、本発明によれば、ＣＰＵと周辺回路との間で伝送されるデータをＲＡＭに書き込ませるようにＲＡＭを制御することができるＲＡＭ制御回路を備えるという構成を採用したことにより、ＣＰＵと周辺回路との間で伝送されるデータをＲＡＭに書き込み、その内容を読み出すことによりプログラム動作を確認することができるので、評価用端子を設ける必要がなく、動作確認用のプログラムを追加する必要もない。
【図面の簡単な説明】
【図１】本発明の一実施形態の要部を示す回路図である。
【図２】本発明の一実施形態におけるＲＡＭ書き込みモードの第１使用例を説明するためのフローチャートである。
【図３】本発明の一実施形態におけるＲＡＭ書き込みモードの第１使用例によりＲＡＭに書き込まれるデータを示す図である。
【図４】本発明の一実施形態におけるＲＡＭ書き込みモードの第２使用例を説明するためのフローチャートである。
【図５】本発明の一実施形態におけるＲＡＭ書き込みモードの第２使用例によりＲＡＭに書き込まれるデータを示す図である。
【図６】本発明の一実施形態におけるＲＡＭ書き込みモードの第３使用例を説明するためのフローチャートである。
【図７】本発明の一実施形態におけるＲＡＭ書き込みモードの第３使用例によりＲＡＭに書き込まれるデータを示す図である。
【符号の説明】
１７リード信号線
１８ライト信号線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device including a central processing unit (CPU), a random access memory (RAM) used for holding data, and a peripheral circuit accessed by the CPU and capable of performing a program operation.
[0002]
[Prior art]
Regarding a semiconductor device capable of performing a program operation, there are a method of using a debug tool and a method of not using a debug tool as a method of debugging a program in a state where the semiconductor device is mounted on a substrate.
[0003]
[Problems to be solved by the invention]
The method of using the debug tool has the problem that the configuration of the evaluation system must be different from the actual configuration because a semiconductor device with an evaluation terminal must be mounted on the substrate. However, there is a problem that an operation check program must be added.
[0004]
In view of the above, the present invention is a semiconductor device capable of performing a program operation, and can confirm a program operation without providing an evaluation terminal and without adding an operation confirmation program. It is an object of the present invention to provide a semiconductor device.
[0005]
[Means for Solving the Problems]
In the present invention, a first invention (semiconductor device according to claim 1) is a semiconductor device including a CPU, a RAM used for holding data, and a peripheral circuit accessed by the CPU. A RAM control circuit capable of controlling the RAM so as to write data transmitted to and from the RAM.
[0006]
According to the first aspect of the present invention, the program operation can be confirmed by writing the data transmitted between the CPU and the peripheral circuit to the RAM and reading the contents.
[0007]
According to a second aspect of the present invention (the semiconductor device according to the second aspect), in the first aspect of the invention, the RAM control circuit is configured to allow the RAM control circuit to write data transmitted between the CPU and the peripheral circuit to the RAM. When controlling the above, a RAM address generation circuit for supplying continuous addresses to the RAM is provided.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a block diagram showing the main part of an embodiment of the present invention. In FIG. 1, 10 is a CPU, 11 is a RAM used to hold data. In RAM 11, ADD is an address input terminal, DATA is a data input / output terminal, RD is a read signal input terminal, and WR is a write signal input terminal. It is.
[0009]
Reference numerals 12, 13, and 14 are peripheral circuits, 12 is an AD converter that converts an address signal into a digital signal, 13 is an UART that is an interface controller that handles serial data transmission in an asynchronous manner, and 14 is a timer. .
[0010]
Further, 15 is an address bus for transmitting an address signal, 16 is a data bus for transmitting data, 17 is a read signal line for transmitting a read signal, and 18 is a write signal line for transmitting a write signal.
[0011]
In this example, the read signal and the write signal have “1” as an active logic value and “0” as an inactive logic value.
[0012]
Reference numeral 19 denotes a RAM control circuit for controlling the operation of the RAM 11, and reference numeral 20 denotes a RAM write mode setting circuit for setting a RAM write mode by outputting a RAM write mode setting signal RWM.
[0013]
The RAM write mode setting signal RWM is “1” when the RAM write mode is set, and is “0” when the RAM write mode is not set, that is, when the normal operation mode is set.
[0014]
The RAM write mode is set or not set by applying a predetermined signal to a predetermined external terminal or writing a predetermined value to a predetermined register.
[0015]
Reference numeral 21 denotes an OR circuit for ORing the read signal on the read signal line 17 and the write signal on the write signal line 18, and 22 is a RAM address generation circuit for supplying an address signal to the RAM 11 when the RAM write mode is set. is there.
[0016]
The RAM address generation circuit 22 is activated when the write mode setting signal RWM = “1”, and the initial value is set to 0100 _H. Every time the output of the OR circuit 21 becomes “1”, that is, read Each time the signal or the write signal becomes “1”, an address that is incremented by 1 is generated and supplied to the RAM 11.
[0017]
Reference numeral 23 denotes a changeover switch constituted by a transistor circuit that supplies a read signal or ground voltage on the read signal line 17, that is, “0” to the read signal input terminal RD of the RAM 11.
[0018]
When the RAM write mode setting signal RWM = “0”, the changeover switch 23 supplies the read signal on the read signal line 17 to the read signal input terminal RD of the RAM 11 and the RAM write mode setting signal RWM =. When “1” is set, “0” is supplied to the read signal input terminal RD of the RAM 11.
[0019]
Reference numeral 24 denotes a change-over switch constituted by a transistor circuit that supplies the write signal on the write signal line 18 or the output of the OR circuit 21 to the write signal input terminal WR of the RAM 11.
[0020]
When the RAM write mode setting signal RWM = “0”, the changeover switch 24 supplies the write signal on the write signal line 18 to the write signal input terminal WR of the RAM 11 and the RAM write mode setting signal RWM =. When “1” is set, the output of the OR circuit 21 is supplied to the write signal input terminal WR of the RAM 11.
[0021]
Reference numeral 25 denotes a changeover switch constituted by a transistor circuit for supplying an address on the address bus 15 or an address output from the RAM address generation circuit 22 to the address input terminal ADD of the RAM 11.
[0022]
When the RAM write mode setting signal RWM = “0”, the changeover switch 25 supplies the address signal on the address bus 15 to the address input terminal ADD of the RAM 11 and the RAM write mode setting signal RWM = “1”. The address signal output from the RAM address generation circuit 22 is supplied to the address input terminal ADD of the RAM 11.
[0023]
In one embodiment of the present invention thus configured, when the RAM write setting signal RWM = “0”, that is, when the normal operation mode is set, the RAM 11 reads the read signal input terminal RD. A read signal on the signal line 17 is supplied, a write signal on the write signal line 18 is supplied to the write signal input terminal WR, and an address signal on the address bus is supplied to the address input terminal ADD.
[0024]
As a result, when the read signal = “1” and the write signal = “0”, the RAM 11 outputs the data at the address specified by the address signal on the address bus 15 to the data bus 16, and the read signal = When “0” and the write signal = “1”, the data on the data bus 16 is written to the address specified by the address signal on the address bus 15.
[0025]
In contrast, when the RAM write setting signal = “1”, that is, when the RAM write mode is set, the RAM 11 is supplied with “0” to the read signal input terminal RD, and the write signal input terminal WR. The output of the OR circuit 21 is supplied to the address input terminal ADD, and the address signal output from the RAM address generation circuit 22 is supplied to the address input terminal ADD.
[0026]
Therefore, in this case, when either the read signal or the write signal becomes “1”, the RAM 11 writes the data on the data bus 16 to the address specified by the address signal output from the RAM address generation circuit 22.
[0027]
FIG. 2 is a flowchart for explaining a first use example of the RAM write mode. In the first use example of the RAM write mode, first, the RAM write mode is set (step S2-1).
[0028]
Next, 01 _{H is written} into the flag register of the AD converter 12 to start the AD conversion operation by the AD converter 12 (step S2-2), and the flag register of the AD converter 12 is read (step S2-3). ).
[0029]
Thereafter, the reading of the flag register of the AD converter 12 is repeated until the end flag (81 _H ) is set in the flag register of the AD converter 12 (steps S2-3 and S2-4).
[0030]
Then, when the end flag in the flag register of the AD converter 12 (81 _H) is set (YES at step S2-4), write 02 _H flag register of the timer 14 starts a timer operation ( In step S2-5, the flag register of the timer 14 is read (step S2-6).
[0031]
Thereafter, until the end in the flag register of the timer 14 flags (82 _H) stand, repeat the read flag register of the timer 14 (step S2-6, S2-7).
[0032]
In this way, every time the CPU 10 reads the contents of the flag register of the AD converter 12, the read data is written into the RAM 11, and the contents are as shown in FIG. 3A, for example.
[0033]
Each time the content of the flag register of the timer 14 is read by the CPU 10, the read data is written in the RAM 11, and the content is as shown in FIG. 3B, for example.
[0034]
Therefore, in this case, the actual instruction execution number can be known by reading the contents of the RAM 11, and therefore, by tracing the clock, the instruction execution time can be calculated from the actual instruction execution number and the clock cycle number. Can be confirmed and compared with the specifications.
[0035]
FIG. 4 is a flowchart for explaining a second use example of the RAM write mode. In the second use example of the RAM write mode, first, the normal operation mode is set and AD conversion is performed on the channel CH1 by the AD converter 12. (Step S4-1), after the AD conversion is completed, the RAM write mode is set, and the CPU 10 is caused to read the AD conversion result for the channel CH1 (step S4-2).
[0036]
Next, in the normal operation mode, the AD converter 12 performs AD conversion for the channel CH2 (step S4-3). After the AD conversion is completed, the RAM write mode is set, and the CPU 10 sends the AD conversion result for the channel CH2 to the CPU 10. Read (step S4-4).
[0037]
Next, in the normal operation mode, the AD converter 12 performs AD conversion for the channel CH3 (step S4-5). After the AD conversion is completed, the RAM write mode is set, and the CPU 10 sends the AD conversion result for the channel CH3. Read (step S4-6).
[0038]
In this way, every time the CPU 10 reads the AD conversion result, the read data is written into the RAM 11, and the contents are as shown in FIG. 5, for example.
[0039]
Therefore, in this case, by reading the contents of the RAM 11, it is possible to obtain a data table that tabulates AD conversion results in a mode in which AD conversion is performed while changing the AD conversion target channel.
[0040]
FIG. 6 is a flowchart for explaining the third usage example of the RAM writing mode. In the third usage example of the RAM writing mode, first, the RAM writing mode is set (step S6-1), and then 1 byte. The UART data of the eye is set in the transmission buffer of UART 13 (step S6-2).
[0041]
Next, the RAM write mode is canceled and the normal operation mode is set (step S6-3), and transmission of the first byte of UART data set in the transmission buffer of the UART 13 is started (step S6-4).
[0042]
When the data in the transmission buffer is loaded, the UART data setting permission interrupt flag is made active (step S6-5), the interrupt flag is cleared (step S6-6), and interrupt processing is performed. When it has moved, the RAM write mode is set again (step S6-7), and the second byte of UART data is set in the transmission buffer of UART3 (step S6-8).
[0043]
Again, the RAM write mode is canceled to enter the normal operation mode (step S6-9), the interrupt process is terminated, and transmission of the UART data of the eighth byte is completed (until YES in step S6-10). Steps S6-4 to 6-10 are repeated.
[0044]
In this way, every time UART data is set in the transmission buffer of the UART 13, this UART data is written into the RAM 11, and the contents of the RAM 11 are as shown in FIG. 7, for example.
[0045]
Therefore, in this case, by reading the contents of the RAM 11, it is possible to compare the data set in the transmission buffer of the UART 13 with the received data. Further, the contents of the RAM 11 can be used as a data table. It can be used at the next transmission.
[0046]
As described above, according to the embodiment of the present invention, the RAM control that can control the RAM 11 so that the data transmitted between the CPU 10 and the AD converter 12, the UART 13, or the timer 14 is written to the RAM 11. Since the circuit 19 is provided, data transmitted between the CPU 10 and the AD converter 12, the UART 13 or the timer 14 can be written to the RAM 11 and the program operation can be confirmed by reading the contents. There is no need to provide an evaluation terminal, and there is no need to add an operation check program.
[0047]
In the embodiment of the present invention, the case where the RAM address generation circuit 22 is configured to generate an address that is incremented by one has been described, but instead, an address that is decremented by one is generated. You may comprise.
[0048]
【The invention's effect】
As described above, according to the present invention, by adopting the configuration including the RAM control circuit that can control the RAM so that the data transmitted between the CPU and the peripheral circuit is written in the RAM, The program operation can be confirmed by writing the data transmitted between the CPU and the peripheral circuit to the RAM and reading the contents thereof, so there is no need to provide an evaluation terminal, and an operation confirmation program is added. There is no need.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a main part of an embodiment of the present invention.
FIG. 2 is a flowchart for explaining a first usage example of a RAM write mode in an embodiment of the present invention.
FIG. 3 is a diagram illustrating data written to a RAM according to a first usage example of a RAM write mode according to an embodiment of the present invention.
FIG. 4 is a flowchart for explaining a second usage example of the RAM write mode according to the embodiment of the present invention.
FIG. 5 is a diagram showing data written to a RAM according to a second usage example of a RAM write mode according to an embodiment of the present invention.
FIG. 6 is a flowchart for explaining a third usage example of the RAM write mode according to the embodiment of the present invention.
FIG. 7 is a diagram showing data written to a RAM according to a third usage example of a RAM write mode according to an embodiment of the present invention.
[Explanation of symbols]
17 Read signal line 18 Write signal line

Claims

In a semiconductor device including a CPU, a RAM used for holding data, a peripheral circuit accessed by the CPU , a read signal line for transmitting a read signal, and a write signal line for transmitting a write signal ,
A RAM control circuit for controlling the RAM so that data transmitted between the CPU and the peripheral circuit is written to the RAM in the RAM writing mode ;
The RAM control circuit
When the read signal and the write signal are input, and the read signal or the write signal is an active logic value, an active logic value, and when the read signal and the write signal are an inactive logic value, an inactive logic value A logic circuit that outputs a signal
A switch circuit for supplying the write signal or the output signal of the logic circuit to a write signal input terminal of the RAM;
A RAM that controls the switch circuit to supply the write signal to the write signal input terminal of the RAM in the normal operation mode and to supply an output signal of the logic circuit to the write signal input terminal in the RAM write mode. A semiconductor device comprising a write mode setting circuit .

When the RAM control circuit controls the RAM so that data transmitted between the CPU and the peripheral circuit is written to the RAM in the RAM write mode , the RAM control circuit continuously addresses the RAM. 2. The semiconductor device according to claim 1, further comprising a RAM address generation circuit for supplying