JP3923822B2

JP3923822B2 - Nonvolatile semiconductor memory capable of random programming

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Publication number: JP3923822B2
Application number: JP2002067124A
Authority: JP
Inventors: 青松楊; 士傑沈; ▲清▼ ▲祥▼ 徐
Original assignee: 力晶半導體股▲ふん▼有限公司
Priority date: 2002-03-12
Filing date: 2002-03-12
Publication date: 2007-06-06
Anticipated expiration: 2022-03-12
Also published as: JP2003273253A

Description

【０００１】
【発明の属する技術分野】
本発明は、一種の不揮発性半導体メモリに関し、特にランダム書き込み可能なＮＡＮＤタイプの不揮発性半導体メモリに関する。
【０００２】
【従来の技術】
いわゆるフラッシュメモリと呼ばれる記憶媒体の内、特に電気的消去型プログラマブル・リードオンリーメモリ（以下ＥＥＰＲＯＭと称する）は高密度等の長所を具える不揮発性メモリであって、繰り返し書き込みを行うことが出来るので幅広く応用されている。
【０００３】
フラッシュメモリの製造工程は、主にＮＯＲタイプと、ＮＡＮＤタイプの二種類に分けることが出来る。前者はプログラムの変換を主な目的とするコードフラッシュであって、後者はデータの保存を主な目的とするデータフラッシュである。コードフラッシュはプログラムの変換、読み取りを高速で実行できるため、例えば携帯電話機等に応用されている。データフラッシュは密度が高いため例えばデジタルカメラ、若しくはデータ保存機能を有する家電製品のメモリカードなどに応用されている。又フラッシュＥＥＰＲＯＭは複数の異なる形式を具える。そのうちの一つに対向チャネルを利用したＥＥＰＰＯＭが挙げられる。
【０００４】
図１に従来のＮＡＮＤタイプＥＥＰＲＯＭの断面構造を開示する。図示によればＮＡＮＤタイプＥＥＰＲＯＭ１０は、メモリ領域を具える半導体ベース１２と、該メモリ領域内に位置する半導体ベース１２に設けられる半導体ウェル１４と、半導体ベース１２に設けられる半導体ウェル１４上に形成される複数のＮＡＮＤメモリセルブロックＢと、半導体ベース１２の上に設けられるビットラインＢＬ１とを含んでなり、メモリセルブロックＢは繰り返し書き込みが出来る複数のメモリセルＭを含み、これらメモリセルＭはビットラインＢＬ１の方向に沿って形成され互いに直列方式で電気的に接続される。又ビットラインＢＬ１下方のメモリセルＭはその下方に形成されるドーピング領域をソース及びドレインとして共用し、ＮＡＮＤタイプのメモリセルを形成する。例えばメモリセルＭ１１４はドーピング領域１６をソースとしドーピング領域１８をドレインとする。但しドーピング領域１８は、同時にメモリセルＭ１１５のソースとなる。メモリセルＭは、さらにスタック構造ゲ−トを具える。例えばメモリセルＭ１４は上層がコントロールゲート２０であって下層が電荷を保存するフローティングゲート２２であってコントロールゲート２０とフローティングゲート２２との間は絶縁層２４を形成して分離させる。
【０００５】
直列されたメモリセルＭの一端はプラグ２６によってビットラインＢＬ１に電気的に接続し、他端にはセレクティングトランジスタＳＴを設けることによって、ソースラインＳＬに電気的に接続する。さらにメモリセルＭのコントロールゲートはビットラインＢＬ１に直交するワードライン(図示せず)に電気的に接続する。かかる構成によって同一のビットラインによって起動する全ての直列されたメモリセルをＮＡＮＤセルブロックと定義する。
【０００６】
上述の従来の技術によるＮＡＮＤタイプのＥＥＰＲＯＭ１０は、書き込みを実行するモードにおいて高電圧(例えば２０Ｖ)を選択したワードラインに印加して初めてメモリセルを起動する。また、選択されていないワードラインについても、チャネルを形成するためにある程度の高電圧（例えば１２Ｖ）を必要とする。よって従来のＮＡＮＤタイプＥＰＲＯＭ１０は消費電力が非常に高い、さらに、すべてのワードラインに電圧を印加しなければならないので、速度が明らかに遅い。また高電圧が印加されていることによって、例えば接合面にブレークダウン等が発生する可能性もあり、信頼性は高くはない。
【０００７】
【発明が解決しようとする課題】
本発明は大幅な消費電力削減を可能とし、アクセスタイムを短縮し、機能を高めることの出来るランダム書き込み可能な不揮発性半導体メモリを提供することを課題とする。
【０００８】
【課題を解決するための手段】
そこで本発明者は、従来のＮＡＮＤタイプＥＥＰＲＯＭの構造と、その欠点に鑑み鋭意研究を重ねた結果、メモリ領域を具える第１導電タイプ半導体ベースと、該メモリ領域内の半導体ベースに形成される第２導電タイプイオンディープウェルと、該イオンディープウェル内に形成され、且つ絶縁層によって隔離される第１導電タイプイオンシャロウェル（Shallow well）と、該シャロイオンウエル内の半導体ベースに設けられる少なくとも一以上のＮＡＮＤセルブロックと、該半導体ベース上方に設けられ、且つ該イオンシャロウェルに至るまで延伸するプラグを介して該イオンシャロウェルに所定の電圧を供給するビットラインとを含んでなる構造によって、課題を解決出来ることに着目し、かかる知見に基づいて本発明を完成させた。
【０００９】
即ち、書き込みモードを実行する場合、該シャロイオンウェルに第１の所定電圧を印加し、消去モードにおいては該シャロイオンウェルに第２の所定電圧を印加する。該シャロイオンウェルは、ディープイオンウェル内に形成され、且つシャロイオンウェルに至るまで延伸するプラグを挿入してコモン電極とするため、従来の技術のように全てのワードラインに電圧を印加する必要がない。即ち、本発明の構造は不揮発性半導体メモリに対して書き込みを実行する場合、選択したワードラインに適宜な高さの電圧を印加するだけでよい。本発明の課題である大幅な節電とアクセスタイムの短縮を可能とし、機能が高められた不揮発性半導体メモリを得ることが出来る。
【００１０】
請求項１に記載するランダム書き込み可能な不揮発性半導体メモリは、第１導電タイプの半導体ベースと、第２導電タイプのディープイオンウェルと、第１導電タイプのシャロイオンウェルと、少なくとも１以上のＮＡＮＤメモリセルブロックと、ビットラインとを含んでなり、ランダム書き込みの実行が可能な不揮発性半導体メモリであって、該第１導電タイプの半導体ベースはメモリ領域を具え、該第２導電タイプのディープイオンウェルは該メモリ領域内の半導体ベース内に形成され、該第１導電タイプのシャロイオンウェルは絶縁層によって隔離されて第２導電タイプのディープイオンウェル内に形成され、該ＮＡＮＤメモリセルブロックは該第１導電タイプのシャロイオンウェル内の半導体ベース上に形成され、該ビットラインは該半導体ベース情報に形成され、該第１導電タイプのシャロイオンウェルに至るまで延伸するプラグに電気的に接続し、書き込みモードにおいて該第１導電タイプのシャロイオンウェルに第１の所定電圧を印加し、消去モードにおいては該第１導電タイプのシャロイオンウェルに第２の所定電圧を印加する。
【００１１】
請求項２に記載するランダム書き込み可能な不揮発性半導体メモリは、請求項１におけるシャロイオンウェルのウェルの深さが、該絶縁層の厚さに比して浅い。
【００１２】
請求項３に記載するランダム書き込み可能な不揮発性半導体メモリは、請求項２における不揮発性半導体メモリにおいて、該第１導電タイプがｐ型であって、該第２導電タイプがｎ型である。
【００１３】
請求項４に記載するランダム書き込み可能な不揮発性半導体メモリは、請求項３におけるＮＡＮＤメモリセルブロックは繰り返し書き込みできる複数のメモリセルを直列に接続し、且つ該直列されたメモリセルの一端にセレクティングトランジスタを設け、他端はプラグに電気的に接続する。
【００１４】
請求項５に記載するランダム書き込み可能な不揮発性半導体メモリは、請求項４におけるセレクティングトランジスタがソースラインと電気的に接続する。
【００１５】
請求項６に記載するランダム書き込み可能な不揮発性半導体メモリは、請求項５におけるメモリセルはスタック構造ゲートを含んでなる。
【００１６】
請求項７に記載するランダムアクセスが可能な不揮発性半導体メモリは、請求項６におけるメモリセルがＳＯＮＯＳメモリセルである。
【００１７】
請求項８に記載するランダムアクセスが可能な不揮発性半導体メモリは、半導体ベースと、シャロイオンウェルと、ディープイオンウェルと複数のＮＡＮＤメモリセルブロックと、少なくとも１以上のビットラインとを具えてなる電気的消去型プログラマブル・リードオンリーメモリ（ＥＥＰＲＯＭ）であって、該半導体ベースはメモリ領域を具え、該シャロイオンウェルは該メモリ領域内に絶縁層で隔離されて形成され、該ディープイオンウェルは該メモリ領域内の該シャロイオンウェル下方に設けられ、該複数のＮＡＮＤメモリセルブロックは該シャロイオンウェル内の該半導体ベース上に形成され、該ビットラインは該半導体ベース上方に設けられ該シャロイオンウェルに至るまで延伸するプラグに電気的に接続し、該プラグを介して該シャロイオンウェルに電気的に接続する。
【００１８】
請求項９に記載する電気的消去型プログラマブル・リードオンリーメモリは、請求項８におけるシャロイオンウェルのウェルの深さが、該絶縁層の厚さに比して薄い。
【００１９】
請求項１０に記載する電気的消去型プログラマブル・リードオンリーメモリは、請求項９における電気的消去型プログラマブル・リードオンリーメモリであって、且つ書き込みモードを実行する場合該ビットラインから該シャロイオンウェルに第１の所定電圧を印加し、消去モードにおいて該ビットラインから該シャロイオンウェルに第２の所定電圧を印加する。
【００２０】
請求項１１に記載する電気的消去型プログラマブル・リードオンリーメモリは、請求項１０における書き込みモードがファウラーノードハイムのトンネル現象を利用して行われる。
【００２１】
請求項１２に記載する電気的消去型プログラマブル・リードオンリーメモリは、請求項１１における第１の所定電圧が５Ｖであって、該第２の所定電圧が-１０Ｖである。
【００２２】
請求項１３に記載する電気的消去型リードオンリーメモリは、請求項１２におけるＮＡＮＤメモリセルブロックが複数の繰り返し書き込み可能なメモリセルとセレクティングトランジスタを含んでなり、該複数のメモリセルは直列方式で互いに接続され、一端に該セレクティングトランジスタを設ける。
【００２３】
請求項１４に記載する電気的消去型プログラマブル・リードオンリーメモリは、請求項１３におけるセレクティングトランジスタがソースラインに電気的に接続する。
【００２４】
請求項１５に記載する電気的消去型プログラマブル・リードオンリーメモリは、請求項１４におけるメモリセルは、スタック構造ゲートを含んでなる。
【００２５】
請求項１６に記載する電気的消去型プログラマブル・リードオンリーメモリは、請求項１５におけるメモリセルがＳＯＮＯＳメモリセルである。
【００２６】
【発明の実施の形態】
本発明は、ランダム書き込み可能なＮＡＮＤタイプの不揮発性半導体メモリに関し、第１導電タイプの半導体ベースと、第２導電タイプのディープイオンウェルと、第１導電タイプのシャロイオンウェルと、少なくとも１以上のＮＡＮＤメモリセルブロックと、ビットラインとを含んでなる。
【００２７】
かかる不揮発性半導体メモリの構造と特徴を詳述するために具体的な実施例を挙げ、図示を参考にして以下に説明する。
【００２８】
【実施例】
図２に本発明によるＮＡＮＤタイプ不揮発性半導体メモリ３０の回路図を開示する。図示によればＮＡＮＤメモリセルブロックＥは繰り返し書き込みできる複数のメモリセルＭを含んでなり、複数のメモリセルＭはビットラインＢＬ１の方向に沿って直列方式で互いに接続される。また該直列された複数のメモリセルＭの一端はビットラインＢＬ１に電気的に接続し、他端にセレクティングトランジスタＳＴを設けることによってソースラインＳＬに接続する。
【００２９】
図３に本発明によるＮＡＮＤタイプの不揮発性半導体メモリ３０のレイアウトを開示し、図４には図３におけるＮＡＮＤタイプの不揮発性半導体メモリ３０のビットラインＢＬ１に沿った断面図を開示する。図示によればＮＡＮＤタイプの半導体メモリ３０は、メモリ領域を具える第１導電タイプ半導体ベース３２と、メモリ領域における半導体ベース３２内に形成される第２導電タイプディープイオンウェル３４と、該ディープイオンウェル内において絶縁層３８によって該ディープイオンウェルと隔離されて形成される第１導電タイプシャロイオンウェル３６と、シャロイオンウェル３６における半導体ベース３２上に形成される複数のＮＡＮＤメモリセルブロックＢと半導体ベース３２上方に設けられシャロイオンウェル３６に至るまで延伸するプラグ４０とによってなり書き込みモードにおいてはシャロイオンウェル３６に第１の所定電圧を印加し、消去モードにおいてシャロイオンウェル３６に第２の所定電圧を印加する。
【００３０】
本発明の好ましい実施例において半導体ベース３２はｐ型半導体ベースであって、ディープイオンウェル３４はｎ型導電タイプである。又シャロイオンウェル３６はｐｅ型導電タイプである。当然のことながら本発明は半導体ベース３２をｎ型導電タイプとしても良い。この場合ディープイオンウェル３４はｐ型導電タイプとなり、シャロイオンウェル３６はｎ型導電タイプとなる。
【００３１】
またシャロイオンウェル３６のウェルの深さは絶縁層３８の厚さよりも浅くする。本発明による実施例では絶縁層３８の厚さを約３０００〜Å４０００Åとする。同時にディープイオンウェルのドーピング剤用量は約１Ｅ１２〜１Ｅ１１３ａｔｏｍｓ／ｍ^２であって該シャロイオンウェルのドーピング剤用量は約１Ｅ１３〜１Ｅ１４ａｔｏｍｓ／ｍ^２とする。
【００３２】
ＮＡＮＤメモリセルブロックＢは繰り返し書き込み出来る複数のメモリセルＭを具え複数のメモリセルＭはビットラインＢＬの方向に沿って互いに直列方式で接続される。また同一ビットラインＢＬ下方の隣り合うメモリセルＭはその下方のドーピング領域を共用してソース及びドレインとしてＮＡＮＤタイプメモリセルを形成する。例えばメモリセルＭ１４はドーピング領域４２をソースとし、ドーピング領域４４をドレインとする。但しドーピング領域４４は同時にメモリセルＭ１１５のソースでもある。
【００３３】
本発明の好ましい実施例においてはメモリセルＭはスタック構造ゲートを具える。例えばメモリセルＭ１１４の上層をポリシリコンによってコントロールゲート４６を形成し、下層は電荷を保存するフローティングゲート４８とすると共に絶縁フィルム５０をコントロールゲート４６と、フローティングゲート４８とを隔離する絶縁フィルム５０はＯＮＯ（oxide-nitride-oxide）フィルムであっても良い。但し本発明におけるゲート構造はＳＯＮＯＳ構造のゲートであっても良い。即ち、シャロイオンウェル３６上に直接ＯＮＯ層を沈降させて形成しさらにポリシリコン層を沈降させて形成しコントールゲート４６とする。ビットラインＢＬ下方に設けられる複数のメモリセルＭのコントロールゲートは、それぞれ対応するワードラインＷＬに電気的に接続する。よって１ビットラインによって起動される全ての直列されるメモリセルをＮＡＮＤメモリセルブロックと定義する。
【００３４】
直列する該複数のメモリセルの一端はプラグ４０を介してビットラインＢＬに電気的に接続する。プラグ４０をシャロイオンウェル３６に至るまで延伸させる為にはエッチングによってコンタクトホールを形成する。即ちシャロイオンウェル３６の表面にエッチングを施し、さらに下方へ垂直にエッチングし、メモリセルＭのドレインとなるドーピング領域からシャロイオンウェル３６内に至るまでエッチングする。
【００３５】
また、図５に開示するように、ソースラインＳＬの形式は、不揮発性半導体メモリ３０内に開示する埋め込み式ドーピング領域ＳＬ１以外に、メタルリードを利用してプラグ５２とドーピング領域５４を接続する。
【００３６】
図６にスタック構造ゲートを具える不揮発性半導体メモリの操作条件を開示する。図６の開示に基づき、且つ前記の不揮発性半導体メモリ３０を例にして説明する。不揮発性半導体メモリ３０に対して書き込みモードを実行する場合、ビットラインＢＬに５Ｖの電圧を印加する。ビットラインＢＬはシャロイオンウェル３６に至るまで延伸するプラグ４０を介してシャロイオンウェル３６と電気的に接続する。よって、ビットラインＢＬはシャロイオンウェル３６に５Ｖの電圧を供給することが出来る。このため、シャロイオンウエル３６は、コモン電極となる。従って、１メモリセルＭを選択して書き込みを行う場合、選択したワードラインＷＬに適宜な高さの電圧を印加すればよく、全てのワードラインＷＬに印加する必要なく、ファウラーノルトハイムのトンネル電流現象を利用して電子を移動させ、書き込みを行うことが出来る。本発明の実施例においては、選択したワードラインＷＬに印加する電圧は、約−１０Ｖであって、ソースラインはフローティングとなり、セレクティングトランジスタＳＴのゲートは、いずれも０Ｖである。
【００３７】
また、不揮発性半導体メモリ３０の消去モードを実行する場合には、−１０Ｖの電圧をソースラインＳＬに印加する。消去モードは、全てのメモリセルＭに対して一括して消去を行うため、全てのワードラインＷＬはいずれも１０Ｖの電圧を印加する。この場合、同様にビットラインＢＬはフローティングとなり、セレクティングトランジスタＳＴはいずれも０Ｖであって、且つ同様にファウラーノルトハイムのトンネル電流現象を利用して消去を行う。即ち、不揮発性半導体メモリ３０は、両方向のファウラーノルトハイムのトンネル電流現象を利用して操作する。
【００３８】
また、不揮発性半導体メモリ３０の読み取りモードを行う場合は、ビットラインの電圧を０Ｖとし、選択されたセレクティングトランジスタＳＴのゲートに５Ｖの電流を印加し、選択されないセレクティングトランジスタＳＴｘのゲートは０Ｖを維持する。同時に選択されないワードラインＷＬｘにも５Ｖの電圧を印加し、選択されたワードラインＷＬを０Ｖに設定して、読み取りを実行する。また、１〜５Ｖの電圧をソースラインＳＬに印加する。
【００３９】
本発明による不揮発性半導体メモリは、上述のスタック構造ゲート以外に、ＳＯＮＯＳメモリセルによって構成してもよい。ＳＯＮＯＳメモリセルを具える不揮発性記憶媒体の操作条件を図７に開示する。図示によれば、書き込み及び消去モードにおいて、ＳＯＮＯＳメモリセルを具える不揮発性半導体メモリが必要とする電圧は、スタック構造ゲートの場合に比して低い。即ち、該ＳＯＮＯＳメモリセルによってなる不揮発性半導体メモリは、製造工程が簡易であるのみならず、同時に節電の効果も具える。
【００４０】
以上は、本発明の好ましい実施例であって本発明の実施の範囲を限定するものではない。よって当業者のなしえる変更若しくは修正であって、本発明の精神の下においてなされ、且つ本発明に対して均等の効果を有するものは、いずれも本発明の特許請求の範囲に含まれるものとする。
【００４１】
【発明の効果】
本発明による不揮発性半導体メモリは、ディープイオンウェル内にシャロイオンウェルを形成し、ビットラインに接続するプラグを該シャロイオンウエル内に挿設してコモン電極とする。このような構造は、従来の技術において全てのビットラインに電圧を印加しなければならない欠点を改善することが出来る。また、本発明による不揮発性半導体メモリの構造は、従来の技術において高い駆動電圧を必要とする欠点を改善することが出来る。言い換えれば、本発明による構造は、不揮発性半導体メモリに対して書き込みモードを実行する場合、選択したワードラインに適宜な電圧を印加するだけでよい。よって、大幅に消費電力を削減することができ、アクセスタイムを短縮し、メモリの機能を高める。
【図面の簡単な説明】
【図１】従来のＮＡＮＤタイプＥＥＰＲＯＭの構造を表わす断面図である。
【図２】本発明によるＮＡＮＤタイプの不揮発性半導体メモリと均等の効果を有する電気回路の説明図である。
【図３】本発明によるＮＡＮＤタイプの不揮発性半導体メモリのレイアウトを表わす説明図である。
【図４】図３に開示するＮＡＮＤタイプの不揮発性半導体メモリのビットラインに沿った断面図である。
【図５】本発明によるＮＡＮＤタイプの不揮発性半導体メモリの第２の実施例の構造を表わす断面図である。
【図６】本発明におけるスタック構造ゲートを具えた不揮発性半導体メモリの操作条件表である。
【図７】本発明におけるＳＯＮＯＳメモリセルを具えた不揮発性半導体メモリの操作条件表である。
【符号の説明】
３２半導体ベース
４２、４４、５４ドーピング領域
４６コントロールゲート
４８フローティングゲート
３８絶縁層
４０、５２プラグ
３０ＮＡＮＤタイプ不揮発性半導体メモリ
３４ディープイオンウェル
３６シャロイオンウェル
５０絶縁フィルム
Ｂメモリセルブロック
ＢＬ、ＢＬ１ビットライン
Ｍ、Ｍ１４、Ｍ１１４、Ｍ１１５メモリセル
ＳＬソースライン
ＳＴセレクティングトランジスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a kind of nonvolatile semiconductor memory, and more particularly to a NAND type nonvolatile semiconductor memory capable of random writing .
[0002]
[Prior art]
Among storage media called flash memories, an electrically erasable programmable read-only memory (hereinafter referred to as EEPROM) is a non-volatile memory having advantages such as high density, and can be repeatedly written . Widely applied.
[0003]
The manufacturing process of the flash memory can be mainly divided into two types, a NOR type and a NAND type. The former is a code flash whose main purpose is program conversion , and the latter is a data flash whose main purpose is data storage. Since code flash can perform program conversion and reading at high speed, it is applied to, for example, mobile phones. Since the data flash has a high density, it is applied to, for example, a digital camera or a memory card of a home appliance having a data storage function. Flash EEPROM also has a number of different formats. One of them is EEPROM using an opposite channel.
[0004]
FIG. 1 discloses a cross-sectional structure of a conventional NAND type EEPROM. As shown in the figure, the NAND type EEPROM 10 is formed on a semiconductor base 12 having a memory region, a semiconductor well 14 provided in the semiconductor base 12 located in the memory region, and a semiconductor well 14 provided in the semiconductor base 12. A plurality of NAND memory cell blocks B and a bit line BL1 provided on the semiconductor base 12, and the memory cell block B includes a plurality of memory cells M that can be repeatedly written. They are formed along the direction of the line BL1 and are electrically connected to each other in series. Further, the memory cell M below the bit line BL1 shares a doping region formed therebelow as a source and a drain to form a NAND type memory cell. For example, the memory cell M114 has the doping region 16 as a source and the doping region 18 as a drain. However, the doping region 18 is simultaneously the source of the memory cell M115. The memory cell M further includes a stack structure gate. For example, in the memory cell M14, the upper layer is the control gate 20 and the lower layer is the floating gate 22 for storing electric charge, and the control gate 20 and the floating gate 22 are separated by forming an insulating layer 24.
[0005]
One end of the serially connected memory cells M is electrically connected to the bit line BL1 by a plug 26, and the other end is electrically connected to the source line SL by providing a selecting transistor ST. Further, the control gate of the memory cell M is electrically connected to a word line (not shown) orthogonal to the bit line BL1. With this configuration, all serial memory cells activated by the same bit line are defined as NAND cell blocks.
[0006]
The NAND type EEPROM 10 according to the above-described conventional technology activates a memory cell only when a high voltage (for example, 20 V) is applied to a selected word line in a write execution mode. As for the selected optionally such have word lines, requiring a certain degree of high voltage (for example, 12V) to form a channel. Therefore, the conventional NAND type EPROM 10 has very high power consumption, and the voltage must be applied to all the word lines, so the speed is obviously slow . Further, since a high voltage is applied , for example, breakdown or the like may occur on the joint surface, and the reliability is not high.
[0007]
[Problems to be solved by the invention]
An object of the present invention is to provide a random- writable nonvolatile semiconductor memory capable of greatly reducing power consumption , shortening access time, and improving functions.
[0008]
[Means for Solving the Problems]
Therefore, as a result of intensive research in view of the structure of the conventional NAND type EEPROM and its drawbacks, the present inventor has formed a first conductive type semiconductor base having a memory area and a semiconductor base in the memory area. A second conductivity type ion deep well; a first conductivity type ion shallow well formed in the ion deep well and separated by an insulating layer; and at least a semiconductor base in the shallow ion well. A structure including at least one NAND cell block and a bit line provided above the semiconductor base and supplying a predetermined voltage to the ion shallow well through a plug extending to the ion shallow well The present invention has been completed based on this finding, focusing on the ability to solve the problems.
[0009]
That is, when the write mode is executed, a first predetermined voltage is applied to the shallow ion well, and in the erase mode, a second predetermined voltage is applied to the shallow ion well. The shallow ion well is formed in the deep ion well, and a plug extending to the shallow ion well is inserted to form a common electrode. Therefore, it is necessary to apply a voltage to all word lines as in the conventional technique. There is no. That is, according to the structure of the present invention, when writing to the nonvolatile semiconductor memory, it is only necessary to apply a voltage having an appropriate height to the selected word line. It is possible to obtain a nonvolatile semiconductor memory with improved functions, which can greatly reduce power consumption and access time, which are the problems of the present invention.
[0010]
The randomly writable nonvolatile semiconductor memory according to claim 1, comprising: a semiconductor base of a first conductivity type; a deep ion well of a second conductivity type; a shallow ion well of a first conductivity type; and at least one NAND A nonvolatile semiconductor memory including a memory cell block and a bit line and capable of executing random writing , wherein the first conductivity type semiconductor base includes a memory region, and the second conductivity type deep ion A well is formed in a semiconductor base in the memory region, the first conductivity type shallow ion well is formed in a second conductivity type deep ion well separated by an insulating layer, and the NAND memory cell block includes the NAND memory cell block The bit line is formed on a semiconductor base in a first conductivity type shallow ion well. Formed in a semiconductor-based information, and electrically connected to the plug which extends up to the shallow ion well of first conductivity type, a first predetermined voltage is applied to the shallow ion well of the first conductivity type in the write mode In the erase mode, a second predetermined voltage is applied to the shallow ion well of the first conductivity type.
[0011]
In a random writable nonvolatile semiconductor memory according to a second aspect, the depth of the well of the shallow ion well in the first aspect is shallower than the thickness of the insulating layer.
[0012]
A randomly writable nonvolatile semiconductor memory according to a third aspect is the nonvolatile semiconductor memory according to the second aspect, wherein the first conductivity type is p-type and the second conductivity type is n-type.
[0013]
Random writable nonvolatile semiconductor memory according to claim 4, a plurality of memory cells that can be repeatedly write NAND memory cell block in claim 3 connected in series, and the selecting the one end of the series memory cell A transistor is provided, and the other end is electrically connected to the plug.
[0014]
In a randomly writable nonvolatile semiconductor memory according to a fifth aspect, the selecting transistor according to the fourth aspect is electrically connected to the source line.
[0015]
In a random writable nonvolatile semiconductor memory according to a sixth aspect, the memory cell in the fifth aspect includes a stack structure gate.
[0016]
In the nonvolatile semiconductor memory capable of random access according to claim 7, the memory cell according to claim 6 is a SONOS memory cell.
[0017]
The nonvolatile semiconductor memory capable of random access according to claim 8 is an electric circuit comprising a semiconductor base, a shallow ion well, a deep ion well, a plurality of NAND memory cell blocks, and at least one bit line. Erasable programmable read only memory (EEPROM), wherein the semiconductor base includes a memory region, the shallow ion well is formed in the memory region isolated by an insulating layer, and the deep ion well is formed in the memory A plurality of NAND memory cell blocks are formed on the semiconductor base in the shallow ion well, and the bit lines are provided above the semiconductor base and formed in the shallow ion well. Electrically connected to a plug that extends to and through the plug Electrically connected to the shallow ion well.
[0018]
In the electrically erasable programmable read-only memory according to claim 9, the depth of the well of the shallow ion well according to claim 8 is smaller than the thickness of the insulating layer.
[0019]
An electrically erasable programmable read-only memory according to claim 10 is the electrically erasable programmable read-only memory according to claim 9, and when the write mode is executed, the bit line is transferred to the shallow ion well. A first predetermined voltage is applied, and a second predetermined voltage is applied from the bit line to the shallow ion well in the erase mode.
[0020]
In an electrically erasable programmable read-only memory according to an eleventh aspect, the write mode according to the tenth aspect is performed using the Fowler-Nordheim tunneling phenomenon.
[0021]
The electrically erasable programmable read-only memory according to claim 12 has the first predetermined voltage of 5V and the second predetermined voltage of −10V.
[0022]
An electrically erasable read-only memory according to a thirteenth aspect includes a NAND memory cell block according to the twelfth aspect including a plurality of repetitively writable memory cells and a selecting transistor, and the plurality of memory cells are connected in series. The selecting transistors are connected to each other and provided at one end.
[0023]
In an electrically erasable programmable read-only memory according to claim 14, the selecting transistor according to claim 13 is electrically connected to the source line.
[0024]
In an electrically erasable programmable read-only memory according to a fifteenth aspect, the memory cell according to the fourteenth aspect includes a stack structure gate.
[0025]
In an electrically erasable programmable read-only memory according to a sixteenth aspect, the memory cell according to the fifteenth aspect is a SONOS memory cell.
[0026]
DETAILED DESCRIPTION OF THE INVENTION
The present invention relates to a randomly writable NAND type nonvolatile semiconductor memory, a first conductivity type semiconductor base, a second conductivity type deep ion well, a first conductivity type shallow ion well, and at least one or more A NAND memory cell block and a bit line are included.
[0027]
In order to describe the structure and characteristics of such a nonvolatile semiconductor memory in detail, a specific example will be given and described below with reference to the drawings.
[0028]
【Example】
FIG. 2 discloses a circuit diagram of a NAND type nonvolatile semiconductor memory 30 according to the present invention. As shown in the figure, the NAND memory cell block E includes a plurality of memory cells M that can be repeatedly written , and the plurality of memory cells M are connected to each other in series along the direction of the bit line BL1. One end of the plurality of memory cells M connected in series is electrically connected to the bit line BL1, and connected to the source line SL by providing a selecting transistor ST at the other end.
[0029]
FIG. 3 discloses a layout of the NAND type nonvolatile semiconductor memory 30 according to the present invention, and FIG. 4 discloses a cross-sectional view along the bit line BL1 of the NAND type nonvolatile semiconductor memory 30 in FIG. As shown, the NAND type semiconductor memory 30 includes a first conductive type semiconductor base 32 having a memory region, a second conductive type deep ion well 34 formed in the semiconductor base 32 in the memory region, and the deep ion A first conductive type shallow ion well 36 formed in the well and isolated from the deep ion well by an insulating layer 38, and a plurality of NAND memory cell blocks B and semiconductors formed on the semiconductor base 32 in the shallow ion well 36 The first predetermined voltage is applied to the shallow ion well 36 in the write mode, and the second predetermined voltage is applied to the shallow ion well 36 in the erase mode. a voltage is applied.
[0030]
In the preferred embodiment of the invention, the semiconductor base 32 is a p-type semiconductor base and the deep ion well 34 is of an n-type conductivity type. The shallow ion well 36 is a pe-type conductive type. As a matter of course, in the present invention, the semiconductor base 32 may be an n-type conductive type. In this case, the deep ion well 34 is a p-type conductivity type, and the shallow ion well 36 is an n-type conductivity type.
[0031]
Further, the depth of the well of the shallow ion well 36 is made shallower than the thickness of the insulating layer 38. In the embodiment according to the present invention, the thickness of the insulating layer 38 is about 3000 to 4000 mm. At the same time, the doping agent dose of the deep ion well is about 1E12 to 1E113 atoms / m ² and the doping agent dose of the shallow ion well is about 1E13 to 1E14 atoms / m ² .
[0032]
The NAND memory cell block B includes a plurality of memory cells M that can be repeatedly written, and the plurality of memory cells M are connected to each other in a serial manner along the direction of the bit line BL. Adjacent memory cells M below the same bit line BL share the lower doping region to form NAND type memory cells as sources and drains. For example, the memory cell M14 has the doping region 42 as a source and the doping region 44 as a drain. However, the doping region 44 is also the source of the memory cell M115.
[0033]
In the preferred embodiment of the invention, the memory cell M comprises a stacked gate. For example, the control gate 46 is formed of polysilicon as the upper layer of the memory cell M114, the lower layer is a floating gate 48 for storing charges, and the insulating film 50 is used to isolate the control gate 46 and the floating gate 48 from ONO. (Oxide-nitride-oxide) film may be used. However, the gate structure in the present invention may be a SONOS structure gate. That is, the ONO layer is directly deposited on the shallow ion well 36, and the polysilicon layer is further sedimented to form the control gate 46. The control gates of the plurality of memory cells M provided below the bit line BL are electrically connected to the corresponding word lines WL, respectively. Therefore, all serial memory cells activated by one bit line are defined as NAND memory cell blocks.
[0034]
One end of the plurality of memory cells in series is electrically connected to the bit line BL via the plug 40. In order to extend the plug 40 to the shallow ion well 36, a contact hole is formed by etching. That is, etching is performed on the surface of the shallow ion well 36, further vertically etching is performed, and etching is performed from the doping region serving as the drain of the memory cell M to the inside of the shallow ion well 36.
[0035]
In addition, as disclosed in FIG. 5, the source line SL is connected to the plug 52 and the doping region 54 using a metal lead in addition to the buried doping region SL <b> 1 disclosed in the nonvolatile semiconductor memory 30.
[0036]
FIG. 6 discloses operating conditions of a nonvolatile semiconductor memory having a stack structure gate. The nonvolatile semiconductor memory 30 will be described as an example based on the disclosure of FIG. When the write mode is executed for the nonvolatile semiconductor memory 30, a voltage of 5V is applied to the bit line BL. The bit line BL is electrically connected to the shallow ion well 36 through a plug 40 extending to the shallow ion well 36. Therefore, the bit line BL can supply a voltage of 5 V to the shallow ion well 36. For this reason, the shallow ion well 36 becomes a common electrode. Therefore, when writing is performed by selecting one memory cell M, it is only necessary to apply a voltage of an appropriate height to the selected word line WL, and it is not necessary to apply to all the word lines WL, and Fowler-Nordheim tunnel current The phenomenon can be used to move electrons to perform writing. In the embodiment of the present invention, the voltage applied to the selected word line WL is about −10V, the source line is floating, and the gates of the selecting transistors ST are all 0V.
[0037]
Also, when executing an erase mode of the non-volatile semiconductor memory 30, a voltage of -10V to the source line SL. In the erase mode, since all the memory cells M are erased at once, a voltage of 10V is applied to all the word lines WL. In this case, similarly, the bit line BL is in a floating state, the selecting transistors ST are all 0 V, and similarly, erasing is performed using the Fowler-Nordheim tunnel current phenomenon. That is, the nonvolatile semiconductor memory 30 is operated by utilizing the Fowler-Nordheim tunnel current phenomenon in both directions.
[0038]
When the read mode of the nonvolatile semiconductor memory 30 is performed, the voltage of the bit line is set to 0V, a current of 5V is applied to the gate of the selected selecting transistor ST, and the gate of the unselected selecting transistor STx is set to 0V. To maintain. At the same time, a voltage of 5V is applied to the word lines WLx that are not selected, the selected word line WL is set to 0V, and reading is executed. A voltage of 1 to 5 V is applied to the source line SL.
[0039]
The nonvolatile semiconductor memory according to the present invention may be composed of SONOS memory cells in addition to the above-described stack structure gate. The operating conditions of a non-volatile storage medium comprising SONOS memory cells are disclosed in FIG. As shown in the figure, the voltage required for the nonvolatile semiconductor memory including the SONOS memory cells in the write and erase modes is lower than that in the case of the stack structure gate. That is, the nonvolatile semiconductor memory including the SONOS memory cell has not only a simple manufacturing process but also a power saving effect.
[0040]
The above is a preferred embodiment of the present invention and does not limit the scope of the present invention. Accordingly, any changes or modifications that can be made by those skilled in the art, which are made within the spirit of the present invention and have an equivalent effect on the present invention, are included in the scope of the claims of the present invention. To do.
[0041]
【The invention's effect】
In the nonvolatile semiconductor memory according to the present invention, a shallow ion well is formed in a deep ion well, and a plug connected to the bit line is inserted into the shallow ion well to form a common electrode. Such a structure can remedy the drawback of applying voltage to all bit lines in the prior art. The structure of the nonvolatile semiconductor memory according to the present invention can improve the drawback of requiring a Oite high driving voltage to the prior art. In other words, the structure according to the present invention only needs to apply an appropriate voltage to the selected word line when executing the write mode for the nonvolatile semiconductor memory. Therefore, power consumption can be greatly reduced , access time is shortened, and memory functions are enhanced .
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a structure of a conventional NAND type EEPROM.
FIG. 2 is an explanatory diagram of an electric circuit having effects equivalent to those of a NAND type nonvolatile semiconductor memory according to the present invention.
FIG. 3 is an explanatory diagram showing a layout of a NAND type nonvolatile semiconductor memory according to the present invention.
4 is a cross-sectional view taken along a bit line of the NAND-type nonvolatile semiconductor memory disclosed in FIG. 3;
FIG. 5 is a cross-sectional view showing the structure of a second embodiment of a NAND type nonvolatile semiconductor memory according to the present invention;
FIG. 6 is an operation condition table of a nonvolatile semiconductor memory having a stack structure gate according to the present invention.
FIG. 7 is an operation condition table for a nonvolatile semiconductor memory including a SONOS memory cell according to the present invention.
[Explanation of symbols]
32 Semiconductor base 42, 44, 54 Doping region 46 Control gate 48 Floating gate 38 Insulating layer 40, 52 Plug 30 NAND type nonvolatile semiconductor memory 34 Deep ion well 36 Shallow ion well 50 Insulating film B Memory cell block BL, BL1 Bit line M, M14, M114, M115 Memory cell SL Source line ST Selecting transistor

Claims

Random writing is possible, including a semiconductor base of the first conductivity type, a deep ion well of the second conductivity type, a shallow ion well of the first conductivity type, at least one NAND memory cell block, and a bit line. Non-volatile semiconductor memory,
The semiconductor base of the first conductivity type comprises a memory area;
The second conductivity type deep ion well is formed in a semiconductor base in the memory region;
The first conductivity type shallow ion well is formed in the second conductivity type deep ion well separated by an insulating layer;
The NAND memory cell block is formed on a semiconductor base in the first conductivity type shallow ion well;
The bit line is formed above the semiconductor base and electrically connected to a plug extending to the first conductivity type shallow ion well;
A first predetermined voltage is applied to the first conductivity type shallow ion well in the write mode , and a second predetermined voltage is applied to the first conductivity type shallow ion well in the erase mode. Randomly writable nonvolatile semiconductor memory.

The random writable nonvolatile semiconductor memory according to claim 1, wherein a depth of the well of the shallow ion well is shallower than a thickness of the insulating layer.

2. The random writable nonvolatile semiconductor memory according to claim 1, wherein the first conductivity type is p-type and the second conductivity type is n-type.

The NAND memory cell block is characterized in that a plurality of memory cells that can be repeatedly written are connected in series, a selecting transistor is provided at one end of the serially connected memory cells, and the other end is electrically connected to a plug. The random writable nonvolatile semiconductor memory according to claim 1 .

5. The randomly writable nonvolatile semiconductor memory according to claim 4, wherein the selecting transistor is electrically connected to a source line.

5. The randomly writable nonvolatile semiconductor memory according to claim 4, wherein the memory cell includes a stack structure gate.

5. The random access nonvolatile semiconductor memory according to claim 4, wherein the memory cell is a SONOS memory cell.

An electrically erasable programmable read only memory (EEPROM) comprising a semiconductor base, a shallow ion well, a deep ion well, a plurality of NAND memory cell blocks, and at least one bit line,
The semiconductor base comprises a memory area;
The shallow ion well is formed in the memory region and separated by an insulating layer;
The deep ion well is provided below the shallow ion well in the memory region,
The plurality of NAND memory cell blocks are formed on the semiconductor base in the shallow ion well;
The bit line is electrically connected to a plug provided above the semiconductor base and extending to the shallow ion well, and is electrically connected to the shallow ion well through the plug. Erasable programmable read-only memory.

9. The electrically erasable programmable read only memory according to claim 8, wherein a depth of the shallow ion well is smaller than a thickness of the insulating layer.

The electrical erasable programmable read-only memory applies a first predetermined voltage to Oite the shallow ion well write mode, applying a second predetermined voltage to Oite the shallow ion well to an erase mode The electrically erasable programmable read-only memory according to claim 8.

9. The electrically erasable programmable read-only memory according to claim 8, wherein the write mode is performed using a Fowler-Nordheim tunnel current phenomenon.

11. The electrically erasable programmable read-only memory according to claim 10, wherein the first predetermined voltage is 5V and the second predetermined voltage is -10V.

The NAND memory cell block includes a plurality of repetitively writable memory cells and a selecting transistor, wherein the plurality of memory cells are connected to each other in series, and the selecting transistor is provided at one end. Item 9. The electrically erasable read-only memory according to Item 8.

The electrically erasable programmable read-only memory according to claim 13, wherein the selecting transistor is electrically connected to a source line.

14. The electrically erasable programmable read-only memory according to claim 13, wherein the memory cell includes a stack structure gate.

14. The electrically erasable programmable read-only memory according to claim 13, wherein the memory cell is a SONOS memory cell.