JP3915251B2

JP3915251B2 - Logic circuit

Info

Publication number: JP3915251B2
Application number: JP15922098A
Authority: JP
Inventors: 浩上杉; 岳史長田
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1998-06-08
Filing date: 1998-06-08
Publication date: 2007-05-16
Anticipated expiration: 2018-06-08
Also published as: JPH11355126A

Description

【０００１】
【発明の属する技術分野】
本発明は、パス・トランジスタ・ロジック回路に接続されたバッファ回路の高速化および低消費電力化に関する。
【０００２】
【従来の技術】
従来のディジタル回路は、通常、ＣＭＯＳ使用の回路で構成されていたが、次世代ＬＳＩにおける高速化、低消費電力化を図るために、パス・トランジスタ・ロジック回路が用いられるようになってきた。パス・トランジスタ・ロジックは従来のＣＭＯＳロジックに比べて少ないトランジスタ数で同じ動作の論理回路を実現することができるからである。
【０００３】
しかし、例えば、ＮＭＯＳで構成されたパス・トランジスタ・ロジックでは、ＮチャネルＭＯＳＦＥＴが直列に接続されるため、出力信号がＬレベルからＨレベルに変化する場合、Ｈレベルの電位はゲート１段あたりＮチャネルＭＯＳＦＥＴのソース−ドレイン電圧分だけ低下すると共に、立ち上がり波形が大きくなまってしまうという問題点がある。さらに、基板バイアス効果により駆動能力が低下するといった問題点がある。
【０００４】
したがって、多段に接続されたロジックでは、動作電圧の低下、駆動能力の低下により伝送の性能が劣化する。従来からこの性能劣化を補償するため、図５に示すようにパス・トランジスタ・ロジック回路３０の出力部３１に補償回路即ちバッファ回路３２を付加する方法が知られている。このバッファ回路３２としては以下に示すように様々な方式が提示されている。
【０００５】
例えば、図６に示す例は、パス・トランジスタ・ロジック回路により構成される論理ネットワーク３３の出力部３１にＣＭＯＳインバータ３４を付加して、低下したＨレベルの電位を電源電圧にもどし、かつ駆動能力を向上させるものである（文献 K.Yano,et al.A3.8-ns CMOS 16 16-b multiplier using complementary pass-transistor logic.IEEE J.Solid-State Circuits,Vol.25,No2,pp.388-395,Apr,1990）。この例では、論理ネットワーク３３からの出力を相補出力としているため、ＣＭＯＳインバータ３４を２個接続している。
【０００６】
しかしこの構成では、ＣＭＯＳインバータ３４への入力信号である論理ネットワーク３３の出力がＬレベルからＨレベルに変化する場合、その立上がり電圧波形が緩やかなため、ＣＭＯＳインバータ３４の貫通電流が増大するという問題点がある。
【０００７】
図１０にパス・トランジスタ・ロジック回路で構成された論理ネットワーク３３の出力部３１からの出力電位、即ち、ＣＭＯＳインバータ３４への入力電圧ＩＮ１およびＩＮ２の時間変化を示す。パス・トランジスタ・ロジック回路の特徴として、特にＭＯＳＦＥＴの特性により、ＩＮ１は急激にＨ状態からＬ状態に変化するが、ＩＮ２の電圧波形はなまり、緩やかにＬ状態からＨ状態に変化する。ＩＮ２が入力されたＣＭＯＳインバータ３４は、ｔ₂ でＮＭＯＳトランジスタがオフからオンに変わり、一方ｔ3 でＰＭＯＳトランジスタがオンからオフに変わる。このため、ｔ₂ 〜ｔ₃ の間はＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ共にオン状態となり、貫通電流が流れることとなる。Ｌ状態からＨ状態への変化が緩やかな場合は貫通電流が流れる期間が大きくなり消費電力が増加する。
【０００８】
この問題を解決するために、図７に示すようにＣＭＯＳインバータ３４の入力部にＰＭＯＳ交差ラッチ回路３５を付加する構成が提示されている（特開平７−３３４３４９）。このＰＭＯＳ交差ラッチ回路３５により、出力ＣＭＯＳインバータ３４への入力信号のＨレベルが引き上げられ、さらに立上がり時間が縮小されるため、ＣＭＯＳインバータ３４の貫通電流は小さくなる。
【０００９】
また図８に示すように、ＣＭＯＳインバータの代わりにＣＭＯＳ交差ラッチ回路３６を用いる例もある（特開平８−３２１７７０）。この構成は、速く変化する側のインバータの出力信号を、変化が遅い側のインバータに入力して動作速度の補償を行なうものである。
【００１０】
【発明が解決しようとする課題】
上述のように、ＮＭＯＳで構成されたパス・トランジスタ・ロジックでは、ＭＯＳＦＥＴの特性により、出力波形の立ち上がり時間が増大すると共に、特にＨレベルの電圧が低下するといった問題点があった。
【００１１】
図６に示すＣＭＯＳインバータを付加した従来技術では、ＣＭＯＳインバータにより電圧波形を整形し、さらに駆動能力を向上させるという点では効果がある。しかし、パス・トランジスタ・ロジックからのＣＭＯＳインバータへの立上がり入力波形が緩やかなために、ＣＭＯＳインバータのスイッチング時にＣＭＯＳインバータを構成する直列に接続されたＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴが共にオン状態となり、ＣＭＯＳインバータに貫通電流が流れる時間が増加するため消費電力の増大が生ずる。
【００１２】
一方、図７に示す従来技術では、ＰＭＯＳ交差ラッチ回路３５を付加して動作速度の向上および貫通電流の防止を図っているが、回路規模が増大するという問題がある。また、ＰＭＯＳ交差ラッチ回路３５によりＨからＬに変化する側の信号ラインにも電流が流れ込むため、立ち下がり時間を遅くするといった問題点がある。
【００１３】
また、図８に示す従来技術では、ＣＭＯＳ交差ラッチ回路３６を挿入することにより、Ｈレベル電位の低下を補償し、さらに駆動能力を向上させている。しかしこの方式では、ＣＭＯＳインバータ前後の負荷容量の状態によりＣＭＯＳ交差ラッチの動作が変わってしまうため、設計が困難であるという問題点がある。
【００１４】
本発明の目的は、パス・トランジスタ・ロジック回路に接続されるバッファ部において、消費電力の増加および回路サイズの増大をまねくことなく、パス・トランジスタ・ロジック回路の出力電圧の緩やかな立ち上がりに起因するＣＭＯＳインバータの大きな貫通電流の発生を防止する回路を提供することにある。
【００１５】
【発明を解決するための手段】
請求項１に記載の発明は、パス・トランジスタ・ロジック回路と、パス・トランジスタ・ロジック回路の一対の出力とそれぞれ接続され、パス・トランジスタ・ロジック回路の出力レベルを補正する第１および第２のバッファ回路とを有する演算回路である。ここで、第１のバッファ回路はＣＭＯＳインバータを有し、第２のバッファ回路はＮＭＯＳトランジスタとＰＭＯＳトランジスタとを有する。そして、ＮＭＯＳトランジスタのソースはグランドと、ドレインはＰＭＯＳトランジスタのドレインと、ゲートはパス・トランジスタ・ロジック回路の出力とそれぞれ接続されている。また、ＰＭＯＳトランジスタのソースは電源と、ゲートはＣＭＯＳインバータの出力と接続されている。
【００１６】
請求項１に記載の発明の作用について、図１の構成図と図９の電圧波形の模式図を用いて説明する。図９の（ａ）に示すように、第１のバッファ回路のＣＭＯＳインバータへの入力ＩＮ１の方がＨからＬへ速く変化する．しかし，図９の（ｃ）に示すように，第２のバッファ回路への入力ＩＮ２の立上がり波形はなまり、ＬからＨへの立上がりは緩やかとなる。
【００１７】
第１のバッファ回路の入力電圧ＩＮ１がＣＭＯＳインバータのＮＭＯＳトランジスタのＶｔ（しきい値電圧）を越えた時点で、第１のバッファ回路のＣＭＯＳインバータの出力ＯＵＴ１はすでにＨからＬへ変化が完了している。このため、このＣＭＯＳインバータの出力ＯＵＴ１がゲートに接続されている第２のバッファ回路のＰＭＯＳトランジスタもオフ状態に変化している。したがって、第２のバッファ回路のＮＭＯＳトランジスタがオン状態になったとき、ＰＭＯＳトランジスタは既にオフ状態に変化した後なので、この第２のバッファ回路には貫通電流が発生しない。
【００１８】
かかる構成により、パス・トランジスタ・ロジック回路の出力電圧レベルが補償される。それと共に、第２のバッファ回路のＰＭＯＳトランジスタがオンに切り替わった時には、ＮＭＯＳトランジスタは既にオフに切り替わっているため、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを貫通する電流を阻止または著しく低減することができ、演算回路の消費電力を減少させることが可能となる。
【００１９】
請求項２に記載の発明は、パス・トランジスタ・ロジック回路と、このパス・トランジスタ・ロジック回路の一対の出力とそれぞれ接続され、パス・トランジスタ・ロジック回路の出力レベルを補正する第１および第２のバッファ回路とを有する演算回路である。ここで、第１のバッファ回路は第１のＣＭＯＳインバータを有し、第２のバッファ回路は第２のＣＭＯＳインバータとこの第２のＣＭＯＳインバータと直列に接続されたＰＭＯＳトランジスタとを有する。そして、パス・トランジスタ・ロジック回路の一対の出力は、一方が第１のＣＭＯＳインバータの入力と、他方が第２のＣＭＯＳインバータの入力と接続されている。また、ＰＭＯＳトランジスタのソースは電源と接続され、ゲートは第１のＣＭＯＳインバータの出力と接続されている。
【００２０】
図２に示す請求項２に記載の発明において、ＩＮ２の信号が立ち上がる場合、その電圧波形はなまり、第２のＣＭＯＳインバータのＰＭＯＳトランジスタとＮＭＯＳトランジスタは図１０に示した特性と同様に同時にオンした状態になる。しかし、第２のＣＭＯＳインバータと直列に接続されたＰＭＯＳトランジスタが第１のバッファ回路のＯＵＴ１の信号によって既にオフとなっているため、第２のＣＭＯＳインバータには貫通電流は発生しない。
【００２１】
かかる構成により、パス・トランジスタ・ロジック回路の出力電圧レベルを補償すると共に、第２のバッファ回路のＣＭＯＳインバータの貫通電流を著しく低減することが可能となる。
【００２２】
請求項３に記載の発明は、パス・トランジスタ・ロジック回路と、このパス・トランジスタ・ロジック回路の一対の出力とそれぞれ接続され、このパス・トランジスタ・ロジック回路の出力レベルを補正する一対のバッファ回路を有する演算回路である。ここで、一対のバッファ回路はそれぞれＮＭＯＳトランジスタとこれに直列に接続されたＰＭＯＳトランジスタとを有する。そして、それぞれのＮＭＯＳトランジスタのソースはグランドと、ゲートはパス・トランジスタ・ロジック回路の一対の出力と対応して接続されている。また、それぞれのＰＭＯＳトランジスタのソースは電源と、ゲートは他方のバッファ回路のＮＭＯＳトランジスタとＰＭＯＳトランジスタの接続部と接続されている。
【００２３】
請求項３の発明の作用を、図３の構成図と図１１の電圧波形の模式図とを用いて説明する。図１１（ａ）に示すようにＩＮ１が急峻に立ち下がり、図１１（ｃ）に示すようにＩＮ２の波形がなまっている場合を考える。ＩＮ１がＬレベルになった時点で一方のバッファ回路のＮＭＯＳトランジスタ１９およびＰＭＯＳトランジスタ１８はともにオフとなるため、このため一方のバッファ回路のＯＵＴ１はハイインピーダンスになる。したがって他方のバッファ回路のＰＭＯＳトランジスタ２０はオン状態である。一方、ＩＮ２の電位がＮＭＯＳトランジスタ２１のＶｔ（しきい値電圧）を越えると、ＯＵＴ２の電圧は低下する。ＯＵＴ２の電圧がＰＭＯＳトランジスタのＶｔになると一方のバッファ回路のＰＭＯＳトランジスタ１８がオンして、ＯＵＴ１の電位はＬレベルからＨレベルへと変化する。このように変化する過程で、両方のバッファ回路ともＮＭＯＳトランジスタ１９、２１とＰＭＯＳトランジスタ１８、２０とが同時にオンすることがないため、双方のバッファ回路とも貫通電流は発生しない。
【００２４】
かかる構成により、パス・トランジスタ・ロジック回路の出力電圧レベルが補償される。即ち、上記ＰＭＯＳトランジスタがオンに切り替わった時には、ＮＭＯＳトランジスタは既にオフに切り替わっているため、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを貫通する電流を阻止できるのである。
【００２５】
請求項４に記載の発明は、パス・トランジスタ・ロジック回路と、このパス・トランジスタ・ロジック回路の一対の出力とそれぞれ接続され、パス・トランジスタ・ロジック回路の出力レベルを補正する一対のバッファ回路を有する演算回路である。ここで、一対のバッファ回路はそれぞれＣＭＯＳインバータとこれに直列に接続されたＰＭＯＳトランジスタとを有する。そして、パス・トランジスタ・ロジック回路の一対の出力は対応するＣＭＯＳインバータの入力とそれぞれ接続される。それぞれのＰＭＯＳトランジスタのソースは電源と、ゲートは他方のＣＭＯＳインバータの出力部と接続されている。
【００２６】
請求項４の発明を図４に示す。一方のバッファ回路に波形のなまった立ち上がり信号が入力された場合、図１０に示す状態と同様の理由により、ＣＭＯＳインバータを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタは両方ともオンする期間があるが、もう一方のバッファ回路の信号が速く変化してこのＣＭＯＳインバータに直列に接続されているＰＭＯＳトランジスタをオフにするため、貫通電流は発生しない。
【００２７】
かかる構成により、パス・トランジスタ・ロジック回路の出力電圧レベルが補償され、それと共に、上記バッファ回路の消費電力を低減することができる。
本発明を用いると、パス・トランジスタ・ロジック回路のＨレベルにおける出力電圧の低下と、立上がり時間の増大に伴うバッファ回路の貫通電流の増加を防止することが可能となる。簡単な構成であるため従来回路と比較し回路規模を小さくできる。
【００２８】
【発明の実施の形態】
ここに記載される本発明の実施の形態は単なる一例であり、本発明の技術的範囲を逸脱せずに多様な変形が可能である。
図１に本発明の第１実施例を示す。演算回路１はパス・トランジスタ・ロジック回路２を有する論理部３と、第１のバッファ回路４および第２のバッファ回路５を有するバッファ部６を具備する。パス・トランジスタ・ロジック回路２からの１対の出力は、バッファ部６の第１入力端子７および第２入力端子８を経てバッファ部３の第１のバッファ回路４および第２のバッファ回路５にそれぞれ入力される。第１のバッファ回路４をＰＭＯＳトランジスタ９とＮＭＯＳトランジスタ１０により構成されるＣＭＯＳインバータ２５で構成し、第２のバッファ回路５を直列に接続されたＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２で構成する。ＰＭＯＳトランジスタ１１のゲートは、第１のバッファ回路、即ちＣＭＯＳインバータ２５の出力信号ＯＵＴ１を出力する第１の出力端子１３と接続される。ＣＭＯＳインバータ２５の入力部は入力端子７と接続され、入力端子８は第２のバッファ回路５のＮＭＯＳトランジスタ１２のゲートに接続される。
【００２９】
図９は第１の実施例における入力電圧ＩＮ１及びＩＮ２，出力電圧ＯＵＴ１およびＯＵＴ２の時間変化の状態を示す。（ａ）は入力電圧ＩＮ１の時間変化を、（ｂ）は出力電圧ＯＵＴ１の時間変化を、（ｃ）は入力電圧ＩＮ２の時間変化を、（ｄ）は出力電圧ＯＵＴ２の時間変化を示す。
【００３０】
図２に第２の実施例を示す。演算回路１はパス・トランジスタ・ロジック回路２を有する論理部３と、第１のバッファ回路４および第２のバッファ回路５を有するバッファ部６を具備する。パス・トランジスタ・ロジック回路２からの１対の出力は、バッファ部６の第１入力端子７および第２入力端子８を経てバッファ部３の第１のバッファ回路４および第２のバッファ回路５にそれぞれ入力される。この回路では、第１のバッファ回路４は第１のＣＭＯＳインバータ２５で構成される。第２のバッファ回路５はＰＭＯＳトランジスタ１５とＮＭＯＳトランジスタ１６により構成された第２のＣＭＯＳインバータ２６と、第２のＣＭＯＳインバータ２６と直列に接続されたＰＭＯＳトランジスタ１７とを有する。そして第２のＣＭＯＳインバータ２６のＰＭＯＳトランジスタ１７のゲートは第１のＣＭＯＳインバータ２５の出力ＯＵＴ１と接続する。
【００３１】
図３に第３の実施例を示す。演算回路１はパス・トランジスタ・ロジック回路２を有する論理部３と、第１のバッファ回路４および第２のバッファ回路５を有するバッファ部６を具備する。パス・トランジスタ・ロジック回路２からの１対の出力は、バッファ部６の第１入力端子７および第２入力端子８を経てバッファ部６の第１のバッファ回路４および第２のバッファ回路５にそれぞれ入力される。第３の実施例では、第１のバッファ回路４と第２バッファ回路５は同様の構成を有する。この一対のバッファ回路４および５は、それぞれ直列に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタ１８と１９，および２０と２１とを有する。それぞれのＮＭＯＳトランジスタ１９、２１のソースはグランドと接続され、ドレインはそれぞれ対応するＰＭＯＳトランジスタ１８、２０のドレインと接続され、ゲートはパス・トランジスタ・ロジック回路２の出力と接続される。各バッファ回路の出力１３、１４は、各バッファ回路のＰＭＯＳトランジスタとＮＭＯＳトランジスタとの接続部から取り出される。そして、それぞれのＰＭＯＳトランジスタ１８、２０のソースは電源と、ゲートは他方のバッファ回路の出力１４、１３と接続される。
【００３２】
図１１は第３の実施例における入力電圧ＩＮ１及びＩＮ２，出力電圧ＯＵＴ１およびＯＵＴ２の時間変化の状態を示す。（ａ）は入力電圧ＩＮ１の時間変化を、（ｂ）は出力電圧ＯＵＴ１の時間変化を、（ｃ）は入力電圧ＩＮ２の時間変化を、（ｄ）は出力電圧ＯＵＴ２の時間変化を示す。
【００３３】
図４に第４の実施例を示す。演算回路１はパス・トランジスタ・ロジック回路２を有する論理部３と、第１のバッファ回路４および第２のバッファ回路５を有するバッファ部６を具備する。パス・トランジスタ・ロジック回路２からの１対の出力は、バッファ部６の第１入力端子７および第２入力端子８を経てバッファ部６の第１のバッファ回路４および第２のバッファ回路５にそれぞれ入力される。第１のバッファ回路４および第２バッファ回路５とも、それぞれＣＭＯＳインバータ２３、２４にＰＭＯＳトランジスタ２２、１７を直列に接続することにより構成される。そして、それぞれのＰＭＯＳトランジスタ２２、１７のソースは電源と、ゲートは他方のバッファ回路の出力１３、１４と接続し、ＣＭＯＳインバータ２３、２４のＮＭＯＳトランジスタのソースはグランドと接続される。
【００３４】
また、本発明は、パス・トランジスタ・ロジック回路２と、パス・トランジスタ・ロジック回路の一対の出力とそれぞれ接続され、パス・トランジスタ・ロジック回路の出力レベルを補正する第１および第２のバッファ回路４、５とを有する演算回路において、一方のバッファ回路の出力を、他方のバッファ回路が含む直列に接続されたＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ（１１、１２）、（１７、１５、１６）、（１８、１９）、（２０、２１）、（２２、、９、１０）等におけるいずれか１つのＭＯＳトランジスタ１１、１７、１８、２０、２２のゲートに接続し、直列に接続された上記ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタが同時にオン状態となることのないようにした演算回路として実施される。
【図面の簡単な説明】
【図１】本発明の第１実施例の構成を示す図である。
【図２】本発明の第２実施例の構成を示す図である。
【図３】本発明の第３実施例の構成を示す図である。
【図４】本発明の第４実施例の構成を示す図である。
【図５】パス・トランジスタ・ロジックの一般的な構成を示す図である。
【図６】従来技術の論理部とバッファ部を示す図である。
【図７】他の従来技術の論理部とバッファ部を示す図である。
【図８】他の従来技術の論理部とバッファ部を示す図である。
【図９】本発明の第１実施例における電圧波形の変化を模式的に表現した図である。
【図１０】従来技術における電圧波形の変化を模式的に表現した図である。
【図１１】本発明の第３実施例における電圧波形の変化を模式的に表現した図である。
【符号の説明】
１…演算回路
２、３０…パス・トランジスタ・ロジック回路
３…論理部
４…第１のバッファ回路
５…第２のバッファ回路
６…バッファ部
７…第１の入力端子
８…第２の入力端子
９、１１、１５、１７、１８、２０、２２…ＰＭＯＳトランジスタ
１０、１２、１６、１９、２１…ＮＭＯＳトランジスタ
１３…第１の出力端子
１４…第２の出力端子
２３、２４、２５、２６、３４…ＣＭＯＳインバータ
３１…パス・トランジスタ・ロジック回路の出力部
３２…バッファ回路
３３…論理ネットワーク
３５…ＰＭＯＳ交差ラッチ回路
３６…ＣＭＯＳ交差ラッチ回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to high speed and low power consumption of a buffer circuit connected to a pass transistor logic circuit.
[0002]
[Prior art]
Conventional digital circuits are usually composed of circuits using CMOS, but pass transistor logic circuits have come to be used in order to achieve higher speed and lower power consumption in next-generation LSIs. This is because the pass transistor logic can realize a logic circuit having the same operation with a smaller number of transistors than the conventional CMOS logic.
[0003]
However, for example, in a pass transistor logic composed of NMOS, N-channel MOSFETs are connected in series. Therefore, when the output signal changes from L level to H level, the H level potential is N per gate stage. There is a problem that the channel MOSFET is reduced by the source-drain voltage and the rising waveform becomes large. Furthermore, there is a problem that the driving capability is lowered due to the substrate bias effect.
[0004]
Therefore, in the logic connected in multiple stages, transmission performance deteriorates due to a decrease in operating voltage and a decrease in driving capability. Conventionally, a method of adding a compensation circuit, that is, a buffer circuit 32 to the output unit 31 of the pass transistor logic circuit 30 as shown in FIG. As the buffer circuit 32, various methods are presented as described below.
[0005]
For example, in the example shown in FIG. 6, a CMOS inverter 34 is added to the output unit 31 of the logic network 33 composed of a pass transistor logic circuit, so that the lowered H level potential is returned to the power supply voltage and the driving capability is increased. (Reference K.Yano, et al. A3.8-ns CMOS 16 16-b multiplier using complementary pass-transistor logic.IEEE J. Solid-State Circuits, Vol.25, No2, pp.388 -395, Apr, 1990). In this example, since the output from the logic network 33 is a complementary output, two CMOS inverters 34 are connected.
[0006]
However, in this configuration, when the output of the logic network 33 that is an input signal to the CMOS inverter 34 changes from the L level to the H level, the rising voltage waveform is gentle, and thus the through current of the CMOS inverter 34 increases. There is a point.
[0007]
FIG. 10 shows the time variation of the output potential from the output unit 31 of the logic network 33 constituted by the pass transistor logic circuit, that is, the input voltages IN1 and IN2 to the CMOS inverter. As a feature of the pass transistor logic circuit, IN1 suddenly changes from the H state to the L state due to the characteristics of the MOSFET, but the voltage waveform of IN2 becomes gradual and gradually changes from the L state to the H state. In the CMOS inverter 34 to which IN2 is input, the NMOS transistor changes from off to on at t ₂ , while the PMOS transistor changes from on to off at t 3 . For this reason, during the period from t ₂ to t ₃ , both the NMOS transistor and the PMOS transistor are turned on, and a through current flows. When the change from the L state to the H state is gradual, the period during which the through current flows is increased and the power consumption is increased.
[0008]
In order to solve this problem, a configuration in which a PMOS cross latch circuit 35 is added to the input portion of the CMOS inverter 34 as shown in FIG. 7 is proposed (Japanese Patent Laid-Open No. 7-334349). The PMOS cross latch circuit 35 raises the H level of the input signal to the output CMOS inverter 34 and further reduces the rise time, so that the through current of the CMOS inverter 34 is reduced.
[0009]
Further, as shown in FIG. 8, there is an example in which a CMOS cross latch circuit 36 is used instead of the CMOS inverter (Japanese Patent Laid-Open No. 8-321770). In this configuration, the output signal of the inverter that changes fast is input to the inverter that changes slowly, and the operation speed is compensated.
[0010]
[Problems to be solved by the invention]
As described above, in the pass transistor logic composed of NMOS, there is a problem that the rise time of the output waveform is increased and the voltage of the H level is decreased due to the characteristics of the MOSFET.
[0011]
The prior art with the CMOS inverter shown in FIG. 6 is effective in that the voltage waveform is shaped by the CMOS inverter and the driving capability is further improved. However, since the rising input waveform from the pass transistor logic to the CMOS inverter is gentle, both the P-channel MOSFET and the N-channel MOSFET connected in series constituting the CMOS inverter are turned on when the CMOS inverter is switched, Since the time during which the through current flows in the CMOS inverter is increased, the power consumption is increased.
[0012]
On the other hand, in the prior art shown in FIG. 7, the PMOS cross latch circuit 35 is added to improve the operation speed and prevent the through current, but there is a problem that the circuit scale increases. In addition, the current also flows into the signal line on the side that changes from H to L by the PMOS cross latch circuit 35, so that the fall time is delayed.
[0013]
In the prior art shown in FIG. 8, a CMOS cross latch circuit 36 is inserted to compensate for the decrease in the H level potential and to further improve the driving capability. However, this system has a problem that the design is difficult because the operation of the CMOS crossing latch changes depending on the state of the load capacitance before and after the CMOS inverter.
[0014]
The object of the present invention is due to the gradual rise of the output voltage of the pass transistor logic circuit without increasing the power consumption and the circuit size in the buffer unit connected to the pass transistor logic circuit. An object of the present invention is to provide a circuit that prevents the occurrence of a large through current in a CMOS inverter.
[0015]
[Means for Solving the Invention]
According to the first aspect of the present invention, there are provided a first transistor and a second transistor connected to a pass transistor logic circuit and a pair of outputs of the pass transistor logic circuit, respectively, for correcting the output level of the pass transistor logic circuit. An arithmetic circuit having a buffer circuit. Here, the first buffer circuit has a CMOS inverter, and the second buffer circuit has an NMOS transistor and a PMOS transistor. The source of the NMOS transistor is connected to the ground, the drain is connected to the drain of the PMOS transistor, and the gate is connected to the output of the pass transistor logic circuit. The source of the PMOS transistor is connected to the power supply, and the gate is connected to the output of the CMOS inverter.
[0016]
The operation of the first aspect of the invention will be described with reference to the block diagram of FIG. 1 and the voltage waveform schematic diagram of FIG. As shown in FIG. 9A, the input IN1 to the CMOS inverter of the first buffer circuit changes faster from H to L. However, as shown in FIG. 9 (c), the rising waveform of the input IN2 to the second buffer circuit becomes dull, and the rising from L to H becomes gradual.
[0017]
When the input voltage IN1 of the first buffer circuit exceeds Vt (threshold voltage) of the NMOS transistor of the CMOS inverter, the output OUT1 of the CMOS inverter of the first buffer circuit has already changed from H to L. ing. For this reason, the PMOS transistor of the second buffer circuit whose output OUT1 of the CMOS inverter is connected to the gate is also changed to the OFF state. Therefore, when the NMOS transistor of the second buffer circuit is turned on, since the PMOS transistor has already been turned off, no through current is generated in the second buffer circuit.
[0018]
With this configuration, the output voltage level of the pass transistor logic circuit is compensated. At the same time, when the PMOS transistor of the second buffer circuit is switched on, the NMOS transistor is already switched off, so that the current passing through the NMOS transistor and the PMOS transistor can be blocked or significantly reduced. It becomes possible to reduce the power consumption.
[0019]
According to a second aspect of the present invention, there are provided a first transistor and a second transistor connected to a pass transistor logic circuit and a pair of outputs of the pass transistor logic circuit, respectively, for correcting the output level of the pass transistor logic circuit. And a buffer circuit. Here, the first buffer circuit has a first CMOS inverter, and the second buffer circuit has a second CMOS inverter and a PMOS transistor connected in series with the second CMOS inverter. One of the pair of outputs of the pass transistor logic circuit is connected to the input of the first CMOS inverter, and the other is connected to the input of the second CMOS inverter. The source of the PMOS transistor is connected to the power supply, and the gate is connected to the output of the first CMOS inverter.
[0020]
In the invention according to claim 2 shown in FIG. 2, when the signal of IN2 rises, the voltage waveform is rounded, and the PMOS transistor and NMOS transistor of the second CMOS inverter are simultaneously turned on similarly to the characteristics shown in FIG. It becomes a state. However, since the PMOS transistor connected in series with the second CMOS inverter is already turned off by the signal OUT1 of the first buffer circuit, no through current is generated in the second CMOS inverter.
[0021]
With this configuration, the output voltage level of the pass transistor logic circuit can be compensated, and the through current of the CMOS inverter of the second buffer circuit can be significantly reduced.
[0022]
According to a third aspect of the present invention, there is provided a pass transistor logic circuit and a pair of buffer circuits which are respectively connected to the pair of outputs of the pass transistor logic circuit and correct the output level of the pass transistor logic circuit. Is an arithmetic circuit. Here, each of the pair of buffer circuits includes an NMOS transistor and a PMOS transistor connected in series thereto. The source of each NMOS transistor is connected to the ground, and the gate is connected to the pair of outputs of the pass transistor logic circuit. The source of each PMOS transistor is connected to the power supply, and the gate is connected to the connection part of the NMOS transistor and the PMOS transistor of the other buffer circuit.
[0023]
The operation of the invention of claim 3 will be described with reference to the configuration diagram of FIG. 3 and the voltage waveform schematic diagram of FIG. Consider a case where IN1 falls sharply as shown in FIG. 11 (a) and the waveform of IN2 is rounded as shown in FIG. 11 (c). Since both the NMOS transistor 19 and the PMOS transistor 18 of one buffer circuit are turned off when IN1 becomes L level, OUT1 of one buffer circuit becomes high impedance. Therefore, the PMOS transistor 20 of the other buffer circuit is in an on state. On the other hand, when the potential of IN2 exceeds Vt (threshold voltage) of the NMOS transistor 21, the voltage of OUT2 decreases. When the voltage of OUT2 becomes Vt of the PMOS transistor, the PMOS transistor 18 of one buffer circuit is turned on, and the potential of OUT1 changes from L level to H level. In the process of changing in this way, the NMOS transistors 19 and 21 and the PMOS transistors 18 and 20 are not turned on at the same time in both buffer circuits, so no through current is generated in both buffer circuits.
[0024]
With this configuration, the output voltage level of the pass transistor logic circuit is compensated. That is, when the PMOS transistor is turned on, the NMOS transistor is already turned off, so that the current passing through the NMOS transistor and the PMOS transistor can be blocked.
[0025]
According to a fourth aspect of the present invention, there is provided a pass transistor logic circuit and a pair of buffer circuits connected to the pair of outputs of the pass transistor logic circuit and correcting the output level of the pass transistor logic circuit. An arithmetic circuit. Here, each of the pair of buffer circuits includes a CMOS inverter and a PMOS transistor connected in series thereto. The pair of outputs of the pass transistor logic circuit is connected to the input of the corresponding CMOS inverter. The source of each PMOS transistor is connected to the power supply, and the gate is connected to the output part of the other CMOS inverter.
[0026]
The invention of claim 4 is shown in FIG. If a rising signal with a waveform is input to one buffer circuit, both the NMOS transistor and the PMOS transistor constituting the CMOS inverter have a period for turning on for the same reason as in the state shown in FIG. Since the signal of the buffer circuit changes rapidly to turn off the PMOS transistor connected in series to the CMOS inverter, no through current is generated.
[0027]
With this configuration, the output voltage level of the pass transistor logic circuit is compensated, and at the same time, the power consumption of the buffer circuit can be reduced.
By using the present invention, it is possible to prevent a decrease in output voltage at the H level of the pass transistor logic circuit and an increase in through current of the buffer circuit accompanying an increase in rise time. Since the configuration is simple, the circuit scale can be reduced as compared with the conventional circuit.
[0028]
DETAILED DESCRIPTION OF THE INVENTION
The embodiment of the present invention described herein is merely an example, and various modifications can be made without departing from the technical scope of the present invention.
FIG. 1 shows a first embodiment of the present invention. The arithmetic circuit 1 includes a logic unit 3 having a pass transistor logic circuit 2 and a buffer unit 6 having a first buffer circuit 4 and a second buffer circuit 5. A pair of outputs from the pass transistor logic circuit 2 is passed through the first input terminal 7 and the second input terminal 8 of the buffer unit 6 to the first buffer circuit 4 and the second buffer circuit 5 of the buffer unit 3. Each is entered. The first buffer circuit 4 is composed of a CMOS inverter 25 composed of a PMOS transistor 9 and an NMOS transistor 10, and the second buffer circuit 5 is composed of a PMOS transistor 11 and an NMOS transistor 12 connected in series. The gate of the PMOS transistor 11 is connected to the first buffer circuit, that is, the first output terminal 13 that outputs the output signal OUT1 of the CMOS inverter 25. The input portion of the CMOS inverter 25 is connected to the input terminal 7, and the input terminal 8 is connected to the gate of the NMOS transistor 12 of the second buffer circuit 5.
[0029]
FIG. 9 shows the time change state of the input voltages IN1 and IN2 and the output voltages OUT1 and OUT2 in the first embodiment. (A) shows the time change of the input voltage IN1, (b) shows the time change of the output voltage OUT1, (c) shows the time change of the input voltage IN2, and (d) shows the time change of the output voltage OUT2.
[0030]
FIG. 2 shows a second embodiment. The arithmetic circuit 1 includes a logic unit 3 having a pass transistor logic circuit 2 and a buffer unit 6 having a first buffer circuit 4 and a second buffer circuit 5. A pair of outputs from the pass transistor logic circuit 2 is passed through the first input terminal 7 and the second input terminal 8 of the buffer unit 6 to the first buffer circuit 4 and the second buffer circuit 5 of the buffer unit 3. Each is entered. In this circuit, the first buffer circuit 4 is composed of a first CMOS inverter 25. The second buffer circuit 5 includes a second CMOS inverter 26 constituted by a PMOS transistor 15 and an NMOS transistor 16, and a PMOS transistor 17 connected in series with the second CMOS inverter 26. The gate of the PMOS transistor 17 of the second CMOS inverter 26 is connected to the output OUT1 of the first CMOS inverter 25.
[0031]
FIG. 3 shows a third embodiment. The arithmetic circuit 1 includes a logic unit 3 having a pass transistor logic circuit 2 and a buffer unit 6 having a first buffer circuit 4 and a second buffer circuit 5. A pair of outputs from the pass transistor logic circuit 2 is passed through the first input terminal 7 and the second input terminal 8 of the buffer unit 6 to the first buffer circuit 4 and the second buffer circuit 5 of the buffer unit 6. Each is entered. In the third embodiment, the first buffer circuit 4 and the second buffer circuit 5 have the same configuration. The pair of buffer circuits 4 and 5 have a PMOS transistor and NMOS transistors 18 and 19 and 20 and 21 connected in series, respectively. The sources of the NMOS transistors 19 and 21 are connected to the ground, the drains are connected to the drains of the corresponding PMOS transistors 18 and 20, respectively, and the gates are connected to the output of the pass transistor logic circuit 2. Outputs 13 and 14 of each buffer circuit are taken out from the connection part of the PMOS transistor and NMOS transistor of each buffer circuit. The sources of the PMOS transistors 18 and 20 are connected to the power supply, and the gates are connected to the outputs 14 and 13 of the other buffer circuit.
[0032]
FIG. 11 shows the time change state of the input voltages IN1 and IN2 and the output voltages OUT1 and OUT2 in the third embodiment. (A) shows the time change of the input voltage IN1, (b) shows the time change of the output voltage OUT1, (c) shows the time change of the input voltage IN2, and (d) shows the time change of the output voltage OUT2.
[0033]
FIG. 4 shows a fourth embodiment. The arithmetic circuit 1 includes a logic unit 3 having a pass transistor logic circuit 2 and a buffer unit 6 having a first buffer circuit 4 and a second buffer circuit 5. A pair of outputs from the pass transistor logic circuit 2 is passed through the first input terminal 7 and the second input terminal 8 of the buffer unit 6 to the first buffer circuit 4 and the second buffer circuit 5 of the buffer unit 6. Each is entered. Both the first buffer circuit 4 and the second buffer circuit 5 are configured by connecting PMOS transistors 22 and 17 in series to CMOS inverters 23 and 24, respectively. The sources of the PMOS transistors 22 and 17 are connected to the power supply, the gates are connected to the outputs 13 and 14 of the other buffer circuit, and the sources of the NMOS transistors of the CMOS inverters 23 and 24 are connected to the ground.
[0034]
The present invention also includes a first and a second buffer circuit connected to the pass transistor logic circuit 2 and a pair of outputs of the pass transistor logic circuit to correct the output level of the pass transistor logic circuit. 4 and 5, the output of one buffer circuit is connected to the NMOS transistor and the PMOS transistors (11, 12), (17, 15, 16), (18) connected in series and included in the other buffer circuit. , 19), (20, 21), (22, 9, 10), etc., connected to the gate of any one of the MOS transistors 11, 17, 18, 20, 22 and the NMOS transistors connected in series and This is implemented as an arithmetic circuit that prevents the PMOS transistors from being turned on at the same time.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of a first exemplary embodiment of the present invention.
FIG. 2 is a diagram showing a configuration of a second exemplary embodiment of the present invention.
FIG. 3 is a diagram showing a configuration of a third exemplary embodiment of the present invention.
FIG. 4 is a diagram showing a configuration of a fourth exemplary embodiment of the present invention.
FIG. 5 is a diagram showing a general configuration of pass transistor logic.
FIG. 6 is a diagram illustrating a logic unit and a buffer unit in the prior art.
FIG. 7 is a diagram illustrating another conventional logic unit and buffer unit.
FIG. 8 is a diagram illustrating another conventional logic unit and buffer unit.
FIG. 9 is a diagram schematically representing a change in voltage waveform in the first embodiment of the present invention.
FIG. 10 is a diagram schematically representing changes in voltage waveforms in the prior art.
FIG. 11 is a diagram schematically showing a change in voltage waveform in the third embodiment of the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Arithmetic circuit 2, 30 ... Pass transistor logic circuit 3 ... Logic part 4 ... 1st buffer circuit 5 ... 2nd buffer circuit 6 ... Buffer part 7 ... 1st input terminal 8 ... 2nd input terminal 9, 11, 15, 17, 18, 20, 22 ... PMOS transistors 10, 12, 16, 19, 21 ... NMOS transistor 13 ... first output terminal 14 ... second output terminals 23, 24, 25, 26, 34... CMOS inverter 31... Output part 32 of the pass transistor logic circuit... Buffer circuit 33... Logic network 35 .. PMOS cross latch circuit 36.

Claims

An arithmetic circuit having a pass transistor logic circuit and first and second buffer circuits connected to a pair of outputs of the pass transistor logic circuit and correcting the output level of the pass transistor logic circuit, respectively. In
The first buffer circuit includes a CMOS inverter, the second buffer circuit includes an NMOS transistor and a PMOS transistor, the source of the NMOS transistor is ground, the drain is the drain of the PMOS transistor, and the gate is An arithmetic circuit connected to an output of a pass transistor logic circuit, a source of the PMOS transistor being connected to a power source, and a gate being connected to an output of the CMOS inverter.