JP3914456B2

JP3914456B2 - system

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Publication number: JP3914456B2
Application number: JP2002117305A
Authority: JP
Inventors: 篤中村; 亨林
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-04-19
Filing date: 2002-04-19
Publication date: 2007-05-16
Anticipated expiration: 2022-04-19
Also published as: JP2003318352A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置を実装したシステムに関し、特に不要電磁放射（ＥＭＩ： Electro-Magnetic Interference ）低減対策に好適な内部降圧回路を内蔵したマイクロコンピュータなどの半導体装置、およびそれを実装したシステムに適用して有効な技術に関する。
【０００２】
【従来の技術】
本発明者が検討したところによれば、マイクロコンピュータなどの半導体装置に関しては、以下のような技術が考えられる。
【０００３】
たとえば、ＬＳＩチップに内蔵した降圧回路により、外部から供給される供給電圧より低い電圧で内部回路を動作させる半導体装置が、低消費電力化ならびに低ＥＭＩ化を図る目的で開発・量産化されている。
【０００４】
このような半導体装置では、入出力インタフェースの電圧に合わせた単一電源電圧（たとえば３．３Ｖ）を採用しても、内部降圧を採用することにより、ＥＭＩの発生源となりやすい内部回路（コア回路）には低電圧を供給し、消費電力を低減することができる。このコア回路が消費する電流の変化（ノイズ電流）による電位変動は、半導体装置の周辺に配置されるバイパスコンデンサで緩和されるものの、完全には除去できないため、機器の基幹電源系を揺るがし電磁放射を起こすことも考えられる。しかしながら、内部降圧を採用することにより、ノイズ電流が減らせるので、マイクロコンピュータなどの低ノイズ化に採用され始めている。また、微細化に伴う内部回路の耐圧降下により入出力回路より低い電圧で内部回路を駆動する方式は今後とも主流と考えられる。
【０００５】
さらに、前述のように、外部から供給される供給電圧を内部降圧した電圧で内部回路を動作させるマイクロコンピュータなどにおいては、降圧後の電圧安定化のために、コンデンサをＬＳＩパッケージに内蔵したり、あるいは外部に外付けする技術が提案されている。
【０００６】
たとえば、特開２０００−７７６０８号公報には、ＬＳＩパッケージ外部で降圧後の電源電圧の外部端子と、グランド電圧（１）とは別端子として設けたグランド電圧（２）の外部端子との間にコンデンサを外付けして、ＬＳＩチップ内部の降圧回路を安定化させることができる技術が開示されている。
【０００７】
また、マイクロコンピュータなどに内蔵される降圧回路は、出力電圧（内部回路の電源電圧）を一定に保つようにフィードバック制御されている。ところが、内部回路の消費電力は動作モードが変わると大きく変化し、急激な変化に降圧回路が充分に電圧を制御できなくなる。すなわち、発振状態に陥ることがある。これを防止するため、降圧後の電源電圧とグランド電圧との間に、たとえば０．１〜０．４７μＦ程度の大容量キャパシタを接続する必要があり、これを積層セラミックコンデンサなどの外付け部品で対応している。
【０００８】
【発明が解決しようとする課題】
ところで、前記のようなマイクロコンピュータなどの半導体装置について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００９】
たとえば、ＬＳＩチップに内蔵した降圧回路により、外部から供給される供給電圧より低い電圧で内部回路を動作させる半導体装置では、降圧回路を採用しても、ＥＭＩ低減効果が見られないことがある。
【００１０】
また、前記特開２０００−７７６０８号公報の技術において、降圧後の電源電圧の外部端子とグランド電圧の外部端子との間にコンデンサを外付けするが、グランド電圧の外部端子が基板グランドと接続されているため、高周波電流が基板グランドに漏洩する要因になっており、ＥＭＩ低減効果が十分に得られない。
【００１１】
そこで、本発明者は、外部から供給される供給電圧を降圧回路で降圧し、この降圧後の電源電圧で内部回路を駆動するＬＳＩに適用することを前提とし、降圧回路安定化用の外部キャパシタを接続するために、降圧後の電源電圧とグランド電圧との端子対を設け、積極的に降圧後のグランド電圧の端子を外部から供給されるグランド電圧の端子とを接続しないことで、高周波電流が基板グランドに漏洩する要因を低減することが可能であることを見出した。
【００１２】
そこで、本発明の目的は、外部から供給される供給電圧を降圧回路で降圧し、この降圧後の電源電圧で内部回路を駆動するＬＳＩにおいて、ＥＭＩ低減効果を十分に得ることができるマイクロコンピュータなどの半導体装置、およびそれを実装したシステムを提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
すなわち、本発明は、半導体装置と、この半導体装置を実装する実装基板とを有するシステムに適用され、半導体装置には、外部から供給される供給電圧（ＶＣＣ）用の第１端子と、この第１端子と対をなす基準電圧（ＶＳＳ：グランド電圧）用の第２端子と、外部から供給される供給電圧を降圧した内部降圧後の電源電圧（ＶＣＬ）用の第３端子と、この第３端子と対をなす基準電圧（ＶＳＬ：グランド電圧）用の第４端子とを設け、また実装基板には、第１端子と第２端子との間に第１キャパシタ（バイパスコンデンサ）を設け、第３端子と第４端子との間に第２キャパシタを設け、積極的に第２端子と第４端子との間は接続しないようにしたものである。これにより、第３端子と第４端子間には、第１端子と第２端子間に比べてコア回路の動作により生じる電圧変動が大きいため、第２キャパシタには第１キャパシタに比べて大きなノイズ電流が流れることとなり、第４端子は第２端子と接続されていないため、ノイズ電流が実装基板上の基幹電源・グランドに流れにくくなり、ＥＭＩ低減効果を得ることができるようになる。
【００１６】
この構成において、さらに、第１キャパシタ、第２キャパシタはそれぞれ、第１端子と第２端子、第３端子と第４端子の近傍に設けるようにしたものである。これにより、ノイズ電流が半導体装置の近傍で低減され、ＥＭＩ低減効果を十分に得ることができるようになる。また、第２端子に接続された第２配線と、第４端子に接続された第４配線とを設け、第２配線と第４配線との接続は、この接続点が第４端子、第２端子との間でインピーダンスが最大となるような位置に設けるようにしたものである。これにより、第２端子にノイズ電流が流れにくくなり、ＥＭＩ低減効果を十分に得ることができるようになる。
【００１７】
さらに、本発明のシステムは、半導体装置には、内部降圧後の電源電圧（ＶＣＬ）用の複数の第３端子と、これらの複数の第３端子のそれぞれと対をなす基準電圧（ＶＳＬ：グランド電圧）用の複数の第４端子とを設け、実装基板には、複数の第３端子のそれぞれと複数の第４端子のそれぞれとの間に第２キャパシタをそれぞれ設け、積極的に複数の第４端子のそれぞれの間を接続しないようにしたものである。この構成において、さらに、第２キャパシタは、複数の第３端子と複数の第４端子のそれぞれの近傍に設けるようにしたものである。また、供給電圧用の複数の第１端子と、これらの複数の第１端子のそれぞれと対をなす基準電圧用の複数の第２端子と、複数の第２端子のそれぞれに接続された第２配線と、複数の第４端子のそれぞれに接続された第４配線とを設け、第２配線と第４配線との接続は、この接続点が複数の第４端子のそれぞれ、複数の第２端子のそれぞれとの間でインピーダンスが最大となるような位置に設けるようにしたものである。これにより、第３端子と第４端子とを複数設けた場合でも、前記と同様に、ＥＭＩ低減効果を十分に得ることができるようになる。
【００１８】
また、本発明は、外部から供給される供給電圧を降圧回路で降圧し、この降圧後の電源電圧で内部回路を駆動する半導体装置に適用され、外部から供給される供給電圧（ＶＣＣ）用の第１端子と、この第１端子と対をなす基準電圧（ＶＳＳ：グランド電圧）用の第２端子と、外部から供給される供給電圧を降圧した内部降圧後の電源電圧（ＶＣＬ）用の第３配線と、この第３配線と対をなす基準電圧（ＶＳＬ：グランド電圧）用の第４配線と、第３配線と第４配線との間を接続するキャパシタとを有し、積極的に第４配線用の第４端子を設けないようにしたものである。あるいは、第４配線用の第４端子を有し、外部において、積極的に第４端子は接続しないようにしたものである。これにより、キャパシタには外部キャパシタに比べて大きなノイズ電流が流れ、また第４端子は設けないか、あるいは外部において接続されていないので、ノイズ電流が外部に流れにくくなり、ＥＭＩ低減効果を得ることができるようになる。
【００１９】
また、本発明による半導体装置は、外部から供給される供給電圧（ＶＣＣ）用の第１端子と、この第１端子と対をなす基準電圧（ＶＳＳ：グランド電圧）用の第２端子と、外部から供給される供給電圧を降圧した内部降圧後の電源電圧（ＶＣＬ）用の第３端子と、この第３端子と対をなす基準電圧（ＶＳＬ：グランド電圧）用の第４端子とを設け、外部において、第３端子と第４端子との間にキャパシタを接続し、積極的に第２端子と第４端子との間は接続しないようにしたものである。これにより、第３端子と第４端子とを設けた場合でも、第４端子は第２端子と接続されていないので、前記と同様に、ノイズ電流が外部に流れにくくなり、ＥＭＩ低減効果を得ることができるようになる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
図１により、本発明の一実施の形態の半導体装置の構成の一例を説明する。図１は本実施の形態の半導体装置において、ＬＳＩチップ上の回路および電源の概略レイアウト図を示す。
【００２２】
本実施の形態の半導体装置は、特に限定されるものではないが、たとえば一例として、外部から供給される供給電圧より低い電圧を生成する降圧回路を内蔵し、この降圧後の電源電圧で内部回路の一部を駆動するマイクロコンピュータとされ、ＬＳＩチップ上には、内部降圧回路ＶＣＬＧ、中央演算処理ユニットＣＰＵ、浮動小数点演算処理ユニットＦＰＵ、クロックパルス発振器ＣＰＧ、位相同期ループ回路ＰＬＬ、シリアルコミュニケーションインタフェース回路ＳＣＩ、タイマＴＩＭＥＲ、ランダムアクセスメモリＲＡＭ、フラッシュメモリ（ＲＯＭ）ＦＬＡＳＨＲＯＭ、デジタル／アナログ変換回路Ｄ／Ａ、アナログ／デジタル変換回路Ａ／Ｄ、入出力回路Ｉ／ＯＰＯＲＴなどが構成されており、公知の半導体製造技術により１個の半導体基板上に形成されている。
【００２３】
このマイクロコンピュータには、ＬＳＩチップの周辺部に、接続パッドとして、外部から供給される供給電圧ＶＣＣ用のパッドＰ１と、このパッドＰ１と対をなすグランド電圧ＶＳＳ用のパッドＰ２と、外部から供給される供給電圧ＶＣＣを降圧した内部降圧後の電源電圧ＶＣＬ用のパッドＰ３と、このパッドＰ３と対をなすグランド電圧ＶＳＬ用のパッドＰ４などが設けられている。特に、対をなす、供給電圧ＶＣＣ用のパッドＰ１とグランド電圧ＶＳＳ用のパッドＰ２との間、電源電圧ＶＣＬ用のパッドＰ３とグランド電圧ＶＳＬ用のパッドＰ４との間にはそれぞれ、ＬＳＩパッケージの外部あるいは内部において容量成分（キャパシタ）が接続される。なお、接続パッドには、図示しない、データ入出力用、制御信号入出力用などの各端子も含まれる。
【００２４】
また、ＬＳＩチップの周辺部には、各パッドＰ１〜Ｐ４に接続された複数の周回配線がリング状に設けられている。この周回配線としては、供給電圧ＶＣＣ用のパッドＰ１に接続された配線Ｌ１と、グランド電圧ＶＳＳ用のパッドＰ２に接続された配線Ｌ２と、電源電圧ＶＣＬ用のパッドＰ３に接続された配線Ｌ３と、グランド電圧ＶＳＬ用のパッドＰ４に接続された配線Ｌ４などが設けられている。特に、配線Ｌ２と配線Ｌ４との接続は、この接続点ＬＣがパッドＰ４、パッドＰ２との間でインピーダンスが最大となるような位置に設けることが望ましい。図１においては、ＬＳＩチップの対向する辺にそれぞれパッドＰ２とパッドＰ４とが配置され、パッドＰ２とパッドＰ４の両方からの距離がほぼ最長となる位置に接続点ＬＣを配置することが望ましい。また、接続点ＬＣがほぼ最長となる位置に配置させることが出来ない場合には、グランド電圧ＶＳＳ用のパッドＰ２からの距離がより長くなるように配置させることが望ましい。
【００２５】
このマイクロコンピュータにおいては、中央演算処理ユニットＣＰＵ、浮動小数点演算処理ユニットＦＰＵ、クロックパルス発振器ＣＰＧ、位相同期ループ回路ＰＬＬ、シリアルコミュニケーションインタフェース回路ＳＣＩ、タイマＴＩＭＥＲ、ランダムアクセスメモリＲＡＭ、フラッシュメモリＦＬＡＳＨＲＯＭなどがそれぞれ配線Ｌ３と配線Ｌ４とに接続され、内部降圧回路ＶＣＬＧから生成された降圧後の電源電圧ＶＣＬとグランド電圧ＶＳＬで駆動するように構成される。特に、降圧後の電源電圧ＶＣＬとグランド電圧ＶＳＬで駆動する、これらの各回路はコア回路ＣＣと呼ばれている。
【００２６】
また、内部降圧回路ＶＣＬＧ、入出力回路Ｉ／ＯＰＯＲＴなどはそれぞれ配線Ｌ１と配線Ｌ２とに接続され、降圧前の供給電圧ＶＣＣとグランド電圧ＶＳＳで駆動するように構成される。また、デジタル／アナログ変換回路Ｄ／Ａ、アナログ／デジタル変換回路Ａ／Ｄは、図示しないアナログ回路用の電源電圧とグランド電圧で駆動するようになっている。
【００２７】
次に、図２により、ＬＳＩパッケージの外部端子の配置の一例を説明する。図２はＬＳＩパッケージの外部端子の概略配置図を表し、（ａ）は本実施の形態に対する比較例、（ｂ）は本実施の形態の例を示す。
【００２８】
本実施の形態に対する比較例のＬＳＩパッケージは、（ａ）のように、外部端子Ｔとして、供給電圧ＶＣＣ用の端子Ｔ１’と、これと対をなすグランド電圧ＶＳＳ（１）用の端子Ｔ２’と、電源電圧ＶＣＬ用の端子Ｔ３’と、これと対をなすグランド電圧ＶＳＳ（２）用の端子Ｔ４’などが設けられている。なお、他の端子Ｔは、データ入出力用、制御信号入出力用などの各端子である。
【００２９】
これに対して、本実施の形態の例のＬＳＩパッケージは、（ｂ）のように、外部端子Ｔとして、供給電圧ＶＣＣ用の端子Ｔ１と、これと対をなすグランド電圧ＶＳＳ用の端子Ｔ２と、電源電圧ＶＣＬ用の端子Ｔ３と、これと対をなすグランド電圧ＶＳＬ用の端子Ｔ４などが設けられている。特に、グランド電圧ＶＳＬ用の端子Ｔ４が、詳細は後述するが、本実施の形態に対する比較例と異なる接続形態を採っている。
【００３０】
なお、図２において、ＬＳＩパッケージは、ＱＦＰを一例として挙げているが、他のＢＧＡ、ＣＳＰなどのパッケージでも同様である。このＱＦＰ構造では、ＬＳＩチップ上のパッドとリードフレーム上のインナーリードとの間をそれぞれワイヤにより接続し、各インナーリードに対応するアウターリードがそれぞれ、供給電圧ＶＣＣ用の端子Ｔ１、グランド電圧ＶＳＳ用の端子Ｔ２、電源電圧ＶＣＬ用の端子Ｔ３、グランド電圧ＶＳＬ用の端子Ｔ４などの外部端子Ｔとなる。この外部端子Ｔを除いた、ＬＳＩチップ上のパッドとリードフレーム上のインナーリードとの接続部分などをレジンなどにより封止することにより、外部端子Ｔが４方向に突出されたＱＦＰ構造となる。
【００３１】
次に、図３により、ＬＳＩパッケージを実装する実装基板の配線の配置の一例を説明する。図３は実装基板の配線の概略レイアウト図を表し、（ａ）は本実施の形態に対する比較例、（ｂ）は本実施の形態の例を示す。
【００３２】
本実施の形態に対する比較例の実装基板は、（ａ）のように、ＬＳＩパッケージの各端子に対応する位置に、これらの各端子が実装されて電気的に接続される複数の配線パッドＬＰがリング状に配置されている。複数の配線パッドＬＰのうち、供給電圧ＶＣＣ用の配線パッドＬＰ１’、これと対をなすグランド電圧ＶＳＳ（１）用の配線パッドＬＰ２’には配線パターンが引き回され、この相互間にバイパスコンデンサ（キャパシタ）Ｃ１が実装されて電気的に接続される。さらに、電源電圧ＶＣＬ用の配線パッドＬＰ３’、これと対をなすグランド電圧ＶＳＳ（２）用の配線パッドＬＰ４’にも配線パターンが引き回され、この相互間に電源電圧ＶＣＬ安定化用のキャパシタＣ２が実装されて電気的に接続される。
【００３３】
また、これらの配線パッドＬＰの内周部には、基板グランド電圧Ｇｎｄのベタ配線が配置され、グランド電圧ＶＳＳ（１）用の配線パッドＬＰ２’、グランド電圧ＶＳＳ（２）用の配線パッドＬＰ４’はそれぞれ配線パターンを通じて基板グランド電圧Ｇｎｄに電気的に接続されている。なお、図３では、供給電圧ＶＣＣはビアホール（スルーホール）ＶＩＡを通じて別層から給電されるが、同一層から給電することも可能である。
【００３４】
これに対して、本実施の形態の例の実装基板は、（ｂ）のように、前記（ａ）と同様に、ＬＳＩパッケージの各端子に対応する位置に複数の配線パッドＬＰがリング状に配置され、供給電圧ＶＣＣ用の配線パッドＬＰ１、これと対をなすグランド電圧ＶＳＳ用の配線パッドＬＰ２から引き回された配線パターン間にバイパスコンデンサ（キャパシタ）Ｃ１が接続され、さらに、電源電圧ＶＣＬ用の配線パッドＬＰ３、これと対をなすグランド電圧ＶＳＬ用の配線パッドＬＰ４から引き回された配線パターン間に電源電圧ＶＣＬ安定化用のキャパシタＣ２が接続される。
【００３５】
しかしながら、本実施の形態の例の実装基板では、これらの配線パッドＬＰの内周部に配置された基板グランド電圧Ｇｎｄのベタ配線に対して、グランド電圧ＶＳＳ用の配線パッドＬＰ２のみが配線パターンを通じて接続され、グランド電圧ＶＳＬ用の配線パッドＬＰ４は積極的に接続しない配置を採っている。さらに、バイパスコンデンサＣ１、電源電圧ＶＣＬ安定化用のキャパシタＣ２はそれぞれ、配線パッドＬＰの近くに設けて、できる限りＬＳＩパッケージの近傍に設けることが望ましい。ＬＳＩパッケージの近傍とは、たとえば後述する図４に示す電解コンデンサＣ０よりもＬＳＩパッケージ側である。なお、配線パッドＬＰの内周部に配置された基板グランド電圧Ｇｎｄをベタ配線として説明したが、必ずしもベタ配線に限定するものではない。
【００３６】
よって、前記図２（ｂ）に示した、降圧前の供給電圧ＶＣＣ用の端子Ｔ１とグランド電圧ＶＳＳ用の端子Ｔ２、降圧後の電源電圧ＶＣＬ用の端子Ｔ３とグランド電圧ＶＳＬ用の端子Ｔ４を別々に設けたＬＳＩパッケージを、前記図３（ｂ）に示した実装基板に実装した状態では、降圧前のグランド電圧ＶＳＳ用の端子Ｔ２は実装基板の基板グランド電圧Ｇｎｄには接続するが、降圧後のグランド電圧ＶＳＬ用の端子Ｔ４は降圧前のグランド電圧ＶＳＳ用の端子Ｔ２とは接続しない状態、すなわち基板グランド電圧Ｇｎｄには非接続となる。これを回路的に示すと、次に示す図４のようになる。
【００３７】
次に、図４により、ＬＳＩパッケージを実装基板に実装したシステムの構成の一例を説明する。図４はシステムの概略回路図を表し、（ａ）は本実施の形態に対する比較例、（ｂ）は本実施の形態の例を示す。
【００３８】
本実施の形態に対する比較例のシステムは、（ａ）のように、供給電圧ＶＣＣ用の端子Ｔ１’から、内部降圧回路ＶＣＬＧ、コア回路ＣＣ、グランド電圧ＶＳＳ（１）用の端子Ｔ２’を経由し、バイパスコンデンサＣ１を通じて供給電圧ＶＣＣ用の端子Ｔ１’に戻るように電流が流れる経路と、電源電圧ＶＣＬ用の端子Ｔ３’から、コア回路ＣＣ、グランド電圧ＶＳＳ（２）用の端子Ｔ４’を経由し、キャパシタＣ２を通じて電源電圧ＶＣＬ用の端子Ｔ３’に戻るように電流が流れる経路が形成される。さらに、グランド電圧ＶＳＳ（２）用の端子Ｔ４’から、実装基板上の配線を通じてグランド電圧ＶＳＳ（１）用の端子Ｔ２’に流れる電流経路が形成される。これらの電流経路により、ＬＳＩパッケージの内部で発生したノイズが実装基板上の基幹電源である基板電源電圧Ｖｃｃ、基板グランド電圧Ｇｎｄに漏洩し、不要電磁輻射を引き起こす要因となっている。
【００３９】
なお、実装基板上において、供給電圧ＶＣＣ用の端子Ｔ１’とグランド電圧ＶＳＳ（１）用の端子Ｔ２’との間に接続される電解コンデンサＣ０は、バイパスコンデンサＣ１の不足分を補助するために、システム全体として基幹電源である基板電源電圧Ｖｃｃと基板グランド電圧Ｇｎｄとの間に接続されるキャパシタである。たとえば、バイパスコンデンサＣ１が０．１μＦ程度であるのに対して、電解コンデンサＣ０は５０μＦ程度の大きなものが用いられる。
【００４０】
これに対して、本実施の形態の例のシステムは、（ｂ）のように、前記（ａ）と同様に、供給電圧ＶＣＣ用の端子Ｔ１から、内部降圧回路ＶＣＬＧ、コア回路ＣＣ、グランド電圧ＶＳＳ用の端子Ｔ２を経由し、バイパスコンデンサＣ１を通じて供給電圧ＶＣＣ用の端子Ｔ１に戻る電流経路と、電源電圧ＶＣＬ用の端子Ｔ３から、コア回路ＣＣ、グランド電圧ＶＳＬ用の端子Ｔ４を経由し、キャパシタＣ２を通じて電源電圧ＶＣＬ用の端子Ｔ３に戻る電流経路が形成される。しかしながら、グランド電圧ＶＳＬ用の端子Ｔ４はグランド電圧ＶＳＳ用の端子Ｔ２に接続されていないので、ＬＳＩパッケージの内部で発生したノイズが実装基板上の基板電源電圧Ｖｃｃ、基板グランド電圧Ｇｎｄに漏洩することがないので、不要電磁輻射の発生を防止することができる。
【００４１】
次に、図５により、ＬＳＩパッケージを実装基板に実装したシステムにおける不要電磁輻射の測定結果の一例を説明する。図５はシステムにおける不要電磁輻射の測定結果の説明図を示す。
【００４２】
図５において、横軸は周波数［ＭＨｚ］、縦軸はノイズ電流量を示し、たとえば１６ＭＨｚの基本波に対する整数倍の高調波成分におけるノイズスペクトルを測定している。この不要電磁輻射の測定は、アンテナから受信したノイズをスペクトラムアナライザで観測することにより測定することができる。この測定結果は、図５のように、本実施の形態に対する比較例のシステムに比べて、本実施の形態の例のシステムの方が全ての周波数においてノイズスペクトルを低減することができる。
【００４３】
以上においては、ＬＳＩパッケージに、供給電圧ＶＣＣ用の端子Ｔ１とグランド電圧ＶＳＳ用の端子Ｔ２、電源電圧ＶＣＬ用の端子Ｔ３とグランド電圧ＶＳＬ用の端子Ｔ４をそれぞれ１対ずつ設け、電源電圧ＶＣＬ安定化用のキャパシタＣ２をＬＳＩパッケージの外部に設けた場合を例に説明したが、以下においては、ＬＳＩパッケージに複数対の端子を設ける場合、電源電圧ＶＣＬ安定化用のキャパシタをＬＳＩパッケージの内部に設ける場合、実装基板上の供給電圧ＶＣＣ用の配線に高インダクタンス成分を付加する場合などの変形例を順に説明する。
【００４４】
次に、図６，図７，図８により、ＬＳＩパッケージに複数対の端子を設ける場合の一例を説明する。図６はＬＳＩチップ上の回路および電源の概略レイアウト図、図７はＬＳＩパッケージの外部端子の概略配置図、図８は実装基板の配線の概略レイアウト図をそれぞれ示す。
【００４５】
図６に示すマイクロコンピュータには、ＬＳＩチップの周辺部に、接続パッドとして、３対の供給電圧ＶＣＣ用のパッドＰ１，Ｐ５，Ｐ９とグランド電圧ＶＳＳ用のパッドＰ２，Ｐ６，Ｐ１０、３対の電源電圧ＶＣＬ用のパッドＰ３，Ｐ７，Ｐ１１とグランド電圧ＶＳＬ用のパッドＰ４，Ｐ８，Ｐ１２などが設けられている。また、ＬＳＩチップの周辺部には、各パッドＰ１〜Ｐ１２に接続された周回配線として、供給電圧ＶＣＣ用のパッドＰ１，Ｐ５，Ｐ９に接続された配線Ｌ１と、グランド電圧ＶＳＳ用のパッドＰ２，Ｐ６，Ｐ１０に接続された配線Ｌ２と、電源電圧ＶＣＬ用のパッドＰ３，Ｐ７，Ｐ１１に接続された配線Ｌ３と、グランド電圧ＶＳＬ用のパッドＰ４，Ｐ８，Ｐ１２に接続された配線Ｌ４などが設けられている。特に、配線Ｌ２と配線Ｌ４との接続は、この接続点ＬＣがパッドＰ４，Ｐ８，Ｐ１２、Ｐ２，Ｐ６，Ｐ１０のそれぞれとの間でインピーダンスが最大、すなわち相互間の距離がほぼ最長となるような位置に設けられている。
【００４６】
図７に示すＬＳＩパッケージは、ＬＳＩチップ上の各パッドに接続された外部端子Ｔとして、３対の供給電圧ＶＣＣ用の端子Ｔ１，Ｔ５，Ｔ９とグランド電圧ＶＳＳ用の端子Ｔ２，Ｔ６，Ｔ１０、３対の電源電圧ＶＣＬ用の端子Ｔ３，Ｔ７，Ｔ１１とグランド電圧ＶＳＬ用の端子Ｔ４，Ｔ８，Ｔ１２などが設けられている。
【００４７】
図８に示す実装基板は、３対の供給電圧ＶＣＣ用の配線パッドＬＰ１，ＬＰ５，ＬＰ９とグランド電圧ＶＳＳ用の配線パッドＬＰ２，ＬＰ６，ＬＰ１０から引き回された配線パターン間のそれぞれにバイパスコンデンサＣ１，Ｃ３，Ｃ５が接続され、３対の電源電圧ＶＣＬ用の配線パッドＬＰ３，ＬＰ７，ＬＰ１１とグランド電圧ＶＳＬ用の配線パッドＬＰ４，ＬＰ８，ＬＰ１２から引き回された配線パターン間のそれぞれに電源電圧ＶＣＬ安定化用のキャパシタＣ２，Ｃ４，Ｃ６が接続される。この図８においても、前記図３と同様に、グランド電圧ＶＳＬ用の配線パッドＬＰ４，ＬＰ８，ＬＰ１２のそれぞれは基板グランド電圧Ｇｎｄのベタ配線に対して積極的に接続しない配置を採っている。
【００４８】
次に、図９，図１０により、電源電圧ＶＣＬ安定化用のキャパシタをＬＳＩパッケージの内部に設ける場合の一例を説明する。図９は電源電圧ＶＣＬ安定化用のキャパシタをＬＳＩパッケージの内部に設け、電源電圧ＶＣＬ用、グランド電圧ＶＳＬ用の各端子をオープン状態にする場合のシステムの概略回路図、図１０はグランド電圧ＶＳＬ用の端子をＬＳＩパッケージから出さない場合のシステムの概略回路図をそれぞれ示す。
【００４９】
図９に示すシステムは、ＬＳＩパッケージの内部において、電源電圧ＶＣＬ用の端子Ｔ３（配線）とグランド電圧ＶＳＬ用の端子Ｔ４（配線）との間にキャパシタＣ２を接続する構成を採っている。その場合、電源電圧ＶＣＬ用の端子Ｔ３とグランド電圧ＶＳＬ用の端子Ｔ４との間には実装基板上で何も接続せずにオープン状態にする。従って、前記と同様に、グランド電圧ＶＳＬ用の端子Ｔ４はグランド電圧ＶＳＳ用の端子Ｔ２に接続されていないので、ＬＳＩパッケージの内部で発生したノイズが実装基板上の基幹電源系に漏洩することがないので、不要電磁輻射の発生を防止することができる。
【００５０】
なお、ＬＳＩパッケージの内部にキャパシタＣ２を接続する構成は、たとえばＬＳＩチップを搭載する基板上にチップコンデンサなどのキャパシタを搭載してパッケージ構造にしたり、あるいはＬＳＩチップを搭載する基板の内部にキャパシタを作り込む方法などを用いることによって可能となる。
【００５１】
図１０に示すシステムは、ＬＳＩパッケージの内部において、電源電圧ＶＣＬ用の端子Ｔ３（配線）とグランド電圧ＶＳＬ用の配線との間にキャパシタＣ２を接続し、グランド電圧ＶＳＬについてはＬＳＩパッケージの端子として設けない構成を採用することにより、前記と同様の効果を得ることができる。
【００５２】
次に、図１１〜図１６により、実装基板上の供給電圧ＶＣＣ用の配線に高インダクタンス成分を付加する場合の一例を説明する。図１１は高インダクタンス素子を付けた場合のシステムの概略回路図、図１２は高インダクタンスになるように引き回し配線を付けた場合のシステムの概略回路図、図１３〜図１６はこれらを組み合わせた場合のシステムの概略回路図をそれぞれ示す。
【００５３】
図１１〜図１６のように、実装基板上の供給電圧ＶＣＣ用の配線に高インダクタンス成分を付加する場合には、実装基板の基幹電源系からのノイズを減らすことができるので、より一層、不要電磁輻射の発生を防止することができると言う効果が得られる。なお、図１１〜図１６に示すシステムの構成において、前述した内容と重複する部分については、詳細な説明は省略する。
【００５４】
図１１に示すシステムは、前記図４（ｂ）の構成に加えて、さらに実装基板上の供給電圧ＶＣＣ用の配線に高インダクタンス素子Ｌ１０を実装して接続する構成を採っている。すなわち、このシステムでは、内部降圧回路ＶＣＬＧを内蔵し、供給電圧ＶＣＣ用の端子Ｔ１とグランド電圧ＶＳＳ用の端子Ｔ２、電源電圧ＶＣＬ用の端子Ｔ３とグランド電圧ＶＳＬ用の端子Ｔ４を設けたＬＳＩパッケージにおいて、グランド電圧ＶＳＬ用の端子Ｔ４はグランド電圧ＶＳＳ用の端子Ｔ２（基板グランド電圧）と接続せずに、電源電圧ＶＣＬ用の端子Ｔ３とグランド電圧ＶＳＬ用の端子Ｔ４との間にキャパシタＣ２、供給電圧ＶＣＣ用の端子Ｔ１とグランド電圧ＶＳＳ用の端子Ｔ２との間にバイパスコンデンサＣ１を実装基板上で実装した上で、供給電圧ＶＣＣ側に高インダクタンス素子Ｌ１０を実装基板上に実装する。たとえば、高インダクタンス素子Ｌ１０には、１００ＭＨｚにおいて６００Ω程度のインピーダンスを有するフェライトビーズなどが用いられる。
【００５５】
図１２に示すシステムは、前記図４（ｂ）の構成に付加した、前記図１１の高インダクタンス素子Ｌ１０に代えて、実装基板上の供給電圧ＶＣＣ用の配線に高インダクタンスになるように引き回し配線Ｌ１１を配置して接続する構成を採っている。
【００５６】
図１３に示すシステムは、前記図９の構成に加えて、前記図１１と同様に、実装基板上の供給電圧ＶＣＣ用の配線に高インダクタンス素子Ｌ１０を実装して接続する構成を採っている。
【００５７】
図１４に示すシステムは、前記図９の構成に付加した、前記図１３の高インダクタンス素子Ｌ１０に代えて、前記図１２と同様に、実装基板上の供給電圧ＶＣＣ用の配線に高インダクタンスになるように引き回し配線Ｌ１１を実装して接続する構成を採っている。
【００５８】
図１５に示すシステムは、前記図１０の構成に加えて、前記図１１と同様に、実装基板上の供給電圧ＶＣＣ用の配線に高インダクタンス素子Ｌ１０を実装して接続する構成を採っている。
【００５９】
図１６に示すシステムは、前記図１０の構成に付加した、前記図１５の高インダクタンス素子Ｌ１０に代えて、前記図１２と同様に、実装基板上の供給電圧ＶＣＣ用の配線に高インダクタンスになるように引き回し配線Ｌ１１を実装して接続する構成を採っている。
【００６０】
次に、図１７により、実装基板上において、グランド電圧ＶＳＬ用の端子とグランド電圧ＶＳＳ用の端子との間に高インダクタンス成分を付加する場合の一例を説明する。図１７はグランド電圧ＶＳＬ用の端子とグランド電圧ＶＳＳ用の端子との間に高インダクタンス素子を付けた場合のシステムの概略回路図を示す。
【００６１】
図１７に示すシステムは、前記図４（ｂ）の構成に加えて、さらに実装基板上において、グランド電圧ＶＳＬ用の端子Ｔ４とグランド電圧ＶＳＳ用の端子Ｔ２との間に高インダクタンス素子Ｌ２０を実装して接続する構成を採っている。すなわち、このシステムでは、内部降圧回路ＶＣＬＧを内蔵し、供給電圧ＶＣＣ用の端子Ｔ１とグランド電圧ＶＳＳ用の端子Ｔ２、電源電圧ＶＣＬ用の端子Ｔ３とグランド電圧ＶＳＬ用の端子Ｔ４を設けたＬＳＩパッケージにおいて、電源電圧ＶＣＬ用の端子Ｔ３とグランド電圧ＶＳＬ用の端子Ｔ４との間にキャパシタＣ２、供給電圧ＶＣＣ用の端子Ｔ１とグランド電圧ＶＳＳ用の端子Ｔ２との間にバイパスコンデンサＣ１を実装基板上で実装した上で、グランド電圧ＶＳＬ用の端子Ｔ４とグランド電圧ＶＳＳ用の端子Ｔ２との間に高インダクタンス素子Ｌ２０を実装基板上に実装する。
【００６２】
この構成によれば、グランド電圧ＶＳＬ用の端子Ｔ４はグランド電圧ＶＳＳ用の端子Ｔ２に高インダクタンス素子Ｌ２０を通じて接続されているので、前記と同様に、ＬＳＩパッケージの内部で発生したノイズが実装基板上の基幹電源系に漏洩することが抑制されるので、不要電磁輻射の発生を防止することができるようになる。
【００６３】
以上説明したように、本実施の形態のＬＳＩパッケージ（半導体装置）、およびそれを実装基板上に実装したシステムによれば、以下のような効果を得ることができる。
【００６４】
（１）内部降圧回路ＶＣＬＧを内蔵したＬＳＩパッケージにおいて、電源電圧ＶＣＬ、グランド電圧ＶＳＬはコア回路ＣＣの電源系であり、これらの電源電圧ＶＣＬ用の端子Ｔ３とグランド電圧ＶＳＬ用の端子Ｔ４との間にキャパシタＣ２を実装基板上で接続することにより、このキャパシタＣ２には、供給電圧ＶＣＣ用の端子Ｔ１とグランド電圧ＶＳＳ用の端子Ｔ２との間に接続されたバイパスコンデンサＣ１に比べて数百倍大きなノイズ電流が流れるようにすることができる。これは、電源電圧ＶＣＬ用の端子Ｔ３とグランド電圧ＶＳＬ用の端子Ｔ４との間は、供給電圧ＶＣＣ用の端子Ｔ１とグランド電圧ＶＳＳ用の端子Ｔ２との間に比べてコア回路ＣＣの動作により生じる電圧変動が大きいためである。そして、グランド電圧ＶＳＳ用の端子Ｔ２は実装基板上の基幹電源系のグランド電圧Ｇｎｄに接続されていなければならないが、グランド電圧ＶＳＬ用の端子Ｔ４はグランド電圧ＶＳＳ用の端子Ｔ２（基幹電源系のグランド電圧Ｇｎｄ）と接続しないので、ノイズ電流が実装基板上の基幹電源・グランドに流れにくくなり、ＥＭＩを低減することができる。
【００６５】
（２）キャパシタＣ２、バイパスコンデンサＣ１をそれぞれ、電源電圧ＶＣＬ用の端子Ｔ３とグランド電圧ＶＳＬ用の端子Ｔ４、供給電圧ＶＣＣ用の端子Ｔ１とグランド電圧ＶＳＳ用の端子Ｔ２の近傍に設けることにより、ノイズ電流がＬＳＩパッケージの近傍で低減されるので、ＥＭＩ低減効果を十分に得ることができる。
【００６６】
（３）グランド電圧ＶＳＳ用の端子Ｔ２に接続された配線Ｌ２と、グランド電圧ＶＳＬ用の端子Ｔ４に接続された配線Ｌ４との接続は、この接続点ＬＣがグランド電圧ＶＳＬ用の端子Ｔ４、グランド電圧ＶＳＳ用の端子Ｔ２との間でインピーダンスが最大となるような位置に設けることにより、グランド電圧ＶＳＳ用の端子Ｔ２にノイズ電流が流れにくくなり、ＥＭＩ低減効果を十分に得ることができる。
【００６７】
（４）内部降圧回路ＶＣＬＧを内蔵したＬＳＩパッケージの内部において、電源電圧ＶＣＬ用の配線とグランド電圧ＶＳＬ用の配線との間にキャパシタＣ２を接続する場合にも、前記（１）と同様に、キャパシタＣ２にはバイパスコンデンサＣ１に比べて数百倍大きなノイズ電流が流れるようにすることができ、また、グランド電圧ＶＳＬ用の配線はグランド電圧ＶＳＳ用の配線と接続しないので、ノイズ電流が実装基板上の基幹電源・グランドに流れにくくなり、ＥＭＩ低減効果を得ることができる。
【００６８】
（５）実装基板上の供給電圧ＶＣＣ用の配線に、高インダクタンス素子Ｌ１０や引き回し配線Ｌ１１などの高インダクタンス成分を付加する場合には、実装基板の基幹電源系からのノイズを減らすことができるので、より一層、ＥＭＩ低減効果を得ることができる。
【００６９】
（６）グランド電圧ＶＳＬ用の端子Ｔ４をグランド電圧ＶＳＳ用の端子Ｔ２に、高インダクタンス素子Ｌ２０などの高インダクタンス成分を通じて接続する場合には、ノイズ電流が実装基板上の基幹電源・グランドに流れにくくなり、ＥＭＩ低減効果を得ることができる。
【００７０】
（７）ＬＳＩパッケージのユーザ側でのＥＭＩ基板設計が容易となり、さらにＥＭＩ対策部品を減らすことにより、低コスト化を実現することができる。
【００７１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７２】
たとえば、前記実施の形態においては、マイクロコンピュータを例に説明したが、内部降圧回路を内蔵するＬＳＩ製品全般に適用可能であり、特に低ノイズ化が必要とされる車載用などのマイクロコンピュータに良好に適用することができ、さらに、内部降圧回路内蔵ＬＳＩ製品を使用するユーザへのサポート技術などに応用することができる。
【００７３】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００７４】
（１）外部から供給される供給電圧用の第１端子と、この第１端子と対をなす基準電圧用の第２端子との間に第１キャパシタを設け、外部から供給される供給電圧を降圧した内部降圧後の電源電圧用の第３端子と、この第３端子と対をなす基準電圧用の第４端子との間に第２キャパシタを設け、積極的に第２端子と第４端子との間は接続しないように構成する。これにより、第３端子と第４端子間には、第１端子と第２端子間に比べてコア回路の動作により生じる電圧変動が大きいため、第２キャパシタには第１キャパシタに比べて大きなノイズ電流が流れることとなり、第４端子は第２端子と接続されていないため、ノイズ電流が実装基板上の基幹電源・グランドに流れにくくなり、ＥＭＩ低減効果を得ることができる。
【００７５】
（２）第１キャパシタ、第２キャパシタはそれぞれ、第１端子と第２端子、第３端子と第４端子の近傍に設けることにより、ノイズ電流が半導体装置の近傍で低減され、ＥＭＩ低減効果を十分に得ることができる。
【００７６】
（３）第２端子に接続された第２配線と、第４端子に接続された第４配線とを設け、第２配線と第４配線との接続は、この接続点が第４端子、第２端子との間でインピーダンスが最大となるような位置に設けることにより、第２端子にノイズ電流が流れにくくなり、ＥＭＩ低減効果を十分に得ることができる。
【００７７】
（４）内部降圧後の電源電圧用の複数の第３端子と、これらの複数の第３端子のそれぞれと対をなす基準電圧用の複数の第４端子とを設けた場合でも、前記（１）〜（３）と同様に、ＥＭＩ低減効果を十分に得ることができる。
【００７８】
（５）半導体装置の内部において、内部降圧後の電源電圧用の第３配線と、この第３配線と対をなす基準電圧用の第４配線との間にキャパシタを接続し、積極的に第４配線用の第４端子を設けないか、あるいは第４配線用の第４端子を設け、外部において積極的に第４端子は接続しないようにした場合にも、前記（１）〜（３）と同様に、ＥＭＩ低減効果を十分に得ることができる。
【００７９】
（６）前記（１）〜（５）により、外部から供給される供給電圧を内部降圧回路で降圧し、この内部降圧後の電源電圧で内部回路を駆動するマイクロコンピュータなどの半導体装置、およびそれを実装基板上に実装したシステムにおいて、ＥＭＩ低減効果を十分に得ることができる。
【００８０】
（７）前記（１）〜（５）により、マイクロコンピュータなどの半導体装置のＥＭＩ基板設計が容易となり、さらにＥＭＩ対策部品を減らすことにより、半導体装置およびシステムの低コスト化を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の半導体装置において、ＬＳＩチップ上の回路および電源を示す概略レイアウト図である。
【図２】（ａ），（ｂ）は本発明の一実施の形態の半導体装置において、ＬＳＩパッケージの外部端子を示す概略配置図（（ａ）は本実施の形態に対する比較例、（ｂ）は本実施の形態の例）である。
【図３】（ａ），（ｂ）は本発明の一実施の形態において、ＬＳＩパッケージを実装する実装基板の配線を示す概略レイアウト図（（ａ）は本実施の形態に対する比較例、（ｂ）は本実施の形態の例）である。
【図４】（ａ），（ｂ）は本発明の一実施の形態において、ＬＳＩパッケージを実装基板に実装したシステムを示す概略回路図（（ａ）は本実施の形態に対する比較例、（ｂ）は本実施の形態の例）である。
【図５】本発明の一実施の形態において、ＬＳＩパッケージを実装基板に実装したシステムにおける不要電磁輻射の測定結果を示す説明図である。
【図６】本発明の一実施の形態において、ＬＳＩパッケージに複数対の端子を設ける場合の、ＬＳＩチップ上の回路および電源を示す概略レイアウト図である。
【図７】本発明の一実施の形態において、ＬＳＩパッケージに複数対の端子を設ける場合の、ＬＳＩパッケージの外部端子を示す概略配置図である。
【図８】本発明の一実施の形態において、ＬＳＩパッケージに複数対の端子を設ける場合の、ＬＳＩパッケージを実装する実装基板の配線を示す概略レイアウト図である。
【図９】本発明の一実施の形態において、電源電圧ＶＣＬ安定化用のキャパシタをＬＳＩパッケージの内部に設け、電源電圧ＶＣＬ用、グランド電圧ＶＳＬ用の各端子をオープン状態にする場合のシステムを示す概略回路図である。
【図１０】本発明の一実施の形態において、電源電圧ＶＣＬ安定化用のキャパシタをＬＳＩパッケージの内部に設け、グランド電圧ＶＳＬ用の端子をＬＳＩパッケージから出さない場合のシステムを示す概略回路図である。
【図１１】本発明の一実施の形態において、実装基板上の供給電圧ＶＣＣ用の配線に高インダクタンス素子を付けた場合のシステムを示す概略回路図である。
【図１２】本発明の一実施の形態において、実装基板上の供給電圧ＶＣＣ用の配線に高インダクタンスになるように引き回し配線を付けた場合のシステムを示す概略回路図である。
【図１３】本発明の一実施の形態において、図９と図１１とを組み合わせた場合のシステムを示す概略回路図である。
【図１４】本発明の一実施の形態において、図９と図１２とを組み合わせた場合のシステムを示す概略回路図である。
【図１５】本発明の一実施の形態において、図１０と図１１とを組み合わせた場合のシステムを示す概略回路図である。
【図１６】本発明の一実施の形態において、図１０と図１２とを組み合わせた場合のシステムを示す概略回路図である。
【図１７】本発明の一実施の形態において、グランド電圧ＶＳＬ用の端子とグランド電圧ＶＳＳ用の端子との間に高インダクタンス素子を付けた場合のシステムを示す概略回路図である。
【符号の説明】
ＶＣＬＧ内部降圧回路
ＣＰＵ中央演算処理ユニット
ＦＰＵ浮動小数点演算処理ユニット
ＣＰＧクロックパルス発振器
ＰＬＬ位相同期ループ回路
ＳＣＩシリアルコミュニケーションインタフェース回路
ＴＩＭＥＲタイマ
ＲＡＭランダムアクセスメモリ
ＦＬＡＳＨＲＯＭフラッシュメモリ
Ｄ／Ａデジタル／アナログ変換回路
Ａ／Ｄアナログ／デジタル変換回路
Ｉ／ＯＰＯＲＴ入出力回路
ＣＣコア回路
ＶＣＣ供給電圧
ＶＳＳグランド電圧
ＶＣＬ電源電圧
ＶＳＬグランド電圧
Ｖｃｃ基板電源電圧
Ｇｎｄ基板グランド電圧
Ｐ１〜Ｐ１２パッド
Ｌ１〜Ｌ４配線
ＬＣ接続点
Ｔ，Ｔ１〜Ｔ１２端子
ＬＰ，ＬＰ１〜ＬＰ１２配線パッド
Ｃ１バイパスコンデンサ
Ｃ２キャパシタ
Ｃ０電解コンデンサ
Ｌ１０高インダクタンス素子
Ｌ１１引き回し配線
Ｌ２０高インダクタンス素子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a system in which a semiconductor device is mounted, and particularly to a semiconductor device such as a microcomputer having a built-in internal step-down circuit suitable for unnecessary electromagnetic radiation (EMI) reduction measures, and a system in which the semiconductor device is mounted. And effective technology.
[0002]
[Prior art]
According to a study by the present inventor, the following techniques can be considered for a semiconductor device such as a microcomputer.
[0003]
For example, a semiconductor device that operates an internal circuit at a voltage lower than an externally supplied voltage by a step-down circuit built in an LSI chip has been developed and mass-produced for the purpose of reducing power consumption and EMI. .
[0004]
In such a semiconductor device, even if a single power supply voltage (for example, 3.3 V) matched to the voltage of the input / output interface is adopted, an internal circuit (core circuit) that is likely to be an EMI generation source by adopting an internal step-down voltage. ) Can be supplied with a low voltage to reduce power consumption. Although fluctuations in potential due to changes in the current consumed by this core circuit (noise current) are mitigated by bypass capacitors placed around the semiconductor device, they cannot be completely eliminated, so the main power supply system of the equipment is shaken and electromagnetic radiation is emitted. It is also possible to cause However, since the noise current can be reduced by adopting the internal voltage step-down, it has begun to be adopted for reducing noise in a microcomputer or the like. In addition, a method of driving the internal circuit with a voltage lower than that of the input / output circuit due to a withstand voltage drop of the internal circuit due to miniaturization will continue to be mainstream.
[0005]
Furthermore, as described above, in a microcomputer that operates an internal circuit with a voltage obtained by internally lowering a supply voltage supplied from the outside, a capacitor is incorporated in the LSI package for voltage stabilization after the step-down, Alternatively, a technique for externally attaching has been proposed.
[0006]
For example, in Japanese Patent Laid-Open No. 2000-77608, between an external terminal of a power supply voltage after stepping down outside an LSI package and an external terminal of a ground voltage (2) provided as a separate terminal from the ground voltage (1). A technique is disclosed in which a step-down circuit in an LSI chip can be stabilized by attaching a capacitor externally.
[0007]
Further, a step-down circuit incorporated in a microcomputer or the like is feedback controlled so as to keep the output voltage (the power supply voltage of the internal circuit) constant. However, the power consumption of the internal circuit changes greatly when the operation mode changes, and the voltage drop circuit cannot sufficiently control the voltage due to a sudden change. That is, an oscillation state may occur. In order to prevent this, it is necessary to connect a large-capacity capacitor of about 0.1 to 0.47 μF, for example, between the power supply voltage after the step-down and the ground voltage. It corresponds.
[0008]
[Problems to be solved by the invention]
By the way, as a result of examination of the semiconductor device such as the microcomputer as described above by the present inventors, the following has been clarified.
[0009]
For example, in a semiconductor device in which an internal circuit is operated at a voltage lower than a supply voltage supplied from the outside by a step-down circuit built in an LSI chip, even if the step-down circuit is employed, an EMI reduction effect may not be seen.
[0010]
In the technique disclosed in Japanese Patent Laid-Open No. 2000-77608, a capacitor is externally connected between the external terminal of the power supply voltage after the step-down and the external terminal of the ground voltage, and the external terminal of the ground voltage is connected to the substrate ground. Therefore, the high frequency current leaks to the substrate ground, and the EMI reduction effect cannot be obtained sufficiently.
[0011]
Accordingly, the present inventor presupposes that the external supply voltage for stabilizing the step-down circuit is applied on the premise that the supply voltage supplied from the outside is stepped down by the step-down circuit and applied to the LSI that drives the internal circuit with the power supply voltage after the step-down. Therefore, a terminal pair of the power supply voltage after the step-down and the ground voltage is provided, and the terminal of the ground voltage after the step-down is not actively connected to the terminal of the ground voltage supplied from the outside, so that the high-frequency current It was found that it is possible to reduce the cause of leakage to the substrate ground.
[0012]
SUMMARY OF THE INVENTION An object of the present invention is to reduce the supply voltage supplied from the outside with a step-down circuit and drive the internal circuit with the power supply voltage after the step-down, and a microcomputer capable of sufficiently obtaining an EMI reduction effect. It is an object of the present invention to provide a semiconductor device and a system in which the semiconductor device is mounted.
[0013]
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0014]
[Means for Solving the Problems]
Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
[0015]
That is, the present invention is applied to a system including a semiconductor device and a mounting substrate on which the semiconductor device is mounted. The semiconductor device includes a first terminal for a supply voltage (VCC) supplied from the outside, and the first terminal. A second terminal for a reference voltage (VSS: ground voltage) paired with one terminal, a third terminal for a power supply voltage (VCL) after an internal step-down obtained by stepping down a supply voltage supplied from the outside, and the third terminal A fourth terminal for a reference voltage (VSL: ground voltage) paired with the terminal is provided, and a first capacitor (bypass capacitor) is provided between the first terminal and the second terminal on the mounting substrate, A second capacitor is provided between the third terminal and the fourth terminal, and the second terminal and the fourth terminal are not actively connected. As a result, the voltage fluctuation generated by the operation of the core circuit is larger between the third terminal and the fourth terminal than between the first terminal and the second terminal, so that the second capacitor has a larger noise than the first capacitor. Since the current flows and the fourth terminal is not connected to the second terminal, it becomes difficult for the noise current to flow to the main power supply / ground on the mounting substrate, and an EMI reduction effect can be obtained.
[0016]
In this configuration, the first capacitor and the second capacitor are provided in the vicinity of the first terminal and the second terminal, and the third terminal and the fourth terminal, respectively. As a result, the noise current is reduced in the vicinity of the semiconductor device, and an EMI reduction effect can be sufficiently obtained. Also, a second wiring connected to the second terminal and a fourth wiring connected to the fourth terminal are provided. The connection between the second wiring and the fourth wiring is such that the connection point is the fourth terminal and the second wiring. It is provided at a position where the impedance is maximum between the terminals. This makes it difficult for noise current to flow through the second terminal, and a sufficient EMI reduction effect can be obtained.
[0017]
Furthermore, in the system of the present invention, a semiconductor device includes a plurality of third terminals for a power supply voltage (VCL) after internal voltage reduction, and a reference voltage (VSL: ground) paired with each of the plurality of third terminals. Voltage) and a second capacitor is provided between each of the plurality of third terminals and each of the plurality of fourth terminals, and the plurality of fourth terminals are positively provided. The four terminals are not connected to each other. In this configuration, the second capacitor is further provided in the vicinity of each of the plurality of third terminals and the plurality of fourth terminals. In addition, a plurality of first terminals for supply voltage, a plurality of second terminals for reference voltage paired with each of the plurality of first terminals, and a second connected to each of the plurality of second terminals. A wiring and a fourth wiring connected to each of the plurality of fourth terminals are provided, and the connection between the second wiring and the fourth wiring is such that the connection point is each of the plurality of fourth terminals. These are provided at positions where the impedance is maximum between each of the two. Thereby, even when a plurality of third terminals and fourth terminals are provided, the EMI reduction effect can be sufficiently obtained as described above.
[0018]
Further, the present invention is applied to a semiconductor device that steps down a supply voltage supplied from the outside with a step-down circuit and drives an internal circuit with the power supply voltage after the step-down, and is used for a supply voltage (VCC) supplied from the outside. A first terminal, a second terminal for a reference voltage (VSS: ground voltage) paired with the first terminal, and a second terminal for a power supply voltage (VCL) after an internal step-down obtained by stepping down a supply voltage supplied from the outside. Three wirings, a fourth wiring for a reference voltage (VSL: ground voltage) that makes a pair with the third wiring, and a capacitor that connects the third wiring and the fourth wiring. The fourth terminal for four wirings is not provided. Alternatively, the fourth terminal for the fourth wiring is provided, and the fourth terminal is not actively connected outside. As a result, a large noise current flows in the capacitor as compared with the external capacitor, and the fourth terminal is not provided or is not connected to the outside, so that it is difficult for the noise current to flow to the outside, and an EMI reduction effect is obtained. Will be able to.
[0019]
The semiconductor device according to the present invention includes a first terminal for a supply voltage (VCC) supplied from the outside, a second terminal for a reference voltage (VSS: ground voltage) paired with the first terminal, and an external A third terminal for an internal step-down power supply voltage (VCL) obtained by stepping down a supply voltage supplied from the second terminal, and a fourth terminal for a reference voltage (VSL: ground voltage) paired with the third terminal; Externally, a capacitor is connected between the third terminal and the fourth terminal, and the second terminal and the fourth terminal are not actively connected. As a result, even when the third terminal and the fourth terminal are provided, the fourth terminal is not connected to the second terminal, so that the noise current is less likely to flow to the outside and the EMI reduction effect is obtained as described above. Will be able to.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted.
[0021]
An example of the configuration of a semiconductor device according to an embodiment of the present invention will be described with reference to FIG. FIG. 1 is a schematic layout diagram of circuits and power supplies on an LSI chip in the semiconductor device of the present embodiment.
[0022]
Although the semiconductor device of the present embodiment is not particularly limited, for example, as an example, a built-in step-down circuit that generates a voltage lower than a supply voltage supplied from the outside is used, and the internal circuit is configured with the power supply voltage after the step-down. The LSI includes an internal step-down circuit VCLG, a central processing unit CPU, a floating-point processing unit FPU, a clock pulse oscillator CPG, a phase-locked loop circuit PLL, and a serial communication interface circuit. SCI, timer TIMER, random access memory RAM, flash memory (ROM) FLASHROM, digital / analog conversion circuit D / A, analog / digital conversion circuit A / D, input / output circuit I / OPORT, etc. 1 piece by semiconductor manufacturing technology It is formed on the conductive substrate.
[0023]
In this microcomputer, a pad P1 for supply voltage VCC supplied from the outside as a connection pad, a pad P2 for ground voltage VSS paired with this pad P1, and a connection pad are supplied from the outside to the peripheral part of the LSI chip. A power supply voltage VCL pad P3 that has been stepped down from the supplied supply voltage VCC and a pad P4 for ground voltage VSL that forms a pair with the pad P3 are provided. In particular, between the pad P1 for the supply voltage VCC and the pad P2 for the ground voltage VSS and between the pad P3 for the power supply voltage VCL and the pad P4 for the ground voltage VSL that make a pair, A capacitance component (capacitor) is connected externally or internally. Note that the connection pad includes terminals for data input / output, control signal input / output, etc., not shown.
[0024]
In addition, a plurality of peripheral wirings connected to the pads P1 to P4 are provided in a ring shape around the LSI chip. As the circular wiring, the wiring L1 connected to the pad P1 for the supply voltage VCC, the wiring L2 connected to the pad P2 for the ground voltage VSS, and the wiring L3 connected to the pad P3 for the power supply voltage VCL The wiring L4 connected to the pad P4 for the ground voltage VSL is provided. In particular, the connection between the wiring L2 and the wiring L4 is desirably provided at a position where the impedance is maximum between the pad P4 and the pad P2. In FIG. 1, it is desirable that the pad P2 and the pad P4 are respectively disposed on opposite sides of the LSI chip, and the connection point LC is disposed at a position where the distance from both the pad P2 and the pad P4 is almost the longest. Further, when the connection point LC cannot be disposed at the position where it is almost the longest, it is desirable that the distance from the pad P2 for the ground voltage VSS be longer.
[0025]
In this microcomputer, a central processing unit CPU, a floating point processing unit FPU, a clock pulse oscillator CPG, a phase locked loop circuit PLL, a serial communication interface circuit SCI, a timer TIMER, a random access memory RAM, a flash memory FLASHROM, etc. It is connected to the wiring L3 and the wiring L4, and is configured to be driven by the power supply voltage VCL and the ground voltage VSL after step-down generated from the internal step-down circuit VCLG. In particular, each of these circuits driven by the step-down power supply voltage VCL and the ground voltage VSL is called a core circuit CC.
[0026]
Further, the internal voltage down converter VCLG, the input / output circuit I / OPORT, etc. are connected to the wiring L1 and the wiring L2, respectively, and are configured to be driven by the supply voltage VCC and the ground voltage VSS before the voltage reduction. The digital / analog conversion circuit D / A and the analog / digital conversion circuit A / D are driven by a power supply voltage and a ground voltage for an analog circuit (not shown).
[0027]
Next, an example of the arrangement of the external terminals of the LSI package will be described with reference to FIG. FIG. 2 is a schematic layout diagram of the external terminals of the LSI package. (A) shows a comparative example with respect to the present embodiment, and (b) shows an example of the present embodiment.
[0028]
As shown in (a), the LSI package of the comparative example of the present embodiment has a terminal T1 ′ for the supply voltage VCC and a terminal T2 ′ for the ground voltage VSS (1) paired therewith as the external terminal T. And a terminal T3 ′ for the power supply voltage VCL and a terminal T4 ′ for the ground voltage VSS (2) which is paired with the terminal T3 ′. The other terminals T are terminals for data input / output, control signal input / output, and the like.
[0029]
On the other hand, in the LSI package of the example of the present embodiment, as shown in (b), as the external terminal T, the terminal T1 for the supply voltage VCC and the terminal T2 for the ground voltage VSS paired therewith A terminal T3 for the power supply voltage VCL and a terminal T4 for the ground voltage VSL that is paired therewith are provided. In particular, the terminal T4 for the ground voltage VSL adopts a connection form different from the comparative example for the present embodiment, as will be described in detail later.
[0030]
In FIG. 2, the LSI package uses QFP as an example, but the same applies to other packages such as BGA and CSP. In this QFP structure, the pads on the LSI chip and the inner leads on the lead frame are connected by wires, and the outer leads corresponding to the inner leads are the terminal T1 for the supply voltage VCC and the ground voltage VSS, respectively. Terminal T2, power supply voltage VCL terminal T3, ground voltage VSL terminal T4, and other external terminals T. By sealing the connection portion between the pad on the LSI chip and the inner lead on the lead frame, excluding the external terminal T, with a resin or the like, a QFP structure in which the external terminal T protrudes in four directions is obtained.
[0031]
Next, referring to FIG. 3, an example of the wiring arrangement of the mounting substrate on which the LSI package is mounted will be described. 3A and 3B are schematic layout diagrams of wiring on the mounting substrate, in which FIG. 3A shows a comparative example with respect to the present embodiment, and FIG. 3B shows an example of the present embodiment.
[0032]
The mounting board of the comparative example for the present embodiment has a plurality of wiring pads LP on which these terminals are mounted and electrically connected at positions corresponding to the terminals of the LSI package as shown in FIG. It is arranged in a ring shape. Among the plurality of wiring pads LP, a wiring pattern is routed to the wiring pad LP1 ′ for the supply voltage VCC and the wiring pad LP2 ′ for the ground voltage VSS (1) that is paired with the wiring pad LP1 ′. (Capacitor) C1 is mounted and electrically connected. Further, a wiring pattern is also routed to the wiring pad LP3 ′ for the power supply voltage VCL and the wiring pad LP4 ′ for the ground voltage VSS (2) paired with the wiring pad LP3 ′, and a capacitor for stabilizing the power supply voltage VCL therebetween. C2 is mounted and electrically connected.
[0033]
In addition, a solid wiring of the substrate ground voltage Gnd is disposed on the inner periphery of these wiring pads LP, and the wiring pad LP2 ′ for the ground voltage VSS (1) and the wiring pad LP4 ′ for the ground voltage VSS (2). Are electrically connected to the substrate ground voltage Gnd through wiring patterns. In FIG. 3, the supply voltage VCC is supplied from another layer through the via hole (through hole) VIA, but can be supplied from the same layer.
[0034]
On the other hand, the mounting board of the example of the present embodiment has a plurality of wiring pads LP in a ring shape at positions corresponding to the respective terminals of the LSI package as in (a), as in (b). A bypass capacitor (capacitor) C1 is connected between the wiring pattern LP1 that is arranged and routed from the wiring pad LP1 for the supply voltage VCC and the wiring pad LP2 for the ground voltage VSS that is paired with the wiring pad LP1. The capacitor C2 for stabilizing the power supply voltage VCL is connected between the wiring pattern LP3 and the wiring pattern LP4 routed from the wiring pad LP4 for the ground voltage VSL.
[0035]
However, in the mounting substrate of the example of the present embodiment, only the wiring pad LP2 for the ground voltage VSS passes through the wiring pattern with respect to the solid wiring of the substrate ground voltage Gnd arranged on the inner peripheral portion of these wiring pads LP. The connection is made and the wiring pad LP4 for the ground voltage VSL is not actively connected. Further, it is desirable that the bypass capacitor C1 and the capacitor C2 for stabilizing the power supply voltage VCL are provided as close as possible to the wiring pad LP and as close as possible to the LSI package. The vicinity of the LSI package is, for example, closer to the LSI package than the electrolytic capacitor C0 shown in FIG. The substrate ground voltage Gnd disposed on the inner periphery of the wiring pad LP has been described as a solid wiring, but is not necessarily limited to a solid wiring.
[0036]
Therefore, the supply voltage VCC terminal T1 and the ground voltage VSS terminal T2, the power supply voltage VCL terminal T3 and the ground voltage VSL terminal T4 after the step-down shown in FIG. In the state where the separately provided LSI package is mounted on the mounting board shown in FIG. 3B, the terminal T2 for ground voltage VSS before step-down is connected to the board ground voltage Gnd of the mounting board. The terminal T4 for the subsequent ground voltage VSL is not connected to the terminal T2 for the ground voltage VSS before step-down, that is, is not connected to the substrate ground voltage Gnd. This is shown in a circuit form as shown in FIG.
[0037]
Next, an example of the configuration of a system in which an LSI package is mounted on a mounting board will be described with reference to FIG. FIG. 4 shows a schematic circuit diagram of the system, in which (a) shows a comparative example with respect to the present embodiment, and (b) shows an example of the present embodiment.
[0038]
The system of the comparative example with respect to the present embodiment, as shown in (a), goes from the terminal T1 ′ for the supply voltage VCC via the internal step-down circuit VCLG, the core circuit CC, and the terminal T2 ′ for the ground voltage VSS (1). The core circuit CC and the terminal T4 ′ for the ground voltage VSS (2) are connected from the path through which the current flows back to the terminal T1 ′ for the supply voltage VCC through the bypass capacitor C1 and the terminal T3 ′ for the power supply voltage VCL. A path through which current flows so as to return to the terminal T3 ′ for the power supply voltage VCL through the capacitor C2 is formed. Furthermore, a current path is formed which flows from the terminal T4 ′ for the ground voltage VSS (2) to the terminal T2 ′ for the ground voltage VSS (1) through the wiring on the mounting substrate. Due to these current paths, noise generated inside the LSI package leaks to the substrate power supply voltage Vcc and the substrate ground voltage Gnd, which are the main power supplies on the mounting substrate, causing unnecessary electromagnetic radiation.
[0039]
On the mounting substrate, the electrolytic capacitor C0 connected between the terminal T1 ′ for the supply voltage VCC and the terminal T2 ′ for the ground voltage VSS (1) serves to assist the shortage of the bypass capacitor C1. This is a capacitor connected between the substrate power supply voltage Vcc and the substrate ground voltage Gnd, which is the main power supply of the entire system. For example, the bypass capacitor C1 is about 0.1 μF, while the electrolytic capacitor C0 is about 50 μF.
[0040]
On the other hand, as in (b), the system of the example of the present embodiment is similar to the above (a), from the terminal T1 for the supply voltage VCC, to the internal step-down circuit VCLG, the core circuit CC, and the ground voltage. A current path returning to the supply voltage VCC terminal T1 through the bypass capacitor C1 via the VSS terminal T2 and the power supply voltage VCL terminal T3 from the core circuit CC and the ground voltage VSL terminal T4, A current path that returns to the terminal T3 for the power supply voltage VCL through the capacitor C2 is formed. However, since the terminal T4 for the ground voltage VSL is not connected to the terminal T2 for the ground voltage VSS, noise generated inside the LSI package leaks to the substrate power supply voltage Vcc and the substrate ground voltage Gnd on the mounting substrate. Therefore, generation of unnecessary electromagnetic radiation can be prevented.
[0041]
Next, an example of measurement results of unnecessary electromagnetic radiation in a system in which an LSI package is mounted on a mounting board will be described with reference to FIG. FIG. 5 is an explanatory diagram of measurement results of unnecessary electromagnetic radiation in the system.
[0042]
In FIG. 5, the horizontal axis represents frequency [MHz] and the vertical axis represents the amount of noise current. For example, a noise spectrum of a harmonic component that is an integral multiple of 16 MHz fundamental wave is measured. The unnecessary electromagnetic radiation can be measured by observing noise received from the antenna with a spectrum analyzer. As shown in FIG. 5, the measurement result shows that the system of the example of the present embodiment can reduce the noise spectrum at all frequencies as compared to the system of the comparative example of the present embodiment.
[0043]
In the above, a pair of the supply voltage VCC terminal T1, the ground voltage VSS terminal T2, the power supply voltage VCL terminal T3, and the ground voltage VSL terminal T4 are provided in the LSI package, respectively, to stabilize the power supply voltage VCL. In the following description, the capacitor C2 for stabilization is provided outside the LSI package. However, in the following, when a plurality of pairs of terminals are provided in the LSI package, the capacitor for stabilizing the power supply voltage VCL is provided inside the LSI package. In the case of providing, a modification example in which a high inductance component is added to the wiring for the supply voltage VCC on the mounting substrate will be described in order.
[0044]
Next, an example in which a plurality of pairs of terminals are provided in an LSI package will be described with reference to FIGS. 6 is a schematic layout diagram of circuits and power supplies on the LSI chip, FIG. 7 is a schematic layout diagram of external terminals of the LSI package, and FIG. 8 is a schematic layout diagram of wiring on the mounting substrate.
[0045]
The microcomputer shown in FIG. 6 has three pairs of pads P1, P5, P9 for supply voltage VCC and pads P2, P6, P10 for ground voltage VSS as connection pads on the periphery of the LSI chip. Pads P3, P7, P11 for power supply voltage VCL, pads P4, P8, P12 for ground voltage VSL, and the like are provided. In addition, as peripheral wirings connected to the pads P1 to P12, there are wiring L1 connected to the pads P1, P5, and P9 for the supply voltage VCC, and pads P2 for the ground voltage VSS on the periphery of the LSI chip. Wiring L2 connected to P6, P10, wiring L3 connected to pads P3, P7, P11 for power supply voltage VCL, wiring L4 connected to pads P4, P8, P12 for ground voltage VSL, etc. are provided. It has been. In particular, the connection between the wiring L2 and the wiring L4 is such that the connection point LC has the maximum impedance between the pads P4, P8, P12, P2, P6, and P10, that is, the distance between them is almost the longest. It is provided at a position.
[0046]
The LSI package shown in FIG. 7 has three pairs of terminals T1, T5, T9 for supply voltage VCC and terminals T2, T6, T10 for ground voltage VSS as external terminals T connected to each pad on the LSI chip. Three pairs of terminals T3, T7, T11 for power supply voltage VCL, terminals T4, T8, T12 for ground voltage VSL, and the like are provided.
[0047]
The mounting substrate shown in FIG. 8 has a bypass capacitor C1 between the wiring patterns LP3, LP5, LP9 for the three pairs of supply voltage VCC and the wiring patterns LP2, LP6, LP10 for the ground voltage VSS. , C3, and C5 are connected, and the power supply voltage VCL is connected between the three wiring patterns LP3, LP7, and LP11 for the power supply voltage VCL and the wiring patterns LP4, LP8, and LP12 for the ground voltage VSL. Stabilizing capacitors C2, C4 and C6 are connected. In FIG. 8, as in FIG. 3, the wiring pads LP4, LP8, LP12 for the ground voltage VSL are not actively connected to the solid wiring of the substrate ground voltage Gnd.
[0048]
Next, an example in which a capacitor for stabilizing the power supply voltage VCL is provided inside the LSI package will be described with reference to FIGS. FIG. 9 is a schematic circuit diagram of a system in which a capacitor for stabilizing the power supply voltage VCL is provided in the LSI package and each terminal for the power supply voltage VCL and the ground voltage VSL is opened. FIG. 10 is a diagram illustrating the ground voltage VSL. The schematic circuit diagram of the system when the terminal for use is not taken out from the LSI package is shown respectively.
[0049]
The system shown in FIG. 9 employs a configuration in which a capacitor C2 is connected between a terminal T3 (wiring) for the power supply voltage VCL and a terminal T4 (wiring) for the ground voltage VSL inside the LSI package. In that case, nothing is connected on the mounting substrate between the terminal T3 for the power supply voltage VCL and the terminal T4 for the ground voltage VSL, and the circuit is opened. Accordingly, as described above, since the terminal T4 for the ground voltage VSL is not connected to the terminal T2 for the ground voltage VSS, noise generated inside the LSI package may leak to the main power supply system on the mounting board. Therefore, generation of unnecessary electromagnetic radiation can be prevented.
[0050]
The configuration in which the capacitor C2 is connected inside the LSI package is, for example, a package structure in which a capacitor such as a chip capacitor is mounted on a substrate on which an LSI chip is mounted, or a capacitor is mounted inside the substrate on which the LSI chip is mounted. It is possible by using a method of making it.
[0051]
In the system shown in FIG. 10, a capacitor C2 is connected between a power supply voltage VCL terminal T3 (wiring) and a ground voltage VSL wiring inside the LSI package, and the ground voltage VSL is used as a terminal of the LSI package. By adopting a configuration that is not provided, the same effect as described above can be obtained.
[0052]
Next, an example of adding a high inductance component to the wiring for the supply voltage VCC on the mounting substrate will be described with reference to FIGS. 11 is a schematic circuit diagram of a system when a high inductance element is attached, FIG. 12 is a schematic circuit diagram of a system when a lead wiring is attached so as to have a high inductance, and FIGS. 13 to 16 are a combination of these A schematic circuit diagram of the system is shown.
[0053]
As shown in FIGS. 11 to 16, when a high inductance component is added to the wiring for the supply voltage VCC on the mounting board, noise from the main power supply system of the mounting board can be reduced, and therefore further unnecessary. The effect that generation | occurrence | production of electromagnetic radiation can be prevented is acquired. In the configuration of the system shown in FIGS. 11 to 16, the detailed description of the same parts as those described above is omitted.
[0054]
In addition to the configuration of FIG. 4B, the system shown in FIG. 11 further adopts a configuration in which a high inductance element L10 is mounted and connected to the wiring for the supply voltage VCC on the mounting substrate. That is, in this system, an LSI package including an internal step-down circuit VCLG and provided with a terminal T1 for supply voltage VCC, a terminal T2 for ground voltage VSS, a terminal T3 for power supply voltage VCL, and a terminal T4 for ground voltage VSL. , The terminal T4 for the ground voltage VSL is not connected to the terminal T2 for the ground voltage VSS (substrate ground voltage), and the capacitor C2, between the terminal T3 for the power supply voltage VCL and the terminal T4 for the ground voltage VSL, The bypass capacitor C1 is mounted on the mounting board between the terminal T1 for the supply voltage VCC and the terminal T2 for the ground voltage VSS, and the high inductance element L10 is mounted on the mounting board on the supply voltage VCC side. For example, a ferrite bead having an impedance of about 600Ω at 100 MHz is used for the high inductance element L10.
[0055]
In the system shown in FIG. 12, instead of the high inductance element L10 of FIG. 11 added to the configuration of FIG. 4B, the wiring for the supply voltage VCC on the mounting board is routed so as to have high inductance. The structure which arrange | positions and connects L11 is taken.
[0056]
The system shown in FIG. 13 adopts a configuration in which a high inductance element L10 is mounted and connected to the supply voltage VCC wiring on the mounting substrate in the same manner as FIG. 11 in addition to the configuration of FIG.
[0057]
The system shown in FIG. 14 has a high inductance in the wiring for the supply voltage VCC on the mounting board in the same manner as in FIG. 12, instead of the high inductance element L10 in FIG. 13 added to the configuration in FIG. Thus, a configuration is adopted in which the routing wiring L11 is mounted and connected.
[0058]
The system shown in FIG. 15 employs a configuration in which a high inductance element L10 is mounted and connected to the supply voltage VCC wiring on the mounting substrate in the same manner as FIG. 11 in addition to the configuration of FIG.
[0059]
The system shown in FIG. 16 has a high inductance in the wiring for the supply voltage VCC on the mounting board in the same manner as in FIG. 12, instead of the high inductance element L10 in FIG. 15 added to the configuration in FIG. Thus, a configuration is adopted in which the routing wiring L11 is mounted and connected.
[0060]
Next, an example in which a high inductance component is added between the terminal for the ground voltage VSL and the terminal for the ground voltage VSS on the mounting substrate will be described with reference to FIG. FIG. 17 is a schematic circuit diagram of a system in which a high inductance element is provided between a terminal for ground voltage VSL and a terminal for ground voltage VSS.
[0061]
In the system shown in FIG. 17, in addition to the configuration of FIG. 4B, a high inductance element L20 is mounted between the terminal T4 for the ground voltage VSL and the terminal T2 for the ground voltage VSS on the mounting board. To connect. That is, in this system, an LSI package including an internal step-down circuit VCLG and provided with a terminal T1 for supply voltage VCC, a terminal T2 for ground voltage VSS, a terminal T3 for power supply voltage VCL, and a terminal T4 for ground voltage VSL. , A capacitor C2 is provided between the terminal T3 for the power supply voltage VCL and the terminal T4 for the ground voltage VSL, and a bypass capacitor C1 is provided between the terminal T1 for the supply voltage VCC and the terminal T2 for the ground voltage VSS on the mounting substrate. Then, the high inductance element L20 is mounted on the mounting substrate between the terminal T4 for the ground voltage VSL and the terminal T2 for the ground voltage VSS.
[0062]
According to this configuration, since the terminal T4 for the ground voltage VSL is connected to the terminal T2 for the ground voltage VSS through the high inductance element L20, the noise generated inside the LSI package is similar to the above on the mounting substrate. Therefore, it is possible to prevent unnecessary electromagnetic radiation from occurring.
[0063]
As described above, according to the LSI package (semiconductor device) of this embodiment and the system in which it is mounted on the mounting substrate, the following effects can be obtained.
[0064]
(1) In an LSI package incorporating the internal voltage down converter VCLG, the power supply voltage VCL and the ground voltage VSL are the power supply system of the core circuit CC. The power supply voltage VCL terminal T3 and the ground voltage VSL terminal T4 By connecting the capacitor C2 between them on the mounting substrate, the capacitor C2 has several hundreds of the capacitor C2 compared to the bypass capacitor C1 connected between the terminal T1 for the supply voltage VCC and the terminal T2 for the ground voltage VSS. Double noise current can flow. This is due to the operation of the core circuit CC between the terminal T3 for the power supply voltage VCL and the terminal T4 for the ground voltage VSL compared to between the terminal T1 for the supply voltage VCC and the terminal T2 for the ground voltage VSS. This is because the generated voltage fluctuation is large. The terminal T2 for the ground voltage VSS must be connected to the ground voltage Gnd of the main power supply system on the mounting board, but the terminal T4 for the ground voltage VSL is the terminal T2 for the ground voltage VSS (the main power supply system Since it is not connected to the ground voltage Gnd), it becomes difficult for the noise current to flow to the main power source / ground on the mounting substrate, and EMI can be reduced.
[0065]
(2) By providing the capacitor C2 and the bypass capacitor C1 in the vicinity of the terminal T3 for the power supply voltage VCL and the terminal T4 for the ground voltage VSL, the terminal T1 for the supply voltage VCC, and the terminal T2 for the ground voltage VSS, respectively. Since the noise current is reduced in the vicinity of the LSI package, an EMI reduction effect can be sufficiently obtained.
[0066]
(3) The connection between the wiring L2 connected to the terminal T2 for the ground voltage VSS and the wiring L4 connected to the terminal T4 for the ground voltage VSL is such that the connection point LC is the terminal T4 for the ground voltage VSL, the ground By providing it at a position where the impedance is maximum with respect to the terminal VSS for the voltage VSS, it is difficult for the noise current to flow to the terminal T2 for the ground voltage VSS, and an EMI reduction effect can be sufficiently obtained.
[0067]
(4) In the case where the capacitor C2 is connected between the wiring for the power supply voltage VCL and the wiring for the ground voltage VSL inside the LSI package incorporating the internal voltage down converter VCLG, as in the above (1), A noise current several hundred times larger than that of the bypass capacitor C1 can flow through the capacitor C2, and the wiring for the ground voltage VSL is not connected to the wiring for the ground voltage VSS. It becomes difficult to flow to the above main power source / ground, and an EMI reduction effect can be obtained.
[0068]
(5) When high inductance components such as the high inductance element L10 and the lead wiring L11 are added to the wiring for the supply voltage VCC on the mounting board, noise from the main power supply system of the mounting board can be reduced. Further, an EMI reduction effect can be obtained.
[0069]
(6) When the terminal T4 for the ground voltage VSL is connected to the terminal T2 for the ground voltage VSS through a high inductance component such as the high inductance element L20, the noise current hardly flows to the main power source / ground on the mounting board. Thus, an EMI reduction effect can be obtained.
[0070]
(7) The EMI board design on the user side of the LSI package is facilitated, and the cost can be reduced by reducing the number of EMI countermeasure parts.
[0071]
As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
[0072]
For example, in the above-described embodiment, the microcomputer has been described as an example. However, the present invention can be applied to all LSI products incorporating an internal step-down circuit, and is particularly suitable for in-vehicle microcomputers that require low noise. In addition, it can be applied to support technology for users who use LSI products with built-in internal voltage down converters.
[0073]
【The invention's effect】
Of the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
[0074]
(1) A first capacitor is provided between a first terminal for supply voltage supplied from the outside and a second terminal for reference voltage paired with the first terminal, and the supply voltage supplied from the outside is A second capacitor is provided between the third terminal for the power supply voltage after the internal step-down and the fourth terminal for the reference voltage paired with the third terminal, and the second terminal and the fourth terminal are positively provided. It is configured not to connect between the two. As a result, the voltage fluctuation generated by the operation of the core circuit is larger between the third terminal and the fourth terminal than between the first terminal and the second terminal, so that the second capacitor has a larger noise than the first capacitor. Since the current flows and the fourth terminal is not connected to the second terminal, it becomes difficult for the noise current to flow to the main power supply / ground on the mounting substrate, and an EMI reduction effect can be obtained.
[0075]
(2) By providing the first capacitor and the second capacitor in the vicinity of the first terminal and the second terminal and in the vicinity of the third terminal and the fourth terminal, respectively, the noise current is reduced in the vicinity of the semiconductor device, and the EMI reduction effect is obtained. You can get enough.
[0076]
(3) A second wiring connected to the second terminal and a fourth wiring connected to the fourth terminal are provided. The connection between the second wiring and the fourth wiring is such that the connection point is the fourth terminal, By providing at a position where the impedance is maximum between the two terminals, it is difficult for the noise current to flow to the second terminal, and an EMI reduction effect can be sufficiently obtained.
[0077]
(4) Even when a plurality of third terminals for power supply voltage after internal step-down and a plurality of fourth terminals for reference voltage paired with each of the plurality of third terminals are provided, (1 ) To (3), the EMI reduction effect can be sufficiently obtained.
[0078]
(5) In the semiconductor device, a capacitor is connected between the third wiring for the power supply voltage after the internal voltage drop and the fourth wiring for the reference voltage that makes a pair with the third wiring, and actively Even when the fourth terminal for four wirings is not provided, or the fourth terminal for fourth wiring is provided and the fourth terminal is not actively connected outside, the above (1) to (3) As in the case of, a sufficient EMI reduction effect can be obtained.
[0079]
(6) According to the above (1) to (5), a semiconductor device such as a microcomputer that steps down the supply voltage supplied from the outside with an internal step-down circuit and drives the internal circuit with the power supply voltage after the internal step-down circuit, and In a system in which is mounted on a mounting substrate, an EMI reduction effect can be sufficiently obtained.
[0080]
(7) The above (1) to (5) facilitate the design of an EMI board of a semiconductor device such as a microcomputer, and further reduce the cost of the semiconductor device and system by reducing EMI countermeasure parts. .
[Brief description of the drawings]
FIG. 1 is a schematic layout diagram showing circuits and power supplies on an LSI chip in a semiconductor device according to an embodiment of the present invention;
FIGS. 2A and 2B are schematic layout diagrams showing external terminals of an LSI package in a semiconductor device according to an embodiment of the present invention (FIG. 2A is a comparative example with respect to the present embodiment; FIG. Is an example of this embodiment.
FIGS. 3A and 3B are schematic layout diagrams showing wiring of a mounting board on which an LSI package is mounted in one embodiment of the present invention (FIG. 3A is a comparative example with respect to the present embodiment; FIG. ) Is an example of this embodiment).
FIGS. 4A and 4B are schematic circuit diagrams showing a system in which an LSI package is mounted on a mounting board in one embodiment of the present invention. FIG. 4A is a comparative example for this embodiment. ) Is an example of this embodiment).
FIG. 5 is an explanatory diagram showing measurement results of unnecessary electromagnetic radiation in a system in which an LSI package is mounted on a mounting board in an embodiment of the present invention.
FIG. 6 is a schematic layout diagram showing a circuit and a power supply on an LSI chip when a plurality of pairs of terminals are provided in an LSI package in an embodiment of the present invention.
FIG. 7 is a schematic layout diagram showing external terminals of an LSI package when a plurality of pairs of terminals are provided in the LSI package in an embodiment of the present invention.
FIG. 8 is a schematic layout diagram showing wiring of a mounting board on which an LSI package is mounted when a plurality of pairs of terminals are provided in the LSI package in one embodiment of the present invention.
FIG. 9 shows a system in which a capacitor for stabilizing the power supply voltage VCL is provided in the LSI package and the terminals for the power supply voltage VCL and the ground voltage VSL are opened in an embodiment of the present invention. It is a schematic circuit diagram shown.
FIG. 10 is a schematic circuit diagram showing a system when a capacitor for stabilizing the power supply voltage VCL is provided in the LSI package and a terminal for the ground voltage VSL is not taken out of the LSI package in the embodiment of the present invention. is there.
FIG. 11 is a schematic circuit diagram showing a system when a high inductance element is attached to a wiring for a supply voltage VCC on a mounting board in an embodiment of the present invention.
FIG. 12 is a schematic circuit diagram showing a system in the case where a lead wiring is attached to the wiring for the supply voltage VCC on the mounting substrate so as to have a high inductance in the embodiment of the present invention.
FIG. 13 is a schematic circuit diagram showing a system when FIG. 9 and FIG. 11 are combined in an embodiment of the present invention.
14 is a schematic circuit diagram showing a system when FIG. 9 and FIG. 12 are combined in an embodiment of the present invention.
15 is a schematic circuit diagram showing a system in the case where FIG. 10 and FIG. 11 are combined in an embodiment of the present invention.
16 is a schematic circuit diagram showing a system when FIG. 10 and FIG. 12 are combined in an embodiment of the present invention.
FIG. 17 is a schematic circuit diagram showing a system in the case where a high inductance element is provided between a terminal for ground voltage VSL and a terminal for ground voltage VSS in an embodiment of the present invention.
[Explanation of symbols]
VCLG internal step-down circuit
CPU Central processing unit
FPU floating point processing unit
CPG clock pulse generator
PLL phase-locked loop circuit
SCI serial communication interface circuit
TIMER timer
RAM random access memory
FLASHROM flash memory
D / A digital / analog conversion circuit
A / D analog / digital conversion circuit
I / OPORT input / output circuit
CC core circuit
VCC supply voltage
VSS Ground voltage
VCL power supply voltage
VSL ground voltage
Vcc board power supply voltage
Gnd Substrate ground voltage
P1-P12 pad
L1-L4 wiring
LC connection point
T, T1-T12 terminals
LP, LP1-LP12 wiring pads
C1 Bypass capacitor
C2 capacitor
C0 electrolytic capacitor
L10 High inductance element
L11 Lead wiring
L20 High inductance element

Claims

A first terminal for a supply voltage supplied from the outside, a second terminal for a reference voltage paired with the first terminal, and a power supply voltage for an internal voltage after stepping down the supply voltage supplied from the outside A plurality of third terminals, a plurality of fourth terminals for reference voltage that are paired with each of the third terminals, and a first wiring on the semiconductor substrate that connects the second terminals and the plurality of fourth terminals A semiconductor device comprising:
The semiconductor device is mounted and connected to the second terminal by a second wiring which is a wiring between the mounting substrate terminals for connecting the terminal of the semiconductor device and the mounting substrate, and the plurality of fourth terminals are the mounting substrate A mounting substrate that has no inter-terminal wiring and is connected through the first wiring, the second terminal, and the second wiring;
A first capacitor connected between the first terminal and the second terminal ;
System characterized by having, a second capacitor are connected between the respective each said plurality of fourth terminals of the plurality of third terminals.

The system of claim 1, wherein
The first capacitor is disposed closer to the first terminal and the second terminal than an electrolytic capacitor connected to the semiconductor device,
The second capacitor is disposed on the third terminal side and the fourth terminal side from an electrolytic capacitor connected to the semiconductor device.

The system of claim 1 , wherein
The semiconductor device includes an internal step-down circuit that generates a power supply voltage after the internal step-down, a wiring for the power supply voltage, and a central processing unit that can operate using the power supply voltage,
The power supply voltage wiring is connected to the internal step-down circuit, the central processing unit, and the plurality of third terminals.