JP2001053185A - Semiconductor package - Google Patents
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- JP2001053185A JP2001053185A JP22531299A JP22531299A JP2001053185A JP 2001053185 A JP2001053185 A JP 2001053185A JP 22531299 A JP22531299 A JP 22531299A JP 22531299 A JP22531299 A JP 22531299A JP 2001053185 A JP2001053185 A JP 2001053185A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体集積回路を
格納しプリント基板とのインターフェースを行う半導体
パッケージの構造に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a semiconductor package for storing a semiconductor integrated circuit and interfacing with a printed circuit board.
【0002】[0002]
【従来の技術】近年、システムLSIに代表されるよう
に、400ピン以上の入出力ピンを持つ多機能LSI
が、TV等の一般的な民生機器に使用されるようになっ
ている。また、機器の高機能化に伴いマイコンとメモリ
との間の動作周波数は、RDRAMにみられるように、
400MHzを越える超高周波を扱う必要が生じてい
る。2. Description of the Related Art In recent years, as represented by a system LSI, a multifunctional LSI having 400 or more input / output pins has been developed.
Are used in general consumer devices such as TVs. In addition, the operating frequency between the microcomputer and the memory has been increasing with the sophistication of equipment, as seen in RDRAM,
There is a need to handle very high frequencies exceeding 400 MHz.
【0003】一方で機器に対する小型化、低コスト化の
要求はますます大きくなっている。このような状況の
中、半導体パッケージはQFPだけでなく、投影面積に
対する入出力ピン数がQFPと比較して多く取ることが
できるBGAが使用されるようになってきている。[0003] On the other hand, there is an increasing demand for miniaturization and cost reduction of equipment. Under such circumstances, not only QFPs but also BGAs that can take a larger number of input / output pins with respect to the projected area than QFPs have been used as semiconductor packages.
【0004】しかしながらBGAタイプのパッケージは
狭い領域に多数の入出力ピンを持っているため、BGA
を搭載するプリント基板では入出力ピン用のランド近傍
に多数のビアを用意しなけならないという課題があっ
た。また、特にプラスチックBGAで使用されているよ
うな半導体集積回路から入出力ピンまでの配線がある半
導体パッケージ内プリント基板のインピーダンス特性
は、通常のプリント基板と比較すると非常に悪いため、
接続先のICまでのインピーダンスマッチングが取りに
くいという課題もあった。However, since the BGA type package has a large number of input / output pins in a small area, the BGA type package has
There is a problem that a large number of vias must be prepared in the vicinity of the land for the input / output pin on the printed circuit board on which is mounted. Also, since the impedance characteristics of a printed circuit board in a semiconductor package having wiring from a semiconductor integrated circuit to an input / output pin as used in a plastic BGA are very poor compared to a normal printed circuit board,
There is also a problem that it is difficult to obtain impedance matching up to the connection destination IC.
【0005】図6に、従来のBGAタイプの半導体パッ
ケージの一例を入出力ピン側から見た図を示している。
パッケージ内プリント基板101により、半導体集積装
置から入出力ピン102、電源ピン104、及びグラン
ドピン103への配線を半導体パッケージ内で行うこと
ができる。これら各ピンは、1.27ミリピッチで配置
されている。FIG. 6 shows an example of a conventional BGA type semiconductor package viewed from an input / output pin side.
With the printed circuit board 101 in the package, wiring from the semiconductor integrated device to the input / output pins 102, the power supply pins 104, and the ground pins 103 can be performed in the semiconductor package. These pins are arranged at a 1.27 mm pitch.
【0006】図7は、図6に示した半導体パッケージを
プリント基板に実装した状態の一例の断面図を示してい
る。プリント基板203には、半導体パッケージ201
が実装されている。プリント基板203には、半導体パ
ッケージ201の入出力ピン202と接する部品面配線
層204が形成されている。さらに、ベタ領域で構成さ
れグランドが接続されるグランド層205、ベタ領域で
構成され電源が接続される電源層206、部品面配線層
204の反対側の外装面である半田面配線層207、及
び部品面配線層204から半田面配線層207へ電気的
接続を行うビア208が形成されている。FIG. 7 is a sectional view showing an example of a state in which the semiconductor package shown in FIG. 6 is mounted on a printed circuit board. The printed circuit board 203 includes a semiconductor package 201.
Has been implemented. On the printed circuit board 203, a component surface wiring layer 204 that is in contact with the input / output pins 202 of the semiconductor package 201 is formed. Further, a ground layer 205 formed of a solid region and connected to a ground, a power supply layer 206 formed of a solid region and connected to a power supply, a solder surface wiring layer 207 which is an exterior surface opposite to the component surface wiring layer 204, and Vias 208 are formed to electrically connect the component side wiring layer 204 to the solder side wiring layer 207.
【0007】図8Aは、部品面配線層204のパターン
の一部を示した配線図である。入出力ランド209に
は、入出力ピン202が半田によって接続される。周辺
部信号引出線210は、入出力ランド209のうち外側
2列から周辺部への引出線である。ビア引出線211
は、入出力ランド209のうち内側3列からビア208
への引出線である。FIG. 8A is a wiring diagram showing a part of the pattern of the component-side wiring layer 204. The input / output pins 202 are connected to the input / output lands 209 by soldering. The peripheral signal lead line 210 is a lead line from two outer rows of the input / output lands 209 to the peripheral part. Via lead 211
Are vias 208 from the inner three rows of the input / output lands 209.
Leader to
【0008】図8Bは、グランド層205のパターンの
一部を示した配線図である。212は、グランド層の大
半を占めるベタ層である全体グランド部である。チップ
下グランド部213には、半導体パッケージ201のグ
ランドピン103がビア208を通して電気的接続され
る。FIG. 8B is a wiring diagram showing a part of the pattern of the ground layer 205. Reference numeral 212 denotes an entire ground portion which is a solid layer occupying most of the ground layer. The ground pin 103 of the semiconductor package 201 is electrically connected to the ground portion 213 via the via 208.
【0009】図8Cは、電源層206のパターンの一部
を示した配線図である。214は電源層の大半を占める
ベタ層である全体電源層である。チップ下電源部215
には、図6に示した半導体パッケージの電源ピン104
がビア208を通して電気的接続される。FIG. 8C is a wiring diagram showing a part of the pattern of the power supply layer 206. An overall power supply layer 214 is a solid layer that occupies most of the power supply layer. Power supply section under chip 215
The power supply pins 104 of the semiconductor package shown in FIG.
Are electrically connected through the via 208.
【0010】[0010]
【発明が解決しようとする課題】しかしながら前記のよ
うな従来の半導体パッケージでは、入出力ピン用ランド
209のピン間には通常、信号線は一本しか通らないた
め、部品面配線層204では外周の2列からしか信号引
き出しができない。このため、内周3列からの信号引き
出しは、いったんビア208を通してもう一方の配線層
である半田面配線層207に接続し、そこから配線引き
出しを行なう。However, in the conventional semiconductor package as described above, usually only one signal line passes between the pins of the input / output pin lands 209. The signal can be extracted only from the two rows. For this reason, the signal extraction from the three inner peripheral rows is performed by connecting to the solder surface wiring layer 207, which is the other wiring layer, once through the via 208, and extracting the wiring therefrom.
【0011】また、内部層であるグランド層205で
は、ビア208のクリアランスによって全体グランド部
212とチップ下グランド部213の接続が、電源層2
06では、全体電源部214とチップ下電源部215の
接続が切れてしまう。このため、半導体集積回路への給
電を入出力ピンの一部を使用して行ったり、細い配線を
通して行なうことになる。In the ground layer 205 serving as an internal layer, the connection between the entire ground section 212 and the chip lower ground section 213 is established by the clearance of the via 208, and the power supply layer 2.
In 06, the connection between the entire power supply unit 214 and the under-chip power supply unit 215 is disconnected. For this reason, power is supplied to the semiconductor integrated circuit by using a part of the input / output pins or through a thin wiring.
【0012】このような配線を行なった場合には、給電
ラインのインピーダンスが極めて大きくなり、半導体集
積回路の動作が不安定になってしまう。また、内周部か
らの信号引き出しがこれ以上行えないため、超高周波信
号の入出力ピンを外周付近に配置する必要がある。If such wiring is performed, the impedance of the power supply line becomes extremely large, and the operation of the semiconductor integrated circuit becomes unstable. Further, since it is not possible to further extract the signal from the inner peripheral portion, it is necessary to arrange the input / output pins for the ultra-high frequency signal near the outer peripheral portion.
【0013】本発明は前記のような従来の問題を解決す
るものであり、半導体集積回路への安定した給電系確保
を図り、超高周波インターフェースに対応できるピン構
造を持ち、ユーザが扱いやすく、かつプリント基板設計
が容易な半導体パッケージを提供することを目的とす
る。The present invention has been made to solve the above-mentioned conventional problems, and aims at securing a stable power supply system for a semiconductor integrated circuit, having a pin structure capable of coping with an ultra-high frequency interface, and being easy for a user to handle. An object of the present invention is to provide a semiconductor package in which printed circuit board design is easy.
【0014】[0014]
【課題を解決するための手段】前記目的を達成するため
に、本発明の第1番目の半導体パッケージは、格子状に
入出力ピンが配置され、前記入出力ピンの配置領域の一
部に、前記入出力ピンが連続的に形成されていない領域
を備えたことを特徴とする。前記のような半導体パッケ
ージによれば、前記半導体パッケージが実装されるプリ
ント基板に、ビアの無い領域を作ることが可能になるた
め、ビアによるグランド層、電源層の分断を防ぐことが
できる。In order to achieve the above object, a first semiconductor package according to the present invention is arranged such that input / output pins are arranged in a lattice pattern, and a part of an area where the input / output pins are arranged includes: It is characterized in that the input / output pins have regions that are not formed continuously. According to the semiconductor package as described above, a region without a via can be formed on a printed circuit board on which the semiconductor package is mounted, so that the ground layer and the power supply layer can be prevented from being separated by the via.
【0015】前記第1番目の半導体パッケージにおいて
は、前記半導体パッケージの中心近傍に電源供給用の電
源ピン又はグランドピンが配置され、前記電源ピン又は
グランドピンの配置領域を囲むように前記入出力ピンが
配置され、前記入出力ピンが連続的に形成されていない
領域は、前記入出力ピンの配置領域をその外周部から内
周部に向かって分離するように形成されていることが好
ましい。In the first semiconductor package, a power supply pin or a ground pin for supplying power is arranged near a center of the semiconductor package, and the input / output pin is arranged so as to surround an area where the power supply pin or the ground pin is arranged. It is preferable that the area where the input / output pins are not continuously formed is formed so as to separate the area where the input / output pins are arranged from the outer peripheral part toward the inner peripheral part.
【0016】また、前記半導体パッケージの中心近傍に
電源供給用の電源ピン又はグランドピンが配置され、前
記電源ピン又はグランドピンの配置領域を囲むように前
記入出力ピンが配置され、前記入出力ピンが連続的に形
成されていない領域は、前記入出力ピンの配置領域の内
周部を含み、前記内周部から前記入出力ピンの配置領域
の外周部に向かって形成されていることが好ましい。A power supply pin or a ground pin for supplying power is disposed near the center of the semiconductor package, and the input / output pin is disposed so as to surround a region where the power supply pin or the ground pin is disposed. The region where is not continuously formed includes the inner peripheral portion of the input / output pin arrangement region, and is preferably formed from the inner peripheral portion toward the outer peripheral portion of the input / output pin arrangement region. .
【0017】また、前記入出力ピンが凹形状又はH字形
状に配置されていることが好ましい。It is preferable that the input / output pins are arranged in a concave shape or an H shape.
【0018】また、前記凹形状又はH字形状の凹み部分
に隣接する領域に、超高周波信号が必要な入出力ピンが
配置されていることが好ましい。前記のような半導体パ
ッケージによれば、凹形状又はH字形状の凹み部分が、
入出力ピンが連続的に形成されていない領域となり、超
高周波信号のプリント基板上の配線は、ビアを経由する
ことなく接続先まで引くことができる。It is preferable that an input / output pin requiring an ultra-high frequency signal is arranged in a region adjacent to the concave portion or the H-shaped concave portion. According to the semiconductor package as described above, the concave portion or the H-shaped concave portion has
This is a region where the input / output pins are not continuously formed, and the wiring on the printed circuit board of the ultrahigh frequency signal can be drawn to the connection destination without passing through the via.
【0019】次に、本発明の第2番目の半導体パッケー
ジは、格子状に入出力ピンが配置され、前記入出力ピン
の配置領域の一部に、ノンコネクトピンが連続的に形成
されている領域を備えたことを特徴とする。前記のよう
な半導体パッケージによれば、前記半導体パッケージが
実装されるプリント基板に、ビアの無い領域を作ること
が可能になるため、ビアによるグランド層、電源層の分
断を防ぐことができる。Next, in the second semiconductor package of the present invention, the input / output pins are arranged in a lattice pattern, and the non-connect pins are continuously formed in a part of the arrangement area of the input / output pins. It is characterized by having an area. According to the semiconductor package as described above, a region without a via can be formed on a printed circuit board on which the semiconductor package is mounted, so that the ground layer and the power supply layer can be prevented from being separated by the via.
【0020】前記第2番目の半導体パッケージにおいて
は、前記半導体パッケージの中心近傍に電源供給用の電
源ピン又はグランドピンが配置され、前記電源ピン又は
グランドピンの配置領域を囲むように前記入出力ピンが
配置され、前記ノンコネクトピンが連続的に形成されて
いる領域は、前記入出力ピンの配置領域をその外周部か
ら内周部に向かって分離するように形成されていること
が好ましい。In the second semiconductor package, a power supply pin or a ground pin for supplying power is arranged near the center of the semiconductor package, and the input / output pin is arranged so as to surround an area where the power supply pin or the ground pin is arranged. It is preferable that the area where the non-connect pins are continuously formed is formed so as to separate the area where the input / output pins are arranged from the outer periphery toward the inner periphery.
【0021】また、前記半導体パッケージの中心近傍に
電源供給用の電源ピン又はグランドピンが配置され、前
記電源ピン又はグランドピンの配置領域を囲むように前
記入出力ピンが配置され、前記ノンコネクトピンが連続
的に形成されている領域は、前記入出力ピンの配置領域
の内周部を含み、前記内周部から前記入出力ピンの配置
領域の外周部に向かって形成されていることが好まし
い。Further, a power supply pin or a ground pin for supplying power is arranged near the center of the semiconductor package, and the input / output pins are arranged so as to surround an arrangement area of the power supply pin or the ground pin. It is preferable that the region where is continuously formed includes an inner peripheral portion of the input / output pin arrangement region, and is formed from the inner peripheral portion toward the outer peripheral portion of the input / output pin arrangement region. .
【0022】次に、本発明の第3番目の半導体パッケー
ジは、格子状に配置された入出力ピンを有する半導体パ
ッケージであって、前記半導体パッケージ内部の信号配
線基板の一部を前記信号配線基板と水平方向に拡張した
基板拡張部と、前記基板拡張部に形成され前記入出力ピ
ンとは異なる第2の入出力ピンとを備えたことを特徴と
する。前記のような半導体パッケージによれば、超高周
波信号の入出力ピンを内周部に配置することで、半導体
パッケージ内プリント基板上での超高周波信号の配線を
短くできるため、接続先ICまでのインピーダンスマッ
チングが取り易くなる。また、拡張した基板拡張部に超
高周波信号の配線を行うことで、接続先ICまでのイン
ピーダンスマッチングがさらに取り易くなる。Next, a third semiconductor package according to the present invention is a semiconductor package having input / output pins arranged in a lattice pattern, wherein a part of a signal wiring board inside the semiconductor package is replaced with the signal wiring board. And a board extension portion extending in the horizontal direction, and a second input / output pin formed on the board extension portion and different from the input / output pin. According to the semiconductor package as described above, by arranging the input / output pins of the ultra-high frequency signal in the inner peripheral portion, the wiring of the ultra-high frequency signal on the printed circuit board in the semiconductor package can be shortened. It becomes easy to take impedance matching. In addition, by wiring the ultrahigh-frequency signal to the expanded substrate extension, it becomes easier to achieve impedance matching up to the connection destination IC.
【0023】前記第3番目の半導体パッケージにおいて
は、前記基板拡張部に、電子部品を実装できる構造を有
することが好ましい。前記のような半導体パッケージに
よれば、拡張した基板拡張部に接続先ICを実装できる
ので、接続先ICまでのインピーダンスマッチングがさ
らに取り易くなる。In the third semiconductor package, it is preferable that the substrate extension has a structure in which electronic components can be mounted. According to the semiconductor package as described above, since the connection destination IC can be mounted on the expanded substrate extension portion, the impedance matching up to the connection destination IC is further facilitated.
【0024】[0024]
【発明の実施の形態】以下、本発明の半導体パッケージ
の一実施形態について図面を用いて説明する。従来例と
同一構成のものは、同一符号を付してその詳細な説明は
省略する。DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the semiconductor package of the present invention will be described below with reference to the drawings. Components having the same configuration as the conventional example are denoted by the same reference numerals, and detailed description thereof will be omitted.
【0025】(実施の形態1)図1Aは、本発明の実施
形態1に係る半導体パッケージを入出力ピン側から見た
図である。パッケージ内プリント基板101aにより、
半導体パッケージ内で半導体集積装置から入出力ピン1
02、電源ピン104、グランドピン103への配線を
行う。(Embodiment 1) FIG. 1A is a diagram of a semiconductor package according to Embodiment 1 of the present invention as viewed from an input / output pin side. By the printed circuit board 101a in the package,
I / O pin 1 from semiconductor integrated device in semiconductor package
02, power supply pins 104, and ground pins 103.
【0026】これら各ピンは、1.27ミリピッチで配
置されている。領域aは、入出力ピンを配置していない
領域である。領域aにより、入出力ピン102の配置領
域は、その外周部から内周部に向かって分離されてい
る。These pins are arranged at a pitch of 1.27 mm. The area a is an area where no input / output pins are arranged. By the region a, the arrangement region of the input / output pins 102 is separated from the outer periphery toward the inner periphery.
【0027】図1Bに、プリント基板203aの部品面
配線層のパターンの一部を示している。領域bは、図1
Aの領域aに対応して入出力用ピンが不要になった領域
である。図1Cは、グランド層212のパターンの一部
を示している。本図に示したパターンでは、図8Bに示
したような従来例のビアの形成されていた領域に相当す
る部分の一部に、ビアの形成されていない領域であるグ
ランドブリッジ部501が形成されている。このため、
全体グランド部212とチップ下グランド部213とは
グランドブリッジ部501を通して広い面積で接続され
ている。FIG. 1B shows a part of the pattern of the component-side wiring layer of the printed circuit board 203a. Region b corresponds to FIG.
This is an area where input / output pins are no longer required corresponding to the area a of A. FIG. 1C shows a part of the pattern of the ground layer 212. In the pattern shown in this drawing, a ground bridge portion 501 which is a region where no via is formed is formed in a part of a portion corresponding to a region where a via is formed in the conventional example as shown in FIG. 8B. ing. For this reason,
The entire ground section 212 and the chip lower ground section 213 are connected to each other through a ground bridge section 501 over a wide area.
【0028】また、図示は省略しているが、電源層にお
いても図1Cと同様のパターンとなり、図8Cに示した
全体電源層214とチップ下電源215とは、ビアの形
成されていない領域によって広い面積で接続されてい
る。Although not shown, the power supply layer also has the same pattern as that of FIG. 1C, and the entire power supply layer 214 and the under-chip power supply 215 shown in FIG. 8C depend on the region where no via is formed. They are connected over a large area.
【0029】(実施の形態2)図2Aは、本発明の実施
形態2に係る半導体パッケージを入出力ピン側から見た
図である。実施形態1と同様に、パッケージ内プリント
基板101bにより、半導体パッケージ内で半導体集積
装置から各ピンへの配線を行う。領域cは、入出力ピン
102を配置していない領域である。領域cは、入出力
ピン102の配置領域の内周部を含み、この内周部から
入出力ピン102の配置領域の外周部に向かって形成さ
れている。(Embodiment 2) FIG. 2A is a view of a semiconductor package according to Embodiment 2 of the present invention as viewed from an input / output pin side. As in the first embodiment, wiring from the semiconductor integrated device to each pin is performed in the semiconductor package by using the in-package printed board 101b. The area c is an area where the input / output pins 102 are not arranged. The region c includes an inner peripheral portion of the arrangement region of the input / output pins 102, and is formed from the inner peripheral portion toward the outer peripheral portion of the arrangement region of the input / output pins 102.
【0030】図2Bに、プリント基板203bの部品面
配線層のパターンの一部を示している。領域dは、図2
Aの領域cに対応して入出力用ピンが不要になった領域
である。この場合も、図示は省略しているが、実施形態
1と同様に、グランド層のパターンには、図8Bに示し
たような従来例のビアの形成されていた領域に相当する
部分の一部に、ビアの形成されていない領域が形成され
ている。FIG. 2B shows a part of the pattern of the component surface wiring layer of the printed circuit board 203b. Region d is shown in FIG.
This is an area where the input / output pins are no longer necessary corresponding to the area c of A. Also in this case, although not shown, similar to the first embodiment, the ground layer pattern has a part of a portion corresponding to a region where a via is formed in the conventional example as shown in FIG. 8B. In this, a region where no via is formed is formed.
【0031】このため、図1Cと全く同じグランド層パ
ターンが実現できるため、全体グランド部212とチッ
プ下グランド部213とはグランドブリッジ部501を
通して広い面積で接続される。As a result, the same ground layer pattern as that shown in FIG. 1C can be realized, so that the entire ground portion 212 and the under-chip ground portion 213 are connected with a large area through the ground bridge portion 501.
【0032】また、図示は省略しているが、同様に電源
層においても図1Cと同様のパターンとなり図8Cに示
した全体電源層214とチップ下電源215とが、ビア
の形成されていない領域によって広い面積で接続されて
いる。Although not shown, the power supply layer also has the same pattern as that of FIG. 1C, and the entire power supply layer 214 and the under-chip power supply 215 shown in FIG. Are connected in a wide area.
【0033】(実施の形態3)図3Aは、本発明の実施
形態3に係る半導体パッケージを入出力ピン側から見た
図である。実施形態1、2と同様に、パッケージ内プリ
ント基板101cにより、半導体パッケージ内で半導体
集積装置から各ピンへの配線を行う。2点鎖線内の80
1は、ノンコネクトピンである。図3Bに、この半導体
パッケージを実装するプリント基板203cの部品配線
層パターンの一部を示している。(Embodiment 3) FIG. 3A is a view of a semiconductor package according to Embodiment 3 of the present invention as viewed from an input / output pin side. As in the first and second embodiments, wiring from the semiconductor integrated device to each pin is performed in the semiconductor package by the in-package printed board 101c. 80 in the two-dot chain line
1 is a non-connect pin. FIG. 3B shows a part of a component wiring layer pattern of a printed circuit board 203c on which the semiconductor package is mounted.
【0034】図3Bの領域eは、図3Aのノンコネクト
ピン801に対応した領域である。図示は省略している
が、この場合も実施形態1、2と同様に、グランド層に
は、従来ビアがあった領域にビアが無くなり、図1Cと
全く同じグランド層パターンが実現できる。このため、
全体グランド層212とチップ下グランド層213とが
広い面積で接続できる。また電源層についても、図示は
省略しているが図1Cと同様のパターンとなり、図8C
に示した全体電源層214とチップ下電源層215とが
広い面積で接続できる。The area e in FIG. 3B is an area corresponding to the non-connect pin 801 in FIG. 3A. Although illustration is omitted, in this case as well as in the first and second embodiments, the ground layer has no via in the region where the conventional via was present, and the same ground layer pattern as in FIG. 1C can be realized. For this reason,
The entire ground layer 212 and the chip lower ground layer 213 can be connected with a wide area. Although the illustration of the power supply layer is omitted, the pattern is similar to that of FIG. 1C.
The entire power supply layer 214 and the lower power supply layer 215 shown in FIG.
【0035】なお、本実施形態では説明の便宜上、入出
力ピン102、グランドピン103、及び電源ピン10
4の配置を固定しているが、これらのピンの配置に関係
なく、同様の効果が得られる。In this embodiment, the input / output pin 102, the ground pin 103, and the power
Although the arrangement of the pins 4 is fixed, the same effect can be obtained regardless of the arrangement of these pins.
【0036】また、実施形態1〜3では、ピンピッチが
1.27ミリの例を示したが、1.27ミリ以下であっ
ても同様の効果が得られる。また、ノンコネクトピン8
01と入出力ピンの無い領域を混在させてもよい。ま
た、入出力ピンの無い領域およびノンコネクトピン80
1の領域を直線的な連続領域で示しているが、千鳥的な
連続領域でもよい。In the first to third embodiments, the example in which the pin pitch is 1.27 mm has been described. However, the same effect can be obtained even when the pin pitch is 1.27 mm or less. In addition, the non-connect pin 8
01 and an area without input / output pins may be mixed. In addition, the area where there is no input / output pin and the non-connect pin 80
Although one area is shown as a linear continuous area, it may be a staggered continuous area.
【0037】(実施の形態4)図4は、実施形態4に係
る半導体パッケージを入出力ピン側から見た図である。
実施形態1〜3と同様に、パッケージ内プリント基板1
01dにより、半導体パッケージ内で半導体集積装置か
ら各ピンへの配線を行う。破線1001は、この半導体
パッケージ内にある半導体集積回路の位置を示してい
る。(Fourth Embodiment) FIG. 4 is a view of a semiconductor package according to a fourth embodiment as viewed from an input / output pin side.
As in the first to third embodiments, the printed circuit board 1 in the package is used.
According to 01d, wiring from the semiconductor integrated device to each pin is performed in the semiconductor package. A broken line 1001 indicates a position of the semiconductor integrated circuit in the semiconductor package.
【0038】2点鎖線で示した領域fに超高周波信号が
必要な入出力ピンを配置すると、半導体集積回路100
1から入出力ピンまでのパッケージ内プリント基板10
1d上の配線を最短で引くことができる。また入出力ピ
ンが凹形状に配置されているため、超高周波信号のプリ
ント基板上の配線は、ビアを経由することなく接続先ま
で引くことができる。When an input / output pin requiring an ultrahigh frequency signal is arranged in a region f indicated by a two-dot chain line, the semiconductor integrated circuit 100
Printed circuit board 10 in package from 1 to input / output pins
The wiring on 1d can be drawn in the shortest time. Further, since the input / output pins are arranged in a concave shape, the wiring on the printed circuit board for the super-high frequency signal can be drawn to the connection destination without passing through the via.
【0039】なお、本実施形態では、入出力ピンを凹形
状に配置した例を示したが、H字形状に配置してもよ
い。In this embodiment, an example is shown in which the input / output pins are arranged in a concave shape, but they may be arranged in an H shape.
【0040】(実施の形態5)図5Aは、本発明の実施
形態5に係る半導体パッケージをプリント基板203に
実装した状態を示した斜視図である。基板拡張部110
1は、この半導体パッケージのパッケージ内プリント基
板101eをパッケージ内プリント基板101eと水平
方向に拡張した部分である。(Embodiment 5) FIG. 5A is a perspective view showing a state in which a semiconductor package according to Embodiment 5 of the present invention is mounted on a printed circuit board 203. FIG. Board extension 110
Reference numeral 1 denotes a portion obtained by extending the in-package printed board 101e of the semiconductor package in the horizontal direction with the in-package printed board 101e.
【0041】基板拡張部1101には、第2入出力ピン
1102が形成されている。接続先IC1103は、第
2入出力ピン1102の近傍に置かれており、接続先I
C1103と第2入出力ピン1102とは、プリント基
板203上の配線により超高周波信号線を介して接続さ
れる。A second input / output pin 1102 is formed on the board extension 1101. The connection destination IC 1103 is located near the second input / output pin 1102, and the connection destination I
C1103 and the second input / output pin 1102 are connected via an ultra-high frequency signal line by a wiring on the printed circuit board 203.
【0042】すなわち、本実施形態では、半導体集積回
路から接続先IC1103への配線は、パッケージ内プ
リント基板101e及び基板拡張部1101を通り、さ
らに第2入出力ピン1102を経てプリント基板203
上へ接続され、プリント基板203上の短い配線を経て
接続先IC1103へ接続されるというものである。こ
のため、本実施形態では、超高周波信号線をプリント基
板203上でほとんど配線する必要が無くなる。That is, in this embodiment, the wiring from the semiconductor integrated circuit to the connection destination IC 1103 passes through the in-package printed board 101 e and the board extension 1101, and further passes through the second input / output pins 1102 to the printed board 203.
The connection is made upward, and is connected to the connection destination IC 1103 via a short wiring on the printed circuit board 203. For this reason, in the present embodiment, there is almost no need to wire the ultrahigh-frequency signal lines on the printed circuit board 203.
【0043】(実施の形態6)図5Bは、本発明の実施
形態6に係る半導体パッケージをプリント基板203に
実装した状態を示した斜視図である。実装IC1201
は、基板拡張部1101に実装され、半導体パッケージ
内の半導体集積回路と超高周波信号線を介して接続され
る。本実施形態では、実装IC1201が、基板拡張部
1101上に配置されている点が、前記実施形態5と異
なっている。(Embodiment 6) FIG. 5B is a perspective view showing a state where a semiconductor package according to Embodiment 6 of the present invention is mounted on a printed circuit board 203. FIG. Mounting IC 1201
Are mounted on the substrate extension unit 1101 and are connected to a semiconductor integrated circuit in a semiconductor package via an ultra-high frequency signal line. The present embodiment is different from the fifth embodiment in that the mounting IC 1201 is arranged on the board extension 1101.
【0044】本実施形態では、半導体集積回路から、実
装IC1201への配線は、パッケージ内プリント基板
101f及び基板拡張部1101を通り、実装IC12
01へ接続されるというものである。このため、超高周
波信号線をプリント基板203上でまったく配線する必
要が無くなる。In the present embodiment, the wiring from the semiconductor integrated circuit to the mounting IC 1201 passes through the printed circuit board 101f in the package and the board expansion unit 1101, and passes through the mounting IC 1210.
01 is connected. For this reason, it is not necessary to wire the ultrahigh-frequency signal lines on the printed circuit board 203 at all.
【0045】なお、本実施形態では実装IC1201の
実装位置を基板拡張部1101とした例を示したが、パ
ッケージ内プリント基板101f上であれば、同様の効
果が得られる。また、信号を超高周波信号としたが、い
かなる信号でもよい。In the present embodiment, an example is shown in which the mounting position of the mounting IC 1201 is the board extension portion 1101, but similar effects can be obtained if the mounting IC 1201 is on the in-package printed circuit board 101f. Although the signal is an ultra-high frequency signal, any signal may be used.
【0046】[0046]
【発明の効果】以上のように、本発明の半導体パッケー
ジによれば、半導体パッケージが実装されるプリント基
板に、ビアの無い領域を作ることが可能になるため、ビ
アによるグランド層、電源層の分断を防ぐことができ
る。このため、給電系のインピーダンスを低くすること
で給電系に発生する雑音を低減し、半導体集積回路を安
定に動作させることができる。As described above, according to the semiconductor package of the present invention, an area without a via can be formed on a printed circuit board on which the semiconductor package is mounted. Disruption can be prevented. Therefore, by lowering the impedance of the power supply system, noise generated in the power supply system can be reduced, and the semiconductor integrated circuit can operate stably.
【0047】また、基板拡張部と、第2の入出力ピンと
を備えることにより、超高周波信号の入出力ピンを内周
部に配置することで、半導体パッケージ内プリント基板
上での超高周波信号の配線を短くできるため、接続先I
Cまでのインピーダンスマッチングが取り易くなる。ま
た、基板拡張部に超高周波信号の配線を行うことで、接
続先ICまでのインピーダンスマッチングがさらに取り
易くなる。Further, by providing the substrate extension portion and the second input / output pin, the input / output pins for the ultra-high frequency signal are arranged in the inner peripheral portion, so that the ultra-high frequency signal on the printed circuit board in the semiconductor package is provided. Since the wiring can be shortened, the connection destination I
Impedance matching up to C becomes easy. In addition, by wiring an ultrahigh-frequency signal to the substrate extension, it becomes easier to achieve impedance matching up to the connection destination IC.
【図1】A 本発明の実施形態1に係る半導体パッケー
ジを入出力ピン側から見た図 B 図1Aに示した半導体パッケージを実装した場合の
部品面側配線層のパターン図 C 図1Aに示した半導体パッケージを実装した場合の
グランド層のパターン図FIG. 1A is a view of a semiconductor package according to a first embodiment of the present invention as viewed from an input / output pin side. FIG. 1B is a pattern diagram of a component-side wiring layer when the semiconductor package shown in FIG. 1A is mounted. Pattern of ground layer when mounted semiconductor package
【図2】A 本発明の実施形態2に係る半導体パッケー
ジを入出力ピン側から見た図 B 図2Aに示した半導体パッケージを実装した場合の
部品面側配線層のパターン図2A is a diagram of the semiconductor package according to the second embodiment of the present invention as viewed from the input / output pin side. FIG. 2B is a pattern diagram of a component-side wiring layer when the semiconductor package shown in FIG. 2A is mounted.
【図3】A 本発明の実施形態3に係る半導体パッケー
ジを入出力ピン側から見た図 B 図3Aに示した半導体パッケージを実装した場合の
部品面側配線層のパターン図3A is a view of the semiconductor package according to the third embodiment of the present invention as viewed from the input / output pin side. FIG. 3B is a pattern diagram of a component-side wiring layer when the semiconductor package shown in FIG. 3A is mounted.
【図4】本発明の実施形態4に係る半導体パッケージを
入出力ピン側から見た図FIG. 4 is a view of a semiconductor package according to a fourth embodiment of the present invention as viewed from an input / output pin side;
【図5】A 本発明の実施形態5に係る半導体パッケー
ジを実装した場合の斜視図 B 本発明の実施形態6に係る半導体パッケージを実装
した場合の斜視図FIG. 5A is a perspective view when a semiconductor package according to a fifth embodiment of the present invention is mounted; and B is a perspective view when a semiconductor package according to a sixth embodiment of the present invention is mounted.
【図6】従来のBGAタイプの半導体パッケージの一例
を入出力ピン側から見た図FIG. 6 is a view of an example of a conventional BGA type semiconductor package viewed from an input / output pin side.
【図7】従来のBGAタイプの半導体パッケージを実装
した一例のプリント基板を含めた断面図。FIG. 7 is a cross-sectional view including an example of a printed circuit board on which a conventional BGA type semiconductor package is mounted.
【図8】A 従来のBGAタイプの半導体パッケージの
一例を実装した場合の部品面側配線層のパターン図 B 従来のBGAタイプの半導体パッケージの一例を実
装した場合のグランド層のパターン図 C 従来のBGAタイプの半導体パッケージの一例を実
装した場合の電源層のパターン図。8A is a pattern diagram of a component-side wiring layer when an example of a conventional BGA type semiconductor package is mounted. FIG. 8B is a pattern diagram of a ground layer when an example of a conventional BGA type semiconductor package is mounted. FIG. 9 is a pattern diagram of a power supply layer when an example of a BGA type semiconductor package is mounted.
101,101a,101b,101c,101d パ
ッケージ内プリント基板 102 入出力ピン 103 グランドピン 104 電源ピン 201 半導体パッケージ 202 入出力ピン 203,203a,203b,203c プリント基板 204 部品面配線層 205 グランド層 206 電源層 207 半田面配線層 208 ビア 209 入出力ピン用ランド 210 周辺部信号引出線 211 ビア引出線 212 全体グランド部 213 チップ下グランド部 214 全体電源部 215 チップ下電源部 501 グランドブリッジ部 801 ノンコネクトピン 1001 半導体集積回路 1101 基板拡張部 1102 第2入出力ピン 1103 接続先IC 1201 実装IC101, 101a, 101b, 101c, 101d Printed circuit board in package 102 I / O pin 103 Ground pin 104 Power supply pin 201 Semiconductor package 202 I / O pin 203, 203a, 203b, 203c Printed circuit board 204 Component surface wiring layer 205 Ground layer 206 Power supply layer 207 Solder-side wiring layer 208 Via 209 I / O pin land 210 Peripheral signal lead line 211 Via lead line 212 Overall ground section 213 Under-chip ground section 214 Overall power section 215 Under-chip power section 501 Ground bridge section 801 Non-connect pin 1001 Semiconductor integrated circuit 1101 Board extension unit 1102 Second input / output pin 1103 Connection destination IC 1201 Mounting IC
Claims (10)
出力ピンの配置領域の一部に、前記入出力ピンが連続的
に形成されていない領域を備えたことを特徴とする半導
体パッケージ。2. The semiconductor package according to claim 1, wherein the input / output pins are arranged in a lattice pattern, and a part of the input / output pin arrangement area includes an area where the input / output pins are not continuously formed. .
供給用の電源ピン又はグランドピンが配置され、前記電
源ピン又はグランドピンの配置領域を囲むように前記入
出力ピンが配置され、前記入出力ピンが連続的に形成さ
れていない領域は、前記入出力ピンの配置領域をその外
周部から内周部に向かって分離するように形成されてい
る請求項1に記載の半導体パッケージ。2. A power supply pin or a ground pin for supplying power is arranged near a center of the semiconductor package, and the input / output pin is arranged so as to surround an arrangement area of the power supply pin or the ground pin. 2. The semiconductor package according to claim 1, wherein the region in which is not continuously formed is formed so as to separate the arrangement region of the input / output pins from an outer peripheral portion toward an inner peripheral portion.
供給用の電源ピン又はグランドピンが配置され、前記電
源ピン又はグランドピンの配置領域を囲むように前記入
出力ピンが配置され、前記入出力ピンが連続的に形成さ
れていない領域は、前記入出力ピンの配置領域の内周部
を含み、前記内周部から前記入出力ピンの配置領域の外
周部に向かって形成されている請求項1に記載の半導体
パッケージ。3. A power supply pin or a ground pin for supplying power is arranged near a center of the semiconductor package, and the input / output pin is arranged so as to surround an area where the power supply pin or the ground pin is arranged. 2. The region where is not continuously formed includes an inner peripheral portion of the input / output pin arrangement region, and is formed from the inner peripheral portion toward the outer peripheral portion of the input / output pin arrangement region. A semiconductor package according to claim 1.
配置されている請求項1に記載の半導体パッケージ。4. The semiconductor package according to claim 1, wherein the input / output pins are arranged in a concave shape or an H shape.
接する領域に、超高周波信号が必要な入出力ピンが配置
されている請求項4に記載の半導体パッケージ。5. The semiconductor package according to claim 4, wherein an input / output pin requiring an ultra-high frequency signal is arranged in a region adjacent to the concave portion or the H-shaped concave portion.
出力ピンの配置領域の一部に、ノンコネクトピンが連続
的に形成されている領域を備えたことを特徴とする半導
体パッケージ。6. A semiconductor package, wherein input / output pins are arranged in a lattice pattern, and a part of the arrangement area of the input / output pins includes a region in which non-connect pins are continuously formed.
供給用の電源ピン又はグランドピンが配置され、前記電
源ピン又はグランドピンの配置領域を囲むように前記入
出力ピンが配置され、前記ノンコネクトピンが連続的に
形成されている領域は、前記入出力ピンの配置領域をそ
の外周部から内周部に向かって分離するように形成され
ている請求項6に記載の半導体パッケージ。7. A power supply pin or ground pin for supplying power near the center of the semiconductor package, the input / output pin is arranged to surround an area where the power supply pin or ground pin is arranged, and the non-connect pin 7. The semiconductor package according to claim 6, wherein the region in which is continuously formed is formed so as to separate the arrangement region of the input / output pins from the outer peripheral portion toward the inner peripheral portion.
供給用の電源ピン又はグランドピンが配置され、前記電
源ピン又はグランドピンの配置領域を囲むように前記入
出力ピンが配置され、前記ノンコネクトピンが連続的に
形成されている領域は、前記入出力ピンの配置領域の内
周部を含み、前記内周部から前記入出力ピンの配置領域
の外周部に向かって形成されている請求項6に記載の半
導体パッケージ。8. A power supply pin or ground pin for supplying power near the center of the semiconductor package, the input / output pin is arranged so as to surround an area where the power supply pin or ground pin is arranged, and the non-connect pin 7. The region where is continuously formed includes an inner peripheral portion of the input / output pin arrangement region, and is formed from the inner peripheral portion to an outer peripheral portion of the input / output pin arrangement region. A semiconductor package according to claim 1.
半導体パッケージであって、前記半導体パッケージ内部
の信号配線基板の一部を前記信号配線基板と水平方向に
拡張した基板拡張部と、前記基板拡張部に形成され前記
入出力ピンとは異なる第2の入出力ピンとを備えたこと
を特徴とする半導体パッケージ。9. A semiconductor package having input / output pins arranged in a lattice, comprising: a board extension part obtained by extending a part of a signal wiring board inside the semiconductor package in a horizontal direction with the signal wiring board; A semiconductor package comprising: a second input / output pin formed on a substrate extension portion and different from the input / output pin.
きる構造を有する請求項9に記載の半導体パッケージ。10. The semiconductor package according to claim 9, having a structure in which an electronic component can be mounted on the substrate extension.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22531299A JP2001053185A (en) | 1999-08-09 | 1999-08-09 | Semiconductor package |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22531299A JP2001053185A (en) | 1999-08-09 | 1999-08-09 | Semiconductor package |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001053185A true JP2001053185A (en) | 2001-02-23 |
Family
ID=16827389
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22531299A Pending JP2001053185A (en) | 1999-08-09 | 1999-08-09 | Semiconductor package |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001053185A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005013359A1 (en) * | 2003-07-31 | 2005-02-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
JP2010103179A (en) * | 2008-10-21 | 2010-05-06 | Toshiba Corp | Semiconductor device |
US8286124B2 (en) | 2009-06-22 | 2012-10-09 | Fujitsu Limited | Printed circuit board design assisting method, printed circuit board design assisting device, and storage medium |
WO2013157079A1 (en) * | 2012-04-17 | 2013-10-24 | ルネサスエレクトロニクス株式会社 | Circuit substrate and circuit substrate on which semiconducor device is mounted |
-
1999
- 1999-08-09 JP JP22531299A patent/JP2001053185A/en active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005013359A1 (en) * | 2003-07-31 | 2005-02-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
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US8286124B2 (en) | 2009-06-22 | 2012-10-09 | Fujitsu Limited | Printed circuit board design assisting method, printed circuit board design assisting device, and storage medium |
WO2013157079A1 (en) * | 2012-04-17 | 2013-10-24 | ルネサスエレクトロニクス株式会社 | Circuit substrate and circuit substrate on which semiconducor device is mounted |
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