JP3906784B2

JP3906784B2 - Clamp circuit

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Publication number: JP3906784B2
Application number: JP2002340848A
Authority: JP
Inventors: 真一野田; 秀昭石原
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2002-11-25
Filing date: 2002-11-25
Publication date: 2007-04-18
Anticipated expiration: 2022-11-25
Also published as: JP2004179747A

Description

【０００１】
【発明の属する技術分野】
本発明は、通常モードでの動作と低消費電力モードでの動作とが可能な半導体集積回路装置の信号端子の電圧を所定のクランプ電圧以下に制限するクランプ回路に関する。
【０００２】
【発明が解決しようとする課題】
近年、半導体集積回路装置（ＩＣ）について、その動作速度をより速めるとともにチップ面積をより縮小化することを目的として製造工程の微細化が進んでいる。しかし、この微細化に伴って、例えばＭＯＳデバイスの場合ゲート酸化膜の膜厚が薄くなるため、素子耐圧が低下して十分な素子寿命を確保することができなくなる。このため、外部信号入出力端子と内部回路との間に設けられたバッファ回路またはインターフェース回路に用いられる素子の耐圧を高めたり、これらの回路にクランプ回路を付加することが行われている。この場合、素子の高耐圧化はこれまで用いてきた製造プロセスの変更を伴うため、各入出力端子に対応させてクランプ回路を付加することで外部からの過大な電圧に対し保護することが好ましい。
【０００３】
ところで、ＩＣの中にあってもマイクロプロセッサなどは、内部機能を最大限使用可能な通常モードに加え、消費電力を低減するために各部の機能を極力停止させる低消費電力モードを備えている。マイクロプロセッサが低消費電力モード例えばスタンバイモードに移行すると、クロック、ＣＰＵ、Ａ／Ｄコンバータなどが停止する他、Ｉ／Ｏポートは通常モード時の出力状態を保持し或いはハイインピーダンス状態となる。
【０００４】
しかしながら、スタンバイモードにおいても各端子に外部から過大な電圧が印加される虞があるため、クランプ回路は動作させておく必要がある。クランプ回路は各入出力端子ごとに設けられているが、従来のクランプ回路はコンパレータなどを用いているため消費電流が大きく、低消費電力モードを備えたＩＣでは採用し辛かった。
【０００５】
本発明は上記事情に鑑みてなされたもので、その目的は、半導体集積回路装置の低消費電力モードにおいて消費電流を低減できるクランプ回路を提供することにある。
【０００６】
【課題を解決するための手段】
請求項１に記載した手段によれば、半導体集積回路装置の各信号端子と内部の電圧出力回路との間にそれぞれトランジスタが接続され、各トランジスタは、半導体集積回路装置が通常モードにある場合にあっては各信号端子に対応して設けられた比較回路が出力するオン指令信号によりオンオフ動作し、半導体集積回路装置が低消費電力モードにある場合にあっては基準電圧生成回路が出力する一定の基準電圧によりオンオフ動作する。
【０００７】
すなわち、通常モードの場合には比較回路が動作状態となり、その比較回路は信号端子電圧が第１のクランプ電圧よりも高い時にオン指令信号を出力し、上記トランジスタをオンして端子電圧を第１のクランプ電圧に引き戻す。一方、低消費電力モードの場合には比較回路は動作を停止し、信号端子電圧が第２のクランプ電圧よりも高い時に上記トランジスタがオンして端子電圧を第２のクランプ電圧に引き戻す。
【０００８】
このような手段によれば、通常モードの場合に、信号端子電圧を第１のクランプ電圧に高精度にクランプすることができる。また、低消費電力モードの場合に、信号端子電圧を第２のクランプ電圧にクランプすることができるとともに、比較回路の動作が停止してクランプ回路の消費電流を低減することができる。
【０００９】
さらに、低消費電力モードの場合には、オペアンプや高精度の基準電圧発生回路などが停止するので使用できる基準電圧が限られる一方で、信号入出力機能も停止する。このため、第２のクランプ電圧は、第１のクランプ電圧ほどの高精度は必要とされず、電源電圧やトランジスタのオン制御電圧（つまりゲート・ソース間電圧またはベース・エミッタ間電圧）などを利用して生成可能な電圧とすることができる。
【００１０】
請求項２に記載した手段によれば、通常モードの場合、信号端子を通して当該半導体集積回路装置の電源電圧に等しい電圧が入力された時には上記トランジスタがオンしないため、クランプ電圧の影響を受けることなく電源電圧までの電圧を入出力することができる。また、第１のクランプ電圧は、半導体集積回路装置の素子耐圧に応じて電源電圧に極力近く設定されているので、各素子を過電圧から保護できる。
【００１１】
一方、低消費電力モードの場合、信号端子がディジタル信号出力端子として機能している場合においては、第２のクランプ電圧は電源電圧よりも高く設定されているので、自ら出力した電圧により上記トランジスタがオンして内部リークが生じることを防止できる。これに対し、信号端子がディジタル信号入力端子またはアナログ信号入力端子として機能している場合においては、内部リークは発生し得ず、第２のクランプ電圧は電源電圧に等しく設定されているので、外部から上記トランジスタに印加される電圧を極力下げて各素子を過電圧から保護することができる。
【００１２】
請求項３に記載した手段によれば、信号端子と電源線との間に、ゲートとドレインが接続されたＦＥＴまたはダイオード接続されたバイポーラトランジスタが接続されているので、信号端子と電圧出力回路との間に接続されたトランジスタに印加される電圧を制限することができる。
【００１３】
【発明の実施の形態】
以下、本発明の一実施形態について図面を参照しながら説明する。
図１は、半導体集積回路装置（ＩＣ）の内部に形成されたクランプ回路の電気的構成を示している。このＩＣ１は、車両のＥＣＵ(Electronic Control Unit) 内の制御基板に搭載されている。この制御基板には電源ＩＣ（図示せず）も搭載されており、ＩＣ１はこの電源ＩＣから電源端子２、３を介して電源電圧ＶDDの供給を受けて動作するようになっている。この電源電圧ＶDDは、例えば５Ｖ±５％の電圧精度を有している。各電源端子２、３は、ＩＣ１の内部においてそれぞれ高電位側の電源線４、低電位側の電源線５（ＧＮＤ）に接続されている。
【００１４】
ＩＣ１は、ＣＭＯＳプロセスにより製造されており、図示しないＣＰＵ、メモリ、Ａ／Ｄコンバータ、入出力ポートをはじめ各種のアナログ回路およびディジタル回路を備えている。ＩＣ１内のＭＯＳトランジスタは低耐圧デバイス工程により製造されているので、ゲート・ソース間およびドレイン・ソース間の耐圧は高電位側が５Ｖ＋１０％（＝５．５Ｖ）、低電位側が−１０％（＝−０．５Ｖ）となっている。
【００１５】
ＩＣ１の端子６、７は、汎用入出力ポートに対するディジタル信号の入出力端子とＡ／Ｄコンバータに対するアナログ信号の入力端子とを兼ねた信号端子である。ディジタル信号入力端子、ディジタル信号出力端子、アナログ信号入力端子の何れとして用いるかは、プログラムによって設定できるようになっている。上記制御基板上においてＩＣ１の端子６、７には、電流制限用の抵抗Ｒ１、Ｒ２が接続されている。なお、図１には２つの端子６、７のみを示しているが、実際のＩＣでは汎用入出力ポートの数やＡ／Ｄコンバータのチャンネル数に応じてさらに多くの端子が設けられている。
【００１６】
ＩＣ１は、車載用であるため消費電流の低減化要求が厳しく、全ての内部機能を使用可能な通常モードに加え、各部の機能を極力停止させるスタンバイモード（低消費電力モード）を備えている。通常モードの場合、図１に示す電圧Ｅは電源電圧ＶDD、電圧ＥＮは０Ｖとされ、スタンバイモードの場合、電圧Ｅは電源電圧０Ｖ、電圧ＥＮはＶDDとされる。
【００１７】
クランプ回路は、端子６、７に対し共通に用いられる電圧出力回路８を備えている。電圧出力回路８の出力線９と端子６との間には、Ｐチャネル型トランジスタＱ１とＮチャネル型トランジスタＱ２とが並列に接続されており、端子６と電源線４との間、端子６と電源線５との間には、それぞれゲートとドレインとが接続されたＰチャネル型トランジスタＱ３、Ｎチャネル型トランジスタＱ４が接続されている。端子７についても同様に、出力線９と端子７との間にＰチャネル型トランジスタＱ５とＮチャネル型トランジスタＱ６とが並列に接続されており、端子７と電源線４との間、端子７と電源線５との間には、それぞれゲートとドレインとが接続されたＰチャネル型トランジスタＱ７、Ｎチャネル型トランジスタＱ８が接続されている。
【００１８】
トランジスタＱ１、Ｑ２の各ゲートには、それぞれ制御回路１０、１１からゲート電圧が与えられるようになっており、トランジスタＱ５、Ｑ６の各ゲートにも端子７に関して制御回路１０、１１と同様の回路（図１には示さず）によってゲート電圧が与えられるようになっている。
【００１９】
上記電圧出力回路８は、３つの電圧出力回路１２、１３、１４から構成されている。電圧出力回路１２は、ボルテージフォロアの接続形態を持つオペアンプ１５と、このオペアンプ１５の出力端子と出力線９との間に接続されたＰチャネル型トランジスタＱ９とから構成されている。オペアンプ１５は、電圧Ｅを電源電圧として動作し、その非反転入力端子は電源線４に接続されている。トランジスタＱ９のゲートには電圧ＥＮが与えられている。
【００２０】
電圧出力回路１３は、ゲートとドレインとが接続されソースが電源線５に接続されたＮチャネル型トランジスタＱ１０と、このトランジスタＱ１０と出力線９との間に接続されたＰチャネル型トランジスタＱ１１とから構成されている。トランジスタＱ１１のゲートには電圧Ｅが与えられている。
【００２１】
電圧出力回路１４は、ゲートとドレインとが接続されたＰチャネル型トランジスタＱ１２と、このトランジスタＱ１２と出力線９との間に接続されたＮチャネル型トランジスタＱ１３とから構成されている。トランジスタＱ１２のソースには図示しないＮチャネル型トランジスタのゲート電位である電圧ＶＴが与えられ、トランジスタＱ１３のゲートには電圧ＥＮが与えられている。
【００２２】
上記制御回路１０は、電圧Ｅを電源電圧として動作するコンパレータ１６（比較回路に相当）と、基準電圧生成回路１７と、切替回路１８とから構成されている。コンパレータ１６の非反転入力端子、反転入力端子は、それぞれ電源線４、端子６に接続されている。コンパレータ１６は、オフセット電圧Ｖoffsetを有しており、反転入力端子の電圧が非反転入力端子の電圧よりもオフセット電圧Ｖoffset以上高くなると出力電圧が５Ｖ（Ｈレベル）から０Ｖ（Ｌレベル）に反転するように構成されている。
【００２３】
基準電圧生成回路１７は、ソースが共通に接続されたＰチャネル型トランジスタＱ１４、Ｑ１５から構成されている。トランジスタＱ１４のドレインは電源線４に接続されており、トランジスタＱ１５のドレインには図示しないＰチャネル型トランジスタのゲート電位である電圧ＶDD−ＶＴが与えられている。トランジスタＱ１４、Ｑ１５の各ゲートには、それぞれ後述する信号Ａ、ＡＮ（図２参照）が与えられている。
【００２４】
切替回路１８は、トランジスタＱ１６、Ｑ１７からなるアナログスイッチ１９と、トランジスタＱ１８、Ｑ１９からなるアナログスイッチ２０とから構成されている。アナログスイッチ１９、２０の各入力端子は、それぞれコンパレータ１６の出力端子、基準電圧生成回路１７の出力端子（トランジスタＱ１４、Ｑ１５のソース）に接続されており、各出力端子は共通に接続されてトランジスタＱ１のゲートに接続されている。トランジスタＱ１６とＱ１９のゲート、トランジスタＱ１７とＱ１８のゲートには、それぞれ後述する信号ＢＮ、Ｂ（図２参照）が与えられている。
【００２５】
制御回路１１も、制御回路１０とほぼ同様に、電圧Ｅを電源電圧として動作するコンパレータ２１（比較回路に相当）と、基準電圧生成回路２２と、切替回路１８とから構成されている。ここで、コンパレータ２１の非反転入力端子、反転入力端子は、それぞれ電源線５、端子６に接続されている。このコンパレータ２１は、オフセット電圧Ｖoffsetを有しており、反転入力端子の電圧が非反転入力端子の電圧よりもオフセット電圧Ｖoffset以上低くなると出力電圧が０Ｖ（Ｌレベル）から５Ｖ（Ｈレベル）に反転するように構成されている。
【００２６】
また、基準電圧生成回路２２を構成するＮチャネル型トランジスタＱ２０のドレインは電源線５に接続されており、Ｎチャネル型トランジスタＱ２１のドレインには図示しないＮチャネル型トランジスタのゲート電位である電圧ＶＴが与えられている。トランジスタＱ２０、Ｑ２１の各ゲートには、それぞれ信号ＡＮ、Ａが与えられている。
【００２７】
図２は、上述した信号Ａ、ＡＮ、Ｂ、ＢＮを生成する信号生成回路の構成を示している。ＮＯＲ回路２３にはポートコントロールレジスタからの信号ＰＣＲと信号ＯＥ（アウトプットイネーブル）とが入力されており、当該ＮＯＲ回路２３の出力信号が信号ＡＮとなり、インバータ２４を通した後の信号が信号Ａとなっている。ＮＡＮＤ回路２５には信号ＣＬＰＥ（クランプイネーブル）と信号ＳＴＢＹ（スタンドバイ）とが入力されており、当該ＮＡＮＤ回路２５の出力信号が信号ＢＮとなり、インバータ２６を通した後の信号が信号Ｂとなっている。
【００２８】
次に、クランプ回路の動作について図３も参照しながら説明する。
図３（ａ）は、図２に示す信号生成回路における信号ＰＣＲと信号ＯＥに対する信号Ａ、ＡＮの論理を示しており、図３（ｂ）は、信号ＳＴＢＹと信号ＣＬＰＥに対する信号Ｂ、ＢＮの論理を示している。
【００２９】
信号ＰＣＲは端子６、７の入出力機能を決定するもので、Ｌレベルに設定すると汎用入出力ポートの端子として機能し、Ｈレベルに設定するとＡ／Ｄコンバータへの入力端子として機能する。信号ＯＥは、端子６、７が汎用入力ポートと汎用出力ポートの何れとして機能するかを決定するもので、Ｌレベルに設定すると汎用出力ポートの端子として機能し、Ｈレベルに設定すると汎用入力ポートの端子として機能する。
【００３０】
信号ＳＴＢＹは、ＩＣ１の動作モードを決定するもので、Ｌレベルに設定するとスタンバイモードにより動作し、Ｈレベルに設定すると通常モードにより動作する。また、信号ＣＬＰＥは、コンパレータ１６、２１を用いたクランプ動作とコンパレータ１６、２１を用いないクランプ動作の何れを使用するかを決定するもので、Ｌレベルに設定するとコンパレータ１６、２１を用いないクランプ動作を行い、Ｈレベルに設定するとコンパレータ１６、２１を用いたクランプ動作を行う。これらの信号ＰＣＲ、ＯＥ、ＳＴＢＹ、ＣＬＰＥは、図示しないＣＰＵが実行するプログラムによって設定できるようになっている。
【００３１】
以下、この図３（ａ）、（ｂ）に示す動作表に従って、ＩＣ１の動作モードに分けてクランプ動作を説明する。なお、ここでは主として端子６に係るクランプ動作を説明するが、端子７についてのクランプ動作も同様となる。
【００３２】
（１）通常モードの場合
ＩＣ１が通常モードで動作している場合には、端子６は外部回路との間で信号の入出力を行っているので、クランプ電圧ＶCLMPH 、ＶCLMPL は、端子６の電圧Ｖin1 に影響を及ぼさない電圧であって且つＩＣ１内のトランジスタを確実に保護できる電圧でなければならない。
【００３３】
例えば、Ａ／Ｄコンバータは０ＶからＶDD（５Ｖ）の電圧範囲内の電圧に対し所定の分解能によりＡ／Ｄ変換を実行するようになっているため、高電位側のクランプ電圧ＶCLMPH （第１のクランプ電圧に相当）は、端子６の電圧Ｖin1 が５Ｖに等しい時にトランジスタＱ１がオンしない電圧であって且つ可能な限りに近い５Ｖに近い電圧に設定する必要がある。また、低電位側のクランプ電圧ＶCLMPL は、端子６の電圧Ｖin1 が０Ｖに等しい時にトランジスタＱ２がオンしない電圧であって且つ可能な限りに近い０Ｖに近い電圧に設定する必要がある。
【００３４】
ＩＣ１が通常モードにある場合、電圧ＥがＶDD、電圧ＥＮが０Ｖとなり、ＣＰＵは信号ＳＴＢＹをＨレベルにする。これにより、コンパレータ１６、２１および電圧出力回路１２のオペアンプ１５が動作状態となり、電圧出力回路１２のトランジスタＱ９がオン、電圧出力回路１３のトランジスタＱ１１と電圧出力回路１４のトランジスタＱ１３がオフとなる。信号ＣＬＰＥがＨレベルの場合、切替回路１８においてアナログスイッチ１９がオン、アナログスイッチ２０がオフとなり、コンパレータ１６、２１の出力信号がトランジスタＱ１、Ｑ２のゲートに与えられる。
【００３５】
上述したようにコンパレータ１６、２１はオフセット電圧Ｖoffset（例えば０．１Ｖ）を有しており、端子６の電圧Ｖin1 がクランプ電圧ＶCLMPH ＝ＶDD＋Ｖoffset＝５．１Ｖ以上になるとコンパレータ１６の出力信号がＬレベルになり、トランジスタＱ１がオンする。この時、トランジスタＱ２はオフ状態を保持している。
【００３６】
トランジスタＱ１がオンすることにより、外部回路から抵抗Ｒ１、端子６、トランジスタＱ１、トランジスタＱ９を介してオペアンプ１５に電流が流れ込む。トランジスタＱ１のオン抵抗は抵抗Ｒ１よりも十分に低いので、この電流によって抵抗Ｒ１に電圧降下が生じ、端子電圧Ｖin1 はオペアンプ１５の出力電圧ＶDDに向かって低下する。そして、端子電圧Ｖin1 がクランプ電圧ＶCLMPH 未満になると再びトランジスタＱ１がオフとなる。これにより、端子電圧Ｖin1 はクランプ電圧ＶCLMPH 以下に制限される。
【００３７】
一方、端子６の電圧Ｖin1 がクランプ電圧ＶCLMPL ＝−Ｖoffset＝−０．１Ｖ以下になるとコンパレータ２１の出力信号がＨレベルになり、トランジスタＱ２がオンする。この時、トランジスタＱ１はオフ状態を保持している。トランジスタＱ２がオンすることにより、オペアンプ１５からトランジスタＱ９、トランジスタＱ２、端子６、抵抗Ｒ１を介して外部回路に電流が流れる。トランジスタＱ２のオン抵抗も抵抗Ｒ１よりも十分に低いので、この電流によって抵抗Ｒ１に電圧降下が生じ、端子電圧Ｖin1 はオペアンプ１５の出力電圧ＶDDに向かって上昇する。そして、端子電圧Ｖin1 がクランプ電圧ＶCLMPL を超えると再びトランジスタＱ２がオフとなる。これにより、端子電圧Ｖin1 はクランプ電圧ＶCLMPL 以上に制限される。
【００３８】
通常モードでは、クランプ電圧ＶCLMPH 、ＶCLMPL は端子６、７の入出力機能設定状態によらず一定であり、端子６の電圧Ｖin1 、端子７の電圧Ｖin2 は−０．１Ｖから５．１Ｖの電圧範囲に制限される。従って、上記低耐圧デバイス工程で製造される素子を確実に保護することができる。
【００３９】
（２）スタンバイモードの場合
ＩＣ１がスタンバイモードで動作している場合には、ＩＣ１の消費電流が厳しく制限されるので、端子６、７に対し設けられているコンパレータ１６、２１の動作を停止し、替わりに基準電圧生成回路１７、２２で生成される一定の電圧を用いてトランジスタＱ１、Ｑ２、Ｑ５、Ｑ６を制御する。
【００４０】
スタンバイモードでは、電圧Ｅが０Ｖ、電圧ＥＮがＶDDとなり、ＣＰＵは信号ＳＴＢＹをＬレベルにする。これにより、コンパレータ１６、２１および電圧出力回路１２のオペアンプ１５が動作停止状態となり、電圧出力回路１２のトランジスタＱ９がオフ、電圧出力回路１３のトランジスタＱ１１と電圧出力回路１４のトランジスタＱ１３とがオンとなる。切替回路１８においてアナログスイッチ１９がオフ、アナログスイッチ２０がオンとなり、基準電圧生成回路１７、２２の出力電圧がゲート電圧としてトランジスタＱ１、Ｑ２に与えられる。この場合には、以下に説明するように端子６（端子７についても同様）の入出力機能設定状態によりゲート電圧が異なる。
【００４１】
▲１▼端子６がアナログ信号入力端子またはディジタル信号入力端子として機能設定されている場合
基準電圧生成回路１７においてトランジスタＱ１４がオフ、トランジスタＱ１５がオンとなり、電圧ＶDD−ＶＴ（基準電圧に相当）がトランジスタＱ１のゲートに与えられる。また、基準電圧生成回路２２においてトランジスタＱ２０がオフ、トランジスタＱ２１がオンとなり、電圧ＶＴがトランジスタＱ２のゲートに与えられる。
【００４２】
トランジスタＱ１がオンするゲート・ソース間電圧はＶＴに等しいため、端子６の電圧Ｖin1 がＶDD（５Ｖ）以上になるとトランジスタＱ１がオンとなり、外部回路から抵抗Ｒ１、端子６、トランジスタＱ１、Ｑ１１、Ｑ１０を介して電源線５に電流が流れ込む。また、トランジスタＱ２がオンするゲート・ソース間電圧もＶＴに等しいため、端子６の電圧Ｖin1 が０Ｖ以下になるとトランジスタＱ２がオンとなり、電位ＶＴからトランジスタＱ１２、Ｑ１３、Ｑ２、端子６、抵抗Ｒ１を介して外部回路に電流が流れる。
【００４３】
入出力動作が停止しているスタンバイモードでは、５Ｖ付近または０Ｖ付近の電圧がクランプ動作による影響を受けても良いので、上述したように高電位側のクランプ電圧ＶCLMPH （第２のクランプ電圧に相当）をＶDD（５Ｖ）、低電位側のクランプ電圧ＶCLMPL を０Ｖとすることができる。これにより、端子６の電圧Ｖin1 、端子７の電圧Ｖin2 は０Ｖから５Ｖの電圧範囲に制限され、上記低耐圧デバイス工程で製造される素子を確実に保護することができる。
【００４４】
この場合、仮にトランジスタＱ１、Ｑ２に印加するゲート電圧をそれぞれＶDD、０Ｖとすると、高電位側のクランプ電圧ＶCLMPH がＶDD＋ＶＴ、低電位側のクランプ電圧ＶCLMPL が−ＶＴとなる。しかし、このゲート電圧の設定では、電圧ＶＴが０．５Ｖより高いと、上記低耐圧デバイス工程で製造される素子を保護することができなくなる。
【００４５】
また、スタンバイモードでは、オペアンプ等を極力停止させる必要があり任意の電圧を生成することが難しい。基準電圧生成回路１７、２２が出力する電圧ＶDD−ＶＴ、ＶＴは、ＭＯＳトランジスタのゲート・ソース間電圧ＶＴを利用しているため消費電流を殆ど増やすことなく生成でき、且つ低耐圧デバイス工程で製造される素子を保護可能なクランプ電圧ＶCLMPH 、ＶCLMPL を設定できる点において好ましい電圧となっている。
【００４６】
▲２▼端子６がディジタル信号出力端子として機能設定されている場合
基準電圧生成回路１７においてトランジスタＱ１４がオン、トランジスタＱ１５がオフとなり、電圧ＶDD（基準電圧に相当）がトランジスタＱ１のゲートに与えられる。また、基準電圧生成回路２２においてトランジスタＱ２０がオン、トランジスタＱ２１がオフとなり、電圧０ＶがトランジスタＱ２のゲートに与えられる。
【００４７】
トランジスタＱ１、Ｑ２がオンするゲート・ソース間電圧はＶＴに等しいため、端子６の電圧Ｖin1 がＶDD＋ＶＴ以上になるとトランジスタＱ１がオンとなり、電圧Ｖin1 が−ＶＴ以下になるとトランジスタＱ２がオンとなる。トランジスタＱ１またはＱ２がオンした時の電圧制限動作は、上述した▲１▼の場合と同様である。
【００４８】
ここで、クランプ電圧ＶCLMPH （第２のクランプ電圧に相当）をＶDD＋ＶＴ、クランプ電圧ＶCLMPL を−ＶＴとしたのは、上記▲１▼のようにクランプ電圧ＶCLMPH をＶDD、クランプ電圧ＶCLMPL を０Ｖとすると、自ら出力する電圧ＶDD、０ＶによってトランジスタＱ１、Ｑ２がオンする場合が生じ、ＩＣ１において内部リークが発生して消費電流が増大する可能性があるからである。その一方で、端子６の出力インピーダンスは低く、端子電圧Ｖin1 は自ら出力する電圧ＶDD、０Ｖとなるため、外部回路からの過電圧が端子電圧Ｖin1 に現れにくく保護上の問題も生じにくい。
【００４９】
以上説明したように、ＩＣ１が通常モードの場合、コンパレータ１６、２１が動作状態となり、端子電圧Ｖin1 、Ｖin2 を低電位側のクランプ電圧ＶCLMPL から高電位側のクランプ電圧ＶCLMPH までの電圧範囲に制限することができる。クランプ電圧ＶCLMPL 、ＶCLMPH は、コンパレータ１６、２１のオフセット電圧あるいは非反転入力端子に与える基準電圧を変えることにより、精度良く且つ任意の値に設定することができる。本実施形態では−０．１Ｖと５．１Ｖに設定したので、０Ｖから５Ｖの範囲内の入力電圧に影響を及ぼすことなく過電圧からトランジスタを保護することができる。
【００５０】
一方、スタンバイモードの場合には、端子６、７それぞれに設けられたコンパレータ１６、２１への電源供給を停止し、基準電圧生成回路１７、２２が生成する一定電圧を用いてクランプ電圧ＶCLMPL 、ＶCLMPH を設定するので、クランプ回路の消費電流を低減することができる。
【００５１】
スタンバイモードの場合には、オペアンプや高精度の基準電圧発生回路などが停止するので使用できる基準電圧が限られる一方で、ＩＣ１の信号入出力機能も停止する。このため、スタンバイモードにおけるクランプ電圧ＶCLMPL 、ＶCLMPH は通常モードにおけるクランプ電圧ＶCLMPL 、ＶCLMPH ほどの精度は必要とされず、電源電圧（０Ｖ、５Ｖ）やトランジスタのゲート・ソース間電圧ＶＴを利用して生成可能な電圧とすることができる。
【００５２】
スタンバイモードであって端子６、７がディジタル信号入力端子またはアナログ信号入力端子として機能している場合においては、クランプ電圧ＶCLMPH 、ＶCLMPL は５Ｖ、０Ｖに設定されているので、トランジスタを過電圧から確実に保護することができる。
【００５３】
また、スタンバイモードであって端子６、７がディジタル信号出力端子として機能している場合においては、クランプ電圧ＶCLMPH はＶDDよりも高く設定され、ＶCLMPL は０Ｖよりも低く設定されているので、自ら出力したＨレベル、Ｌレベルの電圧による内部リークの発生を防止できる。この場合、端子電圧Ｖin1 、Ｖin2 は自ら出力する電圧ＶDD、０Ｖに制限されるので、トランジスタを過電圧から保護することができる。
【００５４】
端子６、７と電源線４および５との間には、ゲート・ドレイン間が接続されたトランジスタＱ３、Ｑ４、Ｑ７、Ｑ８が接続されているので、トランジスタＱ１、Ｑ２、Ｑ５、Ｑ６に印加される電圧を制限することができる。
【００５５】
なお、本発明は上記し且つ図面に示す実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
ＩＣ１はバイポーラプロセスにより製造されていても良い。この場合には、上述した電圧ＶＴに替えてトランジスタのベース・エミッタ間電圧ＶBEを用いる。
低電位側の過電圧が印加される虞がない場合には、トランジスタＱ２、Ｑ４、Ｑ６、Ｑ８および制御回路１１を除いて構成しても良く、高電位側の過電圧が印加される虞がない場合には、トランジスタＱ１、Ｑ３、Ｑ５、Ｑ７および制御回路１０を除いて構成しても良い。
トランジスタＱ３、Ｑ４、Ｑ７、Ｑ８は必要に応じて設ければ良い。
抵抗Ｒ１、Ｒ２は必要に応じて設ければ良い。
コンパレータ１６、２１にオフセットを付加せず、これに替えて非反転入力端子にクランプ電圧ＶCLMPH 、ＶCLMPL を直接与える構成としても良い。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すクランプ回路の電気的構成図
【図２】信号生成回路の電気的構成図
【図３】信号生成回路の論理を示す図
【符号の説明】
１はＩＣ（半導体集積回路装置）、６、７は端子（信号端子）、８は電圧出力回路、１６、２１はコンパレータ（比較回路）、１７、２２は基準電圧生成回路、１８は切替回路、Ｑ１、Ｑ２、Ｑ５、Ｑ６はトランジスタである。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a clamp circuit that limits the voltage of a signal terminal of a semiconductor integrated circuit device capable of operation in a normal mode and in a low power consumption mode to a predetermined clamp voltage or less.
[0002]
[Problems to be solved by the invention]
In recent years, with respect to semiconductor integrated circuit devices (ICs), manufacturing processes have been miniaturized for the purpose of increasing the operation speed and reducing the chip area. However, along with this miniaturization, for example, in the case of a MOS device, the thickness of the gate oxide film is reduced, so that the element breakdown voltage is lowered and a sufficient element life cannot be secured. For this reason, the withstand voltage of an element used in a buffer circuit or interface circuit provided between an external signal input / output terminal and an internal circuit is increased, or a clamp circuit is added to these circuits. In this case, since the high breakdown voltage of the element involves a change in the manufacturing process used so far, it is preferable to protect against an excessive voltage from the outside by adding a clamp circuit corresponding to each input / output terminal. .
[0003]
By the way, even in an IC, a microprocessor or the like has a low power consumption mode in which the functions of each unit are stopped as much as possible in order to reduce power consumption, in addition to a normal mode in which internal functions can be used to the maximum. When the microprocessor shifts to a low power consumption mode such as the standby mode, the clock, CPU, A / D converter, etc. are stopped, and the I / O port maintains the output state in the normal mode or enters the high impedance state.
[0004]
However, in the standby mode, too much voltage may be applied from the outside to each terminal, so that the clamp circuit needs to be operated. A clamp circuit is provided for each input / output terminal. However, since a conventional clamp circuit uses a comparator or the like, it consumes a large amount of current and is difficult to use in an IC having a low power consumption mode.
[0005]
The present invention has been made in view of the above circumstances, and an object thereof is to provide a clamp circuit capable of reducing current consumption in a low power consumption mode of a semiconductor integrated circuit device.
[0006]
[Means for Solving the Problems]
According to the first aspect of the present invention, a transistor is connected between each signal terminal of the semiconductor integrated circuit device and the internal voltage output circuit, and each transistor is connected when the semiconductor integrated circuit device is in the normal mode. If the semiconductor integrated circuit device is in a low power consumption mode, it is turned on / off by a turn-on command signal output from a comparator provided corresponding to each signal terminal. ON / OFF operation with the reference voltage.
[0007]
That is, in the normal mode, the comparison circuit is in an operating state, and the comparison circuit outputs an ON command signal when the signal terminal voltage is higher than the first clamp voltage, and turns on the transistor to set the terminal voltage to the first voltage. Pull back to the clamp voltage. On the other hand, in the low power consumption mode, the comparison circuit stops operating, and when the signal terminal voltage is higher than the second clamp voltage, the transistor is turned on to bring the terminal voltage back to the second clamp voltage.
[0008]
According to such means, the signal terminal voltage can be clamped to the first clamp voltage with high accuracy in the normal mode. In the low power consumption mode, the signal terminal voltage can be clamped to the second clamp voltage, and the operation of the comparison circuit can be stopped to reduce the current consumption of the clamp circuit.
[0009]
Further, in the low power consumption mode, since the operational amplifier, the high-precision reference voltage generation circuit, and the like are stopped, the usable reference voltage is limited, and the signal input / output function is also stopped. For this reason, the second clamp voltage is not required to be as accurate as the first clamp voltage, and uses a power supply voltage, a transistor on-control voltage (that is, a gate-source voltage or a base-emitter voltage), etc. Thus, a voltage that can be generated can be obtained.
[0010]
According to the second aspect of the present invention, in the normal mode, the transistor is not turned on when a voltage equal to the power supply voltage of the semiconductor integrated circuit device is input through the signal terminal, so that the transistor is not affected by the clamp voltage. Voltage up to the power supply voltage can be input and output. Further, since the first clamp voltage is set as close as possible to the power supply voltage according to the element breakdown voltage of the semiconductor integrated circuit device, each element can be protected from overvoltage.
[0011]
On the other hand, in the low power consumption mode, when the signal terminal functions as a digital signal output terminal, the second clamp voltage is set higher than the power supply voltage. It is possible to prevent the internal leak from being generated by turning on. On the other hand, when the signal terminal functions as a digital signal input terminal or an analog signal input terminal, internal leakage cannot occur and the second clamp voltage is set equal to the power supply voltage. Thus, the voltage applied to the transistor can be reduced as much as possible to protect each element from overvoltage.
[0012]
According to the means described in claim 3, since the FET connected with the gate and the drain or the bipolar transistor connected with the diode is connected between the signal terminal and the power supply line, the signal terminal, the voltage output circuit, It is possible to limit the voltage applied to the transistors connected between.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
FIG. 1 shows an electrical configuration of a clamp circuit formed inside a semiconductor integrated circuit device (IC). The IC 1 is mounted on a control board in an ECU (Electronic Control Unit) of the vehicle. A power supply IC (not shown) is also mounted on the control board, and the IC 1 operates by receiving the supply of the power supply voltage VDD from the power supply IC via the power supply terminals 2 and 3. The power supply voltage VDD has a voltage accuracy of 5V ± 5%, for example. The respective power supply terminals 2 and 3 are connected to the high potential side power supply line 4 and the low potential side power supply line 5 (GND), respectively, inside the IC 1.
[0014]
The IC 1 is manufactured by a CMOS process, and includes various analog circuits and digital circuits including a CPU, a memory, an A / D converter, an input / output port (not shown). Since the MOS transistor in the IC 1 is manufactured by a low breakdown voltage device process, the breakdown voltage between the gate and source and between the drain and source is 5V + 10% (= 5.5V) on the high potential side and −10% (= − on the low potential side). 0.5V).
[0015]
Terminals 6 and 7 of the IC 1 are signal terminals that serve as both digital signal input / output terminals for the general-purpose input / output ports and analog signal input terminals for the A / D converter. Whether it is used as a digital signal input terminal, a digital signal output terminal, or an analog signal input terminal can be set by a program. On the control board, current limiting resistors R1 and R2 are connected to terminals 6 and 7 of IC1. Although only two terminals 6 and 7 are shown in FIG. 1, in an actual IC, more terminals are provided according to the number of general-purpose input / output ports and the number of channels of the A / D converter.
[0016]
Since the IC 1 is for in-vehicle use, there is a strict demand for reducing current consumption, and in addition to the normal mode in which all internal functions can be used, the IC 1 has a standby mode (low power consumption mode) that stops the functions of each part as much as possible. In the normal mode, the voltage E shown in FIG. 1 is the power supply voltage VDD and the voltage EN is 0 V. In the standby mode, the voltage E is the power supply voltage 0 V and the voltage EN is VDD.
[0017]
The clamp circuit includes a voltage output circuit 8 that is used in common for the terminals 6 and 7. A P-channel transistor Q1 and an N-channel transistor Q2 are connected in parallel between the output line 9 and the terminal 6 of the voltage output circuit 8, and between the terminal 6 and the power supply line 4, Connected between the power supply line 5 are a P-channel transistor Q3 and an N-channel transistor Q4 each having a gate and a drain connected to each other. Similarly for the terminal 7, a P-channel transistor Q5 and an N-channel transistor Q6 are connected in parallel between the output line 9 and the terminal 7, and between the terminal 7 and the power supply line 4, Connected between the power supply line 5 are a P-channel transistor Q7 and an N-channel transistor Q8 each having a gate and a drain connected to each other.
[0018]
The gates of the transistors Q1 and Q2 are supplied with gate voltages from the control circuits 10 and 11, respectively. The gates of the transistors Q5 and Q6 are similar to the control circuits 10 and 11 with respect to the terminal 7 ( The gate voltage is given by (not shown in FIG. 1).
[0019]
The voltage output circuit 8 includes three voltage output circuits 12, 13 and 14. The voltage output circuit 12 includes an operational amplifier 15 having a voltage follower connection configuration, and a P-channel transistor Q 9 connected between the output terminal of the operational amplifier 15 and the output line 9. The operational amplifier 15 operates using the voltage E as a power supply voltage, and its non-inverting input terminal is connected to the power supply line 4. A voltage EN is applied to the gate of the transistor Q9.
[0020]
The voltage output circuit 13 includes an N-channel transistor Q10 having a gate and drain connected and a source connected to the power supply line 5, and a P-channel transistor Q11 connected between the transistor Q10 and the output line 9. It is configured. A voltage E is applied to the gate of the transistor Q11.
[0021]
The voltage output circuit 14 includes a P-channel transistor Q12 whose gate and drain are connected, and an N-channel transistor Q13 connected between the transistor Q12 and the output line 9. A voltage VT which is a gate potential of an N channel transistor (not shown) is applied to the source of the transistor Q12, and a voltage EN is applied to the gate of the transistor Q13.
[0022]
The control circuit 10 includes a comparator 16 (corresponding to a comparison circuit) that operates using the voltage E as a power supply voltage, a reference voltage generation circuit 17, and a switching circuit 18. The non-inverting input terminal and the inverting input terminal of the comparator 16 are connected to the power supply line 4 and the terminal 6, respectively. The comparator 16 has an offset voltage Voffset. When the voltage at the inverting input terminal is higher than the voltage at the non-inverting input terminal by the offset voltage Voffset, the output voltage is inverted from 5 V (H level) to 0 V (L level). It is configured as follows.
[0023]
The reference voltage generation circuit 17 includes P-channel transistors Q14 and Q15 whose sources are connected in common. The drain of the transistor Q14 is connected to the power supply line 4, and the voltage VDD-VT which is the gate potential of a P-channel transistor (not shown) is applied to the drain of the transistor Q15. Signals A and AN (see FIG. 2) described later are applied to the gates of the transistors Q14 and Q15, respectively.
[0024]
The switching circuit 18 includes an analog switch 19 including transistors Q16 and Q17, and an analog switch 20 including transistors Q18 and Q19. The input terminals of the analog switches 19 and 20 are connected to the output terminal of the comparator 16 and the output terminal of the reference voltage generation circuit 17 (sources of the transistors Q14 and Q15), respectively, and the output terminals are connected in common to form a transistor. Connected to the gate of Q1. Signals BN and B (see FIG. 2) described later are applied to the gates of the transistors Q16 and Q19 and the gates of the transistors Q17 and Q18, respectively.
[0025]
The control circuit 11 includes a comparator 21 (corresponding to a comparison circuit) that operates using the voltage E as a power supply voltage, a reference voltage generation circuit 22, and a switching circuit 18 in substantially the same manner as the control circuit 10. Here, the non-inverting input terminal and the inverting input terminal of the comparator 21 are connected to the power supply line 5 and the terminal 6, respectively. The comparator 21 has an offset voltage Voffset. When the voltage at the inverting input terminal becomes lower than the voltage at the non-inverting input terminal by the offset voltage Voffset or more, the output voltage is inverted from 0 V (L level) to 5 V (H level). Is configured to do.
[0026]
Further, the drain of the N-channel transistor Q20 constituting the reference voltage generation circuit 22 is connected to the power supply line 5, and the voltage VT which is the gate potential of an N-channel transistor (not shown) is connected to the drain of the N-channel transistor Q21. Is given. Signals AN and A are supplied to the gates of the transistors Q20 and Q21, respectively.
[0027]
FIG. 2 shows a configuration of a signal generation circuit that generates the signals A, AN, B, and BN described above. The NOR circuit 23 receives the signal PCR and the signal OE (output enable) from the port control register, the output signal of the NOR circuit 23 becomes the signal AN, and the signal after passing through the inverter 24 is the signal A. It has become. The NAND circuit 25 receives a signal CLPE (clamp enable) and a signal STBY (standby). The output signal of the NAND circuit 25 becomes the signal BN, and the signal after passing through the inverter 26 becomes the signal B. ing.
[0028]
Next, the operation of the clamp circuit will be described with reference to FIG.
3A shows the logic of the signals A and AN for the signal PCR and the signal OE in the signal generation circuit shown in FIG. 2, and FIG. 3B shows the signals B and BN for the signal STBY and the signal CLPE. Indicates logic.
[0029]
The signal PCR determines the input / output functions of the terminals 6 and 7, and functions as a general-purpose input / output port terminal when set to the L level and functions as an input terminal to the A / D converter when set to the H level. The signal OE determines whether the terminals 6 and 7 function as general-purpose input ports or general-purpose output ports. The signal OE functions as a general-purpose output port terminal when set to the L level, and the general-purpose input port when set to the H level. Functions as a terminal.
[0030]
The signal STBY determines the operation mode of the IC1, and operates in the standby mode when set to the L level, and operates in the normal mode when set to the H level. Further, the signal CLPE determines which one of the clamping operation using the comparators 16 and 21 and the clamping operation not using the comparators 16 and 21 is used. When the signal CLPE is set to the L level, the clamping not using the comparators 16 and 21 is performed. When the operation is performed and set to the H level, a clamp operation using the comparators 16 and 21 is performed. These signals PCR, OE, STBY, CLPE can be set by a program executed by a CPU (not shown).
[0031]
Hereinafter, according to the operation table shown in FIGS. 3 (a) and 3 (b), the clamping operation will be described for each operation mode of IC1. Although the clamp operation related to the terminal 6 will be mainly described here, the clamp operation for the terminal 7 is the same.
[0032]
(1) In normal mode
When the IC 1 is operating in the normal mode, since the terminal 6 inputs and outputs signals to and from the external circuit, the clamp voltages VCLMPH and VCLMPL are voltages that do not affect the voltage Vin1 at the terminal 6. And a voltage that can reliably protect the transistors in IC1.
[0033]
For example, since the A / D converter performs A / D conversion with a predetermined resolution on a voltage within a voltage range of 0 V to VDD (5 V), the high potential side clamp voltage VCLMPH (first (Corresponding to the clamp voltage) is a voltage at which the transistor Q1 is not turned on when the voltage Vin1 at the terminal 6 is equal to 5V, and should be set to a voltage as close to 5V as possible. Further, the clamp voltage VCLMPL on the low potential side is a voltage that does not turn on the transistor Q2 when the voltage Vin1 at the terminal 6 is equal to 0V, and needs to be set to a voltage as close to 0V as possible.
[0034]
When IC1 is in the normal mode, the voltage E becomes VDD and the voltage EN becomes 0V, and the CPU sets the signal STBY to the H level. As a result, the comparators 16 and 21 and the operational amplifier 15 of the voltage output circuit 12 are activated, the transistor Q9 of the voltage output circuit 12 is turned on, and the transistor Q11 of the voltage output circuit 13 and the transistor Q13 of the voltage output circuit 14 are turned off. When the signal CLPE is at the H level, the analog switch 19 is turned on and the analog switch 20 is turned off in the switching circuit 18, and the output signals of the comparators 16 and 21 are given to the gates of the transistors Q1 and Q2.
[0035]
As described above, the comparators 16 and 21 have the offset voltage Voffset (for example, 0.1V). When the voltage Vin1 at the terminal 6 becomes the clamp voltage VCLMPH = VDD + Voffset = 5.1V or more, the output signal of the comparator 16 becomes L level. And the transistor Q1 is turned on. At this time, the transistor Q2 is kept off.
[0036]
When the transistor Q1 is turned on, a current flows from the external circuit to the operational amplifier 15 via the resistor R1, the terminal 6, the transistor Q1, and the transistor Q9. Since the on-resistance of the transistor Q1 is sufficiently lower than that of the resistor R1, a voltage drop occurs in the resistor R1 due to this current, and the terminal voltage Vin1 decreases toward the output voltage VDD of the operational amplifier 15. When the terminal voltage Vin1 becomes less than the clamp voltage VCLMPH, the transistor Q1 is turned off again. As a result, the terminal voltage Vin1 is limited to the clamp voltage VCLMPH or less.
[0037]
On the other hand, when the voltage Vin1 at the terminal 6 becomes the clamp voltage VCLMPL = −Voffset = −0.1V or less, the output signal of the comparator 21 becomes H level and the transistor Q2 is turned on. At this time, the transistor Q1 is kept off. When the transistor Q2 is turned on, a current flows from the operational amplifier 15 to the external circuit via the transistor Q9, the transistor Q2, the terminal 6, and the resistor R1. Since the on-resistance of the transistor Q2 is also sufficiently lower than the resistor R1, this current causes a voltage drop in the resistor R1, and the terminal voltage Vin1 rises toward the output voltage VDD of the operational amplifier 15. When the terminal voltage Vin1 exceeds the clamp voltage VCLMPL, the transistor Q2 is turned off again. As a result, the terminal voltage Vin1 is limited to the clamp voltage VCLMPL or higher.
[0038]
In the normal mode, the clamp voltages VCLMPH and VCLMPL are constant regardless of the input / output function setting state of the terminals 6 and 7, and the voltage Vin1 of the terminal 6 and the voltage Vin2 of the terminal 7 are in the voltage range of −0.1V to 5.1V. Limited to Therefore, the element manufactured in the low withstand voltage device process can be reliably protected.
[0039]
(2) In standby mode
When the IC 1 is operating in the standby mode, the current consumption of the IC 1 is severely limited. Therefore, the operations of the comparators 16 and 21 provided for the terminals 6 and 7 are stopped, and instead the reference voltage generation circuit The transistors Q1, Q2, Q5, and Q6 are controlled using a constant voltage generated by the transistors 17 and 22.
[0040]
In the standby mode, the voltage E is 0 V, the voltage EN is VDD, and the CPU sets the signal STBY to the L level. As a result, the comparators 16 and 21 and the operational amplifier 15 of the voltage output circuit 12 are stopped, the transistor Q9 of the voltage output circuit 12 is turned off, the transistor Q11 of the voltage output circuit 13 and the transistor Q13 of the voltage output circuit 14 are turned on. Become. In the switching circuit 18, the analog switch 19 is turned off and the analog switch 20 is turned on, and the output voltages of the reference voltage generation circuits 17 and 22 are given to the transistors Q 1 and Q 2 as gate voltages. In this case, as described below, the gate voltage varies depending on the input / output function setting state of the terminal 6 (the same applies to the terminal 7).
[0041]
(1) When terminal 6 is set as an analog signal input terminal or digital signal input terminal
In the reference voltage generation circuit 17, the transistor Q14 is turned off, the transistor Q15 is turned on, and the voltage VDD-VT (corresponding to the reference voltage) is applied to the gate of the transistor Q1. In the reference voltage generation circuit 22, the transistor Q20 is turned off, the transistor Q21 is turned on, and the voltage VT is applied to the gate of the transistor Q2.
[0042]
Since the gate-source voltage at which the transistor Q1 is turned on is equal to VT, the transistor Q1 is turned on when the voltage Vin1 at the terminal 6 becomes equal to or higher than VDD (5V), and the resistor R1, the terminal 6, the transistors Q1, Q11, and Q10 from the external circuit. A current flows into the power supply line 5 via. Since the gate-source voltage at which the transistor Q2 is turned on is also equal to VT, the transistor Q2 is turned on when the voltage Vin1 at the terminal 6 becomes 0 V or less, and the transistors Q12, Q13, Q2, the terminal 6, and the resistor R1 are turned on from the potential VT. Current flows through the external circuit.
[0043]
In the standby mode in which the input / output operation is stopped, a voltage in the vicinity of 5V or 0V may be affected by the clamp operation. Therefore, as described above, the high potential side clamp voltage VCLMPH (corresponding to the second clamp voltage) ) Can be set to VDD (5V), and the clamp voltage VCLMPL on the low potential side can be set to 0V. As a result, the voltage Vin1 at the terminal 6 and the voltage Vin2 at the terminal 7 are limited to a voltage range of 0V to 5V, and the element manufactured in the low withstand voltage device process can be reliably protected.
[0044]
In this case, if the gate voltages applied to the transistors Q1 and Q2 are VDD and 0 V, respectively, the high potential side clamp voltage VCLMPH is VDD + VT, and the low potential side clamp voltage VCLMPL is -VT. However, in this setting of the gate voltage, if the voltage VT is higher than 0.5 V, the element manufactured in the low withstand voltage device process cannot be protected.
[0045]
In the standby mode, it is necessary to stop the operational amplifier as much as possible, and it is difficult to generate an arbitrary voltage. The voltages VDD-VT and VT output from the reference voltage generation circuits 17 and 22 can be generated with little increase in current consumption because they use the gate-source voltage VT of the MOS transistor, and are manufactured in a low withstand voltage device process. This is a preferable voltage in that clamp voltages VCLMPH and VCLMPL that can protect the device to be protected can be set.
[0046]
(2) When terminal 6 is set to function as a digital signal output terminal
In the reference voltage generation circuit 17, the transistor Q14 is turned on, the transistor Q15 is turned off, and the voltage VDD (corresponding to the reference voltage) is applied to the gate of the transistor Q1. In the reference voltage generation circuit 22, the transistor Q20 is turned on, the transistor Q21 is turned off, and a voltage of 0 V is applied to the gate of the transistor Q2.
[0047]
Since the gate-source voltage at which the transistors Q1 and Q2 are turned on is equal to VT, the transistor Q1 is turned on when the voltage Vin1 at the terminal 6 is equal to or higher than VDD + VT, and the transistor Q2 is turned on when the voltage Vin1 is lower than -VT. The voltage limiting operation when the transistor Q1 or Q2 is turned on is the same as in the case of (1) described above.
[0048]
Here, the clamp voltage VCLMPH (corresponding to the second clamp voltage) is set to VDD + VT, and the clamp voltage VCLMPL is set to -VT. This is because the transistors Q1 and Q2 may be turned on by the voltages VDD and 0V output by themselves, and internal leakage may occur in the IC1 and the current consumption may increase. On the other hand, since the output impedance of the terminal 6 is low and the terminal voltage Vin1 becomes the voltage VDD, 0V output by itself, the overvoltage from the external circuit hardly appears in the terminal voltage Vin1, and the problem of protection hardly occurs.
[0049]
As described above, when IC1 is in the normal mode, the comparators 16 and 21 are in an operating state, and the terminal voltages Vin1 and Vin2 are limited to a voltage range from the low potential side clamp voltage VCLMPL to the high potential side clamp voltage VCLMPH. be able to. The clamp voltages VCLMPL and VCLMPH can be accurately set to arbitrary values by changing the offset voltage of the comparators 16 and 21 or the reference voltage applied to the non-inverting input terminal. In the present embodiment, since the voltages are set to −0.1 V and 5.1 V, the transistor can be protected from an overvoltage without affecting the input voltage within the range of 0 V to 5 V.
[0050]
On the other hand, in the standby mode, the power supply to the comparators 16 and 21 provided at the terminals 6 and 7 is stopped, and the clamp voltages VCLMPL and VCLMPH using the constant voltages generated by the reference voltage generation circuits 17 and 22. Therefore, the current consumption of the clamp circuit can be reduced.
[0051]
In the standby mode, the operational amplifier, the high-precision reference voltage generation circuit, and the like are stopped, so that the usable reference voltage is limited, while the signal input / output function of the IC 1 is also stopped. Therefore, the clamp voltages VCLMPL and VCLMPH in the standby mode are not required to be as accurate as the clamp voltages VCLMPL and VCLMPH in the normal mode. Possible voltage.
[0052]
In the standby mode, when the terminals 6 and 7 function as digital signal input terminals or analog signal input terminals, the clamp voltages VCLMPH and VCLMPL are set to 5V and 0V, so that the transistor can be reliably protected from overvoltage. Can be protected.
[0053]
When the terminals 6 and 7 are functioning as digital signal output terminals in the standby mode, the clamp voltage VCLMPH is set higher than VDD and VCLMPL is set lower than 0 V, so that it outputs itself. The occurrence of internal leakage due to the H level and L level voltages can be prevented. In this case, since the terminal voltages Vin1 and Vin2 are limited to the voltages VDD and 0V output by themselves, the transistor can be protected from overvoltage.
[0054]
Since the transistors Q3, Q4, Q7, Q8, whose gates and drains are connected, are connected between the terminals 6, 7 and the power supply lines 4, 5, they are applied to the transistors Q1, Q2, Q5, Q6. Voltage can be limited.
[0055]
The present invention is not limited to the embodiment described above and shown in the drawings. For example, the present invention can be modified or expanded as follows.
IC1 may be manufactured by a bipolar process. In this case, the base-emitter voltage VBE of the transistor is used instead of the voltage VT described above.
When there is no possibility that an overvoltage on the low potential side is applied, the transistors Q2, Q4, Q6, Q8 and the control circuit 11 may be omitted, and there is no possibility that an overvoltage on the high potential side is applied. However, the transistors Q1, Q3, Q5, Q7 and the control circuit 10 may be omitted.
The transistors Q3, Q4, Q7, and Q8 may be provided as necessary.
The resistors R1 and R2 may be provided as necessary.
Instead of adding an offset to the comparators 16 and 21, it is also possible to directly apply the clamp voltages VCLMPH and VCLMPL to the non-inverting input terminal.
[Brief description of the drawings]
FIG. 1 is an electrical configuration diagram of a clamp circuit showing an embodiment of the present invention.
FIG. 2 is an electrical configuration diagram of a signal generation circuit.
FIG. 3 is a diagram showing the logic of a signal generation circuit
[Explanation of symbols]
1 is an IC (semiconductor integrated circuit device), 6 and 7 are terminals (signal terminals), 8 is a voltage output circuit, 16 and 21 are comparators (comparison circuits), 17 and 22 are reference voltage generation circuits, 18 is a switching circuit, Q1, Q2, Q5, and Q6 are transistors.

Claims

In a clamp circuit that limits the voltage of a signal terminal of a semiconductor integrated circuit device that can be operated in a normal mode and in a low power consumption mode to a predetermined clamp voltage or less,
A voltage output circuit that outputs a voltage lower than the clamp voltage; and
A transistor connected between the signal terminal and the voltage output circuit;
A comparison that operates in the normal mode, compares the signal terminal voltage with a first clamp voltage, and outputs an ON command signal to turn on the transistor when the signal terminal voltage is higher than the first clamp voltage. Circuit,
A reference voltage generation circuit that outputs a constant reference voltage lower than a second clamp voltage by an on-control voltage of the transistor;
A clamp circuit comprising: a switching circuit that outputs the ON command signal in the normal mode and outputs the reference voltage in the low power consumption mode to the control terminal of the transistor. circuit.

The signal terminal is a terminal that functions as an input / output terminal for a digital signal and an input terminal for an analog signal,
The first clamp voltage is a voltage that does not turn on the transistor when the signal terminal voltage is equal to the power supply voltage, and is set to a voltage close to the power supply voltage according to the element breakdown voltage of the semiconductor integrated circuit device. ,
The reference voltage generating circuit outputs a reference voltage equal to the power supply voltage when the signal terminal functions as a digital signal output terminal, and the signal terminal functions as a digital signal input terminal or an analog signal input terminal. 2. The clamp circuit according to claim 1, wherein a reference voltage that is lower than the power supply voltage by an on-control voltage of the transistor is output.

3. The clamp circuit according to claim 1, wherein an FET having a gate and a drain connected thereto or a diode-connected bipolar transistor is connected between the signal terminal and the power supply line.