【０００１】
【産業上の利用分野】
本発明は，１トランジスタ１キャパシタ（以下１Ｔｒ１Ｃと略記）の素子を含む単位セルを有する電子素子又は電子装置に関し、特には高速・高密度ダイナミック・ランダム・アクセス・メモリ（以下ＤＲＡＭと略記）のデバイス構造に関する。
【０００２】
【従来の技術】
従来より、１Ｔｒ１Ｃ型のメモリセルを有する高密度ＤＲＡＭは構成要素が少なくセル面積の微小化が容易であるため広く使用されている。近年、ＤＲＡＭに於いては高密度化及び高速化が追求され素子の微細化に加えてレイアウトの最適化が要求されている。しかるに、１Ｔｒ１Ｃ型メモリセルに於いては、記憶情報の破壊防止、或いは情報判定の容易さ維持のために、メモリセルのキャパシタンスの減少は極力避けなければならない。さらにメモリアクセスの高速化のために、ビットラインに付随するキャパシタンスを極力小さくしなければならない。このため関連の技術として、多数のメモリセルを正六角形の平面形状に配置することを特徴とし、その単位メモリセルの平面形状を正六角形とし、その正六角形の中心にビット拡散領域を設け、このビット拡散領域に連続して外周部側に順次、トランジスタ、キャパシタ、セル間絶縁部領域、をそれぞれ構成したことを特徴としていた。さらに、その平面形状を正六角形とした単位メモリセルの外周に沿って一定の間隔で基板を掘り溝を形成し、溝の側面部と底面部に、キャパシタとセル間絶縁部領域をそれぞれ形成していた。このような構成によって、メモリセル面積の微小化とメモリアクセスの高速化を同時に図っていた。例えば第４図及び第５図に示す構成ではｐ型半導体基板５１に、平面形状を正六角形とした単位メモリセルの外周に沿って、溝５７’を掘りキャパシタ・プレート電極５７を埋め込み、溝側面にキャパシタを溝底面にはチャネルストップ５３又は５１’によるセル間絶縁部領域を形成していた。ここで、５２、５２’はそれぞれｎ，ｎ＋拡散層、５４はゲート絶縁膜、５５はコンタクト窓、５６はワード線或いはゲート電極、５８はビット線、５９はキャパシタ絶縁膜、５０、５０’は層間絶縁膜である。 以上は、本願発明者政本により、日本国特許出願番号２−２５１９６に述べられている。
【０００３】
【発明が解決しようとする問題点】
前記関連技術の構成で、高速アクセスと高密度化を同時に達成できたが、さらなる高密度化のためにゲート電極の平面面積をさらに微小化し、且つメモリアクセスのさらなる高速化のために、ビット線に付随するキャパシタンスをさらに小さくすることが要求された。本発明はこれらの要求に基づいて為されたもので、前記関連技術の構成と比較して高速化及び高密度化を一層推し進める新規なデバイス構造を提供するためのものである。
【０００４】
【問題を解決するための手段】
本発明の１トランジスタ１キャパシタ型のＲＡＭは平面形状が正六角形の単位メモリセルが基板上に密に配置されることを特徴とし、且つその各単位メモリセルは、基板表面の正六角形の中心にビット拡散領城を、外周に沿って基板に形成された「浅い溝」の側面にトランジスタを、該「浅い溝」の底面に形成された該トランジスタのソース又はドレインを、該「浅い溝」の底部に幅を狭めて形成された「深い溝」の側面にキャパシタを、該「深い溝」の底面、或いは底面近傍にセル間絶縁部領域を、それぞれ順次連続して有することを第一の特徴としている。さらに、多数のメモリセルを集積したメモリセル・ブロックの外周部にワード線及びキャパシタ・プレート電極の配線接続部を設ける。 ここで、キャパシタ・プレート電極の配線接続部は、メモリセル・プロック内の最外周で「深い溝」の幅がメモリセル・アレイ内のその幅よりもおおきく、 該「深い溝」の側面上のキャパシタ絶縁膜上に埋め込まれたキャパシタ・プレート電極が、その上部の一部から、該「浅い溝」の側面の絶縁膜上を経て、基板表面の絶縁膜上にまで、延在して形成され、該ランダム・アクセス・メモリの周辺回路からの配線が基板表面の該絶縁膜上で該キャパシタ・プレート電極と接続している。一方、単位メモリセルに於いて、該「浅い溝」の側面に形成したトランジスタのゲート電極を、絶縁物により溝の中に埋め込んで、平坦化した溝の上に、該ビット拡散領城の上面より低い位置で、ビット線を配線して成ることを第二の特徴としている。又、単位メモリセル内のビット線コンタクト（ビット線とビット拡散領城との境界面）がビット拡散領域の上端面から「浅い溝」の側面の一部にまで延在して形成されていることを第三の特徴としている。次ぎに、多数のメモリセルを集積したメモリセルアレイ内のビット線の配線方法に於いて、最短距離の隣接単位メモリセル間を接続して成ることを第四の特徴としている。
【０００５】
【作 用】
本発明は前記の構成により、関連技術と比較してメモリセルの平面面積を大幅に縮小すると共に、ビット線に付随するキャパシタンスを最小化することによりメモリアクセスの高速化を可能にした。則ち関連技術に於いてはトランジスタは通常のプレーナ型であったために，平面面積の微小化に製造上の制限があった。これに対して、本発明はメモリセルの構成を平面的には関連技術を踏襲しつつ、トランジスタを縦型に形成したことにより、トランジスタの平面面積を著しく縮小しただけでなく、メモリセル構成要素が同心状に配置されているため、特に、セル間絶縁部領域の平面面積を半減させた。これらは例えばその一実施例として第２図に示されている。さらに、トランジスタのゲート電極或いはワード線を、絶縁物により前記「浅い溝」の中に埋め込んで、平坦化した溝の上にビット線を配線してビット線の凹凸を極力小さくしたために、ビット拡散領域を正六角形の中心に配置したことと相乗して、ビット線に付随するキャパシタンスを最小化した。これを実現するための一例として、第３図にその概略的な断面図を示している。則ち、多数のメモリセルを集積したメモリセル・ブロックの外周部に、ワード線及びキャパシタ・プレート電極の配線接続部を設けている。これによって、メモリセル・アレイ内のゲート電極及びワード線とキャパシタ・プレート電極は「それぞれの溝」の中に、絶縁物によって埋め込まれており、基板表面にのみ配線されたビット線からは、遠く隔てられる。このためビット線と他の配線との結合容量を小さくすると共に、ビット線間の浮遊容量（クロストーク）を同時に小さくしている。さらに、ビット線の配線方法に於いて、最短距離に位置する単位メモリセル間を、接続することにより、ビット線コンタクト間の配線長を最短にし且つビット線間の距離を倍増するので、ビット線間のクロス・トークを極限まで減少させることができる。この一実施例が第１図に示されたものである。又、トランジスタを縦型に形成したことによりビット拡散領域の空之層に付随するキャパシタンスを半減しただけでなく、ビット拡散領域とビット線とのコンタクト面積に関する制限を取り除くことができた。 則ち、第１図（ｂ）、第２図（ｂ）に示されているように、ビット拡散領域２’とビット線８とのコンタクト面積は基板の最上部表面と溝の側面にも若干形成される。この後者のコンタクト面積は前記「浅い溝」の深さを増やすことによって、その平面面積を増やすことなく、増大することが可能である。これは２５６Ｍｂｉｔ以上の大容量メモリを達成する上で極めて重要である。何故なら、このコンタクト面積はビットラインのコンタクト抵抗を低くするのに充分の大きさにできるからである。
【０００６】
逆に、ビット拡散領域の平面面積を縮小できるので「浅い溝」の幅を広げることができる。又、「浅い溝」の底面にトランジスタのソース又はドレインの拡散層を形成しているので「深い溝」の溝幅を狭くしてその差を大きくすることができる。従って、より広い「浅い溝」によってゲート電極に付随するキャパシタンスを低減できるので高速化に、より狭い「深い溝」によってセル間絶縁部領域の平面面積を縮小できるので高密度化及びメモリセルキャパシタンスの低減防止など電気的特性の向上に、それぞれ貢献すると言うこともできる。 以上述べてきたように、本発明により、メモリアクセスの高速化とメモリの高密度化従って大容量化が実現可能となる。
【０００７】
【実施例】
本発明の実施例を示す概略図を第１図、第２図、第３図にそれぞれ示す。第１図（ａ）は本発明の一実施例をメモリセルアレイの平面構成により概略的に示した図である。第１図（ｂ）は第１図（ａ）のＡ−Ａ’線断面図の一部を、第１図（ｃ）は第１図（ａ）のＢ−Ｂ’線断面図の一部を、それぞれ概略的に示した図である。第２図は本発明の他の実施例を第１図に対比して示した図であり、第１図の実施例とはビット線の配線方法が異なるだけである。従ってビット線の配線を変えるだけでオープンビット線方式にもフォールデッドビット線方式にも容易に対応できる。又ビット線の配線以外は共通に使用できるのでデバイス設計・開発の時間を短縮することができデバイス製造の習熟度を上げる事ができる。第３図は本発明の一実施例のメモリセル・プロック周辺の配線接続部とメモリセル・アレイの一部とをその概略的な断面図により示した図である。説明を容易にするために、各図の同一構成要素は共通の番号で示されている。ここで、１はｐ型の半導体基板、２はｎ形不純物拡散層（トランジスタのソース、ドレイン及びキャパシタの電荷蓄積電極）、２’はｎ＋形不純物拡散層（ビット拡散領域）、３はｐ＋形不純物拡散層（溝底面部のチャネルストップ）、４はゲート絶縁膜、６はゲート電極或いはワード線、７はＤｏｐｅｄ−ｐｏｌｙ−Ｓｉ或いはＰｏｌｉｃｉｄｅ等の低抵抗材料（「深い溝」の側面キャパシタのプレート電極及び底面セル間絶縁部のフィールド・プレート）、７’、５’はそれぞれ基板を掘って形成した「深い溝」と「浅い溝」である。 ８はＡｌ等で形成されるビット線で前記２’のビット拡散領域と電気的に接続される。１１はワード線の配線接続部のコンタクト、１２はキャパシタ・プレート電極の配線接続部のコンタクト、１３は絶縁物で形成された表面保護膜或いは層間絶縁膜である。
【０００８】
ここで，本実施例の製造方法について簡単に説明する。ｐ型基板１にＲＩＥ等により「浅い溝」を掘り、この溝の表面にＣＶＤ或いは熱酸化等により適当な膜厚（例えば０．４Ｆ程度、Ｆ；デザイン最小寸法）の酸化膜を形成し、引き続きＲＩＥにより「浅い溝」底面の酸化膜及び基板を異方的にエッチングして、自己整合的に「浅い溝」５’よりも幅を一定間隔だけ狭めた「深い溝」７’を所定の位置に形成する。次に「深い溝」の側面にｎ形不純物層２を斜めイオン注入等により形成した後、「深い溝」の底面部にｎ形不純物層が形成されないように、「深い溝」の底面部を選択的にＲＩＥ等によりエッチングする。そして「深い溝」の側面部にはキャパシタ絶縁膜９を「深い溝」の底面には素子分離用の絶縁膜を形成した後に、溝底面部だけにイオン注入することにより３のｐ＋形拡散層を形成する。次に溝全体をＤｏｐｅｄ−ｐｏｌｙ−Ｓｉ或いはＰｏｌｉｃｉｄｅ等の低抵抗材料で埋め込み適度にエッチバックして平坦化した後、さらにエッチバックしてキャパシタ・プレート７を形成する。この際、第３図に示したキャパシタ・プレート電極の配線接続部の引きだし部分に対してマスクが必要となる。
【０００９】
次にｎ＋形拡散層或いはビット拡散領域２’を形成するために全面イオン注入し、前記「浅い溝」の側面に形成した酸化膜を緩衝弗酸等により除去した後、「浅い溝」の底面部に選択的にイオン注入してｎ形拡散層或いはトランジスタのソース／ドレイン領域２を形成する。しかる後、「浅い溝」の側面にゲート酸化膜４を、「浅い溝」の底面部と埋め込み電極７の上部表面に層間絶縁膜１０を、通常の工程により形成してゲート電極材料を全面に堆積した後、ゲート電極のマスク材料を溝の中に埋め込み平坦化して、これを適当な深さまでエッチバックする。 この際、第３図に示したワード線の配線接続部に対してマスクが必要となる。 次に、ゲート電極材料の表面が露出した部分を適当な厚さだけエッチングし、ワード線の所定の位置をマスクして前記ゲート電極のマスク材料とゲート電極材料をエッチングして、所望のゲート電極及びワード線６を形成する。
引き続き、斜めイオン注入等によりゲート電極をマスクとしてｎ形拡散層或いはトランジスタのソース／ドレイン領域２を形成した後、 層間絶縁膜１０をＣＶＤ等で堆積し、溝の中のゲート電極を埋め込んで平坦化した後エッチバックして、ビット拡散領域及びワード線とキャパシタプレート電極の配線接続部のコンタクト部分１１、１２を露出させる。この際、第３図に示したキャパシタプレート電極の配線接続部のコンタクト部分に対してマスクが必要となる。 最後にビット線８をＡｌ等の低抵抗材料にて通常の工程により形成した後、表面保護膜或いは層間絶縁膜１３を形成する。以下、通常の工程と同じであり説明は省くものとする。
【００１０】
以上、本実施例の説明では前記「浅い溝」と「深い溝」との形成法に於いて、「浅い溝」を先に形成した後に、それよりも幅を一定間隔だけ狭めた「深い溝」を形成している。それとは逆に、「深い溝」を先に形成した後に、それよりも幅を一定間隔だけ広めた「浅い溝」を形成しても、関連する工程を適当に変更して所望の構造を得ることができるが、詳しい説明は省略する。又、前記Ｐ＋形拡散層のチャネルストップ３とその工程を省くために「深い溝」７’の底面部の深さの位置にＰ＋形拡散層を基板全面に形成したり、関連技術の説明で示された第５図（ｂ）のようにエピタキシャル基板を使用しても当然、所望の構造を得ることができる。同様に、本実施例ではｐ型基板を用いて説明したが、ｎ型基板を使用しても説明の全領域の不純物の型を逆転して所望の結果が得られる。
【００１１】
【発明の効果】
以上述べてきた本発明の一実施例の結果を関連技術と比較して表１、表２に示す。表１は同一デザインルールの単位メモリセルに関する平面占有面積を示したもので、この表から、トランジスタを縦型に形成したことによるゲート電極の平面面積の著しい減少が明らかであり、次にセル間絶縁部領域の平面面積に於いて、その減少が顕著である。単位メモリセル全体では、約３．５倍の高密度化が達成されている。
表２は５１２セルのビット線キャパシタンスの一実施例を示している。この表から、ビット拡散領域の空乏層キャパシタンス（ビット拡散容量）に於いても、ビット線の配線に伴うキャパシタンス（ビット配線容量）に於いても、本発明により関連技術と比較して半減しており、ビット線キャパシタンス全体で約２．３倍の改善が達成されている。
【００１２】
このように、ビット線キャパシタンスの最小化が達成されたことによりメモリセルからビット線への信号伝達を大きく且つ、センスアンプによるそのセンス時間を小さくすることが可能となる。又、ビット線の長さをより長くレイアウトでき、逆に、ワード線の長さをその分だけ短くできるので、その効果は大である。何故ならメモリアクセス時間の主たる因子の一つであるワード線のＲＣ遅延時間はワード線の長さの２乗に比例して大きくなるからである。
従って、トランジスタのゲート容量とゲート電極及びワード線の抵抗とによる遅延時間を適正化（例えばゲート電極材料としてＭｏ、Ｗ、Ｔｉ、Ｔａ等の耐熱性金属、或いはそれらのシリサイド等の低抵抗材料を使用する、将来的には超伝導材料を使用して抵抗をゼロとしても良い）して、既に前述したように高密度又は大容量のみならずメモリアクセスの高速なＲＡＭの実現が可能となる。
【００１３】
以上、述べてきた発明の効果はトランジスタを関連技術のプレーナ型から縦型に形成したことに依るところが大きい。しかし、本発明は只単純にトランジスタを縦型にしただけではない。トランジスタを縦型に形成する際に、溝幅の異なる「浅い溝」と「深い溝」を形成し、しかも、そのデバイス構造を特許請求の範囲の項に記述した如く、新規な構造にしたために、（１）ゲート配線間容量の著しい増加を抑制し、ワード線遅延時間を小さく維持して、（２）「深い溝」に形成したメモリセルキャパシタンスの著しい減少も可能な限り抑制して、前記（３）メモリセル面積の大幅な縮小（約１／３．５）と、（４）ビット線キャパシタンスの（１／２以下の）減少とを、達成することができたところに本発明の重要なポイントがある。則ち、溝幅の広い「浅い溝」はゲート配線間の容量の増加を抑制し、ワード線に伴う直列抵抗をより低い値に維持し、従ってワード線の遅延時間を小さく維持する、ために極めて重要である。又、溝幅のより狭い「深い溝」はメモリセルキャパシタンスの減少を可能な限り抑制し、従ってその溝の深さをできるだけ小さくすることができただけでなく、セル間絶縁部の平面面積を最小化することにも貢献した。このように、本発明の新規なる構造による効果は極めて大きいと言える。
【００１４】
以上のように、本発明の説明はＲＡＭに限定して為されているが１Ｔｒ１Ｃの素子を含む単位セルを有する凡ての電子素子或いは電子装置に適用可能であることは言を待たない。又、本発明の方法と装置の実施例が特定の半導体メモリの構造に関連して開示されているが、本発明の精神から逸脱することなく技術的選択の結果として詳細の多くの変更が可能であることが理解されるべきである。
【図面の簡単な説明】
【第１図】（ａ）は本発明の一実施例のメモリセルアレイの概略を示した平面図、（ｂ）は第１図（ａ）のＡ−Ａ’線の概略断面図、（ｃ）は第１図（ａ）のＢ−Ｂ’線の概略断面図である。
【第２図】（ａ）は本発明の他の実施例のメモリセルアレイの概略を示す平面図、（ｂ）は第２図（ａ）のＡ−Ａ’線の概略断面図、（ｃ）は第２図（ａ）のＢ−Ｂ’線の概略断面図である。
【第３図】本発明の一実施例のメモリセル・ブロック周辺の配線接続部と、メモリセルアレイの一部とを示した概略断面図であり、図中の領域Ｉはメモリセルアレイの一部、領域ＩＩはワード線の配線接続部、領域ＩＩＩはキャパシタプレート電極の配線接続部、をそれぞれ示している。
【第４図】関連技術の一実施例であり、メモリセルアレイの概略を示す平面図である。
【第５図】（ａ）は一実施例を示す第４図Ａ−Ａ’線の概略断面図、（ｂ）は他の実施例を示す第４図Ａ−Ａ’線の概略断面図である。
【符号の説明】
１・・・・半導体基板
２・・・・ｎ形不純物層（ソース／ドレイン、キャパシタ蓄積電極）
２’・・・ｎ＋形不純物層（ビット拡散領域）
３・・・・ｐ＋形不純物層
４・・・・ゲート絶縁膜
５’・・・「浅い溝」
６・・・・ゲート電極又はワード線
７・・・・キャパシタプレート電極
７’・・・「深い溝」
８・・・・ビット線
９・・・・キャパシタ絶縁膜
１０・・・・層間絶縁膜
１１・・・・コンタクト（ワード線配線接続部）
１２・・・・コンタクト（キャパシタ・プレート電極配線接続部）
１３・・・・表面保護膜、又は層間絶縁膜[0001]
[Industrial application fields]
The present invention relates to an electronic device or an electronic device having a unit cell including an element of one transistor and one capacitor (hereinafter abbreviated as 1Tr1C), and in particular, a device of a high-speed, high-density dynamic random access memory (hereinafter abbreviated as DRAM). Concerning structure.
[0002]
[Prior art]
Conventionally, a high-density DRAM having 1Tr1C type memory cells has been widely used because it has few components and can easily reduce the cell area. In recent years, in DRAMs, higher density and higher speed have been pursued, and in addition to miniaturization of elements, layout optimization has been required. However, in the 1Tr1C type memory cell, it is necessary to avoid the reduction of the capacitance of the memory cell as much as possible in order to prevent the destruction of stored information or to maintain the ease of information determination. Furthermore, in order to increase the memory access speed, the capacitance associated with the bit line must be minimized. Therefore, as a related technique, a large number of memory cells are arranged in a regular hexagonal planar shape, the planar shape of the unit memory cell is a regular hexagonal shape, and a bit diffusion region is provided at the center of the regular hexagonal shape. A transistor, a capacitor, and an inter-cell insulating region are sequentially formed on the outer peripheral side in succession to the bit diffusion region. Furthermore, the substrate is dug at regular intervals along the outer periphery of the unit memory cell whose plane shape is a regular hexagon, and trenches are formed on the side and bottom portions of the trenches, respectively. It was. With such a configuration, the memory cell area is reduced and the memory access speed is increased at the same time. For example, in the configuration shown in FIGS. 4 and 5, a groove 57 ′ is dug in the p-type semiconductor substrate 51 along the outer periphery of the unit memory cell whose planar shape is a regular hexagon, and the capacitor plate electrode 57 is buried, and the side surface of the groove In addition, an inter-cell insulating region is formed on the bottom surface of the groove by a channel stop 53 or 51 '. Here, 52 and 52 ′ are n and n + diffusion layers, 54 is a gate insulating film, 55 is a contact window, 56 is a word line or gate electrode, 58 is a bit line, 59 is a capacitor insulating film, and 50 and 50 ′ are Interlayer insulating film. The above is described in Japanese Patent Application No. 2-25196 by the inventor Masamoto.
[0003]
[Problems to be solved by the invention]
With the configuration of the related art, high-speed access and high density could be achieved at the same time. However, for further high density, the gate electrode plane area was further miniaturized, and for further high speed memory access, the bit line It was required to further reduce the capacitance associated with. The present invention has been made based on these requirements, and is intended to provide a novel device structure that further promotes higher speed and higher density than the configuration of the related art.
[0004]
[Means for solving problems]
The one-transistor one-capacitor type RAM according to the present invention is characterized in that unit memory cells having a regular hexagonal planar shape are densely arranged on the substrate, and each unit memory cell is located at the center of the regular hexagon on the substrate surface. A bit diffusion region is formed by arranging a transistor on a side surface of a “shallow groove” formed in a substrate along an outer periphery, and a source or drain of the transistor formed on a bottom surface of the “shallow groove” in the “shallow groove”. The first feature is that a capacitor is provided on a side surface of a “deep groove” formed with a narrow width at the bottom, and an inter-cell insulating region is successively provided on the bottom surface of the “deep groove” or in the vicinity of the bottom surface. It is said. Further, word line and capacitor plate electrode wiring connections are provided on the outer periphery of the memory cell block in which a large number of memory cells are integrated. Here, the wiring connection portion of the capacitor plate electrode is such that the width of the “deep groove” at the outermost periphery in the memory cell block is larger than that in the memory cell array, and is on the side surface of the “deep groove”. A capacitor plate electrode embedded on the capacitor insulating film is formed so as to extend from a part of the upper part thereof to the insulating film on the side surface of the “shallow trench” and on the insulating film on the substrate surface. The wiring from the peripheral circuit of the random access memory is connected to the capacitor plate electrode on the insulating film on the substrate surface. On the other hand, in the unit memory cell, the gate electrode of the transistor formed on the side surface of the “shallow trench” is buried in the trench with an insulator, and the upper surface of the bit diffusion castle is formed on the planarized trench. The second feature is that the bit line is wired at a lower position. Further, the bit line contact (the boundary surface between the bit line and the bit diffusion region) in the unit memory cell is formed to extend from the upper end surface of the bit diffusion region to a part of the side surface of the “shallow groove”. This is the third feature. Next, in a bit line wiring method in a memory cell array in which a large number of memory cells are integrated, the fourth feature is that adjacent unit memory cells of the shortest distance are connected.
[0005]
[Operation]
According to the present invention, the plane area of the memory cell is greatly reduced as compared with the related art, and the memory access speed can be increased by minimizing the capacitance associated with the bit line. In other words, in the related technology, since the transistor is a normal planar type, there is a manufacturing limitation on the miniaturization of the planar area. On the other hand, the present invention has not only significantly reduced the planar area of the transistor by forming the transistor vertically while following the related technology in the plan view of the configuration of the memory cell, but also the constituent elements of the memory cell. Are arranged concentrically, in particular, the plane area of the inter-cell insulating region is halved. These are shown, for example, in FIG. In addition, the gate electrode or word line of the transistor is buried in the “shallow trench” with an insulator, and the bit line is wired on the flattened trench to minimize the unevenness of the bit line. In synergy with placing the region in the center of a regular hexagon, the capacitance associated with the bit line was minimized. As an example for realizing this, FIG. 3 shows a schematic cross-sectional view thereof. In other words, word line and capacitor plate electrode wiring connection portions are provided on the outer periphery of a memory cell block in which a large number of memory cells are integrated. As a result, the gate electrode, the word line, and the capacitor plate electrode in the memory cell array are embedded in the “respective trenches” with an insulator, which is far from the bit line wired only on the substrate surface. Separated. For this reason, the coupling capacitance between the bit line and other wiring is reduced, and the stray capacitance (crosstalk) between the bit lines is simultaneously reduced. Further, in the bit line wiring method, by connecting the unit memory cells located at the shortest distance, the wiring length between the bit line contacts is minimized and the distance between the bit lines is doubled. Cross talk between them can be reduced to the limit. An example of this is shown in FIG. Further, by forming the transistor in the vertical type, not only the capacitance associated with the empty layer of the bit diffusion region was halved, but also the restriction on the contact area between the bit diffusion region and the bit line could be removed. That is, as shown in FIGS. 1 (b) and 2 (b), the contact area between the bit diffusion region 2 ′ and the bit line 8 is slightly on the uppermost surface of the substrate and the side surface of the groove. It is formed. This latter contact area can be increased by increasing the depth of the “shallow trench” without increasing its planar area. This is extremely important in achieving a large capacity memory of 256 Mbit or more. This is because the contact area can be made large enough to reduce the bit line contact resistance.
[0006]
On the contrary, since the plane area of the bit diffusion region can be reduced, the width of the “shallow trench” can be increased. Further, since the diffusion layer of the source or drain of the transistor is formed on the bottom surface of the “shallow groove”, the groove width of the “deep groove” can be narrowed to increase the difference. Therefore, the capacitance associated with the gate electrode can be reduced by a wider “shallow trench”, and the planar area of the inter-cell insulating region can be reduced by a narrower “deep trench”. It can be said that each contributes to improvement of electrical characteristics such as prevention of reduction. As described above, according to the present invention, it is possible to increase the memory access speed and the memory density, and hence the capacity.
[0007]
【Example】
Schematic diagrams showing embodiments of the present invention are shown in FIG. 1, FIG. 2, and FIG. 3, respectively. FIG. 1 (a) is a diagram schematically showing one embodiment of the present invention in a plane configuration of a memory cell array. 1B is a part of the cross-sectional view taken along the line AA ′ of FIG. 1A, and FIG. 1C is a part of the cross-sectional view taken along the line BB ′ of FIG. 1A. FIG. FIG. 2 is a diagram showing another embodiment of the present invention in comparison with FIG. 1, and only the bit line wiring method is different from the embodiment of FIG. Therefore, it is possible to easily cope with the open bit line system and the folded bit line system only by changing the bit line wiring. In addition, since the wiring other than the bit line can be used in common, the time for device design / development can be shortened and the proficiency of device manufacturing can be increased. FIG. 3 is a schematic cross-sectional view showing a wiring connection portion around a memory cell block and a part of a memory cell array according to an embodiment of the present invention. For ease of explanation, the same components in each figure are indicated with a common number. Here, 1 is a p-type semiconductor substrate, 2 is an n-type impurity diffusion layer (charge storage electrode of transistor source, drain and capacitor), 2 ′ is an n + -type impurity diffusion layer (bit diffusion region), and 3 is a p + -type. Impurity diffusion layer (channel stop at the bottom of the trench), 4 is a gate insulating film, 6 is a gate electrode or a word line, 7 is a low resistance material such as Doped-poly-Si or Policide (a plate of a side capacitor of a “deep trench”) The field plates 7 'and 5' of the electrode and bottom cell insulating portion are "deep grooves" and "shallow grooves" formed by digging the substrate, respectively. Reference numeral 8 denotes a bit line formed of Al or the like and is electrically connected to the 2 ′ bit diffusion region. 11 is a contact of the wiring connection portion of the word line, 12 is a contact of the wiring connection portion of the capacitor plate electrode, and 13 is a surface protective film or an interlayer insulating film formed of an insulator.
[0008]
Here, the manufacturing method of the present embodiment will be briefly described. A “shallow groove” is dug in the p-type substrate 1 by RIE or the like, and an oxide film having an appropriate film thickness (for example, about 0.4 F, F: design minimum dimension) is formed on the surface of the groove by CVD or thermal oxidation, Subsequently, the oxide film and the substrate on the bottom surface of the “shallow groove” are anisotropically etched by RIE, and a “deep groove” 7 ′ whose width is narrower than the “shallow groove” 5 ′ in a self-aligned manner by a predetermined interval is predetermined. Form in position. Next, after the n-type impurity layer 2 is formed on the side surface of the “deep groove” by oblique ion implantation or the like, the bottom portion of the “deep groove” is formed so that the n-type impurity layer is not formed on the bottom surface of the “deep groove”. Etching is selectively performed by RIE or the like. Then, a capacitor insulating film 9 is formed on the side surface of the “deep groove” and an insulating film for element isolation is formed on the bottom surface of the “deep groove”, and then ion implantation is performed only on the bottom surface of the groove. Form. Next, the entire groove is filled with a low-resistance material such as Doped-poly-Si or Policide to be appropriately etched back and planarized, and then etched back to form the capacitor plate 7. At this time, a mask is required for the lead-out portion of the wiring connection portion of the capacitor plate electrode shown in FIG.
[0009]
Next, the entire surface is ion-implanted to form an n + -type diffusion layer or bit diffusion region 2 ′, and the oxide film formed on the side surface of the “shallow groove” is removed with buffered hydrofluoric acid, and then the bottom surface of the “shallow groove”. An ion is selectively implanted into the portion to form an n-type diffusion layer or a source / drain region 2 of the transistor. Thereafter, the gate oxide film 4 is formed on the side surface of the “shallow groove”, the interlayer insulating film 10 is formed on the bottom surface of the “shallow groove” and the upper surface of the buried electrode 7 by a normal process, and the gate electrode material is formed on the entire surface. After deposition, a mask material for the gate electrode is buried in the trench and planarized, and this is etched back to an appropriate depth. At this time, a mask is required for the wiring connection portion of the word line shown in FIG. Next, the portion where the surface of the gate electrode material is exposed is etched by an appropriate thickness, the mask material of the gate electrode and the gate electrode material are etched by masking a predetermined position of the word line, and the desired gate electrode And the word line 6 is formed.
Subsequently, after forming the n-type diffusion layer or the source / drain region 2 of the transistor using the gate electrode as a mask by oblique ion implantation or the like, an interlayer insulating film 10 is deposited by CVD or the like, and the gate electrode in the trench is buried and flattened. Then, etching back is performed to expose the contact portions 11 and 12 of the bit diffusion region and the wiring connection portion between the word line and the capacitor plate electrode. At this time, a mask is required for the contact portion of the wiring connection portion of the capacitor plate electrode shown in FIG. Finally, after the bit line 8 is formed of a low resistance material such as Al by a normal process, a surface protective film or an interlayer insulating film 13 is formed. Hereinafter, it is the same as a normal process, and description is omitted.
[0010]
As described above, in the description of the present embodiment, in the method of forming the “shallow groove” and the “deep groove”, after forming the “shallow groove” first, the “deep groove” whose width is narrowed by a predetermined interval. Is formed. On the contrary, after forming the “deep groove” first and then forming the “shallow groove” whose width is wider than that by a certain interval, the related process is appropriately changed to obtain a desired structure. Detailed explanation is omitted. Further, in order to omit the channel stop 3 of the P + type diffusion layer and its process, a P + type diffusion layer is formed on the entire surface of the substrate at the depth of the bottom of the “deep groove” 7 ′. Naturally, a desired structure can be obtained even if an epitaxial substrate is used as shown in FIG. 5 (b). Similarly, although a p-type substrate has been described in this embodiment, a desired result can be obtained by reversing the impurity types in the entire region described even if an n-type substrate is used.
[0011]
【The invention's effect】
The results of one embodiment of the present invention described above are shown in Tables 1 and 2 in comparison with the related art. Table 1 shows the planar area occupied by unit memory cells with the same design rule. From this table, it is clear that the planar area of the gate electrode is significantly reduced by forming the transistor vertically, and then the cell-to-cell area is clear. The reduction is remarkable in the planar area of the insulating region. In the whole unit memory cell, the density is increased by about 3.5 times.
Table 2 shows an example of a 512 cell bit line capacitance. From this table, both the depletion layer capacitance (bit diffusion capacitance) of the bit diffusion region and the capacitance (bit wiring capacitance) associated with the wiring of the bit line are halved compared to the related art by the present invention. Thus, an improvement of about 2.3 times in the overall bit line capacitance is achieved.
[0012]
As described above, minimization of the bit line capacitance is achieved, so that signal transmission from the memory cell to the bit line can be increased and the sensing time by the sense amplifier can be reduced. In addition, the bit line length can be laid out longer, and conversely, the word line length can be shortened accordingly, so the effect is great. This is because the RC delay time of the word line, which is one of the main factors of the memory access time, increases in proportion to the square of the length of the word line.
Therefore, the delay time due to the gate capacitance of the transistor and the resistance of the gate electrode and the word line is optimized (for example, a heat resistant metal such as Mo, W, Ti, Ta, or a low resistance material such as silicide is used as the gate electrode material). In the future, a superconducting material may be used to reduce the resistance to zero.) As described above, it is possible to realize not only high density or large capacity RAM but also high-speed RAM for memory access.
[0013]
The effect of the invention described above largely depends on the transistor being formed from the planar type of the related art to the vertical type. However, the present invention is not simply a vertical transistor. When the transistor is formed vertically, a “shallow groove” and a “deep groove” having different groove widths are formed, and the device structure is a new structure as described in the claims. (1) A significant increase in the capacitance between the gate lines is suppressed, the word line delay time is kept small, and (2) a significant decrease in the memory cell capacitance formed in the “deep trench” is also suppressed as much as possible. (3) The significant reduction of the memory cell area (about 1 / 3.5) and (4) the reduction of bit line capacitance (less than 1/2) can be achieved. There are important points. In other words, a “shallow groove” with a wide groove width suppresses the increase in capacitance between the gate wirings, maintains the series resistance associated with the word line at a lower value, and therefore keeps the delay time of the word line small. Very important. In addition, the “deep groove” with a narrower groove width suppresses the reduction of the memory cell capacitance as much as possible. Therefore, not only the depth of the groove can be made as small as possible, but also the planar area of the inter-cell insulating portion can be reduced. Contributed to minimization. Thus, it can be said that the effect of the novel structure of the present invention is extremely large.
[0014]
As described above, the description of the present invention is limited to the RAM, but it is needless to say that the present invention can be applied to all electronic elements or electronic devices having a unit cell including a 1Tr1C element. Also, although embodiments of the method and apparatus of the present invention are disclosed in connection with specific semiconductor memory structures, many changes in detail are possible as a result of technical choices without departing from the spirit of the invention. It should be understood that
[Brief description of the drawings]
1A is a plan view schematically showing a memory cell array according to an embodiment of the present invention, FIG. 1B is a schematic cross-sectional view taken along line AA ′ of FIG. 1A, and FIG. FIG. 2 is a schematic sectional view taken along line BB ′ of FIG.
2A is a plan view schematically showing a memory cell array according to another embodiment of the present invention, FIG. 2B is a schematic cross-sectional view taken along the line AA ′ of FIG. 2A, and FIG. FIG. 2 is a schematic sectional view taken along line BB ′ of FIG.
FIG. 3 is a schematic cross-sectional view showing a wiring connection portion around a memory cell block and a part of a memory cell array according to an embodiment of the present invention, where a region I in FIG. Region II represents a word line wiring connection portion, and region III represents a capacitor plate electrode wiring connection portion.
FIG. 4 is a plan view showing an outline of a memory cell array according to an embodiment of the related art.
5A is a schematic sectional view taken along line AA ′ of FIG. 4 showing one embodiment, and FIG. 5B is a schematic sectional view taken along line AA ′ of FIG. 4 showing another embodiment. is there.
[Explanation of symbols]
1 ... Semiconductor substrate 2 ... n-type impurity layer (source / drain, capacitor storage electrode)
2 '... n + type impurity layer (bit diffusion region)
3... P + type impurity layer 4... Gate insulating film 5 ′ “shallow trench”
6... Gate electrode or word line 7... Capacitor plate electrode 7 ′ “Deep groove”
8... Bit line 9... Capacitor insulating film 10... Interlayer insulating film 11.
12. Contact (capacitor plate electrode wiring connection part)
13... Surface protective film or interlayer insulating film
