JP3902491B2

JP3902491B2 - Potential generation circuit

Info

Publication number: JP3902491B2
Application number: JP2002068005A
Authority: JP
Inventors: 洋高野
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2002-03-13
Filing date: 2002-03-13
Publication date: 2007-04-04
Anticipated expiration: 2022-03-13
Also published as: JP2003273738A

Description

【０００１】
【発明の属する技術分野】
本発明は、電位生成回路に関し、特に、分割回路を備える電位生成回路に関する。
【０００２】
【従来の技術】
近年、マトリクス型のメモリ素子やＤＡコンバ−タなどの様々な電子機器において、所定の電位を生成する電位生成回路が用いられている。電位生成回路では、通常、抵抗分割などを用いて電源電圧を等分割することによって、所定の電位を生成している。
【０００３】
図６は、従来の抵抗分割によるＤＡコンバ−タの全体構成を示した回路図である。図６を参照して、従来のＤＡコンバ−タ１００では、一定の抵抗値のｎ個の抵抗Ｒ₁〜Ｒ_nが直列に接続されている。抵抗Ｒ₁の一方の端部は、電圧Ｖ_rtが印加される第１端子１２０に接続されており、抵抗Ｒ_nの一方の端部は、電圧Ｖ_rb（＜Ｖ_rt）が印加される第２端子１３０に接続されている。抵抗Ｒ₁〜Ｒ_nの各抵抗間と、第１端子１２０と、第２端子１３０とから引き出された信号線は、それぞれ、Ｄｉｎ回路１０１の端子Ｔ₁₀₀〜Ｔ_nに接続されている。
【０００４】
このＤＡコンバ−タ１００では、外部から入力されたデジタル信号に基づいて、スイッチＳ₁₀₀〜Ｓ_nの任意の１つをオンすることにより、その入力されたデジタル信号に対応する所定のアナログ電位を出力端子Ｖｏｕｔから得ることができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、図６に示した従来のＤＡコンバ−タ１００では、第１端子１２０から第２端子１３０に向かって定常的に貫通電流が流れるという不都合があった。その結果、消費電力が大きくなるという問題点があった。
【０００６】
また、従来では、電源電圧端子から供給された電位を所定の電位に分割する方法として、フィ−ドバックを用いた方法もある。
【０００７】
図７は、従来のフィ−ドバックを用いた電位生成回路の全体構成を示した回路図である。図７を参照して、従来のフィ−ドバックを用いた電位生成回路２００では、一定の抵抗値を有する４個の抵抗Ｒ₂₀₁〜Ｒ₂₀₄が直列に接続されている。そして、抵抗Ｒ₂₀₁の一方の端部は、電源電圧端子Ｖｃｃに接続されており、抵抗Ｒ₂₀₄の一方の端部は、接地端子ＧＮＤに接続されている。各抵抗Ｒ₂₀₁〜Ｒ₂₀₄間の接続部からは、信号線がそれぞれ引き出されている。各信号線は、それぞれ、フィ−ドバック回路２０１ａ〜２０１ｃの入力端子Ｔ₂₂₁〜Ｔ₂₂₃に接続されている。
【０００８】
このフィ−ドバック回路２０１ａ〜２０１ｃは、オペアンプ２１１と、ｐチャネルトランジスタＰＴ２１２と、抵抗Ｒ₂₀₅とを含んでいる。このフィ−ドバック回路２０１ａ〜２０１ｃは、抵抗を増加したときの応答速度の遅さを補う回路であり、入力端子Ｔ₂₂₁〜Ｔ₂₂₃の入力電圧と、出力端子Ｖｏｕｔから出力される出力電圧とが等しくなるように、ｐチャネルトランジスタＰＴ２１２と抵抗Ｒ₂₀₅とを用いて調整する。これにより、入力端子Ｔ₂₂₁、Ｔ₂₂₂およびＴ₂₂₃に対応する出力端子Ｖｏｕｔからは、それぞれ、３／４Ｖｃｃ、２／４Ｖｃｃおよび１／４Ｖｃｃの電圧が出力される。
【０００９】
しかしながら、図７に示したフィ−ドバックを用いた電位生成回路２００においても、電源電圧端子Ｖｃｃから接地端子ＧＮＤに向かって、定常的な貫通電流が発生するという不都合があった。その結果、消費電流が増大するという問題点があった。
【００１０】
この発明は、上記のような課題を解決するためになされたものであり、
この発明の１つの目的は、消費電流を低減することが可能な電位生成回路を提供することである。
【００１１】
この発明のもう１つの目的は、上記した電位生成回路において、複雑な回路構成を用いることなく、定常的な貫通電流に起因する消費電流を低減することである。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、請求項１における電位生成回路は、各々が、２入力を有するとともに、２入力の電圧を所定の比率に分割することにより１つの出力を発する、第１分割回路および第２分割回路を備え、第１分割回路の出力は、第２分割回路の入力に接続され、第２分割回路の出力は、第１分割回路の入力に接続される。
【００１３】
請求項１における電位生成回路では、上記のように構成することによって、所定の電位を生成することにより、複雑な回路構成を用いることなく、電源電圧などを任意に分割した電圧を得ることができる。また、貫通電流の少ない分割回路を用いれば、消費電流を低減することができる。
【００１５】
請求項２における電位生成回路は、請求項１の構成において、第１分割回路および第２分割回路は、それぞれ、第１入力端子および第２入力端子と、第１入力端子に接続される第１抵抗と、第２入力端子に接続される第２抵抗と、第１抵抗にゲ−トおよび一方端子が接続され、第１ノ−ドに他方端子が接続される第１ｎチャネルトランジスタと、第２抵抗にゲ−トおよび一方端子が接続され、第１ノ−ドに他方端子が接続される第１ｐチャネルトランジスタと、第１入力端子に一方端子が接続され、出力ノ−ドとしての第２ノ−ドに他方端子が接続され、かつ、第１抵抗にゲ−トが接続される第２ｎチャネルトランジスタと、第２入力端子に一方端子が接続され、第２ノ−ドに他方端子が接続され、かつ、第２抵抗にゲ−トが接続される第２ｐチャネルトランジスタとを備えている。そして、第２ｐチャネルトランジスタの基板は、第１入力端子に接続されているとともに、第１ｐチャネルトランジスタの基板は、第１ノ−ドに接続されている。このように構成すれば、たとえば、第１入力端子に電源電圧端子を接続すれば、第２ｐチャネルトランジスタのしきい値電圧が高くなるので、第２ｐチャネルトランジスタは定常的にはオフ状態になるとともに、出力ノ−ドである第２ノ−ドの電位が上昇した時のみオン状態になる。これにより、定常的な貫通電流は流れないので、容易に、低消費電力の分割回路を得ることができる。その結果、低消費電力の分割回路を複数含む低消費電力の電位生成回路を得ることができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００１７】
（第１実施形態）
図１は、本発明の第１実施形態による電位生成回路の構成を示した概略図である。図２は、図１に示した第１実施形態による電位生成回路に含まれる１／２電位生成回路の内部構成を示した回路図である。図３は、図１に示した第１実施形態による電位生成回路の内部構成を示した回路図である。なお、第１実施形態では、２個の１／２電位生成回路１ａおよび１ｂを組み合わせることにより構成された電位生成回路１について説明する。
【００１８】
まず、図１を参照して、第１実施形態による電位生成回路１の全体構成について説明する。この第１実施形態による電位生成回路１は、１／２電位生成回路１ａと１／２電位生成回路１ｂとから構成されている。１／２電位生成回路１ａは、第１入力端子２ａと、第２入力端子３ａと、出力端子４ａとを備えている。また、１／２電位生成回路１ｂは、第１入力端子２ｂと、第２入力端子３ｂと、出力端子４ｂとを備えている。この１／２電位生成回路１ａおよび１ｂは、第１入力端子２ａおよび２ｂと、第２入力端子３ａおよび３ｂとの間に生じた電位差を、それぞれ、１／２に分割して出力端子４ａおよび４ｂに出力する機能を有する。また、１／２電位生成回路１ａの第１入力端子２ａは、電源電圧端子Ｖｃｃに接続されており、１／２電位生成回路１ｂの第２入力端子３ｂは、接地端子ＧＮＤに接続されている。
【００１９】
ここで、第１実施形態の電位生成回路１では、１／２電位生成回路１ａの出力端子４ａは、１／２電位生成回路１ｂの第１入力端子２ｂに接続されている。また、１／２電位生成回路１ｂの出力端子４ｂは、１／２電位生成回路１ａの第２入力端子３ａに接続されている。なお、１／２電位生成回路１ａおよび１／２電位生成回路１ｂは、本発明の「分割回路」の一例である。
【００２０】
次に、図２および図３を参照して、図１に示した電位生成回路１に含まれる１／２電位生成回路１ａおよび１ｂの内部回路構成について説明する。
【００２１】
１／２電位生成回路１ａ（１ｂ）では、図２に示すように、第１抵抗Ｒ１と、第２抵抗Ｒ２と、第１ｎチャネルトランジスタＮＴ１と、第１ｐチャネルトランジスタＰＴ１と、第２ｎチャネルトランジスタＮＴ２と、第２ｐチャネルトランジスタＰＴ２とを備えている。第１抵抗Ｒ１の一方端は、第１入力端子２ａ（２ｂ）に接続されており、第１抵抗Ｒ１の他方端は、ノ−ドＮ３に接続されている。第１ｎチャネルトランジスタＮＴ１のドレインおよびゲ−トは、ノ−ドＮ３に接続されており、第１ｎチャネルトランジスタＮＴ１のソースは、ノ−ド１に接続されている。第１ｐチャネルトランジスタＰＴ１のソ−スは、ノ−ドＮ１に接続されており、第１ｐチャネルトランジスタＰＴ１のゲ−トおよびドレインは、ノ−ドＮ４に接続されている。第２抵抗Ｒ２の一方端は、ノ−ドＮ４に接続されており、他方端は、第２入力端子３ａ（３ｂ）に接続されている。
【００２２】
また、第２ｎチャネルトランジスタＮＴ２のドレインは、第１入力端子２ａ（２ｂ）に接続されており、ソ−ス２はノ−ドＮ２に接続されている。また、第２ｎチャネルトランジスタＮＴ２のゲ−トは、ノ−ドＮ３に接続されている。第２ｐチャネルトランジスタＰＴ２のソ−スは、ノ−ドＮ２に接続されており、ドレインは、第２入力端子３ａ（３ｂ）に接続されている。第２ｐチャネルトランジスタＰＴ２のゲ−トは、ノ−ドＮ４に接続されている。また、第１ｐチャネルトランジスタＰＴ１の基板は、ノ−ドＮ１に接続されており、第２ｐチャネルトランジスタＰＴ２の基板は、第１入力端子２ａ（２ｂ）に接続されている。第１ｎチャネルトランジスタＮＴ１の基板は、第２ｎチャネルトランジスタＮＴ２の基板と接続されている。
【００２３】
また、第１抵抗Ｒ１および第２抵抗Ｒ２の抵抗値を十分大きくすることにより、ノ−ドＮ３の電位が低くなるとともに、ノ−ドＮ４の電位が高くなる。これにより、ノ−ドＮ３、ノ−ドＮ１およびノ−ドＮ４の電位は、それぞれ、第１ｎチャネルトランジスタＮＴ１および第１ｐチャネルトランジスタＰＴ１がカットオフぎりぎりの電位に落ち着く。この場合、ノ−ドＮ３とノ−ドＮ４との間の電位差は、第１ｎチャネルトランジスタＮＴ１のしきい値電圧Ｖ_tnと第１ｐチャネルトランジスタＰＴ１のしきい値電圧Ｖ_tpとの和（Ｖ_tn＋Ｖ_tp）になる。
【００２４】
また、第１抵抗Ｒ１および第２抵抗Ｒ２のそれぞれの抵抗値は、ノ−ドＮ１の電位が第１入力端子２ａ（２ｂ）と第２入力端子３ａ（３ｂ）との電位差の２分の１になるように設定されている。これにより、たとえば、第１入力端子２ａ（２ｂ）にＶｃｃの電位を印加するとともに、第２入力端子３ａ（３ｂ）を接地した場合、ノ−ドＮ１の電位は、１／２Ｖｃｃとなる。この場合、ノ−ドＮ３の電位は、１／２Ｖｃｃ＋Ｖ_tnとなり、ノ−ドＮ４の電位は１／２Ｖｃｃ−Ｖ_tpとなる。ノ−ドＮ３の電位（１／２Ｖｃｃ＋Ｖ_tn）は、第１ｎチャネルトランジスタＮＴ１のゲ−トと第２ｎチャネルトランジスタＮＴ２のゲ−トとに印加され、ノ−ドＮ４の電位（１／２Ｖｃｃ−Ｖ_tp）は、第１ｐチャネルトランジスタＰＴ１のゲ−トと第２ｐチャネルトランジスタＰＴ２のゲ−トとに印加される。したがって、第１ｎチャネルトランジスタＮＴ１と第２ｎチャネルトランジスタＮＴ２とは同じバイアス条件であり、第１ｐチャネルトランジスタＰＴ１と第２ｐチャネルトランジスタＰＴ２とは同じバイアス条件となる。このため、ノ−ドＮ１とノ−ドＮ２とは同じ電位になる。
【００２５】
第１実施形態に用いる１／２電位生成回路１ａ（１ｂ）では、上記のように、第１抵抗Ｒ１および第２抵抗Ｒ２の抵抗値を大きくすることによって、ノ−ドＮ３、ノ−ドＮ１、ノ−ドＮ４の電流経路にほとんど電流が流れないので、消費電流を低減することができる。また、第２ｐチャネルトランジスタＰＴ２の基板は、高電位側の第１入力端子２ａ（２ｂ）に接続されているので、ノ−ドＮ１に基板が接続される第１ｐチャネルトランジスタＰＴ１よりもしきい値電圧が大きくなる。これにより、第２ｐチャネルトランジスタＰＴ２は、定常状態ではオンせず、ノ−ドＮ２の電位が高くなった時のみオンするので、これによっても消費電流を低減することができる。
【００２６】
なお、第１実施形態による電位生成回路１は、図３に示すように、１／２電位生成回路１ａと１／２電位生成回路１ｂとを組み合わせることにより構成されている。具体的には、１／２電位生成回路１ａのノ−ドＮ２から引き出された出力端子４ａは、１／２電位生成回路１ｂの第１入力端子２ｂに接続されている。また、１／２電位生成回路１ｂの出力端子４ｂは、１／２電位生成回路１ａの第２入力端子３ａに接続されている。これにより、１／２電位生成回路１ａから出力された電位が、１／２電位生成回路１ｂに入力され、１／２電位生成回路１ｂから出力された電位が、１／２電位生成回路１ａに入力される。
【００２７】
この場合、１／２電位生成回路１ａでは、入力端子２ａの電圧Ｖｃｃと、入力端子３ａの電圧１／３Ｖｃｃとが１／２に分割されるので、１／２電位生成回路１ａの出力端子Ｖｏｕｔでは、（Ｖｃｃ＋１／３Ｖｃｃ）×１／２＝２／３Ｖｃｃの電位を得ることができる。また、１／２電位生成回路１ｂでは、入力端子２ｂの電圧２／３Ｖｃｃと、入力端子３ｂの電圧０Ｖとが１／２に分割されるので、１／２電位生成回路１ｂの出力端子Ｖｏｕｔでは、（２／３Ｖｃｃ＋０）×１／２＝１／３Ｖｃｃの電位を得ることができる。
【００２８】
また、上記１／２電位生成回路１ａと１／２電位生成回路１ｂとの組み合わせを一般化すると、以下のようになる。すなわち、電圧を１／ｋ１に分割する第１電位生成回路（出力ｖ１）と、電圧を１／ｋ２に分割する第２電位生成回路（出力ｖ２）とを縦積みにした場合、第１電位生成回路の出力ｖ１および第２電位生成回路の出力ｖ２は、それぞれ、以下の式（１）および式（２）のように示される。
【００２９】
ｖ１＝ｖ２・（１／ｋ１）・・・（１）
ｖ２＝（Ｖｃｃ＋ｖ１）・（１／ｋ２）・・・（２）
上記式（１）および式（２）からｖ１およびｖ２を求めると、それぞれ、次の式（３）および式（４）のようになる。
【００３０】
ｖ１＝Ｖｃｃ・１／（ｋ１ｋ２−１）・・・（３）
ｖ２＝Ｖｃｃ・ｋ１／（ｋ１ｋ２−１）・・・（４）
上記式（３）および式（４）にｋ１およびｋ２を代入すれば、出力ｖ１およびｖ２を算出することができる。
【００３１】
第１実施形態による電位生成回路１では、上記したように、入力された電位差を１／２に分割して出力する機能を有する２つの１／２電位生成回路１ａおよび１ｂを組み合わせることによって、複雑な回路構成を用いることなく、電源電圧を等分した電圧（２／３Ｖｃｃ、１／３Ｖｃｃ）を容易に得ることができる。
【００３２】
また、第１実施形態による電位生成回路１では、上記したように、定常的な貫通電流の少ない１／２電位生成回路１ａおよび１ｂを組み合わせることによって、消費電力を低減することができる。
【００３３】
図４は、図１に示した第１実施形態による電位生成回路を含むマトリクス型の強誘電体メモリの全体構成を示した回路図である。この単純マトリクス型の強誘電体メモリでは、メモリセルアレイ１０は、９個のメモリセル１１がマトリクス状に配置されて構成されている。各メモリセル１１を構成する強誘電体キャパシタ１２の一方の端子は、ワ−ド線ＷＬ₀〜ＷＬ₂に接続され、他方の端子は、ビット線ＢＬ₀〜ＢＬ₂に接続されている。各ワ−ド線ＷＬ₀〜ＷＬ₂は、ロウデコ−ダ１４に接続されている。また、各ビット線ＢＬ₀〜ＢＬ₂は、カラムデコ−ダ１５に接続されている。ロウデコ−ダ１４およびカラムデコ−ダ１５には、第１実施形態による電位生成回路１が接続されている。
【００３４】
外部から指定されたロウアドレスおよびカラムアドレスは、アドレスピン１６に入力される。そのロウアドレスおよびカラムアドレスは、アドレスピン１６からアドレスラッチ１７へ転送される。アドレスラッチ１７でラッチされた各アドレスのうち、ロウアドレスは、アドレスバッファ１８を介してロウデコ−ダ１４へ転送され、カラムアドレスはアドレスバッファ１８を介してカラムデコ−ダ１５へ転送される。
【００３５】
ロウデコ−ダ１４は、各ワ−ド線ＷＬ₀〜ＷＬ₂のうち、アドレスラッチ１７でラッチされたロウアドレスに対応したワ−ド線を選択し、各ワ−ド線の電位を動作モ−ドに対応して制御する。なお、各ワ−ド線ＷＬ₀〜ＷＬ₂に印加される電位は、ロウデコ−ダ１４に接続された電位生成回路１により生成されている。
【００３６】
カラムデコ−ダ１５は、各ビット線ＢＬ₀〜ＢＬ₂のうち、アドレスラッチ１７でラッチされたカラムアドレスに対応するビット線を選択し、各ビット線の電位を動作モ−ドに対応して制御する。なお、各ビット線ＢＬ₀〜ＢＬ₂に印加される電位は、カラムデコ−ダ１５に接続された電位生成回路１により生成されている。
【００３７】
外部から指定されたデ−タは、デ−タピン１９に入力される。そのデ−タは、デ−タピン１９から入力バッファ２０を介してカラムデコ−ダ１５へ転送される。カラムデコ−ダ１５は、各ビット線ＢＬ₀〜ＢＬ₂の電位を、そのデ−タに対応した電位に制御する。なお、各ビット線ＢＬ₀〜ＢＬ₂に印加される電位は、カラムデコ−ダ１５に接続された電位生成回路１により生成されている。
【００３８】
任意のメモリセル１１から読み出されたデ−タは、各ビット線ＢＬ₀〜ＢＬ₂からカラムデコ−ダ１５を介してセンスアンプ２１へ転送される。センスアンプ２１は電圧センスアンプである。センスアンプ２１で判別されたデ−タは、出力バッファ２２からデ−タピン１９を介して外部へ出力される。
【００３９】
なお、上記した各回路（１、１４〜２２）の動作は、制御コア回路２３によって制御される。
【００４０】
次に、第１実施形態の強誘電体メモリの書き込み動作について説明する。マトリクス型の強誘電体メモリにおいて、選択された特定のメモリセル１１（選択セル１３）に０または１のデ−タを書き込む場合、各ワ−ド線ＷＬ₀〜ＷＬ₂および各ビット線ＢＬ₀〜ＢＬ₂に対して特定の電位の印加を行う。デ−タの書き込み時に、各ワ−ド線ＷＬ₀〜ＷＬ₂および各ビット線ＢＬ₀〜ＢＬ₂に印加する電位を次の表１に示す。なお、強誘電体キャパシタ１２の強誘電体を分極反転させるのに必要な電位をＶｃｃとする。また、各ワ−ド線ＷＬ₀〜ＷＬ₂および各ビット線ＢＬ₀〜ＢＬ₂に印加する電位のうち、２／３Ｖｃｃおよび１／３Ｖｃｃは、電位生成回路１により生成する。
【００４１】
【表１】

上記表１を参照して、選択セル１３にデ−タ「０」を書き込む場合、アドレスピン１６に入力されたアドレスにより、ワ−ド線ＷＬ₁と、ビット線ＢＬ₁とが選択される。そして、各ワ−ド線ＷＬ₀〜ＷＬ₂と各ビット線ＢＬ₀〜ＢＬ₂に対して、表１に示した電位を印加する。すなわち、選択されたワ−ド線ＷＬ₁を接地（ＧＮＤ）するとともに、選択されたビット線ＢＬ₁にＶｃｃの電位を印加する。選択されなかったワ−ド線ＷＬ₀およびＷＬ₂には、２／３Ｖｃｃの電位を印加するとともに、ビット線ＢＬ₀およびＢＬ₂には、１／３Ｖｃｃの電位を印加する。これにより、選択されたワ−ド線ＷＬ₁とビット線ＢＬ₁とに接続された選択セル１３の強誘電体キャパシタ１２の両端にＶｃｃの電位差が生じるので、強誘電体の分極反転が生じる。これにより、選択セル１３にデ−タ「０」が書き込まれる。一方、非選択セルの強誘電体キャパシタ１２の両端には、１／３Ｖｃｃの電位差しか生じないので強誘電体の分極反転が生じない。そのため、非選択セルにはデ−タ「０」は書き込まれない。
【００４２】
このように、各ワ−ド線ＷＬ₀〜ＷＬ₂と各ビット線ＢＬ₀〜ＢＬ₂とに対して、ＧＮＤ、Ｖｃｃ、２／３Ｖｃｃまたは１／３Ｖｃｃのいずれかの電位を表１に示した条件で印加することにより、選択セル１３にデ−タ「０」の書き込みを行うことができる。なお、デ−タ「１」を書き込む場合は、表１に示すように、ワ−ド線とビット線に印加する電位を、デ−タ「０」を書き込む場合の条件と入れ替えることにより行う。
【００４３】
次に選択セル１３からのデ−タの読み込み動作について説明する。デ−タの読み込み時に各ワ−ド線ＷＬ₀〜ＷＬ₂および各ビット線ＢＬ₀〜ＢＬ₂に印加する電位を次の表２に示す。
【００４４】
【表２】

上記表２を参照して、まず、読み込み動作の前に、選択ビット線ＢＬ₁の電位をプリチャ−ジしてＧＮＤレベルに落とした後、ｈｉｇｈＺ（フロ−ティング）状態にする。次に、選択ワ−ド線ＷＬ₁に電位Ｖｃｃを印加する。また、選択されたなかったワ−ド線ＷＬ₀およびワ−ド線ＷＬ₂には、１／３Ｖｃｃの電位を印加し、選択されなかったビット線ＢＬ₀およびビット線ＢＬ₂には、２／３Ｖｃｃの電位を印加する。この場合、選択ワ−ド線ＷＬ₁に電位Ｖｃｃを印加した際の選択ビット線ＢＬ₁の電位変化は、選択セル１３に書き込まれていたデ−タに応じて変化する。この電位の変化量をカラムデコ−ダ１５を通してセンスアンプ２１で読み出すことにより、デ−タの読み出しが行われる。このように、各ワ−ド線ＷＬ₀〜ＷＬ₂と各ビット線ＢＬ₀〜ＢＬ₂とに対して、ＧＮＤ、Ｖｃｃ、２／３Ｖｃｃまたは１／３Ｖｃｃのいずれかの電位を表２に示した条件で印加することにより、デ−タの読み込みを行うことができる。
【００４５】
第１実施形態による電位生成回路１を含むマトリクス型の強誘電体メモリ素子では、上記したように、非選択の各ワ−ド線ＷＬ₀〜ＷＬ₂および各ビット線ＢＬ₀〜ＢＬ₂に対して、電位生成回路１により生成した２／３Ｖｃｃまたは１／３Ｖｃｃのいずれかの電位を印加することにより、デ−タの書き込み、および、読み込みを行うことができる。この場合に、第１実施形態による電位生成回路１を用いて電位を生成することにより、定常的な貫通電流に起因する消費電流を低減することができるので、容易に、低消費電力のマトリクス型の強誘電体メモリを得ることができる。
【００４６】
（第２実施形態）
図５は、本発明の第２実施形態によるＤＡコンバ−タの全体構成を示した概略図である。なお、この第２実施形態では、図１〜図３で示した電位生成回路１に含まれる１／２電位生成回路１ａを複数個用いてＤＡコンバ−タを形成した場合の例について説明する。
【００４７】
図５を参照して、第２実施形態によるＤＡコンバ−タ３０の構造について説明する。第２実施形態によるＤＡコンバ−タ５０では、図５に示すように、ｎ個の１／２電位生成回路１ａ₁〜１ａ_n（ｎ＞１）が直列に接続されている。１／２電位生成回路１ａ₁の第１入力端子２ａ₁は、電源電圧端子Ｖｃｃおよび端子Ｔ₀に接続されている。１／２電位生成回路１ａ₁の出力端子４ａ₁は、端子Ｔ₁に接続されるとともに、上から２番目の１／２電位生成回路１ａ₂の第１入力端子２ａ₂に接続されている。また、上から２番目の１／２電位生成回路１ａ₂の出力端子４ａ₂は、１番上の１／２電位生成回路１ａ₁の第２入力端子３ａ₁と、上から３番目の１／２電位生成回路１ａ₃の第１入力端子２ａ₃とに接続されている。以下、同様に接続されている。１／２電位生成回路１ａ_nの第２入力端子３ａ_nは、接地端子ＧＮＤおよび端子Ｔ_nに接続されている。
【００４８】
また、Ｄｉｎ回路３１には、スイッチＳ₀〜Ｓ_nが設けられている。このスイッチＳ₀〜Ｓ_nの任意のスイッチをオンすることにより、端子Ｔ₀〜Ｔ_nの任意の端子と、出力端子Ｖｏｕｔとを接続することができる。
【００４９】
このＤＡコンバ−タ３０では、ｎ個の１／２電位生成回路１ａ₁〜１ａ_nを上記のように接続することにより、電源電圧Ｖｃｃが所定の電位に等分に分割される。そして、Ｄｉｎ回路３１に入力されたデジタル信号に基づいて、スイッチＳ₀〜Ｓ_nの任意の一つをオンすることにより、入力されたデジタル信号に応じた所定の電位を出力端子Ｖｏｕｔから出力することができる。
【００５０】
なお、上記１／２電位生成回路１ａ₁〜１ａ_nの組み合わせを一般化すると、以下のようになる。すなわち、複数個（ｎ個）の電位生成回路のうち、ｍ番目の電位生成回路を、電圧を１／ｋｍに分割する電位生成回路とすると、そのｍ番目の電位生成回路の出力ｖｍは、以下の式（５）のように示される。
【００５１】
ｖｍ＝（ｖ（ｍ＋１）＋ｖ（ｍ−１））×（１／ｋｍ）・・・（５）
この式（５）にｍ＝１〜ｎを代入して、これらの式を解くことによって、各ｖｍを得ることができる。
【００５２】
また、第２実施形態によるＤＡコンバ−タ３０では、上記したように、定常的な貫通電流に起因する消費電力を低減することが可能な１／２電位生成回路１ａを複数接続することによって、複雑な回路構成を用いることなく、入力されたデジタル信号に応じたアナログ電圧を得ることができる。これにより、容易に、低消費電力のＤＡコンバ−タ３０を得ることができる。
【００５３】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５４】
たとえば、上記第１実施形態では、２つの１／２電位生成回路１ａおよび１／２電位生成回路１ｂとを接続することにより電位生成回路１を形成したが、本発明はこれに限らず、１／２電位生成回路をｍ（ｍ≧３）個接続することにより電位生成回路を形成してもよい。この場合、電位生成回路に印加された電圧差がＶｃｃの場合、ｐ／（ｍ＋１）×Ｖｃｃ（ｍ≧ｐ≧１）の電位をそれぞれの出力端子から得ることができる。
【００５５】
また、上記実施形態では、本発明をマトリクス型の強誘電体メモリまたはＤＡコンバ−タ３０に適用した場合について説明したが、本発明はこれに限らず、他の電子機器に適用してもよい。たとえば、１Ｔｒ（トランジスタ）型強誘電体メモリ、多値フラッシュメモリまたはアナログ混載回路などに適用してもよい。なお、１Ｔｒ型強誘電体メモリについては、ビット線とワ−ド線に１／３Ｖｃｃまたは２／３Ｖｃｃの電位を印加する必要があり、多値フラッシュメモリについては、書き込みたいデ−タに応じて、ビット線とワ−ド線の電位を制御する必要がある。本発明は、このような目的に特に適している。
【００５６】
【発明の効果】
以上のように、本発明によれば、消費電流を低減することが可能な電位生成回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による電位生成回路の構成を示した概略図である。
【図２】図１に示した第１実施形態による電位生成回路に含まれる１／２電位生成回路の内部構成を示した回路図である。
【図３】図１に示した第１実施形態による電位生成回路の内部構成を示した回路図である。
【図４】図１に示した電位生成回路を含むマトリクス型の強誘電体メモリの全体構成を示した回路図である。
【図５】本発明の第２実施形態によるＤＡコンバ−タの全体構成を示した概略図である。
【図６】従来の抵抗分割によるＤＡコンバ−タの全体構成を示した回路図である。
【図７】従来のフィ−ドバックを用いた電位生成回路の全体構成を示した回路図である。
【符号の説明】
１電位生成回路
１ａ１／２電位生成回路（第１分割回路）
１ｂ１／２電位生成回路（第２分割回路）
２ａ、２ｂ第１入力端子
３ａ、３ｂ第２入力端子
Ｒ１第１抵抗
Ｒ２第２抵抗
Ｎ１ノ−ド（第１ノ−ド）
Ｎ２ノ−ド（第２ノ−ド）
ＮＴ１ｎチャネルトランジスタ（第１ｎチャネルトランジスタ）
ＮＴ２ｎチャネルトランジスタ（第２ｎチャネルトランジスタ）
ＰＴ１ｐチャネルトランジスタ（第１ｐチャネルトランジスタ）
ＰＴ２ｐチャネルトランジスタ（第１ｐチャネルトランジスタ）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a potential generation circuit, and more particularly to a potential generation circuit including a division circuit.
[0002]
[Prior art]
In recent years, a potential generation circuit that generates a predetermined potential has been used in various electronic devices such as a matrix memory element and a DA converter. In a potential generation circuit, a predetermined potential is usually generated by equally dividing a power supply voltage using resistance division or the like.
[0003]
FIG. 6 is a circuit diagram showing the overall configuration of a conventional DA converter using resistance division. Referring to FIG. 6, in conventional DA converter 100, n resistors R having a constant resistance value are used.₁~ R_nAre connected in series. Resistance R₁One end of the voltage V_rtIs connected to the first terminal 120 to which the resistance R is applied._nOne end of the voltage V_rb(<V_rt) Is applied to the second terminal 130 to which the voltage is applied. Resistance R₁~ R_nThe signal lines drawn from the resistors, the first terminal 120, and the second terminal 130 are connected to the terminal T of the Din circuit 101, respectively.₁₀₀~ T_nIt is connected to the.
[0004]
In the DA converter 100, the switch S is based on a digital signal inputted from the outside.₁₀₀~ S_nBy turning on any one of these, a predetermined analog potential corresponding to the input digital signal can be obtained from the output terminal Vout.
[0005]
[Problems to be solved by the invention]
However, the conventional DA converter 100 shown in FIG. 6 has a disadvantage that a through current constantly flows from the first terminal 120 toward the second terminal 130. As a result, there is a problem that power consumption increases.
[0006]
Conventionally, as a method of dividing the potential supplied from the power supply voltage terminal into a predetermined potential, there is a method using feedback.
[0007]
FIG. 7 is a circuit diagram showing an overall configuration of a potential generating circuit using a conventional feedback. Referring to FIG. 7, in the potential generating circuit 200 using the conventional feedback, four resistors R having a constant resistance value are used.₂₀₁~ R₂₀₄Are connected in series. And resistance R₂₀₁Is connected to the power supply voltage terminal Vcc, and the resistor R₂₀₄Is connected to the ground terminal GND. Each resistance R₂₀₁~ R₂₀₄A signal line is led out from each connecting portion. Each signal line is connected to an input terminal T of the feedback circuit 201a to 201c, respectively.₂₂₁~ T₂₂₃It is connected to the.
[0008]
The feedback circuits 201a to 201c include an operational amplifier 211, a p-channel transistor PT212, and a resistor R.₂₀₅Including. The feedback circuits 201a to 201c are circuits that compensate for the slow response speed when the resistance is increased.₂₂₁~ T₂₂₃And the p-channel transistor PT212 and the resistor R so that the output voltage output from the output terminal Vout is equal.₂₀₅Use and to adjust. Thereby, the input terminal T₂₂₁, T₂₂₂And T₂₂₃3/4 Vcc, 2/4 Vcc, and 1/4 Vcc are output from the output terminal Vout corresponding to.
[0009]
However, the potential generating circuit 200 using the feedback shown in FIG. 7 also has a disadvantage that a steady through current is generated from the power supply voltage terminal Vcc to the ground terminal GND. As a result, there is a problem that current consumption increases.
[0010]
The present invention has been made to solve the above problems,
One object of the present invention is to provide a potential generation circuit capable of reducing current consumption.
[0011]
Another object of the present invention is to reduce current consumption caused by a steady through current without using a complicated circuit configuration in the above-described potential generation circuit.
[0012]
[Means for Solving the Problems]
  In order to achieve the above object, a potential generation circuit according to claim 1 is:Each has two inputs and includes a first divider circuit and a second divider circuit that emits one output by dividing the voltage of the two inputs into a predetermined ratio, and the output of the first divider circuit is the second Connected to the input of the divider circuit, the output of the second divider circuit is connected to the input of the first divider circuit.
[0013]
  In the potential generation circuit according to claim 1, as described above.ConstituteThus, by generating a predetermined potential, a voltage obtained by arbitrarily dividing a power supply voltage or the like can be obtained without using a complicated circuit configuration. Further, if a divided circuit with little through current is used, current consumption can be reduced.
[0015]
  Claim2The potential generation circuit in claim1'sIn configuration,The first divided circuit and the second divided circuit are respectivelyA gate and one terminal are connected to the first and second input terminals, a first resistor connected to the first input terminal, a second resistor connected to the second input terminal, and the first resistor. A first n-channel transistor having the other terminal connected to the first node, a gate and one terminal connected to the second resistor, and a first p-channel transistor having the other terminal connected to the first node; A second n-channel transistor having one terminal connected to the first input terminal, the other terminal connected to the second node as an output node, and a gate connected to the first resistor; And a second p-channel transistor having one terminal connected to the two input terminals, the other terminal connected to the second node, and a gate connected to the second resistor. The substrate of the second p-channel transistor is connected to the first input terminal, and the substrate of the first p-channel transistor is connected to the first node. With this configuration, for example, if the power supply voltage terminal is connected to the first input terminal, the threshold voltage of the second p-channel transistor is increased, so that the second p-channel transistor is normally turned off. Only when the potential of the second node, which is the output node, rises, it is turned on. Thereby, since a steady through current does not flow, a divided circuit with low power consumption can be easily obtained. As a result, a low power consumption potential generation circuit including a plurality of low power consumption dividing circuits can be obtained.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0017]
(First embodiment)
FIG. 1 is a schematic diagram showing a configuration of a potential generation circuit according to the first embodiment of the present invention. FIG. 2 is a circuit diagram showing an internal configuration of a 1/2 potential generation circuit included in the potential generation circuit according to the first embodiment shown in FIG. FIG. 3 is a circuit diagram showing an internal configuration of the potential generating circuit according to the first embodiment shown in FIG. In the first embodiment, a potential generation circuit 1 configured by combining two ½

potential generation circuits

1a and 1b will be described.
[0018]
First, the overall configuration of the potential generation circuit 1 according to the first embodiment will be described with reference to FIG. The potential generation circuit 1 according to the first embodiment includes a 1/2 potential generation circuit 1a and a 1/2 potential generation circuit 1b. The 1/2 potential generation circuit 1a includes a first input terminal 2a, a second input terminal 3a, and an output terminal 4a. The 1/2 potential generation circuit 1b includes a first input terminal 2b, a second input terminal 3b, and an output terminal 4b. The 1/2

potential generation circuits

1a and 1b divide the potential difference generated between the

first input terminals

2a and 2b and the

second input terminals

3a and 3b into 1/2 and

output terminals

4a and 1b, respectively. 4b. The first input terminal 2a of the 1/2 potential generation circuit 1a is connected to the power supply voltage terminal Vcc, and the second input terminal 3b of the 1/2 potential generation circuit 1b is connected to the ground terminal GND. .
[0019]
Here, in the potential generation circuit 1 of the first embodiment, the output terminal 4a of the 1/2 potential generation circuit 1a is connected to the first input terminal 2b of the 1/2 potential generation circuit 1b. The output terminal 4b of the 1/2 potential generation circuit 1b is connected to the second input terminal 3a of the 1/2 potential generation circuit 1a. The 1/2 potential generation circuit 1a and the 1/2 potential generation circuit 1b are examples of the “divided circuit” in the present invention.
[0020]
Next, referring to FIGS. 2 and 3, the internal circuit configuration of ½

potential generation circuits

1a and 1b included in potential generation circuit 1 shown in FIG. 1 will be described.
[0021]
In the 1/2 potential generation circuit 1a (1b), as shown in FIG. 2, the first resistor R1, the second resistor R2, the first n-channel transistor NT1, the first p-channel transistor PT1, and the second n-channel transistor NT2 And a second p-channel transistor PT2. One end of the first resistor R1 is connected to the first input terminal 2a (2b), and the other end of the first resistor R1 is connected to the node N3. The drain and gate of the first n-channel transistor NT1 are connected to the node N3, and the source of the first n-channel transistor NT1 is connected to the node 1. The source of the first p-channel transistor PT1 is connected to the node N1, and the gate and drain of the first p-channel transistor PT1 are connected to the node N4. One end of the second resistor R2 is connected to the node N4, and the other end is connected to the second input terminal 3a (3b).
[0022]
The drain of the second n-channel transistor NT2 is connected to the first input terminal 2a (2b), and the source 2 is connected to the node N2. The gate of the second n-channel transistor NT2 is connected to the node N3. The source of the second p-channel transistor PT2 is connected to the node N2, and the drain is connected to the second input terminal 3a (3b). The gate of the second p-channel transistor PT2 is connected to the node N4. The substrate of the first p-channel transistor PT1 is connected to the node N1, and the substrate of the second p-channel transistor PT2 is connected to the first input terminal 2a (2b). The substrate of the first n-channel transistor NT1 is connected to the substrate of the second n-channel transistor NT2.
[0023]
Further, by sufficiently increasing the resistance values of the first resistor R1 and the second resistor R2, the potential of the node N3 is lowered and the potential of the node N4 is raised. As a result, the potentials of the node N3, the node N1, and the node N4 are respectively settled to the potential just below the cutoff of the first n-channel transistor NT1 and the first p-channel transistor PT1. In this case, the potential difference between the node N3 and the node N4 is the threshold voltage V1 of the first n-channel transistor NT1._tnAnd the threshold voltage V of the first p-channel transistor PT1_tpAnd sum (V_tn+ V_tp)become.
[0024]
The resistance values of the first resistor R1 and the second resistor R2 are such that the potential of the node N1 is half of the potential difference between the first input terminal 2a (2b) and the second input terminal 3a (3b). It is set to be. Thus, for example, when a potential of Vcc is applied to the first input terminal 2a (2b) and the second input terminal 3a (3b) is grounded, the potential of the node N1 becomes 1/2 Vcc. In this case, the potential of the node N3 is ½ Vcc + V_tnThe node N4 has a potential of 1/2 Vcc-V._tpIt becomes. Node N3 potential (1/2 Vcc + V_tn) Is applied to the gate of the first n-channel transistor NT1 and the gate of the second n-channel transistor NT2, and the potential of the node N4 (1/2 Vcc-V_tp) Is applied to the gate of the first p-channel transistor PT1 and the gate of the second p-channel transistor PT2. Therefore, the first n-channel transistor NT1 and the second n-channel transistor NT2 have the same bias condition, and the first p-channel transistor PT1 and the second p-channel transistor PT2 have the same bias condition. Therefore, the node N1 and the node N2 have the same potential.
[0025]
In the 1/2 potential generation circuit 1a (1b) used in the first embodiment, as described above, the resistance values of the first resistor R1 and the second resistor R2 are increased to increase the node N3 and the node N1. Since almost no current flows through the current path of the node N4, the current consumption can be reduced. Further, since the substrate of the second p-channel transistor PT2 is connected to the first input terminal 2a (2b) on the high potential side, the threshold voltage is higher than that of the first p-channel transistor PT1 whose substrate is connected to the node N1. Becomes larger. As a result, the second p-channel transistor PT2 is not turned on in the steady state, and is turned on only when the potential of the node N2 becomes high, so that the current consumption can also be reduced.
[0026]
As shown in FIG. 3, the potential generation circuit 1 according to the first embodiment is configured by combining a 1/2 potential generation circuit 1a and a 1/2 potential generation circuit 1b. Specifically, the output terminal 4a drawn from the node N2 of the 1/2 potential generation circuit 1a is connected to the first input terminal 2b of the 1/2 potential generation circuit 1b. The output terminal 4b of the 1/2 potential generation circuit 1b is connected to the second input terminal 3a of the 1/2 potential generation circuit 1a. Thus, the potential output from the 1/2 potential generation circuit 1a is input to the 1/2 potential generation circuit 1b, and the potential output from the 1/2 potential generation circuit 1b is input to the 1/2 potential generation circuit 1a. Entered.
[0027]
In this case, in the 1/2 potential generation circuit 1a, the voltage Vcc of the input terminal 2a and the voltage 1 / 3Vcc of the input terminal 3a are divided into 1/2, so that the output terminal Vout of the 1/2 potential generation circuit 1a. Then, a potential of (Vcc + 1 / 3Vcc) × 1/2 = 2 / 3Vcc can be obtained. Further, in the 1/2 potential generation circuit 1b, the voltage 2 / 3Vcc of the input terminal 2b and the voltage 0V of the input terminal 3b are divided into 1/2, so that the output terminal Vout of the 1/2 potential generation circuit 1b , (2/3 Vcc + 0) × 1/2 = 1/3 Vcc can be obtained.
[0028]
Further, the general combination of the 1/2 potential generation circuit 1a and the 1/2 potential generation circuit 1b is as follows. That is, when the first potential generation circuit (output v1) that divides the voltage into 1 / k1 and the second potential generation circuit (output v2) that divides the voltage into 1 / k2 are vertically stacked, the first potential generation The output v1 of the circuit and the output v2 of the second potential generation circuit are respectively expressed by the following expressions (1) and (2).
[0029]
v1 = v2 · (1 / k1) (1)
v2 = (Vcc + v1) · (1 / k2) (2)
When v1 and v2 are obtained from the above equations (1) and (2), the following equations (3) and (4) are obtained, respectively.
[0030]
v1 = Vcc · 1 / (k1k2-1) (3)
v2 = Vcc · k1 / (k1k2-1) (4)
The outputs v1 and v2 can be calculated by substituting k1 and k2 into the above equations (3) and (4).
[0031]
In the potential generation circuit 1 according to the first embodiment, as described above, by combining the two 1/2

potential generation circuits

1a and 1b having a function of dividing the input potential difference by half and outputting it, A voltage (2/3 Vcc, 1/3 Vcc) obtained by equally dividing the power supply voltage can be easily obtained without using a simple circuit configuration.
[0032]
Further, in the potential generation circuit 1 according to the first embodiment, as described above, the power consumption can be reduced by combining the ½

potential generation circuits

1a and 1b with a small steady through current.
[0033]
FIG. 4 is a circuit diagram showing an overall configuration of a matrix type ferroelectric memory including the potential generating circuit according to the first embodiment shown in FIG. In this simple matrix type ferroelectric memory, the memory cell array 10 is constituted by nine memory cells 11 arranged in a matrix. One terminal of the ferroelectric capacitor 12 constituting each memory cell 11 is connected to a word line WL.₀~ WL₂The other terminal is connected to the bit line BL₀~ BL₂It is connected to the. Each word line WL₀~ WL₂Are connected to the row decoder 14. In addition, each bit line BL₀~ BL₂Are connected to the column decoder 15. The row decoder 14 and the column decoder 15 are connected to the potential generation circuit 1 according to the first embodiment.
[0034]
A row address and a column address designated from the outside are input to the address pin 16. The row address and column address are transferred from the address pin 16 to the address latch 17. Of the addresses latched by the address latch 17, the row address is transferred to the row decoder 14 via the address buffer 18, and the column address is transferred to the column decoder 15 via the address buffer 18.
[0035]
The row decoder 14 is connected to each word line WL.₀~ WL₂Of these, the word line corresponding to the row address latched by the address latch 17 is selected, and the potential of each word line is controlled in accordance with the operation mode. Each word line WL₀~ WL₂The potential applied to is generated by the potential generation circuit 1 connected to the row decoder 14.
[0036]
The column decoder 15 is connected to each bit line BL.₀~ BL₂Among them, the bit line corresponding to the column address latched by the address latch 17 is selected, and the potential of each bit line is controlled corresponding to the operation mode. Each bit line BL₀~ BL₂The potential applied to is generated by the potential generation circuit 1 connected to the column decoder 15.
[0037]
Data designated from the outside is input to the data pin 19. The data is transferred from the data pin 19 to the column decoder 15 via the input buffer 20. The column decoder 15 is connected to each bit line BL.₀~ BL₂Is controlled to a potential corresponding to the data. Each bit line BL₀~ BL₂The potential applied to is generated by the potential generation circuit 1 connected to the column decoder 15.
[0038]
Data read from any memory cell 11 is stored in each bit line BL.₀~ BL₂To the sense amplifier 21 via the column decoder 15. The sense amplifier 21 is a voltage sense amplifier. The data discriminated by the sense amplifier 21 is output from the output buffer 22 to the outside through the data pin 19.
[0039]
The operation of each circuit (1, 14-22) is controlled by the control core circuit 23.
[0040]
Next, the write operation of the ferroelectric memory according to the first embodiment will be described. In a matrix type ferroelectric memory, when data of 0 or 1 is written to a selected specific memory cell 11 (selected cell 13), each word line WL is written.₀~ WL₂And each bit line BL₀~ BL₂A specific potential is applied to. When writing data, each word line WL₀~ WL₂And each bit line BL₀~ BL₂The potential applied to is shown in Table 1 below. Note that a potential required to reverse the polarization of the ferroelectric of the ferroelectric capacitor 12 is Vcc. Each word line WL₀~ WL₂And each bit line BL₀~ BL₂2/3 Vcc and 1/3 Vcc are generated by the potential generation circuit 1.
[0041]
[Table 1]

Referring to Table 1, when data “0” is written in the selected cell 13, the word line WL is changed according to the address input to the address pin 16.₁And bit line BL₁And are selected. And each word line WL₀~ WL₂And each bit line BL₀~ BL₂In contrast, the potential shown in Table 1 is applied. That is, the selected word line WL₁Is grounded (GND) and the selected bit line BL₁A potential of Vcc is applied to. Unselected word line WL₀And WL₂Is applied with a potential of 2/3 Vcc and the bit line BL₀And BL₂In this case, a potential of 1/3 Vcc is applied. As a result, the selected word line WL₁And bit line BL₁Since a potential difference of Vcc is generated at both ends of the ferroelectric capacitor 12 of the selected cell 13 connected to, the polarization inversion of the ferroelectric occurs. As a result, data “0” is written in the selected cell 13. On the other hand, since only a 1/3 Vcc potential difference is generated at both ends of the ferroelectric capacitor 12 of the non-selected cell, ferroelectric polarization inversion does not occur. Therefore, data “0” is not written in the non-selected cell.
[0042]
Thus, each word line WL₀~ WL₂And each bit line BL₀~ BL₂On the other hand, data “0” can be written to the selected cell 13 by applying one of the potentials GND, Vcc, 2/3 Vcc or 1/3 Vcc under the conditions shown in Table 1. it can. The data “1” is written by replacing the potential applied to the word line and the bit line with the conditions for writing the data “0” as shown in Table 1.
[0043]
Next, an operation of reading data from the selected cell 13 will be described. Each word line WL when reading data₀~ WL₂And each bit line BL₀~ BL₂The potential applied to is shown in Table 2 below.
[0044]
[Table 2]

Referring to Table 2 above, first, before the read operation, the selected bit line BL₁Is precharged and dropped to the GND level, and then set to a highZ (floating) state. Next, the selected word line WL₁Is applied with a potential Vcc. Also, the word line WL that was not selected₀And word line WL₂Is applied with a potential of 1/3 Vcc, and the bit line BL not selected is selected.₀And bit line BL₂Is applied with a potential of 2/3 Vcc. In this case, the selected word line WL₁Bit line BL when a potential Vcc is applied to₁The change in the potential changes depending on the data written in the selected cell 13. Data is read by reading the amount of potential change through the column decoder 15 with the sense amplifier 21. Thus, each word line WL₀~ WL₂And each bit line BL₀~ BL₂On the other hand, data can be read by applying a potential of GND, Vcc, 2/3 Vcc or 1/3 Vcc under the conditions shown in Table 2.
[0045]
In the matrix type ferroelectric memory device including the potential generation circuit 1 according to the first embodiment, as described above, each unselected word line WL₀~ WL₂And each bit line BL₀~ BL₂On the other hand, data can be written and read by applying a potential of 2/3 Vcc or 1/3 Vcc generated by the potential generating circuit 1. In this case, by generating the potential using the potential generation circuit 1 according to the first embodiment, the current consumption due to the steady through current can be reduced, so that the low power consumption matrix type is easily achieved. This ferroelectric memory can be obtained.
[0046]
(Second Embodiment)
FIG. 5 is a schematic diagram showing the overall configuration of a DA converter according to the second embodiment of the present invention. In the second embodiment, an example in which a DA converter is formed by using a plurality of ½ potential generation circuits 1a included in the potential generation circuit 1 shown in FIGS. 1 to 3 will be described.
[0047]
The structure of the DA converter 30 according to the second embodiment will be described with reference to FIG. In the DA converter 50 according to the second embodiment, as shown in FIG. 5, n pieces of 1/2 potential generation circuits 1a.₁~ 1a_n(N> 1) are connected in series. 1/2 potential generation circuit 1a₁First input terminal 2a₁Are the power supply voltage terminal Vcc and the terminal T₀It is connected to the. 1/2 potential generation circuit 1a₁Output terminal 4a₁Is the terminal T₁And the second half potential generation circuit 1a from the top₂First input terminal 2a₂It is connected to the. Also, the second 1/2 potential generation circuit 1a from the top₂Output terminal 4a₂Is the top half potential generation circuit 1a.₁Second input terminal 3a₁And the third 1/2 potential generation circuit 1a from the top_ThreeFirst input terminal 2a_ThreeAnd connected to. Hereinafter, the same connection is made. 1/2 potential generation circuit 1a_nSecond input terminal 3a_nAre ground terminal GND and terminal T_nIt is connected to the.
[0048]
The Din circuit 31 includes a switch S.₀~ S_nIs provided. This switch S₀~ S_nBy turning on an arbitrary switch, the terminal T₀~ T_nCan be connected to the output terminal Vout.
[0049]
In the DA converter 30, n ½ potential generation circuits 1a₁~ 1a_nAs described above, the power supply voltage Vcc is equally divided into a predetermined potential. Based on the digital signal input to the Din circuit 31, the switch S₀~ S_nBy turning on one of these, a predetermined potential corresponding to the input digital signal can be output from the output terminal Vout.
[0050]
The 1/2 potential generation circuit 1a₁~ 1a_nWhen the combination of is generalized, it becomes as follows. That is, if the mth potential generation circuit among a plurality (n) of potential generation circuits is a potential generation circuit that divides the voltage into 1 / km, the output vm of the mth potential generation circuit is as follows: (5)
[0051]
vm = (v (m + 1) + v (m−1)) × (1 / km) (5)
Each vm can be obtained by substituting m = 1 to n into this equation (5) and solving these equations.
[0052]
Further, in the DA converter 30 according to the second embodiment, as described above, by connecting a plurality of 1/2 potential generation circuits 1a capable of reducing the power consumption due to the steady through current, An analog voltage corresponding to the input digital signal can be obtained without using a complicated circuit configuration. As a result, the DA converter 30 with low power consumption can be easily obtained.
[0053]
The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is shown not by the above description of the embodiment but by the scope of claims for patent, and all modifications within the meaning and scope equivalent to the scope of claims for patent are included.
[0054]
For example, in the first embodiment, the potential generation circuit 1 is formed by connecting two ½ potential generation circuits 1a and ½ potential generation circuits 1b. However, the present invention is not limited to this. The potential generation circuit may be formed by connecting m (m ≧ 3) / 2 potential generation circuits. In this case, when the voltage difference applied to the potential generation circuit is Vcc, a potential of p / (m + 1) × Vcc (m ≧ p ≧ 1) can be obtained from each output terminal.
[0055]
In the above embodiment, the case where the present invention is applied to the matrix type ferroelectric memory or the DA converter 30 has been described. However, the present invention is not limited to this, and may be applied to other electronic devices. . For example, the present invention may be applied to a 1Tr (transistor) type ferroelectric memory, a multi-value flash memory, or an analog mixed circuit. In the case of 1Tr type ferroelectric memory, it is necessary to apply a potential of 1/3 Vcc or 2/3 Vcc to the bit line and the word line. In the case of the multi-level flash memory, depending on the data to be written. It is necessary to control the potential of the bit line and the word line. The present invention is particularly suitable for such purposes.
[0056]
【The invention's effect】
As described above, according to the present invention, a potential generation circuit capable of reducing current consumption can be provided.
[Brief description of the drawings]
FIG. 1 is a schematic diagram showing a configuration of a potential generation circuit according to a first embodiment of the present invention.
2 is a circuit diagram showing an internal configuration of a ½ potential generation circuit included in the potential generation circuit according to the first embodiment shown in FIG. 1; FIG.
3 is a circuit diagram showing an internal configuration of the potential generation circuit according to the first embodiment shown in FIG. 1; FIG.
4 is a circuit diagram showing an overall configuration of a matrix type ferroelectric memory including the potential generation circuit shown in FIG. 1; FIG.
FIG. 5 is a schematic diagram showing an overall configuration of a DA converter according to a second embodiment of the present invention.
FIG. 6 is a circuit diagram showing an overall configuration of a conventional DA converter using resistance division.
FIG. 7 is a circuit diagram showing an overall configuration of a potential generating circuit using a conventional feedback.
[Explanation of symbols]
1 Potential generation circuit
1a 1/2 potential generation circuit (first divided circuit)
1b 1/2 potential generation circuit (second division circuit)
2a, 2b 1st input terminal
3a, 3b second input terminal
R1 first resistance
R2 Second resistance
N1 node (first node)
N2 node (second node)
NT1 n-channel transistor (first n-channel transistor)
NT2 n-channel transistor (second n-channel transistor)
PT1 p-channel transistor (first p-channel transistor)
PT2 p-channel transistor (first p-channel transistor)

Claims

A first divider circuit and a second divider circuit each having two inputs and generating one output by dividing the voltage of the two inputs into a predetermined ratio;
The output of the first divider circuit is connected to the input of the second divider circuit;
The output of the second divider circuit is connected to an input of the first divider circuit, electrostatic position generating circuit.

The first divided circuit and the second divided circuit are respectively
A first input terminal and a second input terminal;
A first resistor connected to the first input terminal;
A second resistor connected to the second input terminal;
A first n-channel transistor having a gate and one terminal connected to the first resistor and having the other terminal connected to the first node;
A first p-channel transistor having a gate and one terminal connected to the second resistor and the other terminal connected to the first node;
A second n-channel transistor having one terminal connected to the first input terminal, the other terminal connected to a second node as an output node, and a gate connected to the first resistor;
A second p-channel transistor having one terminal connected to the second input terminal, the other terminal connected to the second node, and a gate connected to the second resistor;
2. The potential generation according to claim 1, wherein a substrate of the second p-channel transistor is connected to the first input terminal, and a substrate of the first p-channel transistor is connected to the first node. circuit.