JP3901607B2 - Signal processing apparatus, non-integer frequency divider, and fractional N-PLL synthesizer using the same - Google Patents
Signal processing apparatus, non-integer frequency divider, and fractional N-PLL synthesizer using the same Download PDFInfo
- Publication number
- JP3901607B2 JP3901607B2 JP2002213888A JP2002213888A JP3901607B2 JP 3901607 B2 JP3901607 B2 JP 3901607B2 JP 2002213888 A JP2002213888 A JP 2002213888A JP 2002213888 A JP2002213888 A JP 2002213888A JP 3901607 B2 JP3901607 B2 JP 3901607B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- accumulator
- bits
- input
- signal processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
- H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
【0001】
【発明の属する技術分野】
本発明は信号処理装置及び非整数分周器並びにこれを用いたフラクショナルN−PLLシンセサイザに関する。
【0002】
【従来の技術】
信号処理装置の一例として、シグマデルタ変調器が知られている。従来の典型的な4次シグマデルタ変調器の構成を図4に示す。
【0003】
図4において、ディジタル信号が入力端子57に入力される。ここでは便宜上、入力ディジタル信号は20ビットであるとする。この場合、入力端子57は20本の端子からなる。58、63、68、73は20ビット入力、20ビット出力の加算器である。60、65、70、75は20ビット入力、20ビット出力の遅延素子であり、1クロック前の入力値を出力する。
【0004】
加算器58と遅延素子60は20ビット入力、20ビット出力のアキュムレータを構成している。即ち、加算器58では、入力ディジタル信号57と遅延素子60の出力する1クロック前の加算器58の出力信号とを加算する。加算結果はライン59に出力され、また加算の結果オーバーフローが生じた場合はオーバーフローラインに1ビットのオーバーフロー信号62が出力される。
【0005】
加算器63と遅延素子65とからなるブロックもアキュムレータを構成しており、その入力は加算器58の出力信号、即ち加算器58と遅延素子60とからなるアキュムレータの出力信号である。同様に、加算器68と遅延素子70の組、及び加算器73と遅延素子75の組もアキュムレータを構成しており、以上4つのアキュムレータがカスケードに接続された構成になっている。
【0006】
67、72、77はそれぞれ加算器63、68、73のオーバーフロー信号である。
【0007】
構成要素79の具体的構成例を図5に示す。35、37、39、41、43、45は遅延素子であり、1クロック前の入力値を出力する。36、38、40、42、44、46は減算器であり、遅延素子を通した入力値を遅延素子を通さない入力値から引き算し、結果を出力する。48はオーバーフロー信号62、減算器36、40、46の出力を入力とする4入力の加算器である。
【0008】
以上の構成により、この構成要素79では、アキュムレータ58、63、68、73の出力するオーバーフロー信号62、67、72、77を受け取り、オーバーフロー信号62と、オーバーフロー信号67の一階微分結果と、オーバーフロー信号72の二階微分結果と、オーバーフロー信号77の三階微分結果の和を取り、端子80より出力する作用を有する。
【0009】
以上述べた、4個のアキュムレータと構成要素79とからなるブロック全体で、1個の4次シグマデルタ変調器が構成されている。その入力端子は57であり、出力端子は80である。同様に、n次のシグマデルタ変調器は、n個のアキュムレータと各アキュムレータのオーバーフロー信号を受け取って演算する構成要素とからなる。
【0010】
以上の従来技術によると、例えば20ビットのダイナミックレンジを有する入力信号に対応するn次シグマデルタ変調器は、n個の20ビットアキュムレータとn個の20ビット遅延素子とを必要とするため、回路規模が大きくなる。このことは、チップ面積の増大、消費電流の増加などのデメリットに繋がるだけでなく、動作に伴い電源線やグランド線に漏れてくる雑音の増加などのデメリットに繋がる。
【0011】
このようなシグマデルタ変調器は、フラクショナルN−PLLシンセサイザの分数分周器の一構成要素としても広く用いられている。これに関連する技術は、米国特許4609881号、米国特許4758802号、米国特許4965531号等に開示されている。
【0012】
フラクショナルN−PLLシンセサイザの一般的構成を図6に示す。図6において、VCO84の出力は2つに分岐され、一方はPLLシンセサイザの最終出力88となり、もう一方は整数分周器86に入力される。整数分周器86で分周された出力は位相比較器(以下、PDと略称する)81に入力される。PD81のもう一方の入力としてリファレンス信号87が入力され、リファレンス信号87と整数分周器86の出力信号の位相差がチャージポンプ(以下、CPと略称する)82へ出力される。CP82は受け取った位相差情報を電流、ないしは電圧に変換し、これがループフィルタ(以下、L.F.と略称する)83を通った後、VCO84にフィードバックされる。このフィードバックの作用により、VCO84の出力する信号の周波数は、リファレンス信号87の周波数の分周比倍にロックされる。
【0013】
図6の構成では、整数分周器86の分周比を、分周比制御装置85で時系列的に変化させることで、時間平均値として非整数の分周比を実現する。シグマデルタ変調器は、この分周比制御装置として用いられる。フラクショナルN−PLLシンセサイザの一構成要素としてシグマデルタ変調器を用いる場合も、やはりその回路規模の大きさが、チップ面積の増大、消費電流の増加などのデメリットに繋がるだけでなく、動作に伴う電源線やグランド線に漏れてくる雑音がシンセサイザのC/Nを劣化させるなどのデメリットに繋がる。
【0014】
【発明が解決しようとする課題】
以上述べた通り、n次のシグマデルタ変調器は、n個の加算器とn個の遅延素子とを必要とすることから、その回路規模が大きくなるという欠点がある。また、シグマデルタ変調器を利用したフラクショナルN−PLLシンセサイザでは、シグマデルタ変調器の回路規模の大きさが、チップ面積の増大、消費電流の増加などのデメリットに繋がると共に、シグマデルタ変調器の動作に伴う電源線やグランド線に漏れてくる雑音がシンセサイザのC/Nを劣化させるなどのデメリットに繋がる。
【0015】
本発明は、以上述べた問題点を解決するものであり、その課題は、回路規模の小さい信号処理装置を提供することにある。
【0016】
本発明の他の課題は、上記の信号処理装置を備えた非整数分周器を提供することにある。
【0017】
本発明の更に他の課題は、上記の非整数分周器を備えたフラクショナルN−PLLシンセサイザを提供することにある。
【0018】
【課題を解決するための手段】
本発明の第1の態様による信号処理装置は、p(1)ビットの第1の信号入力端子及びkビットの第2の信号入力端子を備えると共に、qを{p(1)−1}以下の整数として、p(1)ビットの第1のアキュムレータ及びqビットの第2のアキュムレータと、前記第1のアキュムレータのオーバーフロー信号と前記第2のアキュムレータのオーバーフロー信号を一階微分演算した信号とを加算する加算手段とを備え、前記第1の信号入力端子から入力されるp(1)ビットの信号が前記第1のアキュムレータに入力され、前記第2のアキュムレータの入力のうちの上位(q−k)ビットには、前記第1のアキュムレータの出力信号のうちの上位(q−k)ビットが入力され、前記第2のアキュムレータの残りのkビットには前記第2の信号入力端子が接続されることを特徴とする。
【0019】
本発明の第2の態様による信号処理装置は、p(1)ビットの第1の信号入力端子及びkビットの第2の信号入力端子を備えると共に、nを3以上の整数として、第1から第nのn個のアキュムレータと、1以上n以下の全ての整数mに対し、第mのアキュムレータのオーバーフロー信号を(m−1)階微分演算する手段と、前記第1から第nのアキュムレータのオーバーフロー信号の前記微分結果を加算する加算手段とを備え、前記第1の信号入力端子から入力されるp(1)ビットの信号が前記第1のアキュムレータに入力され、第mのアキュムレータのビット数はp(m)であり、かつp(2)はp(1)−1以下の整数であり、第2のアキュムレータの入力のうちの上位p(2)−kビットには、第1のアキュムレータの出力信号のうちの上位p(2)−kビットが入力され、前記第2のアキュムレータの残りのkビットには前記第2の信号入力端子が接続され、3以上n以下の全ての整数sについて、p(s)はp(s−1)以下の整数であり、第sのアキュムレータには、第(s−1)のアキュムレータの出力信号のうちの上位p(s)ビットが入力されることを特徴とする。
【0020】
本発明の第3の態様による信号処理装置は、上記第1、第2の態様のいずれかの信号処理装置において、k=1とすることを特徴とする。
【0021】
本発明の第4の態様による信号処理装置は、上記第2、第3の態様のいずれかの信号処理装置において、kビットの前記第2の信号入力端子に入力する信号として、第3番目以降のアキュムレータの出力信号から任意のkビットを選び出して用いることを特徴とする。
【0022】
本発明の第5の態様による信号処理装置は、上記第2、第3の態様のいずれかの信号処理装置において、kビットの前記第2の信号入力端子に入力する信号を、第3番目以降のアキュムレータ出力から選び出した任意のrビット信号の論理合成手段により得ることを特徴とする。
【0023】
本発明の第6の態様による信号処理装置は、p(1)ビットの第1の信号入力端子及びkビットの第2の信号入力端子を備えると共に、qを{p(1)−1}以下の整数として、p(1)ビットの第1のアキュムレータ及びqビットの第2のアキュムレータと、前記第1のアキュムレータの1クロック前のオーバーフロー信号と前記第2のアキュムレータのオーバーフロー信号を一階微分演算した信号とを加算する加算手段とを備え、前記第1の信号入力端子から入力されるp(1)ビットの信号がp(1)ビットの前記第1のアキュムレータに入力され、前記第2のアキュムレータの入力のうちの上位(q−k)ビットには、前記第1のアキュムレータの1クロック前の出力信号のうちの上位(q−k)ビットが入力され、前記第2のアキュムレータの残りのkビットには前記第2の信号入力端子が接続されることを特徴とする。
【0024】
本発明の第7の態様による信号処理装置は、p(1)ビットの第1の信号入力端子及びkビットの第2の信号入力端子とを備えると共に、nを3以上の整数として、第1から第nのn個のアキュムレータと、1以上n以下の全ての整数mに対して、第mのアキュムレータの(n−m)クロック前のオーバーフロー信号を(m−1)階微分演算する手段と、前記第1から第nのアキュムレータのオーバーフロー信号の前記微分結果を加算する加算手段とを備え、前記第1の信号入力端子から入力されるp(1)ビットの信号が前記第1のアキュムレータに入力され、第mのアキュムレータのビット数はp(m)であり、かつp(2)はp(1)−1以下の整数であり、第2のアキュムレータの入力のうちの上位p(2)−kビットには、第1のアキュムレータの1クロック前の出力信号のうちの上位p(2)−kビットが入力され、前記第1のアキュムレータの残りのkビットには前記第2の信号入力端子が接続され、3以上n以下の全ての整数sについて、p(s)はp(s−1)以下の整数であり、第sのアキュムレータには、第(s−1)のアキュムレータの1クロック前の出力信号のうちの上位p(s)ビットが入力されることを特徴とする。
【0025】
本発明の第8の態様による信号処理装置は、上記第6、第7の態様のいずれかの信号処理装置において、k=1とすることを特徴とする。
【0026】
本発明の第9の態様による信号処理装置は、上記第7、第8のいずれかの態様の信号処理装置において、kビットの前記第2の信号入力端子に入力する信号として、第3番目以降のアキュムレータの出力信号から任意のkビットを選び出して用いることを特徴とする。
【0027】
本発明の第10の態様による信号処理装置は、上記第7、第8の態様のいずれかの信号処理装置において、kビットの前記第2の信号入力端子に入力する信号を、第3番目以降のアキュムレータ出力から選び出した任意のrビット信号の論理合成手段により得ることを特徴とする。
【0028】
本発明の第11の態様による信号処理装置は、上記第2〜第5のいずれかの態様の信号処理装置において、p(1)ビットの前記第1の信号入力端子とkビットの前記第2の信号入力端子に加えてk(1)ビットの第3の入力端子を備え、3以上n以下のある整数tに対して、第tのアキュムレータの入力の上位p(t)−k(1)ビットには、第(t−1)のアキュムレータにおける加算器の出力信号のうちの上位p(t)−k(1)ビットが入力され、前記第tのアキュムレータの残りのk(1)ビットにはk(1)ビットの前記第3の入力端子が接続されることを特徴とする。
【0029】
本発明の第12の態様による信号処理装置は、上記第7〜第10のいずれかの態様の信号処理装置において、p(1)ビットの前記第1の信号入力端子とkビットの前記第2の信号入力端子に加えてk(1)ビットの第3の入力端子を備え、3以上n以下のある整数tに対して、第tのアキュムレータの入力の上位p(t)−k(1)ビットには、第(t−1)のアキュムレータにおける加算器の1クロック前の出力信号のうちの上位p(t)−k(1)ビットが入力され、残りのk(1)ビットにはk(1)ビットの入力端子が接続されることを特徴とする。
【0030】
本発明の第13の態様による信号処理装置は、上記第11、第12のいずれかの態様の信号処理装置において、k(1)ビットの前記第3の入力端子に入力する信号として、第(t+1)番目以降のアキュムレータの出力信号から任意のk(1)ビットを選び出して用いることを特徴とする。
【0031】
本発明の第14の態様による信号処理装置は、上記第11、第12のいずれかの態様の信号処理装置において、k(1)ビットの前記第3の入力端子に入力する信号を、第(t+1)番目以降のアキュムレータ出力から選び出した任意のrビット信号の論理合成手段により得ることを特徴とする。
【0032】
本発明の第15の態様による信号処理装置は、上記第11〜第14のいずれかの態様の信号処理装置において、k(1)=1とすることを特徴とする。
【0033】
本発明の第16の態様による信号処理装置は、上記第2〜第5のいずれかの態様の信号処理装置において、3以上n以下の範囲に含まれる(n−2)個の整数値のうちv個を選び出し、その値を小さい方から順にt(1)、t(2)、・・・、t(v)と表したときに、1以上v以下の任意の整数wに対し、k(w)ビットの入力端子を備え、第t(w)番目のアキュムレータの入力の上位p{t(w)}−k(w)ビットには、第{t(w)−1}番目のアキュムレータの出力信号のうちの上位p{t(w)}−k(w)ビットが入力され、前記第t(w)番目のアキュムレータの残りのk(w)ビットにはk(w)ビットの入力端子が接続されることを特徴とする。
【0034】
本発明の第17の態様による信号処理装置は、上記第7〜第10のいずれかの態様の信号処理装置において、3以上n以下の範囲に含まれる(n−2)個の整数値のうちv個を選び出し、その値を小さい方から順にt(1)、t(2)、・・・、t(v)と表したときに、1以上v以下の任意の整数wに対し、k(w)ビットの入力端子を備え、第t(w)番目のアキュムレータの入力の上位p{t(w)}−k(w)ビットには、第{t(w)−1}番目のアキュムレータの1クロック前の出力信号のうちの上位p{t(w)}−k(w)ビットが入力され、前記第t(w)番目のアキュムレータの残りのk(w)ビットにはk(w)ビットの入力端子が接続されることを特徴とする。
【0035】
本発明の第18の態様による信号処理装置は、上記第16、第17のいずれかの態様の信号処理装置において、1以上v以下のいくつか、もしくは全ての整数wに対し、前記k(w)ビットの入力端子に入力する信号として、第t(w)+1番目以降のアキュムレータの出力信号から任意のk(w)ビットを選び出して用いることを特徴とする。
【0036】
本発明の第19の態様による信号処理装置は、上記第16〜第18のいずれかの態様の信号処理装置において、1以上v以下のいくつか、もしくは全ての整数wに対し、前記k(w)ビットの入力端子に入力する信号を、第t(w)+1番目以降のアキュムレータの出力信号から選び出した任意のr(w)ビット信号の論理合成手段により得ることを特徴とする。
【0037】
本発明の第20の態様による信号処理装置は、上記第16〜第18のいずれかの態様の信号処理装置において、1以上v以下の全ての整数wに対し、k(w)=1とすることを特徴とする。
【0038】
本発明の第21の態様による信号処理装置は、上記第11〜第20のいずれかの態様の信号処理装置において、kビットの前記第2の信号入力端子を備えず、第2のアキュムレータの入力のうちの上位p(2)ビットには、第1のアキュムレータの出力信号のうちの上位p(2)ビットが入力されることを特徴とする。
【0039】
本発明の第22の態様による信号処理装置は、p(1)ビットの第1の信号入力端子を備えると共に、qを{p(1)−1}以下の整数として、p(1)ビットの第1のアキュムレータとqビットの第2のアキュムレータと、前記第1のアキュムレータのオーバーフロー信号と前記第2のアキュムレータのオーバーフロー信号を一階微分演算した信号とを加算する加算手段とを備え、前記第1の信号入力端子から入力されるp(1)ビットの信号がp(1)ビットの前記第1のアキュムレータに入力され、前記第2のアキュムレータの入力のうちの上位qビットには、前記第1のアキュムレータの出力信号のうちの上位qビットが入力されることを特徴とする。
【0040】
本発明の第23の態様による信号処理装置は、p(1)ビットの第1の信号入力端子を備えると共に、nを3以上の整数として、第1から第nのn個のアキュムレータと、1以上n以下の全ての整数mに対して、第mのアキュムレータのオーバーフロー信号を(m−1)階微分演算する手段と、第1から第nのアキュムレータのオーバーフロー信号の前記微分結果を加算する加算手段とを備え、第mのアキュムレータのビット数はp(m)であり、かつp(2)はp(1)−1以下の整数であり、第2のアキュムレータの入力のうちの上位p(2)ビットには、第1のアキュムレータの出力信号のうちの上位p(2)ビットが入力され、3以上n以下の全ての整数sについて、p(s)はp(s−1)以下の整数であり、第sのアキュムレータには、第(s−1)のアキュムレータの出力信号のうちの上位p(s)ビットが入力されることを特徴とする。
【0041】
本発明の第24の態様による信号処理装置は、上記第1〜第23のいずれかの態様の信号処理装置において、該信号処理装置を構成するすべてのアキュムレータ、すべての微分演算手段、すべての加算演算手段が、外部から供給されるクロック信号に同期して動作することを特徴とする。
【0042】
本発明の第25の態様によれば、整数分周器と、請求項1〜24のいずれかに記載した信号処理装置とを備え、前記整数分周器の分周比を前記信号処理装置の出力値で時系列的に制御することを特徴とする非整数分周器が提供される。
【0043】
本発明の第26の態様による非整数分周器は、上記第25の態様の非整数分周器において、前記信号処理装置のクロックとして前記整数分周器の出力信号を用いることを特徴とする。
【0044】
本発明の第27の態様による非整数分周器は、上記第25の態様の非整数分周器において、前記信号処理装置のクロックを発生する手段として、前記整数分周器の動作に同期したクロック発生装置を備えることを特徴とする。
【0045】
本発明の第28の態様による非整数分周器は、上記第25の態様の非整数分周器において、前記信号処理装置のクロックを発生させる手段として、前記整数分周器の出力信号を遅延させた信号を用いることを特徴とする。
【0046】
本発明の第29の態様によれば、上記第25〜第28のいずれかの態様の非整数分周器を備えたことを特徴とするフラクショナルN−PLLシンセサイザが提供される。
【0047】
本発明の第30の態様によるフラクショナルN−PLLシンセサイザは、上位第29の態様のフラクショナルN−PLLシンセサイザにおいて、前記信号処理装置のクロックとして、当該シンセサイザのリファレンス信号を用いることを特徴とする。
【0048】
本発明の第31の態様によるフラクショナルN−PLLシンセサイザは、上記第30の態様のフラクショナルN−PLLシンセサイザにおいて、前記信号処理装置のクロックを発生する手段として、当該シンセサイザのリファレンス信号に同期したクロック発生装置を備えることを特徴とする。
【0049】
本発明の第32の態様によるフラクショナルN−PLLシンセサイザは、上記第30の態様のフラクショナルN−PLLシンセサイザにおいて、前記信号処理装置のクロックとして、当該シンセサイザのリファレンス信号を遅延させた信号を用いることを特徴とする。
【0050】
【発明の実施の形態】
図1に本発明による信号処理装置の構成の第1の基本例を示す。端子1が外部から信号を入力する端子である。図1の端子1には14本の線しか描かれていないが、実際には20ビット分、即ち20本の信号線が存在するものとする。2は20ビット入力の加算器で、20ビットの遅延器4と共に20ビット入力のアキュムレータを構成する。この20ビットアキュムレータの入力信号は、信号端子1から入力される20ビットの信号である。
【0051】
8は9ビット入力の加算器で、9ビットの遅延器10と共に9ビット入力のアキュムレータを構成する。このアキュムレータの9ビット入力のうち、上位8ビットには、加算器2の出力のうちの上位8ビット、即ち加算器2と遅延器4からなる20ビットのアキュムレータの出力のうち、上位8ビットが入力される。残りの最下位ビット入力には、端子7が接続される。
【0052】
13は6ビット入力の加算器で、6ビットの遅延器15と共に6ビット入力のアキュムレータを構成する。この6ビット入力のアキュムレータには、加算器8の出力信号のうちの上位6ビットが入力される。
【0053】
18は4ビット入力の加算器で、4ビットの遅延器20と共に4ビット入力のアキュムレータを構成する。この4ビット入力のアキュムレータには、加算器13の出力信号のうちの上位4ビットが入力される。
【0054】
各アキュムレータのオーバーフロー信号22、23、24、25は、信号処理部27に入力される。信号処理部27の具体的構成例を図2に示す。信号処理部27の基本的構成は図5で説明した従来技術と同じである。つまり、35、37、39、41、43、45は遅延器であり、1クロック前の入力値を出力する。36、38、40、42、44、46は減算器であり、遅延器を通した入力値を遅延器を通さない入力値から引き算し、結果を出力する。48は4入力の加算器である。
【0055】
以上の構成により、この信号処理部27では、キャリー信号、つまりオーバーフロー信号22と、オーバーフロー信号23の一階微分結果と、オーバーフロー信号24の二階微分結果と、オーバーフロー信号25の三階微分結果の和をとり、端子28より出力する作用を有する。
【0056】
以上述べた、4個のアキュムレータと、信号処理部27からなるブロック全体で、1個の信号処理装置が構成されている。その入力端子は1であり、出力端子は28である。また、入力端子7は、後で述べるように、0と1をランダムに発生する外付けの信号源を接続するための端子である。
【0057】
図1に示す構成では、アキュムレータ2と遅延器4は20ビット、アキュムレータ8と遅延器10は9ビット、アキュムレータ13と遅延器15は6ビット、アキュムレータ18と遅延器20は4ビットである。回路規模はこれらのビット数の和にほぼ比例する。即ち、20+9+6+4=39ビット相当の規模となる。これに対し、図4に示した従来技術による構成では、20ビット×4=80ビット相当の規模となる。即ち、図1に示す構成は、図4の構成に比べて同じ入力ビット数を維持しつつ、その回路規模を半減できている。
【0058】
図3に本発明による信号処理装置の構成の第2の基本例を示す。図1に示したものと構成的にはほぼ同じであり、9ビット入力のアキュムレータ8の入力のうちの最下位1ビット入力端子7に、3入力NANDゲート30の出力信号が入力される点が異なっている。3入力NANDゲート30には、4ビットの遅延器20の出力データのうちの下位3ビットが入力される。即ち、図1の入力端子7に入力する、0と1をランダムに発生する外付け信号源を、1クロック前のアキュムレータ18の出力信号である、遅延器20の出力信号の下位3ビットを入力とする3入力NANDゲート30の出力で代用している。これは、図1に示す構成のように、複数のアキュムレータをカスケードに接続した構成では、後段のアキュムレータになるほど、その出力値の変動のランダム性が増すことを利用したものである。また、3入力NANDゲート30を用いた理由は、ランダム性の増した後段のアキュムレータの信号を元に、更にランダム性の大きい信号を得ることにある。
【0059】
図7〜図9を参照して、本発明による信号処理装置の出力スペクトルについて説明する。図7は、図4に示した従来構成による信号処理装置の量子化雑音スペクトルを示す。シグマデルタ変調器の次数は4次で、入力信号のビット数は20ビット、クロック周波数は2.4MHzである。量子化ノイズのスロープは、シグマデルタ変調器の次数が4次であることから、20db/decの4倍の、80db/decとなっている。
【0060】
図8は、本願発明の第3の基本例である、図10の構成による信号処理装置の量子化ノイズスペクトルである。図10の構成は、2段目のアキュムレータへの入力端子7が省略され、アキュムレータ2の出力で代用している以外は、図1に示した本願発明の例と同様の構成になっている。アキュムレータのビット数は、図10の左側から順に、20ビット、9ビット、6ビット、4ビットとなっている。
【0061】
図7に示した従来技術によるスペクトルと比較すると、多段にカスケード接続するアキュムレータのビット数を減らすことにより、30KHz以下の領域の量子化ノイズが平坦になっている。図8では、これをフロアノイズ91と表している。また、30KHz以上の領域では、従来技術と同様の80db/decのスロープが得られているが、図8にスプリアス89、90と記したような、不要な線スペクトルがいくつか現れている。
【0062】
まず、低周波領域におけるフロアノイズの上昇については、例えば図8の場合では、このフロアノイズレベルは、最大出力レベルに比べて120db以上低く、オーディオ用途などでは充分無視できるレベルにある。また、フロアノイズレベルは、クロック周波数と、多段にカスケード接続するアキュムレータのビット数の減らし方に依存する。
【0063】
従って、本発明を応用する分野で要求されるスペックに応じ、クロック周波数と、アキュムレータのビット数の減らし方を最適設計することにより、フロアノイズを無視できるレベルに留めることが可能である。
【0064】
一方、スプリアス89、90等の不要な線スペクトルは、後段のアキュムレータのビット数が少ないことにより、出力信号の周期性が顕著になったために生じたものである。この線スペクトルは、応用によって無視できる場合と無視できない場合がある。この不要な線スペクトルが実用上害を及ぼさない場合は、図10のような構成をそのまま用いることができる。
【0065】
図9は、本発明の第2の基本例として示した、図3の構成による信号処理装置の量子化ノイズスペクトルである。図8に示した例と同様、30KHz以下の領域にはフロアノイズ93が現れている。このフロアノイズが実用上問題とならないこと、及びフロアノイズレベルをアキュムレータのビット数の選び方とクロック周波数の選び方で設計できることは、前述の通りである。
【0066】
一方、30KHz以上の領域では、図8に示した例とは異なり、不要な線スペクトルは一切見られ無いことが分かる。これは2段目のアキュムレータの最下位ビット入力端子7に、4段目のアキュムレータ18の下位3ビット信号29を3入力NANDゲート30に入力して得られる信号を供給することにより、出力信号に明確な周期性が観測されなくなり、結果として不要な線スペクトルの発生が抑制されたものである。同様の効果は、図1に示す構成において、入力端子7に0と1をランダムに発生する外付けの信号源を接続することによっても実現される。
【0067】
なお、入力端子7が接続される9ビットのアキュムレータ8のオーバーフロー信号23は、信号処理部27において一階微分された後、他のアキュムレータのオーバーフロー信号もしくはその微分信号と加算され、端子28より出力される。従って、入力端子7に入力される信号成分は、端子28より出力される信号の直流成分には影響を与えない。
【0068】
以上述べた構成により、まず従来技術による高次シグマデルタ変調器よりも小さい回路規模で、同様の機能を実現することが出来る。また、後段のアキュムレータ出力から2段目のアキュムレータ入力の最下位ビット入力にフィードバックをかけることにより、カスケードに接続したアキュムレータの段数を順次減らすことにより生じる、不要な線スペクトルを抑制することが出来る。
【0069】
以上述べたような利点は、本発明を分周比制御部として用いたフラクショナルN−PLLシンセサイザについても得られる。その場合、図1、図3に示した構成による信号処理装置を、図6の分周比制御器85として用いる。その結果、従来技術による分周比制御部よりも小さい回路規模とすることができる。また、PLLシンセサイザでは、図8に示したスプリアス89、90の様な不要な線スペクトルは、シンセサイザ出力に不要なスプリアスを発生させる原因となる。これについては、図1に示した構成のように、2段目のアキュムレータの最下位ビットに、0、1をランダムに発生する外部信号源を接続する、もしくは図3に示した構成のように、後段のアキュムレータ出力から2段目のアキュムレータ入力の最下位ビットにフィードバックをかけることにより抑制することができる。
【0070】
【実施例】
図11は、本発明による信号処理装置の第1の実施の形態に関わる説明図を示す。端子1が、外部から信号を入力する端子である。見掛け上、本装置は図1に示した装置と同じであるが、端子1のビット数は14ビットである。2は14ビット入力の加算器で、14ビットの遅延器4と共に14ビット入力のアキュムレータを構成する。この14ビット入力のアキュムレータの入力は、信号端子1に入力される14ビットの信号である。
【0071】
8は9ビット入力の加算器で、9ビットの遅延器10と共に9ビット入力のアキュムレータを構成する。このアキュムレータの9ビット入力のうち、上位8ビットには、加算器2と遅延器4とからなる14ビットのアキュムレータの出力のうち、上位8ビットが入力される。残りの最下位ビット入力には、入力端子7が接続される。
【0072】
13は6ビット入力の加算器で、6ビットの遅延器15と共に6ビット入力のアキュムレータを構成する。この6ビット入力のアキュムレータには、加算器8の出力信号のうちの上位6ビットが入力される。
【0073】
18は4ビット入力の加算器で、4ビットの遅延器20と共に4ビット入力のアキュムレータを構成する。この4ビット入力のアキュムレータには、加算器13の出力信号のうちの上位4ビットが入力される。
【0074】
各アキュムレータのオーバーフロー信号22、23、24、25は、信号処理部27に入力される。信号処理部27では、加算器48によりオーバーフロー信号22と、オーバーフロー信号23の一階微分と、オーバーフロー信号24の二階微分と、オーバーフロー信号25の三階微分の和がとられ、出力端子28より加算結果が出力される。
【0075】
以上述べた、4個のアキュムレータと、信号処理部27からなるブロック全体で、1個の信号処理装置が構成されている。その入力端子は1であり、出力端子は28である。また、入力端子7は、0と1をランダムに発生する信号源を接続するための端子である。
【0076】
作用のところで述べたとおり、この入力端子7に0と1をランダムに発生する信号源を接続することにより、この信号処理装置の出力に含まれる、不要な線スペクトルを抑制することができる。
【0077】
図12は、本発明による信号処理装置の第2の実施の形態に関わる説明図を示す。本実施の形態は、図11に示した第1の実施の形態とほぼ同じ構成を有している。違いは、9ビット入力のアキュムレータ8の最下位ビット入力端子7に、3入力NANDゲート30の出力信号が入力される点にある。3入力NANDゲート30には、4ビットの遅延器20の出力データのうちの下位3ビットが入力される。即ち、図11の入力端子7に接続する、0と1をランダムに発生する外部信号源の代わりに、1クロック前のアキュムレータ18の出力信号に相当する、遅延器20の出力信号の下位3ビットのNANDゲート出力を入力端子7に入力している。
【0078】
図13は、本発明による信号処理装置の第3の実施の形態に関わる説明図を示す。本実施の形態は、図11に示した第1の実施の形態とほぼ同じ構成を有している。違いは、加算器13と遅延器15とからなる6ビット入力の1次シグマデルタ変調器の最下位ビット入力が、入力端子32として外部に取り出されている点にある。入力端子7と、この入力端子32は、0と1をランダムに発生する外部信号源を接続するための端子である。
【0079】
図14は、本発明による信号処理装置の第4の実施の形態に関わる説明図を示す。本実施の形態は、図13に示した第3の実施の形態とほぼ同じ構成を有している。違いは、9ビット入力のアキュムレータ8の最下位ビット入力端子7に、3入力NANDゲート30の出力信号が入力され、かつ6ビット入力のアキュムレータ13の最下位ビット入力端子32に、3入力NANDゲート34の出力信号が入力されている点にある。加えて、3入力NANDゲート30には、4ビットの遅延器20の出力データのうちの下位3ビットが入力され、3入力NANDゲート34には、4ビットの遅延器20の出力データのうちの上位3ビットが入力されている。即ち、図13の入力端子7と32に接続する、0と1をランダムに発生する信号として、1クロック前のアキュムレータ18の出力信号を3入力NANDゲート30、34に入力して得られる信号を用いている。
【0080】
なお、上記の第1〜第4の実施の形態における信号処理部27の第1の例について言えば、図2で説明した信号処理部27とまったく同じ構成で良い。従って、図示及び詳しい説明は省略するが、信号処理部27では、オーバーフロー信号22と、オーバーフロー信号23の一階微分結果と、オーバーフロー信号24の二階微分結果と、オーバーフロー信号25の三階微分結果の和を取り、端子28より出力する。
【0081】
図15は、信号処理部27の第2の例を示す。49、50、51、52、53、54は遅延器である。信号処理器55では、オーバーフロー信号22の値と、オーバーフロー信号23の値と、オーバーフロー信号24の値と、オーバーフロー信号25の値と、遅延器49の出力を−1倍した値と、遅延器50の出力を−2倍した値と、遅延器51の出力値と、遅延器52の出力を−3倍した値と、遅延器53の出力を3倍した値と、遅延器54の出力を−1倍した値の和をとり、端子28より出力する。この構成によっても、キャリー信号、つまりオーバーフロー信号22と、オーバーフロー信号23の一階微分結果と、オーバーフロー信号24の二階微分結果と、オーバーフロー信号25の三階微分結果の和を取り、端子28より出力する作用が実現される。
【0082】
図16は、本発明による信号処理装置の第5の実施の形態に関わる説明図を示す。端子1が、外部から信号を入力する端子である。端子1のビット数は14ビットである。2は14ビット入力の加算器で、14ビットの遅延器4と共に14ビット入力のアキュムレータを構成する。この14ビット入力のアキュムレータの入力は、信号端子1に入力される14ビットの信号である。
【0083】
8は9ビット入力の加算器で、9ビットの遅延器10と共に9ビット入力のアキュムレータを構成する。このアキュムレータには、加算器2と遅延器4とからなる14ビットのアキュムレータの出力のうち、上位9ビットが入力される。
【0084】
13は6ビット入力の加算器で、6ビットの遅延器15と共に6ビット入力のアキュムレータを構成する。この6ビット入力のアキュムレータには、加算器8の出力信号のうちの上位6ビットが入力される。
【0085】
18は4ビット入力の加算器で、4ビットの遅延器20と共に4ビット入力のアキュムレータを構成する。この4ビット入力のアキュムレータには、加算器13の出力信号のうちの上位4ビットが入力される。
【0086】
各アキュムレータのオーバーフロー信号22、23、24、25は、信号処理部27に入力される。信号処理部27では、オーバーフロー信号22と、オーバーフロー信号23の一階微分と、オーバーフロー信号24の二階微分と、オーバーフロー信号25の三階微分の和がとられ、出力端子28より結果が出力される。
【0087】
以上述べた、4個のアキュムレータと、信号処理部27からなるブロック全体で、1個の信号処理装置が構成されている。その入力端子は1であり、出力端子は28である。
【0088】
図17は、本発明による信号処理装置を用いた、フラクショナルN−PLLシンセサイザの第1の実施の形態に関わる説明図を示す。VCO84の出力は2つに分岐され、一方はPLLシンセサイザの最終出力88となり、もう一方は整数分周器86に入力される。整数分周器86で分周された出力は位相比較器(以下、PDと略称する)81に入力される。PD81のもう一方の入力には、リファレンス信号87が入力され、リファレンス信号87と、整数分周器86の出力信号との位相差がチャージポンプ(以下、CPと略称する)82へ出力される。CP82は、受け取った位相差情報を電流、ないしは電圧に変換し、これがループフィルタ(以下、L.F.と略称する)83を通った後、VCO84にフィードバックされる。このフィードバックの作用により、VCO84の出力する信号の周波数は、リファレンス信号87の周波数の分周比倍にロックされる。このとき、整数分周器86の分周比を、本発明による信号処理装置を応用した分周比制御器85で時系列的に制御することで、時間平均値として非整数の分周比を実現する。結果として、VCO84の出力周波数を、リファレンス周波数fref の非整数倍の値とすることができる。
【0089】
なお、図17に示したブロックのうち、整数分周器86と分周比制御器85のみを取り出せば、これが非整数分周器として動作することは明白である。
【0090】
図18は、本発明による信号処理装置を分周比制御器85として見た場合の第1の実施の形態に関わる説明図を示す。本実施の形態は、図11に示した信号処理装置の第1の実施の形態とほぼ同じ構成を有している。違いは、信号処理部121が、信号入力端子26を備えている点にある。信号処理部121では、信号入力端子26から入力される値と、オーバーフロー信号22と、オーバーフロー信号23の一階微分と、オーバーフロー信号24の二階微分と、オーバーフロー信号25の三階微分の和がとられ、出力端子28より結果が出力される。
【0091】
信号入力端子26に所望の分周比の整数部を、信号入力端子1に所望の分周比の小数部のデータを入力することにより、出力端子28には時間と共に変動する整数値が出力される。その時間平均値は、所望の、非整数の分周比に等しい数値となる。この出力端子28に現れる信号を、分周比設定情報として整数分周器86(図17)に入力し、整数分周器86の整数分周比を時系列的に変化させることにより、非整数分周動作が実現される。
【0092】
なお、非整数の分周比を、その整数部と小数部に分割し、それぞれ入力端子26、1に振り分ける方法は、従来技術によるフラクショナルN−PLLシンセサイザにおいて用いられている方法と何ら変わるところがないので、ここでは詳細は述べない。
【0093】
図19は、本発明による分周比制御器85の第2の実施の形態に関わる説明図を示す。本実施の形態は、図12に示した信号処理装置の第2の実施の形態とほぼ同じ構成を有している。違いは、信号処理部121が、信号入力端子26を備えている点にある。信号処理部121では、信号入力端子26から入力される値と、オーバーフロー信号22と、オーバーフロー信号23の一階微分と、オーバーフロー信号24の二階微分と、オーバーフロー信号25の三階微分の和がとられ、出力端子28より結果が出力される。
【0094】
図20は、本発明による分周比制御器85の第3の実施の形態に関わる説明図を示す。本実施の形態は、図13に示した信号処理装置の第3の実施の形態とほぼ同じ構成を有している。違いは、信号処理部121が、信号入力端子26を備えている点にある。信号処理部121では、信号入力端子26から入力される値と、オーバーフロー信号22と、オーバーフロー信号23の一階微分と、オーバーフロー信号24の二階微分と、オーバーフロー信号25の三階微分の和がとられ、出力端子28より結果が出力される。
【0095】
図21は、本発明による分周比制御器85の第4の実施の形態に関わる説明図を示す。本実施例は、図14に示した信号処理装置の第4の実施の形態とほぼ同じ構成を有している。違いは、信号処理部121が、信号入力端子26を備えている点にある。信号処理部121では、信号入力端子26から入力される値と、オーバーフロー信号22と、オーバーフロー信号23の一階微分と、オーバーフロー信号24の二階微分と、オーバーフロー信号25の三階微分の和がとられ、出力端子28より結果が出力される。
【0096】
図22は、本発明による分周比制御器85における信号処理部121の第1の例に関わる説明図を示す。本例は、前に述べた信号処理部の第1の例、つまり図2の信号処理部27とほぼ同じ構成を有している。違いは、加算器48において、信号入力端子26に与えられる信号と、オーバーフロー信号22と、オーバーフロー信号23の一階微分結果と、オーバーフロー信号24の二階微分結果と、オーバーフロー信号25の三階微分結果の和が取られる点にある。
【0097】
図23は、本発明による分周比制御器85における信号処理部121の第2の例に関わる説明図を示す。本例は、図15に示した信号処理部27の第2の例とほぼ同じ構成を有している。違いは、加算器56において、信号処理器55の出力と、信号入力端子26に与えられる信号の和が取られる点にある。
【0098】
図24は、本発明による分周比制御器85の第5の実施の形態に関わる説明図を示す。本実施の形態は、図11に示した信号処理装置の第1の実施の形態とほぼ同じ構成を有している。違いは、加算器8と遅延器10からなる2番目のアキュムレータの入力が、加算器2の出力からではなく、遅延器4の出力から取られている。また、加算器13と遅延器15からなる3番目のアキュムレータの入力が、加算器8の出力からではなく、遅延器10の出力から取られている。加えて、加算器18と遅延器20からなる4番目のアキュムレータの入力が、加算器13の出力からではなく、遅延器15の出力から取られている。即ち、2番目のアキュムレータには、1番目のアキュムレータの1クロック前の出力値の上位8ビットが入力され、3番目のアキュムレータには、2番目のアキュムレータの1クロック前の出力値の上位6ビットが入力され、4番目のアキュムレータには、3番目のアキュムレータの1クロック前の出力値の上位4ビットが入力されている。各アキュムレータのオーバーフロー信号22、23、24、25は、信号処理部101に入力される。
【0099】
信号処理部101では、信号入力端子26から入力される値と、オーバーフロー信号22と、オーバーフロー信号23の一階微分と、オーバーフロー信号24の二階微分と、オーバーフロー信号25の三階微分の和がとられ、出力端子28より結果が出力される。
【0100】
図25は、本発明における信号処理部101の第1の例に関わる説明図を示す。102、103、104、105、106、107は、入力したデータを1クロック遅延させて出力する遅延器である。これらの遅延器が挿入されていることを除けば、本構成は、図22に示した信号処理部121の第1の例の構成と同じである。以上の構成により、信号処理部101では、信号端子26より入力される分周比の整数部分のデータと、オーバーフロー信号22を3クロック遅延させた信号と、オーバーフロー信号23の一階微分を2クロック遅延させた信号と、オーバーフロー信号24の二階微分を1クロック遅延させた信号と、オーバーフロー信号25の三階微分の和がとられ、出力端子28より結果が出力される。
【0101】
図26は、本発明による分周比制御器85の第6の実施の形態に関わる説明図を示す。本実施の形態は、図24に示した分周比制御器85の第5の実施の形態と同様の構成において、そのクロックの与え方の一つの例を示したものである。クロック信号は入力端子108より与えられ、加算器2、8、13、18、遅延器4、10、15、20、信号処理部101に分配される。加算器2、8、13、18はクロックのアップエッジに同期して動作し、遅延器4、10、15、20と信号処理部101はクロックのダウンエッジに同期して動作する。
【0102】
図27は、本発明による分周比制御器85の第7の実施の形態に関わる説明図を示す。本実施の形態は、図19に示した分周比制御器85の第2の実施の形態と同様の構成において、そのクロックの与え方の一つの例を示したものである。クロック信号は入力端子108より与えられ、加算器2、遅延器4、10、15、20、信号処理部121に分配される。加算器2と8との間が信号線109で接続され、加算器8と13との間は信号線110で、加算器13と18との間は信号線111でそれぞれ接続されている。
【0103】
加算器2はクロックのアップエッジに同期して動作する。加算器2の動作が終了すると、信号線109に加算器2の動作終了を表す信号が発生し、加算器8はこれを受けて動作を開始する。加算器8の動作が終了すると、信号線110に加算器8の動作終了を表す信号が発生し、加算器13はこれを受けて動作を開始する。加算器13の動作が終了すると、信号線111に加算器13の動作終了を表す信号が発生し、加算器18はこれを受けて動作を開始する。
【0104】
以上の加算器2、8、13、18の一連の動作は、クロック信号の半周期以内に終了する。遅延器4、10、15、18と信号処理部121はクロックのダウンエッジに同期して動作する。
【0105】
図28は、本発明による信号処理装置を用いたフラクショナルN−PLLシンセサイザの第2の実施の形態に関わる説明図を示す。本実施の形態は、図17に示したフラクショナルN−PLLシンセサイザの第1の実施の形態と同様の構成において、分周比制御器85へのクロックの与え方の一つの例を示したものである。本実施の形態では、分周比制御器85は、整数分周器86の出力信号をクロックとして動作する。なお、分周比制御器85へのクロック供給線113に、バッファ回路を設けたり、正負を反転するためのインバータを設けたりしても構わない。
【0106】
図29は、本発明による信号処理装置を用いたフラクショナルN−PLLシンセサイザの第3の実施の形態に関わる説明図を示す。本実施の形態では、分周比制御器85は、リファレンス信号87をクロックとして動作する。なお、分周比制御器85へのクロック供給線114に、バッファ回路を設けたり、正負を反転するためのインバータを設けたりしても構わない。
【0107】
図30は、本発明による信号処理装置を用いたフラクショナルN−PLLシンセサイザの第4の実施の形態に関わる説明図を示す。115は、整数分周器86の出力を分岐して得た信号を遅延させるための遅延器である。分周比制御器85は、整数分周器86の出力信号を遅延させて得た遅延信号をクロックとして動作する。
【0108】
図31は、本発明による信号処理装置を用いたフラクショナルN−PLLシンセサイザの第5の実施の形態に関わる説明図を示す。116は、リファレンス信号87を分岐したリファレンス信号114を遅延させるための遅延器である。分周比制御器85は、リファレンス信号114を遅延させて得た遅延信号をクロックとして動作する。
【0109】
図32は、本発明による信号処理装置を用いたフラクショナルN−PLLシンセサイザの第6の実施の形態に関わる説明図を示す。115は、整数分周器86の出力を分岐して得た信号117を遅延させるための遅延器である。遅延器115の遅延時間を一定に保つため、遅延器115は整数分周器86から信号118を受け取っている。整数分周器86から遅延器115へ渡される信号118の例としては、整数分周器86を構成するプリスケーラの出力や、同じく整数分周器86を構成するスワロカウンタの出力などが挙げられる。分周比制御器85は、整数分周器86の出力信号を遅延させて得た信号117をクロックとして動作する。
【0110】
図33は、本発明による信号処理装置を用いたフラクショナルN−PLLシンセサイザの第7の実施の形態に関わる説明図を示す。整数分周器86は、位相の異なる複数の分周出力を発生する整数分周器である。整数分周器86の出力の一方である信号120はPD81へ、もう一方は分周比制御器85にクロック信号119として供給される。
【0111】
【発明の効果】
以上説明してきたように、本発明によれば同じ入力ビット数を維持しつつ回路規模が小さくて済む信号処理装置を提供することができ、チップ面積の増大、消費電流の増加の問題を解消することができる。
【0112】
本発明による信号処理装置を分周比制御部として備えることで回路規模の小さなフラクショナルN−PLLシンセサイザを提供することができ、特に、不要な線スペクトルを抑制することで不要なスプリアスを抑制することができる。
【図面の簡単な説明】
【図1】本発明による信号処理装置の第1の基本例を示した回路図である。
【図2】図1に示された信号処理部の例を示した回路図である。
【図3】本発明による信号処理装置の第2の基本例を示した回路図である。
【図4】従来の信号処理装置の一例を示したブロック図である。
【図5】図4に示された信号処理部の例を示した回路図である。
【図6】フラクショナルN−PLLシンセサイザの構成を示したブロック図である。
【図7】従来の信号処理装置における周波数−量子化ノイズ特性を説明するための図である。
【図8】本発明による信号処理装置における周波数−量子化ノイズ特性を説明するための図である。
【図9】本発明による信号処理装置における周波数−量子化ノイズ特性を説明するための図である。
【図10】本発明による信号処理装置の第3の基本例を示した回路図である。
【図11】本発明による信号処理装置の第1の実施の形態を示した回路図である。
【図12】本発明による信号処理装置の第2の実施の形態を示した回路図である。
【図13】本発明による信号処理装置の第3の実施の形態を示した回路図である。
【図14】本発明による信号処理装置の第4の実施の形態を示した回路図である。
【図15】本発明による信号処理装置における信号処理部の第2の例を示した回路図である。
【図16】本発明による信号処理装置の第5の実施の形態を示した回路図である。
【図17】本発明による信号処理装置を用いたフラクショナルN−PLLシンセサイザの第1の実施の形態を示したブロック図である。
【図18】本発明による分周比制御器の第1の実施の形態を示した回路図である。
【図19】本発明による分周比制御器の第2の実施の形態を示した回路図である。
【図20】本発明による分周比制御器の第3の実施の形態を示した回路図である。
【図21】本発明による分周比制御器の第4の実施の形態を示した回路図である。
【図22】図18〜図21に示された分周比制御器における信号処理部の第1の例を示した回路図である。
【図23】図18〜図21に示された分周比制御器における信号処理部の第2の例を示した回路図である。
【図24】本発明による分周比制御器の第5の実施の形態を示した回路図である。
【図25】図24に示された分周比制御器における信号処理部の第1の例を示した回路図である。
【図26】本発明による分周比制御器の第6の実施の形態を示した回路図である。
【図27】本発明による分周比制御器の第7の実施の形態を示した回路図である。
【図28】本発明による信号処理装置を用いたフラクショナルN−PLLシンセサイザの第2の実施の形態を示したブロック図である。
【図29】本発明による信号処理装置を用いたフラクショナルN−PLLシンセサイザの第3の実施の形態を示したブロック図である。
【図30】本発明による信号処理装置を用いたフラクショナルN−PLLシンセサイザの第4の実施の形態を示したブロック図である。
【図31】本発明による信号処理装置を用いたフラクショナルN−PLLシンセサイザの第5の実施の形態を示したブロック図である。
【図32】本発明による信号処理装置を用いたフラクショナルN−PLLシンセサイザの第6の実施の形態を示したブロック図である。
【図33】本発明による信号処理装置を用いたフラクショナルN−PLLシンセサイザの第7の実施の形態を示したブロック図である。
【符号の説明】
1 信号入力端子
2、8、13、18 加算器
4、10、15、20 遅延器
22、23、24、25 オーバーフロー信号
27 信号処理部
28 出力端子
30 3入力NANDゲート
35、37、39、41、43、45 遅延器
81 位相比較器
82 チャージポンプ
83 ループフィルタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a signal processing device, a non-integer frequency divider, and a fractional N-PLL synthesizer using the same.
[0002]
[Prior art]
A sigma delta modulator is known as an example of a signal processing device. The configuration of a conventional typical fourth-order sigma delta modulator is shown in FIG.
[0003]
In FIG. 4, a digital signal is input to the
[0004]
The
[0005]
The block composed of the
[0006]
67, 72 and 77 are overflow signals of the
[0007]
A specific configuration example of the
[0008]
With the above configuration, this
[0009]
The entire block composed of the four accumulators and the
[0010]
According to the above prior art, for example, an n-th order sigma delta modulator corresponding to an input signal having a 20-bit dynamic range requires n 20-bit accumulators and n 20-bit delay elements. Scale increases. This not only leads to disadvantages such as an increase in chip area and an increase in current consumption, but also leads to disadvantages such as an increase in noise leaking to the power supply line and the ground line during operation.
[0011]
Such a sigma delta modulator is also widely used as a component of a fractional frequency divider of a fractional N-PLL synthesizer. Related techniques are disclosed in US Pat. No. 4,609,881, US Pat. No. 4,758,802, US Pat. No. 4,965,531, and the like.
[0012]
A general configuration of a fractional N-PLL synthesizer is shown in FIG. In FIG. 6, the output of the VCO 84 is branched into two, one is the
[0013]
In the configuration of FIG. 6, the frequency division ratio of the
[0014]
[Problems to be solved by the invention]
As described above, the n-th order sigma-delta modulator requires n adders and n delay elements, and thus has a drawback that the circuit scale is increased. In a fractional N-PLL synthesizer using a sigma-delta modulator, the size of the sigma-delta modulator circuit leads to disadvantages such as an increase in chip area and an increase in current consumption, and the operation of the sigma-delta modulator. Noise that leaks into the power supply line and the ground line accompanying this leads to disadvantages such as deterioration of the C / N of the synthesizer.
[0015]
The present invention solves the above-described problems, and an object thereof is to provide a signal processing device having a small circuit scale.
[0016]
Another object of the present invention is to provide a non-integer frequency divider provided with the above signal processing device.
[0017]
Still another object of the present invention is to provide a fractional N-PLL synthesizer including the above-described non-integer frequency divider.
[0018]
[Means for Solving the Problems]
The signal processing device according to the first aspect of the present invention comprises: p (1) A first signal input terminal of bits and a second signal input terminal of k bits; {P (1) -1} As an integer p (1) A first accumulator for bits and a second accumulator for q bits, and addition means for adding an overflow signal of the first accumulator and a signal obtained by performing a first-order differentiation operation on the overflow signal of the second accumulator, Input from the first signal input terminal p (1) A bit signal is input to the first accumulator, and an upper (qk) bit of the input of the second accumulator has an upper (qk) of the output signal of the first accumulator. A bit is input, and the second signal input terminal is connected to the remaining k bits of the second accumulator.
[0019]
The signal processing apparatus according to the second aspect of the present invention includes a p (1) -bit first signal input terminal and a k-bit second signal input terminal, wherein n is an integer equal to or greater than 3, N-th n accumulators, a means for (m−1) -th order differential operation of an overflow signal of the m-th accumulator with respect to all integers from 1 to n, and the first to n-th accumulators Adding means for adding the differential result of the overflow signal, and input from the first signal input terminal p (1) A bit signal is input to the first accumulator, the number of bits of the m-th accumulator is p (m), and p (2) is an integer less than or equal to p (1) −1, and the second accumulator The upper p (2) -k bits of the output signal of the first accumulator are input to the upper p (2) -k bits of the inputs, and the remaining k bits of the second accumulator are The second signal input terminal is connected, and for all integers s of 3 to n, p (s) is an integer of p (s−1) or less, and the s-th accumulator includes (s− The upper p (s) bits of the output signal of the accumulator of 1) are input.
[0020]
A signal processing device according to a third aspect of the present invention is characterized in that k = 1 in the signal processing device according to any one of the first and second aspects.
[0021]
A signal processing apparatus according to a fourth aspect of the present invention is the signal processing apparatus according to any one of the second and third aspects, wherein the third and subsequent signals are input to the k-bit second signal input terminal. Any k bits are selected from the output signal of the accumulator and used.
[0022]
A signal processing device according to a fifth aspect of the present invention is the signal processing device according to any one of the second and third aspects, wherein a signal input to the second signal input terminal of k bits is transmitted from the third to the third. It is characterized in that it is obtained by means of logic synthesis means of an arbitrary r-bit signal selected from the accumulator output.
[0023]
A signal processing device according to a sixth aspect of the present invention provides: p (1) A first signal input terminal of bits and a second signal input terminal of k bits; {P (1) -1} As an integer p (1) A first accumulator of bits and a second accumulator of q bits, and an adding means for adding an overflow signal one clock before the first accumulator and a signal obtained by performing a first-order differentiation operation on the overflow signal of the second accumulator And input from the first signal input terminal p (1) Bit signal p (1) Bits are input to the first accumulator, and the upper (q−k) bits of the input of the second accumulator include the upper (q− of the output signals one clock before the first accumulator. k) a bit is input, and the second signal input terminal is connected to the remaining k bits of the second accumulator.
[0024]
The signal processing device according to the seventh aspect of the present invention provides a p (1) -bit first signal input terminal. Child And k-bit second signal input terminals, where n is an integer greater than or equal to n, the first to n-th accumulators, and all the integers m greater than or equal to 1 and less than or equal to m Means for calculating an (m−1) -th order differential operation of an overflow signal before (n−m) clocks of the accumulator, and an adding means for adding the differential results of the overflow signals of the first to n-th accumulators, Input from the first signal input terminal p (1) A bit signal is input to the first accumulator, the number of bits of the m-th accumulator is p (m), and p (2) is an integer less than or equal to p (1) −1, and the second accumulator The upper p (2) -k bits of the output signal one clock before the first accumulator are input to the upper p (2) -k bits of the first input, and the remaining accumulators of the first accumulator are input. The second signal input terminal is connected to k bits, and p (s) is an integer of p (s-1) or less for all integers s of 3 to n, and the sth accumulator includes: The upper p (s) bits of the output signal one clock before the (s−1) -th accumulator are input.
[0025]
A signal processing device according to an eighth aspect of the present invention is the signal processing device according to any one of the sixth and seventh aspects, wherein k = 1.
[0026]
A signal processing apparatus according to a ninth aspect of the present invention is the signal processing apparatus according to any of the seventh and eighth aspects, wherein the third and subsequent signals are input to the second signal input terminal of k bits. Any k bits are selected from the output signal of the accumulator and used.
[0027]
A signal processing device according to a tenth aspect of the present invention is the signal processing device according to any of the seventh and eighth aspects, wherein the signal input to the second signal input terminal of k bits is the third and subsequent signals. It is characterized in that it is obtained by means of logic synthesis means of an arbitrary r-bit signal selected from the accumulator output.
[0028]
A signal processing device according to an eleventh aspect of the present invention is the signal processing device according to any one of the second to fifth aspects, p (1) A third input terminal of k (1) bits in addition to the first signal input terminal of bits and the second signal input terminal of k bits; The upper p (t) -k (1) bits of the output signal of the adder in the (t-1) th accumulator are input to the upper p (t) -k (1) bits of the input of the t accumulator. The third input terminal of k (1) bits is connected to the remaining k (1) bits of the t-th accumulator.
[0029]
A signal processing device according to a twelfth aspect of the present invention is the signal processing device according to any one of the seventh to tenth aspects, p (1) A third input terminal of k (1) bits in addition to the first signal input terminal of bits and the second signal input terminal of k bits; The upper p (t) -k (1) bits of the input of the t accumulator include the upper p (t) -k (1) of the output signal one clock before the adder in the (t-1) th accumulator. ) Bits are input, and k (1) bit input terminals are connected to the remaining k (1) bits.
[0030]
The signal processing device according to a thirteenth aspect of the present invention is the signal processing device according to any one of the eleventh and twelfth aspects, wherein the signal input to the third input terminal of k (1) bits is ( An arbitrary k (1) bit is selected from the output signals of the (t + 1) th and subsequent accumulators and used.
[0031]
A signal processing device according to a fourteenth aspect of the present invention is the signal processing device according to any one of the eleventh and twelfth aspects, wherein a signal input to the third input terminal of k (1) bits is It is characterized in that it is obtained by logic synthesis means for an arbitrary r-bit signal selected from the t + 1) th and subsequent accumulator outputs.
[0032]
A signal processing device according to a fifteenth aspect of the present invention is characterized in that k (1) = 1 in the signal processing device according to any one of the eleventh to fourteenth aspects.
[0033]
A signal processing device according to a sixteenth aspect of the present invention is the signal processing device according to any one of the second to fifth aspects, out of (n−2) integer values included in the range of 3 to n. When v is selected and the values are expressed as t (1), t (2),..., t (v) in order from the smallest, for any integer w between 1 and v, k ( w) bit input terminal, and the upper p {t (w)}-k (w) bits of the input of the t (w) th accumulator include the {t (w) -1} th accumulator. The upper p {t (w)}-k (w) bits of the output signal are input, and the remaining k (w) bits of the t (w) -th accumulator are k (w) -bit input terminals. Are connected.
[0034]
A signal processing device according to a seventeenth aspect of the present invention is the signal processing device according to any one of the seventh to tenth aspects, out of (n−2) integer values included in the range of 3 to n. When v is selected and the values are expressed as t (1), t (2),..., t (v) in order from the smallest, for any integer w between 1 and v, k ( w) bit input terminal, and the upper p {t (w)}-k (w) bits of the input of the t (w) th accumulator include the {t (w) -1} th accumulator. The upper p {t (w)}-k (w) bits of the output signal one clock before are input, and the remaining k (w) bits of the t (w) -th accumulator are k (w). A bit input terminal is connected.
[0035]
The signal processing device according to an eighteenth aspect of the present invention is the signal processing device according to any one of the sixteenth and seventeenth aspects, wherein the k (w ) As a signal to be input to the bit input terminal, any k (w) bit is selected from the output signals of the t (w) + 1st and subsequent accumulators and used.
[0036]
A signal processing device according to a nineteenth aspect of the present invention is the signal processing device according to any one of the sixteenth to eighteenth aspects, wherein for some or all integers w between 1 and v, the k (w ) A signal to be input to a bit input terminal is obtained by logic synthesis means of an arbitrary r (w) bit signal selected from output signals of the t (w) + 1st and subsequent accumulators.
[0037]
A signal processing device according to a twentieth aspect of the present invention is the signal processing device according to any one of the sixteenth to eighteenth aspects, wherein k (w) = 1 is set for all integers w of 1 or more and v or less. It is characterized by that.
[0038]
A signal processing device according to a twenty-first aspect of the present invention is the signal processing device according to any of the first to twentieth aspects, wherein the second signal input terminal of k bits is not provided, and the input of the second accumulator The upper p (2) bits of the output signal of the first accumulator are input to the upper p (2) bits.
[0039]
A signal processing device according to a twenty-second aspect of the present invention provides: p (1) A first signal input terminal of the bit, and q {P (1) -1} As an integer p (1) A first accumulator for bits, a second accumulator for q bits, and an adding means for adding an overflow signal of the first accumulator and a signal obtained by performing a first-order differentiation operation on the overflow signal of the second accumulator, Input from the first signal input terminal p (1) Bit signal p (1) The upper q bits of the output signal of the first accumulator are input to the upper q bits of the input of the second accumulator. .
[0040]
A signal processing device according to a twenty-third aspect of the present invention includes a p (1) -bit first signal input terminal, and n is an integer equal to or greater than 3, and 1 to n-th accumulators, 1 Means for calculating (m−1) th order differentiation of the overflow signal of the m-th accumulator and addition of adding the differentiation results of the overflow signals of the first to n-th accumulators for all integers m above n. And the number of bits of the m-th accumulator is p (m), and p (2) is an integer equal to or less than p (1) −1, and the upper p (of the inputs of the second accumulator 2) The upper p (2) bits of the output signal of the first accumulator are input to the bits, and p (s) is less than or equal to p (s−1) for all integers s from 3 to n. An integer, the s th accumulator The, characterized in that the upper p (s) bits of the accumulator output signal of the (s-1) is input.
[0041]
A signal processing device according to a twenty-fourth aspect of the present invention is the signal processing device according to any one of the first to twenty-third aspects, wherein all the accumulators, all the differential operation means, and all the additions constituting the signal processing device. The arithmetic means operates in synchronization with a clock signal supplied from the outside.
[0042]
According to a twenty-fifth aspect of the present invention, an integer frequency divider and the signal processing device according to any one of
[0043]
A non-integer frequency divider according to a twenty-sixth aspect of the present invention is the non-integer frequency divider of the twenty-fifth aspect, wherein an output signal of the integer frequency divider is used as a clock of the signal processing device. .
[0044]
A non-integer frequency divider according to a twenty-seventh aspect of the present invention is the non-integer frequency divider of the twenty-fifth aspect synchronized with the operation of the integer frequency divider as means for generating a clock of the signal processing device. A clock generator is provided.
[0045]
The non-integer frequency divider according to a twenty-eighth aspect of the present invention is the non-integer frequency divider of the twenty-fifth aspect, wherein the output signal of the integer frequency divider is delayed as means for generating a clock of the signal processing device. It is characterized by using the signal which made it.
[0046]
According to a twenty-ninth aspect of the present invention, there is provided a fractional N-PLL synthesizer comprising the non-integer frequency divider according to any one of the twenty-fifth to twenty-eighth aspects.
[0047]
A fractional N-PLL synthesizer according to a thirtieth aspect of the present invention is the fractional N-PLL synthesizer according to the twenty-ninth aspect, wherein a reference signal of the synthesizer is used as a clock of the signal processing device.
[0048]
The fractional N-PLL synthesizer according to the thirty-first aspect of the present invention is the fractional N-PLL synthesizer according to the thirty-third aspect, wherein the fractional N-PLL synthesizer generates clocks synchronized with the reference signal of the synthesizer as means for generating the clock of the signal processing device. A device is provided.
[0049]
A fractional N-PLL synthesizer according to a thirty-second aspect of the present invention is the fractional N-PLL synthesizer according to the thirty-third aspect, wherein a signal obtained by delaying a reference signal of the synthesizer is used as a clock of the signal processing device. Features.
[0050]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows a first basic example of the configuration of a signal processing apparatus according to the present invention. The
[0051]
[0052]
[0053]
[0054]
The overflow signals 22, 23, 24, 25 of each accumulator are input to the
[0055]
With the above configuration, the
[0056]
The entire block composed of the four accumulators and the
[0057]
In the configuration shown in FIG. 1, the
[0058]
FIG. 3 shows a second basic example of the configuration of the signal processing apparatus according to the present invention. The configuration is almost the same as that shown in FIG. 1, and the output signal of the 3-
[0059]
The output spectrum of the signal processing apparatus according to the present invention will be described with reference to FIGS. FIG. 7 shows a quantization noise spectrum of the signal processing apparatus having the conventional configuration shown in FIG. The order of the sigma delta modulator is fourth order, the number of bits of the input signal is 20 bits, and the clock frequency is 2.4 MHz. The slope of the quantization noise is 80 db / dec, which is four
[0060]
FIG. 8 is a quantization noise spectrum of the signal processing apparatus having the configuration of FIG. 10, which is the third basic example of the present invention. The configuration of FIG. 10 is the same as the example of the present invention shown in FIG. 1 except that the
[0061]
Compared with the spectrum of the prior art shown in FIG. 7, the quantization noise in the region of 30 KHz or less is flattened by reducing the number of bits of accumulators cascaded in multiple stages. In FIG. 8, this is represented as floor noise 91. Further, in the region of 30 KHz or higher, an 80 db / dec slope similar to that of the prior art is obtained, but some unnecessary line spectra such as spurious 89 and 90 appear in FIG.
[0062]
First, regarding the rise in floor noise in the low frequency region, for example, in the case of FIG. 8, the floor noise level is 120 db or more lower than the maximum output level and is sufficiently negligible in audio applications. The floor noise level depends on the clock frequency and how to reduce the number of accumulator bits cascaded in multiple stages.
[0063]
Therefore, it is possible to keep the floor noise at a level that can be ignored by optimally designing the clock frequency and how to reduce the number of bits of the accumulator according to the specifications required in the field to which the present invention is applied.
[0064]
On the other hand, unnecessary line spectra such as spurious 89 and 90 are generated because the periodicity of the output signal becomes remarkable due to the small number of bits of the accumulator in the subsequent stage. This line spectrum may or may not be ignored depending on the application. If this unnecessary line spectrum does not cause any practical damage, the configuration shown in FIG. 10 can be used as it is.
[0065]
FIG. 9 is a quantization noise spectrum of the signal processing apparatus having the configuration of FIG. 3 shown as the second basic example of the present invention. Similar to the example shown in FIG. 8, floor noise 93 appears in the region of 30 KHz or less. As described above, the floor noise does not cause a problem in practice, and the floor noise level can be designed by selecting the number of bits of the accumulator and the clock frequency.
[0066]
On the other hand, in the region of 30 kHz or higher, it can be seen that unlike the example shown in FIG. 8, no unnecessary line spectrum is seen. This is achieved by supplying a signal obtained by inputting the lower 3-
[0067]
The
[0068]
With the configuration described above, the same function can be realized with a circuit scale smaller than that of the high-order sigma delta modulator according to the prior art. Further, by applying feedback from the accumulator output of the subsequent stage to the least significant bit input of the accumulator input of the second stage, it is possible to suppress an unnecessary line spectrum caused by sequentially reducing the number of accumulator stages connected to the cascade.
[0069]
The advantages as described above can also be obtained for a fractional N-PLL synthesizer using the present invention as a frequency division ratio control unit. In that case, the signal processing device having the configuration shown in FIGS. 1 and 3 is used as the frequency
[0070]
【Example】
FIG. 11 is an explanatory diagram relating to the first embodiment of the signal processing apparatus according to the present invention. The
[0071]
[0072]
[0073]
[0074]
The overflow signals 22, 23, 24, 25 of each accumulator are input to the
[0075]
The entire block composed of the four accumulators and the
[0076]
As described in connection with the operation, by connecting a signal source that randomly generates 0 and 1 to the
[0077]
FIG. 12 is an explanatory diagram relating to the second embodiment of the signal processing apparatus according to the present invention. This embodiment has substantially the same configuration as that of the first embodiment shown in FIG. The difference is that the output signal of the 3-
[0078]
FIG. 13 is an explanatory diagram relating to the third embodiment of the signal processing apparatus according to the present invention. This embodiment has substantially the same configuration as that of the first embodiment shown in FIG. The difference is that the least significant bit input of the 6-bit input first-order sigma delta modulator composed of the
[0079]
FIG. 14 is an explanatory diagram relating to the fourth embodiment of the signal processing apparatus according to the present invention. This embodiment has substantially the same configuration as that of the third embodiment shown in FIG. The difference is that the output signal of the 3-
[0080]
Note that the first example of the
[0081]
FIG. 15 shows a second example of the
[0082]
FIG. 16 is an explanatory diagram relating to the fifth embodiment of the signal processing apparatus according to the present invention. The
[0083]
[0084]
[0085]
[0086]
The overflow signals 22, 23, 24, 25 of each accumulator are input to the
[0087]
The entire block composed of the four accumulators and the
[0088]
FIG. 17 is an explanatory diagram relating to the first embodiment of the fractional N-PLL synthesizer using the signal processing apparatus according to the present invention. The output of the
[0089]
It should be noted that if only the
[0090]
FIG. 18 is an explanatory diagram relating to the first embodiment when the signal processing apparatus according to the present invention is viewed as the frequency
[0091]
By inputting the integer part of the desired division ratio to the
[0092]
Note that the method of dividing the non-integer division ratio into its integer part and decimal part and allocating them to the
[0093]
FIG. 19 is an explanatory diagram relating to the second embodiment of the frequency
[0094]
FIG. 20 is an explanatory diagram relating to the third embodiment of the frequency
[0095]
FIG. 21 is an explanatory diagram relating to the fourth embodiment of the frequency
[0096]
FIG. 22 is an explanatory diagram relating to a first example of the
[0097]
FIG. 23 is an explanatory diagram relating to a second example of the
[0098]
FIG. 24 is an explanatory diagram relating to the fifth embodiment of the frequency
[0099]
In the
[0100]
FIG. 25 is an explanatory diagram relating to a first example of the
[0101]
FIG. 26 is an explanatory diagram relating to the sixth embodiment of the frequency
[0102]
FIG. 27 is an explanatory diagram relating to the seventh embodiment of the frequency
[0103]
The
[0104]
The series of operations of the
[0105]
FIG. 28 is an explanatory diagram relating to the second embodiment of the fractional N-PLL synthesizer using the signal processing device according to the present invention. This embodiment shows one example of how to supply a clock to the
[0106]
FIG. 29 is an explanatory diagram relating to the third embodiment of the fractional N-PLL synthesizer using the signal processing device according to the present invention. In the present embodiment, the frequency
[0107]
FIG. 30 is an explanatory diagram relating to the fourth embodiment of the fractional N-PLL synthesizer using the signal processing device according to the present invention.
[0108]
FIG. 31 is an explanatory diagram relating to the fifth embodiment of the fractional N-PLL synthesizer using the signal processing device according to the present invention.
[0109]
FIG. 32 is an explanatory diagram relating to the sixth embodiment of the fractional N-PLL synthesizer using the signal processing device according to the present invention.
[0110]
FIG. 33 is an explanatory diagram relating to the seventh embodiment of the fractional N-PLL synthesizer using the signal processing device according to the present invention. The
[0111]
【The invention's effect】
As described above, according to the present invention, it is possible to provide a signal processing device that can reduce the circuit scale while maintaining the same number of input bits, and solve the problems of increase in chip area and increase in current consumption. be able to.
[0112]
By providing the signal processing device according to the present invention as a division ratio control unit, a fractional N-PLL synthesizer with a small circuit scale can be provided, and in particular, unnecessary spurious can be suppressed by suppressing unnecessary line spectrum. Can do.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first basic example of a signal processing apparatus according to the present invention.
FIG. 2 is a circuit diagram showing an example of a signal processing unit shown in FIG.
FIG. 3 is a circuit diagram showing a second basic example of a signal processing apparatus according to the present invention.
FIG. 4 is a block diagram showing an example of a conventional signal processing apparatus.
5 is a circuit diagram illustrating an example of a signal processing unit illustrated in FIG. 4;
FIG. 6 is a block diagram showing a configuration of a fractional N-PLL synthesizer.
FIG. 7 is a diagram for explaining frequency-quantization noise characteristics in a conventional signal processing apparatus.
FIG. 8 is a diagram for explaining frequency-quantization noise characteristics in the signal processing apparatus according to the present invention.
FIG. 9 is a diagram for explaining frequency-quantization noise characteristics in the signal processing apparatus according to the present invention.
FIG. 10 is a circuit diagram showing a third basic example of the signal processing apparatus according to the present invention.
FIG. 11 is a circuit diagram showing a first embodiment of a signal processing device according to the present invention;
FIG. 12 is a circuit diagram showing a second embodiment of the signal processing apparatus according to the present invention.
FIG. 13 is a circuit diagram showing a third embodiment of the signal processing apparatus according to the present invention.
FIG. 14 is a circuit diagram showing a fourth embodiment of the signal processing apparatus according to the present invention.
FIG. 15 is a circuit diagram showing a second example of the signal processing unit in the signal processing device according to the present invention;
FIG. 16 is a circuit diagram showing a fifth embodiment of a signal processing device according to the present invention;
FIG. 17 is a block diagram showing a first embodiment of a fractional N-PLL synthesizer using a signal processing device according to the present invention.
FIG. 18 is a circuit diagram showing a first embodiment of a frequency division ratio controller according to the present invention.
FIG. 19 is a circuit diagram showing a second embodiment of the frequency division ratio controller according to the present invention.
FIG. 20 is a circuit diagram showing a third embodiment of the frequency division ratio controller according to the present invention.
FIG. 21 is a circuit diagram showing a fourth embodiment of the frequency division ratio controller according to the present invention.
22 is a circuit diagram showing a first example of a signal processing unit in the frequency division ratio controller shown in FIGS. 18 to 21; FIG.
FIG. 23 is a circuit diagram showing a second example of a signal processing unit in the frequency division ratio controller shown in FIGS. 18 to 21;
FIG. 24 is a circuit diagram showing a fifth embodiment of the frequency division ratio controller according to the present invention.
25 is a circuit diagram showing a first example of a signal processing unit in the frequency division ratio controller shown in FIG. 24. FIG.
FIG. 26 is a circuit diagram showing a sixth embodiment of the frequency division ratio controller according to the present invention.
FIG. 27 is a circuit diagram showing a seventh embodiment of the frequency division ratio controller according to the present invention;
FIG. 28 is a block diagram showing a second embodiment of a fractional N-PLL synthesizer using a signal processing device according to the present invention.
FIG. 29 is a block diagram showing a third embodiment of a fractional N-PLL synthesizer using a signal processing device according to the present invention.
FIG. 30 is a block diagram showing a fourth embodiment of a fractional N-PLL synthesizer using a signal processing device according to the present invention.
FIG. 31 is a block diagram showing a fifth embodiment of a fractional N-PLL synthesizer using a signal processing device according to the present invention.
FIG. 32 is a block diagram showing a sixth embodiment of a fractional N-PLL synthesizer using a signal processing device according to the present invention.
FIG. 33 is a block diagram showing a seventh embodiment of a fractional N-PLL synthesizer using a signal processing device according to the present invention.
[Explanation of symbols]
1 Signal input terminal
2, 8, 13, 18 Adder
4, 10, 15, 20 delay device
22, 23, 24, 25 Overflow signal
27 Signal processor
28 Output terminal
30 3-input NAND gate
35, 37, 39, 41, 43, 45 Delay
81 Phase comparator
82 Charge pump
83 Loop filter
Claims (32)
前記第1の信号入力端子から入力されるp(1)ビットの信号が前記第1のアキュムレータに入力され、前記第2のアキュムレータの入力のうちの上位(q−k)ビットには、前記第1のアキュムレータの出力信号のうちの上位(q−k)ビットが入力され、前記第2のアキュムレータの残りのkビットには前記第2の信号入力端子が接続されることを特徴とする信号処理装置。 a first signal input terminal of p (1) bits and a second signal input terminal of k bits, and q is an integer less than or equal to { p (1) -1 } , and the first of p (1) bits An accumulator and a q-bit second accumulator; and an adding means for adding an overflow signal of the first accumulator and a signal obtained by performing a first-order differential operation on the overflow signal of the second accumulator;
A p (1) -bit signal input from the first signal input terminal is input to the first accumulator, and the upper (qk) bits of the input of the second accumulator include the first Signal processing characterized in that upper (qk) bits of the output signal of one accumulator are inputted, and the second signal input terminal is connected to the remaining k bits of the second accumulator. apparatus.
前記第1の信号入力端子から入力されるp(1)ビットの信号が前記第1のアキュムレータに入力され、第mのアキュムレータのビット数はp(m)であり、かつp(2)はp(1)−1以下の整数であり、第2のアキュムレータの入力のうちの上位p(2)−kビットには、第1のアキュムレータの出力信号のうちの上位p(2)−kビットが入力され、前記第2のアキュムレータの残りのkビットには前記第2の信号入力端子が接続され、3以上n以下の全ての整数sについて、p(s)はp(s−1)以下の整数であり、第sのアキュムレータには、第(s−1)のアキュムレータの出力信号のうちの上位p(s)ビットが入力されることを特徴とする信号処理装置。a first signal input terminal of p (1) bits and a second signal input terminal of k bits, and n is an integer of 3 or more, and 1 to n-th accumulators and 1 or more and n or less Means for calculating the (m−1) th order of the overflow signal of the m-th accumulator for all integers m, and addition means for adding the result of the differentiation of the overflow signals of the first to n-th accumulators. Prepared,
A p (1) -bit signal input from the first signal input terminal is input to the first accumulator, the number of bits of the m-th accumulator is p (m), and p (2) is p (1) -1 or less, and the upper p (2) -k bits in the input of the second accumulator are higher p (2) -k bits in the output signal of the first accumulator. The second k signal input terminal is connected to the remaining k bits of the second accumulator, and p (s) is less than or equal to p (s-1) for all integers s of 3 to n. The signal processing apparatus is an integer, and the upper p (s) bits of the output signal of the (s−1) th accumulator are input to the sth accumulator.
前記第1の信号入力端子から入力されるp(1)ビットの信号がp(1)ビットの前記第1のアキュムレータに入力され、前記第2のアキュムレータの入力のうちの上位(q−k)ビットには、前記第1のアキュムレータの1クロック前の出力信号のうちの上位(q−k)ビットが入力され、前記第2のアキュムレータの残りのkビットには前記第2の信号入力端子が接続されることを特徴とする信号処理装置。 a first signal input terminal of p (1) bits and a second signal input terminal of k bits, and q is an integer equal to or smaller than {p (1) -1} , and a first of p (1) bits An accumulator and a q-bit second accumulator; and an adding means for adding an overflow signal one clock before the first accumulator and a signal obtained by performing a first-order differential operation on the overflow signal of the second accumulator;
A p (1) -bit signal input from the first signal input terminal is input to the first accumulator having p (1) bits, and the upper (qk) of the inputs of the second accumulator. The upper (qk) bits of the output signal one clock before the first accumulator are input to the bits, and the second signal input terminal is connected to the remaining k bits of the second accumulator. A signal processing device connected.
前記第1の信号入力端子から入力されるp(1)ビットの信号が前記第1のアキュムレータに入力され、第mのアキュムレータのビット数はp(m)であり、かつp(2)はp(1)−1以下の整数であり、第2のアキュムレータの入力のうちの上位p(2)−kビットには、第1のアキュムレータの1クロック前の出力信号のうちの上位p(2)−kビットが入力され、前記第1のアキュムレータの残りのkビットには前記第2の信号入力端子が接続され、3以上n以下の全ての整数sについて、p(s)はp(s−1)以下の整数であり、第sのアキュムレータには、第(s−1)のアキュムレータの1クロック前の出力信号のうちの上位p(s)ビットが入力されることを特徴とする信号処理装置。p (1) provided with a second signal input terminal of the first signal input pin及 beauty k bits of the bit, as an integer of three or more of n, and n-number of accumulators of the first n from first, 1 Means for performing an (m−1) th order differential operation on an overflow signal before (n−m) clocks of the m-th accumulator for all integers m above n, and overflow of the first to n-th accumulators Adding means for adding the differential result of the signal,
A p (1) -bit signal input from the first signal input terminal is input to the first accumulator, the number of bits of the m-th accumulator is p (m), and p (2) is p (1) is an integer equal to or less than −1, and the upper p (2) −k bits of the input of the second accumulator includes the upper p (2) of the output signal one clock before the first accumulator. -K bits are input, and the second signal input terminal is connected to the remaining k bits of the first accumulator, and p (s) is expressed as p (s- 1) Signal processing characterized in that the upper p (s) bits of the output signal one clock before the (s−1) th accumulator are input to the sth accumulator. apparatus.
前記第1の信号入力端子から入力されるp(1)ビットの信号がp(1)ビットの前記第1のアキュムレータに入力され、前記第2のアキュムレータの入力のうちの上位qビットには、前記第1のアキュムレータの出力信号のうちの上位qビットが入力されることを特徴とする信号処理装置。 a p (1) -bit first signal input terminal, and q is an integer less than or equal to { p (1) -1 } , and a p (1) -bit first accumulator and a q-bit second accumulator Addition means for adding an overflow signal of the first accumulator and a signal obtained by first-order differentiation of the overflow signal of the second accumulator;
A p (1) bit signal input from the first signal input terminal is input to the first accumulator having p (1) bits, and the upper q bits of the input of the second accumulator include The signal processing apparatus, wherein upper q bits of the output signal of the first accumulator are inputted.
第mのアキュムレータのビット数はp(m)であり、かつp(2)はp(1)−1以下の整数であり、第2のアキュムレータの入力のうちの上位p(2)ビットには、第1のアキュムレータの出力信号のうちの上位p(2)ビットが入力され、3以上n以下の全ての整数sについて、p(s)はp(s−1)以下の整数であり、第sのアキュムレータには、第(s−1)のアキュムレータの出力信号のうちの上位p(s)ビットが入力されることを特徴とする信号処理装置。a first signal input terminal of p (1) bits, where n is an integer greater than or equal to 3, the first to nth accumulators and all the integers m greater than or equal to 1 and less than n means for performing an (m−1) th order differential operation on the overflow signal of the m accumulators, and adding means for adding the differential results of the overflow signals of the first to nth accumulators,
The number of bits of the mth accumulator is p (m), and p (2) is an integer less than or equal to p (1) -1, and the upper p (2) bits of the input of the second accumulator include , The upper p (2) bits of the output signal of the first accumulator are input, and for all integers s of 3 to n, p (s) is an integer of p (s−1) or less, The signal processing apparatus, wherein the upper p (s) bits of the output signal of the (s-1) th accumulator are input to the s accumulator.
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002213888A JP3901607B2 (en) | 2002-07-23 | 2002-07-23 | Signal processing apparatus, non-integer frequency divider, and fractional N-PLL synthesizer using the same |
AU2003244076A AU2003244076A1 (en) | 2002-07-23 | 2003-06-26 | Signal processing device, non-integer divider, and fractional n-pll synthesizer using the same |
CN 03817406 CN1672330A (en) | 2002-07-23 | 2003-06-26 | Signal processing apparatus, non-integer divider, and fractional n-pll synthesizer using the same |
PCT/JP2003/008073 WO2004010587A1 (en) | 2002-07-23 | 2003-06-26 | Signal processing device, non-integer divider, and fractional n-pll synthesizer using the same |
US11/038,433 US7437393B2 (en) | 2002-07-23 | 2005-01-21 | Signal processing apparatus, non-integer divider, and fractional N-PLL synthesizer using the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002213888A JP3901607B2 (en) | 2002-07-23 | 2002-07-23 | Signal processing apparatus, non-integer frequency divider, and fractional N-PLL synthesizer using the same |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004056634A JP2004056634A (en) | 2004-02-19 |
JP3901607B2 true JP3901607B2 (en) | 2007-04-04 |
Family
ID=30767854
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002213888A Expired - Fee Related JP3901607B2 (en) | 2002-07-23 | 2002-07-23 | Signal processing apparatus, non-integer frequency divider, and fractional N-PLL synthesizer using the same |
Country Status (4)
Country | Link |
---|---|
JP (1) | JP3901607B2 (en) |
CN (1) | CN1672330A (en) |
AU (1) | AU2003244076A1 (en) |
WO (1) | WO2004010587A1 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10224940B2 (en) * | 2015-04-27 | 2019-03-05 | Telefonaktiebolaget Lm Ericsson (Publ) | Digital phase controlled PLLs |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5070310A (en) * | 1990-08-31 | 1991-12-03 | Motorola, Inc. | Multiple latched accumulator fractional N synthesis |
FR2765419B1 (en) * | 1997-06-27 | 1999-09-17 | Thomson Csf | DEVICE FOR GENERATING ANALOG SIGNALS FROM ANALOG-TO-DIGITAL CONVERTERS, PARTICULARLY FOR DIRECT DIGITAL SYNTHESIS |
JP2001127632A (en) * | 1999-10-29 | 2001-05-11 | Matsushita Electric Ind Co Ltd | Frequency synthesizer and oscillated frequency control method |
JP3364206B2 (en) * | 1999-12-13 | 2003-01-08 | 松下電器産業株式会社 | Frequency synthesizer device, communication device, frequency modulation device, and frequency modulation method |
JP3415574B2 (en) * | 2000-08-10 | 2003-06-09 | Necエレクトロニクス株式会社 | PLL circuit |
JP2003023351A (en) * | 2001-07-09 | 2003-01-24 | Nec Corp | Non-integer frequency divider and fractional n frequency synthesizer |
JP4493887B2 (en) * | 2001-08-03 | 2010-06-30 | セイコーNpc株式会社 | Fractional N frequency synthesizer and method of operating the same |
-
2002
- 2002-07-23 JP JP2002213888A patent/JP3901607B2/en not_active Expired - Fee Related
-
2003
- 2003-06-26 AU AU2003244076A patent/AU2003244076A1/en not_active Abandoned
- 2003-06-26 CN CN 03817406 patent/CN1672330A/en active Pending
- 2003-06-26 WO PCT/JP2003/008073 patent/WO2004010587A1/en active Application Filing
Also Published As
Publication number | Publication date |
---|---|
JP2004056634A (en) | 2004-02-19 |
AU2003244076A1 (en) | 2004-02-09 |
WO2004010587A1 (en) | 2004-01-29 |
CN1672330A (en) | 2005-09-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9041443B2 (en) | Digital phase-locked loop using phase-to-digital converter, method of operating the same, and devices including the same | |
EP1514354B1 (en) | Digital delta-sigma modulator in a fractional-n frequency synthesizer | |
US7006024B2 (en) | Variable modulus interpolator, and a variable frequency synthesiser incorporating the variable modulus interpolator | |
JP2844389B2 (en) | Synthesis of multistage latch accumulator fraction N | |
JP2004519917A (en) | Σ-ΔN frequency divider with improved noise and spur performance | |
JP4275502B2 (en) | Fractional N frequency synthesizer and fractional N frequency synthesizer method | |
US7279990B2 (en) | Sigma-delta modulator for PLL circuits | |
US9559704B1 (en) | Fractional-N phase-locked loop with reduced jitter | |
TWI451763B (en) | Receiver capable of generating audio reference clock | |
EP0788237A1 (en) | Rational frequency divider and frequency synthesizer using the frequency divider | |
TWI423590B (en) | Frequency synthesizer using two phase locked loops | |
US7026878B2 (en) | Flexible synthesizer for multiplying a clock by a rational number | |
US6556086B2 (en) | Fractional-N synthesizer and method of synchronization of the output phase | |
JP3611589B2 (en) | Fractional N divider | |
WO2006065482A2 (en) | Method and apparatus for variable sigma-delta modulation | |
JP3901607B2 (en) | Signal processing apparatus, non-integer frequency divider, and fractional N-PLL synthesizer using the same | |
US6127863A (en) | Efficient fractional divider | |
US7437393B2 (en) | Signal processing apparatus, non-integer divider, and fractional N-PLL synthesizer using the same | |
US6433643B1 (en) | Reduced latency differentiator | |
KR100468734B1 (en) | Frequency synthesizer for reducing noise | |
CN112953531A (en) | Phase-locked loop fractional frequency division method based on novel delta-sigma modulator | |
JP4037212B2 (en) | Semiconductor device | |
JP2907108B2 (en) | Frequency synthesis circuit | |
US6707332B1 (en) | Clock generating circuit and method thereof | |
GB2217535A (en) | Digital circuit arrangement |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040427 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050418 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060531 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060719 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060830 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061018 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061213 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061226 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3901607 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110112 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110112 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120112 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130112 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130112 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |