JP2004056634A - Signal processing apparatus, non-integral frequency divider and fractional n-phase lock loop synthesizer using the same - Google Patents

Signal processing apparatus, non-integral frequency divider and fractional n-phase lock loop synthesizer using the same Download PDF

Info

Publication number
JP2004056634A
JP2004056634A JP2002213888A JP2002213888A JP2004056634A JP 2004056634 A JP2004056634 A JP 2004056634A JP 2002213888 A JP2002213888 A JP 2002213888A JP 2002213888 A JP2002213888 A JP 2002213888A JP 2004056634 A JP2004056634 A JP 2004056634A
Authority
JP
Japan
Prior art keywords
signal
accumulator
bit
input
bits
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002213888A
Other languages
Japanese (ja)
Other versions
JP3901607B2 (en
Inventor
Norio Matsuno
松野　典朗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2002213888A priority Critical patent/JP3901607B2/en
Priority to AU2003244076A priority patent/AU2003244076A1/en
Priority to PCT/JP2003/008073 priority patent/WO2004010587A1/en
Priority to CN 03817406 priority patent/CN1672330A/en
Publication of JP2004056634A publication Critical patent/JP2004056634A/en
Priority to US11/038,433 priority patent/US7437393B2/en
Application granted granted Critical
Publication of JP3901607B2 publication Critical patent/JP3901607B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider

Landscapes

  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a signal processing apparatus with a small circuit scale, a non-integral frequency divider and a fractional N PLL (phase lock loop) synthesizer having the same. <P>SOLUTION: An adder 8 and a delay device 10 constitute a 9-bit accumulator, output of an adder 2 is inputted and output of 3-input NAND gate 30 is connected with the remaining least significant bit input. An adder 13 and a delay device 15 constitute a 6-bit accumulator and output of the adder 8 is inputted. An adder 18 and a delay device 20 constitute a 4-bit accumulator and output of the adder 13 is inputted. Output of the delay device 20 is inputted in the 3-input NAND gate 30. Overflow signals 22 to 25 of each accumulator are inputted in a signal processing section 27, the sum of the overflow signal 22, first-order differentiation of the overflow signal 23, second-order differentiation of the overflow signal 24 and third-oder differentiation of the overflow signal 25 is obtained and the result is outputted from an output terminal 28. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は信号処理装置及び非整数分周器並びにこれを用いたフラクショナルＮ−ＰＬＬシンセサイザに関する。
【０００２】
【従来の技術】
信号処理装置の一例として、シグマデルタ変調器が知られている。従来の典型的な４次シグマデルタ変調器の構成を図４に示す。
【０００３】
図４において、ディジタル信号が入力端子５７に入力される。ここでは便宜上、入力ディジタル信号は２０ビットであるとする。この場合、入力端子５７は２０本の端子からなる。５８、６３、６８、７３は２０ビット入力、２０ビット出力の加算器である。６０、６５、７０、７５は２０ビット入力、２０ビット出力の遅延素子であり、１クロック前の入力値を出力する。
【０００４】
加算器５８と遅延素子６０は２０ビット入力、２０ビット出力のアキュムレータを構成している。即ち、加算器５８では、入力ディジタル信号５７と遅延素子６０の出力する１クロック前の加算器５８の出力信号とを加算する。加算結果はライン５９に出力され、また加算の結果オーバーフローが生じた場合はオーバーフローラインに１ビットのオーバーフロー信号６２が出力される。
【０００５】
加算器６３と遅延素子６５とからなるブロックもアキュムレータを構成しており、その入力は加算器５８の出力信号、即ち加算器５８と遅延素子６０とからなるアキュムレータの出力信号である。同様に、加算器６８と遅延素子７０の組、及び加算器７３と遅延素子７５の組もアキュムレータを構成しており、以上４つのアキュムレータがカスケードに接続された構成になっている。
【０００６】
６７、７２、７７はそれぞれ加算器６３、６８、７３のオーバーフロー信号である。
【０００７】
構成要素７９の具体的構成例を図５に示す。３５、３７、３９、４１、４３、４５は遅延素子であり、１クロック前の入力値を出力する。３６、３８、４０、４２、４４、４６は減算器であり、遅延素子を通した入力値を遅延素子を通さない入力値から引き算し、結果を出力する。４８はオーバーフロー信号６２、減算器３６、４０、４６の出力を入力とする４入力の加算器である。
【０００８】
以上の構成により、この構成要素７９では、アキュムレータ５８、６３、６８、７３の出力するオーバーフロー信号６２、６７、７２、７７を受け取り、オーバーフロー信号６２と、オーバーフロー信号６７の一階微分結果と、オーバーフロー信号７２の二階微分結果と、オーバーフロー信号７７の三階微分結果の和を取り、端子８０より出力する作用を有する。
【０００９】
以上述べた、４個のアキュムレータと構成要素７９とからなるブロック全体で、１個の４次シグマデルタ変調器が構成されている。その入力端子は５７であり、出力端子は８０である。同様に、ｎ次のシグマデルタ変調器は、ｎ個のアキュムレータと各アキュムレータのオーバーフロー信号を受け取って演算する構成要素とからなる。
【００１０】
以上の従来技術によると、例えば２０ビットのダイナミックレンジを有する入力信号に対応するｎ次シグマデルタ変調器は、ｎ個の２０ビットアキュムレータとｎ個の２０ビット遅延素子とを必要とするため、回路規模が大きくなる。このことは、チップ面積の増大、消費電流の増加などのデメリットに繋がるだけでなく、動作に伴い電源線やグランド線に漏れてくる雑音の増加などのデメリットに繋がる。
【００１１】
このようなシグマデルタ変調器は、フラクショナルＮ−ＰＬＬシンセサイザの分数分周器の一構成要素としても広く用いられている。これに関連する技術は、米国特許４６０９８８１号、米国特許４７５８８０２号、米国特許４９６５５３１号等に開示されている。
【００１２】
フラクショナルＮ−ＰＬＬシンセサイザの一般的構成を図６に示す。図６において、ＶＣＯ８４の出力は２つに分岐され、一方はＰＬＬシンセサイザの最終出力８８となり、もう一方は整数分周器８６に入力される。整数分周器８６で分周された出力は位相比較器（以下、ＰＤと略称する）８１に入力される。ＰＤ８１のもう一方の入力としてリファレンス信号８７が入力され、リファレンス信号８７と整数分周器８６の出力信号の位相差がチャージポンプ（以下、ＣＰと略称する）８２へ出力される。ＣＰ８２は受け取った位相差情報を電流、ないしは電圧に変換し、これがループフィルタ（以下、Ｌ．Ｆ．と略称する）８３を通った後、ＶＣＯ８４にフィードバックされる。このフィードバックの作用により、ＶＣＯ８４の出力する信号の周波数は、リファレンス信号８７の周波数の分周比倍にロックされる。
【００１３】
図６の構成では、整数分周器８６の分周比を、分周比制御装置８５で時系列的に変化させることで、時間平均値として非整数の分周比を実現する。シグマデルタ変調器は、この分周比制御装置として用いられる。フラクショナルＮ−ＰＬＬシンセサイザの一構成要素としてシグマデルタ変調器を用いる場合も、やはりその回路規模の大きさが、チップ面積の増大、消費電流の増加などのデメリットに繋がるだけでなく、動作に伴う電源線やグランド線に漏れてくる雑音がシンセサイザのＣ／Ｎを劣化させるなどのデメリットに繋がる。
【００１４】
【発明が解決しようとする課題】
以上述べた通り、ｎ次のシグマデルタ変調器は、ｎ個の加算器とｎ個の遅延素子とを必要とすることから、その回路規模が大きくなるという欠点がある。また、シグマデルタ変調器を利用したフラクショナルＮ−ＰＬＬシンセサイザでは、シグマデルタ変調器の回路規模の大きさが、チップ面積の増大、消費電流の増加などのデメリットに繋がると共に、シグマデルタ変調器の動作に伴う電源線やグランド線に漏れてくる雑音がシンセサイザのＣ／Ｎを劣化させるなどのデメリットに繋がる。
【００１５】
本発明は、以上述べた問題点を解決するものであり、その課題は、回路規模の小さい信号処理装置を提供することにある。
【００１６】
本発明の他の課題は、上記の信号処理装置を備えた非整数分周器を提供することにある。
【００１７】
本発明の更に他の課題は、上記の非整数分周器を備えたフラクショナルＮ−ＰＬＬシンセサイザを提供することにある。
【００１８】
【課題を解決するための手段】
本発明の第１の態様による信号処理装置は、ｐビットの第１の信号入力端子及びｋビットの第２の信号入力端子を備えると共に、ｑを（ｐ−１）以下の整数として、ｐビットの第１のアキュムレータ及びｑビットの第２のアキュムレータと、前記第１のアキュムレータのオーバーフロー信号と前記第２のアキュムレータのオーバーフロー信号を一階微分演算した信号とを加算する加算手段とを備え、前記第１の信号入力端子から入力されるｐビットの信号が前記第１のアキュムレータに入力され、前記第２のアキュムレータの入力のうちの上位（ｑ−ｋ）ビットには、前記第１のアキュムレータの出力信号のうちの上位（ｑ−ｋ）ビットが入力され、前記第２のアキュムレータの残りのｋビットには前記第２の信号入力端子が接続されることを特徴とする。
【００１９】
本発明の第２の態様による信号処理装置は、ｐ（１）ビットの第１の信号入力端子及びｋビットの第２の信号入力端子を備えると共に、ｎを３以上の整数として、第１から第ｎのｎ個のアキュムレータと、１以上ｎ以下の全ての整数ｍに対し、第ｍのアキュムレータのオーバーフロー信号を（ｍ−１）階微分演算する手段と、前記第１から第ｎのアキュムレータのオーバーフロー信号の前記微分結果を加算する加算手段とを備え、第ｍのアキュムレータのビット数はｐ（ｍ）であり、かつｐ（２）はｐ（１）−１以下の整数であり、第２のアキュムレータの入力のうちの上位ｐ（２）−ｋビットには、第１のアキュムレータの出力信号のうちの上位ｐ（２）−ｋビットが入力され、前記第２のアキュムレータの残りのｋビットには前記第２の信号入力端子が接続され、３以上ｎ以下の全ての整数ｓについて、ｐ（ｓ）はｐ（ｓ−１）以下の整数であり、第ｓのアキュムレータには、第（ｓ−１）のアキュムレータの出力信号のうちの上位ｐ（ｓ）ビットが入力されることを特徴とする。
【００２０】
本発明の第３の態様による信号処理装置は、上記第１、第２の態様のいずれかの信号処理装置において、ｋ＝１とすることを特徴とする。
【００２１】
本発明の第４の態様による信号処理装置は、上記第２、第３の態様のいずれかの信号処理装置において、ｋビットの前記第２の信号入力端子に入力する信号として、第３番目以降のアキュムレータの出力信号から任意のｋビットを選び出して用いることを特徴とする。
【００２２】
本発明の第５の態様による信号処理装置は、上記第２、第３の態様のいずれかの信号処理装置において、ｋビットの前記第２の信号入力端子に入力する信号を、第３番目以降のアキュムレータ出力から選び出した任意のｒビット信号の論理合成手段により得ることを特徴とする。
【００２３】
本発明の第６の態様による信号処理装置は、ｐビットの第１の信号入力端子及びｋビットの第２の信号入力端子を備えると共に、ｑを（ｐ−１）以下の整数として、ｐビットの第１のアキュムレータ及びｑビットの第２のアキュムレータ２と、前記第１のアキュムレータの１クロック前のオーバーフロー信号と前記第２のアキュムレータのオーバーフロー信号を一階微分演算した信号とを加算する加算手段とを備え、前記第１の信号入力端子から入力されるｐビットの信号がｐビットの前記第１のアキュムレータに入力され、前記第２のアキュムレータの入力のうちの上位（ｑ−ｋ）ビットには、前記第１のアキュムレータの１クロック前の出力信号のうちの上位（ｑ−ｋ）ビットが入力され、前記第２のアキュムレータの残りのｋビットには前記第２の信号入力端子が接続されることを特徴とする。
【００２４】
本発明の第７の態様による信号処理装置は、ｐ（１）ビットの第１の信号入力端子１及びｋビットの第２の信号入力端子とを備えると共に、ｎを３以上の整数として、第１から第ｎのｎ個のアキュムレータと、１以上ｎ以下の全ての整数ｍに対して、第ｍのアキュムレータの（ｎ−ｍ）クロック前のオーバーフロー信号を（ｍ−１）階微分演算する手段と、前記第１から第ｎのアキュムレータのオーバーフロー信号の前記微分結果を加算する加算手段とを備え、第ｍのアキュムレータのビット数はｐ（ｍ）であり、かつｐ（２）はｐ（１）−１以下の整数であり、第２のアキュムレータの入力のうちの上位ｐ（２）−ｋビットには、第１のアキュムレータの１クロック前の出力信号のうちの上位ｐ（２）−ｋビットが入力され、前記第１のアキュムレータの残りのｋビットには前記第２の信号入力端子が接続され、３以上ｎ以下の全ての整数ｓについて、ｐ（ｓ）はｐ（ｓ−１）以下の整数であり、第ｓのアキュムレータには、第（ｓ−１）のアキュムレータの１クロック前の出力信号のうちの上位ｐ（ｓ）ビットが入力されることを特徴とする。
【００２５】
本発明の第８の態様による信号処理装置は、上記第６、第７の態様のいずれかの信号処理装置において、ｋ＝１とすることを特徴とする。
【００２６】
本発明の第９の態様による信号処理装置は、上記第７、第８のいずれかの態様の信号処理装置において、ｋビットの前記第２の信号入力端子に入力する信号として、第３番目以降のアキュムレータの出力信号から任意のｋビットを選び出して用いることを特徴とする。
【００２７】
本発明の第１０の態様による信号処理装置は、上記第７、第８の態様のいずれかの信号処理装置において、ｋビットの前記第２の信号入力端子に入力する信号を、第３番目以降のアキュムレータ出力から選び出した任意のｒビット信号の論理合成手段により得ることを特徴とする。
【００２８】
本発明の第１１の態様による信号処理装置は、上記第２〜第５のいずれかの態様の信号処理装置において、ｐビットの前記第１の信号入力端子とｋビットの前記第２の信号入力端子に加えてｋ（１）ビットの第３の入力端子を備え、３以上ｎ以下のある整数ｔに対して、第ｔのアキュムレータの入力の上位ｐ（ｔ）−ｋ（１）ビットには、第（ｔ−１）のアキュムレータにおける加算器の出力信号のうちの上位ｐ（ｔ）−ｋ（１）ビットが入力され、前記第ｔのアキュムレータの残りのｋ（１）ビットにはｋ（１）ビットの前記第３の入力端子が接続されることを特徴とする。
【００２９】
本発明の第１２の態様による信号処理装置は、上記第７〜第１０のいずれかの態様の信号処理装置において、ｐビットの前記第１の信号入力端子とｋビットの前記第２の信号入力端子に加えてｋ（１）ビットの第３の入力端子を備え、３以上ｎ以下のある整数ｔに対して、第ｔのアキュムレータの入力の上位ｐ（ｔ）−ｋ（１）ビットには、第（ｔ−１）のアキュムレータにおける加算器の１クロック前の出力信号のうちの上位ｐ（ｔ）−ｋ（１）ビットが入力され、残りのｋ（１）ビットにはｋ（１）ビットの入力端子が接続されることを特徴とする。
【００３０】
本発明の第１３の態様による信号処理装置は、上記第１１、第１２のいずれかの態様の信号処理装置において、ｋ（１）ビットの前記第３の入力端子に入力する信号として、第（ｔ＋１）番目以降のアキュムレータの出力信号から任意のｋ（１）ビットを選び出して用いることを特徴とする。
【００３１】
本発明の第１４の態様による信号処理装置は、上記第１１、第１２のいずれかの態様の信号処理装置において、ｋ（１）ビットの前記第３の入力端子に入力する信号を、第（ｔ＋１）番目以降のアキュムレータ出力から選び出した任意のｒビット信号の論理合成手段により得ることを特徴とする。
【００３２】
本発明の第１５の態様による信号処理装置は、上記第１１〜第１４のいずれかの態様の信号処理装置において、ｋ（１）＝１とすることを特徴とする。
【００３３】
本発明の第１６の態様による信号処理装置は、上記第２〜第５のいずれかの態様の信号処理装置において、３以上ｎ以下の範囲に含まれる（ｎ−２）個の整数値のうちｖ個を選び出し、その値を小さい方から順にｔ（１）、ｔ（２）、・・・、ｔ（ｖ）と表したときに、１以上ｖ以下の任意の整数ｗに対し、ｋ（ｗ）ビットの入力端子を備え、第ｔ（ｗ）番目のアキュムレータの入力の上位ｐ｛ｔ（ｗ）｝−ｋ（ｗ）ビットには、第｛ｔ（ｗ）−１｝番目のアキュムレータの出力信号のうちの上位ｐ｛ｔ（ｗ）｝−ｋ（ｗ）ビットが入力され、前記第ｔ（ｗ）番目のアキュムレータの残りのｋ（ｗ）ビットにはｋ（ｗ）ビットの入力端子が接続されることを特徴とする。
【００３４】
本発明の第１７の態様による信号処理装置は、上記第７〜第１０のいずれかの態様の信号処理装置において、３以上ｎ以下の範囲に含まれる（ｎ−２）個の整数値のうちｖ個を選び出し、その値を小さい方から順にｔ（１）、ｔ（２）、・・・、ｔ（ｖ）と表したときに、１以上ｖ以下の任意の整数ｗに対し、ｋ（ｗ）ビットの入力端子を備え、第ｔ（ｗ）番目のアキュムレータの入力の上位ｐ｛ｔ（ｗ）｝−ｋ（ｗ）ビットには、第｛ｔ（ｗ）−１｝番目のアキュムレータの１クロック前の出力信号のうちの上位ｐ｛ｔ（ｗ）｝−ｋ（ｗ）ビットが入力され、前記第ｔ（ｗ）番目のアキュムレータの残りのｋ（ｗ）ビットにはｋ（ｗ）ビットの入力端子が接続されることを特徴とする。
【００３５】
本発明の第１８の態様による信号処理装置は、上記第１６、第１７のいずれかの態様の信号処理装置において、１以上ｖ以下のいくつか、もしくは全ての整数ｗに対し、前記ｋ（ｗ）ビットの入力端子に入力する信号として、第ｔ（ｗ）＋１番目以降のアキュムレータの出力信号から任意のｋ（ｗ）ビットを選び出して用いることを特徴とする。
【００３６】
本発明の第１９の態様による信号処理装置は、上記第１６〜第１８のいずれかの態様の信号処理装置において、１以上ｖ以下のいくつか、もしくは全ての整数ｗに対し、前記ｋ（ｗ）ビットの入力端子に入力する信号を、第ｔ（ｗ）＋１番目以降のアキュムレータの出力信号から選び出した任意のｒ（ｗ）ビット信号の論理合成手段により得ることを特徴とする。
【００３７】
本発明の第２０の態様による信号処理装置は、上記第１６〜第１８のいずれかの態様の信号処理装置において、１以上ｖ以下の全ての整数ｗに対し、ｋ（ｗ）＝１とすることを特徴とする。
【００３８】
本発明の第２１の態様による信号処理装置は、上記第１１〜第２０のいずれかの態様の信号処理装置において、ｋビットの前記第２の信号入力端子を備えず、第２のアキュムレータの入力のうちの上位ｐ（２）ビットには、第１のアキュムレータの出力信号のうちの上位ｐ（２）ビットが入力されることを特徴とする。
【００３９】
本発明の第２２の態様による信号処理装置は、ｐビットの第１の信号入力端子を備えると共に、ｑを（ｐ−１）以下の整数として、ｐビットの第１のアキュムレータとｑビットの第２のアキュムレータと、前記第１のアキュムレータのオーバーフロー信号と前記第２のアキュムレータのオーバーフロー信号を一階微分演算した信号とを加算する加算手段とを備え、前記第１の信号入力端子から入力されるｐビットの信号がｐビットの前記第１のアキュムレータに入力され、前記第２のアキュムレータの入力のうちの上位ｑビットには、前記第１のアキュムレータの出力信号のうちの上位ｑビットが入力されることを特徴とする。
【００４０】
本発明の第２３の態様による信号処理装置は、ｐ（１）ビットの第１の信号入力端子を備えると共に、ｎを３以上の整数として、第１から第ｎのｎ個のアキュムレータと、１以上ｎ以下の全ての整数ｍに対して、第ｍのアキュムレータのオーバーフロー信号を（ｍ−１）階微分演算する手段と、第１から第ｎのアキュムレータのオーバーフロー信号の前記微分結果を加算する加算手段とを備え、第ｍのアキュムレータのビット数はｐ（ｍ）であり、かつｐ（２）はｐ（１）−１以下の整数であり、第２のアキュムレータの入力のうちの上位ｐ（２）ビットには、第１のアキュムレータの出力信号のうちの上位ｐ（２）ビットが入力され、３以上ｎ以下の全ての整数ｓについて、ｐ（ｓ）はｐ（ｓ−１）以下の整数であり、第ｓのアキュムレータには、第（ｓ−１）のアキュムレータの出力信号のうちの上位ｐ（ｓ）ビットが入力されることを特徴とする。
【００４１】
本発明の第２４の態様による信号処理装置は、上記第１〜第２３のいずれかの態様の信号処理装置において、該信号処理装置を構成するすべてのアキュムレータ、すべての微分演算手段、すべての加算演算手段が、外部から供給されるクロック信号に同期して動作することを特徴とする。
【００４２】
本発明の第２５の態様によれば、整数分周器と、請求項１〜２４のいずれかに記載した信号処理装置とを備え、前記整数分周器の分周比を前記信号処理装置の出力値で時系列的に制御することを特徴とする非整数分周器が提供される。
【００４３】
本発明の第２６の態様による非整数分周器は、上記第２５の態様の非整数分周器において、前記信号処理装置のクロックとして前記整数分周器の出力信号を用いることを特徴とする。
【００４４】
本発明の第２７の態様による非整数分周器は、上記第２５の態様の非整数分周器において、前記信号処理装置のクロックを発生する手段として、前記整数分周器の動作に同期したクロック発生装置を備えることを特徴とする。
【００４５】
本発明の第２８の態様による非整数分周器は、上記第２５の態様の非整数分周器において、前記信号処理装置のクロックを発生させる手段として、前記整数分周器の出力信号を遅延させた信号を用いることを特徴とする。
【００４６】
本発明の第２９の態様によれば、上記第２５〜第２８のいずれかの態様の非整数分周器を備えたことを特徴とするフラクショナルＮ−ＰＬＬシンセサイザが提供される。
【００４７】
本発明の第３０の態様によるフラクショナルＮ−ＰＬＬシンセサイザは、上位第２９の態様のフラクショナルＮ−ＰＬＬシンセサイザにおいて、前記信号処理装置のクロックとして、当該シンセサイザのリファレンス信号を用いることを特徴とする。
【００４８】
本発明の第３１の態様によるフラクショナルＮ−ＰＬＬシンセサイザは、上記第３０の態様のフラクショナルＮ−ＰＬＬシンセサイザにおいて、前記信号処理装置のクロックを発生する手段として、当該シンセサイザのリファレンス信号に同期したクロック発生装置を備えることを特徴とする。
【００４９】
本発明の第３２の態様によるフラクショナルＮ−ＰＬＬシンセサイザは、上記第３０の態様のフラクショナルＮ−ＰＬＬシンセサイザにおいて、前記信号処理装置のクロックとして、当該シンセサイザのリファレンス信号を遅延させた信号を用いることを特徴とする。
【００５０】
【発明の実施の形態】
図１に本発明による信号処理装置の構成の第１の基本例を示す。端子１が外部から信号を入力する端子である。図１の端子１には１４本の線しか描かれていないが、実際には２０ビット分、即ち２０本の信号線が存在するものとする。２は２０ビット入力の加算器で、２０ビットの遅延器４と共に２０ビット入力のアキュムレータを構成する。この２０ビットアキュムレータの入力信号は、信号端子１から入力される２０ビットの信号である。
【００５１】
８は９ビット入力の加算器で、９ビットの遅延器１０と共に９ビット入力のアキュムレータを構成する。このアキュムレータの９ビット入力のうち、上位８ビットには、加算器２の出力のうちの上位８ビット、即ち加算器２と遅延器４からなる２０ビットのアキュムレータの出力のうち、上位８ビットが入力される。残りの最下位ビット入力には、端子７が接続される。
【００５２】
１３は６ビット入力の加算器で、６ビットの遅延器１５と共に６ビット入力のアキュムレータを構成する。この６ビット入力のアキュムレータには、加算器８の出力信号のうちの上位６ビットが入力される。
【００５３】
１８は４ビット入力の加算器で、４ビットの遅延器２０と共に４ビット入力のアキュムレータを構成する。この４ビット入力のアキュムレータには、加算器１３の出力信号のうちの上位４ビットが入力される。
【００５４】
各アキュムレータのオーバーフロー信号２２、２３、２４、２５は、信号処理部２７に入力される。信号処理部２７の具体的構成例を図２に示す。信号処理部２７の基本的構成は図５で説明した従来技術と同じである。つまり、３５、３７、３９、４１、４３、４５は遅延器であり、１クロック前の入力値を出力する。３６、３８、４０、４２、４４、４６は減算器であり、遅延器を通した入力値を遅延器を通さない入力値から引き算し、結果を出力する。４８は４入力の加算器である。
【００５５】
以上の構成により、この信号処理部２７では、キャリー信号、つまりオーバーフロー信号２２と、オーバーフロー信号２３の一階微分結果と、オーバーフロー信号２４の二階微分結果と、オーバーフロー信号２５の三階微分結果の和をとり、端子２８より出力する作用を有する。
【００５６】
以上述べた、４個のアキュムレータと、信号処理部２７からなるブロック全体で、１個の信号処理装置が構成されている。その入力端子は１であり、出力端子は２８である。また、入力端子７は、後で述べるように、０と１をランダムに発生する外付けの信号源を接続するための端子である。
【００５７】
図１に示す構成では、アキュムレータ２と遅延器４は２０ビット、アキュムレータ８と遅延器１０は９ビット、アキュムレータ１３と遅延器１５は６ビット、アキュムレータ１８と遅延器２０は４ビットである。回路規模はこれらのビット数の和にほぼ比例する。即ち、２０＋９＋６＋４＝３９ビット相当の規模となる。これに対し、図４に示した従来技術による構成では、２０ビット×４＝８０ビット相当の規模となる。即ち、図１に示す構成は、図４の構成に比べて同じ入力ビット数を維持しつつ、その回路規模を半減できている。
【００５８】
図３に本発明による信号処理装置の構成の第２の基本例を示す。図１に示したものと構成的にはほぼ同じであり、９ビット入力のアキュムレータ８の入力のうちの最下位１ビット入力端子７に、３入力ＮＡＮＤゲート３０の出力信号が入力される点が異なっている。３入力ＮＡＮＤゲート３０には、４ビットの遅延器２０の出力データのうちの下位３ビットが入力される。即ち、図１の入力端子７に入力する、０と１をランダムに発生する外付け信号源を、１クロック前のアキュムレータ１８の出力信号である、遅延器２０の出力信号の下位３ビットを入力とする３入力ＮＡＮＤゲート３０の出力で代用している。これは、図１に示す構成のように、複数のアキュムレータをカスケードに接続した構成では、後段のアキュムレータになるほど、その出力値の変動のランダム性が増すことを利用したものである。また、３入力ＮＡＮＤゲート３０を用いた理由は、ランダム性の増した後段のアキュムレータの信号を元に、更にランダム性の大きい信号を得ることにある。
【００５９】
図７〜図９を参照して、本発明による信号処理装置の出力スペクトルについて説明する。図７は、図４に示した従来構成による信号処理装置の量子化雑音スペクトルを示す。シグマデルタ変調器の次数は４次で、入力信号のビット数は２０ビット、クロック周波数は２．４ＭＨｚである。量子化ノイズのスロープは、シグマデルタ変調器の次数が４次であることから、２０ｄｂ／ｄｅｃの４倍の、８０ｄｂ／ｄｅｃとなっている。
【００６０】
図８は、本願発明の第３の基本例である、図１０の構成による信号処理装置の量子化ノイズスペクトルである。図１０の構成は、２段目のアキュムレータへの入力端子７が省略され、アキュムレータ２の出力で代用している以外は、図１に示した本願発明の例と同様の構成になっている。アキュムレータのビット数は、図１０の左側から順に、２０ビット、９ビット、６ビット、４ビットとなっている。
【００６１】
図７に示した従来技術によるスペクトルと比較すると、多段にカスケード接続するアキュムレータのビット数を減らすことにより、３０ＫＨｚ以下の領域の量子化ノイズが平坦になっている。図８では、これをフロアノイズ９１と表している。また、３０ＫＨｚ以上の領域では、従来技術と同様の８０ｄｂ／ｄｅｃのスロープが得られているが、図８にスプリアス８９、９０と記したような、不要な線スペクトルがいくつか現れている。
【００６２】
まず、低周波領域におけるフロアノイズの上昇については、例えば図８の場合では、このフロアノイズレベルは、最大出力レベルに比べて１２０ｄｂ以上低く、オーディオ用途などでは充分無視できるレベルにある。また、フロアノイズレベルは、クロック周波数と、多段にカスケード接続するアキュムレータのビット数の減らし方に依存する。
【００６３】
従って、本発明を応用する分野で要求されるスペックに応じ、クロック周波数と、アキュムレータのビット数の減らし方を最適設計することにより、フロアノイズを無視できるレベルに留めることが可能である。
【００６４】
一方、スプリアス８９、９０等の不要な線スペクトルは、後段のアキュムレータのビット数が少ないことにより、出力信号の周期性が顕著になったために生じたものである。この線スペクトルは、応用によって無視できる場合と無視できない場合がある。この不要な線スペクトルが実用上害を及ぼさない場合は、図１０のような構成をそのまま用いることができる。
【００６５】
図９は、本発明の第２の基本例として示した、図３の構成による信号処理装置の量子化ノイズスペクトルである。図８に示した例と同様、３０ＫＨｚ以下の領域にはフロアノイズ９３が現れている。このフロアノイズが実用上問題とならないこと、及びフロアノイズレベルをアキュムレータのビット数の選び方とクロック周波数の選び方で設計できることは、前述の通りである。
【００６６】
一方、３０ＫＨｚ以上の領域では、図８に示した例とは異なり、不要な線スペクトルは一切見られ無いことが分かる。これは２段目のアキュムレータの最下位ビット入力端子７に、４段目のアキュムレータ１８の下位３ビット信号２９を３入力ＮＡＮＤゲート３０に入力して得られる信号を供給することにより、出力信号に明確な周期性が観測されなくなり、結果として不要な線スペクトルの発生が抑制されたものである。同様の効果は、図１に示す構成において、入力端子７に０と１をランダムに発生する外付けの信号源を接続することによっても実現される。
【００６７】
なお、入力端子７が接続される９ビットのアキュムレータ８のオーバーフロー信号２３は、信号処理部２７において一階微分された後、他のアキュムレータのオーバーフロー信号もしくはその微分信号と加算され、端子２８より出力される。従って、入力端子７に入力される信号成分は、端子２８より出力される信号の直流成分には影響を与えない。
【００６８】
以上述べた構成により、まず従来技術による高次シグマデルタ変調器よりも小さい回路規模で、同様の機能を実現することが出来る。また、後段のアキュムレータ出力から２段目のアキュムレータ入力の最下位ビット入力にフィードバックをかけることにより、カスケードに接続したアキュムレータの段数を順次減らすことにより生じる、不要な線スペクトルを抑制することが出来る。
【００６９】
以上述べたような利点は、本発明を分周比制御部として用いたフラクショナルＮ−ＰＬＬシンセサイザについても得られる。その場合、図１、図３に示した構成による信号処理装置を、図６の分周比制御器８５として用いる。その結果、従来技術による分周比制御部よりも小さい回路規模とすることができる。また、ＰＬＬシンセサイザでは、図８に示したスプリアス８９、９０の様な不要な線スペクトルは、シンセサイザ出力に不要なスプリアスを発生させる原因となる。これについては、図１に示した構成のように、２段目のアキュムレータの最下位ビットに、０、１をランダムに発生する外部信号源を接続する、もしくは図３に示した構成のように、後段のアキュムレータ出力から２段目のアキュムレータ入力の最下位ビットにフィードバックをかけることにより抑制することができる。
【００７０】
【実施例】
図１１は、本発明による信号処理装置の第１の実施の形態に関わる説明図を示す。端子１が、外部から信号を入力する端子である。見掛け上、本装置は図１に示した装置と同じであるが、端子１のビット数は１４ビットである。２は１４ビット入力の加算器で、１４ビットの遅延器４と共に１４ビット入力のアキュムレータを構成する。この１４ビット入力のアキュムレータの入力は、信号端子１に入力される１４ビットの信号である。
【００７１】
８は９ビット入力の加算器で、９ビットの遅延器１０と共に９ビット入力のアキュムレータを構成する。このアキュムレータの９ビット入力のうち、上位８ビットには、加算器２と遅延器４とからなる１４ビットのアキュムレータの出力のうち、上位８ビットが入力される。残りの最下位ビット入力には、入力端子７が接続される。
【００７２】
１３は６ビット入力の加算器で、６ビットの遅延器１５と共に６ビット入力のアキュムレータを構成する。この６ビット入力のアキュムレータには、加算器８の出力信号のうちの上位６ビットが入力される。
【００７３】
１８は４ビット入力の加算器で、４ビットの遅延器２０と共に４ビット入力のアキュムレータを構成する。この４ビット入力のアキュムレータには、加算器１３の出力信号のうちの上位４ビットが入力される。
【００７４】
各アキュムレータのオーバーフロー信号２２、２３、２４、２５は、信号処理部２７に入力される。信号処理部２７では、加算器４８によりオーバーフロー信号２２と、オーバーフロー信号２３の一階微分と、オーバーフロー信号２４の二階微分と、オーバーフロー信号２５の三階微分の和がとられ、出力端子２８より加算結果が出力される。
【００７５】
以上述べた、４個のアキュムレータと、信号処理部２７からなるブロック全体で、１個の信号処理装置が構成されている。その入力端子は１であり、出力端子は２８である。また、入力端子７は、０と１をランダムに発生する信号源を接続するための端子である。
【００７６】
作用のところで述べたとおり、この入力端子７に０と１をランダムに発生する信号源を接続することにより、この信号処理装置の出力に含まれる、不要な線スペクトルを抑制することができる。
【００７７】
図１２は、本発明による信号処理装置の第２の実施の形態に関わる説明図を示す。本実施の形態は、図１１に示した第１の実施の形態とほぼ同じ構成を有している。違いは、９ビット入力のアキュムレータ８の最下位ビット入力端子７に、３入力ＮＡＮＤゲート３０の出力信号が入力される点にある。３入力ＮＡＮＤゲート３０には、４ビットの遅延器２０の出力データのうちの下位３ビットが入力される。即ち、図１１の入力端子７に接続する、０と１をランダムに発生する外部信号源の代わりに、１クロック前のアキュムレータ１８の出力信号に相当する、遅延器２０の出力信号の下位３ビットのＮＡＮＤゲート出力を入力端子７に入力している。
【００７８】
図１３は、本発明による信号処理装置の第３の実施の形態に関わる説明図を示す。本実施の形態は、図１１に示した第１の実施の形態とほぼ同じ構成を有している。違いは、加算器１３と遅延器１５とからなる６ビット入力の１次シグマデルタ変調器の最下位ビット入力が、入力端子３２として外部に取り出されている点にある。入力端子７と、この入力端子３２は、０と１をランダムに発生する外部信号源を接続するための端子である。
【００７９】
図１４は、本発明による信号処理装置の第４の実施の形態に関わる説明図を示す。本実施の形態は、図１３に示した第３の実施の形態とほぼ同じ構成を有している。違いは、９ビット入力のアキュムレータ８の最下位ビット入力端子７に、３入力ＮＡＮＤゲート３０の出力信号が入力され、かつ６ビット入力のアキュムレータ１３の最下位ビット入力端子３２に、３入力ＮＡＮＤゲート３４の出力信号が入力されている点にある。加えて、３入力ＮＡＮＤゲート３０には、４ビットの遅延器２０の出力データのうちの下位３ビットが入力され、３入力ＮＡＮＤゲート３４には、４ビットの遅延器２０の出力データのうちの上位３ビットが入力されている。即ち、図１３の入力端子７と３２に接続する、０と１をランダムに発生する信号として、１クロック前のアキュムレータ１８の出力信号を３入力ＮＡＮＤゲート３０、３４に入力して得られる信号を用いている。
【００８０】
なお、上記の第１〜第４の実施の形態における信号処理部２７の第１の例について言えば、図２で説明した信号処理部２７とまったく同じ構成で良い。従って、図示及び詳しい説明は省略するが、信号処理部２７では、オーバーフロー信号２２と、オーバーフロー信号２３の一階微分結果と、オーバーフロー信号２４の二階微分結果と、オーバーフロー信号２５の三階微分結果の和を取り、端子２８より出力する。
【００８１】
図１５は、信号処理部２７の第２の例を示す。４９、５０、５１、５２、５３、５４は遅延器である。信号処理器５５では、オーバーフロー信号２２の値と、オーバーフロー信号２３の値と、オーバーフロー信号２４の値と、オーバーフロー信号２５の値と、遅延器４９の出力を−１倍した値と、遅延器５０の出力を−２倍した値と、遅延器５１の出力値と、遅延器５２の出力を−３倍した値と、遅延器５３の出力を３倍した値と、遅延器５４の出力を−１倍した値の和をとり、端子２８より出力する。この構成によっても、キャリー信号、つまりオーバーフロー信号２２と、オーバーフロー信号２３の一階微分結果と、オーバーフロー信号２４の二階微分結果と、オーバーフロー信号２５の三階微分結果の和を取り、端子２８より出力する作用が実現される。
【００８２】
図１６は、本発明による信号処理装置の第５の実施の形態に関わる説明図を示す。端子１が、外部から信号を入力する端子である。端子１のビット数は１４ビットである。２は１４ビット入力の加算器で、１４ビットの遅延器４と共に１４ビット入力のアキュムレータを構成する。この１４ビット入力のアキュムレータの入力は、信号端子１に入力される１４ビットの信号である。
【００８３】
８は９ビット入力の加算器で、９ビットの遅延器１０と共に９ビット入力のアキュムレータを構成する。このアキュムレータには、加算器２と遅延器４とからなる１４ビットのアキュムレータの出力のうち、上位９ビットが入力される。
【００８４】
１３は６ビット入力の加算器で、６ビットの遅延器１５と共に６ビット入力のアキュムレータを構成する。この６ビット入力のアキュムレータには、加算器８の出力信号のうちの上位６ビットが入力される。
【００８５】
１８は４ビット入力の加算器で、４ビットの遅延器２０と共に４ビット入力のアキュムレータを構成する。この４ビット入力のアキュムレータには、加算器１３の出力信号のうちの上位４ビットが入力される。
【００８６】
各アキュムレータのオーバーフロー信号２２、２３、２４、２５は、信号処理部２７に入力される。信号処理部２７では、オーバーフロー信号２２と、オーバーフロー信号２３の一階微分と、オーバーフロー信号２４の二階微分と、オーバーフロー信号２５の三階微分の和がとられ、出力端子２８より結果が出力される。
【００８７】
以上述べた、４個のアキュムレータと、信号処理部２７からなるブロック全体で、１個の信号処理装置が構成されている。その入力端子は１であり、出力端子は２８である。
【００８８】
図１７は、本発明による信号処理装置を用いた、フラクショナルＮ−ＰＬＬシンセサイザの第１の実施の形態に関わる説明図を示す。ＶＣＯ８４の出力は２つに分岐され、一方はＰＬＬシンセサイザの最終出力８８となり、もう一方は整数分周器８６に入力される。整数分周器８６で分周された出力は位相比較器（以下、ＰＤと略称する）８１に入力される。ＰＤ８１のもう一方の入力には、リファレンス信号８７が入力され、リファレンス信号８７と、整数分周器８６の出力信号との位相差がチャージポンプ（以下、ＣＰと略称する）８２へ出力される。ＣＰ８２は、受け取った位相差情報を電流、ないしは電圧に変換し、これがループフィルタ（以下、Ｌ．Ｆ．と略称する）８３を通った後、ＶＣＯ８４にフィードバックされる。このフィードバックの作用により、ＶＣＯ８４の出力する信号の周波数は、リファレンス信号８７の周波数の分周比倍にロックされる。このとき、整数分周器８６の分周比を、本発明による信号処理装置を応用した分周比制御器８５で時系列的に制御することで、時間平均値として非整数の分周比を実現する。結果として、ＶＣＯ８４の出力周波数を、リファレンス周波数ｆｒｅｆ　の非整数倍の値とすることができる。
【００８９】
なお、図１７に示したブロックのうち、整数分周器８６と分周比制御器８５のみを取り出せば、これが非整数分周器として動作することは明白である。
【００９０】
図１８は、本発明による信号処理装置を分周比制御器８５として見た場合の第１の実施の形態に関わる説明図を示す。本実施の形態は、図１１に示した信号処理装置の第１の実施の形態とほぼ同じ構成を有している。違いは、信号処理部１２１が、信号入力端子２６を備えている点にある。信号処理部１２１では、信号入力端子２６から入力される値と、オーバーフロー信号２２と、オーバーフロー信号２３の一階微分と、オーバーフロー信号２４の二階微分と、オーバーフロー信号２５の三階微分の和がとられ、出力端子２８より結果が出力される。
【００９１】
信号入力端子２６に所望の分周比の整数部を、信号入力端子１に所望の分周比の小数部のデータを入力することにより、出力端子２８には時間と共に変動する整数値が出力される。その時間平均値は、所望の、非整数の分周比に等しい数値となる。この出力端子２８に現れる信号を、分周比設定情報として整数分周器８６（図１７）に入力し、整数分周器８６の整数分周比を時系列的に変化させることにより、非整数分周動作が実現される。
【００９２】
なお、非整数の分周比を、その整数部と小数部に分割し、それぞれ入力端子２６、１に振り分ける方法は、従来技術によるフラクショナルＮ−ＰＬＬシンセサイザにおいて用いられている方法と何ら変わるところがないので、ここでは詳細は述べない。
【００９３】
図１９は、本発明による分周比制御器８５の第２の実施の形態に関わる説明図を示す。本実施の形態は、図１２に示した信号処理装置の第２の実施の形態とほぼ同じ構成を有している。違いは、信号処理部１２１が、信号入力端子２６を備えている点にある。信号処理部１２１では、信号入力端子２６から入力される値と、オーバーフロー信号２２と、オーバーフロー信号２３の一階微分と、オーバーフロー信号２４の二階微分と、オーバーフロー信号２５の三階微分の和がとられ、出力端子２８より結果が出力される。
【００９４】
図２０は、本発明による分周比制御器８５の第３の実施の形態に関わる説明図を示す。本実施の形態は、図１３に示した信号処理装置の第３の実施の形態とほぼ同じ構成を有している。違いは、信号処理部１２１が、信号入力端子２６を備えている点にある。信号処理部１２１では、信号入力端子２６から入力される値と、オーバーフロー信号２２と、オーバーフロー信号２３の一階微分と、オーバーフロー信号２４の二階微分と、オーバーフロー信号２５の三階微分の和がとられ、出力端子２８より結果が出力される。
【００９５】
図２１は、本発明による分周比制御器８５の第４の実施の形態に関わる説明図を示す。本実施例は、図１４に示した信号処理装置の第４の実施の形態とほぼ同じ構成を有している。違いは、信号処理部１２１が、信号入力端子２６を備えている点にある。信号処理部１２１では、信号入力端子２６から入力される値と、オーバーフロー信号２２と、オーバーフロー信号２３の一階微分と、オーバーフロー信号２４の二階微分と、オーバーフロー信号２５の三階微分の和がとられ、出力端子２８より結果が出力される。
【００９６】
図２２は、本発明による分周比制御器８５における信号処理部１２１の第１の例に関わる説明図を示す。本例は、前に述べた信号処理部の第１の例、つまり図２の信号処理部２７とほぼ同じ構成を有している。違いは、加算器４８において、信号入力端子２６に与えられる信号と、オーバーフロー信号２２と、オーバーフロー信号２３の一階微分結果と、オーバーフロー信号２４の二階微分結果と、オーバーフロー信号２５の三階微分結果の和が取られる点にある。
【００９７】
図２３は、本発明による分周比制御器８５における信号処理部１２１の第２の例に関わる説明図を示す。本例は、図１５に示した信号処理部２７の第２の例とほぼ同じ構成を有している。違いは、加算器５６において、信号処理器５５の出力と、信号入力端子２６に与えられる信号の和が取られる点にある。
【００９８】
図２４は、本発明による分周比制御器８５の第５の実施の形態に関わる説明図を示す。本実施の形態は、図１１に示した信号処理装置の第１の実施の形態とほぼ同じ構成を有している。違いは、加算器８と遅延器１０からなる２番目のアキュムレータの入力が、加算器２の出力からではなく、遅延器４の出力から取られている。また、加算器１３と遅延器１５からなる３番目のアキュムレータの入力が、加算器８の出力からではなく、遅延器１０の出力から取られている。加えて、加算器１８と遅延器２０からなる４番目のアキュムレータの入力が、加算器１３の出力からではなく、遅延器１５の出力から取られている。即ち、２番目のアキュムレータには、１番目のアキュムレータの１クロック前の出力値の上位８ビットが入力され、３番目のアキュムレータには、２番目のアキュムレータの１クロック前の出力値の上位６ビットが入力され、４番目のアキュムレータには、３番目のアキュムレータの１クロック前の出力値の上位４ビットが入力されている。各アキュムレータのオーバーフロー信号２２、２３、２４、２５は、信号処理部１０１に入力される。
【００９９】
信号処理部１０１では、信号入力端子２６から入力される値と、オーバーフロー信号２２と、オーバーフロー信号２３の一階微分と、オーバーフロー信号２４の二階微分と、オーバーフロー信号２５の三階微分の和がとられ、出力端子２８より結果が出力される。
【０１００】
図２５は、本発明における信号処理部１０１の第１の例に関わる説明図を示す。１０２、１０３、１０４、１０５、１０６、１０７は、入力したデータを１クロック遅延させて出力する遅延器である。これらの遅延器が挿入されていることを除けば、本構成は、図２２に示した信号処理部１２１の第１の例の構成と同じである。以上の構成により、信号処理部１０１では、信号端子２６より入力される分周比の整数部分のデータと、オーバーフロー信号２２を３クロック遅延させた信号と、オーバーフロー信号２３の一階微分を２クロック遅延させた信号と、オーバーフロー信号２４の二階微分を１クロック遅延させた信号と、オーバーフロー信号２５の三階微分の和がとられ、出力端子２８より結果が出力される。
【０１０１】
図２６は、本発明による分周比制御器８５の第６の実施の形態に関わる説明図を示す。本実施の形態は、図２４に示した分周比制御器８５の第５の実施の形態と同様の構成において、そのクロックの与え方の一つの例を示したものである。クロック信号は入力端子１０８より与えられ、加算器２、８、１３、１８、遅延器４、１０、１５、２０、信号処理部１０１に分配される。加算器２、８、１３、１８はクロックのアップエッジに同期して動作し、遅延器４、１０、１５、２０と信号処理部１０１はクロックのダウンエッジに同期して動作する。
【０１０２】
図２７は、本発明による分周比制御器８５の第７の実施の形態に関わる説明図を示す。本実施の形態は、図１９に示した分周比制御器８５の第２の実施の形態と同様の構成において、そのクロックの与え方の一つの例を示したものである。クロック信号は入力端子１０８より与えられ、加算器２、遅延器４、１０、１５、２０、信号処理部１２１に分配される。加算器２と８との間が信号線１０９で接続され、加算器８と１３との間は信号線１１０で、加算器１３と１８との間は信号線１１１でそれぞれ接続されている。
【０１０３】
加算器２はクロックのアップエッジに同期して動作する。加算器２の動作が終了すると、信号線１０９に加算器２の動作終了を表す信号が発生し、加算器８はこれを受けて動作を開始する。加算器８の動作が終了すると、信号線１１０に加算器８の動作終了を表す信号が発生し、加算器１３はこれを受けて動作を開始する。加算器１３の動作が終了すると、信号線１１１に加算器１３の動作終了を表す信号が発生し、加算器１８はこれを受けて動作を開始する。
【０１０４】
以上の加算器２、８、１３、１８の一連の動作は、クロック信号の半周期以内に終了する。遅延器４、１０、１５、１８と信号処理部１２１はクロックのダウンエッジに同期して動作する。
【０１０５】
図２８は、本発明による信号処理装置を用いたフラクショナルＮ−ＰＬＬシンセサイザの第２の実施の形態に関わる説明図を示す。本実施の形態は、図１７に示したフラクショナルＮ−ＰＬＬシンセサイザの第１の実施の形態と同様の構成において、分周比制御器８５へのクロックの与え方の一つの例を示したものである。本実施の形態では、分周比制御器８５は、整数分周器８６の出力信号をクロックとして動作する。なお、分周比制御器８５へのクロック供給線１１３に、バッファ回路を設けたり、正負を反転するためのインバータを設けたりしても構わない。
【０１０６】
図２９は、本発明による信号処理装置を用いたフラクショナルＮ−ＰＬＬシンセサイザの第３の実施の形態に関わる説明図を示す。本実施の形態では、分周比制御器８５は、リファレンス信号８７をクロックとして動作する。なお、分周比制御器８５へのクロック供給線１１４に、バッファ回路を設けたり、正負を反転するためのインバータを設けたりしても構わない。
【０１０７】
図３０は、本発明による信号処理装置を用いたフラクショナルＮ−ＰＬＬシンセサイザの第４の実施の形態に関わる説明図を示す。１１５は、整数分周器８６の出力を分岐して得た信号を遅延させるための遅延器である。分周比制御器８５は、整数分周器８６の出力信号を遅延させて得た遅延信号をクロックとして動作する。
【０１０８】
図３１は、本発明による信号処理装置を用いたフラクショナルＮ−ＰＬＬシンセサイザの第５の実施の形態に関わる説明図を示す。１１６は、リファレンス信号８７を分岐したリファレンス信号１１４を遅延させるための遅延器である。分周比制御器８５は、リファレンス信号１１４を遅延させて得た遅延信号をクロックとして動作する。
【０１０９】
図３２は、本発明による信号処理装置を用いたフラクショナルＮ−ＰＬＬシンセサイザの第６の実施の形態に関わる説明図を示す。１１５は、整数分周器８６の出力を分岐して得た信号１１７を遅延させるための遅延器である。遅延器１１５の遅延時間を一定に保つため、遅延器１１５は整数分周器８６から信号１１８を受け取っている。整数分周器８６から遅延器１１５へ渡される信号１１８の例としては、整数分周器８６を構成するプリスケーラの出力や、同じく整数分周器８６を構成するスワロカウンタの出力などが挙げられる。分周比制御器８５は、整数分周器８６の出力信号を遅延させて得た信号１１７をクロックとして動作する。
【０１１０】
図３３は、本発明による信号処理装置を用いたフラクショナルＮ−ＰＬＬシンセサイザの第７の実施の形態に関わる説明図を示す。整数分周器８６は、位相の異なる複数の分周出力を発生する整数分周器である。整数分周器８６の出力の一方である信号１２０はＰＤ８１へ、もう一方は分周比制御器８５にクロック信号１１９として供給される。
【０１１１】
【発明の効果】
以上説明してきたように、本発明によれば同じ入力ビット数を維持しつつ回路規模が小さくて済む信号処理装置を提供することができ、チップ面積の増大、消費電流の増加の問題を解消することができる。
【０１１２】
本発明による信号処理装置を分周比制御部として備えることで回路規模の小さなフラクショナルＮ−ＰＬＬシンセサイザを提供することができ、特に、不要な線スペクトルを抑制することで不要なスプリアスを抑制することができる。
【図面の簡単な説明】
【図１】本発明による信号処理装置の第１の基本例を示した回路図である。
【図２】図１に示された信号処理部の例を示した回路図である。
【図３】本発明による信号処理装置の第２の基本例を示した回路図である。
【図４】従来の信号処理装置の一例を示したブロック図である。
【図５】図４に示された信号処理部の例を示した回路図である。
【図６】フラクショナルＮ−ＰＬＬシンセサイザの構成を示したブロック図である。
【図７】従来の信号処理装置における周波数−量子化ノイズ特性を説明するための図である。
【図８】本発明による信号処理装置における周波数−量子化ノイズ特性を説明するための図である。
【図９】本発明による信号処理装置における周波数−量子化ノイズ特性を説明するための図である。
【図１０】本発明による信号処理装置の第３の基本例を示した回路図である。
【図１１】本発明による信号処理装置の第１の実施の形態を示した回路図である。
【図１２】本発明による信号処理装置の第２の実施の形態を示した回路図である。
【図１３】本発明による信号処理装置の第３の実施の形態を示した回路図である。
【図１４】本発明による信号処理装置の第４の実施の形態を示した回路図である。
【図１５】本発明による信号処理装置における信号処理部の第２の例を示した回路図である。
【図１６】本発明による信号処理装置の第５の実施の形態を示した回路図である。
【図１７】本発明による信号処理装置を用いたフラクショナルＮ−ＰＬＬシンセサイザの第１の実施の形態を示したブロック図である。
【図１８】本発明による分周比制御器の第１の実施の形態を示した回路図である。
【図１９】本発明による分周比制御器の第２の実施の形態を示した回路図である。
【図２０】本発明による分周比制御器の第３の実施の形態を示した回路図である。
【図２１】本発明による分周比制御器の第４の実施の形態を示した回路図である。
【図２２】図１８〜図２１に示された分周比制御器における信号処理部の第１の例を示した回路図である。
【図２３】図１８〜図２１に示された分周比制御器における信号処理部の第２の例を示した回路図である。
【図２４】本発明による分周比制御器の第５の実施の形態を示した回路図である。
【図２５】図２４に示された分周比制御器における信号処理部の第１の例を示した回路図である。
【図２６】本発明による分周比制御器の第６の実施の形態を示した回路図である。
【図２７】本発明による分周比制御器の第７の実施の形態を示した回路図である。
【図２８】本発明による信号処理装置を用いたフラクショナルＮ−ＰＬＬシンセサイザの第２の実施の形態を示したブロック図である。
【図２９】本発明による信号処理装置を用いたフラクショナルＮ−ＰＬＬシンセサイザの第３の実施の形態を示したブロック図である。
【図３０】本発明による信号処理装置を用いたフラクショナルＮ−ＰＬＬシンセサイザの第４の実施の形態を示したブロック図である。
【図３１】本発明による信号処理装置を用いたフラクショナルＮ−ＰＬＬシンセサイザの第５の実施の形態を示したブロック図である。
【図３２】本発明による信号処理装置を用いたフラクショナルＮ−ＰＬＬシンセサイザの第６の実施の形態を示したブロック図である。
【図３３】本発明による信号処理装置を用いたフラクショナルＮ−ＰＬＬシンセサイザの第７の実施の形態を示したブロック図である。
【符号の説明】
１　　信号入力端子
２、８、１３、１８　　加算器
４、１０、１５、２０　　遅延器
２２、２３、２４、２５　　オーバーフロー信号
２７　　信号処理部
２８　　出力端子
３０　　３入力ＮＡＮＤゲート
３５、３７、３９、４１、４３、４５　　遅延器
８１　　位相比較器
８２　　チャージポンプ
８３　　ループフィルタ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a signal processing device, a non-integer frequency divider, and a fractional N-PLL synthesizer using the same.
[0002]
[Prior art]
A sigma-delta modulator is known as an example of a signal processing device. FIG. 4 shows a configuration of a conventional typical fourth-order sigma-delta modulator.
[0003]
In FIG. 4, a digital signal is input to an input terminal 57. Here, for convenience, it is assumed that the input digital signal is 20 bits. In this case, the input terminal 57 includes 20 terminals. Reference numerals 58, 63, 68, and 73 denote adders having a 20-bit input and a 20-bit output. Reference numerals 60, 65, 70, and 75 denote delay elements having a 20-bit input and a 20-bit output, and output an input value one clock before.
[0004]
The adder 58 and the delay element 60 constitute a 20-bit input, 20-bit output accumulator. That is, the adder 58 adds the input digital signal 57 and the output signal of the adder 58 one clock before output from the delay element 60. The addition result is output to a line 59, and when an overflow occurs as a result of the addition, a 1-bit overflow signal 62 is output to the overflow line.
[0005]
The block composed of the adder 63 and the delay element 65 also forms an accumulator, and its input is the output signal of the adder 58, that is, the output signal of the accumulator composed of the adder 58 and the delay element 60. Similarly, a set of the adder 68 and the delay element 70 and a set of the adder 73 and the delay element 75 also form an accumulator, and have a configuration in which the four accumulators are connected in cascade.
[0006]
67, 72 and 77 are overflow signals of the adders 63, 68 and 73, respectively.
[0007]
FIG. 5 shows a specific configuration example of the component 79. Reference numerals 35, 37, 39, 41, 43, and 45 denote delay elements, which output an input value one clock before. Numerals 36, 38, 40, 42, 44 and 46 denote subtracters for subtracting an input value passed through the delay element from an input value not passing through the delay element and outputting a result. Reference numeral 48 denotes a 4-input adder that receives the overflow signal 62 and the outputs of the subtractors 36, 40, and 46 as inputs.
[0008]
With the above configuration, this component 79 receives the overflow signals 62, 67, 72, 77 output from the accumulators 58, 63, 68, 73, and outputs the overflow signal 62, the first-order differential result of the overflow signal 67, and the overflow signal. It has the effect of taking the sum of the second-order differentiation result of the signal 72 and the third-order differentiation result of the overflow signal 77 and outputting the result from the terminal 80.
[0009]
The above-described block including the four accumulators and the constituent elements 79 constitutes one fourth-order sigma-delta modulator. Its input terminal is 57 and its output terminal is 80. Similarly, an nth-order sigma-delta modulator comprises n accumulators and components that receive and operate the overflow signal of each accumulator.
[0010]
According to the prior art described above, for example, an n-th order sigma-delta modulator corresponding to an input signal having a dynamic range of 20 bits requires n 20-bit accumulators and n 20-bit delay elements. The scale increases. This leads not only to disadvantages such as an increase in chip area and an increase in current consumption, but also to disadvantages such as an increase in noise leaking to a power supply line and a ground line during operation.
[0011]
Such a sigma-delta modulator is widely used as a component of a fractional frequency divider of a fractional N-PLL synthesizer. Related technologies are disclosed in U.S. Pat. No. 4,609,881, U.S. Pat. No. 4,758,802, U.S. Pat. No. 4,965,531 and the like.
[0012]
FIG. 6 shows a general configuration of a fractional N-PLL synthesizer. In FIG. 6, the output of the VCO 84 is branched into two, one is a final output 88 of the PLL synthesizer, and the other is input to the integer divider 86. The output divided by the integer divider 86 is input to a phase comparator (hereinafter abbreviated as PD) 81. A reference signal 87 is input as the other input of the PD 81, and a phase difference between the reference signal 87 and an output signal of the integer frequency divider 86 is output to a charge pump (hereinafter abbreviated as CP) 82. The CP 82 converts the received phase difference information into a current or a voltage, passes through a loop filter (hereinafter abbreviated as LF) 83, and is fed back to the VCO 84. By the action of this feedback, the frequency of the signal output from the VCO 84 is locked to the frequency division ratio times the frequency of the reference signal 87.
[0013]
In the configuration of FIG. 6, a non-integer frequency division ratio is realized as a time average value by changing the frequency division ratio of the integer frequency divider 86 in time series by the frequency division ratio control device 85. A sigma-delta modulator is used as the frequency division ratio control device. When a sigma-delta modulator is used as a component of a fractional N-PLL synthesizer, the size of the circuit also leads to disadvantages such as an increase in chip area and an increase in current consumption. Noise leaking into the line or the ground line leads to disadvantages such as deteriorating the C / N of the synthesizer.
[0014]
[Problems to be solved by the invention]
As described above, the nth-order sigma-delta modulator requires n adders and n delay elements, and thus has a disadvantage in that the circuit scale becomes large. In a fractional N-PLL synthesizer using a sigma-delta modulator, the size of the circuit of the sigma-delta modulator leads to disadvantages such as an increase in chip area and an increase in current consumption. The noise leaking to the power supply line and the ground line due to this causes disadvantages such as deteriorating the C / N of the synthesizer.
[0015]
The present invention solves the above-mentioned problems, and an object of the present invention is to provide a signal processing device having a small circuit scale.
[0016]
Another object of the present invention is to provide a non-integer frequency divider provided with the above signal processing device.
[0017]
Still another object of the present invention is to provide a fractional N-PLL synthesizer including the above-mentioned non-integer frequency divider.
[0018]
[Means for Solving the Problems]
A signal processing device according to a first aspect of the present invention includes a p-bit first signal input terminal and a k-bit second signal input terminal, and sets q to an integer equal to or less than (p−1) and sets p-bit A first accumulator and a q-bit second accumulator, and an adder for adding an overflow signal of the first accumulator and a signal obtained by performing a first-order differentiation operation on the overflow signal of the second accumulator, A p-bit signal input from a first signal input terminal is input to the first accumulator, and higher (q−k) bits of the input of the second accumulator are provided with the first accumulator. Upper (qk) bits of the output signal are input, and the second signal input terminal is connected to the remaining k bits of the second accumulator. And it features.
[0019]
A signal processing device according to a second aspect of the present invention includes a first signal input terminal of p (1) bits and a second signal input terminal of k bits, and n is an integer of 3 or more, from 1st to 1st. Means for performing an (m-1) th-order differentiation operation on an overflow signal of the m-th accumulator for the n-th n accumulators and all integers m of 1 or more and n or less, and of the first to n-th accumulators Adding means for adding the differential result of the overflow signal, wherein the number of bits of the m-th accumulator is p (m), and p (2) is an integer of p (1) -1 or less; , The upper p (2) -k bits of the output signal of the first accumulator are input to the upper p (2) -k bits of the input of the accumulator, and the remaining k bits of the second accumulator are input. Has the second Signal input terminal is connected, and p (s) is an integer not more than p (s-1) for all integers s not less than 3 and not more than n, and the s-th accumulator is the (s-1) -th accumulator , The upper p (s) bits of the output signal are input.
[0020]
A signal processing device according to a third aspect of the present invention is characterized in that k = 1 in the signal processing device according to any one of the first and second aspects.
[0021]
A signal processing device according to a fourth aspect of the present invention is the signal processing device according to any one of the second and third aspects, wherein the k-bit signal input to the second signal input terminal is the third or later signal. And selecting and using an arbitrary k bits from the output signal of the accumulator.
[0022]
A signal processing device according to a fifth aspect of the present invention is the signal processing device according to any one of the second and third aspects, wherein the signal input to the k-bit second signal input terminal is the third or subsequent signal. And an arbitrary r-bit signal selected from the accumulator output.
[0023]
A signal processing device according to a sixth aspect of the present invention includes a p-bit first signal input terminal and a k-bit second signal input terminal, wherein q is an integer equal to or less than (p−1), and p-bit Adding means for adding a first accumulator and a q-bit second accumulator 2, an overflow signal one clock before the first accumulator, and a signal obtained by performing a first-order differentiation operation on the overflow signal of the second accumulator. And a p-bit signal input from the first signal input terminal is input to the p-bit first accumulator, and a higher-order (q−k) bit of the input of the second accumulator is provided. Is the upper (qk) bits of the output signal one clock before the first accumulator, and the remaining k bits of the second accumulator are Wherein the second signal input terminal is connected.
[0024]
A signal processing device according to a seventh aspect of the present invention includes a first signal input terminal 1 of p (1) bits and a second signal input terminal of k bits, and n is an integer of 3 or more, Means for performing (m−1) th-order differential operation of an overflow signal before (n−m) clocks of the m-th accumulator with respect to 1 to n-th accumulators and all integers m of 1 to n. And an adding means for adding the differential results of the overflow signals of the first to n-th accumulators. The number of bits of the m-th accumulator is p (m), and p (2) is p (1). ) -1 or less, and the upper p (2) -k bits of the input of the second accumulator include the upper p (2) -k of the output signal of the first accumulator one clock before. Bit is input and the first The second signal input terminal is connected to the remaining k bits of the accumulator, and p (s) is an integer of p (s−1) or less for all integers s of 3 to n. The high-order p (s) bit of the output signal one clock before the (s-1) th accumulator is input to the accumulator.
[0025]
A signal processing device according to an eighth aspect of the present invention is characterized in that k = 1 in the signal processing device according to any of the sixth and seventh aspects.
[0026]
A signal processing device according to a ninth aspect of the present invention is the signal processing device according to any one of the seventh and eighth aspects, wherein the k-bit signal input to the second signal input terminal is the third or later signal. And selecting and using an arbitrary k bits from the output signal of the accumulator.
[0027]
A signal processing device according to a tenth aspect of the present invention is the signal processing device according to any one of the seventh and eighth aspects, wherein the signal input to the k-bit second signal input terminal is the third or later signal. And an arbitrary r-bit signal selected from the accumulator output.
[0028]
The signal processing device according to an eleventh aspect of the present invention is the signal processing device according to any of the second to fifth aspects, wherein the first signal input terminal of p bits and the second signal input terminal of k bits are provided. In addition to the terminal, a third input terminal of k (1) bits is provided. For an integer t of 3 or more and n or less, the upper p (t) -k (1) bits of the input of the t-th accumulator are , The higher order p (t) -k (1) bits of the output signal of the adder in the (t−1) th accumulator are input, and the remaining k (1) bits of the tth accumulator are k (1). 1) The third input terminal of a bit is connected.
[0029]
A signal processing device according to a twelfth aspect of the present invention is the signal processing device according to any one of the seventh to tenth aspects, wherein the first signal input terminal of p bits and the second signal input terminal of k bits are provided. In addition to the terminal, a third input terminal of k (1) bits is provided. For an integer t of 3 or more and n or less, the upper p (t) -k (1) bits of the input of the t-th accumulator are , The upper p (t) -k (1) bits of the output signal one clock before the adder in the (t-1) th accumulator are input, and the remaining k (1) bits are k (1). A bit input terminal is connected.
[0030]
A signal processing device according to a thirteenth aspect of the present invention is the signal processing device according to any one of the eleventh and twelfth aspects, wherein the signal input to the k (1) -bit third input terminal is a (( An arbitrary k (1) bit is selected from the output signals of the accumulators after (t + 1) th and used.
[0031]
A signal processing device according to a fourteenth aspect of the present invention is the signal processing device according to any one of the eleventh and twelfth aspects, wherein the k (1) -bit signal input to the third input terminal is the (( It is characterized in that an arbitrary r-bit signal selected from the (t + 1) th and subsequent accumulator outputs is obtained by a logic synthesizing means.
[0032]
A signal processing apparatus according to a fifteenth aspect of the present invention is characterized in that k (1) = 1 in the signal processing apparatus according to any one of the above-described first to fourteenth aspects.
[0033]
The signal processing device according to a sixteenth aspect of the present invention is the signal processing device according to any one of the second to fifth aspects, wherein (n−2) integer values included in a range of 3 or more and n or less. When v values are selected and their values are represented as t (1), t (2),..., t (v) in ascending order, k ( w) bit input terminal, and the higher order p {t (w)}-k (w) bits of the input of the t (w) th accumulator include the input of the {t (w) −1} th accumulator. The upper p {t (w)}-k (w) bits of the output signal are input, and the remaining k (w) bits of the t (w) th accumulator are k (w) bit input terminals. Are connected.
[0034]
The signal processing device according to a seventeenth aspect of the present invention is the signal processing device according to any one of the seventh to tenth aspects, wherein (n-2) integer values included in the range of 3 or more and n or less are provided. When v values are selected and their values are represented as t (1), t (2),..., t (v) in ascending order, k ( w) bit input terminal, and the higher order p {t (w)}-k (w) bits of the input of the t (w) th accumulator include the input of the {t (w) −1} th accumulator. The upper p {t (w)}-k (w) bits of the output signal one clock before are input, and the remaining k (w) bits of the t (w) -th accumulator are k (w). A bit input terminal is connected.
[0035]
The signal processing device according to an eighteenth aspect of the present invention is the signal processing device according to any one of the sixteenth and seventeenth aspects, wherein for some or all integers w of 1 or more and v or less, k (w ) An arbitrary k (w) bit is selected from the output signals of the t (w) + 1-th accumulator and used as a signal to be input to the input terminal of the bit.
[0036]
The signal processing device according to a nineteenth aspect of the present invention is the signal processing device according to any one of the sixteenth to eighteenth aspects, wherein for some or all integers w of 1 or more and v or less, k (w A) a signal to be input to the input terminal of the bit is obtained by a logic synthesizing means of an arbitrary r (w) bit signal selected from the output signals of the accumulators after the t (w) + 1-th.
[0037]
A signal processing device according to a twentieth aspect of the present invention is the signal processing device according to any one of the sixteenth to eighteenth aspects, wherein k (w) = 1 for all integers w of 1 or more and v or less. It is characterized by the following.
[0038]
A signal processing device according to a twenty-first aspect of the present invention is the signal processing device according to any one of the first to twentieth aspects, wherein the signal processing device does not include the k-bit second signal input terminal and the input of the second accumulator. The upper p (2) bits of the output signal of the first accumulator are input to the upper p (2) bits.
[0039]
A signal processing apparatus according to a twenty-second aspect of the present invention includes a p-bit first signal input terminal, a p-bit first accumulator and a q-bit first accumulator, where q is an integer equal to or less than (p−1). 2 accumulators, and addition means for adding an overflow signal of the first accumulator and a signal obtained by performing a first-order differentiation operation on the overflow signal of the second accumulator, and is input from the first signal input terminal. A p-bit signal is input to the p-bit first accumulator, and the upper q bits of the input of the second accumulator are input with the upper q bits of the output signal of the first accumulator. It is characterized by that.
[0040]
A signal processing device according to a twenty-third aspect of the present invention includes a first signal input terminal of p (1) bits, n is an integer of 3 or more, and n first to n-th accumulators; Means for performing an (m-1) th-order differentiation operation on the overflow signal of the m-th accumulator for all integers m not less than n and addition for adding the differentiation results of the overflow signals of the first to n-th accumulators Means, the number of bits of the m-th accumulator is p (m), and p (2) is an integer equal to or less than p (1) −1, and the upper p ( 2) bits, the upper p (2) bits of the output signal of the first accumulator are input, and p (s) is less than p (s−1) for all integers s not less than 3 and not more than n. An integer, the s-th accumulation The, characterized in that the upper p (s) bits of the accumulator output signal of the (s-1) is input.
[0041]
A signal processing device according to a twenty-fourth aspect of the present invention is the signal processing device according to any one of the first to twenty-third aspects, wherein all the accumulators, all the differential operation means, and all the additions constituting the signal processing device are provided. The arithmetic means operates in synchronization with a clock signal supplied from the outside.
[0042]
According to a twenty-fifth aspect of the present invention, there is provided an integer frequency divider, and the signal processing device according to any one of claims 1 to 24, wherein a division ratio of the integer frequency divider is set to A non-integer frequency divider controlled by an output value in time series is provided.
[0043]
A non-integer frequency divider according to a twenty-sixth aspect of the present invention is the non-integer frequency divider of the twenty-fifth aspect, wherein an output signal of the integer frequency divider is used as a clock of the signal processing device. .
[0044]
The non-integer frequency divider according to a twenty-seventh aspect of the present invention is the non-integer frequency divider according to the twenty-fifth aspect, wherein the means for generating a clock for the signal processing device is synchronized with the operation of the integer frequency divider. A clock generator is provided.
[0045]
The non-integer frequency divider according to a twenty-eighth aspect of the present invention is the non-integer frequency divider according to the twenty-fifth aspect, wherein the output signal of the integer frequency divider is delayed as means for generating a clock for the signal processing device. It is characterized by using the signal that has been made.
[0046]
According to a twenty-ninth aspect of the present invention, there is provided a fractional N-PLL synthesizer comprising the non-integer frequency divider according to any one of the twenty-fifth to twenty-eighth aspects.
[0047]
A fractional N-PLL synthesizer according to a thirtieth aspect of the present invention is the fractional N-PLL synthesizer according to the twenty-ninth aspect, wherein a reference signal of the synthesizer is used as a clock of the signal processing device.
[0048]
A fractional N-PLL synthesizer according to a thirty-first aspect of the present invention is the fractional N-PLL synthesizer according to the thirtieth aspect, wherein a clock generation synchronized with a reference signal of the synthesizer is provided as a means for generating a clock for the signal processing device. A device is provided.
[0049]
A fractional N-PLL synthesizer according to a thirty-second aspect of the present invention is the fractional N-PLL synthesizer according to the thirtieth aspect, wherein a signal obtained by delaying a reference signal of the synthesizer is used as a clock of the signal processing device. Features.
[0050]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 1 shows a first basic example of the configuration of a signal processing device according to the present invention. Terminal 1 is a terminal for inputting a signal from the outside. Although only 14 lines are drawn in the terminal 1 in FIG. 1, it is assumed that there are actually 20 bits, that is, 20 signal lines. Reference numeral 2 denotes a 20-bit input adder, which constitutes a 20-bit input accumulator together with the 20-bit delay unit 4. The input signal of the 20-bit accumulator is a 20-bit signal input from the signal terminal 1.
[0051]
Reference numeral 8 denotes a 9-bit input adder, which constitutes a 9-bit input accumulator together with the 9-bit delay unit 10. Of the 9-bit input of the accumulator, the upper 8 bits are the upper 8 bits of the output of the adder 2, that is, the upper 8 bits of the output of the 20-bit accumulator including the adder 2 and the delay unit 4. Is entered. The terminal 7 is connected to the remaining least significant bit inputs.
[0052]
Reference numeral 13 denotes a 6-bit input adder, which constitutes a 6-bit input accumulator together with the 6-bit delay unit 15. The upper 6 bits of the output signal of the adder 8 are input to the 6-bit input accumulator.
[0053]
Reference numeral 18 denotes a 4-bit input adder, which constitutes a 4-bit input accumulator together with a 4-bit delay unit 20. The upper 4 bits of the output signal of the adder 13 are input to the 4-bit input accumulator.
[0054]
The overflow signals 22, 23, 24, 25 of each accumulator are input to the signal processing unit 27. FIG. 2 shows a specific configuration example of the signal processing unit 27. The basic configuration of the signal processing unit 27 is the same as that of the related art described with reference to FIG. That is, 35, 37, 39, 41, 43, and 45 are delay units that output the input value one clock before. Numerals 36, 38, 40, 42, 44, and 46 denote subtracters for subtracting an input value passed through the delay unit from an input value not passing through the delay unit, and outputting a result. 48 is a 4-input adder.
[0055]
With the above configuration, the signal processing unit 27 calculates the sum of the carry signal, that is, the overflow signal 22, the first differential result of the overflow signal 23, the second differential result of the overflow signal 24, and the third differential result of the overflow signal 25. And has the function of outputting the signal from the terminal 28.
[0056]
One signal processing device is constituted by the entire block including the four accumulators and the signal processing unit 27 described above. Its input terminal is 1 and its output terminal is 28. The input terminal 7 is a terminal for connecting an external signal source that randomly generates 0 and 1 as described later.
[0057]
In the configuration shown in FIG. 1, the accumulator 2 and the delay unit 4 have 20 bits, the accumulator 8 and the delay unit 10 have 9 bits, the accumulator 13 and the delay unit 15 have 6 bits, and the accumulator 18 and the delay unit 20 have 4 bits. The circuit scale is almost proportional to the sum of these bit numbers. That is, the scale is equivalent to 20 + 9 + 6 + 4 = 39 bits. On the other hand, in the configuration according to the related art shown in FIG. 4, the scale is equivalent to 20 bits × 4 = 80 bits. That is, the configuration shown in FIG. 1 can reduce the circuit scale by half while maintaining the same number of input bits as compared with the configuration shown in FIG.
[0058]
FIG. 3 shows a second basic example of the configuration of the signal processing device according to the present invention. The configuration is almost the same as that shown in FIG. 1 except that the output signal of the 3-input NAND gate 30 is input to the least significant 1-bit input terminal 7 of the inputs of the 9-bit input accumulator 8. Is different. The lower 3 bits of the 4-bit output data of the delay unit 20 are input to the 3-input NAND gate 30. In other words, an external signal source that randomly generates 0 and 1 is input to the input terminal 7 of FIG. The output of the 3-input NAND gate 30 is used instead. This utilizes the fact that in a configuration in which a plurality of accumulators are connected in cascade as in the configuration shown in FIG. The reason why the three-input NAND gate 30 is used is to obtain a signal with higher randomness based on a signal of an accumulator in a subsequent stage having increased randomness.
[0059]
The output spectrum of the signal processing device according to the present invention will be described with reference to FIGS. FIG. 7 shows a quantization noise spectrum of the conventional signal processing device shown in FIG. The order of the sigma-delta modulator is the fourth order, the number of bits of the input signal is 20 bits, and the clock frequency is 2.4 MHz. Since the order of the sigma-delta modulator is the fourth order, the slope of the quantization noise is 80 db / dec, which is four times 20 db / dec.
[0060]
FIG. 8 shows a quantization noise spectrum of the signal processing device having the configuration of FIG. 10, which is a third basic example of the present invention. The configuration in FIG. 10 is the same as that of the example of the present invention shown in FIG. 1 except that the input terminal 7 to the second-stage accumulator is omitted and the output of the accumulator 2 is used instead. The number of bits of the accumulator is 20 bits, 9 bits, 6 bits, and 4 bits in order from the left side of FIG.
[0061]
Compared with the spectrum according to the prior art shown in FIG. 7, the quantization noise in the region below 30 KHz is flattened by reducing the number of bits of the accumulators cascaded in multiple stages. In FIG. 8, this is represented as floor noise 91. In the region of 30 KHz or more, a slope of 80 db / dec similar to that of the related art is obtained, but some unnecessary line spectra appear as spurious 89 and 90 in FIG.
[0062]
First, regarding the rise of the floor noise in the low frequency region, for example, in the case of FIG. 8, this floor noise level is lower than the maximum output level by 120 db or more, and is at a level that can be sufficiently ignored in audio applications and the like. Further, the floor noise level depends on the clock frequency and how to reduce the number of bits of the accumulators cascaded in multiple stages.
[0063]
Therefore, floor noise can be kept to a negligible level by optimally designing the clock frequency and the method of reducing the number of bits of the accumulator according to the specifications required in the field to which the present invention is applied.
[0064]
On the other hand, unnecessary line spectra such as spurious signals 89 and 90 are generated because the periodicity of the output signal becomes remarkable due to the small number of bits of the subsequent accumulator. This line spectrum may or may not be negligible depending on the application. When the unnecessary line spectrum does not cause any harm in practical use, the configuration as shown in FIG. 10 can be used as it is.
[0065]
FIG. 9 is a quantization noise spectrum of the signal processing device having the configuration of FIG. 3 shown as a second basic example of the present invention. As in the example shown in FIG. 8, a floor noise 93 appears in a region below 30 KHz. As described above, the floor noise does not cause a problem in practical use, and the floor noise level can be designed by selecting the number of bits and the clock frequency of the accumulator.
[0066]
On the other hand, in the region above 30 KHz, unlike the example shown in FIG. 8, no unnecessary line spectrum is seen. This is achieved by supplying a signal obtained by inputting the lower 3-bit signal 29 of the accumulator 18 of the fourth stage to the three-input NAND gate 30 to the least significant bit input terminal 7 of the accumulator of the second stage. Clear periodicity is no longer observed, and as a result, generation of unnecessary line spectra is suppressed. A similar effect can be realized by connecting an external signal source that randomly generates 0 and 1 to the input terminal 7 in the configuration shown in FIG.
[0067]
The 9-bit overflow signal 23 of the accumulator 8 to which the input terminal 7 is connected is first-order differentiated in the signal processing unit 27, and then added to the overflow signal of another accumulator or its differential signal, and output from the terminal 28. Is done. Therefore, the signal component input to the input terminal 7 does not affect the DC component of the signal output from the terminal 28.
[0068]
With the configuration described above, first, the same function can be realized with a smaller circuit scale than the high-order sigma-delta modulator according to the related art. Further, by feeding back the least significant bit input of the second-stage accumulator input from the output of the second-stage accumulator, unnecessary line spectra caused by sequentially reducing the number of stages of the accumulators connected in cascade can be suppressed.
[0069]
The advantages as described above can also be obtained for a fractional N-PLL synthesizer using the present invention as a frequency division ratio control unit. In that case, the signal processing device having the configuration shown in FIGS. 1 and 3 is used as the frequency division ratio controller 85 in FIG. As a result, the circuit scale can be smaller than that of the frequency division ratio control unit according to the related art. Further, in the PLL synthesizer, unnecessary line spectra such as spurious signals 89 and 90 shown in FIG. 8 cause unnecessary spurious signals in the synthesizer output. For this, an external signal source that randomly generates 0 and 1 is connected to the least significant bit of the second stage accumulator as in the configuration shown in FIG. 1, or as in the configuration shown in FIG. This can be suppressed by applying feedback from the accumulator output of the subsequent stage to the least significant bit of the input of the second stage.
[0070]
【Example】
FIG. 11 is an explanatory diagram relating to the first embodiment of the signal processing device according to the present invention. Terminal 1 is a terminal for inputting a signal from the outside. Apparently, this apparatus is the same as the apparatus shown in FIG. 1, but the number of bits of the terminal 1 is 14 bits. Reference numeral 2 denotes a 14-bit input adder, which constitutes a 14-bit input accumulator together with the 14-bit delay unit 4. The input of the 14-bit accumulator is a 14-bit signal input to the signal terminal 1.
[0071]
Reference numeral 8 denotes a 9-bit input adder, which constitutes a 9-bit input accumulator together with the 9-bit delay unit 10. Of the 9-bit input of the accumulator, the upper 8 bits are input to the upper 8 bits of the output of the 14-bit accumulator including the adder 2 and the delay unit 4. The input terminal 7 is connected to the remaining least significant bit inputs.
[0072]
Reference numeral 13 denotes a 6-bit input adder, which constitutes a 6-bit input accumulator together with the 6-bit delay unit 15. The upper 6 bits of the output signal of the adder 8 are input to the 6-bit input accumulator.
[0073]
Reference numeral 18 denotes a 4-bit input adder, which constitutes a 4-bit input accumulator together with a 4-bit delay unit 20. The upper 4 bits of the output signal of the adder 13 are input to the 4-bit input accumulator.
[0074]
The overflow signals 22, 23, 24, 25 of each accumulator are input to the signal processing unit 27. In the signal processing section 27, the sum of the overflow signal 22, the first derivative of the overflow signal 23, the second derivative of the overflow signal 24, and the third derivative of the overflow signal 25 is obtained by an adder 48, and the sum is obtained from an output terminal 28. The result is output.
[0075]
One signal processing device is constituted by the entire block including the four accumulators and the signal processing unit 27 described above. Its input terminal is 1 and its output terminal is 28. The input terminal 7 is a terminal for connecting a signal source that randomly generates 0 and 1.
[0076]
As described above, by connecting a signal source that randomly generates 0 and 1 to the input terminal 7, an unnecessary line spectrum included in the output of the signal processing device can be suppressed.
[0077]
FIG. 12 is an explanatory diagram relating to a second embodiment of the signal processing device according to the present invention. This embodiment has substantially the same configuration as the first embodiment shown in FIG. The difference is that the output signal of the 3-input NAND gate 30 is input to the least significant bit input terminal 7 of the 9-bit input accumulator 8. The lower 3 bits of the 4-bit output data of the delay unit 20 are input to the 3-input NAND gate 30. That is, instead of an external signal source connected to the input terminal 7 of FIG. 11 and randomly generating 0 and 1, the lower three bits of the output signal of the delay unit 20 corresponding to the output signal of the accumulator 18 one clock before. Is input to the input terminal 7.
[0078]
FIG. 13 is an explanatory diagram relating to a third embodiment of the signal processing device according to the present invention. This embodiment has substantially the same configuration as the first embodiment shown in FIG. The difference is that the least significant bit input of the 6-bit primary sigma delta modulator comprising the adder 13 and the delay unit 15 is taken out as an input terminal 32 to the outside. The input terminal 7 and the input terminal 32 are terminals for connecting an external signal source that randomly generates 0 and 1.
[0079]
FIG. 14 is an explanatory diagram relating to a fourth embodiment of the signal processing device according to the present invention. This embodiment has substantially the same configuration as the third embodiment shown in FIG. The difference is that the output signal of the 3-input NAND gate 30 is input to the least significant bit input terminal 7 of the 9-bit input accumulator 8, and the 3-input NAND gate 30 is input to the least significant bit input terminal 32 of the 6-bit input accumulator 13. 34 in that the output signal is input. In addition, the lower three bits of the output data of the 4-bit delay device 20 are input to the 3-input NAND gate 30, and the lower 3 bits of the output data of the 4-bit delay device 20 are input to the 3-input NAND gate 34. Upper 3 bits are input. That is, as a signal that is connected to the input terminals 7 and 32 of FIG. 13 and that randomly generates 0 and 1, a signal obtained by inputting the output signal of the accumulator 18 one clock before to the three-input NAND gates 30 and 34 is Used.
[0080]
In addition, as for the first example of the signal processing unit 27 in the above-described first to fourth embodiments, the configuration may be exactly the same as that of the signal processing unit 27 described in FIG. Therefore, although illustration and detailed description are omitted, the signal processing unit 27 calculates the overflow signal 22, the first-order differentiation result of the overflow signal 23, the second-order differentiation result of the overflow signal 24, and the third-order differentiation result of the overflow signal 25. The sum is obtained and output from the terminal 28.
[0081]
FIG. 15 shows a second example of the signal processing unit 27. 49, 50, 51, 52, 53 and 54 are delay units. In the signal processor 55, the value of the overflow signal 22, the value of the overflow signal 23, the value of the overflow signal 24, the value of the overflow signal 25, the value obtained by multiplying the output of the delay 49 by −1, the delay 50 , The output value of the delay unit 51, the output value of the delay unit 52 by -3, the output value of the delay unit 53 by 3, and the output of the delay unit 54 by- The sum of the multiplied values is calculated and output from the terminal 28. According to this configuration, the sum of the carry signal, that is, the overflow signal 22, the first-order differentiation result of the overflow signal 23, the second-order differentiation result of the overflow signal 24, and the third-order differentiation result of the overflow signal 25 is obtained from the terminal 28. Is achieved.
[0082]
FIG. 16 is an explanatory diagram relating to a fifth embodiment of the signal processing device according to the present invention. Terminal 1 is a terminal for inputting a signal from the outside. The bit number of the terminal 1 is 14 bits. Reference numeral 2 denotes a 14-bit input adder, which constitutes a 14-bit input accumulator together with the 14-bit delay unit 4. The input of the 14-bit accumulator is a 14-bit signal input to the signal terminal 1.
[0083]
Reference numeral 8 denotes a 9-bit input adder, which constitutes a 9-bit input accumulator together with the 9-bit delay unit 10. The upper 9 bits of the output of the 14-bit accumulator including the adder 2 and the delay unit 4 are input to this accumulator.
[0084]
Reference numeral 13 denotes a 6-bit input adder, which constitutes a 6-bit input accumulator together with the 6-bit delay unit 15. The upper 6 bits of the output signal of the adder 8 are input to the 6-bit input accumulator.
[0085]
Reference numeral 18 denotes a 4-bit input adder, which constitutes a 4-bit input accumulator together with a 4-bit delay unit 20. The upper 4 bits of the output signal of the adder 13 are input to the 4-bit input accumulator.
[0086]
The overflow signals 22, 23, 24, 25 of each accumulator are input to the signal processing unit 27. In the signal processing unit 27, the sum of the overflow signal 22, the first derivative of the overflow signal 23, the second derivative of the overflow signal 24, and the third derivative of the overflow signal 25 is obtained, and the result is output from the output terminal 28. .
[0087]
One signal processing device is constituted by the entire block including the four accumulators and the signal processing unit 27 described above. Its input terminal is 1 and its output terminal is 28.
[0088]
FIG. 17 is an explanatory diagram relating to a first embodiment of a fractional N-PLL synthesizer using the signal processing device according to the present invention. The output of VCO 84 is split into two, one being the final output 88 of the PLL synthesizer and the other being input to integer divider 86. The output divided by the integer divider 86 is input to a phase comparator (hereinafter abbreviated as PD) 81. A reference signal 87 is input to the other input of the PD 81, and a phase difference between the reference signal 87 and an output signal of the integer frequency divider 86 is output to a charge pump (hereinafter abbreviated as CP) 82. The CP 82 converts the received phase difference information into a current or a voltage, passes through a loop filter (hereinafter abbreviated as LF) 83, and is fed back to the VCO 84. By the action of this feedback, the frequency of the signal output from the VCO 84 is locked to the frequency division ratio times the frequency of the reference signal 87. At this time, the frequency division ratio of the integer frequency divider 86 is time-sequentially controlled by the frequency division ratio controller 85 to which the signal processing device according to the present invention is applied, so that a non-integer frequency division ratio is obtained as a time average value. Realize. As a result, the output frequency of VCO 84 is ref Can be a non-integer multiple of.
[0089]
If only the integer frequency divider 86 and the frequency division ratio controller 85 are extracted from the blocks shown in FIG. 17, it is apparent that this operates as a non-integer frequency divider.
[0090]
FIG. 18 is an explanatory diagram relating to the first embodiment when the signal processing device according to the present invention is viewed as a frequency division ratio controller 85. This embodiment has substantially the same configuration as the first embodiment of the signal processing device shown in FIG. The difference is that the signal processing unit 121 includes a signal input terminal 26. In the signal processing unit 121, the sum of the value input from the signal input terminal 26, the first derivative of the overflow signal 22, the first derivative of the overflow signal 23, the second derivative of the overflow signal 24, and the third derivative of the overflow signal 25 is The result is output from the output terminal 28.
[0091]
By inputting an integer part of a desired frequency division ratio to the signal input terminal 26 and a decimal part data of the desired frequency division ratio to the signal input terminal 1, an integer value varying with time is output to the output terminal 28. You. The time average is a numerical value equal to the desired non-integer frequency division ratio. The signal appearing at the output terminal 28 is input to the integer frequency divider 86 (FIG. 17) as the frequency division ratio setting information, and the integer frequency division ratio of the integer frequency divider 86 is changed in a time series to obtain a non-integer value. The frequency division operation is realized.
[0092]
The method of dividing the non-integer frequency division ratio into its integer part and its fractional part and distributing them to the input terminals 26 and 1 respectively does not differ from the method used in the conventional fractional N-PLL synthesizer. Therefore, details are not described here.
[0093]
FIG. 19 is an explanatory diagram relating to the frequency division ratio controller 85 according to the second embodiment of the present invention. This embodiment has substantially the same configuration as the second embodiment of the signal processing device shown in FIG. The difference is that the signal processing unit 121 includes a signal input terminal 26. In the signal processing unit 121, the sum of the value input from the signal input terminal 26, the first derivative of the overflow signal 22, the first derivative of the overflow signal 23, the second derivative of the overflow signal 24, and the third derivative of the overflow signal 25 is The result is output from the output terminal 28.
[0094]
FIG. 20 is an explanatory diagram relating to a third embodiment of the frequency division ratio controller 85 according to the present invention. This embodiment has substantially the same configuration as the third embodiment of the signal processing device shown in FIG. The difference is that the signal processing unit 121 includes a signal input terminal 26. In the signal processing unit 121, the sum of the value input from the signal input terminal 26, the first derivative of the overflow signal 22, the first derivative of the overflow signal 23, the second derivative of the overflow signal 24, and the third derivative of the overflow signal 25 is The result is output from the output terminal 28.
[0095]
FIG. 21 is an explanatory diagram of a frequency division ratio controller 85 according to a fourth embodiment of the present invention. This embodiment has substantially the same configuration as the fourth embodiment of the signal processing device shown in FIG. The difference is that the signal processing unit 121 includes a signal input terminal 26. In the signal processing unit 121, the sum of the value input from the signal input terminal 26, the first derivative of the overflow signal 22, the first derivative of the overflow signal 23, the second derivative of the overflow signal 24, and the third derivative of the overflow signal 25 is The result is output from the output terminal 28.
[0096]
FIG. 22 is an explanatory diagram relating to a first example of the signal processing unit 121 in the frequency division ratio controller 85 according to the present invention. This example has substantially the same configuration as the first example of the signal processing unit described above, that is, the signal processing unit 27 in FIG. The difference is that in the adder 48, the signal supplied to the signal input terminal 26, the overflow signal 22, the first differential result of the overflow signal 23, the second differential result of the overflow signal 24, and the third differential result of the overflow signal 25 In that the sum of
[0097]
FIG. 23 is an explanatory diagram relating to a second example of the signal processing unit 121 in the frequency division ratio controller 85 according to the present invention. This example has substantially the same configuration as the second example of the signal processing unit 27 shown in FIG. The difference is that the adder 56 calculates the sum of the output of the signal processor 55 and the signal supplied to the signal input terminal 26.
[0098]
FIG. 24 is an explanatory diagram of a frequency division ratio controller 85 according to a fifth embodiment of the present invention. This embodiment has substantially the same configuration as the first embodiment of the signal processing device shown in FIG. The difference is that the input of the second accumulator comprising the adder 8 and the delay unit 10 is not taken from the output of the adder 2 but from the output of the delay unit 4. Further, the input of the third accumulator including the adder 13 and the delay unit 15 is obtained not from the output of the adder 8 but from the output of the delay unit 10. In addition, the input of the fourth accumulator comprising adder 18 and delay 20 is taken from the output of delay 15 rather than from the output of adder 13. That is, the upper 8 bits of the output value one clock before the first accumulator are input to the second accumulator, and the upper six bits of the output value one clock before the second accumulator to the third accumulator. And the fourth accumulator receives the upper four bits of the output value of the third accumulator one clock before. The overflow signals 22, 23, 24, 25 of each accumulator are input to the signal processing unit 101.
[0099]
In the signal processing unit 101, the sum of the value input from the signal input terminal 26, the first derivative of the overflow signal 22, the first derivative of the overflow signal 23, the second derivative of the overflow signal 24, and the third derivative of the overflow signal 25 is The result is output from the output terminal 28.
[0100]
FIG. 25 is an explanatory diagram relating to a first example of the signal processing unit 101 according to the present invention. Reference numerals 102, 103, 104, 105, 106, and 107 denote delay devices that delay input data by one clock and output the delayed data. Except that these delay devices are inserted, this configuration is the same as the configuration of the first example of the signal processing unit 121 shown in FIG. With the above-described configuration, the signal processing unit 101 calculates the integer part data of the frequency division ratio input from the signal terminal 26, the signal obtained by delaying the overflow signal 22 by three clocks, and the first-order differentiation of the overflow signal 23 by two clocks. The sum of the delayed signal, the signal obtained by delaying the second derivative of the overflow signal 24 by one clock, and the third derivative of the overflow signal 25 is obtained, and the result is output from the output terminal 28.
[0101]
FIG. 26 is an explanatory diagram of a frequency division ratio controller 85 according to a sixth embodiment of the present invention. This embodiment shows one example of how to apply the clock in the configuration similar to that of the fifth embodiment of the frequency division ratio controller 85 shown in FIG. The clock signal is provided from the input terminal 108 and distributed to the adders 2, 8, 13, and 18, the delay units 4, 10, 15, and 20, and the signal processing unit 101. The adders 2, 8, 13, and 18 operate in synchronization with the rising edge of the clock, and the delay units 4, 10, 15, and 20 and the signal processing unit 101 operate in synchronization with the falling edge of the clock.
[0102]
FIG. 27 is an explanatory diagram relating to a seventh embodiment of the frequency division ratio controller 85 according to the present invention. This embodiment shows one example of how to supply the clock in the same configuration as the second embodiment of the frequency division ratio controller 85 shown in FIG. The clock signal is provided from the input terminal 108 and distributed to the adder 2, the delay units 4, 10, 15, 20 and the signal processing unit 121. The adders 2 and 8 are connected by a signal line 109, the adders 8 and 13 are connected by a signal line 110, and the adders 13 and 18 are connected by a signal line 111, respectively.
[0103]
The adder 2 operates in synchronization with the rising edge of the clock. When the operation of the adder 2 ends, a signal indicating the end of the operation of the adder 2 is generated on the signal line 109, and the adder 8 starts the operation in response to the signal. When the operation of the adder 8 ends, a signal indicating the end of the operation of the adder 8 is generated on the signal line 110, and the adder 13 receives the signal and starts operating. When the operation of the adder 13 ends, a signal indicating the end of the operation of the adder 13 is generated on the signal line 111, and the adder 18 starts the operation in response to the signal.
[0104]
A series of operations of the adders 2, 8, 13, and 18 are completed within a half cycle of the clock signal. The delay units 4, 10, 15, and 18 and the signal processing unit 121 operate in synchronization with the down edge of the clock.
[0105]
FIG. 28 is an explanatory diagram relating to a second embodiment of the fractional N-PLL synthesizer using the signal processing device according to the present invention. This embodiment shows one example of how to supply a clock to the frequency division ratio controller 85 in the same configuration as the first embodiment of the fractional N-PLL synthesizer shown in FIG. is there. In the present embodiment, the frequency division ratio controller 85 operates using the output signal of the integer frequency divider 86 as a clock. Note that a buffer circuit may be provided on the clock supply line 113 to the frequency division ratio controller 85, or an inverter for inverting the polarity may be provided.
[0106]
FIG. 29 is an explanatory diagram relating to a third embodiment of the fractional N-PLL synthesizer using the signal processing device according to the present invention. In the present embodiment, the frequency division ratio controller 85 operates using the reference signal 87 as a clock. Note that a buffer circuit may be provided on the clock supply line 114 to the frequency division ratio controller 85, or an inverter for inverting the polarity may be provided.
[0107]
FIG. 30 is an explanatory diagram relating to a fourth embodiment of the fractional N-PLL synthesizer using the signal processing device according to the present invention. Reference numeral 115 denotes a delay unit for delaying a signal obtained by branching the output of the integer frequency divider 86. The frequency division ratio controller 85 operates using a delay signal obtained by delaying the output signal of the integer frequency divider 86 as a clock.
[0108]
FIG. 31 is an explanatory diagram relating to a fifth embodiment of the fractional N-PLL synthesizer using the signal processing device according to the present invention. Reference numeral 116 denotes a delay unit for delaying the reference signal 114 obtained by branching the reference signal 87. The division ratio controller 85 operates using a delay signal obtained by delaying the reference signal 114 as a clock.
[0109]
FIG. 32 is an explanatory diagram relating to a sixth embodiment of the fractional N-PLL synthesizer using the signal processing device according to the present invention. Reference numeral 115 denotes a delay unit for delaying a signal 117 obtained by branching the output of the integer divider 86. In order to keep the delay time of the delay unit 115 constant, the delay unit 115 receives a signal 118 from the integer divider 86. Examples of the signal 118 passed from the integer divider 86 to the delay unit 115 include an output of a prescaler constituting the integer divider 86 and an output of a swallow counter constituting the integer divider 86. The frequency division ratio controller 85 operates using the signal 117 obtained by delaying the output signal of the integer frequency divider 86 as a clock.
[0110]
FIG. 33 is an explanatory diagram relating to a seventh embodiment of the fractional N-PLL synthesizer using the signal processing device according to the present invention. The integer divider 86 is an integer divider that generates a plurality of divided outputs having different phases. A signal 120 which is one of the outputs of the integer frequency divider 86 is supplied to the PD 81 and the other is supplied to the frequency division ratio controller 85 as a clock signal 119.
[0111]
【The invention's effect】
As described above, according to the present invention, it is possible to provide a signal processing device that requires a small circuit size while maintaining the same number of input bits, and solves problems of an increase in chip area and an increase in current consumption. be able to.
[0112]
By providing the signal processing device according to the present invention as the frequency division ratio control unit, it is possible to provide a fractional N-PLL synthesizer with a small circuit scale, and in particular, to suppress unnecessary spurious by suppressing unnecessary line spectra. Can be.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first basic example of a signal processing device according to the present invention.
FIG. 2 is a circuit diagram illustrating an example of a signal processing unit illustrated in FIG. 1;
FIG. 3 is a circuit diagram showing a second basic example of the signal processing device according to the present invention.
FIG. 4 is a block diagram illustrating an example of a conventional signal processing device.
FIG. 5 is a circuit diagram illustrating an example of a signal processing unit illustrated in FIG. 4;
FIG. 6 is a block diagram showing a configuration of a fractional N-PLL synthesizer.
FIG. 7 is a diagram for explaining frequency-quantization noise characteristics in a conventional signal processing device.
FIG. 8 is a diagram for explaining frequency-quantization noise characteristics in the signal processing device according to the present invention.
FIG. 9 is a diagram for explaining frequency-quantization noise characteristics in the signal processing device according to the present invention.
FIG. 10 is a circuit diagram showing a third basic example of the signal processing device according to the present invention.
FIG. 11 is a circuit diagram showing a first embodiment of a signal processing device according to the present invention.
FIG. 12 is a circuit diagram showing a second embodiment of the signal processing device according to the present invention.
FIG. 13 is a circuit diagram showing a third embodiment of the signal processing device according to the present invention.
FIG. 14 is a circuit diagram showing a fourth embodiment of the signal processing device according to the present invention.
FIG. 15 is a circuit diagram showing a second example of the signal processing unit in the signal processing device according to the present invention.
FIG. 16 is a circuit diagram showing a fifth embodiment of the signal processing device according to the present invention.
FIG. 17 is a block diagram showing a first embodiment of a fractional N-PLL synthesizer using a signal processing device according to the present invention.
FIG. 18 is a circuit diagram showing a frequency division ratio controller according to a first embodiment of the present invention.
FIG. 19 is a circuit diagram showing a frequency division ratio controller according to a second embodiment of the present invention.
FIG. 20 is a circuit diagram showing a frequency division ratio controller according to a third embodiment of the present invention.
FIG. 21 is a circuit diagram showing a frequency division ratio controller according to a fourth embodiment of the present invention.
FIG. 22 is a circuit diagram showing a first example of a signal processing unit in the frequency division ratio controller shown in FIGS.
FIG. 23 is a circuit diagram showing a second example of the signal processing unit in the frequency division ratio controller shown in FIGS. 18 to 21;
FIG. 24 is a circuit diagram showing a frequency division ratio controller according to a fifth embodiment of the present invention.
FIG. 25 is a circuit diagram showing a first example of a signal processing unit in the frequency division ratio controller shown in FIG.
FIG. 26 is a circuit diagram showing a frequency division ratio controller according to a sixth embodiment of the present invention.
FIG. 27 is a circuit diagram showing a frequency division ratio controller according to a seventh embodiment of the present invention.
FIG. 28 is a block diagram showing a second embodiment of a fractional N-PLL synthesizer using the signal processing device according to the present invention.
FIG. 29 is a block diagram showing a third embodiment of the fractional N-PLL synthesizer using the signal processing device according to the present invention.
FIG. 30 is a block diagram showing a fourth embodiment of the fractional N-PLL synthesizer using the signal processing device according to the present invention.
FIG. 31 is a block diagram showing a fifth embodiment of the fractional N-PLL synthesizer using the signal processing device according to the present invention.
FIG. 32 is a block diagram showing a sixth embodiment of the fractional N-PLL synthesizer using the signal processing device according to the present invention.
FIG. 33 is a block diagram showing a seventh embodiment of the fractional N-PLL synthesizer using the signal processing device according to the present invention.
[Explanation of symbols]
1 signal input terminal
2, 8, 13, 18 adder
4, 10, 15, 20 delay unit
22, 23, 24, 25 overflow signal
27 Signal processing unit
28 output terminal
30 3-input NAND gate
35, 37, 39, 41, 43, 45 Delay device
81 Phase comparator
82 charge pump
83 Loop Filter

Claims (32)

ｐビットの第１の信号入力端子及びｋビットの第２の信号入力端子を備えると共に、ｑを（ｐ−１）以下の整数として、ｐビットの第１のアキュムレータ及びｑビットの第２のアキュムレータと、前記第１のアキュムレータのオーバーフロー信号と前記第２のアキュムレータのオーバーフロー信号を一階微分演算した信号とを加算する加算手段とを備え、
前記第１の信号入力端子から入力されるｐビットの信号が前記第１のアキュムレータに入力され、前記第２のアキュムレータの入力のうちの上位（ｑ−ｋ）ビットには、前記第１のアキュムレータの出力信号のうちの上位（ｑ−ｋ）ビットが入力され、前記第２のアキュムレータの残りのｋビットには前記第２の信号入力端子が接続されることを特徴とする信号処理装置。a p-bit first accumulator and a q-bit second accumulator, wherein a p-bit first signal input terminal and a k-bit second signal input terminal are provided, and q is an integer equal to or less than (p−1). And an adding means for adding an overflow signal of the first accumulator and a signal obtained by performing a first-order differential operation on the overflow signal of the second accumulator,
A p-bit signal input from the first signal input terminal is input to the first accumulator, and higher-order (q−k) bits of the input of the second accumulator include the first accumulator. The signal processing device according to claim 1, wherein upper (q-k) bits of the output signal are input, and the second signal input terminal is connected to the remaining k bits of the second accumulator. ｐ（１）ビットの第１の信号入力端子及びｋビットの第２の信号入力端子を備えると共に、ｎを３以上の整数として、第１から第ｎのｎ個のアキュムレータと、１以上ｎ以下の全ての整数ｍに対し、第ｍのアキュムレータのオーバーフロー信号を（ｍ−１）階微分演算する手段と、前記第１から第ｎのアキュムレータのオーバーフロー信号の前記微分結果を加算する加算手段とを備え、
第ｍのアキュムレータのビット数はｐ（ｍ）であり、かつｐ（２）はｐ（１）−１以下の整数であり、第２のアキュムレータの入力のうちの上位ｐ（２）−ｋビットには、第１のアキュムレータの出力信号のうちの上位ｐ（２）−ｋビットが入力され、前記第２のアキュムレータの残りのｋビットには前記第２の信号入力端子が接続され、３以上ｎ以下の全ての整数ｓについて、ｐ（ｓ）はｐ（ｓ−１）以下の整数であり、第ｓのアキュムレータには、第（ｓ−１）のアキュムレータの出力信号のうちの上位ｐ（ｓ）ビットが入力されることを特徴とする信号処理装置。a first signal input terminal of p (1) bits and a second signal input terminal of k bits, wherein n is an integer of 3 or more, n to n first to n-th accumulators, and 1 to n Means for performing an (m-1) th-order differentiation operation on the overflow signal of the m-th accumulator for all the integers m, and addition means for adding the differentiation results of the overflow signals of the first to n-th accumulators. Prepare,
The number of bits of the m-th accumulator is p (m), and p (2) is an integer equal to or less than p (1) -1, and the upper p (2) -k bits of the input of the second accumulator , The upper p (2) -k bits of the output signal of the first accumulator are input, and the remaining k bits of the second accumulator are connected to the second signal input terminal. For all integers s less than or equal to n, p (s) is an integer less than or equal to p (s-1), and the s-th accumulator has the upper p (s-1) of the output signals of the (s-1) -th accumulator. s) A signal processing device to which bits are input. 請求項１、２のいずれかに記載した信号処理装置において、ｋ＝１とすることを特徴とする信号処理装置。3. The signal processing device according to claim 1, wherein k = 1. 請求項２、３のいずれかに記載した信号処理装置において、ｋビットの前記第２の信号入力端子に入力する信号として、第３番目以降のアキュムレータの出力信号から任意のｋビットを選び出して用いることを特徴とする信号処理装置。4. The signal processing device according to claim 2, wherein an arbitrary k bit is selected from the output signals of the third and subsequent accumulators as a k-bit signal input to the second signal input terminal. A signal processing device characterized by the above-mentioned. 請求項２、３のいずれかに記載した信号処理装置において、ｋビットの前記第２の信号入力端子に入力する信号を、第３番目以降のアキュムレータ出力から選び出した任意のｒビット信号の論理合成手段により得ることを特徴とする信号処理装置。4. The signal processing apparatus according to claim 2, wherein a k-bit signal input to the second signal input terminal is an arbitrary r-bit signal selected from accumulator outputs of the third and subsequent bits. A signal processing device obtained by means. ｐビットの第１の信号入力端子及びｋビットの第２の信号入力端子を備えると共に、ｑを（ｐ−１）以下の整数として、ｐビットの第１のアキュムレータ及びｑビットの第２のアキュムレータ２と、前記第１のアキュムレータの１クロック前のオーバーフロー信号と前記第２のアキュムレータのオーバーフロー信号を一階微分演算した信号とを加算する加算手段とを備え、
前記第１の信号入力端子から入力されるｐビットの信号がｐビットの前記第１のアキュムレータに入力され、前記第２のアキュムレータの入力のうちの上位（ｑ−ｋ）ビットには、前記第１のアキュムレータの１クロック前の出力信号のうちの上位（ｑ−ｋ）ビットが入力され、前記第２のアキュムレータの残りのｋビットには前記第２の信号入力端子が接続されることを特徴とする信号処理装置。a p-bit first accumulator and a q-bit second accumulator, wherein a p-bit first signal input terminal and a k-bit second signal input terminal are provided, and q is an integer equal to or less than (p−1). 2, and an adding means for adding an overflow signal one clock before the first accumulator and a signal obtained by performing a first-order differentiation operation on the overflow signal of the second accumulator,
A p-bit signal input from the first signal input terminal is input to the p-bit first accumulator, and the higher-order (qk) bit of the input of the second accumulator includes the second bit. The upper (qk) bits of the output signal one clock before the one accumulator are input, and the second signal input terminal is connected to the remaining k bits of the second accumulator. Signal processing device. ｐ（１）ビットの第１の信号入力端子１及びｋビットの第２の信号入力端子とを備えると共に、ｎを３以上の整数として、第１から第ｎのｎ個のアキュムレータと、１以上ｎ以下の全ての整数ｍに対して、第ｍのアキュムレータの（ｎ−ｍ）クロック前のオーバーフロー信号を（ｍ−１）階微分演算する手段と、前記第１から第ｎのアキュムレータのオーバーフロー信号の前記微分結果を加算する加算手段とを備え、
第ｍのアキュムレータのビット数はｐ（ｍ）であり、かつｐ（２）はｐ（１）−１以下の整数であり、第２のアキュムレータの入力のうちの上位ｐ（２）−ｋビットには、第１のアキュムレータの１クロック前の出力信号のうちの上位ｐ（２）−ｋビットが入力され、前記第１のアキュムレータの残りのｋビットには前記第２の信号入力端子が接続され、３以上ｎ以下の全ての整数ｓについて、ｐ（ｓ）はｐ（ｓ−１）以下の整数であり、第ｓのアキュムレータには、第（ｓ−１）のアキュムレータの１クロック前の出力信号のうちの上位ｐ（ｓ）ビットが入力されることを特徴とする信号処理装置。a first signal input terminal 1 of p (1) bits and a second signal input terminal of k bits, wherein n is an integer of 3 or more, and n first to n-th accumulators; means for performing (m-1) th-order differentiation of the overflow signal of the m-th accumulator before (n-m) clocks for all the integers m less than or equal to n, and the overflow signals of the first to n-th accumulators Adding means for adding the differential result of
The number of bits of the m-th accumulator is p (m), and p (2) is an integer equal to or less than p (1) -1, and the upper p (2) -k bits of the input of the second accumulator Receives the upper p (2) -k bits of the output signal one clock before the first accumulator, and connects the second signal input terminal to the remaining k bits of the first accumulator. P (s) is an integer of p (s-1) or less for all integers s from 3 to n, and the s-th accumulator has one clock before the (s-1) -th accumulator. A signal processing device to which upper p (s) bits of an output signal are input. 請求項６、７のいずれかに記載した信号処理装置において、ｋ＝１とすることを特徴とする信号処理装置。8. The signal processing device according to claim 6, wherein k = 1. 請求項７、８のいずれかに記載した信号処理装置において、ｋビットの前記第２の信号入力端子に入力する信号として、第３番目以降のアキュムレータの出力信号から任意のｋビットを選び出して用いることを特徴とする信号処理装置。9. The signal processing device according to claim 7, wherein an arbitrary k bit is selected from the output signals of the third and subsequent accumulators as a k-bit signal to be input to the second signal input terminal. A signal processing device characterized by the above-mentioned. 請求項７、８のいずれかに記載した信号処理装置において、ｋビットの前記第２の信号入力端子に入力する信号を、第３番目以降のアキュムレータ出力から選び出した任意のｒビット信号の論理合成手段により得ることを特徴とする信号処理装置。9. The signal processing apparatus according to claim 7, wherein a k-bit signal input to the second signal input terminal is an arbitrary r-bit signal selected from accumulator outputs of the third and subsequent accumulators. A signal processing device obtained by means. 請求項２〜５のいずれかに記載した信号処理装置において、ｐビットの前記第１の信号入力端子とｋビットの前記第２の信号入力端子に加えてｋ（１）ビットの第３の入力端子を備え、３以上ｎ以下のある整数ｔに対して、第ｔのアキュムレータの入力の上位ｐ（ｔ）−ｋ（１）ビットには、第（ｔ−１）のアキュムレータにおける加算器の出力信号のうちの上位ｐ（ｔ）−ｋ（１）ビットが入力され、前記第ｔのアキュムレータの残りのｋ（１）ビットにはｋ（１）ビットの前記第３の入力端子が接続されることを特徴とする信号処理装置。6. The signal processing apparatus according to claim 2, wherein a k (1) -bit third input is provided in addition to the p-bit first signal input terminal and the k-bit second signal input terminal. For an integer t of 3 or more and n or less, the upper p (t) -k (1) bits of the input of the t-th accumulator include the output of the adder in the (t-1) -th accumulator. Upper p (t) -k (1) bits of the signal are input, and the k (1) -bit third input terminal is connected to the remaining k (1) bits of the t-th accumulator. A signal processing device characterized by the above-mentioned. 請求項７〜１０のいずれかに記載した信号処理装置において、ｐビットの前記第１の信号入力端子とｋビットの前記第２の信号入力端子に加えてｋ（１）ビットの第３の入力端子を備え、３以上ｎ以下のある整数ｔに対して、第ｔのアキュムレータの入力の上位ｐ（ｔ）−ｋ（１）ビットには、第（ｔ−１）のアキュムレータにおける加算器の１クロック前の出力信号のうちの上位ｐ（ｔ）−ｋ（１）ビットが入力され、残りのｋ（１）ビットにはｋ（１）ビットの入力端子が接続されることを特徴とする信号処理装置。11. The signal processing apparatus according to claim 7, wherein a k (1) -bit third input is provided in addition to the p-bit first signal input terminal and the k-bit second signal input terminal. For an integer t of 3 or more and n or less, the upper p (t) -k (1) bit of the input of the t-th accumulator includes one of the adders in the (t-1) -th accumulator. A signal characterized in that higher-order p (t) -k (1) bits of an output signal before a clock are input, and k (1) -bit input terminals are connected to the remaining k (1) bits. Processing equipment. 請求項１１、１２のいずれかに記載した信号処理装置において、ｋ（１）ビットの前記第３の入力端子に入力する信号として、第（ｔ＋１）番目以降のアキュムレータの出力信号から任意のｋ（１）ビットを選び出して用いることを特徴とする信号処理装置。13. The signal processing device according to claim 11, wherein a k (1) -bit signal to be input to the third input terminal is an arbitrary k ( 1) A signal processing device characterized in that bits are selected and used. 請求項１１、１２のいずれかに記載した信号処理装置において、ｋ（１）ビットの前記第３の入力端子に入力する信号を、第（ｔ＋１）番目以降のアキュムレータ出力から選び出した任意のｒビット信号の論理合成手段により得ることを特徴とする信号処理装置。13. The signal processing device according to claim 11, wherein a k (1) -bit signal to be input to the third input terminal is selected from (t + 1) -th and subsequent accumulator outputs. A signal processing device obtained by signal logic synthesis means. 請求項１１〜１４のいずれかに記載した信号処理装置において、ｋ（１）＝１とすることを特徴とする信号処理装置。15. The signal processing device according to claim 11, wherein k (1) = 1. 請求項２〜５のいずれかに記載した信号処理装置において、３以上ｎ以下の範囲に含まれる（ｎ−２）個の整数値のうちｖ個を選び出し、その値を小さい方から順にｔ（１）、ｔ（２）、・・・、ｔ（ｖ）と表したときに、１以上ｖ以下の任意の整数ｗに対し、ｋ（ｗ）ビットの入力端子を備え、第ｔ（ｗ）番目のアキュムレータの入力の上位ｐ｛ｔ（ｗ）｝−ｋ（ｗ）ビットには、第｛ｔ（ｗ）−１｝番目のアキュムレータの出力信号のうちの上位ｐ｛ｔ（ｗ）｝−ｋ（ｗ）ビットが入力され、前記第ｔ（ｗ）番目のアキュムレータの残りのｋ（ｗ）ビットにはｋ（ｗ）ビットの入力端子が接続されることを特徴とする信号処理装置。In the signal processing device according to any one of claims 2 to 5, v is selected from (n-2) integer values included in a range of 3 or more and n or less, and t ( When represented as 1), t (2),..., T (v), an input terminal of k (w) bits is provided for an arbitrary integer w of 1 or more and v or less, and t (w) The upper p {t (w)}-k (w) bits of the input of the accumulator include the upper p {t (w)}-of the output signals of the {t (w) -1} th accumulator. A signal processing device, wherein k (w) bits are input, and k (w) bit input terminals are connected to the remaining k (w) bits of the t (w) th accumulator. 請求項７〜１０のいずれかに記載した信号処理装置において、３以上ｎ以下の範囲に含まれる（ｎ−２）個の整数値のうちｖ個を選び出し、その値を小さい方から順にｔ（１）、ｔ（２）、・・・、ｔ（ｖ）と表したときに、１以上ｖ以下の任意の整数ｗに対し、ｋ（ｗ）ビットの入力端子を備え、第ｔ（ｗ）番目のアキュムレータの入力の上位ｐ｛ｔ（ｗ）｝−ｋ（ｗ）ビットには、第｛ｔ（ｗ）−１｝番目のアキュムレータの１クロック前の出力信号のうちの上位ｐ｛ｔ（ｗ）｝−ｋ（ｗ）ビットが入力され、前記第ｔ（ｗ）番目のアキュムレータの残りのｋ（ｗ）ビットにはｋ（ｗ）ビットの入力端子が接続されることを特徴とする信号処理装置。In the signal processing device according to any one of claims 7 to 10, v is selected from (n-2) integer values included in a range of 3 or more and n or less, and t ( When represented as 1), t (2),..., T (v), an input terminal of k (w) bits is provided for an arbitrary integer w of 1 or more and v or less, and t (w) The higher-order p {t (w)}-k (w) bits of the input of the accumulator include the upper-order p {t ( w)｝ − k (w) bits are input, and k (w) -bit input terminals are connected to the remaining k (w) bits of the t (w) -th accumulator. Processing equipment. 請求項１６、１７のいずれかに記載した信号処理装置において、１以上ｖ以下のいくつか、もしくは全ての整数ｗに対し、前記ｋ（ｗ）ビットの入力端子に入力する信号として、第ｔ（ｗ）＋１番目以降のアキュムレータの出力信号から任意のｋ（ｗ）ビットを選び出して用いることを特徴とする信号処理装置。18. The signal processing device according to claim 16, wherein for some or all integers w of 1 or more and v or less, a signal input to the k (w) -bit input terminal is a t ( w) An arbitrary k (w) bit selected from the output signals of the accumulators after the (+1) -th accumulator and used. 請求項１６〜１８のいずれかに記載した信号処理装置において、１以上ｖ以下のいくつか、もしくは全ての整数ｗに対し、前記ｋ（ｗ）ビットの入力端子に入力する信号を、第ｔ（ｗ）＋１番目以降のアキュムレータの出力信号から選び出した任意のｒ（ｗ）ビット信号の論理合成手段により得ることを特徴とする信号処理装置。19. The signal processing device according to claim 16, wherein a signal input to the k (w) -bit input terminal is input to the k-th (w) -bit input terminal for some or all integers w of 1 or more and v or less. w) A signal processing device obtained by a logic synthesizing means of an arbitrary r (w) bit signal selected from the output signals of the accumulators after the + 1st accumulator. 請求項１６〜１８のいずれかに記載した信号処理装置において、１以上ｖ以下の全ての整数ｗに対し、ｋ（ｗ）＝１とすることを特徴とする信号処理装置。19. The signal processing device according to claim 16, wherein k (w) = 1 for all integers w not less than 1 and not more than v. 請求項１１〜２０のいずれかに記載した信号処理装置において、ｋビットの前記第２の信号入力端子を備えず、第２のアキュムレータの入力のうちの上位ｐ（２）ビットには、第１のアキュムレータの出力信号のうちの上位ｐ（２）ビットが入力されることを特徴とする信号処理装置。21. The signal processing device according to claim 11, wherein the k-bit second signal input terminal is not provided, and the upper p (2) bits of the input of the second accumulator include the first bit. A higher-order p (2) bit of the output signal of the accumulator of (1). ｐビットの第１の信号入力端子を備えると共に、ｑを（ｐ−１）以下の整数として、ｐビットの第１のアキュムレータとｑビットの第２のアキュムレータと、前記第１のアキュムレータのオーバーフロー信号と前記第２のアキュムレータのオーバーフロー信号を一階微分演算した信号とを加算する加算手段とを備え、
前記第１の信号入力端子から入力されるｐビットの信号がｐビットの前記第１のアキュムレータに入力され、前記第２のアキュムレータの入力のうちの上位ｑビットには、前記第１のアキュムレータの出力信号のうちの上位ｑビットが入力されることを特徴とする信号処理装置。a p-bit first signal input terminal, wherein q is an integer equal to or less than (p−1), a p-bit first accumulator, a q-bit second accumulator, and an overflow signal of the first accumulator. And an adding means for adding a signal obtained by performing a first-order differentiation operation on the overflow signal of the second accumulator,
A p-bit signal input from the first signal input terminal is input to the p-bit first accumulator, and the upper q bits of the input of the second accumulator are provided with a signal of the first accumulator. A signal processing device to which upper q bits of an output signal are inputted. ｐ（１）ビットの第１の信号入力端子を備えると共に、ｎを３以上の整数として、第１から第ｎのｎ個のアキュムレータと、１以上ｎ以下の全ての整数ｍに対して、第ｍのアキュムレータのオーバーフロー信号を（ｍ−１）階微分演算する手段と、第１から第ｎのアキュムレータのオーバーフロー信号の前記微分結果を加算する加算手段とを備え、
第ｍのアキュムレータのビット数はｐ（ｍ）であり、かつｐ（２）はｐ（１）−１以下の整数であり、第２のアキュムレータの入力のうちの上位ｐ（２）ビットには、第１のアキュムレータの出力信号のうちの上位ｐ（２）ビットが入力され、３以上ｎ以下の全ての整数ｓについて、ｐ（ｓ）はｐ（ｓ−１）以下の整数であり、第ｓのアキュムレータには、第（ｓ−１）のアキュムレータの出力信号のうちの上位ｐ（ｓ）ビットが入力されることを特徴とする信号処理装置。A first signal input terminal of p (1) bits is provided, and n is an integer of 3 or more, and n-th to n-th accumulators and all integers m of 1 to n, means for performing (m-1) th order differentiation operation on the overflow signal of the m accumulators, and addition means for adding the differentiation results of the overflow signals of the first to nth accumulators,
The number of bits of the m-th accumulator is p (m), and p (2) is an integer equal to or less than p (1) -1, and the upper p (2) bits of the input of the second accumulator include , The upper p (2) bits of the output signal of the first accumulator are input, and p (s) is an integer of p (s−1) or less for all integers s of 3 or more and n or less. A signal processing device, wherein an upper p (s) bit of an output signal of an (s-1) th accumulator is input to an s accumulator. 請求項１〜２３のいずれかに記載した信号処理装置において、該信号処理装置を構成するすべてのアキュムレータ、すべての微分演算手段、すべての加算演算手段が、外部から供給されるクロック信号に同期して動作することを特徴とする信号処理装置。24. The signal processing device according to claim 1, wherein all accumulators, all differential operation means, and all addition operation means constituting the signal processing device are synchronized with a clock signal supplied from the outside. A signal processing device characterized by operating with: 整数分周器と、請求項１〜２４のいずれかに記載した信号処理装置とを備え、前記整数分周器の分周比を前記信号処理装置の出力値で時系列的に制御することを特徴とする非整数分周器。An integer frequency divider, comprising the signal processing device according to any one of claims 1 to 24, wherein the frequency division ratio of the integer frequency divider is controlled in time series by an output value of the signal processing device. Feature non-integer divider. 請求項２５に記載した非整数分周器において、前記信号処理装置のクロックとして、前記整数分周器の出力信号を用いることを特徴とする非整数分周器。26. The non-integer frequency divider according to claim 25, wherein an output signal of the integer frequency divider is used as a clock of the signal processing device. 請求項２５に記載した非整数分周器において、前記信号処理装置のクロックを発生する手段として、前記整数分周器の動作に同期したクロック発生装置を備えることを特徴とする非整数分周器。26. The non-integer frequency divider according to claim 25, further comprising a clock generator synchronized with an operation of the integer frequency divider as a means for generating a clock of the signal processing device. . 請求項２５に記載した非整数分周器において、前記信号処理装置のクロックを発生させる手段として、前記整数分周器の出力信号を遅延させた信号を用いることを特徴とする非整数分周器。26. The non-integer frequency divider according to claim 25, wherein a signal obtained by delaying an output signal of the integer frequency divider is used as a means for generating a clock of the signal processing device. . 請求項２５〜２８のいずれかに記載した非整数分周器を備えたことを特徴とするフラクショナルＮ−ＰＬＬシンセサイザ。A fractional N-PLL synthesizer comprising the non-integer frequency divider according to any one of claims 25 to 28. 請求項２９に記載したフラクショナルＮ−ＰＬＬシンセサイザにおいて、前記信号処理装置のクロックとして、当該シンセサイザのリファレンス信号を用いることを特徴とするフラクショナルＮ−ＰＬＬシンセサイザ。30. The fractional N-PLL synthesizer according to claim 29, wherein a reference signal of the synthesizer is used as a clock of the signal processing device. 請求項３０に記載したフラクショナルＮ−ＰＬＬシンセサイザにおいて、前記信号処理装置のクロックを発生する手段として、当該シンセサイザのリファレンス信号に同期したクロック発生装置を備えることを特徴とするフラクショナルＮ−ＰＬＬシンセサイザ。31. The fractional N-PLL synthesizer according to claim 30, further comprising a clock generator synchronized with a reference signal of the synthesizer as a unit for generating a clock of the signal processing device. 請求項３０に記載したフラクショナルＮ−ＰＬＬシンセサイザにおいて、前記信号処理装置のクロックとして、当該シンセサイザのリファレンス信号を遅延させた信号を用いることを特徴とするフラクショナルＮ−ＰＬＬシンセサイザ。31. The fractional N-PLL synthesizer according to claim 30, wherein a signal obtained by delaying a reference signal of the synthesizer is used as a clock of the signal processing device.
JP2002213888A 2002-07-23 2002-07-23 Signal processing apparatus, non-integer frequency divider, and fractional N-PLL synthesizer using the same Expired - Fee Related JP3901607B2 (en)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2002213888A JP3901607B2 (en) 2002-07-23 2002-07-23 Signal processing apparatus, non-integer frequency divider, and fractional N-PLL synthesizer using the same
AU2003244076A AU2003244076A1 (en) 2002-07-23 2003-06-26 Signal processing device, non-integer divider, and fractional n-pll synthesizer using the same
PCT/JP2003/008073 WO2004010587A1 (en) 2002-07-23 2003-06-26 Signal processing device, non-integer divider, and fractional n-pll synthesizer using the same
CN 03817406 CN1672330A (en) 2002-07-23 2003-06-26 Signal processing apparatus, non-integer divider, and fractional n-pll synthesizer using the same
US11/038,433 US7437393B2 (en) 2002-07-23 2005-01-21 Signal processing apparatus, non-integer divider, and fractional N-PLL synthesizer using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002213888A JP3901607B2 (en) 2002-07-23 2002-07-23 Signal processing apparatus, non-integer frequency divider, and fractional N-PLL synthesizer using the same

Publications (2)

Publication Number Publication Date
JP2004056634A true JP2004056634A (en) 2004-02-19
JP3901607B2 JP3901607B2 (en) 2007-04-04

Family

ID=30767854

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002213888A Expired - Fee Related JP3901607B2 (en) 2002-07-23 2002-07-23 Signal processing apparatus, non-integer frequency divider, and fractional N-PLL synthesizer using the same

Country Status (4)

Country Link
JP (1) JP3901607B2 (en)
CN (1) CN1672330A (en)
AU (1) AU2003244076A1 (en)
WO (1) WO2004010587A1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3823170A1 (en) * 2015-04-27 2021-05-19 Telefonaktiebolaget LM Ericsson (publ) Digital phase controlled plls

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5070310A (en) * 1990-08-31 1991-12-03 Motorola, Inc. Multiple latched accumulator fractional N synthesis
FR2765419B1 (en) * 1997-06-27 1999-09-17 Thomson Csf DEVICE FOR GENERATING ANALOG SIGNALS FROM ANALOG-TO-DIGITAL CONVERTERS, PARTICULARLY FOR DIRECT DIGITAL SYNTHESIS
JP2001127632A (en) * 1999-10-29 2001-05-11 Matsushita Electric Ind Co Ltd Frequency synthesizer and oscillated frequency control method
JP3364206B2 (en) * 1999-12-13 2003-01-08 松下電器産業株式会社 Frequency synthesizer device, communication device, frequency modulation device, and frequency modulation method
JP3415574B2 (en) * 2000-08-10 2003-06-09 Ｎｅｃエレクトロニクス株式会社 PLL circuit
JP2003023351A (en) * 2001-07-09 2003-01-24 Nec Corp Non-integer frequency divider and fractional n frequency synthesizer
JP4493887B2 (en) * 2001-08-03 2010-06-30 セイコーＮｐｃ株式会社 Fractional N frequency synthesizer and method of operating the same

Also Published As

Publication number Publication date
JP3901607B2 (en) 2007-04-04
AU2003244076A1 (en) 2004-02-09
WO2004010587A1 (en) 2004-01-29
CN1672330A (en) 2005-09-21

Similar Documents

Publication Publication Date Title
EP1514354B1 (en) Digital delta-sigma modulator in a fractional-n frequency synthesizer
US9041443B2 (en) Digital phase-locked loop using phase-to-digital converter, method of operating the same, and devices including the same
JP2004519917A (en) Σ-ΔN frequency divider with improved noise and spur performance
JP2844389B2 (en) Synthesis of multistage latch accumulator fraction N
JP2645525B2 (en) Frequency synthesizer with spurious compensation
US8384452B1 (en) Integrated jitter compliant low bandwidth phase locked loops
JP2750639B2 (en) Latch accumulator fractional N synthesis with residual error reduction
JP3319677B2 (en) Frequency synthesizer
JP3086706B2 (en) Rational frequency divider and frequency synthesizer using the same
US7279990B2 (en) Sigma-delta modulator for PLL circuits
JP4275502B2 (en) Fractional N frequency synthesizer and fractional N frequency synthesizer method
JP2003046389A (en) Fractional n frequency synthesizer and its operating method
TWI451763B (en) Receiver capable of generating audio reference clock
JPH04503137A (en) &#39;N&#39; Fractional Synthesizer
JP3611589B2 (en) Fractional N divider
WO2002098005A1 (en) Fractional-n synthesiser and method of synchronisation of the output phase
WO2006065482A2 (en) Method and apparatus for variable sigma-delta modulation
US6941330B2 (en) Feed forward sigma delta interpolator for use in a fractional-N synthesizer
US6127863A (en) Efficient fractional divider
JP3901607B2 (en) Signal processing apparatus, non-integer frequency divider, and fractional N-PLL synthesizer using the same
US7437393B2 (en) Signal processing apparatus, non-integer divider, and fractional N-PLL synthesizer using the same
KR100468734B1 (en) Frequency synthesizer for reducing noise
CN112953531A (en) Phase-locked loop fractional frequency division method based on novel delta-sigma modulator
JP4037212B2 (en) Semiconductor device
JP2907108B2 (en) Frequency synthesis circuit

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040427

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20050418

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060531

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060719

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060830

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061018

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20061213

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20061226

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 3901607

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110112

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110112

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120112

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130112

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130112

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees