JP3894135B2

JP3894135B2 - Information processing device

Info

Publication number: JP3894135B2
Application number: JP2003045031A
Authority: JP
Inventors: 英明岩木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2003-02-21
Filing date: 2003-02-21
Publication date: 2007-03-14
Anticipated expiration: 2023-02-21
Also published as: JP2004252899A

Description

【０００１】
【発明の属する技術分野】
本発明は、プログラム方式のプロセッサを含む情報処理装置に係わり、特に論理条件式を並列的に計算処理するためのＮ層基本条件判断器が、そのプロセッサの補助ハードウェアとして設けられてなる情報処理装置に関する。
【０００２】
【従来の技術】
プログラム方式のプロセッサでは、論理条件式が多項になると、その計算のためのコスト（実行スピードやinstruction メモリサイズ）は大変重くなる。これは、プログラム方式のプロセッサが、基本的には直列的にしか論理条件式を判断し得ないからである。更に、論理条件式が真の状態となるものを複数の候補から選び出すとなると、一層、その計算コストが大きくなり、実用的でなくなる場合が殆どである。
【０００３】
より具体的に説明すれば、プログラム方式のプロセッサで複数ある候補から多項条件式を用いて一致するものを見つけ出すには、以下のようなプログラム（Ｃ言語で記述）で行う場合が多い（但し、この例では、説明の簡単化上、２項の条件式を想定）。
【０００４】

【０００５】
但し、
data＿0,dtat＿1 ：候補の中から条件が一致するものを見付け出すための入力データ
candidate[]：候補のデータを保持する配列
mask[]：入力データと候補との条件式のなかで対象とするbit を表すマスクデータ
candidate ＿max ：候補の数
である。
【０００６】
即ち、上記プログラムでは、候補データが順次、更新されている状態で、入力データdata＿0 における非マスク部分とは一致し、且つ入力データdata＿1 における非マスク部分とは不一致である候補が検索されるようになっており、入力データと候補が条件式により一致した場合、変数i に候補の番号が代入されていることになる。
ところで、そのプログラムのループ部分で、最低、どの程度のinstruction 数が必要になるかを、ＲＩＳＣ（reduced instruction set computer：縮小命令セットコンピュータ）上で考えてみれば、以下のようである。
【０００７】
1: i < candidate ＿max の条件判断
2: 計算結果によりループを抜け出すための条件分岐
3: mask＿0[i]のレジスタへのロード
4: data＿0[i]のレジスタへのロード
5: data＿0 & mask＿0[i]の計算、レジスタへの代入
6: candidate ＿0[i] & mask ＿0[i]の計算、レジスタへ代入
7: 5:の結果と6:の結果の一致比較
8: 7:の計算結果によりloop end(16:) への条件ジャンプ
9: mask＿1[i]のレジスタへのロード
10: data＿1[i]のレジスタへのロード
11: data＿1 & mask＿1[i]の計算、レジスタへの代入
12: candidate ＿1[i] & mask ＿1[i]の計算、レジスタへ代入
13: 11: の結果と12: の結果の不一致比較
14: 7:の計算結果によりresult = iを実施
15: i++;
16: 1:に戻る
【０００８】
以上のように、ループを一周するのに、１６instruction が必要になる。したがって、候補が検索される上で、条件との一致の有無が判断されるのに、最大、１６×candidate ＿max instruction数分の時間が必要になる。
【０００９】
因みに、特許文献１には、処理要素のＳＩＭＤ（単一命令複数データ）アレイを備え、その処理要素が複数の処理ブロックに差動可能に分割され、その処理ブロックがデータ項目のそれぞれのグループを処理するように作動可能とされた並列データ処理装置が記載されている。
【００１０】
【特許文献１】
特表２００２―５４１５８６号公報
【００１１】
【発明が解決しようとする課題】
以上のように、プログラム方式のプロセッサで複数ある候補から多項条件式を用いて一致するものを見つけ出すにしても、基本となる条件式の項数（上記例では、２項）が増えると、1 回のループinstruction が１６よりも更に増え、もはや、プログラム上での実施は、実行速度上、非現実的になることは否めない（仮に、項数が１６であるとすれば、１００×candidate ＿max instruction が必要になる) 。
【００１２】
本発明の目的は、プログラム方式のプロセッサに論理条件式の真偽を計算させるのではなく、そのプロセッサの補助として、特別に用意されたハードウェア上で多項の論理条件式を並列的に計算処理させることで、計算速度の向上やプログラムメモリ領域の削減、プロセッサの負荷軽減が可能とされた情報処理装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明の情報処理装置は、項数が最大、２^N-1 （Ｎ：１以上の任意整数）からなる論理条件式を並列的に計算するためのＮ層基本条件判断器が、プロセッサの補助ハードウェアとして設けられるようにしたものである。
【００１４】
そのプロセッサの補助として、特別に用意されたハードウェア、即ち、Ｎ層基本条件判断器上で多項の論理条件式が並列的に計算処理される場合には、計算処理速度の向上やプログラムメモリ領域の削減、プロセッサの負荷軽減が同時に可能とされているものである。
【００１５】
【発明の実施の形態】
以下、本発明の一実施の形態について、図１から図６により説明する。
先ず本発明の情報処理装置上でのＮ層基本条件判断器の位置付けについて説明する。そのＮ層基本条件判断器は、プロセッサの補助ハードウェアとして、一般に、そのプロセッサの内部、または外部に設けられるが、最も容易に考えられるその位置付けを図１に示す。
【００１６】
図示のように、本例では、プロセッサ１１外部に設けられる場合が想定されており、プロセッサ１１に対しては、そのプロセッサ・バス１２を介し各種の入出力（Ｉ／Ｏ）装置１３，１４や記憶装置１５等が収容されているが、これらと同様にして、Ｎ層基本条件判断器が補助ハードウェア１６として収容されるようになっている。多項の論理条件式を並列的に計算処理する必要がある場合には、例えば、プロセッサ１１から補助ハードウェア１６をアクセスすることで、計算処理に必要な各種データ等が補助ハードウェア１６内に設定された上で、その補助ハードウェア１６が起動されるようにし、その補助ハードウェア１６での最終計算処理結果等はまた、プロセッサ・バス12を介してプロセッサ１１に取り込まれるようになっている。
【００１７】
さて、項数が最大、２^N-1 からなる論理条件式を並列的に計算処理するためのＮ層基本条件判断器には、項対応の１層基本条件判断器が含まれているが、図２にその１層基本条件判断器の一例での構成を示す。その構成と動作について説明すれば、以下のようである。
【００１８】
即ち、図示のように、同一ビット数構成の入力データ、マスクデータおよび候補データが１層基本条件判断器２１内に入力された上、入力データとマスクデータはＡＮＤ（論理積）回路２１１で、また、マスクデータと候補データはＡＮＤ回路２１２で、それぞれ対応ビット間で論理積されるようになっている。これら対応ビット間での論理積により、入力データ、候補データ各々における構成ビットのうち、計算処理上、不要なビット部分、あるいは無視されるべきビット部分がマスクデータにより強制的に“０”状態におかれるようになっている。次に、ＡＮＤ回路２１１，２１２各々からの論理積結果２１３，２１４は複数のアキュムレータ２１５〜２２０に入力された上、それぞれで所定の演算処理が行われているが、その演算処理の結果は１ビット演算処理結果２２１〜２２６として出力されるようになっている。
【００１９】
因みに、アキュムレータ２１３〜２１８それぞれでの演算処理について説明すれば、以下のようである。
アキュムレータ２１５：論理積結果２１３，２１４の対応ビット間排他的論理和結果が全て“０”、または論理積結果２１３，２１４間での減算結果がゼロであって、論理積結果２１３，２１４が等しい場合に、１ビット演算処理結果２２１として“１”を出力。
アキュムレータ２１６：論理積結果２１３，２１４の対応ビット間排他的論理和結果が全てが“０”ではない場合、または論理積結果２１３，２１４間での減算結果がゼロではない場合、即ち、論理積結果２１３，２１４が等しくない場合に、１ビット演算処理結果２２２として“１”を出力。
アキュムレータ２１７：論理積結果２１３，２１４間での減算結果として、論理積結果２１３が論理積結果２１４よりも大きい場合に、１ビット演算処理結果２２３として“１”を出力。
【００２０】
アキュムレータ２１８：論理積結果２１３，２１４間での減算結果として、論理積結果２１３が論理積結果２１４よりも小さい場合に、１ビット演算処理結果２２４として“１”を出力。
アキュムレータ２１９：論理積結果２１３，２１４間での減算結果として、論理積結果２１３が論理積結果２１４よりも大きいか、または論理積結果２１４と等しい場合に、１ビット演算処理結果２２５として“１”を出力。
アキュムレータ２２０：論理積結果２１３，２１４間での減算結果として、論理積結果２１３が論理積結果２１４よりも小さいか、または論理積結果２１４と等しい場合に、１ビット演算処理結果２２６として“１”を出力。
【００２１】
以上のように、アキュムレータ２１５〜２２０それぞれからは１ビット演算処理結果２２１〜２２６が出力された上、セレクタ２２７に入力されているが、これら１ビット演算処理結果２２１〜２２６のうち、何れがセレクタ（選択回路）２２７から基本条件判断器出力（１層結果）２２８として選択出力されるかは、外部からの演算処理結果選択信号２２９によるものとなっている。
【００２２】
図３はまた、以上の１層基本条件判断器２１を２層にしたもの、即ち、２層基本条件判断器の一例での構成を示したものである。その構成と動作について説明すれば、２層基本条件判断器３１内における１層基本条件判断器２１−１，２１−２それぞれには、外部からそれぞれに対応する入力／マスク／候補データが入力されている他、外部からの演算処理結果選択信号２２９−１，２２９−２が入力されており、図２に示すものと同様にして、１層基本条件判断器出力（１層結果−１，１層結果−２）２２８−１，２２８−２が外部に出力されている。一方、それら１層基本条件判断器出力２２８−１，２２８−２はまた、ＡＮＤ回路３１１、ОＲ（論理和）回路３１２にそれぞれ入力された上、論理積、論理和されることで、論理積結果３１３、論理和結果３１４が得られている。これら論理積結果３１３、論理和結果３１４のうち、何れがセレクタ３１５から２層基本条件判断器出力（２層結果）３１６として選択出力されるかは、外部からの演算処理結果選択信号３１７によっている。
【００２３】
更に、以上の２層基本条件判断器３１を２層にしたもの、即ち、３層基本条件判断器の一例での構成を図４に示す。その構成と動作について説明すれば、３層基本条件判断器４１内における２層基本条件判断器３１−１，３１−２それぞれには、外部からそれぞれに対応する入力／マスク／候補データが入力されている他、外部から３つの演算処理結果選択信号（図示省略）が入力されており、図３に示すものと同様にして、１層結果を含む２層基本条件判断器出力（２層結果−１，２層結果−２）３１６−１１，３１６−２１が外部に出力されている。一方、２層基本条件判断器出力３１６−１，３１６−２自体は、ＡＮＤ回路４１１、ОＲ回路４１２にそれぞれ入力された上、論理積、論理和されることで、論理積結果４１３、論理和結果４１４が得られている。これら論理積結果４１３、論理和結果４１４のうち、何れがセレクタ４１５から３層基本条件判断器出力（３層結果）４１６として選択出力されるかは、外部からの演算処理結果選択信号４１７によっている。
【００２４】
したがって、以上の２層基本条件判断器３１や３層基本条件判断器４１から、Ｎの値が２以上とされるＮ層基本条件判断器の一般的な構成が容易に推定されるが、そのＮ層基本条件判断器の構成を図５に示す。その構成と動作について説明すれば、Ｎ層基本条件判断器５１内における（Ｎ−１）層基本条件判断器５１１，５１２それぞれには、外部からそれぞれに対応する入力／マスク／候補データが入力されている他、外部から複数の演算処理結果選択信号（図示省略）が入力されており、１層〜（Ｎ−２）層の結果を含む（Ｎ−１）層基本条件判断器出力（（Ｎ−１）層結果−１，（Ｎ−１）層結果−２）５１５，５１６が外部に出力されている。一方、（Ｎ−１）層基本条件判断器出力５１３，５１４自体は、ＡＮＤ回路５１７、ОＲ回路５１８にそれぞれ入力された上、論理積、論理和されることで、論理積結果５１９、論理和結果５２０が得られている。これら論理積結果５１９、論理和結果５２０のうち、何れがセレクタ５２１からＮ層基本条件判断器出力（Ｎ層結果）５２２として選択出力されるかは、外部からの演算処理結果選択信号５２３に依存している。
【００２５】
以上の図５においては、（Ｎ−１）層基本条件判断器からＮ層基本条件判断器が如何に構成されるか、その一例が示されており、２つの（Ｎ−１）層基本条件判断器出力が取り纏められた上、Ｎ層基本条件判断器出力（Ｎ層結果）が作成されるようになっている。その際、Ｎ層基本条件判断器出力のみならず、１層〜（Ｎ−１）層の結果も併せて出力される場合は、条件式の一部の結果を得ることも可能となっている。
【００２６】
ここで、Ｎ層の論理条件式と（Ｎ＋１）層の論理条件式との関係について説明すれば、以下のようである。
即ち、Ｎ層の論理条件式をf0(n) ，f1(n) （但し、f0とf1は、演算種類や入力／マスク／候補データは一般に異なる）とすると、（Ｎ＋１）層の論理条件式は、f(N+1)＝ｆ0 (n)＆＆ｆ1 (n)、またはｆ0 (n)｜｜ｆ1 (n)となる。因みに、式中での＆＆は論理積演算であることを、また、｜｜は論理和演算であることを示す。
但し、Ｎ＝１の場合は、図２に示す1 層基本条件判断器２１でのみ演算処理が行われるが、結果的に、如何なる演算処理が行われるかは、外部からの演算処理結果選択信号２２９により指定されることになる。
【００２７】
以上、Ｎ層基本条件判断器の本体そのものについて説明したが、実際には、その周辺に各種設定回路等が設けられることで、初めてその機能が発揮されるようになっている。それら各種設定回路等を含むＮ層基本条件判断器の概要構成を図６に示す。図示のように、記憶回路６１には、候補データとそれに対するマスクデータが複数、インデックスをアドレスとして予め記憶されているが、何れのインデックスの候補データとそれに対するマスクデータが記憶回路６１から読み出された上、Ｎ層基本条件判断器５１に設定されるかは、記憶回路６１への読出しインデックスアドレスによっている。インクリメンタ（＋１加算器）６２とレジスタ６３は、所謂、カウンタを構成しているが、そのカウンタでのカウント値が０から順次、インクリメントされることで、そのカウント値が読出しインデックスアドレスとして更新されつつ、記憶回路６１に与えられることで、インデックス順に、候補データとそれに対するマスクデータがＮ層基本条件判断器５１に設定されるようになっている。
【００２８】
一方、レジスタ６４には、入力データが２^N-1 個分、予め記憶されることで、Ｎ層基本条件判断器５１に対し入力データが所定に設定されており、また、レジスタ６５には、Ｎの値によって定まる所定数の演算処理結果選択信号が予め記憶されることで、Ｎ層基本条件判断器５１に対し、演算処理結果選択信号が所定に設定されるようになっている。結局、Ｎ層基本条件判断器５１に対し、以上の各種設定が行われることで、Ｎ層基本条件判断器５１からは、目的とするＮ層結果を始めとして、１層結果から（Ｎ−１）層結果が併せて得られた上、層結果保持器６６〜６９に対するWrite Enable信号となる。そして層結果保持器６６〜６９は、そのWrite Enable信号に従いレジスタ６３の値を保持する。このようにして保持された各種層結果は、プロセッサに取込みされることで、計算処理速度の向上が図られているものである。
【００２９】
ここで、本発明による効果の程を考察する。条件式として、従来の技術で述べたものに例に採れば、この例では、Ｎ＝２となり、図３に示す２層基本条件判断器が適用されることになる。ここで、candidate ＿max を１２８とすれば、本発明によらない場合、実行に必要とされるinstruction 数は２０４８（＝１６×candidate ＿max （＝１２８））となる。
【００３０】
しかしながら、それを本発明により行う場合、1 層基本条件判断器２１−１では、演算処理結果として"=="のものが選択され、また、1 層基本条件判断器２１−２では、演算処理結果として"!="のものが選択され、更に、セレクタ３１５では、論理積（ＡＮＤ）結果が選択されることになる。ここで、ＣＰＵのclock と同じclock で２層基本条件判断器が動作するとすれば、結果を得るまでに必要とされるclock 数は、１２８（＝candidate ＿max ）となる。一般に、instruction 数とclock 数とは、実際に、１対１として対応することは少なく、clock 数が多くなる場合が殆どである。このことを考慮しても、本発明による場合、結果を得るまでに要されるサイクル数は大幅に減少していることが判る。
【００３１】
また、本発明による場合、プロセッサの命令としては、以下のような内容となる。
１：index のcounter の値を得る
２：counter < candidate ＿max なら1 に戻る条件分岐命令
３：結果をレジスタに読み出す
このように、３命令になり、命令を保持するメモリサイズが削減されることになる。
【００３２】
最後に、本発明の応用例として、例えば、以下のようなプログラムを考える。
【００３３】

【００３４】
この場合、２層基本条件判断器を使用するが、1 層結果―1 はresult＿0 に、また、1 層結果―2 はresult＿1 に、更に、2 層結果はresult＿total に対応する。たとえ、このように、プログラム上は複雑なものであっても、必要とされるサイクル数はcandidate ＿max.となり、完全プログラムで実行するよりも、サイクル数を少なくして実行し得ることになる。
【００３５】
以上、本発明者によってなされた発明を実施の形態に基づき、具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲内で種々変更可能であることはいうまでもない。
【００３６】
【発明の効果】
プログラム方式のプロセッサの補助として、特別に用意されたハードウェア上で多項の論理条件式が並列的に計算処理されることによって、計算速度の向上やプログラムメモリ領域の削減、プロセッサの負荷軽減が可能とされた情報処理装置が提供される。
【図面の簡単な説明】
【図１】本発明の一例での情報処理装置の構成を示す図である。
【図２】１層基本条件判断器の一例での構成を示す図である。
【図３】２層基本条件判断器の一例での構成を示す図である。
【図４】３層基本条件判断器の一例での構成を示す図である。
【図５】Ｎ層基本条件判断器の一例での構成を示す図である。
【図６】各種設定回路等を含むＮ層基本条件判断器の概要構成を示す図である。
【符号の説明】
１１…プロセッサ、１６…補助ハードウェア、２１１，２１２，３１１，４１１，５１７…ＡＮＤ（論理積）回路、２１５〜２２０…アキュムレータ、２２７，３１５，４１５，５２１…セレクタ（選択回路）、３１２，４１２，５１８…ОＲ（論理和）回路、５１…Ｎ層基本条件判断器、６１…記憶回路、６２…インクリメンタ（＋１加算回路）、６３〜６５…レジスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an information processing apparatus including a program-type processor, and in particular, an information processing in which an N-layer basic condition determiner for calculating and processing logical conditional expressions in parallel is provided as auxiliary hardware for the processor. Relates to the device.
[0002]
[Prior art]
In a program-type processor, when the logical condition formula becomes multinomial, the cost for the calculation (execution speed and instruction memory size) becomes very heavy. This is because a program-type processor can basically determine a logical conditional expression only serially. Furthermore, if a logical conditional expression that is in a true state is selected from a plurality of candidates, the calculation cost is further increased and it is almost impractical.
[0003]
More specifically, in order to find a match using a polynomial conditional expression from a plurality of candidates in a program-based processor, the following program (described in C language) is often used (however, In this example, for simplicity of explanation, a conditional expression of two terms is assumed).
[0004]

[0005]
However,
data_0, dtat_1: Input data to find a candidate that matches the condition from candidates
candidate []: Array that holds candidate data
mask []: Mask data that represents the target bit in the conditional expression of input data and candidates
candidate_max: The number of candidates.
[0006]
That is, in the above program, the candidate data is sequentially updated so that candidates that match the non-masked portion of the input data data_0 and that do not match the non-masked portion of the input data data_1 are searched. If the input data matches the candidate by the conditional expression, the candidate number is assigned to the variable i.
By the way, considering the minimum number of instructions required in the loop portion of the program on the RISC (reduced instruction set computer), it is as follows.
[0007]
1: i <candidate _max condition judgment
2: Conditional branch to exit the loop depending on the calculation result
3: Load mask_0 [i] into register
4: Load data_0 [i] into register
5: Calculate data_0 & mask_0 [i], assign to register
6: candidate _0 [i] & mask _0 [i] calculation, register assignment
7: Comparison of 5: results and 6: results
8: Conditional jump to loop end (16 :) based on 7: calculation result
9: Load mask_1 [i] into register
10: Load data_1 [i] into register
11: Calculate data_1 & mask_1 [i], assign to register
12: candidate _1 [i] & mask _1 [i] calculation, register substitution
Discrepancy comparison between 13:11: result and 12: result
14: Implement result = i based on the calculation result of 7:
15: i ++;
Return to 16: 1: [0008]
As described above, 16 instructions are required to go around the loop. Therefore, a maximum of 16 × candidate_max instructions is required to determine whether or not there is a match with a condition when searching for candidates.
[0009]
Incidentally, Patent Document 1 includes a SIMD (single instruction multiple data) array of processing elements, and the processing elements are divided into a plurality of processing blocks so that the processing blocks can be divided into groups of data items. A parallel data processing device is described that is operable to process.
[0010]
[Patent Document 1]
Japanese translation of PCT publication No. 2002-541586
[Problems to be solved by the invention]
As described above, even if a program-based processor finds a match among a plurality of candidates using a multiple conditional expression, if the number of terms in the basic conditional expression (two in the above example) increases, 1 The number of loop instructions is further increased from 16, and the implementation on the program can no longer be impractical in terms of execution speed (assuming that the number of terms is 16, 100 × candidate_max instruction is required).
[0012]
The object of the present invention is not to allow a program-type processor to calculate the truth of a logical conditional expression, but as a supplement to the processor, to calculate a multiple logical conditional expression in parallel on specially prepared hardware Accordingly, an object of the present invention is to provide an information processing apparatus capable of improving the calculation speed, reducing the program memory area, and reducing the load on the processor.
[0013]
[Means for Solving the Problems]
In the information processing apparatus of the present invention, the N-layer basic condition determiner for calculating in parallel a logical conditional expression having a maximum number of terms of 2 ^N-1 (N: an arbitrary integer equal to or greater than 1) It is designed to be provided as hardware.
[0014]
As a supplement to the processor, specially prepared hardware, that is, when multiple logical conditional expressions are calculated in parallel on the N-layer basic condition determiner, the calculation processing speed is improved and the program memory area is increased. And the load on the processor can be reduced at the same time.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to FIGS.
First, the positioning of the N-layer basic condition determiner on the information processing apparatus of the present invention will be described. The N-layer basic condition determiner is generally provided inside or outside the processor as auxiliary hardware of the processor, but its most likely position is shown in FIG.
[0016]
As shown in the figure, in this example, it is assumed that the processor 11 is provided outside the processor 11, and various input / output (I / O)

devices

13, 14 are connected to the processor 11 via the processor bus 12. Although the storage device 15 and the like are accommodated, the N-layer basic condition determination unit is accommodated as auxiliary hardware 16 in the same manner as these. When it is necessary to perform calculation processing of multiple logical expressions in parallel, for example, by accessing the auxiliary hardware 16 from the processor 11, various data necessary for calculation processing are set in the auxiliary hardware 16. After that, the auxiliary hardware 16 is activated, and the final calculation processing result and the like in the auxiliary hardware 16 are also taken into the processor 11 via the processor bus 12.
[0017]
Now, the N-layer basic condition determiner for calculating and processing the logical conditional expression consisting of 2 ^N-1 in parallel includes a one-layer basic condition determiner corresponding to the term. FIG. 2 shows a configuration of an example of the one-layer basic condition determiner. The configuration and operation will be described as follows.
[0018]
That is, as shown in the figure, input data, mask data, and candidate data having the same number of bits are input into the one-layer basic condition determination unit 21, and the input data and mask data are AND (logical product) circuit 211. The mask data and candidate data are logically ANDed between corresponding bits by an AND circuit 212. Due to the logical product between these corresponding bits, of the constituent bits in the input data and candidate data, the unnecessary bit part or the bit part that should be ignored in the calculation process is forcibly set to the “0” state by the mask data. It is supposed to be placed. Next,

logical product results

213 and 214 from each of the AND

circuits

211 and 212 are input to a plurality of accumulators 215 to 220, and predetermined arithmetic processing is performed on each of them. The result of the arithmetic processing is 1 Bit operation processing results 221 to 226 are output.
[0019]
Incidentally, the calculation process in each of the accumulators 213 to 218 will be described as follows.
Accumulator 215: The corresponding bitwise exclusive OR results of the

logical product results

213 and 214 are all “0”, or the subtraction result between the

logical product results

213 and 214 is zero and the

logical product results

213 and 214 are equal. In this case, “1” is output as the 1-bit calculation processing result 221.
Accumulator 216: When the corresponding bitwise exclusive OR results of

logical product results

213 and 214 are not all “0”, or the subtraction result between

logical product results

213 and 214 is not zero, that is, logical product When the

results

213 and 214 are not equal, “1” is output as the 1-bit operation processing result 222.
Accumulator 217: When the logical product result 213 is larger than the logical product result 214 as the subtraction result between the

logical product results

213 and 214, “1” is output as the 1-bit operation processing result 223.
[0020]
Accumulator 218: When the logical product result 213 is smaller than the logical product result 214 as the subtraction result between the

logical product results

213 and 214, “1” is output as the 1-bit operation processing result 224.
Accumulator 219: When the logical product result 213 is greater than or equal to the logical product result 214 as a subtraction result between the

logical product results

213 and 214, “1” is set as the 1-bit arithmetic processing result 225. Output.
Accumulator 220: When the logical product result 213 is smaller than or equal to the logical product result 214 as a subtraction result between the

logical product results

213 and 214, “1” is obtained as the 1-bit arithmetic processing result 226. Output.
[0021]
As described above, the accumulators 215 to 220 output 1-bit arithmetic processing results 221 to 226 and are input to the selector 227. Of these 1-bit arithmetic processing results 221 to 226, either Whether or not the selection is output from the (selection circuit) 227 as the basic condition determination device output (first layer result) 228 is based on an arithmetic processing result selection signal 229 from the outside.
[0022]
FIG. 3 also shows a configuration of the above-described one-layer basic condition determiner 21 having two layers, that is, an example of a two-layer basic condition determiner. The configuration and operation will be described. Input / mask / candidate data corresponding to each of the first layer basic condition determiners 21-1 and 21-2 in the two layer basic condition determiner 31 is input from the outside. In addition, external operation processing result selection signals 229-1 and 229-2 are input, and in the same manner as shown in FIG. Layer result-2) 228-1 and 228-2 are output to the outside. On the other hand, these 1-layer basic condition decision unit outputs 228-1 and 228-2 are also inputted to the AND circuit 311 and the OR (logical sum) circuit 312, respectively, and logically ANDed to obtain a logical product. A result 313 and a logical sum result 314 are obtained. Which of the logical product result 313 and the logical sum result 314 is selected and output from the selector 315 as the two-layer basic condition determiner output (two-layer result) 316 depends on an arithmetic processing result selection signal 317 from the outside. .
[0023]
Further, FIG. 4 shows a configuration of an example in which the above-described two-layer basic condition determiner 31 has two layers, that is, a three-layer basic condition determiner. The configuration and operation will be described. Input / mask / candidate data corresponding to each of the two-layer basic condition determiners 31-1 and 31-2 in the three-layer basic condition determiner 41 is input from the outside. In addition, three arithmetic processing result selection signals (not shown) are input from the outside, and in the same manner as shown in FIG. 3, a two-layer basic condition determiner output including a one-layer result (two-layer result− 1st and 2nd layer result-2) 316-11 and 316-21 are output to the outside. On the other hand, the two-layer basic condition determiner outputs 316-1 and 316-2 themselves are inputted to the AND circuit 411 and the OR circuit 412, respectively, and logically ANDed to obtain a logical product result 413, a logical sum. A result 414 is obtained. Which one of the logical product result 413 and the logical sum result 414 is selectively output from the selector 415 as the three-layer basic condition determiner output (three-layer result) 416 depends on an arithmetic processing result selection signal 417 from the outside. .
[0024]
Therefore, a general configuration of an N-layer basic condition determiner in which the value of N is 2 or more can be easily estimated from the two-layer basic condition determiner 31 and the three-layer basic condition determiner 41 described above. The configuration of the N-layer basic condition determiner is shown in FIG. The configuration and operation will be described. Input / mask / candidate data corresponding to each of the (N−1) -layer

basic condition determiners

511 and 512 in the N-layer basic condition determiner 51 is input from the outside. In addition, a plurality of arithmetic processing result selection signals (not shown) are input from the outside, and the (N-1) layer basic condition determiner output ((N -1) Layer result-1 and (N-1) Layer result-2) 515, 516 are output to the outside. On the other hand, the (N-1) -layer basic condition determiner outputs 513 and 514 themselves are input to the AND circuit 517 and the OR circuit 518, respectively, and logically ANDed to obtain a logical product result 519 and a logical sum. A result 520 is obtained. Which of the logical product result 519 and the logical sum result 520 is selectively output from the selector 521 as the N-layer basic condition determiner output (N-layer result) 522 depends on the arithmetic processing result selection signal 523 from the outside. is doing.
[0025]
FIG. 5 shows an example of how the N-layer basic condition determiner is configured from the (N-1) -layer basic condition determiner, and shows two (N-1) layer basic conditions. The N-layer basic condition determiner output (N-layer result) is generated after the output of the determiner is compiled. In that case, when not only the N layer basic condition judging device output but also the results of the first layer to the (N-1) layer are output together, it is possible to obtain a partial result of the conditional expression. .
[0026]
Here, the relationship between the logical conditional expression of the N layer and the logical conditional expression of the (N + 1) layer will be described as follows.
That is, if the logical conditional expressions of the N layer are f0 (n) and f1 (n) (where f0 and f1 are generally different in operation type, input / mask / candidate data), the logical conditional expression of the (N + 1) layer Is f (N + 1) = f0 (n) && f1 (n), or f0 (n) || f1 (n). Incidentally, && in an expression indicates a logical product operation, and || indicates a logical sum operation.
However, when N = 1, arithmetic processing is performed only by the first-layer basic condition decision unit 21 shown in FIG. 2. As a result, what arithmetic processing is performed depends on an arithmetic processing result selection signal from the outside. 229.
[0027]
The main body of the N-layer basic condition determination unit has been described above. Actually, however, the function is exhibited for the first time by providing various setting circuits around it. FIG. 6 shows a schematic configuration of an N-layer basic condition determination unit including these various setting circuits. As shown in the figure, the storage circuit 61 stores candidate data and a plurality of mask data corresponding to the candidate data in advance, and the index is used as an address, and the candidate data of any index and the corresponding mask data are read from the storage circuit 61. In addition, whether the N-layer basic condition determination unit 51 is set depends on the read index address to the storage circuit 61. The incrementer (+1 adder) 62 and the register 63 constitute a so-called counter. When the count value in the counter is sequentially incremented from 0, the count value is updated as a read index address. On the other hand, the candidate data and the mask data corresponding to the candidate data are set in the N-layer basic condition determination unit 51 in the order of the index by being given to the storage circuit 61.
[0028]
On the other hand, 2 ^N-1 pieces of input data are stored in the register 64 in advance, so that the input data is set to the N-layer basic condition determination unit 51 in a predetermined manner. By storing a predetermined number of arithmetic processing result selection signals determined by the value of N in advance, the arithmetic processing result selection signal is set to be predetermined for the N-layer basic condition determination unit 51. Eventually, the above-described various settings are made for the N-layer basic condition determiner 51, so that the N-layer basic condition determiner 51 starts from the first N-layer result (N−1), including the target N-layer result. ) The layer result is obtained together and becomes a Write Enable signal for the layer result holders 66-69. The layer result holders 66 to 69 hold the value of the register 63 in accordance with the Write Enable signal. The various layer results held in this way are taken into the processor, thereby improving the calculation processing speed.
[0029]
Here, the effect of the present invention will be considered. As an example of the conditional expression described in the prior art, in this example, N = 2, and the two-layer basic condition determiner shown in FIG. 3 is applied. Here, if candidate_max is 128, the number of instructions required for execution is 2048 (= 16 × candidate_max (= 128)) unless the present invention is used.
[0030]
However, when this is performed according to the present invention, the first-layer basic condition determiner 21-1 selects "==" as the calculation processing result, and the first-layer basic condition determiner 21-2 selects the calculation process. As a result, “! =” Is selected, and the selector 315 selects a logical product (AND) result. Here, if the two-layer basic condition determiner operates at the same clock as the CPU clock, the number of clocks required to obtain the result is 128 (= candidate_max). In general, the number of instructions and the number of clocks do not actually correspond as one-to-one, and in many cases the number of clocks increases. Considering this, it can be seen that according to the present invention, the number of cycles required to obtain a result is greatly reduced.
[0031]
Further, according to the present invention, the processor instructions are as follows.
1: Get counter value of index 2: If counter <candidate_max, return to 1 Conditional branch instruction 3: Read the result into the register In this way, it becomes 3 instructions and the memory size to hold the instruction is reduced Become.
[0032]
Finally, as an application example of the present invention, for example, the following program is considered.
[0033]

[0034]
In this case, the two-layer basic condition determiner is used, but the first-layer result-1 corresponds to result_0, the first-layer result-2 corresponds to result_1, and the second-layer result corresponds to result_total. Even if the program is complicated as described above, the number of cycles required is candidate_max. Thus, the number of cycles can be reduced as compared with the case of executing with a complete program.
[0035]
As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment described above, and various modifications can be made without departing from the scope of the invention. Needless to say.
[0036]
【The invention's effect】
As a supplement to the program-type processor, multiple logical conditional expressions are calculated in parallel on specially prepared hardware, thereby improving calculation speed, reducing program memory area, and reducing processor load. An information processing apparatus is provided.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a configuration of an information processing apparatus according to an example of the present invention.
FIG. 2 is a diagram illustrating a configuration of an example of a one-layer basic condition determiner.
FIG. 3 is a diagram showing a configuration of an example of a two-layer basic condition determiner.
FIG. 4 is a diagram showing a configuration of an example of a three-layer basic condition determiner.
FIG. 5 is a diagram illustrating a configuration of an example of an N-layer basic condition determiner.
FIG. 6 is a diagram showing a schematic configuration of an N-layer basic condition determiner including various setting circuits and the like.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 11 ... Processor, 16 ... Auxiliary hardware, 211, 212, 311, 411, 517 ... AND (logical product) circuit, 215-220 ... Accumulator, 227, 315, 415, 521 ... Selector (selection circuit), 312, 412 , 518 ... OR (logical sum) circuit, 51 ... N layer basic condition determiner, 61 ... memory circuit, 62 ... incrementer (+1 addition circuit), 63 to 65 ... register

Claims

An information processing apparatus including a program-type processor,
An N-layer basic condition determiner for calculating and processing a logical conditional expression having a maximum number of terms of 2 ^N-1 (N: an arbitrary integer of 1 or more) in parallel is not provided as auxiliary hardware of the processor. The
The N-layer basic condition determiner is configured as a state including a one-layer basic condition determiner corresponding to a term,
Each of the above-mentioned first layer basic condition determiners
An AND circuit that ANDs the mask data and the input data;
An AND circuit that ANDs the mask data and candidate data;
A plurality of accumulators that perform predetermined arithmetic processing using the logical product results from each of the logical product circuits and output the arithmetic processing results as one bit;
A selection circuit that selectively outputs one of the 1-bit arithmetic processing results from the one-bit arithmetic processing results from each of the accumulators;
An information processing apparatus comprising:

An N-layer basic condition determiner including a program-type processor and having a maximum number of terms for calculating a logical conditional expression consisting of 2 ^N-1 (N: an arbitrary integer greater than or equal to 1) in parallel. An information processing apparatus provided as auxiliary hardware,
A one-layer basic condition determiner provided for each term includes an AND circuit that ANDs mask data and input data, an AND circuit that ANDs the mask data and candidate data, and each of the AND circuits One of the plurality of accumulators that perform predetermined arithmetic processing and output the arithmetic processing result as one bit, and one bit arithmetic processing result from each of the accumulators. Assuming that it is composed of a selection circuit that selectively outputs the operation processing result,
When N = 1, an N-layer basic condition determiner is configured as one single-layer basic condition determiner,
When N ≧ 2, two (N-1) layer basic condition determiners, and a logical product circuit that ANDs the results of 1-bit arithmetic processing from each of the (N-1) layer basic condition determiners, A logical sum circuit that logically sums the 1-bit arithmetic processing results from each of the (N-1) layer basic condition determiners, a logical product result from the logical product circuit, and a logical sum result from the logical sum circuit An information processing apparatus in which an N-layer basic condition determination unit is configured from a selection circuit that selectively outputs any one of them.

The information processing apparatus according to claim 2 ,
In the vicinity of the N-layer basic condition determiner,
Input data setting means for setting input data for each one-layer basic condition determiner;
A mask / candidate data setting means for updating the mask data and candidate data for each index update for each of the first layer basic condition determiners;
Information provided with selection signal setting means for setting one or more selection signals for selecting a 1-bit arithmetic processing result for each of one or more selection circuits included in the N layer basic condition determination unit. Processing equipment.

An N-layer basic condition determiner including a program-type processor and having a maximum number of terms for calculating a logical conditional expression consisting of 2 ^N-1 (N: an arbitrary integer greater than or equal to 1) in parallel. An information processing apparatus provided as auxiliary hardware,
A one-layer basic condition determiner provided for each term includes an AND circuit that ANDs mask data and input data, an AND circuit that ANDs the mask data and candidate data, and each of the AND circuits One of the plurality of accumulators that perform predetermined arithmetic processing and output the arithmetic processing result as one bit, and one bit arithmetic processing result from each of the accumulators. Assuming that it is composed of a selection circuit that selectively outputs the operation processing result,
N-layer basic condition determiner
When N = 1, it is configured as one single layer basic condition determiner,
When N ≧ 2, two (N-1) layer basic condition determiners, and a logical product circuit that ANDs the results of 1-bit arithmetic processing from each of the (N-1) layer basic condition determiners, A logical sum circuit that logically sums the 1-bit arithmetic processing results from each of the (N-1) layer basic condition determiners, a logical product result from the logical product circuit, and a logical sum result from the logical sum circuit And a selection circuit that selectively outputs any one of them,
An information processing apparatus that is accessible from the processor while being accommodated and connected to the processor bus.

The information processing apparatus according to claim 4 .
In the vicinity of the N-layer basic condition determiner,
Input data setting means for setting input data for each one-layer basic condition determiner;
A mask / candidate data setting means for updating the mask data and candidate data for each index update for each of the first layer basic condition determiners;
Information provided with selection signal setting means for setting one or more selection signals for selecting a 1-bit arithmetic processing result for each of one or more selection circuits included in the N layer basic condition determination unit. Processing equipment.