JP3893317B2 - Serial transfer control method - Google Patents

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JP3893317B2 JP2002142571A JP2002142571A JP3893317B2 JP 3893317 B2 JP3893317 B2 JP 3893317B2 JP 2002142571 A JP2002142571 A JP 2002142571A JP 2002142571 A JP2002142571 A JP 2002142571A JP 3893317 B2 JP3893317 B2 JP 3893317B2
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Description

【0001】
【発明の属する技術分野】
本発明は、シリアル転送制御方法に関する。
【0002】
【従来の技術】
例えば、アンプ、チューナ、コンパクトディスクプレーヤ等が一体化されているオーディオ装置において、コンパクトディスク再生中に、アンプに備え付けられたセレクタスイッチによって、チューナへ切り替える動作をユーザが行う際、メカニカルなスイッチ機構によって切り替えを行うと、ノイズが発生し、回路に影響を及ぼすことが知られている。
【0003】
そこで従来、コンパクトディスクプレーヤやチューナといったデバイスのI/O切り替えを含む制御全体をマイコンで行っており、具体的には以下に示すマイコン制御用のプログラムによって実施されている場合が多い。
【0004】
1.コンパクトディスクプレーヤに接続している出力チャンネル上のボリュームをミュート(無音状態)する。
2.コンパクトディスクプレーヤに接続されていた出力チャンネルをチューナへ切り替える。
3.出力チャンネル上のボリュームのミュートを解除する。
【0005】
これらのオーディオ機器における制御手順はマイコンおよび周辺チップ間を接続するシリアルバスを介して実施されている。
【0006】
従来のマイコンおよび周辺チップ等を含むICチップにおいては、チップアドレスとICが1対1対応であり、同様に一つのレジスタとそれに係るサブアドレスおよびデータバイトも1対1の対応をなしている。
【0007】
従来のシリアルバスを用いたシリアル制御において、前例のような“出力チャンネルのボリュームのミュート→ミュートの解除”といった、ネスティング(入れ子構造)とされるべき処理を実行させた場合、シリアルバス上のデータ転送を少なくとも2回以上行う必要があった。
【0008】
前記の“ミューティング→スイッチ切り替え→ミューティング解除”の例を一般論に言い換えれば、
【0009】
1.レジスタφの設定を
データバイトDBφによって 1→0に設定し・・・処理1
2.レジスタn+1の設定を
データバイトDBδによって 0→1に設定し・・・処理2
3.レジスタφの設定を
データバイトDBn+1によって 0→1に戻す ・・・処理1'
の様な処理を行った場合がこれにあたる。
【0010】
最も単純なデータ転送として考えられるケースは、
処理1、処理2、処理1' を順次行う3回転送である。
【0011】
または処理1と処理2を同時に行ない、処理1+処理2、処理1'とするか、あるいは処理2と処理1'を同時に行ない、処理1、処理2+処理1'とする2回転送が考えられる。
【0012】
前例において、処理1と処理1'はネスティングの掛かりとなる処理であり、レジスタ(サブアドレス)とそれに係るデータバイトが1対1対応の前提においては、処理1+処理2+処理1'とすることは不可能である。
【0013】
また、前例の目的とする制御を更に拡張して処理2にあたる段階が多段階であった場合や、対となる処理1と処理1'に相当する制御が重なった場合や別に存在した場合、サブアドレスの番地は増加し、目的とする処理を完了するまでに各制御データの転送が少なくとも2回以上の複数回必要なため、処理時間およびプログラミングの工数が多く掛かるのが一般的である。
【0014】
このような特性をもったバスにI2Cbus(登録商標)がある。
【0015】
レジスタ:サブアドレス(データバイト)=1:1の関係にある前記I2Cbusでは、原則としてチップアドレス、サブアドレス、データバイトを1セットとしてシリアルバスに転送した後に、転送終了データがシリアルバスに転送されることによって、次の制御に移行することが原則であるが、プログラミングを簡便にするために、設定データであるデータバイトだけを転送すると、自動的にサブアドレス番地が1つづつ増加して行くオートインクリメントモードという機能が実装されている。
【0016】
しかしながら、異なるレジスタを時間軸上ずらして設定して行くという条件下においては、シリアルバスに対し複数回のデータ転送が必要となることに差異はない。
【0017】
【発明が解決しようとする課題】
本発明の課題は、同一のレジスタに対して作用する時間軸上ずれた位置に存在する2つの特定サブアドレスおよび特定データバイト、例えばSAφ,DBφとSAn+1,DBn+1が規定されている場合、レジスタ:サブアドレス(データバイト)=1:nの関係でアクセス可能に、すなわち1対多のアクセスに対応することにより、その時間軸上の中間でネスティングされるべき前記とは異なるレジスタへの単独制御の実行時における、シリアルバス上のデータ転送を1回で行うことを目的とした、シリアル制御方法を提供することである。
【0018】
【課題を解決するための手段】
前記課題を解決するため、本発明のシリアルバス転送制御方法では、
制御側デバイスと、レジスタデバイスと、複数の被制御側デバイスとがシリアルバスを介して相互に接続され、前記制御側デバイスが一連の複数の制御命令を前記レジスタデバイスを介して、前記複数の被制御側デバイスにシリアル転送する際のシリアル転送制御方法において、
前記一連の複数の制御命令を、各制御命令の内容に基づいて、前記レジスタデバイス内の同一レジスタにシリアル転送可能な制御命令が存在した際には、制御側デバイスが前記レジスタデバイス内の同一レジスタへの転送可否を判定し、
前記判定された制御命令を基準にして前記一連の複数の制御命令を再配置し、前記再配置した複数の制御命令を前記同一レジスタにシリアル転送することを特徴としている。
【0019】
また、前記レジスタデバイス内の同一レジスタφに作用する、前記複数の制御命令に処理手順上はさまれた位置に存在する、レジスタδに作用する制御命令を、レジスタφの遷移状態の間にはさみ込むように再配置し、
前記制御側デバイスが発信する1つのチップアドレスに属する前記一連の制御命令として、前記シリアルバスに転送することによって、より多くの工数を必要とする処理にあっても、課題の解決を可能としている。
【0020】
【発明の実施の形態】
以下、図を参照して本発明の実施の形態を説明する。
【0021】
図1は、本発明の基本概念を説明するための模式図である。
【0022】
図1において、チップアドレスCAとICが1対1対応であっても、図1に示すように2つのサブアドレスSAφ,データバイトDBφおよびサブアドレスSAn+1,データバイトDBn+1が1つのレジスタφに作用することが規定されている場合、異なるチップアドレスCAを発生させることなく、共にレジスタφにアクセスできるようにした。
【0023】
そして、前記2つの各サブアドレスSA,データバイトDBの発生時間軸の間に位置するサブアドレスSAδやSAn等で実行されるレジスタの設定を、前記SAφおよびSAn+1で設定されたレジスタφの設定状態ではさみ込むことによって、1つのチップアドレスCAによって転送が可能となることを示している。
【0024】
つまり、時間軸上で順次行われることにより達成するシリアル制御を実施するにあたって、シリアルバスへのデータ転送回数が1回で完了することを示している。
【0025】
ただし、前記の条件においてSAδやSAnは各レジスタに対して1対1対応である。
【0026】
また本発明との差異を明確にするために、図1で用いたサブアドレスSA、データバイトDBを、従来技術で処理する場合を図1と比較する従来技術の基本概念を説明するための模式図として図2に示す。
【0027】
図1と同様に、図2に示す従来の制御内容は、3つのレジスタφ,δ,nに対し合計4回のシリアル転送を順次行う制御の例であるが、全てのサブアドレスの前にチップアドレスCAが存在する点が、図1とは異なっている。
【0028】
つまり、シリアルバスへのデータ転送回数は、前述の従来技術の説明において述べたように、最低2回、通常は3回必要であることを示している。
【0029】
次に、構成を説明する。
図3は、本発明を適応したコンピュータシステム内における制御部および制御の作用がおよぶデバイスの要部構成を示す図である。
【0030】
制御部40は、I/Oインターフェース43を介して接続されるデバイスD1からデバイスDnに対して入出力および各デバイス固有の動作、例えば、チューナによる指定チャンネルへのチューニング等に関する制御を行う。
【0031】
入出力および各デバイス固有の動作に関する制御は、ローカルプログラムメモリ42内格納されたプログラムにより実行される。
【0032】
このプログラムは、入力部30からのユーザの入力指示が、中央処理部20において受信された際に、該当する処理プログラムがローカルプログラムメモリ42から読み出されて、データ転送制御部41に伝送され実行される。
【0033】
データ転送制御部41は、ローカルプログラムメモリ42から読み出された当該処理プログラムに従って、当該処理に係るデータを順次レジスタ44に転送する。
【0034】
レジスタ44は、データ転送制御部41から転送されたデータがデバイスD1〜デバイスDnに関する入出力制御データであった場合には、I/Oインターフェース43を介して該当するデバイスD1〜Dnに伝送して、指示された処理を実行させる。
【0035】
なお、図3では本実施の形態の説明を簡略化するために、シリアル制御プログラムをローカルプログラムメモリ42の組み込み型プログラムの様に示したが、ハードディスクドライブ等の外部記憶装置に記憶される場合においても本発明のシリアル制御方法は適応可能である。
【0036】
図4〜6は、図1において説明したシリアル制御の概念を、図3のコンピュータシステムに適用した場合に、具体的な作用部位と、各デバイスにおけるパラメータ変位の例を示した図である。
【0037】
まず、図4で示すシリアル制御の処理手順を一般化した場合、
{制御A+(制御B)+(制御C)+制御A'} の形で表せる。
【0038】
図4において、データバイトDBφ,DBn+1がレジスタφで対となるパラメータ変位を実行する。
【0039】
レジタφはデバイスD1を作用させる。
【0040】
この時、データバイトDBφとデータバイトDBn+1にはさみ込まれた位置に存在するデータバイトDBδはレジスタδに対するパラメータ変位を実行し、同様にデータバイトDBnもレジスタnに対するパラメータ変位を実行する。
【0041】
レジスタδはデバイスD2を作用させ、レジスタnはデバイスDnを作用させる。
【0042】
各作用デバイスのパラメータ変位を見た場合、デバイスD2とデバイスDnに係るパラメータ変位は、デバイスD1の対となるパラメータの遷移状態の中で変位している。
【0043】
なお図4では、説明を簡略化するために、各データバイトDBの直前に存在するべきサブアドレスSAについては、データバイトDBφの前に存在するサブアドレスSAφのみを図示し、サブアドレスSAφの後に順次発生する各データバイトDBと対になるサブアドレスSAは省略している。
【0044】
図5は、図4において説明した例を拡張し、ネスティングの掛かりとなる制御部位が複数存在する場合における作用部位と、各デバイスにおけるパラメータ変化の例を示した図である。
【0045】
図5で示すシリアル制御の処理手順を一般化した場合、
〔制御A+{制御B+(制御C)+(制御D)+制御B'}+制御A'〕
の形で表せる。
【0046】
図5においては、データバイトDBφとデータバイトDBn+2がレジスタφに対となるパラメータ変位を実行する。
【0047】
レジスタφはデバイスD1を作用させる。
【0048】
この時、データバイトDB1とデータバイトDBn+1がレジスタ1に対となるパラメータ変位を実行する。
【0049】
レジスタ1はデバイスD2を作用させる。
【0050】
前記レジスタφのパラメータ遷移状態と、前記レジスタ1のパラメータ遷移状態にはさみ込まれた位置に存在するデーバイトDBδはレジスタδに対するパラメータ変位を実行し、同様にデータバイトDBnもレジスタnに対するパラメータ変位を実行する。
【0051】
レジスタδはデバイスD3に作用し、またレジスタnはデバイスDnに作用している。
【0052】
各作用デバイスのパラメータ変位を見た場合、デバイスD3とデバイスDnに係るパラメータ変位は、デバイスD2の対となるパラメータの遷移状態の中で変位している。
【0053】
さらに、デバイスD2の対となるパラメータ遷移は、デバイスD1の対となるパラメータ遷移の中で変位している。
【0054】
なお図5では、図4においての説明と同様に、各データバイトDBの直前に存在するべきサブアドレスSAについては、データバイトDBφの前に存在するサブアドレスSAφのみを図示し、サブアドレスSAφの後に順次発生する各データバイトDBと対になるサブアドレスSAは省略している。
【0055】
図6は、図5で説明した2つのパラメータ遷移状態にあるレジスタφおよびレジスタ1が厳密にネスティングされなくとも実行可能であることを示す図である。
【0056】
なお、図4および図5において、
{制御A+(制御B)+(制御C)+制御A'}
〔制御A+{制御B+(制御C)+(制御D)+制御B'}+制御A'〕
【0057】
のように数学的矛盾なく、括弧でくくられるケースを説明したが、これは理解を簡便にするためのものでる。
【0058】
よって、図6で示すように、
制御A+制御C+制御B+制御A'+制御C'
のように2つ以上のレジスタに対となる処理を行う場合、厳密にネスティング処理の形式をとっていなくとも本発明は適応可能であり、1回転送の条件には違反しない。
【0059】
【実施例】
次に本発明におけるシリアル制御方法を適応した事例について具体的に図を用いて説明する。
【0060】
(実施例1)
図4に示したパターンを応用した、アンプ,チューナ,グラフィックイコライザ,コンパクトディスクプレーヤ等が一体化されているオーディオ装置におけるセレクタスイッチ操作時のデバイス(ソース)切り替えの実施例について述べる。
【0061】
図4に示したパターンにおいて、例えば、データバイトBDφおよびデータバイトDBn+1は各デバイスからのアンプの入力チャンネルボリュームに係るレジスタに相当する。
【0062】
また、図4に示したパターンにおいて、例えば、データバイトBDδはコンパクトディスクプレーヤからチューナへの出力チャンネル切り替えに係るレジスタ設定に相当する。
【0063】
図4に示したパターンにおいて残るデータバイトDBnは、例えば前記の切り替えられたチューナの出力情報に適した再生周波数帯の強弱を設定するグラフィックイコライザのON/OFFに係るレジスタ設定に相当する。
【0064】
前記の条件において、ユーザがアンプのセレクタスイッチ操作によって、コンパクトディスクプレーヤで再生中のコンパクトディスクの演奏状態から、チューナへ入力チャンネルを切り替えると共に、チューナから出力されデータにあった周波数帯の強弱に関する調整を行ない、チューナからの出力をスピーカーに伝えるという目的にあたって、途中でノイズの発生が無いよう移行するために、各レジスタは順次、以下に示す設定の変更を行うことによってノイズの軽減されたソース間の切り替えを行うことができる。
【0065】
(プログラム発生条件)
ユーザのセレクタスイッチの操作をきっかけとして、当該ミュートプラグラムがチップアドレスCAを伴ってシリアルバス内に転送される。
【0066】
(プログラム構造)
当該ミュートプログラムの概要は以下の構造をもって構成される。
1.チップアドレスCAに続くサブアドレスSAφ(以下サブアドレスSAは省略)によってデータバイトDBφはアンプの入力チャンネル上のボリューをミュートする。
2.データバイトDBφ続くデータバイトDBδはコンパクトディスクプレーヤの出力チャンネルをチューナの出力チャンネルへ切り替える。
3.データバイトDBδに続くデータバイトDBnは、切り替えられたチューーナの出力情報に適した再生周波数帯の強弱を設定するグラフィックイコライザの設定をONにする。
4.データバイトDBnに続くデータバイトDBn+1は、前記1.によって設定されたアンプの入力チャンネル上のボリュームミュートを開放する。
【0067】
以上のプログラム発生条件およびプログラム構造によって、シリアルバス制御においては、本発明を適応した場合1回のチップアドレスに由来するシリアルバス転送によって実施が可能である。
【0068】
図7は、ミューティングを伴った入力ソースの切り替えの効果を各ソースのボリュームレベルを時間軸と共に示した模式図である。
【0069】
図7を前記(実施例1)の効果をより視覚的に理解するために図示する。
【0070】
前述のように、実施例1に本発明を適用した場合、コンパクトディスクプレーヤによる再生の状態から、グラフィックイコライザによる再生周波数帯の強弱調整が済んだ状態のチューナの再生への移行が、ノイズの発生を伴わずに正確かつ短時間で実施することが可能となる。
【0071】
(実施例2)
図8に本発明を適応した、2つ以上のアンテナから送信される電波の強度に感応し適宜切り替えることによって、最適な受信を試みるアンテナダイバーシティを構築した場合の構成図を基に実施例について述べる。
【0072】
図8において、例えばデバイス1はアンテナANT1とアンテナANT2を切り替える機能を有し、デバイス2はアンテナANT1とアンテナANT2を切り替えるための情報をデバイス1に供給する機能によって構成されている。
【0073】
前記条件下において、レシーバがデバイス1を初期設定する間に、例えばレシーバが受信した、アンテナANT1およびアンテナANT2の電波強度が類似している等の状況下において、デバイス1のアンテナANT1またはアンテナANT2の切り替えをスムーズに行うため、デバイス1のアンテナANT1またはアンテナANT2の切り替えを、一旦はデバイス1のアンテナANT1またはアンテナANT2の何れかに固定したいという要求があるとする。
【0074】
このときデバイス2はバス2を通してデバイス1の、例えば特定レジスタを参照し、アンテナANT1とアンテナANT2の切り替えを行おうとした場合、
レシーバがバス1を介してデバイス1を設定するときに本発明を適応することで、 特定レジスタの固定 → デバイス1の設定 → 特定レジスタの開放
の段階制御がバス1を介した1回のデータ転送による実施が可能である。
【0075】
前述ように、実施例2に本発明を適用した場合、ある位置に存在するレシーバにとって最適な電波出力を発しているアンテナを短時間で選択することが可能となる。
【0076】
【発明の効果】
本発明は、以上に説明したようなものであるから、以下に記載されるような効果を奏する。
【0077】
本発明のシリアル制御方法では、複数のレジスタに対しての設定変更を順次時間軸上ずらして実行することを要件とするシリアル制御において、複数のチップアドレスからなる制御要素を、シリアルバスへの多段階転送によらず、1つのチップアドレスによるシリアルバスへの1回のデータ転送が可能なことから、目的の制御を完了するまでに掛かる時間を短縮することができる。
【0078】
そして、所定シリアル制御プログラムを記述する際のプログラミング工数も圧縮でき、従来に比較して効率的なプログラミングを行う事ができる。
【0079】
また、前記のプログラミング工数が少ない事を言い換えれば、個々のシリアル制御プログラム容量の圧縮につながり、特にマイコンの組み込みプログラムであった場合には、従来に比して多くのシリアル制御プログラムを組み込むことができる。
【図面の簡単な説明】
【図1】本発明の基本概念を説明するための模式図である。
【図2】図1と比較する従来技術の基本概念を説明するための模式図である。
【図3】本発明を適応したコンピュータシステム内における制御部および制御の作用がおよぶデバイスの要部構成を示す図である。
【図4】図1において説明した構成を、図3において説明した本発明を適応したコンピュータシステム内機器に対応させた場合における作用部位と、各デバイスにおけるパラメータ変位の例を示した図である。
【図5】図4において説明した例を拡張し、ネスティングの掛かりとなる制御部位が複数存在する場合における作用部位と、各デバイスにおけるパラメータ変化の例を示した図である。
【図6】図5で説明した2つのパラメータ遷移状態にあるレジスタが必ずしもネスティングされなくとも実行可能であることを示す図である。
【図7】ミューティングを伴った入力ソースの切り替えの効果を各ソースのボリュームレベルを時間軸と共に示した模式図である。
【図8】2つ以上のアンテナから送信される電波の強度に感応し適宜切り替えることによって最適な受信を試みるアンテナダイバーシティを構築した場合の構成図である。
【符号の説明】
10 シリアルバス
20 中央処理部
30 入力部
40 シリアル制御部
41 データ転送制御部
42 ローカルプログラムメモリ
43 I/Oインターフェース
44 レジスタ
50 出力部
[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a serial transfer control method.
[0002]
[Prior art]
For example, in an audio device in which an amplifier, a tuner, a compact disc player, and the like are integrated, when a user performs an operation of switching to a tuner by a selector switch provided in the amplifier during playback of a compact disc, a mechanical switch mechanism is used. It is known that when switching is performed, noise is generated and the circuit is affected.
[0003]
Therefore, conventionally, the entire control including I / O switching of devices such as a compact disc player and a tuner is performed by a microcomputer, and specifically, it is often performed by a microcomputer control program shown below.
[0004]
1. Mute the volume on the output channel connected to the compact disc player.
2. Switch the output channel connected to the compact disc player to the tuner.
3. Unmute the volume on the output channel.
[0005]
The control procedure in these audio devices is carried out via a serial bus connecting the microcomputer and peripheral chips.
[0006]
In an IC chip including a conventional microcomputer and a peripheral chip, the chip address and the IC have a one-to-one correspondence, and similarly, one register and the subaddress and data byte related to the register have a one-to-one correspondence.
[0007]
In serial control using a conventional serial bus, if processing that should be nested (nested structure) such as “mute output volume mute → cancel mute” as in the previous example is executed, the data on the serial bus The transfer had to be performed at least twice.
[0008]
In other words, the above-mentioned example of “muting → switching → muting cancellation” is generalized.
[0009]
1. Register φ is set from 1 → 0 by data byte DBφ ・ ・ ・ Process 1
2. Register n + 1 is set from 0 to 1 by data byte DBδ... Processing 2
3. The setting of the register φ is returned from 0 → 1 by the data byte DBn + 1... Processing 1 ′
This is the case when processing like this is performed.
[0010]
The simplest possible data transfer case is
This is a three-time transfer in which processing 1, processing 2, and processing 1 ′ are sequentially performed.
[0011]
Alternatively, two transfers may be considered in which processing 1 and processing 2 are performed at the same time, and processing 1 + processing 2 and processing 1 ′ are performed, or processing 2 and processing 1 ′ are performed at the same time, and processing 1 and processing 2 + processing 1 ′ are performed.
[0012]
In the previous example, processing 1 and processing 1 ′ are nesting processing, and it is not possible to assume processing 1 + processing 2 + processing 1 ′ on the premise that the register (sub address) and the data byte associated therewith have a one-to-one correspondence. Is possible.
[0013]
Further, when the target control of the previous example is further expanded and the stage corresponding to the process 2 is multistage, or when the control corresponding to the process 1 and the process 1 ′ that are paired overlaps or exists separately, the subaddress The number of addresses increases, and since it is necessary to transfer each control data a plurality of times, at least two times, to complete the target processing, it generally takes a lot of processing time and man-hours for programming.
[0014]
One bus having such characteristics is I 2 Cbus (registered trademark).
[0015]
In the I 2 Cbus having the relationship of register: subaddress (data byte) = 1: 1, in principle, after transferring the chip address, subaddress, and data byte as a set to the serial bus, the transfer end data is transferred to the serial bus. In principle, it is necessary to shift to the next control. However, for the sake of easy programming, if only the data bytes that are the setting data are transferred, the sub-address address is automatically incremented by one. A function called increment mode is implemented.
[0016]
However, under the condition that different registers are set while being shifted on the time axis, there is no difference that data transfer to the serial bus is required multiple times.
[0017]
[Problems to be solved by the invention]
An object of the present invention is to define a register: subaddress when two specific subaddresses and specific data bytes, such as SAφ, DBφ and SAn + 1, DBn + 1, which are located on the time axis acting on the same register are defined. (Data byte) = 1: n can be accessed in a relationship, that is, when one-to-many access is performed, so that independent control to a register different from the above should be nested in the middle of the time axis Is to provide a serial control method for transferring data on a serial bus at a time.
[0018]
[Means for Solving the Problems]
In order to solve the above problems, in the serial bus transfer control method of the present invention,
A controlling device, a register device, and a plurality of controlled devices are connected to each other via a serial bus, and the controlling device sends a series of control instructions via the register device to the plurality of controlled devices. In the serial transfer control method for serial transfer to the controlling device,
When there is a control instruction that can serially transfer the series of control instructions to the same register in the register device based on the contents of each control instruction, the control side device uses the same register in the register device. To determine whether transfer to
The series of control commands is rearranged with reference to the determined control command, and the rearranged control commands are serially transferred to the same register.
[0019]
In addition, a control instruction that acts on the register δ that exists in a position sandwiched between the plurality of control instructions that acts on the same register φ in the register device is sandwiched between transition states of the register φ. Rearranged
By transferring to the serial bus as the series of control commands belonging to one chip address transmitted by the control side device, it is possible to solve the problem even in processing that requires more man-hours. .
[0020]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[0021]
FIG. 1 is a schematic diagram for explaining the basic concept of the present invention.
[0022]
In FIG. 1, even if the chip addresses CA and IC have a one-to-one correspondence, as shown in FIG. 1, two subaddresses SAφ, data byte DBφ, subaddress SAn + 1, and data byte DBn + 1 may act on one register φ. If specified, the registers φ can be accessed together without generating different chip addresses CA.
[0023]
Then, the setting of the register executed at the subaddress SAδ or SAn or the like located between the generation time axes of the two subaddresses SA and data bytes DB is sandwiched between the setting states of the register φ set at SAφ and SAn + 1. This indicates that transfer can be performed with one chip address CA.
[0024]
In other words, it shows that the number of times of data transfer to the serial bus is completed once when performing the serial control achieved by sequentially performing on the time axis.
[0025]
However, under the above conditions, SAδ and SAn have a one-to-one correspondence with each register.
[0026]
Further, in order to clarify the difference from the present invention, a schematic diagram for explaining the basic concept of the prior art for comparing the case where the sub address SA and the data byte DB used in FIG. As shown in FIG.
[0027]
As in FIG. 1, the conventional control content shown in FIG. 2 is an example of control in which serial transfer is performed four times in total for the three registers φ, δ, and n, but the chip address before all the sub-addresses. 1 is different from FIG. 1 in that CA exists.
[0028]
In other words, as described in the description of the prior art, the number of data transfers to the serial bus is required to be at least 2 times, and usually 3 times.
[0029]
Next, the configuration will be described.
FIG. 3 is a diagram showing a main configuration of a control unit and a device affected by control in a computer system to which the present invention is applied.
[0030]
The control unit 40 performs control related to input / output from the device D1 connected to the device Dn via the I / O interface 43 and operations specific to each device, for example, tuning to a designated channel by a tuner.
[0031]
Control relating to input / output and operations specific to each device is executed by a program stored in the local program memory 42.
[0032]
When a user input instruction from the input unit 30 is received by the central processing unit 20, this program is read from the local program memory 42, transmitted to the data transfer control unit 41, and executed. Is done.
[0033]
The data transfer control unit 41 sequentially transfers data related to the processing to the register 44 in accordance with the processing program read from the local program memory 42.
[0034]
When the data transferred from the data transfer control unit 41 is input / output control data related to the devices D1 to Dn, the register 44 transmits the data to the corresponding devices D1 to Dn via the I / O interface 43. The instructed process is executed.
[0035]
In FIG. 3, the serial control program is shown as an embedded program in the local program memory 42 in order to simplify the description of the present embodiment. However, in the case where the serial control program is stored in an external storage device such as a hard disk drive. However, the serial control method of the present invention is applicable.
[0036]
FIGS. 4 to 6 are diagrams showing specific operation sites and examples of parameter displacement in each device when the concept of serial control described in FIG. 1 is applied to the computer system of FIG.
[0037]
First, when the serial control processing procedure shown in FIG. 4 is generalized,
{Control A + (Control B) + (Control C) + Control A ′}
[0038]
In FIG. 4, the data bytes DBφ and DBn + 1 execute a parameter displacement paired with the register φ.
[0039]
The register φ operates the device D1.
[0040]
At this time, the data byte DBδ existing at the position sandwiched between the data byte DBφ and the data byte DBn + 1 executes the parameter displacement for the register δ, and the data byte DBn also executes the parameter displacement for the register n.
[0041]
The register δ operates the device D2, and the register n operates the device Dn.
[0042]
When looking at the parameter displacement of each working device, the parameter displacement relating to the device D2 and the device Dn is displaced in the transition state of the parameter which is a pair of the device D1.
[0043]
In FIG. 4, for simplification of description, regarding the subaddress SA that should exist immediately before each data byte DB, only the subaddress SAφ existing before the data byte DBφ is illustrated and sequentially generated after the subaddress SAφ. The subaddress SA that is paired with each data byte DB is omitted.
[0044]
FIG. 5 is an expanded view of the example described with reference to FIG. 4 and shows an example of an action site and a parameter change in each device when there are a plurality of control sites for nesting.
[0045]
When generalizing the serial control processing procedure shown in FIG.
[Control A + {Control B + (Control C) + (Control D) + Control B ′} + Control A ′]
It can be expressed in the form of
[0046]
In FIG. 5, the data byte DBφ and the data byte DBn + 2 execute the parameter displacement paired with the register φ.
[0047]
Register φ operates device D1.
[0048]
At this time, the data byte DB1 and the data byte DBn + 1 execute the parameter displacement paired with the register 1.
[0049]
Register 1 operates device D2.
[0050]
The data byte DBδ existing at the position between the parameter transition state of the register φ and the parameter transition state of the register 1 executes the parameter displacement with respect to the register δ. Similarly, the data byte DBn also performs the parameter displacement with respect to the register n. Execute.
[0051]
Register δ acts on device D3, and register n acts on device Dn.
[0052]
When looking at the parameter displacement of each working device, the parameter displacement relating to the device D3 and the device Dn is displaced in the transition state of the parameter which is the pair of the device D2.
[0053]
Further, the parameter transition that forms the pair of the device D2 is displaced in the parameter transition that forms the pair of the device D1.
[0054]
In FIG. 5, as in the description of FIG. 4, for the subaddress SA that should exist immediately before each data byte DB, only the subaddress SAφ that exists before the data byte DBφ is illustrated, and the subaddress SAφ is sequentially generated after the subaddress SAφ. The subaddress SA that is paired with each data byte DB is omitted.
[0055]
FIG. 6 is a diagram showing that the register φ and the register 1 in the two parameter transition states described in FIG. 5 can be executed without being strictly nested.
[0056]
4 and 5,
{Control A + (Control B) + (Control C) + Control A ′}
[Control A + {Control B + (Control C) + (Control D) + Control B ′} + Control A ′]
[0057]
As described above, the case of parentheses without mathematical contradiction has been explained, but this is for ease of understanding.
[0058]
Therefore, as shown in FIG.
Control A + Control C + Control B + Control A ′ + Control C ′
As described above, when performing paired processing on two or more registers, the present invention can be applied even if the nesting processing format is not strictly adopted, and does not violate the condition of one-time transfer.
[0059]
【Example】
Next, a case where the serial control method of the present invention is applied will be specifically described with reference to the drawings.
[0060]
Example 1
An embodiment of device (source) switching at the time of selector switch operation in an audio apparatus in which an amplifier, a tuner, a graphic equalizer, a compact disc player, and the like are applied, to which the pattern shown in FIG. 4 is applied, will be described.
[0061]
In the pattern shown in FIG. 4, for example, the data byte BDφ and the data byte DBn + 1 correspond to a register related to the input channel volume of the amplifier from each device.
[0062]
In the pattern shown in FIG. 4, for example, the data byte BDδ corresponds to a register setting related to output channel switching from the compact disc player to the tuner.
[0063]
The remaining data bytes DBn in the pattern shown in FIG. 4 correspond to register settings related to ON / OFF of the graphic equalizer that sets the strength of the reproduction frequency band suitable for the output information of the switched tuner, for example.
[0064]
Under the above conditions, the user switches the input channel to the tuner from the performance state of the compact disc being played on the compact disc player by operating the selector switch of the amplifier, and adjusts the strength of the frequency band suitable for the data output from the tuner. For the purpose of transmitting the output from the tuner to the speakers, each register is changed between the sources with reduced noise by changing the settings as shown below in order to make sure that no noise is generated during the process. Can be switched.
[0065]
(Program generation conditions)
As a result of the user's operation of the selector switch, the mute program is transferred into the serial bus with the chip address CA.
[0066]
(Program structure)
The outline of the mute program has the following structure.
1. The data byte DBφ mutes the volume on the input channel of the amplifier by the subaddress SAφ following the chip address CA (hereinafter, the subaddress SA is omitted).
2. Data byte DBφ The following data byte DBδ switches the output channel of the compact disc player to the output channel of the tuner.
3. The data byte DBn following the data byte DBδ turns on the setting of the graphic equalizer that sets the strength of the reproduction frequency band suitable for the output information of the switched tuner.
4). The data byte DBn + 1 following the data byte DBn releases the volume mute on the input channel of the amplifier set by 1 above.
[0067]
With the above program generation conditions and program structure, serial bus control can be implemented by serial bus transfer derived from a single chip address when the present invention is applied.
[0068]
FIG. 7 is a schematic diagram showing the effect of switching the input source with muting and the volume level of each source along with the time axis.
[0069]
FIG. 7 is shown in order to understand the effect of the (Example 1) more visually.
[0070]
As described above, when the present invention is applied to the first embodiment, the transition from the playback state by the compact disc player to the playback of the tuner after the adjustment of the playback frequency band by the graphic equalizer has occurred. It is possible to carry out the operation accurately and in a short time without accompanying.
[0071]
(Example 2)
An embodiment will be described on the basis of a configuration diagram in which antenna diversity adapted to the present invention is adapted to attempt optimum reception by switching in response to the intensity of radio waves transmitted from two or more antennas. .
[0072]
In FIG. 8, for example, the device 1 has a function of switching between the antenna ANT1 and the antenna ANT2, and the device 2 is configured by a function of supplying information to the device 1 for switching between the antenna ANT1 and the antenna ANT2.
[0073]
Under the above conditions, while the receiver initializes the device 1, the antenna ANT1 or the antenna ANT2 of the device 1 is received under the situation that the receiver receives, for example, the radio field strengths of the antenna ANT1 and the antenna ANT2 are similar. Assume that there is a request to temporarily switch the antenna ANT1 or the antenna ANT2 of the device 1 to either the antenna ANT1 or the antenna ANT2 of the device 1 in order to perform the switching smoothly.
[0074]
At this time, when the device 2 tries to switch between the antenna ANT1 and the antenna ANT2 with reference to, for example, a specific register of the device 1 through the bus 2,
Adapting the present invention when the receiver sets the device 1 via the bus 1, the specific register fixing → the device 1 setting → the specific register release stage control is performed once via the bus 1. Can be implemented.
[0075]
As described above, when the present invention is applied to the second embodiment, it is possible to select an antenna that emits an optimal radio wave output for a receiver that exists at a certain position in a short time.
[0076]
【The invention's effect】
Since the present invention is as described above, the following effects can be obtained.
[0077]
According to the serial control method of the present invention, in serial control which requires that setting changes for a plurality of registers are sequentially shifted on the time axis, a control element composed of a plurality of chip addresses is added to a serial bus. Since it is possible to transfer data once to the serial bus by one chip address regardless of the step transfer, it is possible to reduce the time required to complete the target control.
[0078]
Further, the programming man-hour when writing the predetermined serial control program can be reduced, and more efficient programming can be performed as compared with the conventional case.
[0079]
In other words, in other words, the number of programming steps is small, which leads to the compression of individual serial control program capacity. In particular, in the case of a microcomputer embedded program, more serial control programs can be incorporated than before. it can.
[Brief description of the drawings]
FIG. 1 is a schematic diagram for explaining a basic concept of the present invention.
FIG. 2 is a schematic diagram for explaining the basic concept of the prior art compared with FIG. 1;
FIG. 3 is a diagram showing a main configuration of a control unit and a device affected by control in a computer system to which the present invention is applied.
4 is a diagram showing an example of an action site and a parameter displacement in each device when the configuration described in FIG. 1 is made to correspond to an apparatus in a computer system to which the present invention described in FIG. 3 is applied.
FIG. 5 is a diagram showing an example of an action part and an example of a parameter change in each device when there are a plurality of control parts that are subjected to nesting by extending the example described in FIG. 4;
FIG. 6 is a diagram illustrating that a register in the two parameter transition states described in FIG. 5 can be executed without necessarily being nested.
FIG. 7 is a schematic diagram showing the effect of switching the input source with muting along with the volume level of each source along with the time axis.
FIG. 8 is a configuration diagram in a case where antenna diversity is constructed in which optimum reception is attempted by switching appropriately according to the intensity of radio waves transmitted from two or more antennas.
[Explanation of symbols]
10 Serial Bus 20 Central Processing Unit 30 Input Unit 40 Serial Control Unit 41 Data Transfer Control Unit 42 Local Program Memory 43 I / O Interface 44 Register 50 Output Unit

Claims (2)

制御側デバイスと、レジスタデバイスと、複数の被制御側デバイスとがシリアルバスを介して相互に接続され、前記制御側デバイスが一連の複数の制御命令を前記レジスタデバイスを介して、前記複数の被制御側デバイスにシリアル転送する際のシリアル転送制御方法において、
前記一連の複数の制御命令を、各制御命令の内容に基づいて、前記レジスタデバイス内の同一レジスタにシリアル転送可能な制御命令が存在した際には、制御側デバイスが前記レジスタデバイス内の同一レジスタへの転送可否を判定し、
前記判定された制御命令を基準にして前記一連の複数の制御命令を再配置し、前記再配置した複数の制御命令を前記同一レジスタにシリアル転送することを特徴とするシリアル転送制御方法。
A controlling device, a register device, and a plurality of controlled devices are connected to each other via a serial bus, and the controlling device sends a series of control instructions via the register device to the plurality of controlled devices. In the serial transfer control method for serial transfer to the controlling device,
When there is a control command that can serially transfer the series of control commands to the same register in the register device based on the contents of each control command, the controlling device uses the same register in the register device. To determine whether transfer to
A serial transfer control method comprising rearranging the series of control commands based on the determined control command, and serially transferring the rearranged control commands to the same register.
前記レジスタデバイス内の同一レジスタφに作用する、前記複数の制御命令に処理手順上はさまれた位置に存在する、レジスタδに作用する制御命令を、レジスタφの遷移状態の間にはさみ込むように再配置し、
前記制御側デバイスが発信する1つのチップアドレスに属する前記一連の制御命令として、前記シリアルバスに転送することを特徴とする請求項1記載のシリアル転送制御方法。
A control instruction that acts on the register δ that exists in a position sandwiched between the plurality of control instructions that acts on the same register φ in the register device is inserted between the transition states of the register φ. Rearrange to
2. The serial transfer control method according to claim 1, wherein the serial transfer is transferred to the serial bus as the series of control commands belonging to one chip address transmitted by the control side device.
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