JP3888967B2

JP3888967B2 - Method for forming wiring structure

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Publication number: JP3888967B2
Application number: JP2002372052A
Authority: JP
Inventors: 雅司濱中; 剛史原田; 英朗吉田; 哲也上田
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2001-12-27
Filing date: 2002-12-24
Publication date: 2007-03-07
Anticipated expiration: 2022-12-24
Also published as: JP2003257975A

Description

【０００１】
【発明の属する分野】
本発明は、半導体装置における配線構造の形成方法に関するものである。
【０００２】
【従来の技術】
従来の配線構造の形成方法として、例えば特許文献１に記載された方法が用いられてきた。この従来の配線構造の形成方法について、絶縁膜に形成されたホールにプラグを形成する場合を例にとって、図面を参照しながら説明する。
【０００３】
図８（ａ）〜（ｃ）は、従来の配線構造の形成方法の各工程を示す断面図である。
【０００４】
まず、図８（ａ）に示すように、シリコン基板１１の上に厚さ１μｍ程度のシリコン酸化膜１２を絶縁膜として堆積した後、リソグラフィー法及びドライエッチング法により、シリコン酸化膜１２の所定領域に該酸化膜１２を貫通する径０．８μｍ程度のホール１３を形成する。
【０００５】
次に、ホール１３を含むシリコン酸化膜１２の上に全面に亘って、ＰＶＤ（physical vapor deposition ）法により、下層の導電膜である膜厚３０ｎｍのチタン膜１４、及び中間層の導電膜である膜厚１００ｎｍの窒化チタン膜１５を順次堆積する。その後、窒化チタン膜１５の上に全面に亘って、ＣＶＤ（chemical vapor deposition ）法により、上層の導電膜である膜厚１μｍのタングステン膜１６を堆積する。これにより、３層構造の導電膜が堆積される。ここで、チタン膜１４及び窒化チタン膜１５はバリアメタルである。
【０００６】
次に、一の研磨剤を使用した化学機械研磨（ＣＭＰ）法により、図８（ｂ）に示すように、ホール１３の外側の領域に堆積されているタングステン膜１６及び窒化チタン膜１５を除去する。これにより、ホール１３の外側の領域に堆積されているチタン膜１４が完全に露出する。
【０００７】
次に、他の研磨剤を使用したＣＭＰ法により、図８（ｃ）に示すように、ホール１３の外側の領域に堆積されているチタン膜１４を除去する。これにより、ホール１３内にタングステンよりなるプラグ１７が形成されると共に、シリコン酸化膜１２が露出する。
【０００８】
以上、タングステンプラグの形成を例として説明を行なったが、同様の方法により、例えば、絶縁膜に形成された配線用溝に銅配線を形成することができる。
【０００９】
また、配線パタ−ンの微細化に伴い、隣り合う配線同士の間隔（配線間隔）がより狭くなってきているため、配線用溝又はビアホール等を形成するためのリソグラフィー工程において反射防止膜（以下、ＡＲＬ（Anti reflection layer ）膜と称する）が用いられるようになってきている。
【００１０】
【特許文献１】
特開平１０−２１４８３４号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、前述の従来の配線構造の形成方法に基づくＡＲＬ膜を利用した配線の形成方法において、配線同士の間で短絡が生じるという問題がある。
【００１２】
前記に鑑み、本発明は、絶縁膜及びその上のＡＲＬ膜に埋め込まれた配線同士の間における短絡を防止できるようにすることを目的とする。
【００１３】
【課題を解決するための手段】
前記の目的を達成するために、本願発明者らが、前述の従来の配線構造の形成方法において配線同士の間で短絡が生じる原因を検討した結果、次のような知見を得た。
【００１４】
すなわち、従来の配線構造の形成方法に従って配線を形成する際に、バリアメタルに対する研磨時にバリアメタルが局所的に剥離して異物となる。この異物は硬いため、配線間に存在する絶縁膜の上に該絶縁膜と比べて脆弱な材料よりなるＡＲＬ膜が形成されている場合、ＡＲＬ膜の表面に微小な亀裂を発生させる。この亀裂が、一の配線から、該一の配線と隣り合う他の配線まで延びている場合において配線形成時に該亀裂中に金属（バリアメタル又は配線用導電膜の一部）が埋め込まれてしまうと、配線間に短絡が生じる。
【００１５】
尚、配線構造が微細化されるに従って、配線同士の間の距離が小さくなるため、前述の亀裂が配線間をまたがりやすくなるので、該亀裂中に埋め込まれた金属によって、配線間に擬似的な架橋構造が形成されやすくなる。すなわち、配線間に短絡が生じやすくなる。
【００１６】
図９は、配線間のＡＲＬ膜に生じた亀裂に金属が埋め込まれた様子を示す平面図である。図９に示すように、ＡＲＬ膜２１には複数の銅配線２２が互いに平行に延びるように埋め込まれている。銅配線２２同士の間のＡＲＬ膜２１には、配線間をまたがるように亀裂２３が生じている。この亀裂２３には、銅配線２２の形成時に銅が埋め込まれ、その結果、銅配線２２同士の間で短絡が生じる。
【００１７】
本発明は、以上の知見に基づきなされたものであって、具体的には、本発明に係る配線構造の形成方法は、絶縁膜の上に反射防止膜を形成した後、反射防止膜及び絶縁膜に、第１の溝、及び第１の溝と隣り合う第２の溝を形成する溝形成工程と、第１の溝及び第２の溝が埋まるように反射防止膜の上にバリアメタル膜及び導電膜を堆積する膜堆積工程と、第１の溝の外側及び第２の溝の外側の導電膜を研磨により除去する第１の研磨工程と、第１の研磨工程よりも後に、第１の溝の外側及び第２の溝の外側のバリアメタル膜を研磨により除去する第２の研磨工程と、第２の研磨工程よりも後に、被研磨面に付着した異物を除去する異物除去工程と、異物除去工程よりも後に、第１の研磨工程と同じ種類の研磨剤を用いて反射防止膜の表面を研磨する第３の研磨工程とを備えている。
【００１８】
本発明の配線構造の形成方法によると、絶縁膜及びその上の反射防止膜に設けられた溝にバリアメタル膜及び導電膜を埋め込んだ後、溝の外側の導電膜及びバリアメタル膜を研磨により除去する。その後、研磨時に被研磨面に付着した異物を除去した後、反射防止膜の表面を研磨する。このため、バリアメタル膜の研磨時に、溝間（つまり配線間）に存在する反射防止膜の表面に微小な亀裂が発生し、該亀裂中に金属が埋め込まれた場合に、次のような効果が得られる。すなわち、バリアメタル膜の研磨時等に被研磨面に付着した異物を除去した後に反射防止膜の表面に対して仕上げ研磨を行なうので、異物によって反射防止膜表面が新たに損傷を受けることを防止しながら、亀裂中に埋め込まれた金属を除去することができる。従って、亀裂中に埋め込まれた金属によって配線間が架橋される事態を回避できるため、配線間におけるショート発生頻度を低減できるので、高性能配線を形成することができる。
【００１９】
また、本発明の配線構造の形成方法によると、第３の研磨工程（反射防止膜の研磨）において第１の研磨工程（導電膜の研磨）と同じ種類の研磨剤を用いるため、反射防止膜表面の亀裂に埋め込まれた金属が導電膜の一部である場合、これを確実に除去することができる。
【００２０】
本発明の配線構造の形成方法において、第２の研磨工程と第３の研磨工程との間に、第２の研磨工程で用いた研磨パッドに付着した異物を除去する工程を備えていることが好ましい。
【００２１】
このようにすると、第２の研磨工程（バリアメタル膜の研磨）で用いた研磨パッドを第３の研磨工程（反射防止膜の研磨）でも用いる場合に、反射防止膜表面が損傷することをより確実に防止できる。この場合、研磨パッドに付着した異物を除去する工程が研磨パッドを洗浄する工程を含むと、反射防止膜表面が損傷することをより確実に防止できる。同様の効果は、研磨パッドに付着した異物を除去する工程が研磨パッドの表面を砥石によりブラッシングする工程を含む場合にも得られる。
【００２２】
本発明の配線構造の形成方法において、第１の研磨工程及び第３の研磨工程は同じ研磨装置及び研磨パッドを用いて行なわれることが好ましい。
【００２３】
このようにすると、配線形成における作業効率を向上させることができる。
【００２４】
本発明の配線構造の形成方法において、第３の研磨工程の研磨時間は第１の研磨工程及び第２の研磨工程と比べて短いことが好ましい。
【００２５】
このようにすると、第３の研磨工程で、溝に埋め込まれた導電膜が大きく研磨されることがないので、配線抵抗の増大を防止できる。
【００２６】
本発明の配線構造の形成方法において、第３の研磨工程における被研磨面を研磨パッドに押し当てる圧力及び該研磨パッドの回転速度は第２の研磨工程と比べて大きいことが好ましい。言い換えると、第３の研磨工程における前述の圧力及び回転速度は第１の研磨工程と同じであることが好ましい。このようにすると、反射防止膜表面の亀裂に埋め込まれた金属が導電膜の一部である場合、これをより一層確実に除去できる。
【００２７】
本発明の配線構造の形成方法において、第３の研磨工程は、研磨条件の異なる２段階の研磨工程を含んでいてもよい。この場合、２段階の研磨工程のうちの一の段階で用いられる研磨剤は第２の研磨工程と同じであると共に、２段階の研磨工程のうちの他の段階で用いられる研磨剤は第１の研磨工程と同じであることが好ましい。
【００２８】
このようにすると、配線形成における歩留まりを向上させることができる。
【００２９】
本発明の配線構造の形成方法において、異物除去工程は、有機酸又は有機アルカリを用いて被研磨面に対して洗浄を行なう工程を含むことが好ましい。
【００３０】
このようにすると、被研磨面に付着した異物を確実に除去することができる。
【００３１】
本発明の配線構造の形成方法において、第１の溝と第２の溝との間隔が０．２５μｍ以下であると、従来技術と比べて、前述の本発明の効果がより顕著に得られる。
【００３２】
本発明の配線構造の形成方法において、第１の溝と第２の溝とは互いに平行に配置されていてもよい。
【００３３】
本発明の配線構造の形成方法において、第１の溝及び第２の溝における配線形成はデュアルダマシン法を用いて行なわれてもよい。
【００３４】
本発明の配線構造の形成方法において、反射防止膜はシリコン含有材料よりなることが好ましい。
【００３５】
このようにすると、溝形成のためのリソグラフィー工程におけるパターン形成精度が確実に向上する。例えばリソグラフィ工程でＫｒＦエキシマレーザ光（波長２４８ｎｍ）を光源として用いる場合、下層となる厚さ７５ｎｍのＳｉＯＮ膜と上層となる厚さ８ｎｍのＳｉＯ₂膜との積層膜は、ＫｒＦエキシマレーザ光に対して高い吸収効率を持つので、反射防止膜として優れた性能を示す。また、反射防止膜の材料としてシリコン化合物を用いる場合、反射防止膜を開口させる装置を、シリコン酸化膜にホールを形成する装置と共用することができ、それによって半導体装置の製造コストを低減させることができる。
【００３６】
本発明の配線構造の形成方法において、導電膜は銅膜であり、バリアメタル膜はタンタル膜、窒化タンタル膜、又はタンタル膜と窒化タンタル膜との積層膜であることが好ましい。
【００３７】
このようにすると、低抵抗の配線を形成することができる。また、この場合、第１の溝又は第２の溝に形成される配線は、該配線の下側に形成されているプラグと電気的に接続されてもよい。
【００３８】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る配線構造の形成方法について図面を参照しながら説明する。
【００３９】
図１（ａ）〜（ｃ）、図２（ａ）、（ｂ）、図３（ａ）、（ｂ）及び図４は、第１の実施形態に係る配線構造の形成方法の各工程を示す断面図である。
【００４０】
まず、図１（ａ）に示すように、例えばシリコンよりなる基板１００上に第１のシリコン酸化膜１０１を形成した後、第１のシリコン酸化膜１０１の上に、例えばタングステン膜よりなる下層配線１０２を形成する。その後、下層配線１０２の上を含む第１のシリコン酸化膜１０１の上に、例えばＣＶＤ法により第２のシリコン酸化膜１０３を堆積する。
【００４１】
次に、図１（ｂ）に示すように、リソグラフィー法及びドライエッチング法を用いて、第２のシリコン酸化膜１０３中に、下層配線１０２に達するビアホール１０４を形成する。
【００４２】
次に、図１（ｃ）に示すように、例えばＰＶＤ法又はＣＶＤ法を用いて、ビアホール１０４が途中まで埋まるように第２のシリコン酸化膜１０３の上にチタン（Ｔｉ）膜１０５及び窒化チタン（ＴｉＮ）膜１０６を順次堆積する。その後、例えばＣＶＤ法を用いて、ビアホール１０４が完全に埋まるように窒化チタン膜１０６の上にタングステン膜１０７を形成する。ここで、チタン膜１０５及び窒化チタン膜１０６はバリアメタルである。
【００４３】
次に、図２（ａ）に示すように、例えばＣＭＰ法を用いて、ビアホール１０４の外側の領域に堆積されているチタン膜１０５、窒化チタン膜１０６及びタングステン膜１０７を除去する。これにより、第２のシリコン酸化膜１０３中のビアホール１０４に、バリアメタルによって確実に保護され且つタングステンよりなるプラグ１０８が形成される。
【００４４】
次に、図２（ｂ）に示すように、例えばＣＶＤ法を用いて、第２のシリコン酸化膜１０３の上に、フッ素が添加されたシリコン酸化膜（以下、ＦＳＧ（Fluorine Doped Silicate Glass ）膜と称する）１０９及びＡＲＬ膜１１０を順次堆積する。ここで、ＡＲＬ膜１１０は、例えば上層のＳｉＯＮ膜と下層のＳｉＯ₂膜との２層構造を有すると共に、後続のリソグラフィー工程における露光時の解像度を向上させる機能を有する。その後、リソグラフィー法及びドライエッチング法を用いて、ＡＲＬ膜１１０及びＦＳＧ膜１０９（及び第２のシリコン酸化膜１０３の表面部）中に、複数の配線用溝（トレンチ）１１１を形成する。ここで、複数の配線用溝１１１は、プラグ１０８に達する配線用溝を含んでいる。また、各配線用溝１１１は、例えば互いに平行に配置されており、配線用溝１１１同士の間の距離は０．２５μｍ程度である。
【００４５】
次に、図３（ａ）に示すように、例えばＰＶＤ法を用いて、各配線用溝１１１が途中まで埋まるようにＡＲＬ膜１１０の上に窒化タンタル（ＴａＮ）膜１１２及び第１の銅（Ｃｕ）膜１１３を順次堆積する。ここで、第１の銅膜１１３は、後続のメッキ工程におけるシード層として機能する。また、窒化タンタル膜１１２はバリア層として機能する。続いて、例えばメッキ法を用いて、各配線用溝１１１が完全に埋まるように第１の銅膜１１３上に第２の銅膜１１４を堆積する。
【００４６】
次に、図３（ｂ）に示すように、Ｃｕ研磨用研磨剤（スラリー）を用いたＣＭＰ法により、各配線用溝１１１の外側の領域に堆積された第１の銅膜１１３及び第２の銅膜１１４を除去する（第１の研磨工程）。これにより、各配線用溝１１１の外側の窒化タンタル膜１１２が露出する。続いて、バリア層（ＴａＮ）研磨用スラリーを用いたＣＭＰ法により、各配線用溝１１１の外側の領域に堆積された窒化タンタル膜１１２を除去する（第２の研磨工程）。これにより、各配線用溝１１１内に、ＦＳＧ膜１０９との間にバリア層を持つ銅配線（上層配線）１１５が形成されると共に、ＡＲＬ膜１１０の表面が露出する。ここで、銅配線１１５は、その下側に形成されているプラグ１０８と電気的に接続する。
【００４７】
ここで、第１及び第２の研磨工程について詳しく説明する。本実施形態では第１及び第２の研磨工程を同一のＣＭＰ装置を用いて行なう。
【００４８】
図５は第１及び第２の研磨工程で用いられるＣＭＰ装置の概略構成図である。
【００４９】
図５に示すように、被研磨基板（基板１００）であるウェハ１５１は、回転可能で且つ上下動可能に設けられたホルダー１５２に保持されている。また、ウェハ１５１の表面を研磨する研磨パッド１５３は、回転運動を行なう研磨定盤１５４の表面に取り付けられている。スラリー１５５はスラリー供給管１５６から研磨パッド１５３の上に滴下される。この状態で、研磨定盤１５４を回転させて研磨パッド１５３を回転させると共にホルダー１５２を回転させながら降下させると、ホルダー１５２に保持されているウェハ１５１と研磨パッド１５３とが互いに擦れ合うことによって、ウェハ１５１の表面が研磨される。
【００５０】
尚、本実施形態において、第１の研磨工程から第２の研磨工程に移行する際に、スラリーの種類等の研磨条件を変更する。具体的には、第２の研磨工程におけるウェハ１５１を研磨パッド１５３に押し当てる圧力及び研磨パッド１５３の回転速度はそれぞれ第１の研磨工程と比べて小さい。但し、本明細書において、ウェハ１５１がホルダー１５２と共に回転する場合、研磨パッド１５３の回転速度とは、ウェハ１５１に対する研磨パッド１５３の相対速度を意味する。
【００５１】
ところで、以上に説明したようなＣＭＰ法を用いた第２の研磨工程の終了時点において、図３（ｂ）に示すように、銅配線１１５の間のＡＲＬ膜１１０の表面に生じた亀裂に銅等の金属１１６が埋め込まれてしまう。ここで、亀裂中に埋め込まれた金属１１６が、銅配線１１５同士の間に擬似的な架橋構造を形成する場合、銅配線１１５同士の間でショートが発生してしまう。
【００５２】
そこで、本実施形態においては、銅配線１１５を構成する銅膜の膜厚の減少を最小限に抑えながら、銅配線１１５間におけるショートの発生頻度を低減するために、以下に説明するような方法を用いて、亀裂中に埋め込まれた金属１１６の除去を行なう。
【００５３】
まず、第２の研磨工程の終了後、基板１００（ウェハ１５１）をＣＭＰ装置から取り出して基板１００の表面を洗浄する。これにより、第１の研磨工程又は第２の研磨工程で発生した削りくず（異物）を基板１００の表面から洗い流すことができる。基板１００の洗浄には、例えば有機酸溶液又は有機アルカリ溶液を用いる。ここで、異物となる削りくずを除去することが重要である。すなわち、基板１００上に削りくずを残したまま、ＡＲＬ膜１１０の表面の亀裂中に埋め込まれた金属１１６を除去しようとすると、その削りくずによってＡＲＬ膜１１０又は銅配線１１５に新たな損傷が生じてしまう可能性があるからである。具体的には、当初の亀裂中に埋め込まれていた金属１１６を除去できたとしても、銅配線１１５が損傷したり（つまり銅配線１１５を構成する銅膜が薄くなったり）、又はＡＲＬ膜１１０に新たな亀裂が生じて該亀裂中に金属が埋め込まれたりする可能性がある。
【００５４】
本実施形態において、前述の基板１００（ウェハ１５１）に対する洗浄工程（異物除去工程）は、基板１００をＣＭＰ装置から洗浄装置に移動させて行なわれる。このとき、基板１００を洗浄している間に、別途、研磨パッド１５３に付着した削りくず（異物）を除去しておくことが好ましい。その理由は、前述の基板１００の洗浄の場合と同様である。すなわち、研磨パッド１５３上に残存する削りくずを除去しておくことによって、基板１００上のＡＲＬ膜１１０の表面の亀裂中に埋め込まれた金属１１６を研磨パッド１５３を引き続き用いて除去した際に、ＡＲＬ膜１１０の表面等に新たな損傷が生じることをより確実に防止できる。ここで、研磨パッド１５３上に残存する削りくずの除去は、例えば、ＣＭＰ装置において研磨パッド１５３を回転させながらスラリーに代えて純水を供給して研磨パッド１５３を洗浄することにより行なわれる。或いは、研磨パッド１５３の表面を砥石を用いてブラッシングすることにより、削りくずの除去を行なってもよい。これらにより、研磨パッド１５３の表面に付着した削りくずを確実に除去することができる。
【００５５】
次に、異物除去工程の後、ＡＲＬ膜１１０の表面の微小な亀裂中に埋め込まれた金属１１６を除去するために、ＣＭＰ法によりＡＲＬ膜１１０の表面を研磨する（第３の研磨工程）。これにより、図４に示すように、配線間ショートの原因となる、亀裂中の金属１１６を亀裂と共に除去することができる。
【００５６】
尚、本実施形態においては、第３の研磨工程を、第１及び第２の研磨工程と同一のＣＭＰ装置（図５参照）を用いて行なう。また、研磨時間を除く第３の研磨工程の研磨条件は、第１の研磨工程（つまり銅膜１１３及び１１４（配線用導電膜膜）に対する研磨工程）の研磨条件と同じである。詳しくは、第３の研磨工程における基板１００（ウェハ１５１）を研磨パッド１５３に押し当てる圧力及び研磨パッド１５３の回転速度はそれぞれ第１の研磨工程と同じである。言い換えると、第３の研磨工程における前述の圧力及び回転速度はそれぞれ第２の研磨工程と比べて大きい。また、第３の研磨工程で用いられるスラリーは、第１の研磨工程と同様に、Ｃｕ研磨用スラリーである。一方、第３の研磨工程の研磨時間は、第１の研磨工程における配線用導電膜の研磨時間よりも短い時間（例えば１０秒程度）に設定される。これは、第２の研磨工程における窒化タンタル膜１１２（バリアメタル膜）の研磨時間よりも短い。
【００５７】
以上のような条件設定は、亀裂中の金属１１６（例えば銅）の確実な除去と、銅配線１１５を構成する導電膜の膜減り防止とを考慮して行なわれている。すなわち、第３の研磨工程でＣｕ研磨用スラリーを用いることによって、ＡＲＬ膜１１０中に埋め込まれた金属１１６が銅膜１１３又は１１４の一部である場合、これを容易に除去できる。但し、Ｃｕ研磨用スラリーを用いて長時間の研磨を行なうと、銅配線１１５が大きく削られてしまうので、第３の研磨工程の研磨時間を短くしておく。言い換えると、脆弱なＡＲＬ膜１１０に埋め込まれた不要な金属１１６を除去するために、第１の研磨工程で行なわれるＣｕ研磨用のＣＭＰを第３の研磨工程でも利用すると共に、配線用導電膜の膜減りを最小限に押さえるために、第１の研磨工程と比較して第３の研磨工程の研磨時間を非常に短い時間に設定する。これにより、研磨時間を除く研磨条件が第１の研磨工程と同じである第３の研磨工程によって、ＡＲＬ膜１１０中に埋め込まれた銅を確実に除去できる。また、ごく短時間行なわれる第３の研磨工程によって銅配線１１５を構成する導電膜が大きく研磨されることはない。
【００５８】
以上に説明したように、第１の実施形態によると、基板１００上のＦＳＧ膜１０９及びその上のＡＲＬ膜１１０に設けられた配線用溝１１１に、バリアメタル膜（窒化タンタル膜１１２）及び配線用導電膜（銅膜１１３及び１１４）を順次埋め込んだ後、配線用溝１１１の外側の配線用導電膜及びバリアメタル膜を研磨により除去する。その後、研磨時に基板１００に付着した異物（削りくず）を除去した後、ＡＲＬ膜１１０の表面を研磨する。このため、バリアメタル膜の研磨時に、配線用溝１１１間（つまり銅配線１１５間）に存在するＡＲＬ膜１１０の表面に微小な亀裂が発生し、該亀裂中に金属１１６が埋め込まれた場合に、次のような効果が得られる。すなわち、バリアメタル膜の研磨時等に基板１００に付着した異物を除去した後にＡＲＬ膜１１０の表面に対して仕上げ研磨を行なうので、異物によってＡＲＬ膜１１０の表面が新たに損傷を受けることを防止しながら、亀裂中に埋め込まれた金属１１６を除去することができる。従って、亀裂中に埋め込まれた金属１１６によって銅配線１１５間が架橋される事態を回避できるので、配線間におけるショート発生が抑制された配線構造、つまり高性能配線を形成することができる。
【００５９】
また、従来技術においては、互いに隣り合う配線同士の間の距離が小さくなるに従って、特に、配線間距離が０．２５μｍ以下になると、配線間ショートが顕著に生じてきた。それに対して、本実施形態によると、配線間距離が０．２５μｍ以下の場合に、配線間ショートを防止する効果がより顕著に得られる。
【００６０】
また、第１の実施形態によると、第３の研磨工程（ＡＲＬ膜１１０の研磨）において第１の研磨工程（配線用導電膜の研磨）と同じＣｕ研磨用スラリーを用いるため、ＡＲＬ膜１１０の亀裂に埋め込まれた金属１１６が配線用導電膜の一部である場合、これを確実に除去することができる。
【００６１】
また、第１の実施形態によると、第３の研磨工程の研磨時間が第１の研磨工程及び第２の研磨工程（窒化タンタル膜１１２（バリアメタル膜）の研磨）と比べて短いため、第３の研磨工程で、銅配線１１５を構成する導電膜が大きく研磨されることがないので、配線抵抗の増大を防止できる。
【００６２】
また、第１の実施形態によると、第３の研磨工程における基板１００を研磨パッド１５３に押し当てる圧力及び研磨パッド１５３の回転速度はそれぞれ第１の研磨工程と同じである。言い換えると、研磨時間を除く第３の研磨工程の研磨条件は第１の研磨工程と同じである。このため、ＡＲＬ膜１１０の亀裂に埋め込まれた金属１１６が配線用導電膜の一部である場合、これをより一層確実に除去することができる。
【００６３】
（第２の実施形態）
以下、本発明の第２の実施形態に係る配線構造の形成方法について図面を参照しながら説明する。尚、第２の実施形態が第１の実施形態と異なっている点は、銅配線の形成にデュアルダマシン法を用いていることである。
【００６４】
図６（ａ）〜（ｃ）及び図７（ａ）、（ｂ）は、第２の実施形態に係る配線構造の形成方法の各工程を示す断面図である。
【００６５】
まず、図６（ａ）に示すように、例えばシリコンよりなる基板２００上の第１のシリコン酸化膜２０１を形成した後、第１のシリコン酸化膜２０１の上に、例えばタングステン膜よりなる下層配線２０２を形成する。その後、下層配線２０２の上を含む第１のシリコン酸化膜２０１の上に、例えばＣＶＤ法により第２のシリコン酸化膜２０３及びＡＲＬ膜２０４を順次堆積する。ここで、ＡＲＬ膜２０４は、例えば上層のＳｉＯＮ膜と下層のＳｉＯ₂膜との２層構造を有すると共に、後続のリソグラフィー工程における露光時の解像度を向上させる機能を有する。その後、リソグラフィー法及びドライエッチング法を用いて、ＡＲＬ膜２０４及び第２のシリコン酸化膜２０３に、下層配線２０２に達するビアホール２０５を形成する。
【００６６】
次に、図６（ｂ）に示すように、基板２００の上に全面に亘ってレジストを塗布した後、リソグラフィー法を用いて、配線用溝形成領域に開口部を持つレジストパターン２０６を形成する。
【００６７】
次に、図６（ｃ）に示すように、レジストパターン２０６をマスクとして、ＡＲＬ膜２０４及び第２のシリコン酸化膜２０３に対してドライエッチングを行なって複数の配線用溝２０７を形成した後、レジストパターン２０６をアッシングにより除去する。ここで、複数の配線用溝２０７は、ビアホール２０５に達する配線用溝（元のビアホール２０５の上部を含む領域に形成される）を含んでいる。また、各配線用溝２０７は、例えば互いに平行に配置されており、配線用溝２０７同士の間の距離は０．２５μｍ程度である。
【００６８】
次に、図７（ａ）に示すように、各配線用溝２０７及びビアホール２０５が途中まで埋まるようにＡＲＬ膜２０４の上に窒化タンタル（ＴａＮ）膜２０８を堆積する。ここで、窒化タンタル膜２０８はバリア層として機能する。続いて、各配線用溝２０７及びビアホール２０５が完全に埋まるように窒化タンタル膜２０８上に銅膜２０９を堆積する。
【００６９】
次に、図７（ｂ）に示すように、Ｃｕ研磨用スラリーを用いたＣＭＰ法により、各配線用溝２０７及びビアホール２０５の外側の領域に堆積された銅膜２０９を除去する（第１の研磨工程）。これにより、各配線用溝２０７及びビアホール２０５の外側の窒化タンタル膜２０８が露出する。続いて、バリア層（ＴａＮ）研磨用スラリーを用いたＣＭＰ法により、各配線用溝２０７及びビアホール２０５の外側の領域に堆積された窒化タンタル膜２０８を除去する（第２の研磨工程）。これにより、各配線用溝２０７及びビアホール２０５に、第２のシリコン酸化膜２０３等の絶縁膜との間にバリア層を持つ銅配線（上層配線）２１０が形成されると共に、ＡＲＬ膜２０４の表面が露出する。ここで、銅配線２１０は、ビアホール２０５内に形成され且つ下層配線２０２と電気的に接続されたプラグ部分を有する。
【００７０】
尚、本実施形態においても、第１の実施形態と同様に、第１及び第２の研磨工程を同一のＣＭＰ装置（図５参照）を用いて行なう。また、第１の研磨工程から第２の研磨工程に移行する際に、スラリーの種類等の研磨条件を変更する。具体的には、第２の研磨工程における基板２００を研磨パッドに押し当てる圧力及び該研磨パッドの回転速度はそれぞれ第１の研磨工程と比べて小さい。
【００７１】
ところで、以上に説明したようなＣＭＰ法を用いた第２の研磨工程の終了時点において、銅配線２１０の間のＡＲＬ膜２０４の表面に生じた亀裂に銅等の金属（図示省略）が埋め込まれてしまう。ここで、亀裂中に埋め込まれた金属が、銅配線２１０同士の間に擬似的な架橋構造を形成する場合、銅配線２１０同士の間でショートが発生してしまう。
【００７２】
そこで、本実施形態においては、銅配線２１０を構成する銅膜の膜厚の減少を最小限に抑えながら、銅配線２１０間におけるショートの発生頻度を低減するために、以下に説明するような方法を用いて、亀裂中に埋め込まれた金属の除去を行なう。
【００７３】
まず、第２の研磨工程の終了後、基板２００をＣＭＰ装置から取り出して基板２００の表面を洗浄する。これにより、第１の研磨工程又は第２の研磨工程で発生した削りくず（異物）を基板２００の表面から洗い流すことができる。基板２００の洗浄には、例えば、有機酸溶液又は有機アルカリ溶液を用いる。ここで、異物となる削りくずを除去することが重要である。すなわち、基板２００上に削りくずを残したまま、ＡＲＬ膜２０４の表面の亀裂中に埋め込まれた金属を除去しようとすると、その削りくずによってＡＲＬ膜２０４又は銅配線２１０に新たな損傷が生じてしまう可能性があるからである。具体的には、当初の亀裂中に埋め込まれていた金属を除去できたとしても、銅配線２１０が損傷したり（つまり銅配線２１０を構成する銅膜が薄くなったり）、又はＡＲＬ膜２０４に新たな亀裂が生じて該亀裂中に金属が埋め込まれたりする可能性がある。
【００７４】
本実施形態において、前述の基板２００に対する洗浄工程（異物除去工程）は、基板２００をＣＭＰ装置から洗浄装置に移動させて行なわれる。このとき、基板２００を洗浄している間に、別途、研磨パッドに付着した削りくず（異物）を除去しておくことが好ましい。その理由は、前述の基板２００の洗浄の場合と同様である。すなわち、研磨パッド上に残存する削りくずを除去しておくことによって、基板２００上のＡＲＬ膜２０４の表面の亀裂中に埋め込まれた金属を該研磨パッドを引き続き用いて除去した際に、ＡＲＬ膜２０４の表面等に新たな損傷が生じることをより確実に防止できる。ここで、研磨パッド上に残存する削りくずの除去は、例えば、ＣＭＰ装置において研磨パッドを回転させながらスラリーに代えて純水を供給して研磨パッドを洗浄することにより行なわれる。或いは、研磨パッドの表面を砥石を用いてブラッシングすることにより、削りくずの除去を行なってもよい。これらにより、研磨パッドの表面に付着した削りくずを確実に除去することができる。
【００７５】
次に、異物除去工程の後、ＡＲＬ膜２０４の表面の微小な亀裂中に埋め込まれた金属を除去するために、ＣＭＰ法によりＡＲＬ膜２０４の表面を研磨する（第３の研磨工程）。これにより、配線間ショートの原因となる、亀裂中の金属を亀裂と共に除去することができる。
【００７６】
尚、本実施形態においても、第１の実施形態と同様に、第３の研磨工程を、第１及び第２の研磨工程と同一のＣＭＰ装置（図５参照）を用いて行なう。また、研磨時間を除く第３の研磨工程の研磨条件は、第１の研磨工程（つまり銅膜２０９（配線用導電膜膜）に対する研磨工程）の研磨条件と同じである。詳しくは、第３の研磨工程における基板２００を研磨パッドに押し当てる圧力及び該研磨パッドの回転速度はそれぞれ第１の研磨工程と同じである。言い換えると、第３の研磨工程における前述の圧力及び回転速度はそれぞれ第２の研磨工程と比べて大きい。また、第３の研磨工程で用いられるスラリーは、第１の研磨工程と同様に、Ｃｕ研磨用スラリーである。一方、第３の研磨工程の研磨時間は、第１の研磨工程における配線用導電膜の研磨時間よりも短い時間（例えば１０秒程度）に設定される。これは、第２の研磨工程における窒化タンタル膜２０８（バリアメタル膜）の研磨時間よりも短い。
【００７７】
以上のような条件設定は、ＡＲＬ膜２０４の表面の亀裂中に埋め込まれた金属（例えば銅）の確実な除去と、銅配線２１０を構成する導電膜の膜減り防止とを考慮して行なわれている。すなわち、第３の研磨工程でＣｕ研磨用スラリーを用いることによって、ＡＲＬ膜２０４中に埋め込まれた金属が銅膜２０９の一部である場合、これを容易に除去できる。但し、Ｃｕ研磨用スラリーを用いて長時間の研磨を行なうと、銅配線２１０が大きく削られてしまうので、第３の研磨工程の研磨時間を短くしておく。言い換えると、脆弱なＡＲＬ膜２０４に埋め込まれた不要な金属を除去するために、第１の研磨工程で行なわれるＣｕ研磨用のＣＭＰを第３の研磨工程でも利用すると共に、配線用導電膜の膜減りを最小限に押さえるために、第１の研磨工程と比較して第３の研磨工程の研磨時間を非常に短い時間に設定する。これにより、研磨時間を除く研磨条件が第１の研磨工程と同じである第３の研磨工程によって、ＡＲＬ膜２０４中に埋め込まれた銅を確実に除去できる。また、ごく短時間行なわれる第３の研磨工程によって銅配線２１０を構成する導電膜が大きく研磨されることはない。
【００７８】
以上に説明したように、第２の実施形態によると、基板２００上のＡＲＬ膜２０４及び第２のシリコン酸化膜２０３に設けられた配線用溝２０７及びビアホール２０５に、バリアメタル膜（窒化タンタル２０８）及び配線用導電膜（銅膜２０９）を順次埋め込んだ後、配線用溝２０７及びビアホール２０５の外側の配線用導電膜及びバリアメタル膜を研磨により除去する。その後、研磨時に基板２００に付着した異物（削りくず）を除去した後、ＡＲＬ膜２０４の表面を研磨する。このため、バリアメタル膜の研磨時に、配線用溝２０７間（つまり銅配線２１０間）に存在するＡＲＬ膜２０４の表面に微小な亀裂が発生し、該亀裂中に金属が埋め込まれた場合に、次のような効果が得られる。すなわち、バリアメタル膜の研磨時等に基板２００に付着した異物を除去した後にＡＲＬ膜２０４の表面に対して仕上げ研磨を行なうので、異物によってＡＲＬ膜２０４の表面が新たに損傷を受けることを防止しながら、亀裂中に埋め込まれた金属を除去することができる。従って、亀裂中に埋め込まれた金属によって銅配線２１０間が架橋される事態を回避できるので、配線間におけるショート発生が抑制された配線構造、つまり高性能配線を形成することができる。
【００７９】
また、従来技術においては、互いに隣り合う配線同士の間の距離が小さくなるに従って、特に、配線間距離が０．２５μｍ以下になると、配線間ショートが顕著に生じてきた。それに対して、本実施形態によると、配線間距離が０．２５μｍ以下の場合に、配線間ショートを防止する効果がより顕著に得られる。
【００８０】
また、第２の実施形態によると、第３の研磨工程（ＡＲＬ膜２０４の研磨）において第１の研磨工程（配線用導電膜の研磨）と同じＣｕ研磨用スラリーを用いるため、ＡＲＬ膜２０４の亀裂に埋め込まれた金属が配線用導電膜の一部である場合、これを確実に除去することができる。
【００８１】
また、第２の実施形態によると、第３の研磨工程の研磨時間が第１の研磨工程及び第２の研磨工程（窒化タンタル膜２０８（バリアメタル膜）の研磨）と比べて短いため、第３の研磨工程で、銅配線２１０を構成する導電膜が大きく研磨されることがないので、配線抵抗の増大を防止できる。
【００８２】
また、第２の実施形態によると、第３の研磨工程における基板２００を研磨パッドに押し当てる圧力及び該研磨パッドの回転速度はそれぞれ第１の研磨工程と同じである。言い換えると、研磨時間を除く第３の研磨工程の研磨条件は第１の研磨工程と同じである。このため、ＡＲＬ膜２０４の亀裂に埋め込まれた金属が配線用導電膜の一部である場合、これをより一層確実に除去することができる。
【００８３】
尚、第１又は第２の実施形態において、ＡＲＬ膜を利用して第１層目の銅配線を形成する場合を対象としたが、ＡＲＬ膜を利用して多層の銅配線の形成を行なう場合、第２層目以降の上層の銅配線の形成に本実施形態の方法を適用してもよい。また、配線用溝に銅以外の導電膜を埋め込んで配線を形成する場合に本実施形態の方法を適用してもよい。
【００８４】
また、第１又は第２の実施形態において、バリアメタル膜の種類は特に限定されるものではないが、配線用導電膜として銅膜を用いる場合には、バリアメタル膜として、例えばタンタル膜、窒化タンタル膜、又はタンタル膜と窒化タンタル膜との積層膜を用いることが好ましい。また、配線が埋め込まれる絶縁膜の種類及びＡＲＬ膜の種類も特に限定されるものではない。
【００８５】
また、第１又は第２の実施形態において、第２の研磨工程（バリアメタル膜の研磨）後に行なわれる異物除去工程（基板洗浄工程）では、有機酸溶液又は有機アルカリ溶液を用いて基板洗浄を行なうことが好ましい。このようにすると、基板表面に付着した異物（削りかす）を確実に除去することができる。このとき、有機アルカリとしては、例えばＴＭＡＨ（テトラメチルアンモニウムハイドライド）等のヒドロキシルアミンを用いてもよい。また、有機酸としては、例えばシュウ酸、クエン酸又はリンゴ酸等の、カルボキシル基（−ＣＯＯＨ基）を２つ以上持つカルボン酸を用いてもよい。
【００８６】
また、第１又は第２の実施形態において、Ｃｕ研磨用スラリーの種類及びバリア層（ＴａＮ）研磨用スラリーの種類はそれぞれ特に限定されるものではないが、例えば過酸化水素水が酸化剤として含有されたＣｕ研磨用スラリー、及び例えば硝酸（若しくはその派生化合物）が酸化剤として含有されたＴａＮ研磨用スラリー等を用いてもよい。また、互いに粒子サイズが異なるＣｕ研磨用スラリー及びＴａＮ研磨用スラリーを用いてもよい。
【００８７】
また、第１又は第２の実施形態において、第１〜第３の研磨工程を行なったが、このうち第３の研磨工程をさらに２段階に分けて行なってもよい。具体的には、第３の研磨工程の第１段階で第１の研磨工程と同じ条件で研磨を実施し、引き続いて、第３の研磨工程の第２段階で第２の研磨工程と同じ条件で研磨を実施してもよい。但し、この場合も、第３の研磨工程のトータルの研磨時間は、第１及び第２の研磨工程の研磨時間と比べて短いことが好ましい。このようにすると、配線形成における歩留まりをさらに向上させることができる。
【００８８】
また、第１又は第２の実施形態において、第１〜第３の研磨工程を同一のＣＭＰ装置を用いて行なったが、これに代えて、全ての研磨工程を別々のＣＭＰ装置を用いて行なってもよいし、又はいずれか１つの研磨工程のみを別のＣＭＰ装置を用いて行なってもよい。但し、第１の研磨工程及び第３の研磨工程は同じ研磨装置及び研磨パッドを用いて行なわれることが好ましい。このようにすると、研磨装置の効率的な運用が可能となる。また、第１〜第３の研磨工程で使用可能なＣＭＰ装置は、１個の基板ホルダーを有し且つ１度の研磨工程で１枚の基板を研磨する方式のものに限られない。すなわち、複数の基板ホルダーを有し且つ１度の研磨工程で複数枚の基板を研磨する方式のＣＭＰ装置を用いてもよい。
【００８９】
【発明の効果】
本発明によると、絶縁膜及びその上の反射防止膜に設けられた配線用溝にバリアメタル膜及び配線用導電膜を順次埋め込んで配線を形成する際に、バリアメタル膜の研磨時等に基板に付着した異物を除去してから反射防止膜の表面に対して仕上げ研磨を行なう。このため、異物によって反射防止膜表面が新たに損傷を受けることを防止しながら、反射防止膜表面の亀裂中に埋め込まれた金属を除去できるので、該金属によって配線間が架橋される事態を回避できる。従って、配線間におけるショート発生頻度を低減できるので、高性能配線を形成できる。
【００９０】
また、本発明によると、第３の研磨工程（反射防止膜の研磨）において第１の研磨工程（配線用導電膜の研磨）と同じ種類の研磨剤を用いるため、反射防止膜表面の亀裂に埋め込まれた金属が配線用導電膜の一部である場合、これを確実に除去することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）は本発明の第１の実施形態に係る配線構造の形成方法の各工程を示す断面図である。
【図２】（ａ）及び（ｂ）は本発明の第１の実施形態に係る配線構造の形成方法の各工程を示す断面図である。
【図３】（ａ）及び（ｂ）は本発明の第１の実施形態に係る配線構造の形成方法の各工程を示す断面図である。
【図４】本発明の第１の実施形態に係る配線構造の形成方法の一工程を示す断面図である。
【図５】本発明の第１又は第２の実施形態に係る配線構造の形成方法において用いられるＣＭＰ装置の概略構成図である。
【図６】（ａ）〜（ｃ）は本発明の第２の実施形態に係る配線構造の形成方法の各工程を示す断面図である。
【図７】（ａ）及び（ｂ）は本発明の第２の実施形態に係る配線構造の形成方法の各工程を示す断面図である。
【図８】（ａ）〜（ｃ）は従来の配線構造の形成方法の各工程を示す断面図である。
【図９】従来の配線構造の形成方法における問題点を説明するための図である。
【符号の説明】
１００基板
１０１第１のシリコン酸化膜
１０２下層配線
１０３第２のシリコン酸化膜
１０４ビアホール
１０５チタン膜
１０６窒化チタン膜
１０７タングステン膜
１０８プラグ
１０９ＦＳＧ膜
１１０ＡＲＬ膜
１１１配線用溝
１１２窒化タンタル膜
１１３第１の銅膜
１１４第２の銅膜
１１５銅配線（上層配線）
１１６亀裂中に埋め込まれた金属
１５１ウェハ
１５２ホルダー
１５３研磨パッド
１５４研磨定盤
１５５スラリー
１５６スラリー供給管
２００基板
２０１第１のシリコン酸化膜
２０２下層配線
２０３第２のシリコン酸化膜
２０４ＡＲＬ膜
２０５ビアホール
２０６レジストパターン
２０７配線用溝
２０８窒化タンタル膜
２０９銅膜
２１０銅配線（上層配線）[0001]
[Field of the Invention]
The present invention relates to a method for forming a wiring structure in a semiconductor device.
[0002]
[Prior art]
As a conventional method for forming a wiring structure, for example, a method described in Patent Document 1 has been used. This conventional method for forming a wiring structure will be described with reference to the drawings, taking as an example the case of forming a plug in a hole formed in an insulating film.
[0003]
8A to 8C are cross-sectional views showing respective steps of a conventional method for forming a wiring structure.
[0004]
First, as shown in FIG. 8A, after a silicon oxide film 12 having a thickness of about 1 μm is deposited on the silicon substrate 11 as an insulating film, a predetermined region of the silicon oxide film 12 is formed by a lithography method and a dry etching method. Then, a hole 13 having a diameter of about 0.8 μm that penetrates the oxide film 12 is formed.
[0005]
Next, over the entire surface of the silicon oxide film 12 including the holes 13, a titanium film 14 having a thickness of 30 nm, which is a lower conductive film, and an intermediate conductive film are formed by PVD (physical vapor deposition). A titanium nitride film 15 having a thickness of 100 nm is sequentially deposited. Thereafter, a tungsten film 16 having a thickness of 1 μm, which is an upper conductive film, is deposited on the entire surface of the titanium nitride film 15 by CVD (chemical vapor deposition). As a result, a conductive film having a three-layer structure is deposited. Here, the titanium film 14 and the titanium nitride film 15 are barrier metals.
[0006]
Next, as shown in FIG. 8B, the tungsten film 16 and the titanium nitride film 15 deposited in the region outside the hole 13 are removed by a chemical mechanical polishing (CMP) method using one abrasive. To do. As a result, the titanium film 14 deposited in the region outside the hole 13 is completely exposed.
[0007]
Next, as shown in FIG. 8C, the titanium film 14 deposited in the region outside the hole 13 is removed by a CMP method using another abrasive. As a result, a plug 17 made of tungsten is formed in the hole 13 and the silicon oxide film 12 is exposed.
[0008]
As described above, the formation of the tungsten plug has been described as an example. However, for example, a copper wiring can be formed in a wiring groove formed in the insulating film by the same method.
[0009]
In addition, as the wiring pattern is miniaturized, the distance between adjacent wirings (wiring spacing) is becoming narrower, so that an antireflection film (hereinafter referred to as an antireflection film) is formed in a lithography process for forming a wiring groove or a via hole. ARL (Anti reflection layer) film) has been used.
[0010]
[Patent Document 1]
JP-A-10-214834
[0011]
[Problems to be solved by the invention]
However, in the wiring forming method using the ARL film based on the above-described conventional wiring structure forming method, there is a problem that a short circuit occurs between the wirings.
[0012]
In view of the above, an object of the present invention is to prevent a short circuit between wirings embedded in an insulating film and an ARL film thereon.
[0013]
[Means for Solving the Problems]
In order to achieve the above object, the inventors of the present invention have studied the cause of short-circuiting between wirings in the above-described conventional wiring structure forming method, and as a result, have obtained the following knowledge.
[0014]
That is, when the wiring is formed according to the conventional method for forming a wiring structure, the barrier metal is locally peeled off during the polishing of the barrier metal to become a foreign substance. Since the foreign matter is hard, when an ARL film made of a material weaker than the insulating film is formed on the insulating film existing between the wirings, a minute crack is generated on the surface of the ARL film. When this crack extends from one wiring to another wiring adjacent to the one wiring, a metal (a barrier metal or a part of the conductive film for wiring) is embedded in the crack when the wiring is formed. And a short circuit arises between wiring.
[0015]
In addition, since the distance between wirings becomes smaller as the wiring structure is miniaturized, the above-mentioned cracks easily cross between the wirings. A crosslinked structure is easily formed. That is, a short circuit is likely to occur between the wirings.
[0016]
FIG. 9 is a plan view showing a state in which a metal is embedded in a crack generated in an ARL film between wirings. As shown in FIG. 9, a plurality of copper wirings 22 are embedded in the ARL film 21 so as to extend in parallel to each other. A crack 23 is generated in the ARL film 21 between the copper wirings 22 so as to straddle the wirings. The crack 23 is filled with copper when the copper wiring 22 is formed, and as a result, a short circuit occurs between the copper wirings 22.
[0017]
The present invention has been made on the basis of the above knowledge. Specifically, in the method for forming a wiring structure according to the present invention, an antireflection film and an insulating film are formed after an antireflection film is formed on the insulating film. Forming a first groove and a second groove adjacent to the first groove in the film; and forming a barrier metal film on the antireflection film so as to fill the first groove and the second groove. And a film deposition step for depositing a conductive film, a first polishing step for removing the conductive film outside the first groove and the second groove by polishing, and a first polishing step after the first polishing step. A second polishing step for removing the barrier metal film outside the second groove and the second groove by polishing, and a foreign matter removing step for removing foreign matter adhering to the surface to be polished after the second polishing step; After the foreign substance removing step, the surface of the antireflection film is polished using the same type of polishing agent as in the first polishing step. And a third polishing step of.
[0018]
According to the method for forming a wiring structure of the present invention, after a barrier metal film and a conductive film are embedded in a groove provided in an insulating film and an antireflection film thereon, the conductive film and barrier metal film outside the groove are polished. Remove. Then, after removing the foreign material adhering to the surface to be polished during polishing, the surface of the antireflection film is polished. For this reason, when the barrier metal film is polished, a minute crack is generated on the surface of the antireflection film existing between the grooves (that is, between the wirings), and the following effects are obtained when the metal is embedded in the crack. Is obtained. In other words, the surface of the antireflection film is subjected to final polishing after removing foreign substances adhering to the surface to be polished during polishing of the barrier metal film, etc., so that the antireflection film surface is not newly damaged by foreign substances. Meanwhile, the metal embedded in the crack can be removed. Therefore, since it is possible to avoid a situation where the wiring is bridged by the metal embedded in the crack, the frequency of occurrence of a short circuit between the wirings can be reduced, so that a high-performance wiring can be formed.
[0019]
In addition, according to the method for forming a wiring structure of the present invention, the third polishing step (polishing of the antireflection film) uses the same type of polishing agent as in the first polishing step (polishing of the conductive film). When the metal embedded in the crack in the surface is a part of the conductive film, it can be surely removed.
[0020]
The method for forming a wiring structure according to the present invention may include a step of removing foreign matter adhering to the polishing pad used in the second polishing step between the second polishing step and the third polishing step. preferable.
[0021]
In this case, when the polishing pad used in the second polishing step (polishing of the barrier metal film) is also used in the third polishing step (polishing of the antireflection film), the surface of the antireflection film is more damaged. It can be surely prevented. In this case, if the step of removing the foreign matter adhering to the polishing pad includes the step of cleaning the polishing pad, the surface of the antireflection film can be more reliably prevented from being damaged. The same effect can be obtained when the step of removing the foreign matter adhering to the polishing pad includes the step of brushing the surface of the polishing pad with a grindstone.
[0022]
In the wiring structure forming method of the present invention, it is preferable that the first polishing step and the third polishing step are performed using the same polishing apparatus and polishing pad.
[0023]
If it does in this way, the working efficiency in wiring formation can be improved.
[0024]
In the method for forming a wiring structure of the present invention, it is preferable that the polishing time of the third polishing step is shorter than that of the first polishing step and the second polishing step.
[0025]
In this way, the conductive film embedded in the groove is not greatly polished in the third polishing step, and thus increase in wiring resistance can be prevented.
[0026]
In the method for forming a wiring structure of the present invention, it is preferable that the pressure for pressing the surface to be polished against the polishing pad in the third polishing step and the rotation speed of the polishing pad are larger than those in the second polishing step. In other words, the aforementioned pressure and rotation speed in the third polishing step are preferably the same as those in the first polishing step. If it does in this way, when the metal embedded in the crack of the surface of an antireflection film is a part of electrically conductive film, this can be removed still more reliably.
[0027]
In the method for forming a wiring structure of the present invention, the third polishing step may include a two-step polishing step with different polishing conditions. In this case, the abrasive used in one stage of the two-stage polishing process is the same as the second polishing process, and the abrasive used in the other stage of the two-stage polishing process is the first. It is preferable to be the same as the polishing step.
[0028]
In this way, the yield in wiring formation can be improved.
[0029]
In the method for forming a wiring structure of the present invention, the foreign matter removing step preferably includes a step of cleaning the surface to be polished using an organic acid or an organic alkali.
[0030]
If it does in this way, the foreign material adhering to a to-be-polished surface can be removed reliably.
[0031]
In the method for forming a wiring structure according to the present invention, when the distance between the first groove and the second groove is 0.25 μm or less, the above-described effects of the present invention can be obtained more remarkably than the prior art.
[0032]
In the method for forming a wiring structure of the present invention, the first groove and the second groove may be arranged in parallel to each other.
[0033]
In the method for forming a wiring structure of the present invention, the wiring formation in the first groove and the second groove may be performed using a dual damascene method.
[0034]
In the wiring structure forming method of the present invention, the antireflection film is preferably made of a silicon-containing material.
[0035]
In this way, the pattern formation accuracy in the lithography process for groove formation is reliably improved. For example, when a KrF excimer laser beam (wavelength 248 nm) is used as a light source in the lithography process, a lower layer SiON film with a thickness of 75 nm and an upper layer with a thickness of 8 nm SiO. ₂ Since the laminated film with the film has high absorption efficiency with respect to the KrF excimer laser light, it exhibits excellent performance as an antireflection film. In addition, when a silicon compound is used as the material of the antireflection film, the device for opening the antireflection film can be shared with the device for forming holes in the silicon oxide film, thereby reducing the manufacturing cost of the semiconductor device. Can do.
[0036]
In the method for forming a wiring structure of the present invention, the conductive film is preferably a copper film, and the barrier metal film is preferably a tantalum film, a tantalum nitride film, or a laminated film of a tantalum film and a tantalum nitride film.
[0037]
In this way, a low resistance wiring can be formed. In this case, the wiring formed in the first groove or the second groove may be electrically connected to a plug formed on the lower side of the wiring.
[0038]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
Hereinafter, a method for forming a wiring structure according to a first embodiment of the present invention will be described with reference to the drawings.
[0039]
FIGS. 1A to 1C, 2A, 2B, 3A, 3B, and 4 illustrate each process of the method for forming a wiring structure according to the first embodiment. It is sectional drawing shown.
[0040]
First, as shown in FIG. 1A, after a first silicon oxide film 101 is formed on a substrate 100 made of, for example, silicon, a lower layer wiring made of, for example, a tungsten film is formed on the first silicon oxide film 101. 102 is formed. Thereafter, a second silicon oxide film 103 is deposited on the first silicon oxide film 101 including the lower wiring 102 by, for example, a CVD method.
[0041]
Next, as shown in FIG. 1B, a via hole 104 reaching the lower layer wiring 102 is formed in the second silicon oxide film 103 by using a lithography method and a dry etching method.
[0042]
Next, as shown in FIG. 1C, the titanium (Ti) film 105 and the titanium nitride are formed on the second silicon oxide film 103 so that the via hole 104 is partially filled by using, for example, a PVD method or a CVD method. A (TiN) film 106 is sequentially deposited. Thereafter, a tungsten film 107 is formed on the titanium nitride film 106 so as to completely fill the via hole 104 by using, for example, a CVD method. Here, the titanium film 105 and the titanium nitride film 106 are barrier metals.
[0043]
Next, as shown in FIG. 2A, the titanium film 105, the titanium nitride film 106, and the tungsten film 107 deposited in the region outside the via hole 104 are removed by using, for example, a CMP method. As a result, a plug 108 made of tungsten and reliably protected by the barrier metal is formed in the via hole 104 in the second silicon oxide film 103.
[0044]
Next, as shown in FIG. 2B, a silicon oxide film (hereinafter referred to as FSG (Fluorine Doped Silicate Glass) film added with fluorine) is formed on the second silicon oxide film 103 by using, for example, a CVD method. 109) and ARL film 110 are sequentially deposited. Here, the ARL film 110 includes, for example, an upper SiON film and a lower SiON film. ₂ In addition to having a two-layer structure with a film, it has a function of improving the resolution at the time of exposure in the subsequent lithography process. Thereafter, a plurality of wiring trenches (trench) 111 are formed in the ARL film 110 and the FSG film 109 (and the surface portion of the second silicon oxide film 103) by using a lithography method and a dry etching method. Here, the plurality of wiring grooves 111 include a wiring groove reaching the plug 108. The wiring grooves 111 are arranged in parallel with each other, for example, and the distance between the wiring grooves 111 is about 0.25 μm.
[0045]
Next, as shown in FIG. 3A, for example, by using the PVD method, the tantalum nitride (TaN) film 112 and the first copper (first copper (112) Cu) film 113 is sequentially deposited. Here, the first copper film 113 functions as a seed layer in the subsequent plating process. The tantalum nitride film 112 functions as a barrier layer. Subsequently, a second copper film 114 is deposited on the first copper film 113 by using, for example, a plating method so that each wiring groove 111 is completely filled.
[0046]
Next, as shown in FIG. 3B, the first copper film 113 and the second copper film deposited in the region outside each wiring groove 111 by the CMP method using a polishing agent (slurry) for Cu polishing. The copper film 114 is removed (first polishing step). As a result, the tantalum nitride film 112 outside each wiring trench 111 is exposed. Subsequently, the tantalum nitride film 112 deposited in a region outside each wiring groove 111 is removed by a CMP method using a barrier layer (TaN) polishing slurry (second polishing step). As a result, a copper wiring (upper layer wiring) 115 having a barrier layer between the wiring groove 111 and the FSG film 109 is formed, and the surface of the ARL film 110 is exposed. Here, the copper wiring 115 is electrically connected to the plug 108 formed on the lower side thereof.
[0047]
Here, the first and second polishing steps will be described in detail. In this embodiment, the first and second polishing steps are performed using the same CMP apparatus.
[0048]
FIG. 5 is a schematic configuration diagram of a CMP apparatus used in the first and second polishing steps.
[0049]
As shown in FIG. 5, a wafer 151 that is a substrate to be polished (substrate 100) is held by a holder 152 that is rotatable and vertically movable. A polishing pad 153 that polishes the surface of the wafer 151 is attached to the surface of a polishing surface plate 154 that rotates. The slurry 155 is dropped from the slurry supply pipe 156 onto the polishing pad 153. In this state, when the polishing surface plate 154 is rotated to rotate the polishing pad 153 and the holder 152 is lowered while rotating, the wafer 151 held by the holder 152 and the polishing pad 153 rub against each other, thereby causing the wafer to rub. The surface of 151 is polished.
[0050]
In this embodiment, the polishing conditions such as the type of slurry are changed when shifting from the first polishing step to the second polishing step. Specifically, the pressure for pressing the wafer 151 against the polishing pad 153 and the rotation speed of the polishing pad 153 in the second polishing step are smaller than those in the first polishing step. However, in this specification, when the wafer 151 rotates with the holder 152, the rotational speed of the polishing pad 153 means the relative speed of the polishing pad 153 with respect to the wafer 151.
[0051]
Incidentally, at the end of the second polishing step using the CMP method as described above, as shown in FIG. 3B, the cracks formed on the surface of the ARL film 110 between the copper wirings 115 are copper. Such a metal 116 is embedded. Here, when the metal 116 embedded in the crack forms a pseudo bridged structure between the copper wirings 115, a short circuit occurs between the copper wirings 115.
[0052]
Therefore, in the present embodiment, the method described below is used to reduce the frequency of occurrence of shorts between the copper wirings 115 while minimizing the decrease in the film thickness of the copper film constituting the copper wirings 115. Is used to remove the metal 116 embedded in the crack.
[0053]
First, after the second polishing step is finished, the substrate 100 (wafer 151) is taken out from the CMP apparatus and the surface of the substrate 100 is cleaned. Thereby, the shavings (foreign matter) generated in the first polishing step or the second polishing step can be washed away from the surface of the substrate 100. For cleaning the substrate 100, for example, an organic acid solution or an organic alkali solution is used. Here, it is important to remove shavings which become foreign matters. That is, if the metal 116 embedded in the crack on the surface of the ARL film 110 is removed while leaving the shavings on the substrate 100, the ARL film 110 or the copper wiring 115 is newly damaged by the shavings. This is because there is a possibility that it will end up. Specifically, even if the metal 116 embedded in the initial crack can be removed, the copper wiring 115 is damaged (that is, the copper film constituting the copper wiring 115 becomes thin) or the ARL film 110. There is a possibility that a new crack is generated in the metal and a metal is embedded in the crack.
[0054]
In the present embodiment, the above-described cleaning process (foreign matter removing process) for the substrate 100 (wafer 151) is performed by moving the substrate 100 from the CMP apparatus to the cleaning apparatus. At this time, it is preferable to separately remove shavings (foreign matter) attached to the polishing pad 153 while the substrate 100 is being cleaned. The reason is the same as in the case of cleaning the substrate 100 described above. That is, by removing the shavings remaining on the polishing pad 153, when the metal 116 embedded in the crack of the surface of the ARL film 110 on the substrate 100 is removed using the polishing pad 153, It is possible to more reliably prevent new damage from occurring on the surface of the ARL film 110. Here, the removal of the shavings remaining on the polishing pad 153 is performed, for example, by cleaning the polishing pad 153 by supplying pure water instead of slurry while rotating the polishing pad 153 in a CMP apparatus. Alternatively, the shavings may be removed by brushing the surface of the polishing pad 153 using a grindstone. As a result, shavings adhering to the surface of the polishing pad 153 can be reliably removed.
[0055]
Next, after the foreign substance removing step, the surface of the ARL film 110 is polished by a CMP method in order to remove the metal 116 embedded in the minute cracks on the surface of the ARL film 110 (third polishing step). As a result, as shown in FIG. 4, the metal 116 in the crack that causes a short circuit between the wirings can be removed together with the crack.
[0056]
In the present embodiment, the third polishing step is performed using the same CMP apparatus (see FIG. 5) as the first and second polishing steps. Further, the polishing conditions of the third polishing process excluding the polishing time are the same as the polishing conditions of the first polishing process (that is, the polishing process for the copper films 113 and 114 (wiring conductive film)). Specifically, the pressure for pressing the substrate 100 (wafer 151) against the polishing pad 153 and the rotation speed of the polishing pad 153 in the third polishing step are the same as those in the first polishing step. In other words, the pressure and rotational speed described above in the third polishing step are larger than those in the second polishing step. The slurry used in the third polishing step is a Cu polishing slurry, as in the first polishing step. On the other hand, the polishing time of the third polishing step is set to a time (for example, about 10 seconds) shorter than the polishing time of the conductive film for wiring in the first polishing step. This is shorter than the polishing time of the tantalum nitride film 112 (barrier metal film) in the second polishing step.
[0057]
The above condition setting is performed in consideration of reliable removal of the metal 116 (for example, copper) in the crack and prevention of film loss of the conductive film constituting the copper wiring 115. That is, by using the Cu polishing slurry in the third polishing step, when the metal 116 embedded in the ARL film 110 is a part of the copper film 113 or 114, it can be easily removed. However, if the polishing is performed for a long time using the slurry for Cu polishing, the copper wiring 115 is greatly cut, so that the polishing time of the third polishing step is shortened. In other words, in order to remove unnecessary metal 116 embedded in the fragile ARL film 110, the CMP for Cu polishing performed in the first polishing process is used in the third polishing process, and the conductive film for wiring is used. In order to minimize film loss, the polishing time of the third polishing process is set to a very short time compared to the first polishing process. Thereby, the copper embedded in the ARL film 110 can be surely removed by the third polishing step in which the polishing conditions excluding the polishing time are the same as those in the first polishing step. In addition, the conductive film constituting the copper wiring 115 is not greatly polished by the third polishing process performed for a very short time.
[0058]
As described above, according to the first embodiment, the barrier metal film (tantalum nitride film 112) and the wiring are formed in the wiring groove 111 provided in the FSG film 109 on the substrate 100 and the ARL film 110 thereon. After sequentially filling the conductive film (copper films 113 and 114), the wiring conductive film and barrier metal film outside the wiring groove 111 are removed by polishing. Thereafter, after removing foreign substances (scraps) adhering to the substrate 100 during polishing, the surface of the ARL film 110 is polished. Therefore, when the barrier metal film is polished, a minute crack is generated on the surface of the ARL film 110 existing between the wiring trenches 111 (that is, between the copper wirings 115), and the metal 116 is embedded in the crack. The following effects can be obtained. In other words, since the surface of the ARL film 110 is subjected to the final polishing after removing the foreign matter adhering to the substrate 100 when the barrier metal film is polished, the surface of the ARL film 110 is prevented from being newly damaged by the foreign matter. However, the metal 116 embedded in the crack can be removed. Therefore, it is possible to avoid a situation in which the copper wirings 115 are bridged by the metal 116 embedded in the cracks, so that it is possible to form a wiring structure in which short-circuiting between the wirings is suppressed, that is, a high-performance wiring.
[0059]
Further, in the prior art, as the distance between adjacent wirings becomes smaller, particularly when the distance between the wirings becomes 0.25 μm or less, a short circuit between the wirings has occurred remarkably. On the other hand, according to the present embodiment, when the distance between the wirings is 0.25 μm or less, the effect of preventing the wiring short-circuit can be obtained more remarkably.
[0060]
In addition, according to the first embodiment, the same polishing slurry as in the first polishing step (polishing of the conductive film for wiring) is used in the third polishing step (polishing of the ARL film 110). When the metal 116 embedded in the crack is a part of the conductive film for wiring, it can be removed reliably.
[0061]
Further, according to the first embodiment, the polishing time of the third polishing step is shorter than that of the first polishing step and the second polishing step (polishing of the tantalum nitride film 112 (barrier metal film)). In the third polishing step, since the conductive film constituting the copper wiring 115 is not greatly polished, an increase in wiring resistance can be prevented.
[0062]
Further, according to the first embodiment, the pressure for pressing the substrate 100 against the polishing pad 153 and the rotation speed of the polishing pad 153 in the third polishing step are the same as those in the first polishing step. In other words, the polishing conditions of the third polishing step excluding the polishing time are the same as those of the first polishing step. For this reason, when the metal 116 embedded in the crack of the ARL film 110 is a part of the conductive film for wiring, it can be more reliably removed.
[0063]
(Second Embodiment)
Hereinafter, a method for forming a wiring structure according to the second embodiment of the present invention will be described with reference to the drawings. The second embodiment is different from the first embodiment in that a dual damascene method is used for forming a copper wiring.
[0064]
FIGS. 6A to 6C and FIGS. 7A and 7B are cross-sectional views showing respective steps of the wiring structure forming method according to the second embodiment.
[0065]
First, as shown in FIG. 6A, after forming a first silicon oxide film 201 on a substrate 200 made of, for example, silicon, a lower layer wiring made of, for example, a tungsten film is formed on the first silicon oxide film 201. 202 is formed. Thereafter, a second silicon oxide film 203 and an ARL film 204 are sequentially deposited on the first silicon oxide film 201 including the lower wiring 202 by, for example, the CVD method. Here, the ARL film 204 includes, for example, an upper SiON film and a lower SiON film. ₂ In addition to having a two-layer structure with a film, it has a function of improving the resolution at the time of exposure in the subsequent lithography process. Thereafter, a via hole 205 reaching the lower layer wiring 202 is formed in the ARL film 204 and the second silicon oxide film 203 by using a lithography method and a dry etching method.
[0066]
Next, as shown in FIG. 6B, a resist is applied over the entire surface of the substrate 200, and then a resist pattern 206 having an opening in a wiring groove forming region is formed using a lithography method. .
[0067]
Next, as shown in FIG. 6C, after the ARL film 204 and the second silicon oxide film 203 are dry-etched using the resist pattern 206 as a mask to form a plurality of wiring grooves 207, The resist pattern 206 is removed by ashing. Here, the plurality of wiring grooves 207 include a wiring groove reaching the via hole 205 (formed in a region including the upper portion of the original via hole 205). The wiring grooves 207 are arranged in parallel with each other, for example, and the distance between the wiring grooves 207 is about 0.25 μm.
[0068]
Next, as shown in FIG. 7A, a tantalum nitride (TaN) film 208 is deposited on the ARL film 204 so that the wiring grooves 207 and the via holes 205 are partially filled. Here, the tantalum nitride film 208 functions as a barrier layer. Subsequently, a copper film 209 is deposited on the tantalum nitride film 208 so that each wiring groove 207 and the via hole 205 are completely filled.
[0069]
Next, as shown in FIG. 7B, the copper film 209 deposited in the regions outside the wiring trenches 207 and the via holes 205 is removed by a CMP method using a Cu polishing slurry (first film). Polishing process). Thereby, the tantalum nitride film 208 outside the wiring grooves 207 and the via holes 205 is exposed. Subsequently, the tantalum nitride film 208 deposited in the regions outside the wiring grooves 207 and the via holes 205 is removed by a CMP method using a barrier layer (TaN) polishing slurry (second polishing step). As a result, a copper wiring (upper layer wiring) 210 having a barrier layer is formed in each wiring groove 207 and via hole 205 with an insulating film such as the second silicon oxide film 203 and the surface of the ARL film 204. Is exposed. Here, the copper wiring 210 has a plug portion formed in the via hole 205 and electrically connected to the lower layer wiring 202.
[0070]
In the present embodiment, as in the first embodiment, the first and second polishing steps are performed using the same CMP apparatus (see FIG. 5). Further, when shifting from the first polishing step to the second polishing step, the polishing conditions such as the type of slurry are changed. Specifically, the pressure for pressing the substrate 200 against the polishing pad and the rotational speed of the polishing pad in the second polishing step are smaller than those in the first polishing step.
[0071]
By the way, at the end of the second polishing step using the CMP method as described above, a metal such as copper (not shown) is buried in the crack generated on the surface of the ARL film 204 between the copper wirings 210. End up. Here, when the metal embedded in the crack forms a pseudo bridge structure between the copper wirings 210, a short circuit occurs between the copper wirings 210.
[0072]
Therefore, in the present embodiment, a method as described below is used to reduce the frequency of occurrence of shorts between the copper wirings 210 while minimizing the decrease in the film thickness of the copper film constituting the copper wiring 210. Is used to remove the metal embedded in the crack.
[0073]
First, after the second polishing step is finished, the substrate 200 is taken out from the CMP apparatus and the surface of the substrate 200 is cleaned. Thereby, the shavings (foreign matter) generated in the first polishing step or the second polishing step can be washed away from the surface of the substrate 200. For cleaning the substrate 200, for example, an organic acid solution or an organic alkali solution is used. Here, it is important to remove shavings which become foreign matters. That is, if the metal embedded in the crack on the surface of the ARL film 204 is removed while leaving the shavings on the substrate 200, the ARL film 204 or the copper wiring 210 is newly damaged by the shavings. It is because there is a possibility that it will end. Specifically, even if the metal embedded in the initial crack can be removed, the copper wiring 210 is damaged (that is, the copper film constituting the copper wiring 210 becomes thin), or the ARL film 204 There is a possibility that a new crack is generated and a metal is embedded in the crack.
[0074]
In the present embodiment, the above-described cleaning process (foreign matter removing process) for the substrate 200 is performed by moving the substrate 200 from the CMP apparatus to the cleaning apparatus. At this time, it is preferable to separately remove shavings (foreign matter) adhering to the polishing pad while cleaning the substrate 200. The reason is the same as in the case of cleaning the substrate 200 described above. That is, by removing the shavings remaining on the polishing pad, when the metal embedded in the cracks on the surface of the ARL film 204 on the substrate 200 is continuously removed using the polishing pad, the ARL film It can prevent more reliably that new damage arises on the surface of 204, etc. Here, the removal of shavings remaining on the polishing pad is performed, for example, by cleaning the polishing pad by supplying pure water instead of slurry while rotating the polishing pad in a CMP apparatus. Alternatively, the shavings may be removed by brushing the surface of the polishing pad using a grindstone. By these, the shavings adhering to the surface of the polishing pad can be surely removed.
[0075]
Next, after the foreign substance removing step, the surface of the ARL film 204 is polished by a CMP method in order to remove the metal embedded in the micro cracks on the surface of the ARL film 204 (third polishing step). Thereby, the metal in the crack that causes a short circuit between the wirings can be removed together with the crack.
[0076]
In the present embodiment, as in the first embodiment, the third polishing step is performed using the same CMP apparatus (see FIG. 5) as the first and second polishing steps. Further, the polishing conditions of the third polishing step excluding the polishing time are the same as the polishing conditions of the first polishing step (that is, the polishing step for the copper film 209 (conductive film for wiring)). Specifically, the pressure for pressing the substrate 200 against the polishing pad and the rotation speed of the polishing pad in the third polishing step are the same as those in the first polishing step. In other words, the pressure and rotational speed described above in the third polishing step are larger than those in the second polishing step. The slurry used in the third polishing step is a Cu polishing slurry, as in the first polishing step. On the other hand, the polishing time of the third polishing step is set to a time (for example, about 10 seconds) shorter than the polishing time of the conductive film for wiring in the first polishing step. This is shorter than the polishing time of the tantalum nitride film 208 (barrier metal film) in the second polishing step.
[0077]
The condition setting as described above is performed in consideration of reliable removal of metal (for example, copper) embedded in the crack of the surface of the ARL film 204 and prevention of film reduction of the conductive film constituting the copper wiring 210. ing. That is, by using the Cu polishing slurry in the third polishing step, when the metal embedded in the ARL film 204 is a part of the copper film 209, it can be easily removed. However, if the polishing is performed for a long time using the slurry for Cu polishing, the copper wiring 210 is greatly scraped, so that the polishing time of the third polishing step is shortened. In other words, in order to remove unnecessary metal embedded in the fragile ARL film 204, CMP for Cu polishing performed in the first polishing process is used in the third polishing process, and the conductive film for wiring is used. In order to minimize film loss, the polishing time of the third polishing step is set to a very short time compared to the first polishing step. Thereby, the copper embedded in the ARL film 204 can be surely removed by the third polishing process in which the polishing conditions excluding the polishing time are the same as those in the first polishing process. In addition, the conductive film constituting the copper wiring 210 is not greatly polished by the third polishing process performed for a very short time.
[0078]
As described above, according to the second embodiment, the barrier metal film (tantalum nitride 208) is formed in the wiring groove 207 and the via hole 205 provided in the ARL film 204 and the second silicon oxide film 203 on the substrate 200. And the conductive film for wiring (copper film 209) are sequentially buried, and then the conductive film for wiring and the barrier metal film outside the wiring groove 207 and the via hole 205 are removed by polishing. Thereafter, after removing foreign substances (scraps) adhering to the substrate 200 during polishing, the surface of the ARL film 204 is polished. For this reason, when the barrier metal film is polished, a minute crack is generated on the surface of the ARL film 204 existing between the wiring grooves 207 (that is, between the copper wirings 210), and when the metal is embedded in the crack, The following effects are obtained. In other words, since the surface of the ARL film 204 is subjected to final polishing after removing the foreign matter adhering to the substrate 200 when the barrier metal film is polished, the surface of the ARL film 204 is prevented from being newly damaged by the foreign matter. Meanwhile, the metal embedded in the crack can be removed. Therefore, it is possible to avoid a situation where the copper wirings 210 are bridged by the metal embedded in the cracks, so that it is possible to form a wiring structure in which the occurrence of a short circuit between the wirings is suppressed, that is, a high-performance wiring.
[0079]
Further, in the prior art, as the distance between adjacent wirings becomes smaller, particularly when the distance between the wirings becomes 0.25 μm or less, a short circuit between the wirings has occurred remarkably. On the other hand, according to the present embodiment, when the distance between the wirings is 0.25 μm or less, the effect of preventing the wiring short-circuit can be obtained more remarkably.
[0080]
Further, according to the second embodiment, the same polishing slurry as in the first polishing step (polishing of the conductive film for wiring) is used in the third polishing step (polishing of the ARL film 204). When the metal embedded in the crack is a part of the conductive film for wiring, this can be surely removed.
[0081]
In addition, according to the second embodiment, the polishing time of the third polishing process is shorter than that of the first polishing process and the second polishing process (polishing of the tantalum nitride film 208 (barrier metal film)). In the third polishing step, the conductive film constituting the copper wiring 210 is not greatly polished, so that an increase in wiring resistance can be prevented.
[0082]
Further, according to the second embodiment, the pressure for pressing the substrate 200 against the polishing pad and the rotation speed of the polishing pad in the third polishing step are the same as those in the first polishing step. In other words, the polishing conditions of the third polishing step excluding the polishing time are the same as those of the first polishing step. For this reason, when the metal embedded in the crack of the ARL film 204 is a part of the conductive film for wiring, it can be more reliably removed.
[0083]
In the first or second embodiment, the case where the ARL film is used to form the first-layer copper wiring is targeted. However, the multilayer copper wiring is formed using the ARL film. The method of this embodiment may be applied to the formation of the upper layer copper wiring from the second layer. In addition, the method of this embodiment may be applied when a wiring is formed by embedding a conductive film other than copper in the wiring groove.
[0084]
In the first or second embodiment, the type of the barrier metal film is not particularly limited. However, when a copper film is used as the wiring conductive film, the barrier metal film may be, for example, a tantalum film or a nitride film. It is preferable to use a tantalum film or a laminated film of a tantalum film and a tantalum nitride film. Also, the type of insulating film in which the wiring is embedded and the type of ARL film are not particularly limited.
[0085]
In the first or second embodiment, in the foreign matter removing step (substrate cleaning step) performed after the second polishing step (polishing the barrier metal film), the substrate is cleaned using an organic acid solution or an organic alkali solution. It is preferable to do so. In this way, the foreign matter (shavings) adhering to the substrate surface can be reliably removed. At this time, as the organic alkali, for example, hydroxylamine such as TMAH (tetramethylammonium hydride) may be used. Moreover, as an organic acid, you may use carboxylic acid which has two or more carboxyl groups (-COOH group), such as oxalic acid, a citric acid, or malic acid, for example.
[0086]
In the first or second embodiment, the type of the Cu polishing slurry and the type of the barrier layer (TaN) polishing slurry are not particularly limited. For example, hydrogen peroxide is contained as an oxidizing agent. A Cu polishing slurry and a TaN polishing slurry containing, for example, nitric acid (or a derivative thereof) as an oxidizing agent may be used. Further, a Cu polishing slurry and a TaN polishing slurry having different particle sizes may be used.
[0087]
In the first or second embodiment, the first to third polishing steps are performed. Of these, the third polishing step may be further divided into two stages. Specifically, polishing is performed in the first stage of the third polishing process under the same conditions as the first polishing process, and subsequently, in the second stage of the third polishing process, the same conditions as in the second polishing process. Polishing may be carried out. However, also in this case, the total polishing time of the third polishing step is preferably shorter than the polishing times of the first and second polishing steps. In this way, the yield in wiring formation can be further improved.
[0088]
In the first or second embodiment, the first to third polishing steps are performed using the same CMP apparatus. Instead, all polishing steps are performed using separate CMP apparatuses. Alternatively, only one of the polishing steps may be performed using another CMP apparatus. However, the first polishing step and the third polishing step are preferably performed using the same polishing apparatus and polishing pad. In this way, the polishing apparatus can be efficiently operated. Further, the CMP apparatus that can be used in the first to third polishing steps is not limited to the one having one substrate holder and polishing one substrate in one polishing step. That is, a CMP apparatus that has a plurality of substrate holders and polishes a plurality of substrates in one polishing process may be used.
[0089]
【The invention's effect】
According to the present invention, when forming a wiring by sequentially embedding a barrier metal film and a wiring conductive film in a wiring groove provided in an insulating film and an antireflection film thereon, a substrate is formed when the barrier metal film is polished. After removing the foreign matter adhering to the surface, finish polishing is performed on the surface of the antireflection film. For this reason, it is possible to remove the metal embedded in the crack of the antireflection film surface while preventing the foreign matter from being newly damaged by the foreign matter, so that the situation where the wiring is bridged by the metal is avoided. it can. Accordingly, the frequency of occurrence of a short circuit between the wirings can be reduced, and a high-performance wiring can be formed.
[0090]
Further, according to the present invention, since the same type of polishing agent as in the first polishing step (polishing of the conductive film for wiring) is used in the third polishing step (polishing of the antireflection film), cracks on the surface of the antireflection film are caused. When the embedded metal is a part of the conductive film for wiring, it can be reliably removed.
[Brief description of the drawings]
FIGS. 1A to 1C are cross-sectional views showing respective steps of a wiring structure forming method according to a first embodiment of the present invention.
FIGS. 2A and 2B are cross-sectional views showing respective steps of a method for forming a wiring structure according to the first embodiment of the present invention.
FIGS. 3A and 3B are cross-sectional views showing respective steps of a method for forming a wiring structure according to the first embodiment of the present invention. FIGS.
FIG. 4 is a cross-sectional view showing a step of the method for forming a wiring structure according to the first embodiment of the present invention.
FIG. 5 is a schematic configuration diagram of a CMP apparatus used in the method for forming a wiring structure according to the first or second embodiment of the present invention.
FIGS. 6A to 6C are cross-sectional views showing respective steps of a wiring structure forming method according to a second embodiment of the present invention.
FIGS. 7A and 7B are cross-sectional views showing respective steps of a wiring structure forming method according to a second embodiment of the present invention. FIGS.
FIGS. 8A to 8C are cross-sectional views showing respective steps of a conventional method for forming a wiring structure.
FIG. 9 is a diagram for explaining a problem in a conventional method for forming a wiring structure.
[Explanation of symbols]
100 substrates
101 first silicon oxide film
102 Lower layer wiring
103 second silicon oxide film
104 Beer hall
105 Titanium film
106 Titanium nitride film
107 Tungsten film
108 plug
109 FSG film
110 ARL membrane
111 Groove for wiring
112 Tantalum nitride film
113 First copper film
114 Second copper film
115 Copper wiring (upper layer wiring)
116 Metal embedded in crack
151 wafer
152 holder
153 Polishing pad
154 Polishing surface plate
155 slurry
156 Slurry supply pipe
200 substrates
201 first silicon oxide film
202 Lower layer wiring
203 second silicon oxide film
204 ARL membrane
205 Beer Hall
206 resist pattern
207 Wiring groove
208 Tantalum nitride film
209 Copper film
210 Copper wiring (upper layer wiring)

Claims

A groove forming step of forming a first groove and a second groove adjacent to the first groove in the antireflection film and the insulating film after forming an antireflection film on the insulating film;
A film deposition step of depositing a barrier metal film and a conductive film on the antireflection film so as to fill the first groove and the second groove;
A first polishing step of removing the conductive film outside the first groove and outside the second groove by chemical mechanical polishing using a first abrasive;
After the first polishing step, a second polishing step of removing the barrier metal film outside the first groove and outside the second groove by chemical mechanical polishing using a second abrasive. When,
A foreign matter removing step for removing foreign matter adhering to the surface to be polished after the second polishing step;
The later than the foreign matter removing step, the third method for forming an interconnection structure that is characterized in that a polishing step of chemically and mechanically polishing the surface of the antireflection film using the first research Migakuzai.

2. The method according to claim 1, further comprising a step of removing foreign matter adhering to the polishing pad used in the second polishing step between the second polishing step and the third polishing step. A method of forming a wiring structure as described.

The method for forming a wiring structure according to claim 2, wherein the step of removing the foreign matter adhering to the polishing pad includes a step of cleaning the polishing pad.

The method for forming a wiring structure according to claim 2, wherein the step of removing foreign matter adhering to the polishing pad includes a step of brushing the surface of the polishing pad with a grindstone.

The wiring structure forming method according to claim 1, wherein the first polishing step and the third polishing step are performed using the same polishing apparatus and polishing pad.

6. The method for forming a wiring structure according to claim 1, wherein a polishing time of the third polishing step is shorter than that of the first polishing step and the second polishing step. .

Any of claims 1 to 6, the rotational speed of the third pressure and the polishing pad is pressed against the surface to be polished on the polishing pad in the polishing step may be greater than the second polishing step 1 The method for forming a wiring structure according to the item .

The method for forming a wiring structure according to claim 1 , wherein the foreign matter removing step includes a step of cleaning the surface to be polished using an organic acid or an organic alkali. .

The method for forming a wiring structure according to claim 1 , wherein an interval between the first groove and the second groove is 0.25 μm or less.

The method for forming a wiring structure according to claim 1, wherein the first groove and the second groove are arranged in parallel to each other.

The method for forming a wiring structure according to claim 1, wherein wiring formation in the first groove and the second groove is performed using a dual damascene method.

The method for forming a wiring structure according to claim 1, wherein the antireflection film is made of a silicon-containing material.

The conductive film is a copper film;
The method for forming a wiring structure according to claim 1, wherein the barrier metal film is a tantalum film, a tantalum nitride film, or a laminated film of a tantalum film and a tantalum nitride film.

The first wiring formed in the groove or the second groove, any one of claims 1 to 13, characterized in that it is connected plug and electrically formed on the lower side of the wiring 1 The method for forming a wiring structure according to the item .

15. The antireflection film includes SiON. The method for forming a wiring structure according to any one of the above.

16. The method for forming a wiring structure according to claim 1, wherein the insulating film is a silicon oxide film to which fluorine is added.

The method for forming a wiring structure according to claim 1, wherein the foreign matter removing step is performed in a cleaning device different from a polishing device that has performed the second polishing step.