JP3884602B2

JP3884602B2 - Driving device for light emitting display

Info

Publication number: JP3884602B2
Application number: JP2000018330A
Authority: JP
Inventors: 義行奥田
Original assignee: Pioneer Corp
Current assignee: Pioneer Corp
Priority date: 2000-01-27
Filing date: 2000-01-27
Publication date: 2007-02-21
Anticipated expiration: 2020-01-27
Also published as: JP2001209347A

Description

【０００１】
【発明の属する技術分野】
本発明は発光素子が有機ＥＬ、発光ダイオード等の発光素子でディスプレイが構成される発光ディスプレイの駆動装置に関する。
【０００２】
【従来の技術】
発光ディスプレイで画像を表示する場合は各発光素子は画像信号の各画素の輝度値に対応する輝度で発光させる必要がある。
各発光素子を輝度値に対応する輝度で発光させる方法としてはアナログ方式と時分割方式がある。
【０００３】
アナログ方式は発光素子を発光させるための駆動電流を輝度値に対応して変化させる方法であり、時分割方式は駆動電流は一定とし、輝度値に対応して駆動電流をオンオフさせ、オン時間を変化させている。
【０００４】
アナログ方式では駆動電流を輝度値に対応して変化させるために高精度のリニアリティが要求され、駆動部が大型になると共に温度等によって駆動電流値が変化する欠点がある。
一方時分割方式では一定の電流を出力すればよいので駆動部は小型になり温度特性も良い。
【０００５】
従来の時分割方式の駆動装置を図８を参照して説明する。
図８において、５０は画像信号の１フレーム分の画像信号を記録するフレームメモリ、５１はパターンメモリ、５２は読出部、５３は一定の駆動電流を出力する駆動部、５４は発光ディスプレイである。
【０００６】
以後説明を簡単にするため、１画素に対しての動作を説明する。
読出部５２はフレームメモリ５０に記録された画素データをフレーム周期で読出す。
画素データの輝度値はｋ個の２進数となっており、ｋ＝８の場合は輝度は２５６段階で表される。
【０００７】
パターンメモリ５１には読出部５０が読出した画素データに対して駆動部５３をオンするスケジュールデータが記録されている。
図９はｋ＝３の場合のパターンメモリ５１の具体例を示している。
パターンメモリ５１のアドレスをフレームメモリより読出した画素データに対応させ、スケジュールデータであるパターン情報を２^k−１個のビット情報で表して記録されている。
【０００８】
すなわち、ｋ＝３の場合はアドレスは３ビットでまたパターン情報は７ビットとなっている。
またパターン情報は、例えば図９に示すように、アドレスが「０００」のときはパターン情報は「０００００００」が、アドレスが「００１」のときはパターン情報は「１００００００」と以下同様に予め記録されている。
【０００９】
読出部５２はフレームメモリより読出した画素データをアドレスとしパターンメモリ５１に記録されているパターン情報を読出し、駆動部５３に対してフレーム周期の（２^k−１）分の１の周期で順次送出する。
【００１０】
駆動部５３では読出部５２より送出される信号が「１」の場合は発光ディスプレイ５４に対して一定電流を供給し、「０」の場合は電流の供給を停止する。
一般には画像データは８ビット以上、すなわち２⁸−１＝２５５段階以上の輝度値で構成されており、この場合はパターンメモリのアドレスは２５６個を、またパターン情報を記録するメモリは２５５ビットのメモリを必要とする。
【００１１】
【発明が解決しようとする課題】
前述したように従来の時分割による発光ディスプレイの駆動装置においては、画像信号がｋ個の２進数で表されている場合は、駆動部５３のオンオフの制御はフレーム周期の（２^k−１）分の１の周期でオンオフされ、高速動作が要求される。
【００１２】
本発明は、駆動部を例えば（２^K−１）ｆ_Fよりも低い駆動レートで駆動し、かつ動画像の再生帯域いわゆるナイキスト帯域であるｆ_F／₂以下の周波数帯域において、２^K段階相当の階調数が等価的に得られるようにした発光ディスプレイの駆動装置を提供することを課題とする。
【００１３】
【課題を解決するための手段】
請求項１の発明においては、駆動部より発光素子へ供給する一定値の駆動電流または駆動電圧をオンオフさせるオンオフ信号を出力して前記発光素子の発光輝度を変化させる発光ディスプレイの駆動装置において、
画像信号より前記発光素子の輝度値をフレーム周期で読込む画素読込部と、
前記フレーム周期のｎ（１＜ｎである整数）分の１のサブフレーム周期で動作し、前記画素読込部で前記フレーム周期毎に読込まれた輝度値に対して前記サブフレーム周期毎に前記オンオフ信号を出力するΔΣ変調器とを備え、
前記ΔΣ変調器は、加算部と、前記加算部の出力を前記サブフレーム周期遅延させる第１遅延部と、前記加算部の出力が設定値以上であるか否かを判定し、設定値以上と判定したときは正の所定値を出力し、設定値以下と判定したときは負の所定値を出力する判定部と、前記判定部より出力される所定値を前記サブフレーム周期遅延させる第２遅延部と、を備え、前記加算部で前記読込部よりの出力および前記第１遅延部の出力を加算させるとともに前記第２遅延部の出力を減算させ、前記判定部より出力される所定値の正負のサインビットをΔΣ変調器出力として出力させ、該出力された正負のサインビットをオンまたはオフ信号として前記駆動部へ出力する。
【００１４】
請求項２の発明においては、前記ΔΣ変調器がＫ（１＜Ｋである整数）次のΔΣ変調器とする。
【００１５】
請求項３の発明においては、請求項２記載の発光ディスプレイの駆動装置において、前記Ｋ次のΔΣ変調器は、前記加算部と前記判定部との間に従続接続されたＫ−１個の追加の加算部と、該追加の加算部の各々に対応して設けられ当該追加の加算部の出力を前記サブフレーム周期遅延させる追加の遅延部とをさらに備え、前記追加の加算部の各々で、当該追加の加算部の入力および前記追加の遅延部により前記サブフレーム周期遅延させた当該追加の加算部の出力を加算させるとともに前記第２遅延部の出力を減算させる。
【００１６】
請求項４の発明においては、請求項１〜３のいずれかに記載の発光ディスプレイの駆動装置において、前記第１遅延部および第２遅延部を、前記サブフレーム周期で繰返されるホールドパルスによって入力値をホールドするホールド部で構成する。
【００１７】
請求項５の発明においては、請求項１または２記載の発光ディスプレイの駆動装置において、前記ΔΣ変調器がＭ（１＜Ｍである整数）個の前記発光素子に対する前記輝度値を時分割して動作させる。
請求項６の発明においては、請求項５記載の発光ディスプレイの駆動装置において、前記Ｍ個の前記発光素子が発光ディスプレイの行または列に対応させる。
【００１８】
請求項７の発明においては、駆動部より発光素子へ供給する一定値の駆動電流または駆動電圧をオンオフさせるオンオフ信号を出力して前記発光素子の発光輝度を変化させる発光ディスプレイの駆動装置において、
Ｍ個の輝度値を１／ｎＭフレーム周期で順次読込む読込部と、
前記Ｍ個の輝度値に対して共用され時分割にて動作させるΔΣ変調器とを備え、
前記ΔΣ変調器は、加算部と、第１のＭ個のメモリを備えて１／ｎＭフレーム周期で前記第１のＭ個のメモリより記録値を読出し、読出した後で前記加算部よりの出力値を書込み、書込み終了すると次のメモリの記録値を順次読出す第１読出書込部と、前記加算部の出力が設定値以上であるか否かを判定し、設定値以上と判定したときは正の所定値を出力し、設定値以下と判定したときは負の所定値を出力する判定部と、第２のＭ個のメモリを備えて１／ｎＭフレーム周期で順次前記第２のＭ個のメモリより記録値を読出し、読出した後で前記判定出力部より出力される所定値を書込み、書込が終了すると次のメモリの記録値を順次読出す第２読出書込部と、を備え、
前記加算部で前記読込部よりの出力および前記第１読出書込部の出力を加算させ、前記第２読出書込部の出力を減算させ、前記判定部より出力される所定値の正負のサインビットをΔΣ変調器出力として出力させ、該出力された正負のサインビットをオンまたはオフ信号として前記駆動部へ出力するようにした。
【００１９】
請求項８の発明においては、請求項７記載の発光ディスプレイの駆動装置において、
前記ΔΣ変調器がＫ（１＜Ｋである整数）次のΔΣ変調器であり、
前記Ｋ次のΔΣ変調器は、前記加算部と前記判定部との間に従続接続されたＫ−１個の追加の加算部と、該追加の加算部の各々に対応して設けられ、Ｍ個のメモリを備え該Ｍ個のメモリより１／ｎＭフレーム周期で記録値を読出し、読出した後で前記追加の加算部よりの出力値を書込み、書込み終了すると次のメモリの記録値を順次読出す追加の読出書込部とをさらに備え、
前記追加の加算部の各々で、当該追加の加算部の入力および前記追加の読出書込部読込部よりの出力を加算させるとともに前記第２読出書込部の出力を減算させる。
【００２０】
【発明の実施の形態】
従来の時分割による発光ディスプレイの駆動装置においては、画像信号の１画素当りの階調数がＫの２進数である場合、駆動部のオンオフ制御の周波数は、フレーム周波数をｆ_Fとして、（２^K−１）ｆ_Fとなり、非常な高速動作が必要となる。
【００２１】
本発明は、駆動部を例えば（２^K−１）ｆ_Fよりも低い駆動レートで駆動し、かつ動画像の再生帯域いわゆるナイキスト帯域であるｆ_F ／２以下の周波数帯域において、２^K段階相当の階調数が等価的に得られるようにした発光ディスプレイの駆動装置を提供するものである。
【００２２】
本発明の実施の形態を図１を参照して説明する。図１は本発明の実施例の構成図である。
図１において、１はフレーム周期で画像データが記録されるフレームメモリ、２はフレームメモリ１より画素データを読込む画素読込部、３はデルタシグマ（ΔΣ）変調器、４は発光ディスプレイ５の画素を構成する発光素子に一定の駆動電流または電圧を供給する駆動部である。
【００２３】
画素読込部２はフレーム周期で繰返されるフレームパルスｆ_Fに同期してフレームメモリ１より画素データを読込んでΔΣ変調器３に出力する。
駆動部４はΔΣ変調器３より出力される１，０信号に基づいて駆動電流または電圧をオンオフ制御して出力する。
【００２４】
図２は本発明の第１の実施例のΔΣ変調器の構成図である。
図２において、３１は加算部、３２および３４はフレーム周期のｎ分の１の時間Ｔ_D（＝１／ｎ・ｆ_F（ｆ_Fはフレームパルスの周波数））信号を遅延させる第１および第２遅延部、３３は加算部３１よりの出力値が設定値以上である場合は正の所定値を、また設定値以下の場合は負の所定値を出力する判定部である。
【００２５】
第１遅延部３２は加算部３１の出力を遅延させて加算部３１に入力信号と共に加算させる。
また判定部３３の出力は第２遅延部３４で遅延させて加算部３１で減算させる。
また駆動部４に出力する出力信号は判定部３３より出力される信号の正負を表すサインビット（正ならば「１」、負ならば「０」）を出力する。
【００２６】
つぎに図２で示す第１の実施例のΔΣ変調器の動作を説明する。
加算部３１への入力は画素読込部２より画素データが１フレーム周期の間入力され、次の１フレーム周期では次のフレームの同一位置の画素データが入力される。
【００２７】
加算部３１は入力された画素データに第１遅延部３２の出力値が加算され、また第２遅延部３４の出力値が減算されて判定部３３に出力され、判定部３３で判定が行われる。
【００２８】
加算部３１の出力は第１遅延部３２でＴ_D（＝１／ｎ・ｆ_F）遅延されて加算部３１に返され、また判定部３３より出力される所定値は第２遅延部３４でＴ_D時間遅延されて加算部３１に返される。
【００２９】
したがって、加算部３１の出力はＴ_D時間毎に加算結果が変更になり、変更になった加算結果は判定部３３で判定され、判定結果のサインビットが出力値として駆動部４に出力され、駆動電流をオンオフさせる。
【００３０】
このように駆動電流をｎ分割されたサブフレーム毎にオンオフ制御するための制御信号を、各画素のフレーム毎の輝度データに対してサブフレーム毎にΔΣ変調した出力値によって決めるようにしているため、ｎを２^k−１より少なくしてもｆ_F／２のナイキスト帯域内において、必要なＳ／Ｎ比が確保される。よって、再生される画像の画質の劣化を防止することが可能になる。
【００３１】
１画素に注目した画像信号の帯域は、フレーム周波数ｆ_Fの１／２で規定されるナイキスト帯域はＤＣ〜ｆ_F／２である。その帯域内の信号成分が階調段階数２^kを有するということは、その帯域内のノイズ成分の量が１／√２・２^k以下であるということである。
【００３２】
１フレーム期間を時分割し、分割した１期間毎にオンオフすることにより等価的に階調を表現しようとすると、一般的には時分割数ｎは２^k−１以上でないといけない。この場合、原信号と再生信号との差分であるノイズ成分は図７の▲１▼のように振幅１／√２・２^kで、帯域がＤＣ〜ｎ・ｆ_F／２まで広がっている。
【００３３】
ここでサブフレーム分割数ｎを２^k−１より少なくすると、図７の▲２▼のようにノイズレベルが上がってしまい、必要なＳ／Ｎ比が確保できなくなる。
ところがここでｎ＜２^k−１のまま、ΔΣ変調器で信号処理をすると、ノイズのスペクトラムが図７の▲３▼のように高域の方にしわ寄せされる。ディスプレイにとって必要なＤＣ〜ｆ_F／２の帯域のみに注目すると、ｎの値によっては、ノイズレベルを１／√２・２^k以下にすることも可能である。
【００３４】
この図７の▲３▼の関数の形をｚ変換の式で求めると、遅延回路はｚ^-1の係数を掛け算すればよいので、図２において入力をＸ、出力をＹ、判定器で加わるノイズ分をＱとすると
Ｙ＝（Ｘ−ｚ^-1Ｙ）｛１／（１−ｚ^-1）｝＋Ｑより
Ｙ＝Ｘ＋Ｑ（１−ｚ^-1）
となる。
【００３５】
ノイズ成分Ｑに（１−ｚ^-1）が掛け算されるので、微分と同じことになり、ＤＣ成分が０で、高域に行くほど盛り上がる特性になる。
２次ΔΣ変調器では、結果は、
Ｙ＝Ｘ＋Ｑ（１−ｚ^-1）²
となって、２階微分特性となり、より急峻な高域へのしわ寄せ効果が生まれる。
【００３６】
また従来例では、図３（Ａ）に示されるように、輝度値がｋビットの場合はフレーム周期（１／ｆ_F）を２^k−１個に分割した単位のサブフレーム毎に駆動電流がオンオフされていたのに対して、第１の実施例においては、図３（Ｂ）で示されるように、フレーム周期をｎ個に分割した単位のサブフレーム毎に駆動電流がオンオフされる。
【００３７】
つぎに、図４を参照して、本発明の第２の実施例を説明する。
第１の実施例では第１遅延部３２および第２遅延部３４を用いて信号（データ値）を遅延させていたが、第２の実施例では、図４に示すように、ホールド部（Ｓ／Ｈ）３２′（３４′）を用いて第１の実施例の第１遅延部３２および第２遅延部３４に代えるものである。
【００３８】
ホールド部３２′はホールドパルスが入力される毎に入力値を保持して出力する。したがって、ホールドパルスの周波数をフレームパルスの周波数ｆ_Fのｎ倍、すなわちｎ・ｆ_Fなる周波数とすることによって第１遅延部３２および第２遅延部３４と同様にデータ値を遅延させて出力させることができる。
【００３９】
つぎに、図５を参照して、第３の実施例を説明する。
第１の実施例では、図２に示されるように、ΔΣ変調器３は１次のΔΣ変調器を使用していたが、第３の実施例では図５（Ａ）に示すような２次のΔΣ変調器、さらに図５（Ｂ）に示すような３次のΔΣ変調器を使用する。
【００４０】
２次のΔΣ変調器は、図５（Ａ）に示されるように、図２で説明した１次のΔΣ変調器の加算部３１と判定部３３の間に、第２加算部４１および第３遅延部４３を従続接続して構成される。
なお第２加算部４１は加算部３１と同様な動作を行い、また第３遅延部４２の遅延時間は第１遅延部３２および第２遅延部３４と同じとなっている。
【００４１】
また３次のΔΣ変調器は、図５（Ｂ）に示されるように、２次のΔΣ変調器の第２加算部４１と判定部３３との間に第３加算部４３および第４遅延部４４を従続接続させる。
ΔΣ変調器の次数を上げることにより、ノイズ成分の分布を高周波数領域側にシフトすることができるため低周波領域のＳ／Ｎ比を高くすることができる。
【００４２】
つぎに、図６を参照して、本発明の第４の実施例を説明する。
第１〜第３の実施例で説明したΔΣ変調器は各画素毎に設けていたが、第４の実施例ではＭ画素で共用し、時分割動作をさせるようにしたものである。
図６において、１１はフレームメモリ１より共用するＭ画素に対する輝度値をｎＭ・ｆ_Fなる周波数の読込パルスに同期して順次読出して加算部３１に出力するＭ画素読込部である。
【００４３】
１２および１３は第１および第２読出書込部で、それぞれ共用するＭ画素に対応するＭ個のデータが記録されるメモリ１２ａおよび１３ａを備えている。
３３は判定部で、その出力は分離部１４に接続されている。
第１および第２読出書込部１２および１３はＭ画素読込部１１の読込パルスと同一なパルスであるｎＭ・ｆ_Fなる周波数の読出書込パルスに同期に読出書込が行われる。
【００４４】
すなわち、第１および第２読出書込部１２および１３はＭ画素読込部１１で読込まれて加算部３１に入力されている画素に対応するデータをメモリ１２ａおよび１３ａより読出して加算部３１に出力して加算を行う。
読出書込パルスが入力されると第１読出書込部１２は加算部３１の出力値を今まで読出していたメモリに記録すると共にアドレスを変えてＭ画素読込部１１が読込んだ画素に対応するメモリに記録されているデータを読出して加算部３１に出力する。
【００４５】
また第２読出書込部１３も第１読出書込部１２と同様に判定部３３の出力値を記録し、次の画素に対応するデータをメモリ１３ａより読出して加算部３１に出力する。
分離部１４ではＭ画素読込部１１で読込んだ画素に対応する駆動部３・１〜３・Ｍに判定部３３の出力を接続し、駆動部３・１〜３・Ｍの駆動電流のオンオフを制御させる。
【００４６】
なお図６は１次のΔΣ変調を行わせてＭ個の画素を共用するようにしていたが、高次のΔΣ変調を行わせるようにしてもよい。
またＭ個の画素を発光ディスプレイ５の行を構成するＭ個の画素、または列を構成するＭ個の画素とすることにより、ΔΣ変調器の個数を低減できると共に動作速度をそれほど高速にせずに動作させることができる。
【００４７】
【発明の効果】
以上説明したように、フレーム周期のｎ（１＜ｎである整数）分の１のサブフレーム周期毎に、フレーム周期毎に読込まれた輝度値に対してサブフレーム周期毎にオンオフ信号を出力するΔΣ変調を行い、ΔΣ変調器の出力によって駆動部よりの駆動電流または駆動電圧をオンオフさせるようにしたので、駆動電流または駆動電圧のオンオフの周波数を低くしても画像の再生周波数帯域内において必要なＳ／Ｎ比を確保することができる。
【図面の簡単な説明】
【図１】本発明の実施例の構成図である。
【図２】本発明の第１の実施例のΔΣ変調器の構成図である。
【図３】駆動電流のオンオフされる期間の説明図である。
【図４】本発明の第２の実施例のホールド部の説明図である。
【図５】本発明の第３の実施例のΔΣ変調器の構成図である。
【図６】本発明の第４の実施例のΔΣ変調器の構成図である。
【図７】ノイズ成分の説明図である。
【図８】従来例の説明図である。
【図９】従来例のパターンメモリの具体例を示す図である。
【符号の説明】
１フレームメモリ
２画素読込部
３デルタシグマ（ΔΣ）変調器
４駆動部
５発光ディスプレイ
１１Ｍ画素読込部
１２第１読出書込部
１２ａ，１３ａメモリ
１３第２読出書込部
１４分離部
３１加算部
３２第１遅延部
３２′，３４′ ホールド（Ｓ／Ｈ）部
３３判定部
３４第２遅延部
４１第２加算部
４２第３遅延部
４３第３加算部
４４第４遅延部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a driving device for a light emitting display in which the light emitting element is a light emitting element such as an organic EL or a light emitting diode.
[0002]
[Prior art]
When an image is displayed on a light emitting display, each light emitting element needs to emit light at a luminance corresponding to the luminance value of each pixel of the image signal.
As a method of causing each light emitting element to emit light at a luminance corresponding to the luminance value, there are an analog method and a time division method.
[0003]
The analog method is a method of changing the drive current for causing the light emitting element to emit light according to the luminance value, and the time-division method is that the drive current is constant, the drive current is turned on / off according to the luminance value, and the on time is set. It is changing.
[0004]
The analog method requires high-precision linearity in order to change the drive current corresponding to the luminance value, and has a drawback that the drive current value changes depending on the temperature and the like as the drive unit becomes large.
On the other hand, in the time division method, it is sufficient to output a constant current, so that the drive unit is small and has good temperature characteristics.
[0005]
A conventional time-division driving device will be described with reference to FIG.
In FIG. 8, 50 is a frame memory for recording an image signal for one frame of the image signal, 51 is a pattern memory, 52 is a reading unit, 53 is a driving unit for outputting a constant driving current, and 54 is a light emitting display.
[0006]
Hereinafter, in order to simplify the description, the operation for one pixel will be described.
The reading unit 52 reads pixel data recorded in the frame memory 50 in a frame cycle.
The luminance value of the pixel data is k binary numbers. When k = 8, the luminance is expressed in 256 levels.
[0007]
The pattern memory 51 stores schedule data for turning on the driving unit 53 for the pixel data read by the reading unit 50.
FIG. 9 shows a specific example of the pattern memory 51 when k = 3.
The address of the pattern memory 51 is made to correspond to the pixel data read from the frame memory, and the pattern information which is schedule data is represented by 2 ^k −1 bit information and recorded.
[0008]
That is, when k = 3, the address is 3 bits and the pattern information is 7 bits.
For example, as shown in FIG. 9, when the address is “000”, the pattern information is “0000000”, and when the address is “001”, the pattern information is “1000000”. ing.
[0009]
The reading unit 52 reads out the pattern information recorded in the pattern memory 51 using the pixel data read from the frame memory as an address, and sequentially sends the pattern information to the driving unit 53 at a cycle of (2 ^k −1) of the frame cycle. To do.
[0010]
The driving unit 53 supplies a constant current to the light emitting display 54 when the signal sent from the reading unit 52 is “1”, and stops supplying the current when the signal is “0”.
In general, image data is composed of luminance values of 8 bits or more, that is, 2 ⁸ −1 = 255 steps or more. In this case, the pattern memory has 256 addresses, and the memory for recording pattern information has 255 bits. Requires memory.
[0011]
[Problems to be solved by the invention]
As described above, in the conventional time-division light emitting display driving apparatus, when the image signal is represented by k binary numbers, the on / off control of the driving unit 53 is performed at the frame period (2 ^k −1). It is turned on and off at a period of 1 / min and high speed operation is required.
[0012]
The present invention drives the driving unit at a driving rate lower than (2 ^K −1) f _F, for example, and corresponds to 2 ^K steps in a frequency band below f _F / _2, which is a moving image reproduction band, so-called Nyquist band. It is an object of the present invention to provide a driving device for a light emitting display in which the number of gradations can be equivalently obtained.
[0013]
[Means for Solving the Problems]
In the invention of claim 1, apparatus for driving a light emitting display that changes the light emission luminance of the driving current or the driving voltage and outputs the OFF signals to turn on and off the light emitting element driving turning part fixed value supplied from the light emitting element,
A pixel reading unit for reading the luminance value of the light emitting element in a frame period from an image signal;
It operates in a subframe period that is 1 / n (an integer satisfying 1 <n) of the frame period, and the on / off operation is performed in each subframe period with respect to the luminance value read in each frame period by the pixel reading unit. A ΔΣ modulator that outputs a signal ,
The ΔΣ modulator determines whether an adder, a first delay unit that delays the output of the adder in the subframe period, and whether the output of the adder is greater than or equal to a set value. When the determination is made, a positive predetermined value is output, and when it is determined to be equal to or less than the set value, a determination unit that outputs a negative predetermined value, and a second delay that delays the predetermined value output from the determination unit by the subframe period And the addition unit adds the output from the reading unit and the output from the first delay unit and subtracts the output from the second delay unit, and determines whether the predetermined value output from the determination unit is positive or negative Are output as ΔΣ modulator outputs, and the output positive and negative sign bits are output to the drive unit as ON or OFF signals.
[0014]
In the invention of claim 2, wherein the ΔΣ modulator (integer is 1 <K) K shall be the next ΔΣ modulator.
[0015]
According to a third aspect of the present invention, in the light-emitting display driving device according to the second aspect, the K-th order ΔΣ modulator is K−1 pieces connected in series between the adder and the determiner. An additional adding unit, and an additional delay unit that is provided corresponding to each of the additional adding units and delays the output of the additional adding unit in the subframe period. In each of the additional adding units, , Ru was subtracts the output of the second delay portion causes adds the output of the additional said by input and said additional delay portion of the adder sub frame period delayed by the additional adder.
[0016]
According to a fourth aspect of the present invention, in the light emitting display driving device according to any one of the first to third aspects, the first delay unit and the second delay unit are input values by a hold pulse repeated in the subframe period. It consists of a hold unit that holds
[0017]
According to a fifth aspect of the present invention, in the driving device for the light emitting display according to the first or second aspect, the ΔΣ modulator time-divides the luminance values for the M (an integer where 1 <M) light emitting elements. Make it work.
According to a sixth aspect of the present invention, in the light emitting display driving apparatus according to the fifth aspect, the M light emitting elements correspond to the rows or columns of the light emitting display.
[0018]
In a seventh aspect of the invention, in the driving device of the light emitting display for changing the light emission luminance of the light emitting element by outputting an on / off signal for turning on and off a constant driving current or driving voltage supplied from the driving section to the light emitting element.
A reading unit that sequentially reads M luminance values in a 1 / nM frame period ;
A ΔΣ modulator that is shared for the M luminance values and operates in a time-sharing manner,
The ΔΣ modulator includes an adder and a first M memories, reads a recorded value from the first M memories at a 1 / nM frame period, and outputs an output from the adder after being read out. writes the value, when the write completion to the first read-write unit to sequentially read out the recorded value of the next memory, the output of the adding unit determines whether a set value or more, determines that the set value or more A positive predetermined value is output, and when it is determined to be equal to or less than the set value, a determination unit that outputs a negative predetermined value and a second M memories are provided, and the second is sequentially sequentially in a 1 / nM frame period. A second read / write unit that reads a recorded value from M memories, writes a predetermined value output from the determination output unit after reading, and sequentially reads a recorded value of the next memory when the writing is completed; With
The addition unit adds the output from the reading unit and the output from the first read / write unit, subtracts the output from the second read / write unit, and signs the positive or negative sign of a predetermined value output from the determination unit The bit is output as a ΔΣ modulator output , and the output positive / negative sign bit is output to the drive unit as an ON or OFF signal .
[0019]
In the invention of claim 8, in the drive device of the light emitting display of claim 7,
The ΔΣ modulator is a K (integer where 1 <K) order ΔΣ modulator;
The K-th order ΔΣ modulator is provided corresponding to each of the K-1 additional adder units connected in series between the adder unit and the determination unit, and the additional adder unit, It has M memories, and the recorded values are read from the M memories at a 1 / nM frame period, and after reading, the output value from the additional adder is written. An additional read / write unit for reading,
In each of the additional adding units, the input of the additional adding unit and the output from the additional reading / writing unit reading unit are added and the output of the second reading / writing unit is subtracted.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
In the driving device of a light emitting display according to the time division Conventionally, when the number of gradations per pixel of the image signal is a binary number K, the frequency of the on-off control of the driving unit, the frame frequency as f _F, (2 ^K -1) f _F becomes, it is necessary to very fast operation.
[0021]
The present invention drives the driving section for example, (2 ^K -1) at a low driving rate than f _F, and at f _F / 2 or less of a frequency band which is a reproduction band so-called Nyquist bandwidth of moving images, 2 ^K stages It is an object of the present invention to provide a driving device for a light emitting display capable of obtaining a considerable number of gradations equivalently.
[0022]
An embodiment of the present invention will be described with reference to FIG. FIG. 1 is a configuration diagram of an embodiment of the present invention.
In FIG. 1, 1 is a frame memory in which image data is recorded in a frame cycle, 2 is a pixel reading unit that reads pixel data from the frame memory 1, 3 is a delta-sigma (ΔΣ) modulator, and 4 is a pixel of the light-emitting display 5. This is a drive unit that supplies a constant drive current or voltage to the light-emitting elements constituting the.
[0023]
The pixel reading unit 2 reads pixel data from the frame memory 1 in synchronization with the frame pulse f _F repeated at the frame period, and outputs it to the ΔΣ modulator 3.
The drive unit 4 performs on / off control of the drive current or voltage based on the 1 and 0 signals output from the ΔΣ modulator 3 and outputs the drive current or voltage.
[0024]
FIG. 2 is a block diagram of the ΔΣ modulator of the first embodiment of the present invention.
In FIG. 2, 31 is an adder, 32 and 34 are first and second delaying signals _TD (= 1 / n · f _F (f _F is the frequency of the frame pulse)) which is 1 / n of the frame period. A 2-delay unit 33 is a determination unit that outputs a positive predetermined value when the output value from the addition unit 31 is equal to or greater than a set value, and outputs a negative predetermined value when the output value is equal to or less than the set value.
[0025]
The first delay unit 32 delays the output of the adder 31 and causes the adder 31 to add together with the input signal.
The output of the determination unit 33 is delayed by the second delay unit 34 and subtracted by the addition unit 31.
The output signal output to the drive unit 4 outputs a sign bit (“1” if positive, “0” if negative) indicating the positive / negative of the signal output from the determination unit 33.
[0026]
Next, the operation of the ΔΣ modulator of the first embodiment shown in FIG. 2 will be described.
The pixel data is input from the pixel reading unit 2 for one frame period to the adder 31. In the next one frame period, pixel data at the same position in the next frame is input.
[0027]
The adder 31 adds the output value of the first delay unit 32 to the input pixel data, subtracts the output value of the second delay unit 34 and outputs the result to the determination unit 33, and the determination unit 33 performs the determination. .
[0028]
The output of the adder 31 is delayed by T _D (= 1 / n · f _F ) by the first delay unit 32 and returned to the adder 31, and the predetermined value output from the determination unit 33 is output by the second delay unit 34. T _D is the time delay is returned to the adder 31.
[0029]
Therefore, the output of the addition unit 31 is changed at every _TD time. The changed addition result is determined by the determination unit 33, and the sign bit of the determination result is output to the drive unit 4 as an output value. The drive current is turned on / off.
[0030]
In this way, the control signal for on / off control of the drive current for each subframe divided by n is determined by the output value obtained by ΔΣ modulation for each subframe with respect to the luminance data for each frame of each pixel. , N is less than 2 ^k −1, the required S / N ratio is ensured within the Nyquist band of f _F / 2. Therefore, it is possible to prevent deterioration of the image quality of the reproduced image.
[0031]
The band of the image signal focused on one pixel is DC to f _F / 2 in the Nyquist band defined by 1/2 of the frame frequency f _F. The fact that the signal component in the band has the gradation step number 2 ^k means that the amount of the noise component in the band is 1 / √2 · 2 ^k or less.
[0032]
If one frame period is time-divided and gradation is equivalently expressed by turning on and off for each divided period, the number of time divisions n generally has to be 2 ^k −1 or more. In this case, the noise component which is a difference between the original signal and the reproduced signal is ▲ 1 ▼ amplitude 1 / √2 · 2 ^k as in FIG. 7, band extends to DC~n · f _F / 2.
[0033]
Here, if the subframe division number n is less than 2 ^k −1, the noise level increases as shown in (2) in FIG. 7, and the necessary S / N ratio cannot be ensured.
However, if the signal processing is performed with the ΔΣ modulator while keeping n <2 ^k −1, the noise spectrum is drawn closer to the high band as indicated by (3) in FIG. Focusing only on the band of DC~f _F / 2 necessary for display, the value of n, it is also possible to make the noise level below 1 / √2 · 2 ^k.
[0034]
When the form of the function (3) in FIG. 7 is obtained by the z-transform equation, the delay circuit has only to multiply by the coefficient of z ⁻¹ , so in FIG. 2 the input is X, the output is Y, and the decision unit is added. If the noise is Q, Y = (X−z ⁻¹ Y) {1 / (1−z ⁻¹ )} + Q Y = X + Q (1−z ⁻¹ )
It becomes.
[0035]
Since (1-z ⁻¹ ) is multiplied by the noise component Q, this is the same as the differentiation, and the DC component is 0, and the characteristic rises as it goes to the high range.
For a second-order ΔΣ modulator, the result is
Y = X + Q (1−z ⁻¹ ) ²
Thus, a second-order differential characteristic is obtained, and a wrinkling effect to a steeper high region is produced.
[0036]
Also, in the conventional example, as shown in FIG. 3A, when the luminance value is k bits, the drive current is generated for each subframe in a unit obtained by dividing the frame period (1 / f _F ) into 2 ^k −1. In contrast to being turned on / off, in the first embodiment, as shown in FIG. 3B, the drive current is turned on / off for each subframe of a unit obtained by dividing the frame period into n.
[0037]
Next, a second embodiment of the present invention will be described with reference to FIG.
In the first embodiment, the signal (data value) is delayed using the first delay section 32 and the second delay section 34. However, in the second embodiment, as shown in FIG. / H) 32 '(34') is used in place of the first delay unit 32 and the second delay unit 34 of the first embodiment.
[0038]
The hold unit 32 'holds and outputs an input value every time a hold pulse is input. Therefore, the data value is delayed and output in the same manner as the first delay unit 32 and the second delay unit 34 by setting the frequency of the hold pulse to n times the frequency f _F of the frame pulse, that is, the frequency of n · f _F. be able to.
[0039]
Next, a third embodiment will be described with reference to FIG.
In the first embodiment, as shown in FIG. 2, the ΔΣ modulator 3 uses a first-order ΔΣ modulator, but in the third embodiment, the second-order ΔΣ modulator as shown in FIG. And a third-order ΔΣ modulator as shown in FIG. 5B are used.
[0040]
As shown in FIG. 5A, the second-order ΔΣ modulator includes a second adder 41 and a third adder between the adder 31 and the determination unit 33 of the first-order ΔΣ modulator described in FIG. The delay unit 43 is configured to be connected continuously.
The second adder 41 performs the same operation as the adder 31, and the delay time of the third delay unit 42 is the same as that of the first delay unit 32 and the second delay unit 34.
[0041]
Further, as shown in FIG. 5B, the third-order ΔΣ modulator includes a third adder 43 and a fourth delay unit between the second adder 41 and the determination unit 33 of the second-order ΔΣ modulator. 44 is connected continuously.
By increasing the order of the ΔΣ modulator, the noise component distribution can be shifted to the high frequency region side, so that the S / N ratio in the low frequency region can be increased.
[0042]
Next, a fourth embodiment of the present invention will be described with reference to FIG.
The ΔΣ modulator described in the first to third embodiments is provided for each pixel. However, in the fourth embodiment, the M pixels are shared and time-division operation is performed.
In FIG. 6, reference numeral 11 denotes an M pixel reading unit that sequentially reads out luminance values for M pixels shared from the frame memory 1 in synchronization with a reading pulse having a frequency of nM · f _F and outputs the read values to the adding unit 31.
[0043]
Reference numerals 12 and 13 denote first and second read / write units, each having memories 12a and 13a in which M pieces of data corresponding to the shared M pixels are recorded.
Reference numeral 33 denotes a determination unit whose output is connected to the separation unit 14.
The first and second read / write units 12 and 13 are read and written in synchronization with a read / write pulse having a frequency of nM · f _F, which is the same pulse as the read pulse of the M pixel reading unit 11.
[0044]
That is, the first and second reading / writing units 12 and 13 read data corresponding to the pixels read by the M pixel reading unit 11 and input to the adding unit 31 from the memories 12a and 13a and output the data to the adding unit 31. And add.
When a read / write pulse is input, the first read / write unit 12 records the output value of the adder 31 in the memory that has been read so far, and changes the address to correspond to the pixel read by the M pixel reading unit 11. The data recorded in the memory to be read is read and output to the adder 31.
[0045]
Similarly to the first read / write unit 12, the second read / write unit 13 records the output value of the determination unit 33, reads data corresponding to the next pixel from the memory 13 a, and outputs the data to the adder 31.
In the separation unit 14, the output of the determination unit 33 is connected to the driving units 3, 1, 3, and M corresponding to the pixels read by the M pixel reading unit 11, and the driving currents of the driving units 3, 1, 3, and M are turned on / off To control.
[0046]
In FIG. 6, the first-order ΔΣ modulation is performed to share the M pixels, but higher-order ΔΣ modulation may be performed.
Further, by making the M pixels M pixels constituting a row of the light emitting display 5 or M pixels constituting a column, the number of ΔΣ modulators can be reduced and the operation speed is not increased so much. It can be operated.
[0047]
【The invention's effect】
As described above, an on / off signal is output for each subframe period with respect to the luminance value read for each frame period for every subframe period of n (an integer where 1 <n) of the frame period. Since ΔΣ modulation is performed and the drive current or drive voltage from the drive unit is turned on / off by the output of the ΔΣ modulator, it is necessary within the image reproduction frequency band even if the drive current or drive voltage on / off frequency is lowered. S / N ratio can be ensured.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of an embodiment of the present invention.
FIG. 2 is a configuration diagram of a ΔΣ modulator according to a first embodiment of the present invention.
FIG. 3 is an explanatory diagram of a period during which a drive current is turned on / off.
FIG. 4 is an explanatory diagram of a hold unit according to a second embodiment of this invention.
FIG. 5 is a configuration diagram of a ΔΣ modulator of a third embodiment of the present invention.
FIG. 6 is a configuration diagram of a ΔΣ modulator of a fourth embodiment of the present invention.
FIG. 7 is an explanatory diagram of noise components.
FIG. 8 is an explanatory diagram of a conventional example.
FIG. 9 is a diagram showing a specific example of a conventional pattern memory.
[Explanation of symbols]
1 frame memory 2 pixel reading unit 3 delta sigma (ΔΣ) modulator 4 driving unit 5 light emitting display 11 M pixel reading unit 12 first reading / writing unit 12a, 13a memory 13 second reading / writing unit 14 separating unit 31 adding unit 32 1st delay part 32 ', 34' hold (S / H) part 33 determination part 34 2nd delay part 41 2nd addition part 42 3rd delay part 43 3rd addition part 44 4th delay part

Claims

In a driving device of a light emitting display that changes an emission luminance of the light emitting element by outputting an on / off signal for turning on and off a constant driving current or driving voltage supplied to the light emitting element from the driving unit,
A pixel reading unit for reading the luminance value of the light emitting element in a frame period from an image signal;
It operates in a subframe period that is 1 / n (an integer satisfying 1 <n) of the frame period, and the on / off operation is performed in each subframe period with respect to the luminance value read in each frame period by the pixel reading unit. A ΔΣ modulator that outputs a signal,
The ΔΣ modulator determines whether an adder, a first delay unit that delays the output of the adder in the subframe period, and whether the output of the adder is greater than or equal to a set value. When the determination is made, a positive predetermined value is output, and when it is determined to be equal to or less than the set value, a determination unit that outputs a negative predetermined value, and a second delay that delays the predetermined value output from the determination unit by the subframe period And the addition unit adds the output from the reading unit and the output from the first delay unit and subtracts the output from the second delay unit, and determines whether the predetermined value output from the determination unit is positive or negative The sine bit is output as a ΔΣ modulator output, and the output positive / negative sign bit is output to the drive unit as an ON or OFF signal.

2. The driving device for a light emitting display according to claim 1, wherein the [Delta] [Sigma] modulator is a K (an integer satisfying 1 <K) order [Delta] [Sigma] modulator.

The K-th order ΔΣ modulator is provided corresponding to each of the K−1 additional adder units connected in series between the adder unit and the determination unit, and the additional adder unit. And an additional delay unit that delays the output of the additional adder unit in the subframe cycle, and in each of the additional adder units, the subframe cycle delay is caused by the input of the additional adder unit and the additional delay unit. The light emitting display driving device according to claim 2, wherein the output of the additional adding unit is added and the output of the second delay unit is subtracted.

The said 1st delay part and the 2nd delay part are comprised with the hold part which hold | maintains an input value with the hold pulse repeated by the said sub-frame period, The any one of Claims 1-3 characterized by the above-mentioned. Drive device for light emitting display.

The said delta-sigma modulator is shared with respect to the said luminance value with respect to the said M (integer which is 1 <M) light-emitting elements, and is operate | moved by time division. Drive device for light emitting display.

6. The light emitting display driving device according to claim 5, wherein the M light emitting elements correspond to rows or columns of the light emitting display.

In a driving device of a light emitting display that changes an emission luminance of the light emitting element by outputting an on / off signal for turning on and off a constant driving current or driving voltage supplied to the light emitting element from the driving unit,
A reading unit that sequentially reads M (an integer satisfying 1 <M) luminance values in a 1 / nM frame period (an integer satisfying 1 <n);
A ΔΣ modulator that is shared for the M luminance values and operates in a time-sharing manner,
The ΔΣ modulator includes an adder and a first M memories, reads a recorded value from the first M memories at a 1 / nM frame period, and outputs an output from the adder after being read out. When the value is written and when the writing is completed, it is determined whether the output of the first reading / writing unit that sequentially reads the next memory recorded value and the addition unit is greater than or equal to the set value. Includes a determination unit that outputs a positive predetermined value and outputs a negative predetermined value when it is determined to be equal to or less than the set value, and a second M memories, and sequentially outputs the second M in a 1 / nM frame period. A second reading and writing unit that reads a recorded value from a plurality of memories, writes a predetermined value output from the determination output unit after the reading, and sequentially reads a recorded value of the next memory when the writing is completed; Prepared,
The addition unit adds the output from the reading unit and the output from the first read / write unit, subtracts the output from the second read / write unit, and signs the positive or negative sign of a predetermined value output from the determination unit A driving device of a light-emitting display, wherein a bit is output as a ΔΣ modulator output, and the output positive / negative sign bit is output to the driving unit as an on or off signal.

The ΔΣ modulator is a K (integer where 1 <K) order ΔΣ modulator;
The K-th order ΔΣ modulator is provided corresponding to each of the K-1 additional adder units connected in series between the adder unit and the determination unit, and the additional adder unit, It has M memories, and the recorded values are read from the M memories at a 1 / nM frame period, and after reading, the output value from the additional adder is written. An additional read / write unit for reading,
Each of the additional adding units adds the input of the additional adding unit and the output from the additional reading / writing unit reading unit and subtracts the output of the second reading / writing unit. The drive device of the light emission display of Claim 7.