JP3875855B2

JP3875855B2 - Direct conversion receiver

Info

Publication number: JP3875855B2
Application number: JP2001156867A
Authority: JP
Inventors: 敦志木村
Original assignee: Kenwood KK
Current assignee: Kenwood KK
Priority date: 2001-05-25
Filing date: 2001-05-25
Publication date: 2007-01-31
Anticipated expiration: 2021-05-25
Also published as: JP2002353839A

Description

【０００１】
【発明の属する技術分野】
本発明は、チューナで電波受信して得られたＩＦ信号を復調する際に、該ＩＦ信号の入力周波数と同一の周波数の信号でもって直接に復調を行うダイレクトコンバージョン受信機の改良に関する。
【０００２】
【従来の技術】
衛星放送等の電波を受信して得られたＩＦ信号をＭＰＥＧ出力等の所定形式の画像信号に変換する復調回路を有するコンバージョン受信機は、ＩＦ信号の入力周波数と同一の周波数の信号でもって直接に復調を行うダイレクトコンバージョン方式が主流になっている。
【０００３】
この一例を図２に示す回路を用いて説明すると、ダイレクトコンバージョン受信機の全体を複合的に制御するためのＣＰＵ１が設けられ、これにメモリ２が接続され、このメモリには一連の所定プログラムを実行させるためのデータが固定的に格納されると共に、所期の動作を行うために一時的に必要とされるデータの書き込みと読み出しが行えるようになっている。
【０００４】
ＩＦ入力は、アンプ３によって増幅され、混合回路４と混合回路５のそれぞれの第１入力端に接続され、それぞれの出力端に得られるＩ信号とＱ信号のそれぞれがアンプ６、７によって増幅されてＡ／Ｄコンバータ８のアナログ入力端に接続される。このＡ／Ｄコンバータ８のデジタル出力端は、復調と符号誤り検出と訂正と行う信号処理回路９の入力端に接続され、信号処理回路９によってＭＰＥＧ出力が作り出されるように構成されている。この信号処理回路９は、ビット誤り率データＢＥＲを検出する回路が含まれ、当該回路で得られたビット誤り率データＢＥＲがＣＰＵ１に出力されるように構成されている。
【０００５】
混合回路５の第２入力端には、可変容量ダイオード１１によって適正に制御される基準信号源１０の出力が供給され、混合回路４の第２入力端には基準信号源１０の出力信号の位相を移相回路１２によってπ／２だけ変化させた信号が供給されている。
【０００６】
基準信号源１０の出力は、後述の位相比較回路１８の出力信号可変容量ダイオード１１によって所定の周波数に制御されている。また、基準信号源１０の出力は、アンプ１３で増幅された後に分周回路１４に入力される。
【０００７】
分周回路１４には、ＣＰＵ１に入力されるビット誤り率データＢＥＲに基づいて作り出された周波数データが入力され、その分周出力が位相比較回路１８に入力され、この信号が位相比較回路１８にて、水晶発振子１６の基準発振信号をＮ分周回路１７によってＮ分周した信号と比較され、その出力がローパスフィルタ１５によってＤＣ成分が抽出されて可変容量ダイオード１１に印加され、当該ダイオード容量が制御される。
【０００８】
このように構成された回路において、ＩＦ入力がＱＰＳＫ信号形態の入力信号の場合に、入力信号合成に関してＩ軸とＱ軸のキャリアが完全に直交しているときには、ＩＦ入力は、
｛ｘ_１（ｔ）・ｃｏｓω₀ｔ＋ｘ_２（ｔ）・ｓｉｎω₀ｔ｝
と置ける。このｘ_１（ｔ）はＩ信号を表し、ｘ_２（ｔ）はＱ信号を表している。
【０００９】
このときの復調器側の発振回路（基準信号源１０等）の発振周波数を同じくω₀であるとするとき、移相回路１２の位相ずれ（π／２）をθとおいて各ＩＱ軸に現れる信号を求めると、Ｉ軸側信号は、

となる。この信号は、ローパスフィルタ１５を通過させることによって出力には（１／２）・ｘ_１（ｔ）が現れる。
【００１０】
一方、Ｑ軸側信号は、

となる。この信号は、ローパスフィルタ１５を通過させることにより、出力には、
（１／２）・ｘ_１（ｔ）ｃｏｓ｛（π／２）＋θ｝＋（１／２）・ｘ_２（ｔ）・
ｓｉｎ｛（π／２）＋θ｝が現れる。
【００１１】
ここで、移相回路１２の移相角が完全にπ／２に一致していればこのＱ軸にはθ＝０で（１／２）・ｘ_２（ｔ）が現れるが、ずれがあった場合には、正しい値が得られず、ＩＦ入力が衛星放送受信等の受信帯域の上端と下端の周波数でも破綻を来たさぬようにある範囲の誤差を積極的に持たせた設計を行って製品としている。
【００１２】
【発明が解決しようとする課題】
従来のダイレクトコンバージョン受信機は、衛星放送受信等の受信帯域の例えば９５０ＭＨｚから２１５０ＭＨｚまでの広い範囲に渡ってπ／２の直交性を保つように回路各部の設計が行われていて、受信帯域の上端と下端の周波数でも破綻を来たさぬようにある範囲の誤差、例えば±３度以内に収まっていれば通常受信には問題がないと考えられているが、このようにすると実際には最適な感度を犠牲にしてしまうという新たな問題が生じてしまう。
【００１３】
そこで、本発明の目的は、最適な感度を得ることができるダイレクトコンバージョン受信機を提供することにある。
【００１４】
【課題を解決するための手段】
前記課題を解決するために、本発明によるダイレクトコンバージョン受信機は、次に記載するような特徴的な構成を採用している。
【００１５】
（１）チューナで電波受信して得られたＩＦ信号を復調する際に、該ＩＦ信号の入力周波数と同一の周波数の信号でもって直接に復調を行うダイレクトコンバージョン受信機において、
復調回路部の有する局部発振回路の出力を受け、前記チューナの有する移相回路とは別途に設けられ、かつ９０度の移相を行い、前記チューナの受信特性に応じる複数の受信周波数範囲のそれぞれに対応して設けられた複数個の移相手段と、
前記ＩＦ信号の入力に前記移相手段を介して信号を注入し得る注入回路手段と、
前記注入回路手段によって信号が注入されたときに、前記チューナの有する移相回路出力と、Ｉ復調軸とＱ復調軸のそれぞれの出力に現れる角度誤差を検出する誤差検出手段と、
前記誤差検出手段で得られた角度誤差データを保存する保存手段と、
前記保存手段で保存された角度誤差データと前記復調回路部の出力とから角度誤差の真値を判定し、該判定された真値をもって以後の受信に使用するように制御する制御手段とを具備するダイレクトコンバージョン受信機。
【００１６】
（２）前記移相手段は、当該ダイレクトコンバージョン受信機に内蔵して構成される上記（１）のダイレクトコンバージョン受信機。
【００１７】
（３）チューナで電波受信して得られたＩＦ信号を復調する際に、該ＩＦ信号の入力周波数と同一の周波数の信号でもって直接に復調を行うダイレクトコンバージョン受信機において、
復調回路部の有する局部発振回路の出力を受け、受信チューナの有する移相回路とは別途に設けられ、かつ９０度の移相を行い、当該ダイレクトコンバージョン受信機に対して外付け治具の状態で接続し得るように構成される移相手段と、
前記ＩＦ信号の入力に前記移相手段を介して信号を注入し得る注入回路手段と、
前記注入回路手段によって信号が注入されたときに、前記チューナの有する移相回路出力と、Ｉ復調軸とＱ復調軸のそれぞれの出力に現れる角度誤差を検出する誤差検出手段と、
前記誤差検出手段で得られた角度誤差データを保存する保存手段と、
前記保存手段で保存された角度誤差データと前記復調回路部の出力とから角度誤差の真値を判定し、該判定された真値をもって以後の受信に使用するように制御する制御手段とを具備するダイレクトコンバージョン受信機。
【００１８】
（４）前記制御手段によって行われる前記真値の判定と、該判定された真値をもって以後の受信に使用するよう行われる制御は、製品生産時に行う上記（１）ないし（３）のいずれかのダイレクトコンバージョン受信機。
【００２０】
【発明の実施の形態】
以下、本発明の一実施の形態について図１を用いて詳細に説明する。図１に示すダイレクトコンバージョン受信機は、従来技術の項で説明した図２のうちの回路部ａと略同一構成であって、ダイレクトコンバージョン受信機の全体を複合的に制御するためのＣＰＵ１９が設けられ、これにメモリ２０が接続され、このメモリには一連の所定プログラムを実行させるためのデータが固定的に格納されると共に、所期の動作を行うために一時的に必要とされるデータの書き込みと読み出しが行えるようになっている。
【００２１】
回路部ａの有するアンプ６、７によって増幅されるＩ信号系統とＱ信号系統はＡ／Ｄコンバータ２１のアナログ入力端に接続される。Ａ／Ｄコンバータ２１のデジタル出力端は、位相補正回路２２を介して信号処理回路２３に接続され、この信号処理回路２３によって復調と符号誤り検出と訂正が行われてＭＰＥＧ出力が作り出されるように構成されている。
【００２２】
Ａ／Ｄコンバータ２１は、ＣＰＵ１９によって適正に制御され、位相補正回路２２は、ＣＰＵ１９からの回転角データによって適正に制御され、信号処理回路２３で得られたビット誤り率データ（ＢＥＲ）がＣＰＵ１９に入力されるように構成されている。
【００２３】
一方、回路部ａの有する基準信号源１０の出力端は、アンプ２４を介して３つの移相回路２５〜２７のそれぞれの入力端に共通接続され、各移相回路２５〜２７の出力がＩＦ入力２８に信号注入し得るように構成されている。
【００２４】
従って、復調回路部の有する局部発振回路（基準信号源１０等）の出力を受け、受信チューナの有する移相回路（移相回路１２）とは別途に設けられ、かつ９０度の移相を行い得る移相手段（移相回路２５、２６、２７）を備え、この移相手段を介してＩＦ入力に信号を注入し得る注入回路手段（ＩＦ入力２８）と、この記注入回路手段によって信号が注入されたときに、チューナの有する移相回路（移相回路１２）の出力と、Ｉ復調軸とＱ復調軸のそれぞれの出力に現れる角度誤差（ＢＥＲのデータ）を検出する誤差検出手段（信号処理回路２３等）が構成される。
【００２５】
さらに、この誤差検出手段で得られた角度誤差データを保存する保存手段（メモリ２０）と、この保存手段で保存された角度誤差データと前記復調回路部の出力とから角度誤差の真値を判定し、該判定された真値をもって以後の受信に使用するように制御する制御手段（ＣＰＵ１９等）とを具備するようにダイレクトコンバージョン受信機が構成される。
【００２６】
このように構成された回路において、ＩＦ入力２８がＱＰＳＫ信号形態の入力信号の場合に、基準信号源１０の出力信号のｃｏｓω₀ｔを取り出し、この信号に基準となる正確な移相を実現できる移相回路２５、２６、２７を通じて再度ＩＦ入力２８に入力する。これを数式で示すと以下のようになる。
【００２７】
ＩＦ入力２８に注入される信号は、ｃｏｓω₀ｔ＋π／２となるので、Ｉ軸側信号は、
｛（１／２）・ｃｏｓ（π／２）｝＋｛（１／２）・ｃｏｓ（２ω₀ｔ＋π／２）
となる。この信号は、ローパスフィルタ１５を通過させることによって出力として０が現れる。
【００２８】
一方、Ｑ軸側信号は、
ｃｏｓ（ω₀ｔ＋π／２）・ｃｏｓ｛ω₀ｔ＋（π／２）＋θ｝｝
＝｛（１／２）・ｃｏｓθ｝＋｛（１／２）・ｃｏｓ（２ω₀ｔ＋π＋θ）
となる。この信号は、ローパスフィルタ１５を通過させることにより、出力には（１／２）・ｃｏｓθが現れる。
【００２９】
ここで、直交が保たれていればＱ軸出力には１／２という直流値電圧が現れ、角度誤差があればある程にその値が小さくなる。つまり、後段のＡ／Ｄコンバータ２１で直流電圧値のレベルを検出すれば受信回路の持っている移相回路１２の角度誤差を測定できることになる。
【００３０】
また、移相回路２５、２６、２７は、受信周波数範囲を数点に分割して設けられているので分割周波数帯域のそれぞれの角度誤差をメモリ２０に保存することができる。即ち、Ａ／Ｄコンバータ２１によって検出されたＤＣ電圧レベルによりそれぞれの周波数帯域での角度誤差が解る。ただし、この角度誤差は±のいずれの方向であるかは解らない。
【００３１】
さて、チューナには復調前に位相の補正を行う位相補正回路２２が介在されているので、Ｉ軸信号とＱ軸信号から得られたベクトルを回転させて補正することができるので、その補正としては補正候補値として既にメモリ２０に保存されている誤差角度値を使用することができる。
【００３２】
よって、メモリ２０に測定保存できた誤差角度情報にはプラス／マイナス方向の情報が含まれていないために、最初に受信したときには受信結果からビット誤り率データ（ＢＥＲ）を測定してプラスθ、マイナスθのうちから確からしいものを選択し、先にメモリ２０に格納されている「周波数／角度誤差値」を極性付のデータに書き替えて以後の受信に使用する。
【００３３】
最初の受信に関しては、装置生産の時点で見てしまうのが最も望ましいが、ユーザーが実際に使用したときに得られた結果のデータを使用しても問題はない。
【００３４】
なお、チューナの受信特性に応じる複数の受信周波数範囲のそれぞれに対応する３個の移相回路２５〜２７が構成されているがこの数の選定は全くの任意であって、受信周波数範囲の大小に応じて自由に設計することができる。
【００３５】
また、移相回路２５〜２７等でなる移相手段は、当該ダイレクトコンバージョン受信機に内蔵して構成したり、外付け治具の状態で接続し得るように構成しても良く、制御手段によって行われる前記真値の判定と、該判定された真値をもって以後の受信に使用するよう行われる制御は、製品生産時に行うようにしたり、ユーザーが最初に受信するときに制御するようにしても良い。
【００３６】
【発明の効果】
以上の説明で明らかなように、本発明によるダイレクトコンバージョン受信機は、例えば、衛星放送受信等の受信帯域の広い範囲に渡ってπ／２の直交性を保つように制御でき、最適な感度を犠牲にしてしまうことがない。
【００３７】
また、角度誤差が大きく、しかも自動補正機能を有さない構成のダイレクトコンバージョン受信機であってもビット誤り率性能を低下させずに使用することができる。
【００３８】
従って、本発明によれば、最適な感度を犠牲にすることのないダイレクトコンバージョン受信機を提供することができる。
【図面の簡単な説明】
【図１】本発明によるダイレクトコンバージョン受信機の一実施の形態の概略回路構成を示すブロック回路図である。
【図２】従来のダイレクトコンバージョン受信機の一例を説明するためのブロック回路図である。
【符号の説明】
３アンプ
４，５混合回路
６，７，１３，２４アンプ
１０基準信号源
１１可変容量ダイオード
１２移相回路
１４分周回路１５ローパスフィルタ
１６水晶発振子
１７Ｎ分周回路
１８位相比較回路
１９ＣＰＵ
２０メモリ
２１Ａ／Ｄコンバータ
２２位相補正回路
２３信号処理回路
２５〜２７移相回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an improvement of a direct conversion receiver that directly demodulates an IF signal obtained by receiving a radio wave with a tuner using a signal having the same frequency as the input frequency of the IF signal.
[0002]
[Prior art]
A conversion receiver having a demodulation circuit that converts an IF signal obtained by receiving radio waves such as satellite broadcasting into an image signal of a predetermined format such as an MPEG output directly uses a signal having the same frequency as the input frequency of the IF signal. The direct conversion method, which performs demodulation, has become the mainstream.
[0003]
An example of this will be described with reference to the circuit shown in FIG. 2. A CPU 1 for controlling the entire direct conversion receiver is provided, and a memory 2 is connected to the CPU 1. A series of predetermined programs are stored in the memory. Data to be executed is fixedly stored, and data that is temporarily required for performing an intended operation can be written and read.
[0004]
The IF input is amplified by the amplifier 3 and connected to the first input terminals of the mixing circuit 4 and the mixing circuit 5. The I signal and the Q signal obtained at the respective output terminals are amplified by the amplifiers 6 and 7. To the analog input terminal of the A / D converter 8. A digital output terminal of the A / D converter 8 is connected to an input terminal of a signal processing circuit 9 that performs demodulation, code error detection, and correction, and the signal processing circuit 9 generates an MPEG output. The signal processing circuit 9 includes a circuit that detects the bit error rate data BER, and is configured to output the bit error rate data BER obtained by the circuit to the CPU 1.
[0005]
The output of the reference signal source 10 appropriately controlled by the variable capacitance diode 11 is supplied to the second input terminal of the mixing circuit 5, and the phase of the output signal of the reference signal source 10 is supplied to the second input terminal of the mixing circuit 4. Is supplied by the phase shift circuit 12 by π / 2.
[0006]
The output of the reference signal source 10 is controlled to a predetermined frequency by an output signal variable capacitance diode 11 of a phase comparison circuit 18 described later. The output of the reference signal source 10 is amplified by the amplifier 13 and then input to the frequency divider circuit 14.
[0007]
The frequency dividing circuit 14 receives frequency data generated based on the bit error rate data BER input to the CPU 1, and the frequency-divided output is input to the phase comparison circuit 18, and this signal is input to the phase comparison circuit 18. Then, the reference oscillation signal of the crystal oscillator 16 is compared with the signal obtained by N-dividing by the N-dividing circuit 17, and the output is extracted by the low-pass filter 15 and applied to the variable-capacitance diode 11. Is controlled.
[0008]
In the circuit configured as described above, when the IF input is an input signal in the form of a QPSK signal, when the I-axis and Q-axis carriers are completely orthogonal with respect to input signal synthesis, the IF input is
{X ₁ (t) · cos ω ₀ t + x ₂ (t) · sin ω ₀ t}
I can put it. This x ₁ (t) represents the I signal, and x ₂ (t) represents the Q signal.
[0009]
If the oscillation frequency of the demodulator-side oscillation circuit (reference signal source 10 or the like) at this time is also ω ₀ , the phase shift (π / 2) of the phase shift circuit 12 appears on each IQ axis with θ being θ. When the signal is obtained, the I-axis side signal is

It becomes. By passing this signal through the low-pass filter 15, (1/2) · x ₁ (t) appears in the output.
[0010]
On the other hand, the Q-axis side signal is

It becomes. By passing this signal through the low-pass filter 15, the output is
(1/2) · x ₁ (t) cos {(π / 2) + θ} + (1/2) · x ₂ (t) ·
sin {(π / 2) + θ} appears.
[0011]
Here, if the phase shift angle of the phase shift circuit 12 is completely equal to π / 2, (1/2) · x ₂ (t) appears on the Q axis at θ = 0, but there is a shift. In such a case, the correct value cannot be obtained, and the IF input is designed to have a certain range of errors so that it does not fail even at the frequencies at the upper and lower ends of the reception band such as satellite broadcast reception. Go to product.
[0012]
[Problems to be solved by the invention]
In the conventional direct conversion receiver, each part of the circuit is designed so as to maintain the orthogonality of π / 2 over a wide range from 950 MHz to 2150 MHz of the reception band for satellite broadcast reception or the like. It is considered that there is no problem with normal reception if it is within an error of a certain range, for example, within ± 3 degrees, so that it does not fail even at the upper and lower frequencies. A new problem arises that sacrifices the optimum sensitivity.
[0013]
Therefore, an object of the present invention is to provide a direct conversion receiver that can obtain an optimum sensitivity.
[0014]
[Means for Solving the Problems]
In order to solve the above-described problems, the direct conversion receiver according to the present invention employs a characteristic configuration as described below.
[0015]
(1) In a direct conversion receiver that performs demodulation directly with a signal having the same frequency as the input frequency of the IF signal when demodulating an IF signal obtained by receiving radio waves with a tuner,
Receiving the output of the local oscillator included in the demodulation circuit portion, said provided separately from the phase shifting circuit having a tuner, and performs a 90-degree phase shift, each of the plurality of reception frequency ranges to meet the reception characteristic of the tuner A plurality of phase shift means provided corresponding to
Injection circuit means capable of injecting a signal to the input of the IF signal via the phase shift means;
An error detection means for detecting an angle error appearing in the output of the phase shift circuit of the tuner and the output of each of the I demodulation axis and the Q demodulation axis when a signal is injected by the injection circuit means;
Storage means for storing angle error data obtained by the error detection means;
Control means for determining the true value of the angle error from the angle error data stored in the storage means and the output of the demodulation circuit unit, and controlling the determined true value to be used for subsequent reception. Direct conversion receiver.
[0016]
(2) The direct conversion receiver according to (1), wherein the phase shift means is built in the direct conversion receiver.
[0017]
(3) In a direct conversion receiver that directly demodulates a signal having the same frequency as the input frequency of the IF signal when demodulating an IF signal obtained by receiving radio waves with a tuner,
Receives the output of the local oscillation circuit of the demodulation circuit unit, is provided separately from the phase shift circuit of the reception tuner, and performs a phase shift of 90 degrees, and the state of the external jig with respect to the direct conversion receiver A phase shifting means configured to be connectable at
Injection circuit means capable of injecting a signal to the input of the IF signal via the phase shift means;
An error detection means for detecting an angle error appearing in the output of the phase shift circuit of the tuner and the output of each of the I demodulation axis and the Q demodulation axis when a signal is injected by the injection circuit means;
Storage means for storing angle error data obtained by the error detection means;
Control means for determining the true value of the angle error from the angle error data stored in the storage means and the output of the demodulation circuit unit, and controlling the determined true value to be used for subsequent reception. direct conversion receiver.
[0018]
(4) The determination of the true value performed by the control means and the control performed to use the determined true value for subsequent reception are any of the above (1) to (3) performed at the time of product production of the direct conversion receiver.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described in detail with reference to FIG. The direct conversion receiver shown in FIG. 1 has substantially the same configuration as the circuit part a in FIG. 2 described in the section of the prior art, and is provided with a CPU 19 for complexly controlling the entire direct conversion receiver. A memory 20 is connected to this, and data for executing a series of predetermined programs is fixedly stored in the memory, and data temporarily required for performing an intended operation is stored in the memory. Writing and reading can be performed.
[0021]
The I signal system and the Q signal system amplified by the amplifiers 6 and 7 included in the circuit unit a are connected to the analog input terminal of the A / D converter 21. The digital output terminal of the A / D converter 21 is connected to a signal processing circuit 23 via a phase correction circuit 22 so that the signal processing circuit 23 performs demodulation, code error detection, and correction to produce an MPEG output. It is configured.
[0022]
The A / D converter 21 is appropriately controlled by the CPU 19, the phase correction circuit 22 is appropriately controlled by the rotation angle data from the CPU 19, and the bit error rate data (BER) obtained by the signal processing circuit 23 is sent to the CPU 19. It is configured to be entered.
[0023]
On the other hand, the output terminal of the reference signal source 10 included in the circuit unit a is commonly connected to the input terminals of the three phase shift circuits 25 to 27 via the amplifier 24, and the outputs of the phase shift circuits 25 to 27 are IF. The input 28 is configured to be able to inject a signal.
[0024]
Accordingly, the output of the local oscillation circuit (reference signal source 10 or the like) included in the demodulation circuit unit is received, provided separately from the phase shift circuit (phase shift circuit 12) included in the reception tuner, and performs a phase shift of 90 degrees. Phase shift means (phase shift circuits 25, 26, 27), and an injection circuit means (IF input 28) capable of injecting a signal to the IF input via the phase shift means, and the injection circuit means Error detection means (signal) for detecting angular errors (BER data) appearing in the outputs of the phase shift circuit (phase shift circuit 12) of the tuner and the outputs of the I demodulation axis and the Q demodulation axis when injected. Processing circuit 23).
[0025]
Further, the storage means (memory 20) for storing the angle error data obtained by the error detection means, the true value of the angle error is determined from the angle error data stored by the storage means and the output of the demodulation circuit section. The direct conversion receiver is configured to include control means (CPU 19 or the like) that controls to use the determined true value for subsequent reception.
[0026]
In the circuit configured as described above, when the IF input 28 is an input signal in the form of a QPSK signal, the output signal cos ω ₀ t of the reference signal source 10 can be taken out, and an accurate phase shift as a reference for this signal can be realized. The signal is again input to the IF input 28 through the

phase shift circuits

25, 26 and 27. This is expressed by the following formula.
[0027]
Since the signal injected into the IF input 28 is cosω ₀ t + π / 2, the I-axis side signal is
{(1/2) · cos (π / 2)} + {(1/2) · cos (2ω ₀ t + π / 2)
It becomes. When this signal passes through the low-pass filter 15, 0 appears as an output.
[0028]
On the other hand, the Q-axis side signal is
cos (ω ₀ t + π / 2) · cos {ω ₀ t + (π / 2) + θ}}
= {(1/2) · cos θ} + {(1/2) · cos (2ω ₀ t + π + θ)
It becomes. By passing this signal through the low-pass filter 15, (1/2) · cos θ appears in the output.
[0029]
Here, if the orthogonality is maintained, a DC value voltage of 1/2 appears in the Q-axis output, and the value becomes smaller as there is an angular error. That is, if the level of the DC voltage value is detected by the A / D converter 21 at the subsequent stage, the angle error of the phase shift circuit 12 possessed by the receiving circuit can be measured.
[0030]
Further, since the

phase shift circuits

25, 26, and 27 are provided by dividing the reception frequency range into several points, each angle error of the divided frequency band can be stored in the memory 20. That is, the angle error in each frequency band can be determined by the DC voltage level detected by the A / D converter 21. However, it is not known in which direction this angular error is ±.
[0031]
Now, since the phase correction circuit 22 for correcting the phase before demodulation is interposed in the tuner, the vector obtained from the I-axis signal and the Q-axis signal can be rotated and corrected. Can use an error angle value already stored in the memory 20 as a correction candidate value.
[0032]
Therefore, since the error angle information that can be measured and stored in the memory 20 does not include information in the plus / minus direction, when it is first received, bit error rate data (BER) is measured from the reception result, plus θ, A probable one is selected from the minus θ, and the “frequency / angle error value” stored in the memory 20 is rewritten to data with polarity and used for subsequent reception.
[0033]
As for the first reception, it is most desirable to look at the time of device production, but there is no problem even if data obtained as a result of actual use by the user is used.
[0034]
Although three phase shift circuits 25 to 27 corresponding to each of a plurality of reception frequency ranges corresponding to the reception characteristics of the tuner are configured, the selection of this number is completely arbitrary, and the size of the reception frequency range is large. Can be designed freely.
[0035]
In addition, the phase shift means including the phase shift circuits 25 to 27 may be configured to be built in the direct conversion receiver or connected in the state of an external jig, depending on the control means. The determination of the true value to be performed and the control to be used for the subsequent reception with the determined true value may be performed at the time of product production, or may be performed when the user first receives it. good.
[0036]
【The invention's effect】
As is clear from the above description, the direct conversion receiver according to the present invention can be controlled so as to maintain the orthogonality of π / 2 over a wide range of reception bands such as satellite broadcast reception, and the optimum sensitivity can be obtained. There is no sacrifice.
[0037]
Further, even a direct conversion receiver having a large angle error and no automatic correction function can be used without deteriorating the bit error rate performance.
[0038]
Therefore, according to the present invention, a direct conversion receiver without sacrificing optimum sensitivity can be provided.
[Brief description of the drawings]
FIG. 1 is a block circuit diagram showing a schematic circuit configuration of an embodiment of a direct conversion receiver according to the present invention.
FIG. 2 is a block circuit diagram for explaining an example of a conventional direct conversion receiver.
[Explanation of symbols]
3 amplifier 4, 5

mixing circuit

6, 7, 13, 24 amplifier 10 reference signal source 11 variable capacitance diode 12 phase shift circuit 14 frequency dividing circuit 15 low pass filter 16 crystal oscillator 17 N frequency dividing circuit 18 phase comparison circuit 19 CPU
20 Memory 21 A / D Converter 22 Phase Correction Circuit 23 Signal Processing Circuit 25-27 Phase Shift Circuit

Claims

In a direct conversion receiver that performs demodulation directly with a signal having the same frequency as the input frequency of the IF signal when demodulating an IF signal obtained by receiving radio waves with a tuner,
Receiving the output of the local oscillator included in the demodulation circuit portion, said provided separately from the phase shifting circuit having a tuner, and performs a 90-degree phase shift, each of the plurality of reception frequency ranges to meet the reception characteristic of the tuner A plurality of phase shift means provided corresponding to
Injection circuit means capable of injecting a signal to the input of the IF signal via the phase shift means;
An error detection means for detecting an angle error appearing in the output of the phase shift circuit of the tuner and the output of each of the I demodulation axis and the Q demodulation axis when a signal is injected by the injection circuit means;
Storage means for storing angle error data obtained by the error detection means;
Control means for determining the true value of the angle error from the angle error data stored in the storage means and the output of the demodulation circuit unit, and controlling the determined true value to be used for subsequent reception. A direct conversion receiver characterized by:

The direct conversion receiver according to claim 1, wherein the phase shift means is built in the direct conversion receiver.

In a direct conversion receiver that performs demodulation directly with a signal having the same frequency as the input frequency of the IF signal when demodulating an IF signal obtained by receiving radio waves with a tuner,
Receives the output of the local oscillation circuit of the demodulation circuit unit, is provided separately from the phase shift circuit of the reception tuner, and performs a phase shift of 90 degrees, and the state of the external jig with respect to the direct conversion receiver A phase shifting means configured to be connectable at
Injection circuit means capable of injecting a signal to the input of the IF signal via the phase shift means;
An error detection means for detecting an angle error appearing in the output of the phase shift circuit of the tuner and the output of each of the I demodulation axis and the Q demodulation axis when a signal is injected by the injection circuit means;
Storage means for storing angle error data obtained by the error detection means;
Control means for determining the true value of the angle error from the angle error data stored in the storage means and the output of the demodulation circuit unit, and controlling the determined true value to be used for subsequent reception. A direct conversion receiver characterized by:

4. The determination of the true value performed by the control means and the control performed to use the determined true value for subsequent reception are performed at the time of product production. The direct conversion receiver described .