JP3874649B2

JP3874649B2 - Balanced circuit

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Publication number: JP3874649B2
Application number: JP2001352548A
Authority: JP
Inventors: 哲朗板倉; 隆上野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-11-19
Filing date: 2001-11-19
Publication date: 2007-01-31
Anticipated expiration: 2021-11-19
Also published as: JP2003152474A

Description

【０００１】
【発明の属する技術分野】
本発明は、差動信号を取り扱う平衡回路に関し、より詳しくは差動信号の正負の信号を各々伝達するカレントミラー回路の周波数特性改善に関する。
【０００２】
【従来の技術】
集積回路の進歩は著しく、製造プロセスの微細化も年々進んでいる。製造プロセスの微細化によりトランジスタ単体の性能は上がるものの耐圧が低くなってきている。このため、印加できる電源電圧が下がっている。電源電圧が下がると回路中、電圧で扱える信号振幅は小さくなってしまい所望の信号対雑音比（S／N）を実現するのが困難となる。これを解決するために従来単相で扱ってきた電圧信号を差動で扱う平衡回路により、単相の倍の電圧信号振幅を実現してきた。平衡回路とは、差動成分と同相成分を有する電圧信号を増幅するための増幅器であり、同相成分を抑圧し、差動成分を増幅する機能を有する。
【０００３】
そして、差動入力・差動出力を扱う平衡回路では同相信号を抑圧する必要があり、これを実現するためにコモンモードフィードバックを備えていた。このコモンモードフィードバック回路の設計において、差動電圧入力・差動電圧出力の差動回路（以下、単に差動出力の差動回路という）は差動電圧入力（前段にトランスコンダクタを設ける場合は差動電流入力）・単相電流出力の差動回路（以下、単に単相出力の差動回路という）に比べ煩雑なため、発振などの不具合を起こしやすかった。
【０００４】
これを避けるため、複数の差動入力端子を有し、単相出力の差動回路を二組用いた同相除去機能を有する平衡構成が特開平11-17466号公報に開示されている。この構成は、単相出力の差動回路を基本としているのでコモンモードフィードバック回路の設計が容易であるが、差動入力から単相出力への変換に用いるカレントミラー回路を必要とする。
【０００５】
説明の簡略化のため、同相成分除去に関わるコモンモードフィードバック部を省略した単相出力の差動回路を二組用いる平衡型トランスコンダクタ回路を図７に示す。
【０００６】
まず、信号の流れについて第１の単相出力(Single End)の差動回路SE-1を用いて説明する。プラス入力端子In+からの電圧信号はトランジスタMN11で電流信号に変換される。変換された電流信号は、トランジスタMN15を経由して、カレントミラー回路の入力トランジスタMP13に入力され、カレントミラー回路の出力トランジスタMP14で複製される。一方、マイナス入力端子In-からの電圧信号はトランジスタMN12で電流信号に変換される。変換された電流信号はトランジスタMN16を経由する。そして、差動回路SE-1の単相出力端子であるOut+には、MP14から出力された電流信号からMN16に入力される電流信号を引いた分が流れる。ここで、トランジスタMN15、MN16と反転増幅器A11,A12でインピーダンス変換回路であるレギュレーティッドカスコード回路(Regulated Cascode Circuit)RGC1を構成している。そして、第２の単相出力の差動回路SE-2も同様である。
【０００７】
次に、図７の回路の問題点を説明する。例えば第１の単相出力の差動回路SE-1のマイナス入力端子からプラス出力端子Out+に信号が伝達するには、トランジスタMN12とMN16を通過する。これに対して、差動回路SE-1プラス入力端子からプラス出力端子Out+に信号が伝達するには、対応するトランジスタMN11とMN15だけでなくカレントミラーを構成するトランジスタMP13とMP14も通過することになる。トランジスタMP13やMP14の通過時間だけでなく、トランジスタMP13とMP14のゲート-ソース間容量（以下、ゲート容量という）とゲートでのインピーダンス（この場合は、およそトランジスタMP13のトランスコンダクタンスの逆数となる）で構成される寄生の１次の低域通過フィルタにより、さらに伝達時間がかかる。よって、マイナス入力端子から入力される信号とプラス入力端子から入力される信号が出力端子Out+に伝達される時間が異なるため、同じ遅延時間で加算されない。特に周波数の高い成分では、この遅延時間差による移相が顕著になるため、周波数特性の劣化を引き起こすという問題があった。
【０００８】
【発明が解決しようとする課題】
本発明は、上記問題点に鑑みてなされたもので、その目的とするところは、カレントミラー回路を有する平衡回路の周波数特性を改善することにある。
【０００９】
【課題を解決するための手段】
第１の発明は、差動電圧信号の一方が入力される第１ノードと、前記差動電圧信号の他方が入力される第２ノードと、前記第１ノードの電圧を電流に変換する第１の電圧−電流変換回路と、前記第１の電圧−電流変換回路の出力信号がドレインに入力される入力トランジスタ、及び出力トランジスタを有する第１カレントミラー回路と、前記第１カレントミラー回路の入力トランジスタのドレインとゲートとを低周波的に短絡させる第１短絡経路を形成する第１抵抗素子と、前記第１カレントミラー回路の出力トランジスタのドレインにドレインが接続された第１カスコードトランジスタと、前記第１カスコードトランジスタのソースの電流を前記第２ノードの電圧によって制御する第２の電圧−電流変換回路と、前記第２ノードの電圧を電流に変換する第３の電圧−電流変換回路と、前記第３の電圧−電流変換回路の出力信号がドレインに入力される入力トランジスタ、及び出力トランジスタを有する第２カレントミラー回路と、前記第２カレントミラー回路の入力トランジスタのドレインとゲートとを低周波的に短絡させる第２短絡経路を形成する第２抵抗素子と、前記第２カレントミラー回路の出力トランジスタのドレインにドレインが接続された第２カスコードトランジスタと、前記第２カスコードトランジスタのソースの電流を前記第１ノードの電圧によって制御する第４の電圧−電流変換回路と、前記第１カレントミラー回路の入力トランジスタのドレインと前記第２カスコードトランジスタのソースとを高周波的に短絡させる容量素子と、前記第２カレントミラー回路の入力トランジスタのドレインと前記第１カスコードトランジスタのソースとを高周波的に短絡させる容量素子と、前記第１カレントミラー回路の出力トランジスタのドレインの出力信号を出力する第３ノードと、前記第２カレントミラー回路の出力トランジスタのドレインの出力信号を出力する第４ノードと、を備える平衡回路である。
【００１０】
第２の発明は、前記第１抵抗素子は前記第１カレントミラー回路のトランジスタのゲート寄生容量と共に第１の低域通過フィルタを構成し、前記第２抵抗素子は前記第２カレントミラー回路のトランジスタのゲート寄生容量と共に第２の低域通過フィルタを構成する平衡回路である。
【００１１】
第３の発明は、差動電圧信号の一方が入力される第１ノードと、前記差動電圧信号の他方が入力される第２ノードと、前記第１ノードの電圧を電流に変換する第１の電圧−電流変換回路と、前記第１の電圧−電流変換回路の出力信号がドレインに入力される第１の入力トランジスタ、第１の出力トランジスタ、及び一端が前記第１の入力トランジスタのドレインに接続し他端が前記第１の入力トランジスタのゲートに接続する第１抵抗素子を有する第１カレントミラー回路と、前記第１の出力トランジスタのドレインにドレインが接続された第１カスコードトランジスタと、前記第１カスコードトランジスタのソースの電流を前記第２ノードの電圧によって制御する第２の電圧−電流変換回路と、前記第２ノードの電圧を電流に変換する第３の電圧−電流変換回路と、前記第３の電圧−電流変換回路の出力信号がドレインに入力される第２の入力トランジスタ、第２の出力トランジスタ、及び一端が前記第２の入力トランジスタのドレインに接続し他端が前記第２の入力トランジスタのゲートに接続する第２抵抗素子を有する第２カレントミラー回路と、前記第２の出力トランジスタのドレインにドレインが接続された第２カスコードトランジスタと、前記第２カスコードトランジスタのソースの電流を前記第１ノードの電圧によって制御する第４の電圧−電流変換回路と、前記第１の入力トランジスタのドレインと前記第２カスコードトランジスタのソースとを高周波的に短絡させる容量素子と、前記第２の入力トランジスタのドレインと前記第１カスコードトランジスタのソースとを高周波的に短絡させる容量素子と、前記第１の出力トランジスタのドレインの出力信号を出力する第３ノードと、前記第２の出力トランジスタのドレインの出力信号を出力する第４ノードと、を備える平衡回路である。
【００１２】
第４の発明は、差動電圧信号の一方が入力される第１ノードと、前記差動電圧信号の他方が入力される第２ノードと、前記第１ノードの電圧を電流に変換する第１の電圧−電流変換回路と、前記第１の電圧−電流変換回路の出力信号がドレインに入力される第１の入力トランジスタ、一端が前記第１の入力トランジスタのゲートに接続する第１抵抗素子、および、前記第１抵抗素子の他端と前記第１の入力トランジスタのドレインとにゲートが接続する第１出力トランジスタ、を有する第１カレントミラー回路と、前記第１の出力トランジスタのドレインにドレインが接続された第１カスコードトランジスタと、前記第１カスコードトランジスタのソースの電流を前記第２ノードの電圧によって制御する第２の電圧−電流変換回路と、前記第２ノードの電圧を電流に変換する第３の電圧−電流変換回路と、前記第３の電圧−電流変換回路の出力信号がドレインに入力される第２の入力トランジスタ、一端が前記第２の入力トランジスタのゲートに接続する第２抵抗素子、および、前記第２抵抗素子の他端と前記第２の入力トランジスタのドレインとにゲートに接続第２の出力トランジスタ、を有する第２カレントミラー回路と、前記第２の出力トランジスタのドレインにドレインが接続された第２カスコードトランジスタと、前記第２カスコードトランジスタのソースの電流を前記第１ノードの電圧によって制御する第４の電圧−電流変換回路と、前記第１の入力トランジスタのドレインと前記第２カスコードトランジスタのソースとを高周波的に短絡させる容量素子と、前記第２の入力トランジスタのドレインと前記第１カスコードトランジスタのソースとを高周波的に短絡させる容量素子と、前記第１の出力トランジスタのドレインの出力信号を出力する第３ノードと、前記第２の出力トランジスタのドレインの出力信号を出力する第４ノードと、を備える平衡回路である。
【００１３】
第５の発明は、前記第１カスコードトランジスタのソースとゲートとの間に設けられた第１反転増幅器と、前記第２カスコードトランジスタのソースとゲートとの間に設けられた第２反転増幅器と、をさらに備える平衡回路である。
【００１４】
本発明の平衡回路によれば、カレントミラー回路内に抵抗素子を設けることによって低周波成分だけカレントミラー動作させる周波数依存型カレントミラーになり、高周波成分はカレントミラー回路の後段のカスコードトランジスタのソースに直接伝達され、カレントミラー回路を通過しないので、カレントミラー回路を構成するトランジスタのゲート容量で形成される寄生の低域通過フィルタによる遅延時間の影響を避けることができ、周波数特性を改善することができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の発明の実施形態では全て電界効果トランジスタ(FET)を用いた例について説明する。
【００１６】
（第１の実施形態）
図１は第1の実施形態に係る平衡回路のブロック図である。この平衡回路は、単相出力の差動回路SE-1とSE-2より構成されている。差動回路SE-1とSE-2は単相出力するためのカレントミラー回路(MP13,MP14とMP23,MP24)をそれぞれ有しており、さらに、各カレントミラー回路の出力トランジスタ（MP14,MP24）の後段にはカスコードトランジスタ（MP16,MP26）がそれぞれ接続されている。差動回路SE-1とSE-2の入力端子In+、In-には差動電圧信号が入力される。差動回路SE-1のノードＡ（カレントミラー回路の入力トランジスタMP13のドレイン側に設けられ、MP13のドレインとゲートを短絡させるためのノード）ならびに出力端子Out+が接続されるノードに、入力差動電圧信号に応じて差動増幅器（不図示）によって変換された電流i11、i12が流れる。同様に、差動回路SE-2のノードＢ（カレントミラー回路の入力トランジスタMP23のドレイン側に設けられ、MP23のドレインとゲートを短絡させるためのノード）ならびに出力端子Out-が接続されるノードに入力差動電圧信号に応じて差動増幅器（不図示）によって変換された電流信号i21、i22が流れる。ここで、各々の電流信号は、i11=i22, i21=i12, i12=-i11の関係が成り立っている。ここでは説明を簡単にするため、おのおの信号電流に含まれる同相成分はゼロとしている。
【００１７】
さらに、差動回路SE-1のノードＡと,差動回路SE-2のMP24とMP26との間のノードＸと,を高周波的に接続する容量素子Cf1がある。同様に、差動回路SE-2のノードＢと,差動回路SE-1のMP14とMP16との間のノードＺと,を高周波的に接続する容量素子Cf2がある。また、MP16のドレインは出力端子Out+と接続し、同様に、MP26のドレインは出力端子Out-と接続している。
【００１８】
次に、電流の流れを説明する。まず、差動回路SE-1において、カレントミラー回路を構成するトランジスタMP13のゲート・ドレイン間には低域通過フィルタLPF1が接続されているので、電流信号の周波数が低い時は通常のカレントミラー回路として動作するが、低域通過フィルタLPF1のカットオフ周波数より高い周波数では、電流信号はトランジスタMP13のゲートに伝わらないため、カレントミラー回路としては動作せず、トランジスタMP13は定電流源として動作する。尚、低域通過フィルタLPF1としては1次型RCローパスフィルタを用いればよい。
【００１９】
このため、カレントミラー回路の入力インピーダンスは、低周波ではトランジスタMP13のトランスコンダクタンスの逆数となり、低域通過フィルタLPF1のカットオフ周波数より高い高周波ではトランジスタMP13の出力抵抗となる。このように、トランジスタMP13,MP14、ならびに低域通過フィルタLPF1により周波数依存カレントミラー回路を構成している。
【００２０】
よって、電流信号i11の低周波成分は、カレントミラー回路の入力トランジスタMP13に入力され、出力トランジスタMP14で複製される。そして、容量素子Cf2を介して別の差動回路SE-2から伝達される電流信号 -i21(=-i12=i11) の高周波成分とともにカスコードトランジスタMP16を経由して、Iout+ =i11-i12 =i11-(-i11) =2i11 が出力端子Out+に出力される。
【００２１】
同様に、差動回路SE-2において、電流信号i21の低周波成分は、カレントミラー回路の入力トランジスタMP23に入力され、出力トランジスタMP24で複製され、i21の低周波成分となる。そして、容量素子Cf1を介して別の差動回路SE-1から伝達されるi21(=-i11)の高周波成分とともにカスコードトランジスタMP26を経由するので、出力端子Out-の電流信号はIout- =i21-i22 =i21-(-i21) =2i21となる。このような構成をとることにより、一方の差動信号電流の高周波成分をカレントミラー回路を介さずに他方の差動信号電流と合成して出力できるため、従来問題となっていたカレントミラー回路の遅延時間による高周波成分の移相を大幅に軽減でき、これによる周波数特性の劣化を防ぐことができる。
【００２２】
図２は、図１の具体的構成を示した回路図である。差動回路SE-1の低域通過フィルタLPF1は、入力トランジスタMP13のドレインとゲートを短絡させる経路であって、共通ゲート（ノードＡとＡ’の間）に設けられた抵抗素子R1と、トランジスタMP13とMP14の（寄生の）ゲート容量C11とC12によりＲＣ一次の低域通過フィルタを構成している。同様に、差動回路SE-2の低域通過フィルタLPF2は、入力トランジスタM23のドレインとゲートを短絡させる経路であって、共通ゲート（ノードＢとＢ’の間）に設けられた抵抗素子R2と、トランジスタMP23とMP24の（寄生の）ゲート容量C21とC22で構成されている。
【００２３】
同図では、低域通過フィルタの構成例として、トランジスタの（寄生の）ゲート容量を用いた場合を示したが、別途、（寄生の）ゲート容量に並列に容量素子を接続する構成にしても良い。
【００２４】
（第２の実施形態）
図３は第２の実施形態に係る平衡回路のブロック図であり、図１で説明した第1の実施形態の変形例である。図１では、カスコードトランジスタをカレントミラー回路を構成するトランジスタと同じ導電型（P型）のトランジスタを用いているが、第２の実施形態では、カレントミラー回路を構成するトランジスタと異なる導電型（N型）のトランジスタMN16,MN26をカスコードトランジスタに用いている。この場合、出力端子Out+はMP14とMN16の間にあり、同様に、出力端子Out-はMP24とMN26の間にある。また、Cf1によってノードＡと高周波的に接続されているノードＸ’はMN26のソース側にあり、同様に、Cf2によってノードＢと高周波的に接続されているノードＺ’はMN16のソース側にある。
【００２５】
本実施形態でも、第1の実施形態と同様、従来問題となっていたカレントミラー回路の遅延時間による高周波成分の移相を大幅に軽減でき、これによる周波数特性の劣化を防ぐことができる。
【００２６】
図４は、図３に示した第２の実施形態に係る平衡回路の具体的な構成を示す回路図であり、さらにトランスコンダクタ回路とRGC回路を追加している。トランジスタMN11やMN12（トランジスタMN21やMN22）がトランスコンダクタとして動作し、このトランスコンダクタの電流バッファとして動作するRGC1（RGC2）は、トランジスタMN15と反転増幅器A11（トランジスタMN25と反転増幅器A21）、及びトランジスタMN16と反転増幅器A12（トランジスタMN26と反転増幅器A22）で構成されている。ここで、RGC1（RGC2）を出力インピーダンスを低くするために出力バッファとして用いている。この出力バッファのためだけであれば、トランジスタMN16と反転増幅器A12（トランジスタM26と反転増幅器A22）さえあれば十分であるが、本平衡回路では、カスコードトランジスタも差動回路（MN15とMN16、又はMN25とMN26）で構成しているので、RGC1(RGC2)も差動化させているに過ぎない。差動回路SE-1のマイナス入力端子からプラス出力端子Out+に信号が伝達するには、トランジスタMN12とMN16を通過する。これに対して、差動回路SE-1プラス入力端子からプラス出力端子Out+に信号が伝達するには、トランジスタMN11にて電流に変換された信号の低周波成分はカレントミラー回路の入力トランジスタMP13に入力され、出力トランジスタMP14で複製され出力端子Out+に出力される。この低周波成分は、カレントミラー回路を構成するトランジスタMP13やMP14を通過する時間分、マイナス入力端子からトランジスタMN12とMN16を介してプラス出力端子Out+に信号が伝達する時間より多くかかるが周波数が低いので、この遅延時間差による位相差は少ない。
【００２７】
一方、本来（周波数依存性のない通常のカレントミラー回路の場合）トランジスタMP13を介し、MP14にて複製されプラス出力端子Out+に出力されるべき高周波成分は、差動回路SE-2のマイナス入力端子からトランジスタMN25介して電流に変換された信号の高周波成分と等しく、この高周波成分を容量Cf2とカスコードトランジスタMN16を介してプラス出力端子Out+に加算出力される
これにより、高周波成分がカレントミラー回路を通過するのを避けることができ、つまり、カレントミラー回路で生じる遅延時間による移相を避けることができるので、マイナス入力端子からトランジスタMN12とMN16を介してプラス出力端子Out+に出力される高周波成分との位相差を低減でき、平衡トランスコンダクタ回路の周波数特性を改善できる。また、差動回路SE-2は差動回路SE-1と対称の構成となっており、その動作はSE-1と同じである。
【００２８】
（第３の実施形態）
図５は第３の実施形態に係る平衡回路のブロック図であり、図１で説明した第1の実施形態の変形例である。図１では、低域通過フィルタLPF1(LPF2)をMP13とMP14（MP23とMP24）の共通ゲート（ノードＡとＡ’の間）に配してあるが、本実施形態では、MP13（MP23）のゲートのみ（ノードＡ’とMP13のゲートとの間（ノードＢ’とMP23のゲートとの間））に低域通過フィルタLPF3(LPF4)を配する構成となっている。LPF3(LPF4)としては、図２のLPF1(LPF2)と同様に寄生容量と抵抗素子によるRCローパスフィルタで良い。
【００２９】
本実施形態でも、カレントミラーの入力インピーダンスは、低周波ではトランジスタMP13（MP23）のトランスコンダクタンスの逆数となり、低域通過フィルタLPF3(LPF4)のカットオフ周波数より高い高周波ではトランジスタMP13（MP23）の出力抵抗となり、第１の実施形態と同様の効果が得られる。
【００３０】
尚、図１の場合（すなわち、ノードＡとＡ’の間にLPF1を（ノードＢとＢ’の間にLPF2を）設けた場合）は、等価的には、ノードＡ’とMP13のゲートとの間及びノードＡ’とMP14のゲートとの間に（ノードＢ’とMP23のゲートとの間及びノードＢ’とMP24のゲートとの間に）低域通過フィルタが設けられているのと同じである。したがって、図５の場合にも、LPF3及びLPF4の他に、ノードＡ’とMP14のゲートとの間、及び、ノードＢ’とMP24のゲートとの間に別の低域通過フィルタを設けても良い。
【００３１】
図６は、図５の具体的な構成を示す回路図である。差動回路SE-1(SE-2)の低域通過フィルタLPF3(LPF4)は、入力トランジスタMP13(MP23)のドレインとゲートを短絡させる経路であって、MP13（MP23）のゲートのみ（ノードＡ’とMP13のゲートとの間（ノードＢ’とMP23のゲートとの間））に設けられた抵抗素子R3(R4)と、トランジスタMP13(MP23)の（寄生の）ゲート容量C11(C21)によりＲＣ一次の低域通過フィルタを構成している。
【００３２】
（その他の実施形態）
以上第１〜第３の実施形態を説明したが、これらは適宜組み合わせることができるのは言うまでもない。また、使用するトランジスタとしてはFETを用いて説明したが、バイポーラトランジスタを用いても良い。この場合、pチャネルFETの代わりにpnp形バイポーラを、nチャネルFETの代わりにnpn形バイポーラを用いればよい。
【００３３】
【発明の効果】
以上説明してきたように、本発明の平衡回路によれば、カレントミラー回路を構成するトランジスタのゲート或いはベース容量で形成される低域通過フィルタによる遅延時間の影響を避けることができ、周波数特性を改善することができる。
【図面の簡単な説明】
【図１】第1の実施形態に係る平衡回路のブロック図。
【図２】第1の実施形態に係る平衡回路の具体的な回路図。
【図３】第２の実施形態に係る平衡回路のブロック図。
【図４】第２の実施形態に係る平衡回路の具体的な回路図。
【図５】第３の実施形態に係る平衡回路のブロック図。
【図６】第３の実施形態に係る平衡回路の具体的な回路図。
【図７】従来の平衡回路の回路図。
【符号の説明】
In+,In- 入力端子
Out+,Out- 出力端子
LPF 低域通過フィルタ
A11,A12,A21,A22 反転増幅器
MP Pチャネルトランジスタ
MN Nチャネルトランジスタ
Vdd 第1の電源電位点
Vss 第2の電源電位点
Cf1,Cf2 容量素子
C11,C12,C21,C22 寄生容量
R 抵抗素子
SE 差動入力、単相出力回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a balanced circuit that handles differential signals, and more particularly to improvement of frequency characteristics of a current mirror circuit that transmits positive and negative signals of differential signals.
[0002]
[Prior art]
The progress of integrated circuits is remarkable, and the miniaturization of manufacturing processes is progressing year by year. The miniaturization of the manufacturing process increases the performance of a single transistor, but the withstand voltage is decreasing. For this reason, the power supply voltage which can be applied is falling. When the power supply voltage decreases, the signal amplitude that can be handled by the voltage in the circuit becomes small, and it becomes difficult to achieve a desired signal-to-noise ratio (S / N). In order to solve this problem, a voltage signal amplitude twice as large as that of a single phase has been realized by a balanced circuit that differentially handles a voltage signal that has been conventionally handled in a single phase. The balanced circuit is an amplifier for amplifying a voltage signal having a differential component and an in-phase component, and has a function of suppressing the in-phase component and amplifying the differential component.
[0003]
In a balanced circuit that handles differential inputs and differential outputs, it is necessary to suppress common-mode signals, and common mode feedback is provided to achieve this. In the design of this common mode feedback circuit, differential voltage input / differential voltage output differential circuit (hereinafter simply referred to as differential output differential circuit) is differential voltage input (if a transconductor is provided in the previous stage, the difference is Dynamic current input) and single-phase current output differential circuit (hereinafter simply referred to as single-phase output differential circuit), it is more complicated, and thus problems such as oscillation are likely to occur.
[0004]
In order to avoid this, Japanese Patent Laid-Open No. 11-17466 discloses a balanced configuration having a plurality of differential input terminals and having a common-mode rejection function using two sets of differential circuits with single-phase output. Since this configuration is based on a single-phase output differential circuit, it is easy to design a common mode feedback circuit, but it requires a current mirror circuit used for conversion from differential input to single-phase output.
[0005]
For simplification of explanation, FIG. 7 shows a balanced transconductor circuit using two sets of single-phase output differential circuits in which the common mode feedback unit related to common-mode component removal is omitted.
[0006]
First, the signal flow will be described using the first single-phase output (Single End) differential circuit SE-1. The voltage signal from the positive input terminal In + is converted into a current signal by the transistor MN11. The converted current signal is input to the input transistor MP13 of the current mirror circuit via the transistor MN15 and duplicated by the output transistor MP14 of the current mirror circuit. On the other hand, the voltage signal from the minus input terminal In− is converted into a current signal by the transistor MN12. The converted current signal passes through the transistor MN16. Then, a value obtained by subtracting the current signal input to MN16 from the current signal output from MP14 flows through Out + which is a single-phase output terminal of the differential circuit SE-1. Here, the transistors MN15 and MN16 and the inverting amplifiers A11 and A12 constitute a regulated cascode circuit RGC1 which is an impedance conversion circuit. The same applies to the second single-phase differential circuit SE-2.
[0007]
Next, problems of the circuit of FIG. 7 will be described. For example, in order to transmit a signal from the negative input terminal of the first single-phase output differential circuit SE-1 to the positive output terminal Out +, the signal passes through the transistors MN12 and MN16. On the other hand, in order to transmit a signal from the differential circuit SE-1 plus input terminal to the plus output terminal Out +, not only the corresponding transistors MN11 and MN15 but also the transistors MP13 and MP14 constituting the current mirror pass through. Become. Not only the transit time of the transistors MP13 and MP14, but also the gate-source capacitance of the transistors MP13 and MP14 (hereinafter referred to as gate capacitance) and the impedance at the gate (in this case, approximately the reciprocal of the transconductance of the transistor MP13) The parasitic first-order low-pass filter that is constructed further takes transmission time. Therefore, since the time for transmitting the signal input from the minus input terminal and the signal input from the plus input terminal to the output terminal Out + is different, they are not added with the same delay time. In particular, in a component having a high frequency, the phase shift due to the delay time difference becomes significant, which causes a problem of causing deterioration of frequency characteristics.
[0008]
[Problems to be solved by the invention]
The present invention has been made in view of the above problems, and an object thereof is to improve the frequency characteristics of a balanced circuit having a current mirror circuit.
[0009]
[Means for Solving the Problems]
According to a first aspect of the present invention, there is provided a first node to which one of differential voltage signals is input, a second node to which the other of the differential voltage signals is input, and a first node that converts a voltage at the first node into a current. Voltage-current conversion circuit, an input transistor to which an output signal of the first voltage-current conversion circuit is input to a drain, a first current mirror circuit having an output transistor, and an input transistor of the first current mirror circuit A first resistance element that forms a first short-circuit path that short-circuits the drain and gate of the first current mirror circuit; a first cascode transistor having a drain connected to a drain of an output transistor of the first current mirror circuit; A second voltage-current conversion circuit that controls the current of the source of one cascode transistor by the voltage of the second node; and the voltage of the second node Third voltage to be converted to - current conversion circuit, the third voltage - a second current mirror circuit having an input transistor and an output transistor output signal of the current conversion circuit is input to the drain, the second current A second resistance element that forms a second short-circuit path that short-circuits the drain and gate of the input transistor of the mirror circuit at a low frequency; and a second cascode in which the drain is connected to the drain of the output transistor of the second current mirror circuit A transistor, a fourth voltage-current conversion circuit that controls the current of the source of the second cascode transistor by the voltage of the first node, the drain of the input transistor of the first current mirror circuit, and the second cascode transistor A capacitive element that short-circuits the source at a high frequency, and the second current mirror circuit The drain of the input transistor and the source of the first cascode transistor and a capacitive element for high frequency shorting of a third node for outputting the drain of the output signal of the output transistor of the first current mirror circuit, the second And a fourth node that outputs an output signal of the drain of the output transistor of the current mirror circuit.
[0010]
The second invention, the first resistive element constitutes together first low-pass filter with the gate parasitic capacitance of the transistor of the first current mirror circuit, the second resistive element is a second current mirror a flat衡回path together that make up the second low-pass filter with the gate parasitic capacitance of the transistors in the circuit.
[0011]
According to a third aspect of the present invention, there is provided a first node to which one of the differential voltage signals is input, a second node to which the other of the differential voltage signals is input, and a first node that converts the voltage of the first node into a current. Voltage-current conversion circuit, a first input transistor to which an output signal of the first voltage-current conversion circuit is input to a drain, a first output transistor, and one end thereof to the drain of the first input transistor A first current mirror circuit having a first resistance element connected and connected at the other end to the gate of the first input transistor; a first cascode transistor having a drain connected to the drain of the first output transistor; A second voltage-current conversion circuit that controls a source current of the first cascode transistor by a voltage of the second node; and a third voltage-current conversion circuit that converts the voltage of the second node into a current. Voltage - connecting a second input transistor which output signal of the current conversion circuit is input to the drain, a second output transistor, and the drain of the one end second input transistor - current converter circuit, said third voltage A second current mirror circuit having a second resistance element connected to the gate of the second input transistor at the other end; a second cascode transistor having a drain connected to the drain of the second output transistor; A fourth voltage-current conversion circuit that controls the current of the source of the two cascode transistors according to the voltage of the first node, and the drain of the first input transistor and the source of the second cascode transistor are short-circuited in high frequency. a capacitor element, saws drain and said first cascode transistor of the second input transistor Preparative a capacitive element for high frequency shorting and a third node for outputting the drain of the output signal of said first output transistor, and a fourth node for outputting the drain of the output signal of said second output transistor, the It is a balanced circuit.
[0012]
According to a fourth aspect of the present invention, there is provided a first node to which one of the differential voltage signals is input, a second node to which the other of the differential voltage signals is input, and a first node that converts the voltage of the first node into a current. voltage - current conversion circuit and said first voltage - current first input transistor output signal of the conversion circuit is input to the drain, the first one end Ru connecting to the gate of the first input transistor A first current mirror circuit having a resistance element, a first output transistor having a gate connected to the other end of the first resistance element and a drain of the first input transistor, and a drain of the first output transistor A first cascode transistor having a drain connected to the first cascode transistor; a second voltage-current conversion circuit that controls a current of a source of the first cascode transistor by a voltage of the second node; Third voltage for converting the voltage of the node in the current - current and converting circuit, said third voltage - second input transistor output signal of the current conversion circuit is input to the drain, one end the second input the second resistive element Ru connecting to the gate of the transistor, and a second current mirror circuit having a second output transistor, connected to the gate and the drain of the other end and the second input transistor of said second resistive element A second cascode transistor having a drain connected to the drain of the second output transistor, and a fourth voltage-current conversion circuit for controlling the current of the source of the second cascode transistor by the voltage of the first node; A capacitive element that short-circuits the drain of the first input transistor and the source of the second cascode transistor in a high frequency manner, and the second A capacitive element for high frequency shorting the source of the drain and the first cascode transistor of the input transistor, and a third node for outputting the drain of the output signal of said first output transistor, the second output transistor And a fourth node that outputs an output signal of the drain.
[0013]
A fifth invention is provided between the first inverting amplifier and, source and gate of the second cascode transitional scan data that is provided between the source and the gate of the first cascode transients is te a second inverting amplifier circuit, it is a further Ru comprising flat衡回path.
[0014]
According to balancing circuit of the present invention, at a frequency dependent current mirror for the current mirror operation only the low-frequency component by providing a resistive element in the current mirror circuit, the high-frequency component source of cascode transistor of the subsequent current mirror circuit to be transmitted directly and does not pass through the current mirror circuit, it is possible to avoid the influence of the delay time due to the low-pass filter parasitic formed by gate capacitance of the transistors constituting the current mirror circuit, improve the frequency characteristic can do.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments of the present invention, examples using field effect transistors (FETs) will be described.
[0016]
(First embodiment)
FIG. 1 is a block diagram of a balanced circuit according to the first embodiment. This balanced circuit is composed of differential circuits SE-1 and SE-2 having a single phase output. Differential circuits SE-1 and SE-2 have current mirror circuits (MP13, MP14 and MP23, MP24) for single-phase output, respectively, and output transistors (MP14, MP24) of each current mirror circuit Cascode transistors (MP16, MP26) are connected to the subsequent stage. Differential voltage signals are input to the input terminals In + and In− of the differential circuits SE-1 and SE-2. The differential circuit SE-1 has a node A (a node provided on the drain side of the input transistor MP13 of the current mirror circuit for short-circuiting the drain and gate of MP13) and a node to which the output terminal Out + is connected. Currents i11 and i12 converted by a differential amplifier (not shown) according to the voltage signal flow. Similarly, a node B of the differential circuit SE-2 (a node provided on the drain side of the input transistor MP23 of the current mirror circuit for short-circuiting the drain and the gate of MP23) and a node to which the output terminal Out- is connected. Current signals i21 and i22 converted by a differential amplifier (not shown) according to the input differential voltage signal flow. Here, each current signal has a relationship of i11 = i22, i21 = i12, i12 = −i11. Here, in order to simplify the explanation, the in-phase component included in each signal current is assumed to be zero.
[0017]
Furthermore, there is a capacitive element Cf1 that connects the node A of the differential circuit SE-1 and the node X between MP24 and MP26 of the differential circuit SE-2 at high frequency. Similarly, there is a capacitive element Cf2 that connects the node B of the differential circuit SE-2 and the node Z between MP14 and MP16 of the differential circuit SE-1 at high frequency. The drain of MP16 is connected to the output terminal Out +, and similarly, the drain of MP26 is connected to the output terminal Out−.
[0018]
Next, the current flow will be described. First, in the differential circuit SE-1, a low-pass filter LPF1 is connected between the gate and drain of the transistor MP13 constituting the current mirror circuit. Therefore, when the frequency of the current signal is low, a normal current mirror circuit is used. However, at a frequency higher than the cutoff frequency of the low-pass filter LPF1, the current signal is not transmitted to the gate of the transistor MP13, so that it does not operate as a current mirror circuit, and the transistor MP13 operates as a constant current source. Note that a primary RC low-pass filter may be used as the low-pass filter LPF1.
[0019]
For this reason, the input impedance of the current mirror circuit is the reciprocal of the transconductance of the transistor MP13 at a low frequency, and the output resistance of the transistor MP13 at a high frequency higher than the cutoff frequency of the low-pass filter LPF1. Thus, the transistors MP13 and MP14 and the low-pass filter LPF1 constitute a frequency-dependent current mirror circuit.
[0020]
Therefore, the low frequency component of the current signal i11 is input to the input transistor MP13 of the current mirror circuit and duplicated by the output transistor MP14. Then, Iout + = i11-i12 = i11 via the cascode transistor MP16 together with the high-frequency component of the current signal -i21 (= -i12 = i11) transmitted from another differential circuit SE-2 via the capacitive element Cf2. -(-i11) = 2i11 is output to the output terminal Out +.
[0021]
Similarly, in the differential circuit SE-2, the low frequency component of the current signal i21 is input to the input transistor MP23 of the current mirror circuit, replicated by the output transistor MP24, and becomes the low frequency component of i21. Then, since it passes through the cascode transistor MP26 together with the high frequency component of i21 (= −i11) transmitted from another differential circuit SE-1 via the capacitive element Cf1, the current signal at the output terminal Out− is Iout− = i21 -i22 = i21-(-i21) = 2i21. By adopting such a configuration, the high-frequency component of one differential signal current can be combined with the other differential signal current without passing through the current mirror circuit, so that the current mirror circuit that has been a problem in the past can be output. The phase shift of the high frequency component due to the delay time can be greatly reduced, and the deterioration of the frequency characteristic due to this can be prevented.
[0022]
FIG. 2 is a circuit diagram showing a specific configuration of FIG. The low-pass filter LPF1 of the differential circuit SE-1 is a path for short-circuiting the drain and gate of the input transistor MP13. The resistor R1 provided between the common gate (between the nodes A and A ′), the transistor An RC primary low-pass filter is formed by the (parasitic) gate capacitances C11 and C12 of MP13 and MP14. Similarly, the low-pass filter LPF2 of the differential circuit SE-2 is a path for short-circuiting the drain and gate of the input transistor M23, and is a resistance element R2 provided at the common gate (between the nodes B and B ′). And (parasitic) gate capacitances C21 and C22 of the transistors MP23 and MP24.
[0023]
In the figure, as a configuration example of the low-pass filter, the case where the (parasitic) gate capacitance of the transistor is used is shown. However, a capacitive element is connected in parallel to the (parasitic) gate capacitance. good.
[0024]
(Second Embodiment)
FIG. 3 is a block diagram of a balanced circuit according to the second embodiment, which is a modification of the first embodiment described in FIG. In FIG. 1, the cascode transistor is a transistor having the same conductivity type (P type) as that of the transistor constituting the current mirror circuit. However, in the second embodiment, the conductivity type (N) different from that of the transistor constituting the current mirror circuit is used. Type) transistors MN16 and MN26 are used as cascode transistors. In this case, the output terminal Out + is between MP14 and MN16, and similarly, the output terminal Out− is between MP24 and MN26. Further, the node X ′ connected to the node A by Cf1 in high frequency is on the source side of the MN26, and similarly, the node Z ′ connected to node B in high frequency by Cf2 is on the source side of MN16. .
[0025]
Also in the present embodiment, as in the first embodiment, the phase shift of the high frequency component due to the delay time of the current mirror circuit, which has been a problem in the past, can be greatly reduced, and the deterioration of the frequency characteristics due to this can be prevented.
[0026]
FIG. 4 is a circuit diagram showing a specific configuration of the balanced circuit according to the second embodiment shown in FIG. 3, and further includes a transconductor circuit and an RGC circuit. Transistors MN11 and MN12 (transistors MN21 and MN22) operate as transconductors, and RGC1 (RGC2) operating as a current buffer of the transconductors includes a transistor MN15, an inverting amplifier A11 (transistors MN25 and inverting amplifier A21), and a transistor MN16. And an inverting amplifier A12 (transistor MN26 and inverting amplifier A22). Here, RGC1 (RGC2) is used as an output buffer to lower the output impedance. For this output buffer only, the transistor MN16 and the inverting amplifier A12 (transistor M26 and inverting amplifier A22) are sufficient, but in this balanced circuit, the cascode transistor is also a differential circuit (MN15 and MN16, or MN25). And MN26), RGC1 (RGC2) is merely differentiated. In order to transmit a signal from the negative input terminal of the differential circuit SE-1 to the positive output terminal Out +, the signal passes through the transistors MN12 and MN16. On the other hand, in order to transmit a signal from the differential circuit SE-1 plus input terminal to the plus output terminal Out +, the low frequency component of the signal converted into a current by the transistor MN11 is input to the input transistor MP13 of the current mirror circuit. Input, duplicated by output transistor MP14, and output to output terminal Out +. This low frequency component takes more time than the time it takes to pass through the transistors MP13 and MP14 constituting the current mirror circuit and the signal is transmitted from the negative input terminal to the positive output terminal Out + via the transistors MN12 and MN16, but the frequency is low. Therefore, the phase difference due to this delay time difference is small.
[0027]
On the other hand, the high-frequency component that should be replicated at MP14 and output to the positive output terminal Out + via the transistor MP13 (in the case of a normal current mirror circuit without frequency dependency) is the negative input terminal of the differential circuit SE-2 Is equal to the high-frequency component of the signal converted into current via the transistor MN25, and this high-frequency component is added to the positive output terminal Out + via the capacitor Cf2 and the cascode transistor MN16, so that the high-frequency component passes through the current mirror circuit. In other words, the phase shift due to the delay time generated in the current mirror circuit can be avoided, so that the high-frequency component output from the negative input terminal to the positive output terminal Out + via the transistors MN12 and MN16. The phase difference can be reduced, and the frequency characteristics of the balanced transconductor circuit can be improved. Further, the differential circuit SE-2 has a symmetric configuration with the differential circuit SE-1, and its operation is the same as that of SE-1.
[0028]
(Third embodiment)
FIG. 5 is a block diagram of a balanced circuit according to the third embodiment, which is a modification of the first embodiment described in FIG. In FIG. 1, the low-pass filter LPF1 (LPF2) is arranged in the common gate (between the nodes A and A ′) of MP13 and MP14 (MP23 and MP24), but in this embodiment, MP13 (MP23) The low-pass filter LPF3 (LPF4) is arranged only at the gate (between the node A ′ and the gate of MP13 (between the node B ′ and the gate of MP23)). As LPF3 (LPF4), an RC low-pass filter using a parasitic capacitance and a resistance element may be used as in LPF1 (LPF2) in FIG.
[0029]
Also in this embodiment, the input impedance of the current mirror is the reciprocal of the transconductance of the transistor MP13 (MP23) at low frequencies, and the output of the transistor MP13 (MP23) at high frequencies higher than the cutoff frequency of the low-pass filter LPF3 (LPF4). It becomes resistance and the same effect as 1st Embodiment is acquired.
[0030]
In the case of FIG. 1 (ie, when LPF1 is provided between nodes A and A ′ (LPF2 is provided between nodes B and B ′)), equivalently, the gates of nodes A ′ and MP13 And a low pass filter between nodes A ′ and MP14 (between nodes B ′ and MP23 and between nodes B ′ and MP24). It is. Therefore, in the case of FIG. 5, in addition to LPF3 and LPF4, another low-pass filter may be provided between the node A ′ and the gate of MP14 and between the node B ′ and the gate of MP24. good.
[0031]
FIG. 6 is a circuit diagram showing a specific configuration of FIG. The low-pass filter LPF3 (LPF4) of the differential circuit SE-1 (SE-2) is a path that short-circuits the drain and gate of the input transistor MP13 (MP23), and only the gate of MP13 (MP23) (node A) R3 (R4) provided between 'and the gate of MP13 (between node B' and the gate of MP23) and the (parasitic) gate capacitance C11 (C21) of the transistor MP13 (MP23) An RC primary low-pass filter is configured.
[0032]
(Other embodiments)
Although the first to third embodiments have been described above, it goes without saying that these can be appropriately combined. Further, although the description has been made using the FET as the transistor to be used, a bipolar transistor may be used. In this case, a pnp bipolar may be used instead of the p-channel FET, and an npn bipolar may be used instead of the n-channel FET.
[0033]
【The invention's effect】
As described above, according to the balanced circuit of the present invention, it is possible to avoid the influence of the delay time due to the low-pass filter formed by the gate or base capacitance of the transistor constituting the current mirror circuit, and to improve the frequency characteristics. Can be improved.
[Brief description of the drawings]
FIG. 1 is a block diagram of a balanced circuit according to a first embodiment.
FIG. 2 is a specific circuit diagram of the balanced circuit according to the first embodiment.
FIG. 3 is a block diagram of a balanced circuit according to a second embodiment.
FIG. 4 is a specific circuit diagram of a balanced circuit according to a second embodiment.
FIG. 5 is a block diagram of a balanced circuit according to a third embodiment.
FIG. 6 is a specific circuit diagram of a balanced circuit according to a third embodiment.
FIG. 7 is a circuit diagram of a conventional balanced circuit.
[Explanation of symbols]
In +, In- input terminals
Out +, Out- output terminals
LPF low-pass filter
A11, A12, A21, A22 Inverting amplifier
MP P-channel transistor
MN N-channel transistor
Vdd First power supply potential point
Vss Second power supply potential point
Cf1, Cf2 capacitors
C11, C12, C21, C22 Parasitic capacitance
R resistance element
SE differential input, single phase output circuit

Claims

A first node to which one of the differential voltage signals is input;
A second node to which the other of the differential voltage signals is input;
A first voltage-current conversion circuit for converting the voltage of the first node into a current;
An input transistor to which an output signal of the first voltage-current conversion circuit is input to a drain; and a first current mirror circuit having an output transistor;
A first resistance element that forms a first short-circuit path that short-circuits the drain and gate of the input transistor of the first current mirror circuit at a low frequency;
A first cascode transistor having a drain connected to a drain of an output transistor of the first current mirror circuit;
A second voltage-current conversion circuit for controlling the current of the source of the first cascode transistor by the voltage of the second node;
A third voltage-current conversion circuit for converting the voltage of the second node into a current;
A second current mirror circuit having an input transistor to which an output signal of the third voltage-current conversion circuit is input to a drain, and an output transistor;
A second resistance element that forms a second short-circuit path that short-circuits the drain and gate of the input transistor of the second current mirror circuit at a low frequency;
A second cascode transistor having a drain connected to the drain of the output transistor of the second current mirror circuit;
A fourth voltage-current conversion circuit for controlling the current of the source of the second cascode transistor by the voltage of the first node;
A capacitive element that short-circuits the drain of the input transistor of the first current mirror circuit and the source of the second cascode transistor in a high frequency manner;
A capacitive element for short-circuiting the source of the drain and the first cascode transistor of the input transistor of said second current mirror circuit at high frequency,
A third node for outputting an output signal of the drain of the output transistor of the first current mirror circuit;
A fourth node for outputting an output signal of the drain of the output transistor of the second current mirror circuit;
A balanced circuit comprising:

The first resistance element constitutes a first low-pass filter together with a gate parasitic capacitance of a transistor of the first current mirror circuit,
2. The balanced circuit according to claim 1, wherein the second resistance element constitutes a second low-pass filter together with a gate parasitic capacitance of a transistor of the second current mirror circuit.

A first node to which one of the differential voltage signals is input;
A second node to which the other of the differential voltage signals is input;
A first voltage-current conversion circuit for converting the voltage of the first node into a current;
The first input transistor to which the output signal of the first voltage-current conversion circuit is input to the drain, the first output transistor, and one end connected to the drain of the first input transistor and the other end to the first A first current mirror circuit having a first resistance element connected to the gate of the input transistor;
A first cascode transistor having a drain connected to a drain of the first output transistor;
A second voltage-current conversion circuit for controlling the current of the source of the first cascode transistor by the voltage of the second node;
A third voltage-current conversion circuit for converting the voltage of the second node into a current;
The second input transistor to which the output signal of the third voltage-current conversion circuit is input to the drain, the second output transistor, and one end connected to the drain of the second input transistor and the other end to the second A second current mirror circuit having a second resistive element connected to the gate of the input transistor;
A second cascode transistor having a drain connected to the drain of the second output transistor;
A fourth voltage-current conversion circuit for controlling the current of the source of the second cascode transistor by the voltage of the first node;
A capacitive element that short-circuits the drain of the first input transistor and the source of the second cascode transistor at a high frequency;
A capacitive element for short-circuiting the source of the drain and the first cascode transistor of the second input transistor high frequency,
A third node for outputting an output signal of the drain of the first output transistor;
A fourth node for outputting an output signal of the drain of the second output transistor;
A balanced circuit comprising:

A first node to which one of the differential voltage signals is input;
A second node to which the other of the differential voltage signals is input;
A first voltage-current conversion circuit for converting the voltage of the first node into a current;
The first voltage - current first input transistor output signal of the conversion circuit is input to the drain, a first resistive element Ru Connecting to the gate of the the one end a first input transistor, and the first A first current mirror circuit having a first output transistor having a gate connected to the other end of the resistive element and a drain of the first input transistor ;
A first cascode transistor having a drain connected to a drain of the first output transistor;
A second voltage-current conversion circuit for controlling the current of the source of the first cascode transistor by the voltage of the second node;
A third voltage-current conversion circuit for converting the voltage of the second node into a current;
The third voltage - current second input transistor the output signal of the converting circuit is inputted to the drain, a second resistive element Ru Connecting to the gate of the the one end a second input transistor, and the second A second current mirror circuit having a second output transistor connected to the gate at the other end of the resistive element and the drain of the second input transistor ;
A second cascode transistor having a drain connected to the drain of the second output transistor;
A fourth voltage-current conversion circuit for controlling the current of the source of the second cascode transistor by the voltage of the first node;
A capacitive element that short-circuits the drain of the first input transistor and the source of the second cascode transistor at a high frequency;
A capacitive element for short-circuiting the source of the drain and the first cascode transistor of the second input transistor high frequency,
A third node for outputting an output signal of the drain of the first output transistor;
A fourth node for outputting an output signal of the drain of the second output transistor;
A balanced circuit comprising:

A first inverting amplifier provided between a source and a gate of the first cascode transistor;
A second inverting amplifier provided between a source and a gate of the second cascode transistor;
The balanced circuit according to claim 1, further comprising: