JP3874288B2 - Power supply circuit and semiconductor device integrated therewith - Google Patents

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Description

本発明は、スタンバイ時では低消費電流回路による電圧出力構成とし、通常動作時では高精度電圧出力構成に切換える際に利用できる電源回路及びそれを集積化した半導体装置に関するものである。   The present invention relates to a power supply circuit that can be used when switching to a high-accuracy voltage output configuration in a normal operation and a voltage output configuration using a low current consumption circuit during standby, and a semiconductor device integrated with the power supply circuit.

以下、従来の電源回路及びそれを集積化した半導体装置について説明する。   Hereinafter, a conventional power supply circuit and a semiconductor device integrated with the power supply circuit will be described.

図６は、従来の電源回路及びそれを集積化した半導体装置の回路構成を示す説明図であり、１は電源電圧供給源、２はコイル、３，23，56，57はN-CHトランジスタ、４は電圧出力端子、５，18はダイオード、７は制御回路、８はスタンバイ時（信号24がHI時）は電圧を発生せず通常動作時（信号24がLO時）に所定の電圧を発生する通常動作時電圧発生回路、11は切換え信号出力回路、12はコンデンサ、13は負荷デバイス、19は抵抗、20は定電流源、21は比較器、22は三角波出力回路、24，27，28，29，30，58，59は信号、51，52は他素子と同一半導体基板上にない個別のP-CHトランジスタ（ゲート直下のＮ型半導体領域の電位をソース電位でとってない構成）、53はロジック回路、54，55はP-C Hトランジスタである。   FIG. 6 is an explanatory diagram showing a circuit configuration of a conventional power supply circuit and a semiconductor device in which the power supply circuit is integrated, where 1 is a power supply voltage supply source, 2 is a coil, 3, 23, 56 and 57 are N-CH transistors, 4 is a voltage output terminal, 5 and 18 are diodes, 7 is a control circuit, 8 is a standby circuit (when signal 24 is HI), and does not generate a voltage during normal operation (when signal 24 is LO). Normal operation voltage generation circuit, 11 is a switching signal output circuit, 12 is a capacitor, 13 is a load device, 19 is a resistor, 20 is a constant current source, 21 is a comparator, 22 is a triangular wave output circuit, 24, 27, 28 , 29, 30, 58, 59 are signals, 51, 52 are individual P-CH transistors that are not on the same semiconductor substrate as the other elements (configuration in which the potential of the N-type semiconductor region directly under the gate is not taken as the source potential), 53 is a logic circuit, and 54 and 55 are PCH transistors.

以上のように構成された従来の電源回路及びそれを集積化した半導体装置の動作を図３のタイミングチャートを用いて説明する。   The operation of the conventional power supply circuit configured as described above and the semiconductor device integrated therewith will be described with reference to the timing chart of FIG.

なお、三角波出力回路22の出力信号29の波形は、例として図３のように、MINレベル0.9V、MAXレベル1.1V、周波数100kHzの三角波とし、領域42は、負荷デバイス13での負荷電流が小さい時であり、領域43は、負荷デバイス13での負荷電流が大きい時を示す。   The waveform of the output signal 29 of the triangular wave output circuit 22 is, for example, a triangular wave with a MIN level of 0.9 V, a MAX level of 1.1 V, and a frequency of 100 kHz, as shown in FIG. When the load device 13 is small, the region 43 indicates when the load current in the load device 13 is large.

まず、スタンバイ時では、切換え信号出力回路11の出力信号24がHI状態になり、ロジック回路53の動作により、ロジック出力信号59はLO、ロジック出力信号58はHIを出力し、P-CHトランジスタ51は導通状態、P-CHトランジスタ52は遮断状態になり、また、N-CHトランジスタ23は遮断状態になる。   First, in standby mode, the output signal 24 of the switching signal output circuit 11 is in the HI state. By the operation of the logic circuit 53, the logic output signal 59 outputs LO and the logic output signal 58 outputs HI, and the P-CH transistor 51 Is conductive, the P-CH transistor 52 is cut off, and the N-CH transistor 23 is cut off.

そして、図３における、負荷デバイス13での消費電流が小さい領域42においては、信号30はLO期間の割合が大きいパルスとなり、信号28の電位は、ほぼ1.1Vで収束し、定電流源20の電流をIin、抵抗19の抵抗値をR19、ダイオード18に順方向電流Iinを流した際の端子間電圧をD18とすると、電圧出力端子４の電圧V4(a)は、（数１）のように表される。
（数１）
V4(a) ≒ 1.1 + R19×Iin + D18
また、図３における負荷デバイス13での消費電流が大きい領域43においては、信号30はHI期間の割合が大きいパルスとなり、信号28の電位は、1.1Vから低下し0.9V〜1.1Vの領域において収束し、その値をA（V）とすると、電圧出力端子４の電圧V4(b)は、（数２）のように表される。
（数２）
V4(b) ≒ A + R19×Iin + D18
以上のように、スタンバイ時においては、電圧出力端子４の電圧精度としては状態により0.2V位の変動はあるが、消費電流が小さい制御回路７に基づいた構成を実現できる。 In the region 42 where the current consumption in the load device 13 is small in FIG. 3, the signal 30 is a pulse with a large LO period ratio, and the potential of the signal 28 converges at approximately 1.1 V, and the constant current source 20 Assuming that the current is Iin, the resistance value of the resistor 19 is R19, and the voltage across the terminals when the forward current Iin is passed through the diode 18 is D18, the voltage V4 (a) of the voltage output terminal 4 is It is expressed in
(Equation 1)
V4 (a) ≒ 1.1 + R19 × Iin + D18
Further, in the region 43 where the current consumption in the load device 13 in FIG. 3 is large, the signal 30 becomes a pulse with a large ratio of the HI period, and the potential of the signal 28 decreases from 1.1V to 0.9V to 1.1V region. When the value converges and the value is A (V), the voltage V4 (b) of the voltage output terminal 4 is expressed as (Equation 2).
(Equation 2)
V4 (b) ≒ A + R19 × Iin + D18
As described above, during standby, the voltage accuracy of the voltage output terminal 4 varies by about 0.2 V depending on the state, but a configuration based on the control circuit 7 with low current consumption can be realized.

次に、通常動作時では、切換え信号出力回路11の出力信号24がLO状態になり、ロジック回路53の動作により、ロジック出力信号59はHI、ロジック出力信号58はLOを出力し、P-CHトランジスタ51は遮断状態、P-CHトランジスタ52は導通状態になり、N-CHトランジスタ23は導通状態となってN-CHトランジスタ３のスイッチング動作は停止する。   Next, during normal operation, the output signal 24 of the switching signal output circuit 11 is in the LO state, and the logic output signal 59 outputs HI and the logic output signal 58 outputs LO due to the operation of the logic circuit 53, and P-CH The transistor 51 is cut off, the P-CH transistor 52 is turned on, the N-CH transistor 23 is turned on, and the switching operation of the N-CH transistor 3 is stopped.

そして、通常動作時において通常動作時電圧発生回路８により信号27に高精度な電圧を発生することによって、信号27の電圧をV27、P-CHトランジスタ52でのオン抵抗をR52とし、負荷デバイス13に流れる電流をIoutとすると、電圧出力端子４には、（数３）に表される電圧V4(c)が発生する。
（数３）
V4(c) ≒ V27 − R52×Iout
以上のような動作により、電圧出力端子４にスタンバイ時及び通常動作時において、異なる構成による電圧を出力させることができる。 During normal operation, the normal operation voltage generation circuit 8 generates a highly accurate voltage for the signal 27, whereby the voltage of the signal 27 is V27, the on-resistance of the P-CH transistor 52 is R52, and the load device 13 Assuming that the current flowing through Iout is Iout, the voltage V4 (c) represented by (Equation 3) is generated at the voltage output terminal 4.
(Equation 3)
V4 (c) ≒ V27 − R52 × Iout
By the operation as described above, the voltage output terminal 4 can output voltages having different configurations during standby and during normal operation.

なお、コンデンサ12は、負荷デバイス13での電流変動やN-CHトランジスタ３によるスイッチングノイズを平滑化するためのものである。
特開平１１−３４０８０６号公報 The capacitor 12 is for smoothing current fluctuations in the load device 13 and switching noise caused by the N-CH transistor 3.
Japanese Patent Laid-Open No. 11-340806

しかしながら、上記従来の電源回路及びそれを集積化した半導体装置では、P-CHトランジスタ51，52を他素子とともに同一半導体基板上に構成する場合、P-CHトランジスタのゲート直下のＮ型半導体領域の電位は、図２のようにソース電位でとることが一般的である。こうした場合、通常動作時においては、前述のように電圧出力端子４はV4(c)となるが、図２からもわかるように、P- CHトランジスタ51のドレイン・ソース間にはPN接合が存在し、このPN接合に電流が流れ始める順方向電圧をD51、ダイオード５に電流が流れ始める順方向電圧をD5とすると、電源電圧供給源１の電圧V1が（数４）に示すような条件下では、電圧出力端子４が電源電圧供給源１により、V4(c)より吊り上げられてしまう。
（数４）
V1 ＞ V4(c) + D51 + D5
なお、図２において、31はＰ型半導体基板、32はＮ型拡散層、33はＰ型拡散層、34はＮ型拡散層とアルミ配線のコンタクト抵抗成分を小さくするための濃度の濃いＮ型拡散層、35はＰ型分離拡散層、36はソース、37はドレイン、38はゲート、39は絶縁層、40はアルミ配線、41は保護膜である。 However, in the conventional power supply circuit and the semiconductor device integrated therewith, when the P-CH transistors 51 and 52 are formed on the same semiconductor substrate together with other elements, the N-type semiconductor region directly under the gate of the P-CH transistor In general, the potential is the source potential as shown in FIG. In such a case, during normal operation, the voltage output terminal 4 becomes V4 (c) as described above, but as can be seen from FIG. 2, there is a PN junction between the drain and source of the P-CH transistor 51. Assuming that the forward voltage at which current starts to flow through the PN junction is D51 and the forward voltage at which current starts to flow through the diode 5 is D5, the voltage V1 of the power source 1 is as shown in (Equation 4). Then, the voltage output terminal 4 is lifted from V4 (c) by the power supply voltage supply source 1.
(Equation 4)
V1> V4 (c) + D51 + D5
In FIG. 2, 31 is a P-type semiconductor substrate, 32 is an N-type diffusion layer, 33 is a P-type diffusion layer, and 34 is a high-concentration N-type for reducing the contact resistance component between the N-type diffusion layer and the aluminum wiring. A diffusion layer, 35 is a P-type isolation diffusion layer, 36 is a source, 37 is a drain, 38 is a gate, 39 is an insulating layer, 40 is an aluminum wiring, and 41 is a protective film.

また、さらなる課題としては、スタンバイ時において（信号58はV1）、電源電圧供給源１の電圧が電圧出力端子４の電圧より大幅に低い場合、P-CHトランジスタ52の閾値をVth(52)とすると、例えば前述した負荷デバイス13での消費電流が小さい時において、（数５）に示すような条件においては、スタンバイ時においてもP-CHトランジスタ52が導通状態になってしまう。
（数５）
V4(a) − Vth(52) ≧ V1
同様に、通常動作時においても（信号59はV1）、電源電圧供給源１の電圧が電圧出力端子４の電圧より大幅に低い場合、すなわち、P-CHトランジスタ51の閾値をVth(51)とした場合、例えば前述した負荷デバイス13での消費電流が小さい時で（数６）に示すような条件においては、通常動作時においてもP-CHトランジスタ51が導通状態になってしまう。
（数６）
V4(c) − Vth(51) ≧ V1
本発明は上記従来の問題点を解決するもので、１つ目としては、P-CHトランジスタ51，52を他素子とともに同一半導体基板上に形成し、ゲート直下のＮ型半導体領域の電位をソースと同一電位でとった場合で、通常動作時に、すなわち、P-CHトランジスタ51が遮断状態時に、上記の（数４）の条件下でも、電圧出力端子４の電圧が電源電圧供給源１により吊り上げられることがない構成を実現することを目的としている。 Further, as a further problem, when the voltage of the power supply voltage supply source 1 is significantly lower than the voltage of the voltage output terminal 4 during standby (signal 58 is V1), the threshold of the P-CH transistor 52 is set to Vth (52). Then, for example, when the current consumption in the load device 13 described above is small, the P-CH transistor 52 becomes conductive even during standby under the conditions shown in (Formula 5).
(Equation 5)
V4 (a) − Vth (52) ≧ V1
Similarly, even during normal operation (signal 59 is V1), when the voltage of the power supply voltage supply source 1 is significantly lower than the voltage of the voltage output terminal 4, that is, the threshold value of the P-CH transistor 51 is set to Vth (51). In this case, for example, when the current consumption in the load device 13 is small, the P-CH transistor 51 becomes conductive even under normal operation under the conditions shown in (Equation 6).
(Equation 6)
V4 (c) − Vth (51) ≧ V1
The present invention solves the above-described conventional problems. First, P-CH transistors 51 and 52 are formed on the same semiconductor substrate together with other elements, and the potential of the N-type semiconductor region immediately below the gate is set as the source. In the normal operation, that is, when the P-CH transistor 51 is in the cut-off state, the voltage at the voltage output terminal 4 is lifted by the power supply voltage supply source 1 even under the condition of the above (Equation 4). The purpose is to realize a configuration that is never performed.

２つ目としては、スタンバイ時に、すなわち、P-CHトランジスタ52が遮断状態時に、上記の（数５）の条件下でも、P-CHトランジスタ52が導通状態にならなくし、また、同様に通常動作時に、すなわち、P-CHトランジスタ51が遮断状態時に、上記の（数６）の条件下でも、P-CHトランジスタ51が導通状態にならない構成を実現することを目的としている。   Second, during standby, that is, when the P-CH transistor 52 is in a cut-off state, the P-CH transistor 52 does not become conductive even under the condition of (Equation 5) described above, and is also normally operated similarly. Sometimes, that is, when the P-CH transistor 51 is in the cut-off state, an object is to realize a configuration in which the P-CH transistor 51 does not become conductive even under the above-described condition (Equation 6).

この目的を達成するために、本発明の電源回路及びそれを集積化した半導体装置は、１つ目には、通常動作時に遮断状態になり、また、ダイオードと直列接続した第１のP-CHトランジスタを、コイルと駆動用トランジスタの接続点から電圧出力端子の間におき、ドレインを電圧出力端子側にソースを駆動用トランジスタ側に配置することにより、第１のP -CHトランジスタが遮断状態時においては、コイルと駆動用トランジスタの接続点と電圧出力端子間における電流経路を電源電圧供給源及び電圧出力端子の電圧関係にかかわらず完全に遮断することができる構成としている。   In order to achieve this object, the power supply circuit of the present invention and the semiconductor device in which the power supply circuit is integrated are firstly cut off during normal operation, and the first P-CH connected in series with a diode. When the first P-CH transistor is in the cut-off state, the transistor is placed between the connection point of the coil and the driving transistor and the voltage output terminal, and the drain is arranged on the voltage output terminal side and the source is arranged on the driving transistor side. In the configuration, the current path between the connection point of the coil and the driving transistor and the voltage output terminal can be completely cut off regardless of the voltage relationship between the power supply voltage supply source and the voltage output terminal.

また、２つ目には、スタンバイ状態時に遮断状態になる第２のP-CHトランジスタのゲートを駆動するロジック回路の第１のロジック出力のHI状態時電圧を電圧出力端子の電圧となるように構成し、電源電圧供給源と電圧出力端子の電圧の関係にかかわらず、第２のP-CHトランジスタを確実に遮断できる構成とする。   Second, the voltage at the voltage output terminal is set to the voltage at the HI state of the first logic output of the logic circuit that drives the gate of the second P-CH transistor that is cut off in the standby state. The second P-CH transistor can be reliably cut off regardless of the relationship between the voltage of the power supply voltage supply source and the voltage output terminal.

また、第２のロジック出力をソースあるいはエミッタを接地したN-CHトランジスタのゲートあるいはNPNトランジスタのベースに接続し、N-CHトランジスタのドレインあるいはNPNトランジスタのコレクタは他方の端子を電圧出力端子と接続した抵抗に接続し、N-CHトランジスタのドレインあるいはNPNトランジスタのコレクタと抵抗の接続点を第１のロジック出力とすることで、電圧出力端子の電圧が高く、電源電圧供給源の電圧が低くても、通常動作時においては確実に第１のロジック出力をLO状態におとすことができる構成となり、また、第２のロジック出力のHI状態出力としては電源電圧供給源と同一電圧を出力する構成とすることで、電源電圧供給源の電圧が高く、電圧出力端子の電圧が低い状態においても、また、反対の電圧関係時においても、通常動作時、すなわち、第２のロジック出力がHI状態時には、確実に第１のP-CHトランジスタを遮断することができる構成とする。   The second logic output is connected to the gate of the N-CH transistor or the base of the NPN transistor whose source or emitter is grounded, and the other terminal of the drain of the N-CH transistor or the collector of the NPN transistor is connected to the voltage output terminal. By connecting the N-CH transistor drain or NPN transistor collector and resistor to the first logic output, the voltage output terminal voltage is high and the power supply voltage supply voltage is low. In the normal operation, the first logic output can be surely set to the LO state, and the second logic output HI state output is the same voltage as the power supply voltage supply source. In the state where the voltage of the power supply voltage supply source is high and the voltage of the voltage output terminal is low, or in the opposite voltage relationship However, the first P-CH transistor can be reliably cut off during normal operation, that is, when the second logic output is in the HI state.

以上の構成によって、第１のP-CHトランジスタ及び第２のP−CHトランジスタを他素子と同一半導体基板上で作り、ゲート直下のＮ型半導体領域の電位をソースの電位と同一で構成した条件下において、スタンバイ時と通常動作時での第１のP-CHトランジスタ、第２のP-CHトランジスタ、ロジック回路による電圧出力端子への出力電圧の切換え動作を、電源電圧供給源の電圧と電圧出力端子の電圧がどのような関係にあっても確実に切換えることができるようになる。   With the above configuration, the first P-CH transistor and the second P-CH transistor are formed on the same semiconductor substrate as the other elements, and the N-type semiconductor region directly under the gate has the same potential as the source. Below, the operation of switching the output voltage to the voltage output terminal by the first P-CH transistor, the second P-CH transistor, and the logic circuit in the standby mode and the normal operation will be described. It is possible to reliably switch the output terminal voltage regardless of the relationship.

また、最小限の素子数による切換え構成が実現できる。   In addition, a switching configuration with a minimum number of elements can be realized.

本発明は、切換え信号出力回路の出力信号により、電圧出力端子への電圧を供給する構成を切換える構成として、１つには、コイルと駆動用トランジスタの接続点から電圧出力端子の間にダイオードと直列接続した第１のP-C Hトランジスタをドレインを電圧出力端子側にソースを駆動用トランジスタ側に接続し、第２のP-CHトランジスタのゲートを駆動する第１のロジック出力のHI電圧は電圧出力端子から供給する構成とし、第２のロジック出力をソースあるいはエミッタを接地したN-CHトランジスタのゲートあるいはNPNトランジスタのベースに接続し、N-CHトランジスタのドレインあるいはNPNトランジスタのコレクタは他方の端子を電圧出力端子と接続した抵抗に接続し、N-CHトランジスタのドレインあるいはNPNトランジスタのコレクタと抵抗の接続点を第１のロジック出力とし、第２のロジック出力のHI状態出力としては電源電圧供給源と同一電圧を出力する構成とすることで、第１のP-CHトランジスタ及び第２のP−CHトランジスタを他素子と同一半導体基板上で作り、ゲート直下のＮ型半導体領域の電位をソースの電位と同一で構成した場合でも、スタンバイ時と通常動作時での第１のP-CHトランジスタ及び第２のP-CHトランジスタ及びロジック回路による電圧出力端子への出力電圧の切換え動作を、電源電圧供給源の電圧と電圧出力端子の電圧がどのような関係にあっても確実に精度良く切換えることが可能となる。   According to the present invention, as a configuration for switching the configuration for supplying a voltage to the voltage output terminal according to the output signal of the switching signal output circuit, one is a diode between the connection point of the coil and the driving transistor and the voltage output terminal. The HI voltage of the first logic output that drives the gate of the second P-CH transistor with the drain connected to the voltage output terminal side and the source connected to the driving transistor side of the first PCH transistor connected in series is the voltage output The second logic output is connected to the gate of the N-CH transistor or the base of the NPN transistor with the source or emitter grounded, and the other terminal is connected to the drain of the N-CH transistor or the collector of the NPN transistor. Connect to the resistor connected to the voltage output terminal, and connect the drain of the N-CH transistor or the collector and resistor of the NPN transistor. The first logic output and the second logic output HI state output is the same voltage as the power supply voltage supply source, so that the first P-CH transistor and the second P-CH are output. Even when the CH transistor is formed on the same semiconductor substrate as the other elements, and the potential of the N-type semiconductor region directly under the gate is configured to be the same as the source potential, the first P-CH transistor in standby and normal operation and The switching operation of the output voltage to the voltage output terminal by the second P-CH transistor and the logic circuit is surely and accurately switched regardless of the relationship between the voltage of the power supply voltage supply source and the voltage of the voltage output terminal. Is possible.

また、以上の切換えを最小限の素子数で実現できる。   Further, the above switching can be realized with a minimum number of elements.

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

図１は本発明の第１の実施形態における電源回路及びそれを集積化した半導体装置の回路構成を示す説明図であり、１は電源電圧供給源、２はコイル、３，16，17，23はN-CHトランジスタ、４は電圧出力端子、５，18はダイオード、６，９はゲート直下のＮ型半導体領域の電位をソースでとったP-CHトランジスタ（矢印ある端子をソースとし、図示する寄生ダイオード6-1，9-1が存在する）、6-1，9-1はP-CHトランジスタ６，９内の寄生ダイオード、７は制御回路、８はスタンバイ時（信号24がHI時）は電圧を発生せず通常動作時（信号24がLO時）に所定の電圧を発生する通常動作時電圧発生回路、10はロジック回路、11は切換え信号出力回路、12はコンデンサ、13は負荷デバイス、14，15，19は抵抗、20は定電流源、21は比較器、22は三角波出力回路、24，25，26，27，28，29，30は信号である。   FIG. 1 is an explanatory diagram showing a circuit configuration of a power supply circuit and a semiconductor device in which the power supply circuit according to the first embodiment of the present invention is integrated. 1 is a power supply voltage supply source, 2 is a coil, 3, 16, 17, 23 Is an N-CH transistor, 4 is a voltage output terminal, 5 and 18 are diodes, and 6 and 9 are P-CH transistors in which the potential of the N-type semiconductor region immediately below the gate is taken as the source (the terminal with the arrow is the source, shown in the figure) There are parasitic diodes 6-1 and 9-1), 6-1 and 9-1 are parasitic diodes in the P-CH transistors 6 and 9, 7 is a control circuit, and 8 is in standby (when the signal 24 is HI) Does not generate voltage and generates a predetermined voltage during normal operation (when signal 24 is LO), 10 during normal operation, 10 is a logic circuit, 11 is a switching signal output circuit, 12 is a capacitor, 13 is a load device , 14, 15 and 19 are resistors, 20 is a constant current source, 21 is a comparator, 22 is a triangular wave output circuit, 24, 25 and 26 27, 28, 29, 30 is a signal.

電源電圧供給源１にコイル２の一端の端子を接続し、コイル２の他方の端子にN-CHトランジスタ３のドレインを接続し、電圧出力端子４に負荷デバイス13を接続し、電圧出力端子４及び接地間にコンデンサ12を接続し、コイル２とN-CHトランジスタ３との接続点から電圧出力端子４の間に、電圧出力端子４からコイル２の方向への電流の遮断を行うダイオード５を介在させ、P-CHトランジスタ６のドレインを電圧出力端子４に接続し、ソースをダイオード５を介してN-CHトランジスタ３に直列接続する。   The terminal of one end of the coil 2 is connected to the power supply voltage supply source 1, the drain of the N-CH transistor 3 is connected to the other terminal of the coil 2, the load device 13 is connected to the voltage output terminal 4, and the voltage output terminal 4 And a diode 12 that cuts off a current from the voltage output terminal 4 to the coil 2 between a connection point between the coil 2 and the N-CH transistor 3 and the voltage output terminal 4. The drain of the P-CH transistor 6 is connected to the voltage output terminal 4 and the source is connected in series to the N-CH transistor 3 via the diode 5.

制御回路７は、ダイオード18、抵抗19、定電流源20、比較器21、三角波出力回路22から構成されており、P-CHトランジスタ６が導通状態においてはN-CHトランジスタ３を制御することによって、電圧出力端子４を所定電圧に設定するものである。ダイオード18、抵抗19及び定電流源20を直列接続し、ダイオード18を電圧出力端子４に接続し、定電流源20を接地する。抵抗19の定電流源20の接続点と比較器21のマイナス入力端子を接続し、三角波出力回路22と比較器21のプラス入力端子を接続し、比較器21の出力端子をN-CHトランジスタ３のゲートに接続する。   The control circuit 7 includes a diode 18, a resistor 19, a constant current source 20, a comparator 21, and a triangular wave output circuit 22. By controlling the N-CH transistor 3 when the P-CH transistor 6 is in a conducting state, The voltage output terminal 4 is set to a predetermined voltage. The diode 18, the resistor 19 and the constant current source 20 are connected in series, the diode 18 is connected to the voltage output terminal 4, and the constant current source 20 is grounded. The connection point of the constant current source 20 of the resistor 19 and the negative input terminal of the comparator 21 are connected, the triangular wave output circuit 22 and the positive input terminal of the comparator 21 are connected, and the output terminal of the comparator 21 is connected to the N-CH transistor 3 Connect to the gate.

また、通常動作時電圧発生回路８から電圧出力端子４の間にP-CHトランジスタ９が介在し、電圧出力端子４にソース、通常動作時電圧発生回路８にドレインを接続する。   Further, a P-CH transistor 9 is interposed between the voltage generating circuit 8 during normal operation and the voltage output terminal 4, and a source is connected to the voltage output terminal 4 and a drain is connected to the voltage generating circuit 8 during normal operation.

ロジック回路10は、切換え信号出力回路11の出力信号に基づく、反転論理関係にある第１のロジック出力（信号25）及び第２のロジック出力（信号26）を出力するものであり、N-CHトランジスタ16，17および抵抗14，15から構成されている。切換え信号出力回路11の出力端子をN-CHトランジスタ16のゲートに接続し、N-CHトランジスタ16のドレインを、抵抗14を介して電源電圧供給源１に接続するとともにN-CHトランジスタ17のゲートに接続する。N-CHトランジスタ17のドレインを、抵抗15を介して電圧出力端子４に接続するとともにP-CHトランジスタ９のゲートに接続する。そして、N-CHトランジスタ16のドレインと抵抗14との接続点が信号26の出力端子となり、N-CHトランジスタ17のドレインと抵抗15との接続点が信号25の出力端子となる。   The logic circuit 10 outputs a first logic output (signal 25) and a second logic output (signal 26) having an inverted logic relationship based on the output signal of the switching signal output circuit 11, and N-CH It comprises transistors 16 and 17 and resistors 14 and 15. The output terminal of the switching signal output circuit 11 is connected to the gate of the N-CH transistor 16, the drain of the N-CH transistor 16 is connected to the power supply voltage supply source 1 through the resistor 14, and the gate of the N-CH transistor 17 Connect to. The drain of the N-CH transistor 17 is connected to the voltage output terminal 4 through the resistor 15 and to the gate of the P-CH transistor 9. A connection point between the drain of the N-CH transistor 16 and the resistor 14 is an output terminal for the signal 26, and a connection point between the drain of the N-CH transistor 17 and the resistor 15 is an output terminal for the signal 25.

さらに、信号26の出力端子をP-CHトランジスタ６のゲート及びN-CHトランジスタ23のゲートに接続し、N-CHトランジスタ23のドレインをN-CHトランジスタ３のゲートの接続し、N-CHトランジスタ３及びN-CHトランジスタ23のソースを接地する。なお、CMOS型のN-CHトランジスタ23の代わりにバイポーラ型のNPNトランジスタを用いても良い。この場合、N-CHトランジスタ23のゲート、ソース、ドレインはそれぞれNPNトランジスタのベース、エミッタ、コレクタに相当する。   Further, the output terminal of the signal 26 is connected to the gate of the P-CH transistor 6 and the gate of the N-CH transistor 23, the drain of the N-CH transistor 23 is connected to the gate of the N-CH transistor 3, and the N-CH transistor 3 and the source of the N-CH transistor 23 are grounded. Note that a bipolar NPN transistor may be used instead of the CMOS N-CH transistor 23. In this case, the gate, source, and drain of the N-CH transistor 23 correspond to the base, emitter, and collector of the NPN transistor, respectively.

以上のように構成された第１の実施形態における電源回路及びそれを集積化した半導体装置の動作を、図３のタイミングチャートを用いて説明する。   The operation of the power supply circuit configured as described above and the semiconductor device in which the power supply circuit is integrated will be described with reference to the timing chart of FIG.

なお、三角波出力回路22の出力波形29は例として図３のようにMINレベル0.9V、MAXレベル1.1V、周波数100kHzの三角波とし、領域42は、負荷デバイス13での負荷電流が小さい時であり、領域43は、負荷デバイス13での負荷電流が大きい時を示す。   The output waveform 29 of the triangular wave output circuit 22 is, for example, a triangular wave with a MIN level of 0.9 V, a MAX level of 1.1 V, and a frequency of 100 kHz as shown in FIG. 3, and the region 42 is when the load current at the load device 13 is small. Region 43 indicates when the load current in the load device 13 is large.

まず、スタンバイ時では、切換え信号出力回路11の出力信号24がHI状態になり、ロジック回路10の動作により、ロジック出力信号26はLO、ロジック出力信号25はHIを出力し、P-CHトランジスタ６は導通状態、P-CHトランジスタ９は遮断状態になり、また、N-CHトランジスタ23は遮断状態になる。   First, at the standby time, the output signal 24 of the switching signal output circuit 11 is in the HI state, and by the operation of the logic circuit 10, the logic output signal 26 outputs LO and the logic output signal 25 outputs HI, and the P-CH transistor 6 Is conductive, the P-CH transistor 9 is cut off, and the N-CH transistor 23 is cut off.

そして、図３における負荷デバイス13での消費電流が小さい領域42においては、信号30はLO期間の割合が大きいパルスとなり、信号28の電位は、ほぼ1.1Vで収束し、定電流源20の電流をIin、抵抗19の抵抗値をR19、ダイオード18に順方向電流Iinを流した際の端子間電圧をD18とすると、電圧出力端子４の電圧V4(d)は、（数７）に示すようになる。
（数７）
V4(d) ≒ 1.1 + R19×Iin + D18
また、図３における負荷デバイス13での消費電流が大きい領域43においては、信号30はHI期間の割合が大きいパルスとなり、信号28の電位は、1.1Vから低下し0.9V〜1.1Vの領域において収束し、その値をA（V）とすると、電圧出力端子４の電圧V4(e)は、（数８）に示すようになる。
（数８）
V4(e) ≒ A + R19×Iin + D18
以上のように、スタンバイ時においては、電圧出力端子４の電圧精度としては状態により0.2V位の変動はあるが、消費電流が小さい制御回路７に基づいた構成を実現できる。 In the region 42 where the current consumption in the load device 13 in FIG. 3 is small, the signal 30 becomes a pulse with a large LO period ratio, the potential of the signal 28 converges at approximately 1.1 V, and the current of the constant current source 20 Is Iin, the resistance value of the resistor 19 is R19, and the inter-terminal voltage when the forward current Iin is passed through the diode 18 is D18, the voltage V4 (d) of the voltage output terminal 4 is as shown in (Equation 7). become.
(Equation 7)
V4 (d) ≒ 1.1 + R19 × Iin + D18
Further, in the region 43 where the current consumption in the load device 13 in FIG. 3 is large, the signal 30 becomes a pulse with a large ratio of the HI period, and the potential of the signal 28 decreases from 1.1V to 0.9V to 1.1V region. When the value converges and the value is A (V), the voltage V4 (e) of the voltage output terminal 4 is as shown in (Equation 8).
(Equation 8)
V4 (e) ≒ A + R19 × Iin + D18
As described above, during standby, the voltage accuracy of the voltage output terminal 4 varies by about 0.2 V depending on the state, but a configuration based on the control circuit 7 with low current consumption can be realized.

次に、通常動作時では、切換え信号出力回路11の出力信号24がLO状態になり、ロジック回路10の動作により、ロジック出力信号26はHI、ロジック出力信号25はLOを出力し、P-CHトランジスタ６は遮断状態、P-CHトランジスタ９は導通状態になり、N-CHトランジスタ23は導通状態となり、N-CHトランジスタ３のスイッチング動作は停止する。   Next, during normal operation, the output signal 24 of the switching signal output circuit 11 is in the LO state, and by the operation of the logic circuit 10, the logic output signal 26 outputs HI, the logic output signal 25 outputs LO, and P-CH The transistor 6 is cut off, the P-CH transistor 9 is turned on, the N-CH transistor 23 is turned on, and the switching operation of the N-CH transistor 3 is stopped.

そして、通常動作時において通常動作時電圧発生回路８により信号27に高精度な電圧を発生することで、信号27の電圧をV27、P-CHトランジスタ９でのオン抵抗をR9とし、負荷デバイス13に流れる電流をIoutとすると、電圧出力端子４には、（数９）に示すような電圧V4(f)が発生する。
（数９）
V4(f) ≒ V27 − R9×Iout
以上のような動作により、電圧出力端子４にスタンバイ時及び通常動作時において、異なる構成による電圧を出力させることができる。 During normal operation, the voltage 27 of the normal operation generates a highly accurate voltage for the signal 27, whereby the voltage of the signal 27 is V27, the on-resistance of the P-CH transistor 9 is R9, and the load device 13 Assuming that the current flowing through Iout is Iout, a voltage V4 (f) as shown in (Equation 9) is generated at the voltage output terminal 4.
(Equation 9)
V4 (f) ≒ V27 − R9 × Iout
By the operation as described above, the voltage output terminal 4 can output voltages having different configurations during standby and during normal operation.

なお、コンデンサ12は負荷デバイス13での電流変動やN-CHトランジスタ３によるスイッチングノイズを平滑化するためのものである。   The capacitor 12 is for smoothing current fluctuations in the load device 13 and switching noise caused by the N-CH transistor 3.

また、第１の実施形態では、図２のような構造のP-CHトランジスタを、図１に示すP-CHトランジスタ６のようにドレインを電圧出力端子４側にソースをN-CHトランジスタ３側に接続することにより、ダイオード５とP-CHトランジスタ６での寄生ダイオード6-1が直列に反対方向に接続されることになり、切換え信号出力回路11の出力信号24がLO状態の通常動作時において、電源電圧供給源１と電圧出力端子４の電圧関係がどのような場合においても電源電圧供給源１により電圧出力端子４の電圧が吊り上げられることはなくなる。   In the first embodiment, the P-CH transistor having the structure as shown in FIG. 2 is used, and the drain is on the voltage output terminal 4 side and the source is on the N-CH transistor 3 side as in the P-CH transistor 6 shown in FIG. Is connected to the diode 5 and the parasitic diode 6-1 in the P-CH transistor 6 in series in the opposite direction, and the output signal 24 of the switching signal output circuit 11 is in the normal operation in the LO state. In any case, the voltage at the voltage output terminal 4 is not raised by the power supply voltage supply source 1 regardless of the voltage relationship between the power supply voltage supply source 1 and the voltage output terminal 4.

また、図１のようにロジック出力25のHI状態電圧を電圧出力端子４の電圧となるように構成することで、電源電圧供給源１の電圧で構成した場合と比較し、切換え信号出力回路11の出力信号24がHI状態のスタンバイ時において、電源電圧供給源１が電圧出力端子４の電圧より大幅に低い状態でもP-CHトランジスタ９のゲート・ソース間電圧をなくすことでP-CHトランジスタ９を確実に遮断状態にすることができる。   Further, as shown in FIG. 1, the HI state voltage of the logic output 25 is configured to be the voltage of the voltage output terminal 4, so that the switching signal output circuit 11 is compared with the case where it is configured with the voltage of the power supply voltage supply source 1. P-CH transistor 9 is eliminated by eliminating the gate-source voltage of P-CH transistor 9 even when power supply voltage supply source 1 is significantly lower than the voltage at voltage output terminal 4 when the output signal 24 is in the HI state. Can be reliably shut off.

図４は本発明の第２の実施形態における電源回路及びそれを集積化した半導体装置の回路構成を示す説明図であり、44はロジック回路、45はP-CHトランジスタ、46は信号である。なお、図１に示す第１の実施形態における部材と同一の部材あるいは同一機能の部材については、同一の符号を付して詳細な説明は省略する。   FIG. 4 is an explanatory diagram showing a circuit configuration of a power supply circuit and a semiconductor device in which the power supply circuit according to the second embodiment of the present invention is integrated. 44 is a logic circuit, 45 is a P-CH transistor, and 46 is a signal. In addition, about the member same as the member in 1st Embodiment shown in FIG. 1, or the member of the same function, the same code | symbol is attached | subjected and detailed description is abbreviate | omitted.

ロジック回路44は、図１に示すロジック回路10の構成において、抵抗15の代わりに図４に示すようにP-CHトランジスタ45を接続するものである。すなわち、P-CHトランジスタ45のドレインをN-CHトランジスタ17のドレインに接続し、ソースを電圧出力端子４に接続し、ゲートをN-CHトランジスタ16のドレインに接続したものである。   In the configuration of the logic circuit 10 shown in FIG. 1, the logic circuit 44 connects a P-CH transistor 45 as shown in FIG. That is, the drain of the P-CH transistor 45 is connected to the drain of the N-CH transistor 17, the source is connected to the voltage output terminal 4, and the gate is connected to the drain of the N-CH transistor 16.

第２の実施形態となる図４に示すロジック回路44のロジック出力信号46をP-CHトランジスタ45とN-CHトランジスタ17によるCMOS構成出力とした場合と比較し、第１の実施形態においては、切換え信号出力回路11の出力信号24がLO状態の通常動作時において、電源電圧供給源１が電圧出力端子４の電圧より大幅に低い状態においてもN-CHトランジスタ17を導通状態にするのに低い電圧のロジック出力信号26で良いため、確実にロジック出力信号25をLO状態とすることができる。   Compared to the case where the logic output signal 46 of the logic circuit 44 shown in FIG. 4 according to the second embodiment is a CMOS configuration output by the P-CH transistor 45 and the N-CH transistor 17, in the first embodiment, In the normal operation in which the output signal 24 of the switching signal output circuit 11 is in the LO state, it is low enough to make the N-CH transistor 17 conductive even when the power supply voltage supply source 1 is significantly lower than the voltage at the voltage output terminal 4. Since the voltage logic output signal 26 is sufficient, the logic output signal 25 can be surely brought into the LO state.

また、切換え信号出力回路11の出力信号24がLO状態の通常動作時において、ロジック出力信号26のHI状態電圧を電源電圧供給源１の電圧となるように構成することで、電源電圧供給源１の電圧が電圧出力端子４の電圧より大幅に高くてもP-CHトランジスタ６のゲート電圧とN-CHトランジスタ３のドレイン電圧が同一となり、P-CHトランジスタ６を確実に遮断状態にすることが可能となり、また、電源電圧供給源１の電圧が電圧出力端子４の電圧よりも大幅に低い場合においてもP-CHトランジスタ６を確実に遮断状態にすることができる。   Further, the power supply voltage supply source 1 is configured such that the HI state voltage of the logic output signal 26 becomes the voltage of the power supply voltage supply source 1 during the normal operation in which the output signal 24 of the switching signal output circuit 11 is in the LO state. The gate voltage of the P-CH transistor 6 and the drain voltage of the N-CH transistor 3 become the same even if the voltage of the transistor is significantly higher than the voltage of the voltage output terminal 4, and the P-CH transistor 6 can be surely turned off. Further, even when the voltage of the power supply voltage supply source 1 is significantly lower than the voltage of the voltage output terminal 4, the P-CH transistor 6 can be surely turned off.

図５は本発明の第３の実施形態における電源回路及びそれを集積化した半導体装置の回路構成を示す説明図であり、47はダイオード、48はゲート直下のＮ型半導体領域の電位をソースでとったP-CHトランジスタ（矢印ある端子をソースとする）、48-1はP-CHトランジスタ48内の寄生ダイオードである。なお、図１に示す第１の実施形態における部材と同一の部材あるいは同一機能の部材については、同一の符号を付して詳細な説明は省略する。   FIG. 5 is an explanatory diagram showing a circuit configuration of a power supply circuit and a semiconductor device in which the power supply circuit according to the third embodiment of the present invention is integrated. 47 is a diode, and 48 is a potential of an N-type semiconductor region immediately below the gate. A P-CH transistor (with a terminal having an arrow as a source) 48-1 is a parasitic diode in the P-CH transistor 48. In addition, about the member same as the member in 1st Embodiment shown in FIG. 1, or the member of the same function, the same code | symbol is attached | subjected and detailed description is abbreviate | omitted.

図５に示す第３の実施形態におけるP-CHトランジスタ48は図１に示す第１の実施形態におけるP-CHトランジスタ６と同一であり、本発明の第３の実施形態は、図１における直列接続で構成されたP-CHトランジスタ６とダイオード５の接続関係を、図５に示すように入れ替えたものである。   The P-CH transistor 48 in the third embodiment shown in FIG. 5 is the same as the P-CH transistor 6 in the first embodiment shown in FIG. 1, and the third embodiment of the present invention is connected in series in FIG. The connection relationship between the P-CH transistor 6 and the diode 5 configured by connection is exchanged as shown in FIG.

このような場合も第１の実施形態と同様な動作となる。第２の実施形態における図２のP-CHトランジスタ６とダイオード５の接続関係を入れ替えた場合も同様である。   In such a case, the operation is the same as that of the first embodiment. The same applies when the connection relationship between the P-CH transistor 6 and the diode 5 in FIG. 2 in the second embodiment is switched.

以上のように本発明の第１の実施形態によれば、P-CHトランジスタ６及びP−CHトランジスタ９を他素子と同一半導体基板上で作り、ゲート直下のＮ型半導体領域の電位をソースの電位と同一で構成した条件下において、スタンバイ時と通常動作時でのP-CHトランジスタ６及びP-CHトランジスタ９及びロジック回路10による電圧出力端子への出力電圧の切換え動作を、電源電圧供給源の電圧と電圧出力端子の電圧がどのような関係にあっても確実に切換えることができるようになる。   As described above, according to the first embodiment of the present invention, the P-CH transistor 6 and the P-CH transistor 9 are formed on the same semiconductor substrate as the other elements, and the potential of the N-type semiconductor region immediately below the gate is set as the source. The switching operation of the output voltage to the voltage output terminal by the P-CH transistor 6 and the P-CH transistor 9 and the logic circuit 10 in the standby state and the normal operation is performed under the condition that is configured to be the same as the potential. Thus, it is possible to reliably switch the voltage of the voltage and the voltage of the voltage output terminal.

本発明の第２の実施形態、第３の実施形態においても同様な効果がある。   The same effect can be obtained in the second and third embodiments of the present invention.

本発明は、第１のP-CHトランジスタ及び第２のP−CHトランジスタを他素子と同一半導体基板上で作り、ゲート直下のＮ型半導体領域の電位をソースの電位と同一で構成した場合でも、スタンバイ時と通常動作時での第１のP-CHトランジスタ及び第２のP-CHトランジスタ及びロジック回路による電圧出力端子への出力電圧の切換え動作を、電源電圧供給源の電圧と電圧出力端子の電圧がどのような関係にあっても確実に精度良く切換えることが可能となる。また、以上の切換えを最小限の素子数で実現できるという作用効果を有するものであり、電池を使用するポータブル機器などにおいて利用可能である。   In the present invention, even when the first P-CH transistor and the second P-CH transistor are formed on the same semiconductor substrate as the other elements, and the potential of the N-type semiconductor region immediately below the gate is the same as the source potential. The switching operation of the output voltage to the voltage output terminal by the first P-CH transistor and the second P-CH transistor and the logic circuit in the standby mode and the normal operation, the voltage of the power supply voltage source and the voltage output terminal Therefore, it is possible to reliably switch with high accuracy regardless of the relationship between the voltages. Further, the above-described switching can be realized with a minimum number of elements, and the present invention can be used in portable devices using batteries.

本発明の第１の実施形態における電源回路及びそれを集積化した半導体装置の回路構成を示す説明図Explanatory drawing which shows the circuit structure of the power supply circuit in the 1st Embodiment of this invention, and the semiconductor device which integrated it 第１の実施形態において使用するP-CHトランジスタの断面構造図Cross-sectional structure diagram of a P-CH transistor used in the first embodiment 本発明の第１の実施形態及び従来の構成における切換え信号出力回路の出力信号がHI状態時（スタンバイ時）の動作を説明するタイミングチャートTiming chart for explaining the operation when the output signal of the switching signal output circuit in the first embodiment of the present invention and the conventional configuration is in the HI state (standby) 本発明の第２の実施形態における電源回路及びそれを集積化した半導体装置の回路構成を示す説明図Explanatory drawing which shows the circuit structure of the power supply circuit in the 2nd Embodiment of this invention, and the semiconductor device which integrated it 本発明の第３の実施形態における電源回路及びそれを集積化した半導体装置の回路構成を示す説明図Explanatory drawing which shows the circuit structure of the power supply circuit in the 3rd Embodiment of this invention, and the semiconductor device which integrated it 従来の電源回路及びそれを集積化した半導体装置の回路構成を示す説明図Explanatory drawing which shows the circuit structure of the conventional power supply circuit and the semiconductor device which integrated it

符号の説明Explanation of symbols

１ 電源電圧供給源
２ コイル
３，16，17，23，56，57 N-CHトランジスタ
４ 電圧出力端子
５，18，47 ダイオード
６，９，45 P-CHトランジスタ
6-1，9-1，48-1 寄生ダイオード
７ 制御回路
８ 通常動作時電圧発生回路
10，44 ロジック回路
11 切換え信号出力回路
12 コンデンサ
13 負荷デバイス
14，15，19 抵抗
20 定電流源
21 比較器
22 三角波出力回路
24，25，26，27，28，29，30，46 信号
31 Ｐ型基板
32 Ｎ型拡散層
33 Ｐ型拡散層
34 濃い濃度のＮ型拡散層
35 Ｐ型分離拡散層
36 ソース
37 ドレイン
38 ゲート
39 絶縁層
40 アルミ配線
41 保護膜
42 軽負荷電流状態の領域
43 重負荷電流状態の領域 1 Power supply voltage source 2 Coils 3, 16, 17, 23, 56, 57 N-CH transistor 4 Voltage output terminals 5, 18, 47 Diode 6, 9, 45 P-CH transistor
6-1, 9-1, 48-1 Parasitic diode 7 Control circuit 8 Voltage generator for normal operation
10, 44 Logic circuit
11 Switching signal output circuit
12 capacitors
13 Load device
14, 15, 19 resistance
20 Constant current source
21 Comparator
22 Triangular wave output circuit
24, 25, 26, 27, 28, 29, 30, 46 signals
31 P-type substrate
32 N-type diffusion layer
33 P-type diffusion layer
34 N-type diffusion layer with high concentration
35 P-type separation diffusion layer
36 sources
37 Drain
38 gate
39 Insulation layer
40 aluminum wiring
41 Protective film
42 Light load current state area
43 Heavy load current state area

Claims (7)

電源電圧供給源と、一端を前記電源電圧供給源と接続したコイルと、前記コイルの他方の端子と接続した駆動用トランジスタと、負荷デバイス及び接地間にコンデンサを接続した電圧出力端子と、前記コイルと前記駆動用トランジスタの接続点から前記電圧出力端子の間に介在し、前記電圧出力端子から前記コイル方向への電流の遮断を行うダイオードと、前記コイルと前記駆動用トランジスタとの接続点から前記電圧出力端子の間に介在し、前記ダイオードと直列接続し、ドレインを前記電圧出力端子側に、ソースを前記駆動用トランジスタ側に接続した第１のP-CHトランジスタと、前記第１のP-CHトランジスタが導通状態においては前記駆動用トランジスタを制御することによって前記電圧出力端子を所定電圧に設定する制御回路と、通常動作時電圧発生回路と、前記通常動作時電圧発生回路から前記電圧出力端子の間に介在し、前記電圧出力端子側にソースを前記通常動作時電圧発生回路側にドレインを接続した第２のP-CHトランジスタと、切換え信号出力回路と、前記切換え信号出力回路の出力信号に基づく反転論理関係にある第１のロジック出力及び第２のロジック出力を出力するロジック回路とを有し、前記第１のロジック出力を前記第２のP-CHトランジスタのゲートに接続し、前記第２のロジック出力を前記第１のP-CHトランジスタのゲートに接続し、前記第２のロジック出力がHI状態出力時は前記駆動用トランジスタのスイッチングを停止する構成とし、前記第１のP-CHトランジスタ及び前記第２のP-CHトランジスタの構成における、ゲート直下のＮ型半導体領域の電位をソース電位と同一に構成したことを特徴とする電源回路。   A power supply voltage supply source, a coil having one end connected to the power supply voltage supply source, a driving transistor connected to the other terminal of the coil, a voltage output terminal having a capacitor connected between the load device and the ground, and the coil Between the voltage output terminal from the connection point of the driving transistor and the voltage output terminal, a diode that cuts off the current from the voltage output terminal to the coil direction, and the connection point between the coil and the driving transistor A first P-CH transistor interposed between voltage output terminals, connected in series with the diode, connected to the voltage output terminal side at the drain, and connected to the drive transistor side at the source; A control circuit that sets the voltage output terminal to a predetermined voltage by controlling the driving transistor when the CH transistor is in a conductive state; and An operating voltage generation circuit, and a second P interposed between the voltage output terminal from the normal operation voltage generation circuit and having a source connected to the voltage output terminal side and a drain connected to the normal operation voltage generation circuit side -CH transistor, a switching signal output circuit, and a logic circuit that outputs a first logic output and a second logic output in an inverted logic relationship based on an output signal of the switching signal output circuit, Is connected to the gate of the second P-CH transistor, the second logic output is connected to the gate of the first P-CH transistor, and the second logic output is output in the HI state. Is configured to stop the switching of the driving transistor, and in the configuration of the first P-CH transistor and the second P-CH transistor, the potential of the N-type semiconductor region immediately below the gate is set as the source. Power supply circuit, characterized by being configured the same as the ground potential. 前記第１のロジック出力がHI状態の場合の出力電圧として、前記電圧出力端子と同一電圧を出力することを特徴とする請求項１記載の電源回路。   The power supply circuit according to claim 1, wherein the same voltage as that of the voltage output terminal is output as an output voltage when the first logic output is in the HI state. 前記第２のロジック出力を、ソースあるいはエミッタを接地したN-CHトランジスタのゲートあるいはNPNトランジスタのベースに接続し、前記N-CHトランジスタのドレインあるいは前記NPNトランジスタのコレクタを、他方の端子を前記電圧出力端子と接続した抵抗に接続し、前記N-CHトランジスタのドレインあるいは前記NPNトランジスタのコレクタと前記抵抗の接続点を前記第１のロジック出力としたことを特徴とする請求項１記載の電源回路。   The second logic output is connected to the gate of an N-CH transistor whose source or emitter is grounded or the base of an NPN transistor, the drain of the N-CH transistor or the collector of the NPN transistor, and the other terminal to the voltage. 2. The power supply circuit according to claim 1, wherein the power supply circuit is connected to a resistor connected to an output terminal, and a connection point between the drain of the N-CH transistor or the collector of the NPN transistor and the resistor is the first logic output. . 前記第２のロジック出力がHI状態の場合の出力電圧として、前記電源電圧供給源と同一電圧を出力することを特徴とする請求項１記載の電源回路。   2. The power supply circuit according to claim 1, wherein the same voltage as that of the power supply voltage supply source is output as an output voltage when the second logic output is in the HI state. 前記ダイオードのアノードを前記コイルと前記駆動用トランジスタの接続点に、前記ダイオードのカソードを前記第１のP-CHトランジスタのソースに接続したことを特徴とする請求項１記載の電源回路。   2. The power supply circuit according to claim 1, wherein an anode of the diode is connected to a connection point between the coil and the driving transistor, and a cathode of the diode is connected to a source of the first P-CH transistor. 前記ダイオードのアノードを前記第１のP-CHトランジスタのドレインに、前記ダイオードのカソードを前記電圧出力端子に接続したことを特徴とする請求項１記載の電源回路。   2. The power supply circuit according to claim 1, wherein an anode of the diode is connected to a drain of the first P-CH transistor, and a cathode of the diode is connected to the voltage output terminal. 請求項１〜６のいずれか１項記載の電源回路を集積化したことを特徴とする半導体装置。   7. A semiconductor device, wherein the power supply circuit according to claim 1 is integrated.
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