JP3873701B2 - Noise reduction device and noise reduction method - Google Patents

Description

【００１６】
つまり、ｋサンプルにおける疑似ノイズ信号Ｙ_k は、そのサンプルにおける適応係数Ｗとドラム基準信号Ｘの、ｍタップの畳み込み演算で求められるが、ここでは、Ｘにはドラム基準信号から生成される単位サンプル時間のインパルスが入力される。
【００１７】
次に、図２を参照して、図１における適応信号処理回路２６の具体構成を、更に説明する。入力端子１８よりのサンプリングクロックと、入力端子１１よりのドラム基準信号とをサンプルカウンタ１２に入力して、ドラム回転周期をサンプリングクロックでカウントすることで、リードアドレス生成回路１６にてＸ_k インパルスを１〜ｍまで順に生成すると共に、ライトアドレス生成回路１７にてＸ_k-1 インパルスを１〜ｍまで順に生成して、その各インパルスをＳＲＡＭ等で構成されるアキュムレータ１３に入力する。アキュムレータ１３は最大ｍワード（ｍタップ）の所定ビット長のレジスタを持ち、この例においては、このｍはドラム１回転周期内のサンプリングクロック数に設定され、Ｘ_k 若しくはＸ_k-1 に従って指定のアドレスに適応係数Ｗがリード／ライトされるように成されている。
【００１８】
又、加算器１４の一方の端子には、エラー信号Ｅ_k にステップゲインμを乗じた２μＥ_k が、加算器１４の他方の端子にはアキュムレータ１３からリードされたＷ_k が入力し、両者を加算した加算器１４の出力を、遅延器１５によって単位サンプル時間だけ遅延させた後、先のアキュムレータ１３のＸ_k-1 アドレスに書き込まれる。
【００１９】
又、Ｘ_k アドレスからドラム１回転前の疑似ノイズ信号Ｙ_k がリードされる。これにより図２の適応信号処理は、適応フィルタ係数Ｗを、エラー信号Ｅに含まれるドラム基準信号Ｘに相関の高い信号であるノイズ成分を常に最小にするように、数１の式で更新し、出力端子３４からは常にノイズ低減が成された音声信号出力が得られる。
【００２０】
【発明が解決しようとする課題】
次に、図２の従来の適応信号処理回路による適応信号処理の問題点のビートノイズの発生メカニズムについて、図３を参照して説明する。図３は、図２のアキュムレータ３１内における、アドレスパターンのデータ配列を示しており、それぞれのデータは所定のビット長をもつ適応フィルタ係数Ｗである。
【００２１】
ここでは、ドラム回転周波数を１５０Ｈｚ、サンプリング周波数を３２ｋＨｚとし、この時のドラム１回転中のサンプル数は、
３２ｋＨｚ／１５０Ｈｚ≒２１３．３
となる。従って、アキュムレータ１３内に必要とするワード数（タップ数）ｍは２１４となるが、両者は整数倍ではなく端数が存在し、これによりドラム周期毎にｍの値が２１３と２１４との間を一定の繰り返し周期で変化する。
【００２２】
先ず、図３は、図の左上から右下に向かって時間が流れ、図２のサンプルカウンタ１２においてドラム回転周期をサンプリングクロックでカウントし、そのカウント値に従ってＡｄｒ１からＡｄｒ２１４（若しくはＡｄｒ２１３）まで、そのアドレスから読み出されたデータ列を示している。図の左上からドラム基準信号によりカウントが開始されてＡｄｒ（１）Ｄａｔａが読み出され、Ａｄｒ（２１４）Ｄａｔａでアドレスリセットされてドラム周期１のカウントが終了し、順次右にドラム周期２、３、４と２１３．３サンプル毎にアドレスリセットが成される。
【００２３】
ここで前述した端数により、先ず、ドラム周期１ではＡｄｒ（２１４）でアドレスリセットが成されるが、ドラム周期２ではＡｄｒ（２１３）となり、同様にドラム周期３ではＡｄｒ（２１３）にてアドレスリセットが成され、ドラム周期４では再びＡｄｒ（２１４）にてアドレスリセットが成されるため、リセットされるアドレスパターンは、２１４、２１３、２１３、２１４、２１３、．．．の繰り返しパターンとなる。ここで各ドラム周期における同一アドレスのデータタイミングは上下に、先の繰り返しパターンでずれてしまうが、ドラム回転により発生する周期性メカノイズはドラム周期毎に一定であるため、図３のアドレスパターンで読み出された疑似ノイズ信号を入力信号から減算すると、メカノイズが完全に除去できず、先の繰返しパターン周期でビートノイズ状の処理残り音が発生する。これがビートノイズとなる。
【００２４】
本発明はこれらの問題点に鑑みて成されるもので、従来のノイズ低減処理における周期性ノイズを適応処理でデジタル処理した時に発生するビートノイズを抑えて、ノイズ低減効果をさらに改善したノイズ低減装置及びノイズ低減方法を提案しようとするものである。
【００２５】
【課題を解決するための手段】
本発明は、駆動信号源よりの駆動信号に基く、周期信号を参照入力とし、駆動信号源よりの駆動信号により駆動される、駆動手段が発生する周期性ノイズ成分に相当する疑似ノイズ信号を生成する適応フィルタと、周期性ノイズ成分の混入した情報信号から、適応フィルタよりの疑似ノイズ信号を減算し、エラー信号を得る減算手段とを有し、減算手段よりのエラー信号をリミッタ手段を介して適応フィルタに入力し、駆動信号源よりの周期信号と、減算手段よりのエラー信号から、所定のサンプリングクロックにて疑似ノイズ信号を生成し、情報信号に混入する周期性ノイズ成分を低減するようにしたノイズ低減装置において、適応フィルタは、駆動信号源よりの駆動信号に基く、周期信号のタイミングを、適応フィルタのサンプリングクロックにてカウントするカウンタ手段と、カウンタ手段からのカウント値から周期信号の位相に合わせた補間係数を生成する補間係数生成手段と、補間係数に基いて補間を施した疑似ノイズ信号を生成する補間操作手段とを有するようにしたノイズ低減装置である。
【００２６】
第１の発明によれば、適応フィルタによって、駆動信号源よりの駆動信号に基く、周期信号を参照入力とする疑似ノイズ信号を生成し、減算手段によって、周期性ノイズの混入した情報信号から、適応フィルタよりの疑似ノイズ信号を減算し、適応フィルタは、駆動信号源よりの周期信号と、減算手段よりのエラー信号から、所定のサンプリングクロックにて疑似ノイズ信号を生成する。
【００２９】
また、本発明は、補間操作手段は重み付け移動平均の複数の係数を、補間係数に基いて、可変するようにしたノイズ低減装置である。
【００３０】
また、本発明は、駆動信号源よりの駆動信号に基く、周期信号を参照入力とし、駆動信号源よりの駆動信号により駆動される、駆動手段が発生する周期性ノイズ成分に相当する疑似ノイズ信号を適応フィルタによって生成し、周期性ノイズ成分の混入した情報信号から、適応フィルタよりの疑似ノイズ信号を減算して、エラー信号を得、エラー信号をリミットしてから適応フィルタに入力し、駆動信号源よりの周期信号と、エラー信号から、所定のサンプリングクロックにて疑似ノイズ信号を生成し、情報信号に混入する周期性ノイズ成分を低減するようにしたノイズ低減方法において、適応フィルタは、駆動信号源よりの駆動信号に基く、周期信号のタイミングを、適応フィルタのサンプリングクロックにてカウントしてカウント値を得、カウント値から周期信号の位相に合わせた補間係数を生成し、補間係数に基いて補間を施した疑似ノイズ信号を生成するようにしたノイズ低減方法である。
【００３３】
また、本発明は、補間係数に基づく補間において、重み付け移動平均の複数の係数を、補間係数に基いて、可変するようにしたノイズ低減方法である
【００３４】
【発明の実施の形態】
以下に、本発明の実施の形態のノイズ低減装置及びノイズ低減方法の例を説明する。ノイズ低減装置の全体の構成は、上述した従来例の場合と同様であるが、適応信号処理回路の構成は従来例とは異なる。先ず、図１を参照して、ノイズ低減装置の全体の構成を説明する。このノイズ低減装置は、カメラ一体型ＶＴＲ（ヘリカルスキャン方式の磁気記録再生装置）に適用した場合である。
【００３５】
回転ドラム１に取り付けられた、回転磁気ヘッド４によって、磁気テープ３に所定の信号（カラー映像信号）を記録再生できるように成されたＶＴＲ（ヘリカルスキャン方式の磁気記録再生装置）部分において、回転ドラム１はドラムモータ２により駆動され、更に、ドラムモータ２はマイコン（マイクロコンピュータ）６からのサーボ信号５により所定の回転数を保つようにサーボが掛けられる。
【００３６】
このＶＴＲが、デジタルＶＴＲである場合の一例では、回転数は９０００ｒｐｍであり、従って、発生する電磁音やテープ叩き音等のメカノイズ（メカニカルノイズ）は、周波数軸上では１５０Ｈｚが基底周波数となり、そのノイズ帯域はその高調波にスペクトラムを持つ帯域となり、時間軸上では（１／１５０Ｈｚ）秒間隔で繰り返す周期性ノイズとなる。
【００３７】
ここでカメラ一体型ＶＴＲにおいては、上述のＶＴＲ部分に近接配置される内蔵マイク（Ｌｃｈ及びＲｃｈマイク）２０、２１に、これらのメカノイズが伝播して、音声とともにマイク２０、２１に収音される。マイク２０、２１よりの音声信号は、それぞれ増幅器（ＡＭＰ）２２、２３によって前段増幅された後、Ａ／Ｄ変換器（ＡＤＣ）２４によって、アナログ信号からデジタル信号に変換される。
【００３８】
ここでＡ／Ｄ変換器２４に、クロック生成部２５よりの変換に必要なクロックが入力されることによって、マイク２０、２１よりのアナログ音声信号がデジタル音声信号に変換される。そのデジタル音声信号は、例えば、サンプリング周波数が３２ｋＨｚで、１６ビットに量子化されたデジタル信号である。尚、クロック生成部２５は、水晶発振器よりの発振信号を基準クロックとし、ＰＬＬ(PhaseLock Loop)や分周器等で構成されるが、本発明の内容とは直接関係がないため、詳細な説明は割愛する。
【００３９】
次に、Ａ／Ｄ変換器２４からのデジタル音声信号は、メカノイズ低減処理回路９に入力されて、音声信号に混入したメカノイズ信号を後述する適応処理で低減するが、メカノイズ低減処理回路９には、クロック生成部２５にて生成されたクロックが入力されており、Ａ／Ｄ変換器２４よりのデジタル音声信号と同一タイミングで動作する。即ち、ここではサンプリング周波数３２ｋＨｚ毎に全ての処理が同期して行われる。先ず、入力したＬｃｈ及びＲｃｈのデジタル音声信号は、それぞれ加算器２８、２９の＋側端子に入力され、Ｌｃｈ及びＲｃｈのデジタル音声信号から、それぞれ加算器２８、２９の−側端子に入力した適応信号処理回路２６、２７よりの疑似ノイズ信号が減算される。
【００４０】
加算器２８、２９の出力は、メカノイズ信号が低減されたデジタル音声信号であって、これらデジタル音声信号が出力端子３４、３５から出力される。又、これらのデジタル音声信号はエラー信号として、リミッタ３２、３３及びステップゲイン回路３０、３１を介して、先の適応信号処理回路２６、２７に帰還される。リミッタ３２、３３は、メカノイズ信号レベルを越える音声信号を適応信号処理回路２６、２７に入力させないためのレベルリミッタであり、誤動作によって音声信号が低減しないようにしている。又、ステップゲイン回路３０、３１は、エラー信号レベルをゲインコントロールするためのもので、適応信号処理の収束スピードを決定するパラメータになっている。
【００４１】
適応信号処理回路２６、２７は、後述するようにＬＭＳアルゴリズムで処理され、その参照入力信号にはマイコン６よりの、ドラム回転に同期した１５０Ｈｚのドラム基準信号７が使用される。
【００４２】
次に、図６を参照して、本発明の実施の形態の場合のアドレスパターンによるデータ配列を説明する。但し、ドラム回転周波数１５０Ｈｚとサンプリング周波数３２ｋＨｚは、デジタルＶＴＲのフォーマットで決定されているために、アキュムレータ１３内のデータタイミングは変えられない。従って、この例では、各アドレスから読み出されたデータを適宜補間することによって、アドレスパターンをドラム周期毎に一定に揃えるのと同等の動作を実現している。
【００４３】
つまり、図６では、ドラム周期毎にリセットされるアドレスを、図４について後述するリセットアドレスパターン検出手段４１にて検出して、各ドラム周期毎に補間係数を可変し、この補間係数に基いて、図４及び図５において後述する重み付け移動平均手段により、新たに疑似ノイズ信号を再生成する。
【００４４】
つまり、ドラム周期１ではアドレスリセット後に以下に示す数３の各式のようにデータを生成する。
【００４５】
【数３】

【００４６】
同様にドラム周期２ではアドレスリセット後に以下に示す数４の各式のようにデータを生成する。
【００４７】
【数４】

【００４８】
同様にドラム周期３ではアドレスリセット後に以下に示す数５の各式のようにデータを生成する。
【数５】

【００４９】
又、ドラム周期４では、ドラム周期１と同様にデータを生成し、以下各ドラム周期毎にこのパターンを繰り返すことで、端数分のずれに合わせたタイミングに必要なデータがアドレス間のデータ補間により生成されるため、各ドラム周期毎のデータのタイミングずれが無く、このように補間されたデータから疑似ノイズ信号を生成し、入力信号から減算すれば従来の問題点であったビートノイズの発生が抑えられてメカノイズが完全に除去できる。
【００５０】
次に、図４を参照して、図１のノイズ低減装置における、図６のデータタイミングを実現する適応信号処理回路２６の構成を説明する。尚、適応信号処理回路２７の構成も、適応信号処理回路２６と同様なので、重複説明は省略する。図１のノイズ低減装置では、Ｌｃｈ、Ｒｃｈのデジタル音声信号に対応して、適応信号処理回路２６、２７と一対設けているが、モノラル信号入力やステレオ信号入力でもＬｃｈ、Ｒｃｈの音声信号に含まれるノイズが殆ど同じならば、適応信号処理回路は１個でも良い。
【００５１】
図４において、先ず、入力端子１０よりのＡ／Ｄ変換器２４からの音声信号とノイズ信号の混合信号であるデジタル信号が、加算器２８の＋側端子に入力し、このデジタル信号から−側端子に入力される、破線で囲まれた適応信号処理回路２６からの疑似ノイズ信号Ｙｋが減算されて、デジタル音声信号のみが出力端子３４より出力されると共に、上述のリミッタ３２及びステップゲイン回路３０を介したエラー信号が、適応信号処理回路２６に入力される。又、入力端子１１からのドラム基準信号と、入力端子１８からの、クロック生成部２５よりのサンプリングクロックとが適応信号処理２６に入力される。
【００５２】
ここで適応信号処理回路２６は、ＬＭＳアルゴリズムによる適応フィルタで構成されており、その処理は所定のサンプリングクロックに同期して行われ、例えば、ｋサンプル目の適応フィルタ係数Ｗ_k は、ｋ−１サンプル目のｋサンプルに対して１サンプル過去のエラー信号Ｅ_k-1 、ドラム基準信号Ｘ_k-1 で、上述した数１の式に示すように表される。
【００５３】
この数１の式において、μは上述したステップゲイン回路３０で乗ぜられる係数を示し、ＬＭＳアルゴリズムにおける収束スピードを決定するパラメータであり、μが大きいと収束が早くなるが収束後の精度は落ち、逆に小さいと収束は遅くなるが収束後の精度が上がるため、使用する適応システム条件により最適化して設定される。そして、この数１の式はｋサンプル目の適応フィルタ係数Ｗ_k を、μとｋ−１サンプル目のＷ_k-1 と、Ｅ_k-1 と、Ｘ_k-1 とから、サンプル毎に逐次演算して更新していく処理が行われる。又、適応フィルタはＦＩＲデジタルフィルタで構成され、そのタップ数をｍとすれば、疑似ノイズ信号Ｙ_k は、上述した数２の式で表わされる。
【００５４】
つまり、ｋサンプルにおける疑似ノイズ信号Ｙ_k は、そのサンプルにおける適応係数Ｗとドラム基準信号Ｘの、ｍタップの畳み込み演算で求められるが、ここでは、Ｘにはドラム基準信号から生成される単位サンプル時間のインパルスが入力される。
【００５５】
入力端子１８よりのサンプリングクロックと、入力端子１１よりのドラム基準信号とをサンプルカウンタ１２に入力して、ドラム回転周期をサンプリングクロックでカウントすることで、リードアドレス生成回路１６にてＸ_k インパルスを１〜ｍまで順に生成すると共に、ライトアドレス生成回路１７にてＸ_k-1 インパルスを１〜ｍまで順に生成して、その各インパスルをＳＲＡＭ等で構成されるアキュムレータ１３に入力する。アキュムレータ１３は最大ｍワード（ｍタップ）の所定ビット長のレジスタを持ち、この例においては、このｍはドラム１回転周期内のサンプリングクロック数に設定され、Ｘ_k 若しくはＸ_k-1 に従って指定のアドレスに適応係数Ｗがリード／ライトされるように成されている。
【００５６】
又、加算器１４の一方の端子には、エラー信号Ｅ_k にステップゲインμを乗じた２μＥ_k が、加算器１４の他方の端子にはアキュムレータ１３からリードされたＷ_k が入力し、両者を加算した加算器１４の出力を、遅延器１５によって単位サンプル時間だけ遅延させた後、先のアキュムレータ１３のＸ_k-1 アドレスに書き込まれる。
【００５７】
更に、サンプルカウンタ１２で計測された各ドラム周期のリセットアドレスの変化パターンを、リセットアドレスパターン検出回路４１によって検出する。リセットアドレスパターン検出回路４１より得られたサイクルパラメータ及びパターン検出信号を補間係数生成回路４２に入力して補間係数を生成する。この補間係数生成回路４２における補間係数生成方法の詳細については、図７を参照して後述する。更に、補間係数生成回路４２にて生成された補間係数Ａ、Ｂ、Ｃを、後に図５について詳しく説明する重み付け移動平均回路４３に入力し、アキュムレータ１３から読み出された疑似ノイズ信号を、後に図６について詳しく説明するように、データ配列に補間して新たな疑似ノイズ信号Ｙ_k として出力する。
【００５８】
次に、図４の適応信号処理回路における重み付け移動平均回路４３の具体的構成について、図５を参照して説明する。重み付け移動平均回路４３はフィルタ係数が可変可能な３タップＦＩＲフィルタで構成されており、入力した疑似ノイズ信号Ｙ_k+1 は補間係数Ａで可変される可変係数Ａ回路５２及び単位サンプル遅延器５０に入力され、単位サンプル遅延器５０で遅延を施された信号は、補間係数Ｂで可変される可変係数Ｂ回路５３及び単位サンプル遅延器５１に入力され、単位サンプル遅延器５１で遅延を施された信号は補間係数Ｃで可変される可変係数Ｃ回路５４に入力される。可変係数Ａ回路５２及び可変係数Ｂ回路５３の出力は、加算器５５で加算され、その加算出力は加算器５６で、可変係数Ｃ回路５４の出力と加算され、加算器５６の加算出力は、疑似ノイズ信号Ｙ_k として出力されるように構成される。
【００５９】
尚、この処理により入力した疑似ノイズ信号は、１単位サンプル遅延されるため、図４のアキュムレータ１３からはＹ_k+1 を読み出すことで、従来と同様に疑似ノイズ信号Ｙ_k を得るようにしている。
【００６０】
次に、図５の重み付け移動平均回路４３に入力する補間係数Ａ、Ｂ、Ｃの生成方法について、図７のフローチャートを参照して説明する。尚、このフローチャートは、各ドラム周期のリセットアドレスが入力する毎に実行される。先ず、図４のサンプルカウンタ１２で計測されるドラム回転周期毎のリセットアドレス、即ち、図４及び図５の例では、２１４、２１３、２１３、２１４、２１３、．．．を、ステップＳＴ−０で入力する。次に、ステップＳＴ−１で、前のドラム周期のリセットアドレスに対する増減パターン、上述の例では、１、−１、０、１、−１、．．．を計測する。次に、ステップＳＴ−２で増減パターンが０から＋１に変化するパターンであるか否かを判断する。このパターンはサンプリング周波数／ドラム回転周波数の端数が０．５未満の場合であり、上述の例では、端数は０．３であるため、ＹＥＳとなるから、ステップＳＴ−５に移行して、前パターン検出からのドラム回転数である、サイクルパラメータＣＰを計測し、前記例でＣＰは３となる。次に、ステップＳＴ−８に移行して、Ａレジスタに、計測したＣＰから１−（１／ＣＰ）、つまりＣＰを３とすれば、約０．７をセットする。次に、ステップＳＴ−１１に移行して、同様に、Ｂレジスタに（１／ＣＰ）、つまりＣＰを３とすれば、約０．３をセットする。更に、ステップＳＴ−１３に移行して、Ｃレジスタに０をセットする。
【００６１】
次に、ステップＳＴ−１４に移行して、各レジスタ値を１（ＭＡＸ）〜０（ＭＩＮ）に制限するリミットが施され、次に、ステップＳＴ−１５に移行して、各Ａ、Ｂ、Ｃレジスタ値を、補間係数Ａ、Ｂ、Ｃとして出力する。
【００６２】
又、先のステップＳＴ−２における判断がＮＯの場合は、ステップＳＴ−３に移行して、増減パターンが０から−１に変化するパターンであるか否かを判断する。このパターンはサンプリング周波数／ドラム回転周波数の端数が０．５を越える場合であり、若しＹＥＳであればステップＳＴ−４に移行して、ステップＳＴ−５と同様に前パターン検出からのドラム回転数であるサイクルパラメータＣＰを計測し、次にステップＳＴ−７に移行して、Ａレジスタに０をセットし、次にステップＳＴ−１０に移行して、Ｂレジスタに（１／ＣＰ）をセットし、次にステップＳＴ−１２に移行して、Ｃレジスタに１−（１／ＣＰ）をセットし、次にステップＳＴ−１４に移行して、各レジスタの値を１（ＭＡＸ）〜０（ＭＩＮ）に制限するリミットが施され、ステップ７５で各Ａ、Ｂ、Ｃレジスタ値を、補間係数Ａ、Ｂ、Ｃとして出力する。
【００６３】
又、ステップＳＴ−３でＮＯの場合は、ステップＳＴ−６に移行して、Ａ及びＣレジスタから、計測された最新のサイクルパラメータＣＰから（１／ＣＰ）を、上述の例では０．３を減算する。次に、ステップＳＴ−９に移行して、Ｂレジスタに（１／ＣＰ）を、上述の例では０．３を加算する。次に、ステップＳＴ−１４に移行して、各レジスタ値に対してリミットが施されるため、累積して減算若しくは加算されても、レジスタ値を１（ＭＡＸ）〜０（ＭＩＮ）に制限している。次に、ステップＳＴ−１５に移行して、各Ａ、Ｂ、Ｃレジスタ値を、補間係数Ａ、Ｂ、Ｃとして出力する。
【００６４】
従って、図３の従来のアドレスパターンによるデータ配列に、この図７のフローチャートによる処理を施し、補間係数Ａ、Ｂ、Ｃを生成し、図５の重み付け移動平均の各可変係数Ａ、Ｂ、Ｃを操作すると、ドラム周期１（もしくはドラム周期４）のＡｄｒ（２１４）にてリセットアドレスの増減がフローチャートのステップＳＴ−２でパターンが一致し、ステップＳＴ−５でＣＰ＝３を計測し、ステップＳＴ−８、１１、１３の各レジスタ値がステップＳＴ−１４、１５を経て、図５の重み付け移動平均の可変係数Ａに０．７が、可変係数Ｂに０．３が、可変係数Ｃに０がセットされると、ドラム周期２において入力Ｙ_k+1 から可変係数Ａの入力にはＡｄｒ（２）Ｄａｔａが、可変係数Ｂの入力にはＡｄｒ（１）Ｄａｔａが、可変係数Ｃの入力にはＡｄｒ（２１４）Ｄａｔａが入力されているため、上述したの数４の各式のようにデータ補間が成される。
【００６５】
そして、ドラム周期２のＡｄｒ（２１３）でアドレスリセットが成されると、図７のステップＳＴ−２、３でパターンが一致せず、ステップＳＴ−６、９の各レジスタ値がステップＳＴ−１４、１５を経て、可変係数Ａに０．３が、可変係数Ｂに０．７が、可変係数Ｃに０がセットされると、ドラム周期３において入力Ｙ_k+1 から可変係数Ａの入力にはＡｄｒ（２）Ｄａｔａが、可変係数Ｂの入力にはＡｄｒ（１）Ｄａｔａが、可変係数Ｃの入力にはＡｄｒ（２１３）Ｄａｔａが入力されているため、上述の数５の各式のようにデータ補間が成される。
【００６６】
同様にドラム周期３のＡｄｒ（２１３）でアドレスリセットが成されると、図７のステップＳＴ−２、３でパターンが一致せず、ステップＳＴ−６、９の各レジスタ値がステップＳＴ−１４、１５を経て、可変係数Ａに０が、可変係数Ｂに１が、可変係数Ｃに０がセットされると、ドラム周期３において入力Ｙ_k+1 から可変係数Ａの入力にはＡｄｒ（２）Ｄａｔａが、可変係数Ｂの入力にはＡｄｒ（１）Ｄａｔａが、可変係数Ｃの入力にはＡｄｒ（２１３）Ｄａｔａが入力されているため、上述の数３の各式のようにデータ補間が成され、以下これを繰り返して図６のデータ配列が実現される。
【００６７】
尚、図７の補間係数生成において、サイクルパラメータＣＰを自動計測しているが、ドラム回転周波数とサンプリング周波数はシステムによりあらかじめ既知であり、従って、サイクルパラメータＣＰも決定されるため、自動計測は行わず、別途用意されるメモリー等でパラメータとして持ち、適宜読み出して使用することで回路の簡略化も可能である。
【００６８】
【発明の効果】
本発明によれば、駆動信号源よりの駆動信号に基く、周期信号を参照入力とし、駆動信号源よりの駆動信号により駆動される、駆動手段が発生する周期性ノイズ成分に相当する疑似ノイズ信号を生成する適応フィルタと、周期性ノイズ成分の混入した情報信号から、適応フィルタよりの疑似ノイズ信号を減算し、エラー信号を得る減算手段とを有し、減算手段よりのエラー信号をリミッタ手段を介して適応フィルタに入力し、駆動信号源よりの周期信号と、減算手段よりのエラー信号から、所定のサンプリングクロックにて疑似ノイズ信号を生成し、情報信号に混入する周期性ノイズ成分を低減するようにしたノイズ低減装置において、適応フィルタは、駆動信号源よりの駆動信号に基く、周期信号のタイミングを、適応フィルタのサンプリングクロックにてカウントするカウンタ手段と、カウンタ手段からのカウント値から周期信号の位相に合わせた補間係数を生成する補間係数生成手段と、補間係数に基いて補間を施した疑似ノイズ信号を生成する補間操作手段とを有するようにしたので、従来のノイズ低減処理における周期性ノイズを適応処理でデジタル処理した時に発生するビートノイズを抑えて、ノイズ低減効果を更に改善したノイズ低減装置を得ることができる。
【００６９】
また、誤動作によって音声信号が低減しないノイズ低減装置を得ることができる。
【００７０】
また、周期をカウンタ手段で検出し、このビートがキャンセルされるように疑似ノイズ信号に補間を施すことで、ノイズ低減効果を、数ｄＢ改善することのできるノイズ低減装置を得ることができる。
【００７１】
また、補間操作手段は重み付け移動平均の複数の係数を、補間係数に基いて、可変するようにしたので、重み付け移動平均の係数を、ノイズ低減処理時に発生するビートがキャンセルされるように適応的に可変して、疑似ノイズ信号に施す補間を実行することで、回路構成が簡単になるノイズ低減装置を得ることができる。
【００７２】
また本発明によれば、駆動信号源よりの駆動信号に基く、周期信号を参照入力とし、駆動信号源よりの駆動信号により駆動される、駆動手段が発生する周期性ノイズ成分に相当する疑似ノイズ信号を適応フィルタによって生成し、周期性ノイズ成分の混入した情報信号から、適応フィルタよりの疑似ノイズ信号を減算して、エラー信号を得、エラー信号をリミットしてから適応フィルタに入力し、駆動信号源よりの周期信号と、エラー信号から、所定のサンプリングクロックにて疑似ノイズ信号を生成し、情報信号に混入する周期性ノイズ成分を低減するようにしたノイズ低減方法において、適応フィルタは、駆動信号源よりの駆動信号に基く、周期信号のタイミングを、適応フィルタのサンプリングクロックにてカウントしてカウント値を得、カウント値から周期信号の位相に合わせた補間係数を生成し、補間係数に基いて補間を施した疑似ノイズ信号を生成するようにしたので、従来のノイズ低減処理における周期性ノイズを適応処理でデジタル処理した時に発生するビートノイズを抑えて、ノイズ低減効果を更に改善したノイズ低減方法を得ることができる。
【００７３】
また、エラー信号をリミッタ手段を介して適応フィルタに入力するようにしたので、誤動作によって音声信号が低減しないノイズ低減方法を得ることができる。
【００７４】
また、ノイズ低減処理時に発生するビート周期をカウントして検出し、このビートがキャンセルされるように疑似ノイズ信号に補間を施すことで、ノイズ低減効果を、数ｄＢ改善することのできるノイズ低減方法を得ることができる。
【００７５】
また、補間係数に基づく補間において、重み付け移動平均の複数の係数を、補間係数に基いて、可変するようにしたので、重み付け移動平均の係数を、ノイズ低減処理時に発生するビートがキャンセルされるように適応的に可変して、疑似ノイズ信号に施す補間を実行することで、ノイズ低減のための回路構成が簡単になるノイズ低減方法を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の例及び従来例のノイズ低減装置の概要を示すブロック線図である。
【図２】従来例のノイズ低減回路における適応信号処理回路の従来例を示すブロック線図である。
【図３】アドレスパターンによるデータ配列の従来例を示す線図である。
【図４】本発明の実施の形態のノイズ低減回路における適応信号処理回路の例を示すブロック線図である。
【図５】図４の適応信号処理回路における重み付け移動平均回路の例を示すブロック線図である。
【図６】アドレスパターンによるデータ配列の例を示す線図である。
【図７】図６における補間係数生成方法の例を示すフローチャートである。
【符号の説明】
１２ サンプルカウンタ、２６、２７ 適応信号処理回路（適応フィルタ）、２８、２９ 加算器、３０、３１ ステップゲイン回路、３２、３３ リミッタ、４１ リセットアドレスパターン検出回路、４２ 補間係数生成回路、４３ 重み付け移動平均回路、[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a noise reduction device and a noise reduction method.
[0002]
[Prior art]
Hereinafter, a noise reduction device for electronic equipment (Japanese Patent Laid-Open No. 11-176113) (conventional example) according to the application of the present applicant will be described. First, the overall configuration of the conventional noise reduction apparatus will be described with reference to FIG. This noise reduction apparatus is applied to a camera-integrated VTR (helical scan type magnetic recording / reproducing apparatus).
[0003]
In a VTR (helical scan type magnetic recording / reproducing apparatus) portion configured to record and reproduce a predetermined signal (color video signal) on the magnetic tape 3 by a rotating magnetic head 4 attached to the rotating drum 1. The drum 1 is driven by a drum motor 2, and the drum motor 2 is servoed by a servo signal 5 from a microcomputer (microcomputer) 6 so as to maintain a predetermined rotational speed.
[0004]
In an example in which this VTR is a digital VTR, the rotation speed is 9000 rpm. Therefore, the mechanical noise (mechanical noise) such as electromagnetic noise and tape tapping sound is 150 Hz on the frequency axis, and its base frequency. The noise band is a band having a spectrum in its harmonics, and becomes periodic noise that repeats at intervals of (1/150 Hz) seconds on the time axis.
[0005]
Here, in the camera-integrated VTR, these mechanical noises are propagated to the built-in microphones (Lch and Rch microphones) 20 and 21 arranged close to the VTR portion, and are picked up by the microphones 20 and 21 together with the sound. . The audio signals from the microphones 20 and 21 are amplified in front stages by amplifiers (AMP) 22 and 23, respectively, and then converted from analog signals to digital signals by an A / D converter (ADC) 24.
[0006]
Here, when a clock necessary for conversion from the clock generation unit 25 is input to the A / D converter 24, the analog audio signals from the microphones 20 and 21 are converted into digital audio signals. The digital audio signal is, for example, a digital signal quantized to 16 bits with a sampling frequency of 32 kHz. The clock generation unit 25 uses an oscillation signal from a crystal oscillator as a reference clock and is composed of a PLL (Phase Lock Loop), a frequency divider, and the like. However, since it is not directly related to the contents of the present invention, a detailed description will be given. Will be omitted.
[0007]
Next, the digital audio signal from the A / D converter 24 is input to the mechanical noise reduction processing circuit 9, and the mechanical noise signal mixed in the audio signal is reduced by adaptive processing described later. The clock generated by the clock generator 25 is input and operates at the same timing as the digital audio signal from the A / D converter 24. In other words, all processes are performed synchronously at a sampling frequency of 32 kHz. First, the input Lch and Rch digital audio signals are input to the + side terminals of the adders 28 and 29, respectively, and the Lch and Rch digital audio signals are input to the − side terminals of the adders 28 and 29, respectively. The pseudo noise signals from the signal processing circuits 26 and 27 are subtracted.
[0008]
The outputs of the adders 28 and 29 are digital audio signals with reduced mechanical noise signals, and these digital audio signals are output from the output terminals 34 and 35. These digital audio signals are fed back to the adaptive signal processing circuits 26 and 27 as error signals via the limiters 32 and 33 and the step gain circuits 30 and 31. The limiters 32 and 33 are level limiters for preventing an audio signal exceeding the mechanical noise signal level from being input to the adaptive signal processing circuits 26 and 27, and prevents the audio signal from being reduced due to a malfunction. The step gain circuits 30 and 31 are used for gain control of the error signal level, and are parameters for determining the convergence speed of the adaptive signal processing.
[0009]
The adaptive signal processing circuits 26 and 27 are processed by an LMS (Least Mean Square) algorithm as will be described later, and the reference input signal from the microcomputer 6 is a 150 Hz drum reference signal synchronized with drum rotation. 7 is used.
[0010]
Next, a specific configuration of the adaptive signal processing circuit 26 in the noise reduction apparatus of FIG. 1 will be described with reference to FIG. Note that the configuration of the adaptive signal processing circuit 27 is the same as that of the adaptive signal processing circuit 26, and therefore redundant description is omitted. In the noise reduction apparatus of FIG. 1, a pair of adaptive signal processing circuits 26 and 27 are provided corresponding to Lch and Rch digital audio signals, but monaural signal input and stereo signal input are also included in Lch and Rch audio signals. If the generated noise is almost the same, the number of adaptive signal processing circuits may be one.
[0011]
In FIG. 2, first, a digital signal that is a mixed signal of an audio signal and a noise signal from the A / D converter 24 from the input terminal 10 is input to the + side terminal of the adder 28, and from the digital signal, The pseudo noise signal Y from the adaptive signal processing circuit 26 surrounded by a broken line and inputted to the negative terminal_kIs subtracted and only the digital audio signal is output from the output terminal 34, and the error signal via the limiter 32 and the step gain circuit 30 is input to the adaptive signal processing circuit 26. The drum reference signal from the input terminal 11 and the sampling clock from the clock generation unit 25 from the input terminal 18 are input to the adaptive signal processing 26.
[0012]
Here, the adaptive signal processing circuit 26 includes an adaptive filter based on the LMS algorithm, and the processing is performed in synchronization with a predetermined sampling clock. For example, the adaptive filter coefficient W for the kth sample is used._kIs an error signal E in the past of one sample with respect to the k-th sample of k-1._k-1, Drum reference signal X_k-1And expressed as shown in Equation 1 below.
[0013]
[Expression 1]
W_k= W_k-1+ 2μ · E_k-1・ X_k-1
[0014]
In the equation (1), μ represents a coefficient multiplied by the above-described step gain circuit 30 and is a parameter for determining the convergence speed in the LMS algorithm. When μ is large, convergence is quick, but the accuracy after convergence is reduced, On the other hand, if the value is small, the convergence is delayed, but the accuracy after convergence is increased. Therefore, the value is optimized and set according to the adaptive system conditions to be used. Then, the expression of Equation 1 is the kth sample adaptive filter coefficient W._k, W of μ and k−1 samples_k-1And E_k-1And X_k-1Thus, a process of sequentially calculating and updating for each sample is performed. The adaptive filter is composed of an FIR (finite impulse response) digital filter. If the number of taps is m, the pseudo noise signal Y_kIs represented by the following equation (2).
[0015]
[Expression 2]

[0016]
That is, the pseudo noise signal Y in k samples_kIs obtained by an m-tap convolution operation of the adaptive coefficient W and the drum reference signal X in the sample. Here, an impulse of unit sample time generated from the drum reference signal is input to X.
[0017]
Next, a specific configuration of the adaptive signal processing circuit 26 in FIG. 1 will be further described with reference to FIG. A sampling clock from the input terminal 18 and a drum reference signal from the input terminal 11 are input to the sample counter 12 and the drum rotation period is counted by the sampling clock, so that the read address generation circuit 16_kImpulses are sequentially generated from 1 to m, and the write address generation circuit 17 generates X_k-1Impulses are sequentially generated from 1 to m, and the impulses are input to an accumulator 13 composed of SRAM or the like. The accumulator 13 has a register with a predetermined bit length of a maximum of m words (m taps). In this example, m is set to the number of sampling clocks within one drum rotation period, and X_kOr X_k-1The adaptive coefficient W is read / written to the designated address according to the above.
[0018]
An error signal E is connected to one terminal of the adder 14._k2μE multiplied by step gain μ_kHowever, the W terminal read from the accumulator 13 is connected to the other terminal of the adder 14._kThe output of the adder 14 obtained by adding both is delayed by a unit sample time by the delay unit 15 and then the X of the accumulator 13 is added._k-1Written to the address.
[0019]
X_kPseudo noise signal Y before one drum rotation from address_kLead. As a result, the adaptive signal processing in FIG. 2 updates the adaptive filter coefficient W with the formula 1 so that the noise component, which is a signal highly correlated with the drum reference signal X included in the error signal E, is always minimized. From the output terminal 34, an audio signal output with reduced noise is always obtained.
[0020]
[Problems to be solved by the invention]
Next, the generation mechanism of beat noise, which is a problem of adaptive signal processing by the conventional adaptive signal processing circuit of FIG. 2, will be described with reference to FIG. FIG. 3 shows a data array of address patterns in the accumulator 31 of FIG. 2, and each data is an adaptive filter coefficient W having a predetermined bit length.
[0021]
Here, the drum rotation frequency is 150 Hz, the sampling frequency is 32 kHz, and the number of samples during one rotation of the drum at this time is
32kHz / 150Hz ≒ 213.3
It becomes. Therefore, the required number of words (number of taps) m in the accumulator 13 is 214, but both are not integral multiples and there are fractions, so that the value of m varies between 213 and 214 for each drum period. It changes with a constant repetition period.
[0022]
First, in FIG. 3, time flows from the upper left to the lower right of the figure, and the drum rotation period is counted by the sampling clock in the sample counter 12 of FIG. 2, and from Adr1 to Adr214 (or Adr213) according to the count value, A data string read from the address is shown. From the upper left of the figure, counting is started by the drum reference signal, Adr (1) Data is read, address reset is performed by Adr (214) Data, the drum cycle 1 is counted, and drum cycles 2, 3 are sequentially shifted to the right. Address reset is performed every 4 and 213.3 samples.
[0023]
Here, first, the address reset is performed at Adr (214) in drum cycle 1 by the above-mentioned fraction, but becomes Adr (213) in drum cycle 2, and similarly, address reset is performed at Adr (213) in drum cycle 3. In the drum cycle 4, address reset is performed again in Adr (214), so that the address pattern to be reset is 214, 213, 213, 214, 213,. . . It becomes a repeating pattern. Here, the data timing of the same address in each drum cycle is shifted up and down in the previous repetitive pattern. However, since periodic mechanical noise generated by drum rotation is constant for each drum cycle, it is read by the address pattern in FIG. When the pseudo noise signal thus output is subtracted from the input signal, the mechanical noise cannot be completely removed, and a beat noise-like processing residual sound is generated in the previous repeated pattern period. This becomes beat noise.
[0024]
The present invention is made in view of these problems, and noise reduction that further improves the noise reduction effect by suppressing beat noise that occurs when the periodic noise in the conventional noise reduction processing is digitally processed by adaptive processing. An apparatus and a noise reduction method are proposed.
[0025]
[Means for Solving the Problems]
  BookThe inventionBased on the drive signal from the drive signal source, a periodic signal is used as a reference input,Driven by a drive signal from a drive signal source,Drive means are generatedPeriodic noise componentEquivalent toAdaptive filters that generate pseudo-noise signals and periodic noisecomponentSubtract the pseudo noise signal from the adaptive filter from the mixed information signal,Get error signalSubtracting means,The error signal from the subtracting means is input to the adaptive filter through the limiter means,Generates a pseudo noise signal with a predetermined sampling clock from the periodic signal from the drive signal source and the error signal from the subtracting means.In the noise reduction device that reduces the periodic noise component mixed in the information signal, the adaptive filter counts the timing of the periodic signal based on the driving signal from the driving signal source with the sampling clock of the adaptive filter. Counter means, interpolation coefficient generation means for generating an interpolation coefficient in accordance with the phase of the periodic signal from the count value from the counter means, and interpolation operation means for generating a pseudo noise signal subjected to interpolation based on the interpolation coefficient YesThis is a noise reduction device.
[0026]
According to the first invention, the adaptive filter generates a pseudo noise signal using the periodic signal as a reference input based on the driving signal from the driving signal source, and the subtracting unit generates the pseudo noise signal from the periodic noise mixed information signal. The pseudo noise signal from the adaptive filter is subtracted, and the adaptive filter generates a pseudo noise signal with a predetermined sampling clock from the periodic signal from the drive signal source and the error signal from the subtracting means.
[0029]
  The present invention also provides:The interpolation operation means is a noise reduction device in which a plurality of weighted moving average coefficients are made variable based on the interpolation coefficients.
[0030]
  Further, the present invention uses a periodic signal as a reference input based on a drive signal from a drive signal source,Driven by a drive signal from a drive signal source,Drive means are generatedPeriodic noise componentEquivalent toA pseudo-noise signal is generated by an adaptive filter to generate periodic noisecomponentThe pseudo noise signal from the adaptive filter is subtracted from the mixed information signal to obtain an error signal.Limit the error signal before entering the adaptive filter,Generates a pseudo noise signal with a predetermined sampling clock from the periodic signal from the drive signal source and the error signalHowever, in the noise reduction method that reduces the periodic noise component mixed in the information signal, the adaptive filter counts the timing of the periodic signal based on the drive signal from the drive signal source with the sampling clock of the adaptive filter. To obtain a count value, generate an interpolation coefficient that matches the phase of the periodic signal from the count value, and generate a pseudo noise signal that is interpolated based on the interpolation coefficientThis is a noise reduction method.
[0033]
  The present invention also provides:In the interpolation based on the interpolation coefficient, this is a noise reduction method in which a plurality of weighted moving average coefficients are made variable based on the interpolation coefficient.
[0034]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, examples of the noise reduction device and the noise reduction method according to the embodiment of the present invention will be described. The overall configuration of the noise reduction device is the same as that of the conventional example described above, but the configuration of the adaptive signal processing circuit is different from that of the conventional example. First, the overall configuration of the noise reduction device will be described with reference to FIG. This noise reduction apparatus is applied to a camera-integrated VTR (helical scan type magnetic recording / reproducing apparatus).
[0035]
In a VTR (helical scan type magnetic recording / reproducing apparatus) portion configured to record and reproduce a predetermined signal (color video signal) on the magnetic tape 3 by a rotating magnetic head 4 attached to the rotating drum 1. The drum 1 is driven by a drum motor 2, and the drum motor 2 is servoed by a servo signal 5 from a microcomputer (microcomputer) 6 so as to maintain a predetermined rotational speed.
[0036]
In an example in which this VTR is a digital VTR, the rotation speed is 9000 rpm. Therefore, the mechanical noise (mechanical noise) such as electromagnetic noise and tape tapping sound is 150 Hz on the frequency axis, and its base frequency. The noise band is a band having a spectrum in its harmonics, and becomes periodic noise that repeats at intervals of (1/150 Hz) seconds on the time axis.
[0037]
Here, in the camera-integrated VTR, these mechanical noises are propagated to the built-in microphones (Lch and Rch microphones) 20 and 21 arranged close to the VTR portion, and are picked up by the microphones 20 and 21 together with the sound. . The audio signals from the microphones 20 and 21 are amplified in front stages by amplifiers (AMP) 22 and 23, respectively, and then converted from analog signals to digital signals by an A / D converter (ADC) 24.
[0038]
Here, when a clock necessary for conversion from the clock generation unit 25 is input to the A / D converter 24, the analog audio signals from the microphones 20 and 21 are converted into digital audio signals. The digital audio signal is, for example, a digital signal quantized to 16 bits with a sampling frequency of 32 kHz. The clock generation unit 25 uses an oscillation signal from a crystal oscillator as a reference clock and is composed of a PLL (Phase Lock Loop), a frequency divider, and the like. However, since it is not directly related to the contents of the present invention, a detailed description will be given. Will be omitted.
[0039]
Next, the digital audio signal from the A / D converter 24 is input to the mechanical noise reduction processing circuit 9, and the mechanical noise signal mixed in the audio signal is reduced by adaptive processing described later. The clock generated by the clock generator 25 is input and operates at the same timing as the digital audio signal from the A / D converter 24. In other words, all processes are performed synchronously at a sampling frequency of 32 kHz. First, the input Lch and Rch digital audio signals are input to the + side terminals of the adders 28 and 29, respectively, and the Lch and Rch digital audio signals are input to the − side terminals of the adders 28 and 29, respectively. The pseudo noise signals from the signal processing circuits 26 and 27 are subtracted.
[0040]
The outputs of the adders 28 and 29 are digital audio signals with reduced mechanical noise signals, and these digital audio signals are output from the output terminals 34 and 35. These digital audio signals are fed back to the adaptive signal processing circuits 26 and 27 as error signals via the limiters 32 and 33 and the step gain circuits 30 and 31. The limiters 32 and 33 are level limiters for preventing an audio signal exceeding the mechanical noise signal level from being input to the adaptive signal processing circuits 26 and 27, and prevents the audio signal from being reduced due to a malfunction. The step gain circuits 30 and 31 are used for gain control of the error signal level, and are parameters for determining the convergence speed of the adaptive signal processing.
[0041]
The adaptive signal processing circuits 26 and 27 are processed by an LMS algorithm as will be described later, and a 150 Hz drum reference signal 7 synchronized with drum rotation from the microcomputer 6 is used as a reference input signal.
[0042]
Next, with reference to FIG. 6, the data arrangement according to the address pattern in the embodiment of the present invention will be described. However, since the drum rotation frequency 150 Hz and the sampling frequency 32 kHz are determined in the format of the digital VTR, the data timing in the accumulator 13 cannot be changed. Therefore, in this example, the data read from each address is interpolated as appropriate, thereby realizing an operation equivalent to making the address pattern constant for each drum cycle.
[0043]
That is, in FIG. 6, the address reset for each drum cycle is detected by the reset address pattern detecting means 41 described later with reference to FIG. 4, the interpolation coefficient is varied for each drum cycle, and based on this interpolation coefficient. 4 and 5, a pseudo noise signal is newly regenerated by weighted moving average means described later.
[0044]
That is, in the drum cycle 1, after address reset, data is generated as shown in the following equations (3).
[0045]
[Equation 3]

[0046]
Similarly, in drum cycle 2, after address reset, data is generated as in the following equations (4).
[0047]
[Expression 4]

[0048]
Similarly, in the drum cycle 3, after the address reset, data is generated as shown in the following equations (5).
[Equation 5]

[0049]
In the drum cycle 4, data is generated in the same manner as the drum cycle 1, and thereafter, this pattern is repeated for each drum cycle, so that the data necessary for the timing corresponding to the shift of the fraction is obtained by data interpolation between the addresses. Therefore, there is no timing shift of data for each drum cycle, and if a pseudo noise signal is generated from the interpolated data and subtracted from the input signal, beat noise, which has been a problem in the past, is generated. It is suppressed and mechanical noise can be completely removed.
[0050]
Next, the configuration of the adaptive signal processing circuit 26 that realizes the data timing of FIG. 6 in the noise reduction apparatus of FIG. 1 will be described with reference to FIG. Note that the configuration of the adaptive signal processing circuit 27 is the same as that of the adaptive signal processing circuit 26, and therefore redundant description is omitted. In the noise reduction apparatus of FIG. 1, a pair of adaptive signal processing circuits 26 and 27 are provided corresponding to Lch and Rch digital audio signals, but monaural signal input and stereo signal input are also included in Lch and Rch audio signals. If the generated noise is almost the same, the number of adaptive signal processing circuits may be one.
[0051]
In FIG. 4, first, a digital signal that is a mixed signal of an audio signal and a noise signal from the A / D converter 24 from the input terminal 10 is input to the + side terminal of the adder 28, and from this digital signal, the − side The pseudo noise signal Yk from the adaptive signal processing circuit 26 surrounded by a broken line, which is input to the terminal, is subtracted, and only the digital audio signal is output from the output terminal 34, and the limiter 32 and the step gain circuit 30 described above. Is input to the adaptive signal processing circuit 26. The drum reference signal from the input terminal 11 and the sampling clock from the clock generation unit 25 from the input terminal 18 are input to the adaptive signal processing 26.
[0052]
Here, the adaptive signal processing circuit 26 includes an adaptive filter based on the LMS algorithm, and the processing is performed in synchronization with a predetermined sampling clock. For example, the adaptive filter coefficient W for the kth sample is used._kIs an error signal E in the past of one sample with respect to the k-th sample of k-1._k-1, Drum reference signal X_k-1Therefore, it is expressed as shown in the equation 1 above.
[0053]
In the equation (1), μ represents a coefficient multiplied by the above-described step gain circuit 30 and is a parameter for determining the convergence speed in the LMS algorithm. When μ is large, convergence is quick, but the accuracy after convergence is reduced, On the other hand, if the value is small, the convergence is delayed, but the accuracy after convergence is increased. Therefore, the value is optimized and set according to the adaptive system conditions to be used. Then, the expression of Equation 1 is the kth sample adaptive filter coefficient W._k, W of μ and k−1 samples_k-1And E_k-1And X_k-1Thus, a process of sequentially calculating and updating for each sample is performed. The adaptive filter is composed of an FIR digital filter. If the number of taps is m, the pseudo noise signal Y_kIs represented by the above-described equation (2).
[0054]
That is, the pseudo noise signal Y in k samples_kIs obtained by an m-tap convolution operation of the adaptive coefficient W and the drum reference signal X in the sample. Here, an impulse of unit sample time generated from the drum reference signal is input to X.
[0055]
A sampling clock from the input terminal 18 and a drum reference signal from the input terminal 11 are input to the sample counter 12 and the drum rotation period is counted by the sampling clock, so that the read address generation circuit 16_kImpulses are sequentially generated from 1 to m, and the write address generation circuit 17 generates X_k-1Impulses are sequentially generated from 1 to m, and the impulses are input to an accumulator 13 composed of SRAM or the like. The accumulator 13 has a register with a predetermined bit length of a maximum of m words (m taps). In this example, m is set to the number of sampling clocks within one drum rotation period, and X_kOr X_k-1The adaptive coefficient W is read / written to the designated address according to the above.
[0056]
An error signal E is connected to one terminal of the adder 14._k2μE multiplied by step gain μ_kHowever, the W terminal read from the accumulator 13 is connected to the other terminal of the adder 14._kThe output of the adder 14 obtained by adding both is delayed by a unit sample time by the delay unit 15 and then the X of the accumulator 13 is added._k-1Written to the address.
[0057]
Further, the reset address pattern detection circuit 41 detects the change pattern of the reset address of each drum period measured by the sample counter 12. The cycle parameter and pattern detection signal obtained from the reset address pattern detection circuit 41 are input to the interpolation coefficient generation circuit 42 to generate an interpolation coefficient. Details of the interpolation coefficient generation method in the interpolation coefficient generation circuit 42 will be described later with reference to FIG. Further, the interpolation coefficients A, B and C generated by the interpolation coefficient generation circuit 42 are input to a weighted moving average circuit 43 which will be described in detail later with reference to FIG. 5, and the pseudo noise signal read from the accumulator 13 is As will be described in detail with reference to FIG. 6, a new pseudo noise signal Y is interpolated into the data array._kOutput as.
[0058]
Next, a specific configuration of the weighted moving average circuit 43 in the adaptive signal processing circuit of FIG. 4 will be described with reference to FIG. The weighted moving average circuit 43 is composed of a 3-tap FIR filter with variable filter coefficients, and the input pseudo noise signal Y_{k + 1}Are input to a variable coefficient A circuit 52 that is varied by an interpolation coefficient A and a unit sample delay unit 50, and a signal delayed by the unit sample delay unit 50 is a variable coefficient B circuit 53 that is varied by an interpolation coefficient B and The signal input to the unit sample delay unit 51 and delayed by the unit sample delay unit 51 is input to the variable coefficient C circuit 54 that is varied by the interpolation coefficient C. The outputs of the variable coefficient A circuit 52 and the variable coefficient B circuit 53 are added by an adder 55. The added output is added by an adder 56 and the output of the variable coefficient C circuit 54. The added output of the adder 56 is Pseudo noise signal Y_kIs configured to be output as
[0059]
Since the pseudo noise signal input by this processing is delayed by one unit sample, the accumulator 13 in FIG._{k + 1}Is read out and the pseudo noise signal Y is read as before._kLike to get.
[0060]
Next, a method for generating the interpolation coefficients A, B, and C input to the weighted moving average circuit 43 in FIG. 5 will be described with reference to the flowchart in FIG. This flowchart is executed each time a reset address for each drum cycle is input. First, the reset address for each drum rotation period measured by the sample counter 12 of FIG. 4, that is, 214, 213, 213, 214, 213,. . . Is input at step ST-0. Next, in step ST-1, an increase / decrease pattern with respect to the reset address of the previous drum cycle, in the above example, 1, -1, 0, 1, -1,. . . Measure. Next, in step ST-2, it is determined whether or not the increase / decrease pattern changes from 0 to +1. This pattern is a case where the fraction of the sampling frequency / drum rotation frequency is less than 0.5. In the above example, since the fraction is 0.3, the result is YES. The cycle parameter CP, which is the drum rotation speed from the pattern detection, is measured, and CP is 3 in the above example. Next, the process proceeds to step ST-8, and if the measured CP is 1- (1 / CP), that is, if CP is 3, about 0.7 is set in the A register. Next, the process proceeds to step ST-11. Similarly, if the register B is set to (1 / CP), that is, CP is set to 3, about 0.3 is set. In step ST-13, 0 is set in the C register.
[0061]
Next, the process proceeds to step ST-14, where a limit is applied to limit each register value to 1 (MAX) to 0 (MIN). Next, the process proceeds to step ST-15, where each A, B, The C register value is output as interpolation coefficients A, B, and C.
[0062]
If the determination in step ST-2 is NO, the process proceeds to step ST-3 to determine whether the increase / decrease pattern is a pattern that changes from 0 to -1. This pattern is a case where the fraction of the sampling frequency / drum rotation frequency exceeds 0.5. If YES, the process proceeds to step ST-4, and the drum rotation from the previous pattern detection is performed as in step ST-5. Measure cycle parameter CP, which is a number, then move to step ST-7, set A register to 0, then move to step ST-10, set B register to (1 / CP) Then, the process proceeds to step ST-12, 1- (1 / CP) is set in the C register, and then the process proceeds to step ST-14, where the value of each register is changed from 1 (MAX) to 0 ( MIN), and the A, B, and C register values are output as interpolation coefficients A, B, and C in step 75.
[0063]
If NO in step ST-3, the process proceeds to step ST-6, and the latest cycle parameter CP measured from the A and C registers (1 / CP) is set to 0.3 in the above example. Is subtracted. Next, the process proceeds to step ST-9, and (1 / CP) is added to the B register, and 0.3 is added in the above example. Next, the process proceeds to step ST-14, where each register value is limited. Therefore, even if cumulative subtraction or addition is performed, the register value is limited to 1 (MAX) to 0 (MIN). ing. Next, the process proceeds to step ST-15, where the A, B, C register values are output as interpolation coefficients A, B, C.
[0064]
Therefore, the data array based on the conventional address pattern of FIG. 3 is subjected to the processing of the flowchart of FIG. 7 to generate the interpolation coefficients A, B, C, and the variable coefficients A, B, C of the weighted moving average of FIG. Is operated, the increase and decrease of the reset address in Adr (214) of drum cycle 1 (or drum cycle 4) match the pattern in step ST-2 of the flowchart, and CP = 3 is measured in step ST-5. Each register value of ST-8, 11 and 13 is changed to 0.7 for the variable coefficient A, 0.3 for the variable coefficient B and 0.3 for the variable coefficient C of the weighted moving average of FIG. When 0 is set, input Y in drum cycle 2_{k + 1}Since Adr (2) Data is input to the input of the variable coefficient A, Adr (1) Data is input to the input of the variable coefficient B, and Adr (214) Data is input to the input of the variable coefficient C. Data interpolation is performed as shown in equations (4).
[0065]
When address reset is performed at Adr (213) of drum cycle 2, the patterns do not match at steps ST-2 and 3 in FIG. 7, and the register values at steps ST-6 and 9 are set to step ST-14. 15, when the variable coefficient A is set to 0.3, the variable coefficient B is set to 0.7, and the variable coefficient C is set to 0, the input Y in the drum cycle 3_{k + 1}Since Adr (2) Data is input to the input of the variable coefficient A, Adr (1) Data is input to the input of the variable coefficient B, and Adr (213) Data is input to the input of the variable coefficient C. Data interpolation is performed as shown in equations (5).
[0066]
Similarly, when address reset is performed at Adr (213) of drum cycle 3, the patterns do not match at steps ST-2 and ST3 in FIG. 7, and the register values at steps ST-6 and ST9 are set at step ST-14. 15, when the variable coefficient A is set to 0, the variable coefficient B is set to 1, and the variable coefficient C is set to 0, the input Y is input in the drum cycle 3._{k + 1}Since Adr (2) Data is input to the input of the variable coefficient A, Adr (1) Data is input to the input of the variable coefficient B, and Adr (213) Data is input to the input of the variable coefficient C. Data interpolation is performed as shown in Equation 3 below, and the data arrangement shown in FIG.
[0067]
Although the cycle parameter CP is automatically measured in the generation of the interpolation coefficient in FIG. 7, the drum rotation frequency and the sampling frequency are known in advance by the system, and therefore the cycle parameter CP is also determined. In addition, it is possible to simplify the circuit by storing it as a parameter in a separately prepared memory or the like and reading and using it as appropriate.
[0068]
【The invention's effect】
  BookAccording to the invention,Based on the drive signal from the drive signal source, a periodic signal is used as a reference input,Driven by a drive signal from a drive signal source,Drive means are generatedPeriodic noise componentEquivalent toAdaptive filters that generate pseudo-noise signals and periodic noisecomponentSubtract the pseudo noise signal from the adaptive filter from the mixed information signal,Get error signalSubtracting means,The error signal from the subtracting means is input to the adaptive filter through the limiter means,Generates a pseudo noise signal with a predetermined sampling clock from the periodic signal from the drive signal source and the error signal from the subtracting means.In the noise reduction device that reduces the periodic noise component mixed in the information signal, the adaptive filter counts the timing of the periodic signal based on the driving signal from the driving signal source with the sampling clock of the adaptive filter. Counter means, interpolation coefficient generation means for generating an interpolation coefficient in accordance with the phase of the periodic signal from the count value from the counter means, and interpolation operation means for generating a pseudo noise signal subjected to interpolation based on the interpolation coefficient HaveSince it did in this way, the noise reduction effect which further improved the noise reduction effect can be obtained by suppressing the beat noise generated when the periodic noise in the conventional noise reduction processing is digitally processed by the adaptive processing.
[0069]
  Also,A noise reduction device can be obtained in which the audio signal is not reduced by malfunction.
[0070]
  Also,The period is detected by the counter means, and the noise is reduced by interpolating the pseudo noise signal so that this beat is canceled.,numberA noise reduction device that can improve dB can be obtained.
[0071]
  Also,Interpolation operation means can change multiple weighted moving average coefficients based on interpolation coefficients.HeavyA noise reduction device that simplifies the circuit configuration by adaptively changing the coefficient of the moving average of the moving so that the beat generated during the noise reduction processing is canceled and performing interpolation on the pseudo noise signal. Obtainable.
[0072]
  Further, according to the present invention, the periodic signal based on the drive signal from the drive signal source is used as a reference input,Driven by a drive signal from a drive signal source,Drive means are generatedPeriodic noise componentEquivalent toA pseudo-noise signal is generated by an adaptive filter to generate periodic noisecomponentThe pseudo noise signal from the adaptive filter is subtracted from the mixed information signal to obtain an error signal.Limit the error signal before entering the adaptive filter,Generates a pseudo noise signal with a predetermined sampling clock from the periodic signal from the drive signal source and the error signalHowever, in the noise reduction method that reduces the periodic noise component mixed in the information signal, the adaptive filter counts the timing of the periodic signal based on the drive signal from the drive signal source with the sampling clock of the adaptive filter. To obtain a count value, generate an interpolation coefficient that matches the phase of the periodic signal from the count value, and generate a pseudo noise signal that is interpolated based on the interpolation coefficientSince it did in this way, the noise reduction method which suppressed the beat noise which generate | occur | produces when the periodic noise in the conventional noise reduction process is digitally processed by an adaptive process, and improved the noise reduction effect can be obtained.
[0073]
  Also,Since the error signal is input to the adaptive filter via the limiter means, WrongIt is possible to obtain a noise reduction method in which an audio signal is not reduced by operation.
[0074]
  Also,The noise reduction effect is achieved by counting and detecting the beat cycle that occurs during the noise reduction process and interpolating the pseudo noise signal so that this beat is canceled.,numberA noise reduction method capable of improving dB can be obtained.
[0075]
  Also,In interpolation based on interpolation coefficients, multiple weighted moving average coefficients can be changed based on interpolation coefficients.HeavyThe circuit configuration for noise reduction is simplified by adaptively varying the coefficient of the moving average of the beat so that the beat generated during noise reduction processing is canceled and performing interpolation on the pseudo noise signal. A noise reduction method can be obtained.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an overview of an embodiment of the present invention and a conventional noise reduction device.
FIG. 2 is a block diagram showing a conventional example of an adaptive signal processing circuit in a conventional noise reduction circuit.
FIG. 3 is a diagram showing a conventional example of data arrangement based on an address pattern.
FIG. 4 is a block diagram showing an example of an adaptive signal processing circuit in the noise reduction circuit according to the embodiment of the present invention.
5 is a block diagram showing an example of a weighted moving average circuit in the adaptive signal processing circuit of FIG. 4;
FIG. 6 is a diagram showing an example of a data array based on an address pattern.
7 is a flowchart showing an example of an interpolation coefficient generation method in FIG.
[Explanation of symbols]
12 Sample counter, 26, 27 Adaptive signal processing circuit (adaptive filter), 28, 29 Adder, 30, 31 Step gain circuit, 32, 33 Limiter, 41 Reset address pattern detection circuit, 42 Interpolation coefficient generation circuit, 43 Weighted movement Average circuit,

Claims (4)

An adaptive filter that uses a periodic signal as a reference input based on a driving signal from a driving signal source and generates a pseudo noise signal corresponding to a periodic noise component generated by the driving means , driven by the driving signal from the driving signal source. When,
Subtracting a pseudo noise signal from the adaptive filter from the information signal mixed with the periodic noise component , and having a subtracting means for obtaining an error signal ,
An error signal from the subtracting means is input to the adaptive filter via a limiter means, and the pseudo noise signal is generated at a predetermined sampling clock from the periodic signal from the drive signal source and the error signal from the subtracting means. In the noise reduction device that generates and reduces the periodic noise component mixed in the information signal,
The adaptive filter is
Counter means for counting the timing of the periodic signal based on the driving signal from the driving signal source with the sampling clock of the adaptive filter;
Interpolation coefficient generation means for generating an interpolation coefficient in accordance with the phase of the periodic signal from the count value from the counter means;
A noise reduction apparatus comprising: interpolation operation means for generating a pseudo noise signal subjected to interpolation based on the interpolation coefficient . The noise reduction device according to claim 1,
The noise reduction apparatus characterized in that the interpolation operation means varies a plurality of weighted moving average coefficients based on the interpolation coefficient . Based on the drive signal from the drive signal source, the periodic signal is used as a reference input, and a pseudo noise signal corresponding to the periodic noise component generated by the drive means that is driven by the drive signal from the drive signal source is generated by the adaptive filter. And
By subtracting the pseudo noise signal from the adaptive filter from the information signal mixed with the periodic noise component , an error signal is obtained,
The error signal is limited and then input to the adaptive filter, and the pseudo noise signal is generated from the periodic signal from the drive signal source and the error signal with a predetermined sampling clock , and mixed into the information signal. In the noise reduction method for reducing the periodic noise component,
The adaptive filter is
Based on the drive signal from the drive signal source, the timing of the periodic signal is counted with the sampling clock of the adaptive filter to obtain a count value,
An interpolation coefficient that matches the phase of the periodic signal is generated from the count value,
A noise reduction method comprising generating a pseudo noise signal subjected to interpolation based on the interpolation coefficient . The noise reduction method according to claim 3 ,
The noise reduction method characterized in that the interpolation operation means varies a plurality of weighted moving average coefficients based on the interpolation coefficient .

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