JP3873396B2

JP3873396B2 - Semiconductor memory cell and manufacturing method thereof

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Application number: JP25164697A
Authority: JP
Inventors: 幹雄向井; 豊林; 康俊小松
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Priority date: 1996-09-27
Filing date: 1997-09-17
Publication date: 2007-01-24
Anticipated expiration: 2017-09-17
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Description

【０００１】
【発明の属する技術分野】
本発明は、少なくとも３つのトランジスタから成る半導体メモリセル、少なくとも２つのトランジスタを１つに融合したトランジスタと更に１つのトランジスタから成る半導体メモリセル、あるいは少なくとも３つのトランジスタを１つに融合したトランジスタから成る半導体メモリセル及びその製造方法に関する。
【０００２】
【従来の技術】
従来、高集積の半導体メモリセルとして、図５４に示すような、１つのトランジスタと１つのキャパシタで構成された１トランジスタメモリセルとも呼ばれるダイナミックメモリセルが使用されている。このようなメモリセルにおいては、キャパシタに蓄積された電荷は、ビット線に電圧変化が生じるような電荷とする必要がある。ところが、半導体メモリセルの平面寸法の縮小化に伴い、平行平板状に形成されたキャパシタの大きさが小さくなり、その結果、メモリセルのキャパシタに電荷として蓄えられた情報を読み出したとき、かかる情報が雑音に埋もれてしまうという問題、あるいは、ビット線の浮遊容量が半導体メモリセルの世代毎に大きくなるために、ビット線に小さな電圧変化しか生じないという問題が顕著になっている。この問題を解決する一手段として、トレンチキャパシタセル構造（図５５参照）、あるいはスタックトキャパシタセル構造を有するダイナミックメモリセルが提案されている。しかしながら、トレンチ（溝）の深さやスタック（積層）の高さには加工技術上の限界があるため、キャパシタの容量にも限界がある。それ故、これらの構造を有するダイナミックメモリセルは、ロー・サブミクロン・ルール以下の寸法領域では、キャパシタ用の高価な新規材料を導入しない限り、限界に至ると言われている。
【０００３】
また、半導体メモリセルを構成するトランジスタに関しても、ロー・サブミクロン・ルール以下の平面寸法では、耐圧劣化やパンチスルー等の問題が生じるため、規定電圧下でも電流リークが発生する虞れが大きい。それ故、メモリセルが微小化したとき、従来のトランジスタ構造では、メモリセルを正常に動作させることが困難になる。
【０００４】
このようなキャパシタの限界を解決するために、本出願人は、特願平５−２４６２６４号（特開平７−９９２５１号公報）にて、２つのトランジスタ、あるいは２つのトランジスタを１つに融合したトランジスタから成る半導体メモリセルを提案した。この特開平７−９９２５１号公報の図１５の（Ａ）及び（Ｂ）に開示された半導体メモリセルは、半導体基板表面領域又は絶縁性基板上に形成された第１導電形の第１の半導体領域ＳＣ₁と、第１の半導体領域ＳＣ₁の表面領域に設けられ且つ整流接合を形成して接する第１の導電性領域ＳＣ₂と、第１の半導体領域ＳＣ₁の表面領域に設けられ且つ第１の導電性領域ＳＣ₂とは離間して設けられた第２導電形の第２の半導体領域ＳＣ₃と、第２の半導体領域ＳＣ₃の表面領域に設けられ且つ整流接合を形成して接する第２の導電性領域ＳＣ₄と、第１の半導体領域ＳＣ₁と第２の導電性領域ＳＣ₄、及び第１の導電性領域ＳＣ₂と第２の半導体領域ＳＣ₃を橋渡すごとくバリア層を介して設けられた導電ゲートＧから成り、導電ゲートＧは、メモリセル選択用の第１の配線に接続され、第１の導電性領域ＳＣ₂は、書き込み情報設定線に接続され、第２の導電性領域ＳＣ₄は、メモリセル選択用の第２の配線に接続されている。
【０００５】
そして、第１の半導体領域ＳＣ₁（チャネル形成領域Ｃｈ₂に相当する）と、第１の導電性領域ＳＣ₂（ソース／ドレイン領域に相当する）と、第２の半導体領域ＳＣ₃（ソース／ドレイン領域に相当する）と、導電ゲートＧによって、スイッチ用トランジスタＴＲ₂が構成される。また、第２の半導体領域ＳＣ₃（チャネル形成領域Ｃｈ₁に相当する）と、第１の半導体領域ＳＣ₁（ソース／ドレイン領域に相当する）と、第２の導電性領域ＳＣ₄（ソース／ドレイン領域に相当する）と、導電ゲートＧによって、情報蓄積用トランジスタＴＲ₁が構成される。
【０００６】
【発明が解決しようとする課題】
この半導体メモリセルにおいては、情報の書き込み時、スイッチ用トランジスタＴＲ₂が導通し、その結果、情報は、情報蓄積用トランジスタＴＲ₁のチャネル形成領域Ｃｈ₁に電位あるいは電荷の形態で蓄積される。情報の読み出し時、情報蓄積用トランジスタＴＲ₁においては、チャネル形成領域Ｃｈ₁に蓄積された電位あるいは電荷（情報）に依存して、導電ゲートＧから見た情報蓄積用トランジスタＴＲ₁のスレッショールド値が変化する。従って、情報の読み出し時、適切に選定された電位を導電ゲートＧに印加することによって、情報蓄積用トランジスタＴＲ₁の情報蓄積状態をチャネル電流の大小（０も含めて）で判定することができる。この情報蓄積用トランジスタＴＲ₁の動作状態を検出することによって、情報の読み出しを行う。
【０００７】
即ち、情報の読み出し時、蓄積された情報に依存して情報蓄積用トランジスタＴＲ₁はオン状態又はオフ状態となる。第２の導電性領域ＳＣ₄は、第２の配線に接続されているので、蓄積された情報（”０”あるいは”１”）に依存して、情報蓄積用トランジスタＴＲ₁に流れる電流が大きい、あるいは小さい。こうして、蓄積された情報を情報蓄積用トランジスタＴＲ₁によって読み出すことができる。
【０００８】
しかしながら、情報の読み出し時、第１の半導体領域ＳＣ₂と第２の半導体領域ＳＣ₃とで挟まれた第１の半導体領域ＳＣ₁を流れる電流を制御する機構を有していない。従って、導電ゲートＧによって情報蓄積トランジスタＴＲ₁に蓄積された情報を検出するとき、第１の半導体領域ＳＣ₁乃至第２の導電性領域ＳＣ₄を流れる電流のマージンが小さく、第２の配線（ビット線）に接続し得る半導体メモリセルの数が制限されるという問題がある。
【０００９】
従って、本発明の目的は、トランジスタの動作が安定しており、従来のＤＲＡＭのような大容量のキャパシタを必要とせず、情報の書き込み／読み出しを確実に行うことができ、しかも寸法を微小化することができる半導体メモリセル、あるいはロジック用の半導体メモリセル、更には少なくとも３つのトランジスタから成る半導体メモリセル、少なくとも２つのトランジスタを１つに融合したトランジスタと更に１つのトランジスタから成る半導体メモリセル、あるいは少なくとも３つのトランジスタを１つに融合したトランジスタから成る半導体メモリセル及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記の目的を達成するための本発明の第１の態様に係る半導体メモリセルは、図１あるいは図３にその原理図を示すように、第１導電形の読み出し用トランジスタＴＲ₁と、第２導電形のスイッチ用トランジスタＴＲ₂と、第１導電形の電流制御用接合型トランジスタＴＲ₃から成り、
（イ）第１導電形の第１の導電性領域ＳＣ₁、
（ロ）第１の導電性領域ＳＣ₁の表面領域に設けられ且つ整流接合を形成して接する第２の導電性領域ＳＣ₂、
（ハ）第１の導電性領域ＳＣ₁の表面領域に設けられ、且つ第２の導電性領域ＳＣ₂とは離間して設けられた第２導電形の第３の導電性領域ＳＣ₃、
（ニ）第３の導電性領域ＳＣ₃の表面領域に設けられ且つ整流接合を形成して接する第４の導電性領域ＳＣ₄、
（ホ）第４の導電性領域ＳＣ₄とは離間して第３の導電性領域ＳＣ₃の表面領域に設けられ且つ整流接合を形成して接し、しかも第１の導電性領域ＳＣ₁の表面領域に延在する第１導電形の第５の導電性領域ＳＣ₅、及び、
（ヘ）第５の導電性領域ＳＣ₅の表面領域に設けられ且つ整流接合を形成して接する第６の導電性領域ＳＣ₆、
を有する半導体メモリセルであって、
（Ａ−１）読み出し用トランジスタＴＲ₁のソース／ドレイン領域の一方は第４の導電性領域ＳＣ₄から構成され、他方は第５の導電性領域ＳＣ₅から構成され、
（Ａ−２）読み出し用トランジスタＴＲ₁のチャネル形成領域ＣＨ₁は、第４の導電性領域ＳＣ₄と第５の導電性領域ＳＣ₅とで挟まれた第３の導電性領域ＳＣ₃の表面領域から構成され、
（Ａ−３）第４の導電性領域ＳＣ₄と第５の導電性領域ＳＣ₅とで挟まれた第３の導電性領域ＳＣ₃の該表面領域の上方には、バリア層を介して読み出し用トランジスタＴＲ₁の導電ゲートＧ₁が設けられており、
（Ｂ−１）スイッチ用トランジスタＴＲ₂のソース／ドレイン領域の一方は第２の導電性領域ＳＣ₂から構成され、他方は第３の導電性領域ＳＣ₃から構成され、
（Ｂ−２）スイッチ用トランジスタＴＲ₂のチャネル形成領域ＣＨ₂は、第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃とで挟まれた第１の導電性領域ＳＣ₁の表面領域から構成され、
（Ｂ−３）第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃とで挟まれた第１の導電性領域ＳＣ₁の該表面領域の上方には、バリア層を介してスイッチ用トランジスタＴＲ₂の導電ゲートＧ₂が設けられており、
（Ｃ−１）電流制御用接合型トランジスタＴＲ₃のゲート領域は、第６の導電性領域ＳＣ₆、及び、該第６の導電性領域ＳＣ₆と対向する第３の導電性領域ＳＣ₃の部分から構成され、
（Ｃ−２）電流制御用接合型トランジスタＴＲ₃のチャネル領域ＣＨ₃は、第６の導電性領域ＳＣ₆と第３の導電性領域ＳＣ₃の該部分とで挟まれた第５の導電性領域ＳＣ₅の一部から構成され、
（Ｃ−３）電流制御用接合型トランジスタＴＲ₃の一方のソース／ドレイン領域は、電流制御用接合型トランジスタＴＲ₃のチャネル領域ＣＨ₃の一端から延在し、且つ、読み出し用トランジスタＴＲ₁のソース／ドレイン領域の他方を構成する第５の導電性領域ＳＣ₅の部分であり、電流制御用接合型トランジスタＴＲ₃の他方のソース／ドレイン領域は、電流制御用接合型トランジスタＴＲ₃のチャネル領域ＣＨ₃の他端から延在し、且つ第１の導電性領域ＳＣ₁の表面領域に延在する第５の導電性領域ＳＣ₅の部分から構成され、
（Ｄ）読み出し用トランジスタＴＲ₁の導電ゲートＧ₁及びスイッチ用トランジスタＴＲ₂の導電ゲートＧ₂は、メモリセル選択用の第１の配線に接続され、
（Ｅ）第２の導電性領域ＳＣ₂は、書き込み情報設定線に接続され、
（Ｆ）第６の導電性領域ＳＣ₆は、書き込み情報設定線又は第３の導電性領域ＳＣ₃に接続され、
（Ｇ）第４の導電性領域ＳＣ₄は、メモリセル選択用の第２の配線に接続され、
（Ｈ）電流制御用接合型トランジスタＴＲ₃の他方のソース／ドレイン領域は、所定の電位に接続されていることを特徴とする。
【００１１】
上記の目的を達成するための本発明の第１の態様の変形に係る半導体メモリセルは、図５あるいは図７にその原理図を示すように、本発明の第１の態様に係る半導体メモリセルにおいて、
第４の導電性領域ＳＣ₄は、メモリセル選択用の第２の配線に接続される代わりに、所定の電位に接続されており、
電流制御用接合型トランジスタＴＲ₃の他方のソース／ドレイン領域は、所定の電位に接続される代わりに、メモリセル選択用の第２の配線に接続されていることを特徴とする。
【００１２】
上記の目的を達成するための本発明の第２の態様に係る半導体メモリセルは、図９にその原理図を示すように、第１導電形の読み出し用トランジスタＴＲ₁と、第２導電形のスイッチ用トランジスタＴＲ₂と、第１導電形の電流制御用接合型トランジスタＴＲ₃から成り、
（イ）第１導電形の第１の導電性領域ＳＣ₁、
（ロ）第１の導電性領域ＳＣ₁の表面領域に設けられ且つ整流接合を形成して接する第２の導電性領域ＳＣ₂、
（ハ）第１の導電性領域ＳＣ₁の表面領域に設けられ、且つ第２の導電性領域ＳＣ₂とは離間して設けられた第２導電形の第３の導電性領域ＳＣ₃、
（ニ）第３の導電性領域ＳＣ₃の表面領域に設けられ且つ整流接合を形成して接する第１導電形の第４の導電性領域ＳＣ₄、
（ホ）第４の導電性領域ＳＣ₄の表面領域に設けられ且つ整流接合を形成して接する第５の導電性領域ＳＣ₅、及び、
（ヘ）第１の導電性領域ＳＣ₁と第４の導電性領域ＳＣ₄、及び第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃を橋渡すごとくバリア層を介して設けられ、読み出し用トランジスタＴＲ₁とスイッチ用トランジスタＴＲ₂とで共有された導電ゲートＧ、
を有する半導体メモリセルであって、
（Ａ−１）読み出し用トランジスタＴＲ₁のソース／ドレイン領域の一方は第４の導電性領域ＳＣ₄から構成され、他方は、第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃とで挟まれた第１の導電性領域ＳＣ₁の表面領域から構成され、
（Ａ−２）読み出し用トランジスタＴＲ₁のチャネル形成領域ＣＨ₁は、第１の導電性領域ＳＣ₁の該表面領域と第４の導電性領域ＳＣ₄とで挟まれた第３の導電性領域ＳＣ₃の表面領域から構成されており、
（Ｂ−１）スイッチ用トランジスタＴＲ₂のソース／ドレイン領域の一方は第２の導電性領域ＳＣ₂から構成され、他方は第３の導電性領域ＳＣ₃から構成され、
（Ｂ−２）スイッチ用トランジスタＴＲ₂のチャネル形成領域ＣＨ₂は、第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃とで挟まれた、読み出し用トランジスタＴＲ₁の他方のソース／ドレイン領域に相当する第１の導電性領域ＳＣ₁の該表面領域から構成されており、
（Ｃ−１）電流制御用接合型トランジスタＴＲ₃のゲート領域は、第５の導電性領域ＳＣ₅、及び、該第５の導電性領域ＳＣ₅と対向する第３の導電性領域ＳＣ₃の部分から構成され、
（Ｃ−２）電流制御用接合型トランジスタＴＲ₃のチャネル領域ＣＨ₃は、第５の導電性領域ＳＣ₅と第３の導電性領域ＳＣ₃の該部分とで挟まれた第４の導電性領域ＳＣ₄の一部から構成され、
（Ｃ−３）電流制御用接合型トランジスタＴＲ₃の一方のソース／ドレイン領域は、電流制御用接合型トランジスタＴＲ₃のチャネル領域ＣＨ₃の一端から延在し、且つ、読み出し用トランジスタＴＲ₁のソース／ドレイン領域の一方を構成する第４の導電性領域ＳＣ₄の部分であり、電流制御用接合型トランジスタＴＲ₃の他方のソース／ドレイン領域は、電流制御用接合型トランジスタＴＲ₃のチャネル領域ＣＨ₃の他端から延在し、
（Ｄ）導電ゲートＧは、メモリセル選択用の第１の配線に接続され、
（Ｅ）第２の導電性領域ＳＣ₂は、書き込み情報設定線に接続され、
（Ｆ）第５の導電性領域ＳＣ₅は第３の導電性領域に接続され、
（Ｇ）電流制御用接合型トランジスタＴＲ₃の他方のソース／ドレイン領域は、第２の配線に接続され、
（Ｈ）第１の導電性領域ＳＣ₁は所定の電位に接続されていることを特徴とする。
【００１３】
上記の目的を達成するための本発明の第２の態様の変形に係る半導体メモリセルは、図１１にその原理図を示すように、本発明の第２の態様に係る半導体メモリセルにおいて、
第１導電形の第２の電流制御用接合型トランジスタＴＲ₄を更に備え、
（Ｉ−１）第２の電流制御用接合型トランジスタＴＲ₄のゲート領域は、第２の導電性領域ＳＣ₂、及び該第２の導電性領域ＳＣ₂と対向する第３の導電性領域ＳＣ₃の部分から構成され、
（Ｉ−２）第２の電流制御用接合型トランジスタＴＲ₄の一方のソース／ドレイン領域は、第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃とで挟まれた、読み出し用トランジスタＴＲ₁の他方のソース／ドレイン領域に相当し且つスイッチ用トランジスタＴＲ₂のチャネル形成領域ＣＨ₂に相当する第１の導電性領域ＳＣ₁の前記表面領域から構成され、
（Ｉ−３）第２の電流制御用接合型トランジスタＴＲ₄のチャネル領域ＣＨ₄は、第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃の該部分とで挟まれた、第２の電流制御用接合型トランジスタＴＲ₄の一方のソース／ドレイン領域の下方に位置する第１の導電性領域ＳＣ₁の部分から構成され、
（Ｉ−４）第２の電流制御用接合型トランジスタＴＲ₄の他方のソース／ドレイン領域は、第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃の該部分とで挟まれた、第２の電流制御用接合型トランジスタＴＲ₄のチャネル領域ＣＨ₄の下方に位置する第１の導電性領域ＳＣ₁の部分から構成されていることを特徴とする。
【００１４】
上記の目的を達成するための本発明の第３の態様に係る半導体メモリセルは、図１３にその原理図を示すように、第１導電形の読み出し用トランジスタＴＲ₁と、第２導電形のスイッチ用トランジスタＴＲ₂と、第１導電形の電流制御用接合型トランジスタＴＲ₃と、第２導電形の書き込み用トランジスタＴＲ₅から成り、
（イ）第１導電形の第１の導電性領域ＳＣ₁、
（ロ）第１の導電性領域ＳＣ₁の表面領域に設けられ且つ整流接合を形成して接する第２の導電性領域ＳＣ₂、
（ハ）第１の導電性領域ＳＣ₁の表面領域に設けられ、且つ第２の導電性領域ＳＣ₂とは離間して設けられた第２導電形の第３の導電性領域ＳＣ₃、
（ニ）第３の導電性領域ＳＣ₃の表面領域に設けられ且つ整流接合を形成して接する第１導電形の第４の導電性領域ＳＣ₄、
（ホ）第４の導電性領域ＳＣ₄の表面領域に設けられ且つ整流接合を形成して接する第５の導電性領域ＳＣ₅、及び、
（ヘ）第１の導電性領域ＳＣ₁と第４の導電性領域ＳＣ₄、第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃、及び第３の導電性領域ＳＣ₃と第５の導電性領域ＳＣ₅を橋渡すごとくバリア層を介して設けられ、読み出し用トランジスタＴＲ₁とスイッチ用トランジスタＴＲ₂と書き込み用トランジスタＴＲ₅で共有された導電ゲートＧ、
を有する半導体メモリセルであって、
（Ａ−１）読み出し用トランジスタＴＲ₁のソース／ドレイン領域の一方は第４の導電性領域ＳＣ₄から構成され、他方は、第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃とで挟まれた第１の導電性領域ＳＣ₁の表面領域から構成され、
（Ａ−２）読み出し用トランジスタＴＲ₁のチャネル形成領域ＣＨ₁は、第１の導電性領域ＳＣ₁の該表面領域と第４の導電性領域ＳＣ₄とで挟まれた第３の導電性領域ＳＣ₃の表面領域から構成されており、
（Ｂ−１）スイッチ用トランジスタＴＲ₂のソース／ドレイン領域の一方は第２の導電性領域ＳＣ₂から構成され、他方は第３の導電性領域ＳＣ₃から構成され、
（Ｂ−２）スイッチ用トランジスタＴＲ₂のチャネル形成領域ＣＨ₂は、第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃とで挟まれた、読み出し用トランジスタＴＲ₁の他方のソース／ドレイン領域に相当する第１の導電性領域ＳＣ₁の該表面領域から構成されており、
（Ｃ−１）電流制御用接合型トランジスタＴＲ₃のゲート領域は、第５の導電性領域ＳＣ₅、及び、該第５の導電性領域ＳＣ₅と対向する第３の導電性領域ＳＣ₃の部分から構成され、
（Ｃ−２）電流制御用接合型トランジスタＴＲ₃のチャネル領域は、第５の導電性領域ＳＣ₅と第３の導電性領域ＳＣ₃の該部分とで挟まれた第４の導電性領域ＳＣ₄の一部から構成され、
（Ｃ−３）電流制御用接合型トランジスタＴＲ₃の一方のソース／ドレイン領域は、電流制御用接合型トランジスタＴＲ₃のチャネル領域の一端から延在し、且つ、読み出し用トランジスタＴＲ₁のソース／ドレイン領域の一方を構成する第４の導電性領域ＳＣ₄の部分であり、電流制御用接合型トランジスタＴＲ₃の他方のソース／ドレイン領域は、電流制御用接合型トランジスタＴＲ₃のチャネル領域の他端から延在し、
（Ｄ−１）書き込み用トランジスタＴＲ₅のソース／ドレイン領域の一方は、読み出し用トランジスタＴＲ₁のチャネル形成領域ＣＨ₁に相当する第３の導電性領域ＳＣ₃の該表面領域から構成され、
（Ｄ−２）書き込み用トランジスタＴＲ₅のソース／ドレイン領域の他方は、第５の導電性領域ＳＣ₅から構成され、
（Ｄ−３）書き込み用トランジスタＴＲ₅のチャネル形成領域ＣＨ₅は、読み出し用トランジスタＴＲ₁のソース／ドレイン領域の一方に相当する第４の導電性領域ＳＣ₄から構成され、
（Ｅ）導電ゲートＧは、メモリセル選択用の第１の配線に接続され、
（Ｆ）第２の導電性領域ＳＣ₂は、書き込み情報設定線に接続され、
（Ｇ）電流制御用接合型トランジスタＴＲ₃の他方のソース／ドレイン領域は、第２の配線に接続され、
（Ｈ）第１の導電性領域ＳＣ₁は所定の電位に接続されていることを特徴とする。
【００１５】
上記の目的を達成するための本発明の第３の態様の変形に係る半導体メモリセルは、図１５にその原理図を示すように、本発明の第３の態様に係る半導体メモリセルにおいて、
第１導電形の第２の電流制御用接合型トランジスタＴＲ₄を更に備え、
（Ｊ−１）第２の電流制御用接合型トランジスタＴＲ₄のゲート領域は、第２の導電性領域ＳＣ₂、及び該第２の導電性領域ＳＣ₂と対向する第３の導電性領域ＳＣ₃の部分から構成され、
（Ｊ−２）第２の電流制御用接合型トランジスタＴＲ₄の一方のソース／ドレイン領域は、第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃とで挟まれた、読み出し用トランジスタＴＲ₁の他方のソース／ドレイン領域に相当し且つスイッチ用トランジスタＴＲ₂のチャネル形成領域ＣＨ₂に相当する第１の導電性領域ＳＣ₁の前記表面領域から構成され、
（Ｊ−３）第２の電流制御用接合型トランジスタＴＲ₄のチャネル領域ＣＨ₄は、第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃の該部分とで挟まれた、第２の電流制御用接合型トランジスタＴＲ₄の一方のソース／ドレイン領域の下方に位置する第１の導電性領域ＳＣ₁の部分から構成され、
（Ｊ−４）第２の電流制御用接合型トランジスタＴＲ₄の他方のソース／ドレイン領域は、第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃の該部分とで挟まれた、第２の電流制御用接合型トランジスタＴＲ₄のチャネル領域ＣＨ₄の下方に位置する第１の導電性領域ＳＣ₁の部分から構成されていることを特徴とする。
【００１６】
上記の目的を達成するための本発明の第４の態様に係る半導体メモリセルは、図１７の（Ａ）にその原理図を示すように、第１導電形の読み出し用トランジスタＴＲ₁と、第２導電形のスイッチ用トランジスタＴＲ₂と、第１導電形の電流制御用接合型トランジスタＴＲ₃から成り、
（イ）第１導電形の第１の導電性領域ＳＣ₁、
（ロ）第１の導電性領域ＳＣ₁の表面領域に設けられ且つ整流接合を形成して接する第２の導電性領域ＳＣ₂、
（ハ）第１の導電性領域ＳＣ₁の表面領域に設けられ、且つ第２の導電性領域ＳＣ₂とは離間して設けられた第２導電形の第３の導電性領域ＳＣ₃、
（ニ）第３の導電性領域ＳＣ₃の表面領域に設けられ、若しくは第３の導電性領域ＳＣ₃に隣接して設けられ、且つ第３の導電性領域ＳＣ₃と整流接合を形成して接する第４の導電性領域ＳＣ₄、及び、
（ホ）第１の導電性領域ＳＣ₁と第４の導電性領域ＳＣ₄、及び第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃を橋渡すごとくバリア層を介して設けられ、第１導電形の読み出し用トランジスタＴＲ₁と第２導電形のスイッチ用トランジスタＴＲ₂とで共有された導電ゲートＧ、
を有する半導体メモリセルであって、
（Ａ−１）読み出し用トランジスタＴＲ₁のソース／ドレイン領域の一方は第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃とで挟まれた第１の導電性領域ＳＣ₁の表面領域から構成され、他方は第４の導電性領域ＳＣ₄から構成され、
（Ａ−２）読み出し用トランジスタＴＲ₁のチャネル形成領域ＣＨ₁は、第１の導電性領域ＳＣ₁の該表面領域と第４の導電性領域ＳＣ₄とで挟まれた第３の導電性領域ＳＣ₃の表面領域から構成されており、
（Ｂ−１）スイッチ用トランジスタＴＲ₂のソース／ドレイン領域の一方は第２の導電性領域ＳＣ₂から構成され、他方は第３の導電性領域ＳＣ₃から構成され、
（Ｂ−２）スイッチ用トランジスタＴＲ₂のチャネル形成領域ＣＨ₂は、第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃とで挟まれた、読み出し用トランジスタＴＲ₁の一方のソース／ドレイン領域に相当する第１の導電性領域ＳＣ₁の該表面領域から構成されており、
（Ｃ−１）電流制御用接合型トランジスタＴＲ₃のゲート領域は、第２の導電性領域ＳＣ₂、及び該第２の導電性領域ＳＣ₂と対向する第３の導電性領域ＳＣ₃の部分から構成され、
（Ｃ−２）電流制御用接合型トランジスタＴＲ₃の一方のソース／ドレイン領域は、第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃の該部分とで挟まれた、読み出し用トランジスタＴＲ₁の一方のソース／ドレイン領域に相当し且つスイッチ用トランジスタＴＲ₂のチャネル形成領域ＣＨ₂に相当する第１の導電性領域ＳＣ₁の該表面領域から構成され、
（Ｃ−３）電流制御用接合型トランジスタＴＲ₃のチャネル領域ＣＨ₃は、第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃の該部分とで挟まれた、電流制御用接合型トランジスタＴＲ₃の一方のソース／ドレイン領域の下方に位置する第１の導電性領域ＳＣ₁の部分から構成され、
（Ｃ−４）電流制御用接合型トランジスタＴＲ₃の他方のソース／ドレイン領域は、第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃の該部分とで挟まれた、電流制御用接合型トランジスタＴＲ₃のチャネル領域ＣＨ₃の下方に位置する第１の導電性領域ＳＣ₁の部分から構成されており、
（Ｄ）導電ゲートＧは、メモリセル選択用の第１の配線に接続され、
（Ｅ）第２の導電性領域ＳＣ₂は、書き込み情報設定線に接続され、
（Ｆ）第４の導電性領域ＳＣ₄は、メモリセル選択用の第２の配線に接続され、
（Ｇ）電流制御用接合型トランジスタＴＲ₃の他方のソース／ドレイン領域は、所定の電位に接続されていることを特徴とする。
【００１７】
上記の目的を達成するための本発明の第５の態様の変形に係る半導体メモリセルは、図２１の（Ａ）にその原理図を示すように、本発明の第４の態様に係る半導体メモリセルにおいて、
（ｄ）導電ゲートＧは、メモリセル選択用の第１の配線に接続され、
（ｅ）第２の導電性領域ＳＣ₂は、第１の所定の電位に接続され、
（ｆ）第４の導電性領域ＳＣ₄は、第２の所定の電位に接続され、
（ｇ）電流制御用接合型トランジスタＴＲ₃の他方のソース・ドレイン領域は、メモリセル選択用の第２の配線に接続されていることを特徴とする。
【００１８】
上記の目的を達成するための本発明の第６の態様に係る半導体メモリセルは、図４６にその原理図を示すように、本発明の第２の態様に係る半導体メモリセルにおいて、
（ｄ）導電ゲートＧは、メモリセル選択用の第１の配線に接続され、
（ｅ）第２の導電性領域ＳＣ₂は、第１の所定の電位に接続され、
（ｆ）第５の導電性領域ＳＣ₅は第３の導電性領域ＳＣ₃に接続され、
（ｇ）電流制御用接合型トランジスタＴＲ₃の他方のソース／ドレイン領域は、第２の所定の電位に接続され、
（ｈ）第１の導電性領域ＳＣ₁は第２の配線に接続されていることを特徴とする。
【００１９】
上記の目的を達成するための本発明の第６の態様の変形に係る半導体メモリセルは、図４８にその原理図を示すように、本発明の第２の態様の変形に係る半導体メモリセルにおいて、
（ｄ）導電ゲートＧは、メモリセル選択用の第１の配線に接続され、
（ｅ）第２の導電性領域ＳＣ₂は、第１の所定の電位に接続され、
（ｆ）第５の導電性領域ＳＣ₅は第３の導電性領域ＳＣ₃に接続され、
（ｇ）電流制御用接合型トランジスタＴＲ₃の他方のソース／ドレイン領域は、第２の所定の電位に接続され、
（ｈ）第１の導電性領域ＳＣ₁は第２の配線に接続されていることを特徴とする。
【００２０】
上記の目的を達成するための本発明の第７の態様に係る半導体メモリセルは、図５０にその原理図を示すように、本発明の第３の態様に係る半導体メモリセルにおいて、
（ｅ）導電ゲートＧは、メモリセル選択用の第１の配線に接続され、
（ｆ）第２の導電性領域ＳＣ₂は、第１の所定の電位に接続され、
（ｇ）電流制御用接合型トランジスタＴＲ₃の他方のソース／ドレイン領域は、第２の所定の電位に接続され、
（ｈ）第１の導電性領域ＳＣ₁は第２の配線に接続されていることを特徴とする。
【００２１】
上記の目的を達成するための本発明の第７の態様の変形に係る半導体メモリセルは、図５２にその原理図を示すように、本発明の第３の態様の変形に係る半導体メモリセルにおいて、
（ｅ）導電ゲートＧは、メモリセル選択用の第１の配線に接続され、
（ｆ）第２の導電性領域ＳＣ₂は、第１の所定の電位に接続され、
（ｇ）電流制御用接合型トランジスタＴＲ₃の他方のソース／ドレイン領域は、第２の所定の電位に接続され、
（ｈ）第１の導電性領域ＳＣ₁は第２の配線に接続されていることを特徴とする。
【００２２】
本発明の半導体メモリセルにおける電流制御用接合型トランジスタ（ＪＦＥＴ）ＴＲ₃、あるいは第２の電流制御用接合型トランジスタ（ＪＦＥＴ）ＴＲ₄は、
▲１▼ 電流制御用接合型トランジスタの対向するゲート領域の間の距離（チャネル領域の厚さ）を最適化し、且つ、
▲２▼ 電流制御用接合型トランジスタの対向するそれぞれのゲート領域における不純物濃度と、電流制御用接合型トランジスタのチャネル領域における不純物濃度とを最適化する
ことによって、形成することができる。尚、ゲート領域の間の距離（チャネル領域の厚さ）、並びにゲート領域及びチャネル領域における不純物濃度の最適化を図らない場合、空乏層が広がらず、接合型トランジスタのオン／オフ動作を得ることができない。これらの最適化は、コンピュータシミュレーションや実験によって行う必要がある。
【００２３】
本発明の第１〜第７の態様に係る半導体メモリセルにおいては、第１の導電性領域の下部に、第１導電形の高濃度不純物含有層が形成されていることが、抵抗低減のために好ましい。あるいは又、半導体メモリセルが、第１の導電形のウエル構造内若しくは絶縁体上に形成されていることがα線対策の面から好ましい。更には、本発明の第１〜第７の態様に係る半導体メモリセルは、所謂ＳＯＩ構造を有していてもよい。
【００２４】
上記の目的を達成するための本発明の半導体メモリセルの製造方法は、第１導電形の読み出し用トランジスタＴＲ₁と、第２導電形のスイッチ用トランジスタＴＲ₂と、第１導電形の電流制御用接合型トランジスタＴＲ₃から成り、
（イ）第１導電形の第１の導電性領域ＳＣ₁、
（ロ）第１の導電性領域ＳＣ₁の表面領域に設けられ且つ整流接合を形成して接する第２の導電性領域ＳＣ₂、
（ハ）第１の導電性領域ＳＣ₁の表面領域に設けられ、且つ第２の導電性領域ＳＣ₂とは離間して設けられた第２導電形の第３の導電性領域ＳＣ₃、
（ニ）第３の導電性領域ＳＣ₃の表面領域に設けられ、若しくは第３の導電性領域ＳＣ₃に隣接して設けられ、且つ第３の導電性領域ＳＣ₃と整流接合を形成して接する第４の導電性領域ＳＣ₄、及び、
（ホ）第１の導電性領域ＳＣ₁と第４の導電性領域ＳＣ₄、及び第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃を橋渡すごとくバリア層を介して設けられ、第１導電形の読み出し用トランジスタＴＲ₁と第２導電形のスイッチ用トランジスタＴＲ₂とで共有された導電ゲートＧ、
を有し、
（Ａ−１）第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃とで挟まれた第１の導電性領域ＳＣ₁の表面領域、及び、第４の導電性領域ＳＣ₄のそれぞれから構成されたソース／ドレイン領域、及び、
（Ａ−２）第１の導電性領域ＳＣ₁の該表面領域と第４の導電性領域ＳＣ₄とで挟まれた第３の導電性領域ＳＣ₃の表面領域から構成されたチャネル形成領域ＣＨ₁、
を有する読み出し用トランジスタＴＲ₁、
（Ｂ−１）第２の導電性領域ＳＣ₂及び第３の導電性領域ＳＣ₃のそれぞれから構成されたソース／ドレイン領域、及び、
（Ｂ−２）第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃とで挟まれた、読み出し用トランジスタＴＲ₁の一方のソース／ドレイン領域に相当する第１の導電性領域ＳＣ₁の該表面領域から構成されたチャネル形成領域ＣＨ₂、
を有するスイッチ用トランジスタＴＲ₂、並びに、
（Ｃ−１）第２の導電性領域ＳＣ₂、及び該第２の導電性領域ＳＣ₂と対向する第３の導電性領域ＳＣ₃の部分から構成されたゲート領域、
（Ｃ−２）第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃の該部分とで挟まれた、読み出し用トランジスタＴＲ₁の一方のソース／ドレイン領域に相当し且つスイッチ用トランジスタＴＲ₂のチャネル形成領域ＣＨ₂に相当する第１の導電性領域ＳＣ₁の該表面領域から構成された一方のソース／ドレイン領域、
（Ｃ−３）第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃の該部分とで挟まれた、電流制御用接合型トランジスタＴＲ₃の一方のソース／ドレイン領域の下方に位置する第１の導電性領域ＳＣ₁の部分から構成されたチャネル領域ＣＨ₃、及び、
（Ｃ−４）第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃の該部分とで挟まれた、電流制御用接合型トランジスタＴＲ₃のチャネル領域ＣＨ₃の下方に位置する第１の導電性領域ＳＣ₁の部分から構成された他方のソース／ドレイン領域、を有する電流制御用接合型トランジスタＴＲ₃、
のそれぞれを製造する半導体メモリセルの製造方法であって、
（ａ）第１の導電性領域ＳＣ₁の表面にバリア層を形成した後、該バリア層上に導電ゲートを形成する工程と、
（ｂ）電流制御用接合型トランジスタＴＲ₃の対向するゲート領域の間の距離が最適化され、且つ、電流制御用接合型トランジスタＴＲ₃の対向するそれぞれのゲート領域における不純物濃度とチャネル領域ＣＨ₃における不純物濃度とが最適化されるように、第２の導電性領域ＳＣ₂、第３の導電性領域ＳＣ₃、及び第４の導電性領域ＳＣ₄のそれぞれを、任意の順序でイオン注入法によって形成する工程、
を備えることを特徴とする。
【００２５】
チャネル形成領域あるいはチャネル領域は、従来の方法に基づき、シリコンあるいはＧａＡｓ等から形成することができる。各導電ゲートは、従来の方法により、金属、不純物を添加又はドープされたシリコン、アモルファスシリコンあるいはポリシリコン、シリサイド、高濃度に不純物を添加したＧａＡｓ等から形成することができる。バリア層は、従来の方法により、ＳｉＯ₂、Ｓｉ₃Ｎ₄、Ａｌ₂Ｏ₃、ＧａＡｌＡｓ等から形成することができる。各導電性領域は、従来の方法により、不純物を添加されたシリコン、アモルファスシリコンあるいはポリシリコン、シリサイド、シリサイド層と半導体層の２層構造、高濃度に不純物を添加されたＧａＡｓ等から形成することができる。
【００２６】
本発明の半導体メモリセルにおける導電性領域には、半導体領域も包含される。本発明の第１の態様に係る半導体メモリセルにおいては、第１の導電性領域、第３の導電性領域及び第５の導電性領域は半導体から構成されることが好ましく、一方、第２の導電性領域、第４の導電性領域及び第６の導電性領域は、半導体若しくはシリサイドや金属から構成されることが好ましい。本発明の第２、第３、第６及び第７の態様に係る半導体メモリセルにおいては、第１の導電性領域、第３の導電性領域及び第４の導電性領域は半導体から構成されることが好ましく、一方、第２の導電性領域及び第５の導電性領域は、半導体若しくはシリサイドや金属から構成されることが好ましい。更には、本発明の第４及び第５の態様に係る半導体メモリセルにおいては、第１の導電性領域及び第３の導電性領域は半導体から構成されることが好ましく、一方、第２の導電性領域及び第４の導電性領域は、半導体若しくはシリサイドや金属から構成されることが好ましい。
【００２７】
本発明の半導体メモリセルにおいては、読み出し用トランジスタＴＲ₁及びスイッチ用トランジスタＴＲ₂の各々の導電ゲートは、メモリセル選択用の第１の配線に接続されている。従って、メモリセル選択用の第１の配線は１本でよく、チップ面積を小さくすることができる。
【００２８】
本発明の第１〜第４の態様に関する半導体メモリセルにおいては、スイッチ用トランジスタＴＲ₂の他方のソース／ドレイン領域である第３の導電性領域ＳＣ₃は、読み出し用トランジスタＴＲ₁のチャネル形成領域ＣＨ₁に相当している。そして、情報の書き込み時、スイッチ用トランジスタＴＲ₂は導通し、その結果、情報は、読み出し用トランジスタＴＲ₁のチャネル形成領域ＣＨ₁に電位あるいは電荷の形態で蓄積される。情報の読み出し時、読み出し用トランジスタＴＲ₁においては、チャネル形成領域ＣＨ₁に蓄積された電位あるいは電荷（情報）に依存して、導電ゲートから見た読み出し用トランジスタＴＲ₁のスレッショールド値が変化する。従って、情報の読み出し時、適切に選定された電位を導電ゲートに印加することによって、読み出し用トランジスタＴＲ₁の情報蓄積状態をチャネル電流の大小（０も含めて）で判定することができる。この読み出し用トランジスタＴＲ₁の動作状態を検出することによって、情報の読み出しを行う。
【００２９】
本発明の第５〜第７の態様に関する半導体メモリセルにおいては、スイッチ用トランジスタＴＲ₂の他方のソース／ドレイン領域である第３の導電性領域ＳＣ₃は、読み出し用トランジスタＴＲ₁のチャネル形成領域ＣＨ₁に相当している。また、スイッチ用トランジスタＴＲ₂のチャネル形成領域ＣＨ₂に相当し且つ読み出し用トランジスタＴＲ₁のソース／ドレイン領域に相当する第１の導電性領域ＳＣ₁が、メモリセル選択用の第２の配線に接続されている。メモリセル選択用の第２の配線の電位を適切に選択することによって、読み出し時の読み出し用トランジスタＴＲ₁の導電ゲートから見たスレッショールド値を変化させることができる。その結果、メモリセル選択用の第１の配線の電位を適切に選択することにより、読み出し用トランジスタＴＲ₁及びスイッチ用トランジスタＴＲ₂のオン・オフ状態を制御することができる。情報の書き込み時、第１の配線の電位をスイッチ用トランジスタＴＲ₂が充分オンとなる電位に設定すると、第２の配線の電位に依存してスイッチ用トランジスタＴＲ₂における第１の導電性領域ＳＣ₁と第３の導電性領域ＳＣ₃間に形成されたキャパシタに電荷が充電される。その結果、情報は、読み出し用トランジスタＴＲ₁のチャネル形成領域ＣＨ₁（第３の導電性領域ＳＣ₃）に、第１の導電性領域ＳＣ₁との電位差あるいは電荷の形態で蓄積される。情報の読み出し時、第１の導電性領域ＳＣ₁の電位は読み出し電位となり、読み出し用トランジスタＴＲ₁においては、チャネル形成領域ＣＨ₁に蓄積された電位あるいは電荷（情報）は、チャネル形成領域ＣＨ₁に相当する第３の導電性領域ＳＣ₃とソース／ドレイン領域に相当する第４の導電性領域ＳＣ₄との間の電位差又は電荷に変換され、その電荷（情報）に依存して、導電ゲートから見た読み出し用トランジスタＴＲ₁のスレッショールド値が変化する。従って、情報の読み出し時、適切に選定された電位を導電ゲートに印加することによって、読み出し用トランジスタＴＲ₁のオン／オフ動作を制御することができる。この読み出し用トランジスタＴＲ₁の動作状態を検出することによって、情報の読み出しを行う。
【００３０】
しかも、本発明の半導体メモリセルにおいては、第１導電形の読み出し用トランジスタＴＲ₁及び第２導電形のスイッチ用トランジスタＴＲ₂に加えて、第１導電形の電流制御用接合型トランジスタＴＲ₃が備えられている。この電流制御用接合型トランジスタＴＲ₃は、情報の読み出し時、オン／オフ動作の制御がなされるので、第１の導電性領域ＳＣ₁乃至第４の導電性領域ＳＣ₄を流れる電流のマージンを非常に大きくとれる結果、第２の配線に接続し得る半導体メモリセルの数に制限を受け難く、しかも、半導体メモリセルの情報保持時間（リテンション時間）を長くすることができる。
【００３１】
尚、本発明の第１〜第７の態様に係る半導体メモリセルにおいて、第１の導電性領域ＳＣ₁と第３の導電性領域ＳＣ₃との間に、第２導電形の高濃度不純物含有層を形成すれば、読み出し用トランジスタＴＲ₁のチャネル形成領域ＣＨ₁に蓄積される電位あるいは電荷の増加を図ることができる。
【００３２】
本発明の第１の態様に係る半導体メモリセルにおいて、第６の導電性領域ＳＣ₆を第３の導電性領域ＳＣ₃に接続すれば、半導体モリセルの配線構造の簡素化を図ることができる。また、本発明の第２の態様、第３の態様、第６の態様あるいは第７の態様においては、読み出し用トランジスタとスイッチ用トランジスタとが１つに融合されているので、小さいセル面積とリーク電流の低減を図ることができる。更には、本発明の第４あるいは第５の態様に係る半導体メモリセルにおいては、読み出し用トランジスタとスイッチ用トランジスタと電流制御用接合型トランジスタが１つに融合されているので、一層小さいセル面積を達成することができる。
【００３３】
また、本発明の第２の態様の変形及び第６の態様の変形、更には、本発明の第３の態様の変形及び第７の態様の変形に係る半導体メモリセルにおいては、第２の電流制御用接合型トランジスタが設けられており、本発明の第３の態様及び第７の態様に係る半導体メモリセルにおいては、電流制御用接合型トランジスタに加えて書き込み用トランジスタが設けられており、情報の読み出し時、オン／オフ動作の制御がなされるので、第１の導電性領域ＳＣ₁乃至第４の導電性領域ＳＣ₄を流れる電流のマージンを一層確実に非常に大きくとれる結果、第２の配線に接続し得る半導体メモリセルの数に制限を一層受け難い。
【００３４】
本発明の半導体メモリセルは、情報を電位、電位差、又は電荷等の形態で保持するが、接合リーク等のリーク電流によりいずれはそれらが減衰するためリフレッシュを必要とするので、ＤＲＡＭ様に動作する。
【００３５】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態（以下、実施の形態と略す）に基づき本発明を説明する。
【００３６】
（実施の形態１）
実施の形態１は、本発明の第１の態様に係る半導体メモリセルに関する。図１に原理図を、そして図２に模式的な一部断面図の一例を示すように、実施の形態１の半導体メモリセルは、第１導電形（例えば、ｎ形）の読み出し用トランジスタＴＲ₁と、第２導電形（例えば、ｐ形）のスイッチ用トランジスタＴＲ₂と、第１導電形（例えば、ｎ形）の電流制御用接合型トランジスタＴＲ₃から成る。実施の形態１においては、読み出し用トランジスタＴＲ₁とスイッチ用トランジスタＴＲ₂と電流制御用接合型トランジスタＴＲ₃とは、個別のトランジスタから構成されている。即ち、実施の形態１における半導体メモリセルは３つのトランジスタから構成されている。
【００３７】
そして、実施の形態１の半導体メモリセルは、
（イ）第１導電形（例えば、ｎ形）の第１の導電性領域（好ましくは半導体領域）ＳＣ₁、
（ロ）第１の導電性領域ＳＣ₁の表面領域に設けられ、第１導電形とは逆の第２導電形（例えば、ｐ⁺形）、又は第１の導電性領域ＳＣ₁と整流接合を形成して接するシリサイドや金属等の第２の導電性領域ＳＣ₂、
（ハ）第１の導電性領域ＳＣ₁の表面領域に設けられ、且つ第２の導電性領域ＳＣ₂とは離間して設けられた第２導電形（例えば、ｐ⁺形）の第３の導電性領域（好ましくは半導体領域）ＳＣ₃、
（ニ）第３の導電性領域ＳＣ₃の表面領域に設けられ、第１導電形（例えば、ｎ⁺形）、又は第３の導電性領域ＳＣ₃と整流接合を形成して接するシリサイドや金属等の第４の導電性領域ＳＣ₄、
（ホ）第４の導電性領域ＳＣ₄とは離間して第３の導電性領域ＳＣ₃の表面領域に設けられ且つ整流接合を形成して接し、しかも第１の導電性領域ＳＣ₁の表面領域に延在する第１導電形の第５の導電性領域（好ましくは半導体領域）ＳＣ₅、及び、
（ヘ）第５の導電性領域ＳＣ₅の表面領域に設けられ、第２導電形（例えば、ｐ⁺形）、又は第５の導電性領域ＳＣ₅と整流接合を形成して接するシリサイドや金属等の第６の導電性領域ＳＣ₆、
を有する。
【００３８】
読み出し用トランジスタＴＲ₁に関しては、
（Ａ−１）ソース／ドレイン領域の一方は第４の導電性領域ＳＣ₄から構成され、他方は第５の導電性領域ＳＣ₅から構成され、
（Ａ−２）チャネル形成領域ＣＨ₁は、第４の導電性領域ＳＣ₄と第５の導電性領域ＳＣ₅とで挟まれた第３の導電性領域ＳＣ₃の表面領域から構成され、
（Ａ−３）第４の導電性領域ＳＣ₄と第５の導電性領域ＳＣ₅とで挟まれた第３の導電性領域ＳＣ₃の該表面領域の上方には、バリア層（例えば、ゲート酸化膜）を介して導電ゲートＧ₁が設けられている。
【００３９】
また、スイッチ用トランジスタＴＲ₂に関しては、
（Ｂ−１）ソース／ドレイン領域の一方は第２の導電性領域ＳＣ₂から構成され、他方は第３の導電性領域ＳＣ₃から構成され、
（Ｂ−２）チャネル形成領域ＣＨ₂は、第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃とで挟まれた第１の導電性領域ＳＣ₁の表面領域から構成され、
（Ｂ−３）第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃とで挟まれた第１の導電性領域ＳＣ₁の該表面領域の上方には、バリア層（例えば、ゲート酸化膜）を介して導電ゲートＧ₂が設けられている。
【００４０】
更に、電流制御用接合型トランジスタＴＲ₃に関しては、
（Ｃ−１）ゲート領域は、第６の導電性領域ＳＣ₆、及び、この第６の導電性領域ＳＣ₆と対向する第３の導電性領域ＳＣ₃の部分から構成され、
（Ｃ−２）チャネル領域ＣＨ₃は、第６の導電性領域ＳＣ₆と第３の導電性領域ＳＣ₃の該部分とで挟まれた第５の導電性領域ＳＣ₅の一部から構成され、
（Ｃ−３）一方のソース／ドレイン領域は、電流制御用接合型トランジスタＴＲ₃のチャネル領域ＣＨ₃の一端から延在し、且つ、読み出し用トランジスタＴＲ₁のソース／ドレイン領域の他方を構成する第５の導電性領域ＳＣ₅の部分であり、他方のソース／ドレイン領域は、電流制御用接合型トランジスタＴＲ₃のチャネル領域ＣＨ₃の他端から延在し、且つ第１の導電性領域ＳＣ₁の表面領域に延在する第５の導電性領域ＳＣ₅の部分から構成されている。
【００４１】
尚、電流制御用接合型トランジスタＴＲ₃は、▲１▼対向するゲート領域ＳＣ₃，ＳＣ₆の間の距離（チャネル領域ＣＨ₃の厚さ）を最適化し、且つ、▲２▼対向するそれぞれのゲート領域ＳＣ₃，ＳＣ₆における不純物濃度とチャネル領域ＣＨ₃における不純物濃度とを最適化することによって、形成されている。
【００４２】
第１の導電性領域ＳＣ₁は、半導体基板表面領域、半導体基板に設けられた絶縁層（絶縁体）上、半導体基板に設けられた第１導電形（例えば、ｎ形）のウエル構造内、あるいは絶縁体上に形成され、あるいは、所謂ＳＯＩ構造を有する。
【００４３】
そして、読み出し用トランジスタＴＲ₁の導電ゲートＧ₁（第１の導電ゲートＧ₁と呼ぶ場合がある）及びスイッチ用トランジスタＴＲ₂の導電ゲートＧ₂（第２の導電ゲートＧ₂と呼ぶ場合がある）は、メモリセル選択用の第１の配線（例えば、ワード線）に接続されている。また、第２の導電性領域ＳＣ₂及び第６の導電性領域ＳＣ₆は、書き込み情報設定線に接続されている。更に、第４の導電性領域ＳＣ₄は、メモリセル選択用の第２の配線（例えば、ビット線）に接続されており、電流制御用接合型トランジスタＴＲ₃の他方のソース／ドレイン領域は、所定の電位に接続されている。
【００４４】
尚、実施の形態１の半導体メモリセルにおいて、第１の導電性領域ＳＣ₁と第３の導電性領域ＳＣ₃との間に、第２導電形（例えば、ｐ⁺⁺）の高濃度不純物含有層ＳＣ₇を形成すれば、読み出し用トランジスタＴＲ₁のチャネル形成領域ＣＨ₁に蓄積される電位あるいは電荷の増加を図ることができる。
【００４５】
実施の形態１における半導体メモリセルの変形の原理図を図３に示し、図４の（Ａ）に模式的な一部断面図を示す。実施の形態１における半導体メモリセルの変形においては、第６の導電性領域ＳＣ₆は、書き込み情報設定線に接続する代わりに、第３の導電性領域ＳＣ₃に接続されている。尚、各導電性領域と導電ゲートの配置を図４の（Ｂ）の模式的な配置図に示す。また、図４の（Ｂ）の線Ｃ−Ｃに沿った各導電性領域の模式的な断面図を図４の（Ｃ）に示す。第６の導電性領域ＳＣ₆と第３の導電性領域ＳＣ₃との接続は、例えば、図４の（Ｂ）及び（Ｃ）に示すように、第３の導電性領域ＳＣ₃の一部分を半導体基板の表面近傍まで延在させ、第５の導電性領域ＳＣ₅の外側で、第６の導電性領域ＳＣ₆と第３の導電性領域ＳＣ₃の延在した部分とが接するような構造とすることによって、得ることができる。半導体メモリセルをこのような構造にすることにより、半導体メモリセルの配線構造の簡素化を図ることができる。
【００４６】
実施の形態１の半導体メモリセルは、周知のＭＯＳ型トランジスタの製造方法にて製造することができるので、製造方法の詳細な説明は省略する。
【００４７】
（実施の形態２）
実施の形態２は、本発明の第１の態様の変形に係る半導体メモリセルに関する。図５に原理図を、そして図６に模式的な一部断面図の一例を示すように、実施の形態２の半導体メモリセルの構造は、実質的には、実施の形態１にて説明した半導体メモリセルと同様である。実施の形態２の半導体メモリセルが実施の形態１の半導体メモリセルと相違する点は、第４の導電性領域ＳＣ₄が、メモリセル選択用の第２の配線（例えば、ビット線）に接続される代わりに、所定の電位に接続されており、電流制御用接合型トランジスタＴＲ₃の他方のソース／ドレイン領域が、所定の電位に接続される代わりに、第２の配線（例えば、ビット線）に接続されている点にある。実施の形態２の半導体メモリセルのその他の構造は実施の形態１と同様とすることができるので、詳細な説明は省略する。
【００４８】
図７に原理図を示し、図８に模式的な一部断面図を示すように、第６の導電性領域ＳＣ₆を、書き込み情報設定線に接続する代わりに、第３の導電性領域ＳＣ₃に接続してもよい。尚、各導電性領域と導電ゲートの配置を図８の（Ｂ）の模式的な配置図に示す。また、図８の（Ｂ）の線Ｃ−Ｃに沿った各導電性領域の模式的な断面図を図８の（Ｃ）に示す。
【００４９】
（実施の形態３）
実施の形態３は、本発明の第２の態様に係る半導体メモリセルに関する。図９に原理図を、そして図１０の（Ａ）に模式的な一部断面図の一例を示すように、実施の形態３の半導体メモリセルは、第１導電形（例えば、ｎ形）の読み出し用トランジスタＴＲ₁と、第２導電形（例えば、ｐ形）のスイッチ用トランジスタＴＲ₂と、第１導電形（例えば、ｎ形）の電流制御用接合型トランジスタＴＲ₃から成る。尚、各導電性領域と導電ゲートの配置を図１０の（Ｂ）の模式的な配置図に示す。また、図１０の（Ｂ）の線Ｃ−Ｃに沿った各導電性領域の模式的な断面図を図１０の（Ｃ）に示す。実施の形態３においては、読み出し用トランジスタＴＲ₁とスイッチ用トランジスタＴＲ₂とは融合された１つのトランジスタから構成されており、かかるトランジスタと電流制御用接合型トランジスタＴＲ₃は別個のトランジスタから構成されている。即ち、実施の形態３における半導体メモリセルは、２つのトランジスタの寸法程度に縮小することができる。
【００５０】
そして、実施の形態３の半導体メモリセルは、
（イ）第１導電形（例えば、ｎ形）の第１の導電性領域（好ましくは半導体領域）ＳＣ₁、
（ロ）第１の導電性領域ＳＣ₁の表面領域に設けられ、第１導電形とは逆の第２導電形（例えば、ｐ⁺形）、又は第１の導電性領域ＳＣ₁と整流接合を形成して接するシリサイドや金属等の第２の導電性領域ＳＣ₂、
（ハ）第１の導電性領域ＳＣ₁の表面領域に設けられ、且つ第２の導電性領域ＳＣ₂とは離間して設けられた第２導電形（例えば、ｐ⁺形）の第３の導電性領域（好ましくは半導体領域）ＳＣ₃、
（ニ）第３の導電性領域ＳＣ₃の表面領域に設けられ且つ整流接合を形成して接する第１導電形の第４の導電性領域（好ましくは半導体領域）ＳＣ₄、
（ホ）第４の導電性領域ＳＣ₄の表面領域に設けられ、第２導電形（例えば、ｐ⁺形）、又は第４の導電性領域ＳＣ₄と整流接合を形成して接するシリサイドや金属等の第５の導電性領域ＳＣ₅、及び、
（ヘ）第１の導電性領域ＳＣ₁と第４の導電性領域ＳＣ₄、及び第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃を橋渡すごとくバリア層を介して設けられ、読み出し用トランジスタＴＲ₁とスイッチ用トランジスタＴＲ₂とで共有された導電ゲートＧ、
を有する。
【００５１】
読み出し用トランジスタＴＲ₁に関しては、
（Ａ−１）ソース／ドレイン領域の一方は第４の導電性領域ＳＣ₄から構成され、他方は、第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃とで挟まれた第１の導電性領域ＳＣ₁の表面領域から構成され、
（Ａ−２）チャネル形成領域ＣＨ₁は、第１の導電性領域ＳＣ₁の該表面領域と第４の導電性領域ＳＣ₄とで挟まれた第３の導電性領域ＳＣ₃の表面領域から構成されている。
【００５２】
また、スイッチ用トランジスタＴＲ₂に関しては、
（Ｂ−１）ソース／ドレイン領域の一方は第２の導電性領域ＳＣ₂から構成され、他方は第３の導電性領域ＳＣ₃から構成され、
（Ｂ−２）チャネル形成領域ＣＨ₂は、第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃とで挟まれた、読み出し用トランジスタＴＲ₁の他方のソース／ドレイン領域に相当する第１の導電性領域ＳＣ₁の該表面領域から構成されている。
【００５３】
更には、電流制御用接合型トランジスタＴＲ₃に関しては、
（Ｃ−１）ゲート領域は、第５の導電性領域ＳＣ₅、及び、該第５の導電性領域ＳＣ₅と対向する第３の導電性領域ＳＣ₃の部分から構成され、
（Ｃ−２）チャネル領域ＣＨ₃は、第５の導電性領域ＳＣ₅と第３の導電性領域ＳＣ₃の該部分とで挟まれた第４の導電性領域ＳＣ₄の一部から構成され、
（Ｃ−３）一方のソース／ドレイン領域は、電流制御用接合型トランジスタＴＲ₃のチャネル領域ＣＨ₃の一端から延在し、且つ、読み出し用トランジスタＴＲ₁のソース／ドレイン領域の一方を構成する第４の導電性領域ＳＣ₄の部分であり、他方のソース／ドレイン領域は、電流制御用接合型トランジスタＴＲ₃のチャネル領域ＣＨ₃の他端から延在している。
【００５４】
実施の形態３においても、電流制御用接合型トランジスタＴＲ₃は、▲１▼対向するゲート領域ＳＣ₃，ＳＣ₅の間の距離（チャネル領域ＣＨ₃の厚さ）を最適化し、且つ、▲２▼対向するそれぞれのゲート領域ＳＣ₃，ＳＣ₅における不純物濃度とチャネル領域ＣＨ₃における不純物濃度とを最適化することによって、形成されている。
【００５５】
第１の導電性領域ＳＣ₁は、半導体基板表面領域、半導体基板に設けられた絶縁層（絶縁体）上、半導体基板に設けられた第１導電形（例えば、ｎ形）のウエル構造内、あるいは絶縁体上に形成され、あるいは、所謂ＳＯＩ構造を有する。
【００５６】
そして、導電ゲートＧは、メモリセル選択用の第１の配線（例えば、ワード線）に接続されており、第２の導電性領域ＳＣ₂は、書き込み情報設定線に接続されている。更には、第５の導電性領域ＳＣ₅は第３の導電性領域に接続されている。また、電流制御用接合型トランジスタＴＲ₃の他方のソース／ドレイン領域は、第２の配線（例えば、ビット線）に接続され、第１の導電性領域ＳＣ₁は所定の電位（具体的には、共有ウエル又は基板）に接続されている。
【００５７】
尚、実施の形態３の半導体メモリセルにおいて、第１の導電性領域ＳＣ₁と第３の導電性領域ＳＣ₃との間に、第２導電形（例えば、ｐ⁺⁺）の高濃度不純物含有層ＳＣ₆を形成すれば、読み出し用トランジスタＴＲ₁のチャネル形成領域ＣＨ₁に蓄積される電位あるいは電荷の増加を図ることができる。
【００５８】
実施の形態３の半導体メモリセルにおいては、このように読み出し用トランジスタＴＲ₁とスイッチ用トランジスタＴＲ₂とが１つに融合されているので、小さいセル面積とリーク電流の低減を図ることができる。
【００５９】
実施の形態３の半導体メモリセルは、後述する実施の形態７の半導体メモリセルの製造工程中の［工程−１０］〜［工程−４０］と同様の工程を実行し、次いで、第４の導電性領域ＳＣ₄の表面領域にイオン注入法によって第５の導電性領域ＳＣ₅を設けることによって製造することができる。
【００６０】
（実施の形態４）
実施の形態４は、本発明の第２の態様の変形に係る半導体メモリセルに関する。図１１に原理図を、そして図１２の（Ａ）に模式的な一部断面図の一例を示すように、実施の形態４の半導体メモリセルは、図９及び図１０に示した実施の形態３の半導体メモリセルにおいて、第１導電形（例えば、ｎ形）の第２の電流制御用接合型トランジスタＴＲ₄を更に備えている。この点を除き、実施の形態４の半導体メモリセルの構造は実施の形態３の半導体メモリセルと同様とすることができる。尚、各導電性領域と導電ゲートの配置を図１２の（Ｂ）の模式的な配置図に示す。また、図１２の（Ｂ）の線Ｃ−Ｃに沿った各導電性領域の模式的な断面図を図１２の（Ｃ）に示す。
【００６１】
そして、この第２の電流制御用接合型トランジスタＴＲ₄に関しては、
（Ｉ−１）ゲート領域は、第２の導電性領域ＳＣ₂、及び該第２の導電性領域ＳＣ₂と対向する第３の導電性領域ＳＣ₃の部分から構成され、
（Ｉ−２）一方のソース／ドレイン領域は、第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃とで挟まれた、読み出し用トランジスタＴＲ₁の他方のソース／ドレイン領域に相当し且つスイッチ用トランジスタＴＲ₂のチャネル形成領域ＣＨ₂に相当する第１の導電性領域ＳＣ₁の表面領域から構成され、
（Ｉ−３）チャネル領域ＣＨ₄は、第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃の該部分とで挟まれた、第２の電流制御用接合型トランジスタＴＲ₄の一方のソース／ドレイン領域の下方に位置する第１の導電性領域ＳＣ₁の部分から構成され、
（Ｉ−４）他方のソース／ドレイン領域は、第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃の該部分とで挟まれた、第２の電流制御用接合型トランジスタＴＲ₄のチャネル領域ＣＨ₄の下方に位置する第１の導電性領域ＳＣ₁の部分から構成されている。
【００６２】
実施の形態４における第２の電流制御用接合型トランジスタＴＲ₄は、▲１▼対向するゲート領域ＳＣ₃，ＳＣ₅の間の距離（チャネル領域ＣＨ₄の厚さ）を最適化し、且つ、▲２▼対向するそれぞれのゲート領域ＳＣ₃，ＳＣ₅における不純物濃度とチャネル領域ＣＨ₃における不純物濃度とを最適化することによって、形成することができる。
【００６３】
尚、実施の形態４の半導体メモリセルにおいて、第１の導電性領域ＳＣ₁と第３の導電性領域ＳＣ₃との間に、第２導電形（例えば、ｐ⁺⁺）の高濃度不純物含有層ＳＣ₆を形成すれば、読み出し用トランジスタＴＲ₁のチャネル形成領域ＣＨ₁に蓄積される電位あるいは電荷の増加を図ることができる。
【００６４】
（実施の形態５）
実施の形態５の半導体メモリセルは、本発明の第３の態様に係る半導体メモリセルに関する。図１３にその原理図を示し、図１４の（Ａ）に模式的な一部断面図を示すように、実施の形態５の半導体メモリセルは、第１導電形の読み出し用トランジスタＴＲ₁と、第２導電形のスイッチ用トランジスタＴＲ₂と、第１導電形の電流制御用接合型トランジスタＴＲ₃と、第２導電形の書き込み用トランジスタＴＲ₅から成る。実施の形態５の半導体メモリセルにおいては、読み出し用トランジスタＴＲ₁とスイッチ用トランジスタＴＲ₂と書き込み用トランジスタＴＲ₅とは融合された１つのトランジスタから構成されており、かかるトランジスタと電流制御用接合型トランジスタＴＲ₃は別個のトランジスタから構成されている。即ち、実施の形態４における半導体メモリセルは、２つのトランジスタ以下に近い面積で実現される。尚、各導電性領域と導電ゲートの配置を図１４の（Ｂ）の模式的な配置図に示す。また、図１４の（Ｂ）の線Ｃ−Ｃに沿った各導電性領域の模式的な断面図を図１４の（Ｃ）に示す。
【００６５】
実施の形態５の半導体メモリセルの構造においては、導電ゲートＧが、第１の導電性領域ＳＣ₁と第４の導電性領域ＳＣ₄、第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃、及び第３の導電性領域ＳＣ₃と第５の導電性領域ＳＣ₅を橋渡すごとくバリア層を介して設けられており、読み出し用トランジスタＴＲ₁とスイッチ用トランジスタＴＲ₂と書き込み用トランジスタＴＲ₅で共有されている点が、実施の形態４にて説明した半導体メモリセルと相違している。
【００６６】
そして、書き込み用トランジスタＴＲ₅に関しては、
（Ｄ−１）ソース／ドレイン領域の一方は、読み出し用トランジスタＴＲ₁のチャネル形成領域ＣＨ₁に相当する第３の導電性領域ＳＣ₃の該表面領域から構成され、
（Ｄ−２）ソース／ドレイン領域の他方は、第５の導電性領域ＳＣ₅から構成され、
（Ｄ−３）チャネル形成領域ＣＨ₅は、読み出し用トランジスタＴＲ₁のソース／ドレイン領域の一方に相当する第４の導電性領域ＳＣ₄から構成されている。
【００６７】
また、導電ゲートＧはメモリセル選択用の第１の配線（例えば、ワード線）に接続され、第２の導電性領域ＳＣ₂は書き込み情報設定線に接続されている。更には、電流制御用接合型トランジスタＴＲ₃の他方のソース／ドレイン領域は、第２の配線（例えば、ビット線）に接続され、第１の導電性領域ＳＣ₁は所定の電位（具体的には、共有ウエル又は基板）に接続されている。尚、実施の形態５の半導体メモリセルにおいては、実施の形態４と異なり、第５の導電性領域ＳＣ₅は第３の導電性領域に接続されていない。
【００６８】
実施の形態５の半導体メモリセルにおける読み出し用トランジスタＴＲ₁、スイッチ用トランジスタＴＲ₂、及び電流制御用接合型トランジスタＴＲ₃の構造は、実質的には実施の形態３にて説明した半導体メモリセルと同様であり、詳細な説明は省略する。尚、書き込み用トランジスタＴＲ₅がオン状態となることによって、第３の導電性領域ＳＣ₃における電位と第５の導電性領域ＳＣ₅における電位が概ね等しくなり、書き込み用トランジスタＴＲ₅の動作によって電流制御用接合型トランジスタＴＲ₃の動作が制御される。
【００６９】
尚、実施の形態５の半導体メモリセルにおいて、第１の導電性領域ＳＣ₁と第３の導電性領域ＳＣ₃との間に、第２導電形（例えば、ｐ⁺⁺）の高濃度不純物含有層ＳＣ₆を形成すれば、読み出し用トランジスタＴＲ₁のチャネル形成領域ＣＨ₁に蓄積される電位あるいは電荷の増加を図ることができる。
【００７０】
実施の形態５の半導体メモリセルは、後述する実施の形態７の半導体メモリセルの製造工程中の［工程−１０］〜［工程−４０］と同様の工程を実行し（但し、チャネル形成領域ＣＨ₁及びチャネル形成領域ＣＨ₅を形成するために斜めイオン注入を行う）、次いで、第４の導電性領域ＳＣ₄の表面領域にイオン注入法によって第５の導電性領域ＳＣ₅を設けることによって製造することができる。あるいはまた、図１２に示したと同様の導電ゲートを形成し、第３の導電性領域ＳＣ₃及び第４の導電性領域ＳＣ₄を形成した後、第４の導電性領域ＳＣ₄を覆うような導電ゲートを更に形成し、第５の導電性領域ＳＣ₅を形成するといった工程によっても製造することができる。
【００７１】
（実施の形態６）
実施の形態６は、本発明の第３の態様の変形に係る半導体メモリセルに関する。図１５にその原理図を示し、図１６の（Ａ）に模式的な一部断面図を示し、図１６の（Ｂ）に各導電性領域の模式的な配置図を示すように、実施の形態６の半導体メモリセルは、図１３及び図１４に示した実施の形態５の半導体メモリセルにおいて、第１導電形（例えば、ｎ形）の第２の電流制御用接合型トランジスタＴＲ₄を更に備えている。尚、この点を除き、実施の形態６の半導体メモリセルの構造は実施の形態５の半導体メモリセルと同様とすることができる。
【００７２】
この第２の電流制御用接合型トランジスタＴＲ₄に関しては、
（Ｊ−１）ゲート領域は、第２の導電性領域ＳＣ₂、及び該第２の導電性領域ＳＣ₂と対向する第３の導電性領域ＳＣ₃の部分から構成され、
（Ｊ−２）一方のソース／ドレイン領域は、第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃とで挟まれた、読み出し用トランジスタＴＲ₁の他方のソース／ドレイン領域に相当し且つスイッチ用トランジスタＴＲ₂のチャネル形成領域ＣＨ₂に相当する第１の導電性領域ＳＣ₁の表面領域から構成され、
（Ｊ−３）チャネル領域ＣＨ₄は、第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃の該部分とで挟まれた、第２の電流制御用接合型トランジスタＴＲ₄の一方のソース／ドレイン領域の下方に位置する第１の導電性領域ＳＣ₁の部分から構成され、
（Ｊ−４）他方のソース／ドレイン領域は、第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃の該部分とで挟まれた、第２の電流制御用接合型トランジスタＴＲ₄のチャネル領域ＣＨ₄の下方に位置する第１の導電性領域ＳＣ₁の部分から構成されている。
【００７３】
実施の形態６における第２の電流制御用接合型トランジスタＴＲ₄も、▲１▼対向するゲート領域ＳＣ₃，ＳＣ₅の間の距離（チャネル領域ＣＨ₄の厚さ）を最適化し、且つ、▲２▼対向するそれぞれのゲート領域ＳＣ₃，ＳＣ₅における不純物濃度とチャネル領域ＣＨ₃における不純物濃度とを最適化することによって、形成することができる。
【００７４】
尚、実施の形態６の半導体メモリセルにおいて、第１の導電性領域ＳＣ₁と第３の導電性領域ＳＣ₃との間に、第２導電形（例えば、ｐ⁺⁺）の高濃度不純物含有層ＳＣ₆を形成すれば、読み出し用トランジスタＴＲ₁のチャネル形成領域ＣＨ₁に蓄積される電位あるいは電荷の増加を図ることができる。
【００７５】
（実施の形態７）
実施の形態７は、本発明の第４の態様に係る半導体メモリセルに関する。実施の形態７の半導体メモリセルが、実施の形態１の半導体メモリセルと相違する点は、実施の形態１の半導体メモリセルにおいては３つのトランジスタから１つの半導体メモリセルが構成されているのに対して、実施の形態７の半導体メモリセルにおいては、読み出し用トランジスタＴＲ₁とスイッチ用トランジスタＴＲ₂と電流制御用接合型トランジスタＴＲ₃の３つのトランジスタを１つのトランジスタ領域に融合して半導体メモリセルが構成されている点にある。
【００７６】
実施の形態７の半導体メモリセルは、図１７の（Ａ）に原理図を、そして図１７の（Ｂ）に模式的な一部断面図の一例を示すように、第１導電形（例えば、ｎ形）の読み出し用トランジスタＴＲ₁と、第２導電形（例えば、ｐ形）のスイッチ用トランジスタＴＲ₂と、第１導電形（例えば、ｎ形）の電流制御用接合型トランジスタＴＲ₃から成り、
（イ）第１導電形（例えば、ｎ形）の第１の導電性領域（好ましくは半導体領域）ＳＣ₁、
（ロ）第１の導電性領域ＳＣ₁の表面領域に設けられ、第１導電形とは逆の第２導電形（例えば、ｐ⁺⁺形）、又は第１の導電性領域ＳＣ₁と整流接合を形成して接するシリサイドや金属等の第２の導電性領域ＳＣ₂、
（ハ）第１の導電性領域ＳＣ₁の表面領域に設けられ、且つ第２の導電性領域ＳＣ₂とは離間して設けられた第２導電形（例えば、ｐ⁺型）の第３の導電性領域（好ましくは半導体領域）ＳＣ₃、
（ニ）第３の導電性領域ＳＣ₃の表面領域に設けられ、若しくは第３の導電性領域ＳＣ₃に隣接して設けられ、第１導電形（例えば、ｎ⁺⁺形）、又は第３の導電性領域ＳＣ₃と整流接合を形成して接するシリサイドや金属等の第４の導電性領域ＳＣ₄、及び、
（ホ）第１の導電性領域ＳＣ₁と第４の導電性領域ＳＣ₄、及び第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃を橋渡すごとくバリア層を介して設けられ、第１導電形の読み出し用トランジスタＴＲ₁と第２導電形のスイッチ用トランジスタＴＲ₂とで共有された導電ゲートＧ、
を有する半導体メモリセルである。
【００７７】
そして、読み出し用トランジスタＴＲ₁に関しては、
（Ａ−１）ソース／ドレイン領域の一方は第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃とで挟まれた第１の導電性領域ＳＣ₁の表面領域から構成され、他方は第４の導電性領域ＳＣ₄から構成され、
（Ａ−２）チャネル形成領域ＣＨ₁は、第１の導電性領域ＳＣ₁の該表面領域と第４の導電性領域ＳＣ₄とで挟まれた第３の導電性領域ＳＣ₃の表面領域から構成されている。
【００７８】
また、スイッチ用トランジスタＴＲ₂に関しては、
（Ｂ−１）ソース／ドレイン領域の一方は第２の導電性領域ＳＣ₂から構成され、他方は第３の導電性領域ＳＣ₃から構成され、
（Ｂ−２）チャネル形成領域ＣＨ₂は、第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃とで挟まれた、読み出し用トランジスタＴＲ₁の一方のソース／ドレイン領域に相当する第１の導電性領域ＳＣ₁の該表面領域から構成されている。
【００７９】
更に、電流制御用接合型トランジスタＴＲ₃に関しては、
（Ｃ−１）ゲート領域は、第２の導電性領域ＳＣ₂、及び該第２の導電性領域ＳＣ₂と対向する第３の導電性領域ＳＣ₃の部分から構成され、
（Ｃ−２）一方のソース／ドレイン領域は、第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃の該部分とで挟まれた、読み出し用トランジスタＴＲ₁の一方のソース／ドレイン領域に相当し且つスイッチ用トランジスタＴＲ₂のチャネル形成領域ＣＨ₂に相当する第１の導電性領域ＳＣ₁の該表面領域から構成され、
（Ｃ−３）チャネル領域ＣＨ₃は、第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃の該部分とで挟まれた、電流制御用接合型トランジスタＴＲ₃の一方のソース／ドレイン領域の下方に位置する第１の導電性領域ＳＣ₁の部分から構成され、
（Ｃ−４）他方のソース／ドレイン領域は、第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃の該部分とで挟まれた、電流制御用接合型トランジスタＴＲ₃のチャネル領域ＣＨ₃の下方に位置する第１の導電性領域ＳＣ₁の部分から構成されている。
【００８０】
尚、電流制御用接合型トランジスタＴＲ₃は、▲１▼対向するゲート領域ＳＣ₂，ＳＣ₃の間の距離（チャネル領域ＣＨ₃の厚さ）を最適化し、且つ、▲２▼対向するそれぞれのゲート領域ＳＣ₂，ＳＣ₃における不純物濃度とチャネル領域ＣＨ₃における不純物濃度とを最適化することによって、形成されている。
【００８１】
第１の導電性領域ＳＣ₁は、半導体基板表面領域、半導体基板に設けられた絶縁層（絶縁体）上、半導体基板に設けられた第１導電形（例えば、ｎ形）のウエル構造内、あるいは絶縁体上に形成され、あるいは、所謂ＳＯＩ構造を有する。
【００８２】
そして、導電ゲートＧは、メモリセル選択用の第１の配線（例えば、ワード線）に接続されている。また、第２の導電性領域ＳＣ₂は、書き込み情報設定線に接続され、第４の導電性領域ＳＣ₄は、メモリセル選択用の第２の配線（例えば、ビット線）に接続されている。更に、電流制御用接合型トランジスタＴＲ₃の他方のソース／ドレイン領域は、所定の電位（具体的には、共有ウエル又は基板）に接続されている。
【００８３】
尚、実施の形態７の半導体メモリセルにおいて、第１の導電性領域ＳＣ₁と第３の導電性領域ＳＣ₃との間に、第２導電形（例えば、ｐ⁺⁺）の高濃度不純物含有層ＳＣ₅を形成すれば、読み出し用トランジスタＴＲ₁のチャネル形成領域ＣＨ₁に蓄積される電位あるいは電荷の増加を図ることができる。
【００８４】
以下、実施の形態１〜実施の形態７の半導体メモリセルの動作を説明する。尚、実施の形態１〜実施の形態７の半導体メモリセルの動作原理は、実質的に同じである。
【００８５】
書き込み時、各部位における電位を以下の表１のとおりとする。また、読み出し時、メモリセル選択用の第１の配線（例えば、ワード線）における電位を以下の表２のとおりとする。更には、読み出し時、第４の導電性領域ＳＣ₄が接続されたメモリセル選択用の第２の配線（例えば、ビット線）の電位を以下の表２のとおりとする。尚、第１の導電性領域ＳＣ₁には０電位を含む所定の電位が与えられている。また、読み出し時、導電ゲートから見た読み出し用トランジスタＴＲ₁のスレッショールド値を以下の表３のとおりとする。
【００８６】
【表１】

【００８７】
【表２】
［情報の読み出し時］
メモリセル選択用の第１の配線（例えば、ワード線）：Ｖ_R
メモリセル選択用の第２の配線の電位：Ｖ₂
【００８８】
【表３】
”０”の読み出し時：Ｖ_{TH_10}
”１”の読み出し時：Ｖ_{TH_11}
【００８９】
”０”の読み出し時と、”１”の読み出し時とでは、チャネル形成領域ＣＨ₁の電位が異なる。この影響を受けて、”０”の読み出し時、及び”１”の読み出し時において、導電ゲートから見た読み出し用トランジスタＴＲ₁のスレッショールド値が変化する。但し、従来のＤＲＡＭが必要とするような大きなキャパシタを必要としない。
【００９０】
読み出し用トランジスタＴＲ₁における電位の関係を以下の表４のように設定する。
【００９１】
【表４】
｜Ｖ_{TH_11}｜＞｜Ｖ_R｜＞｜Ｖ_{TH_10}｜
【００９２】
但し、電流制御用接合型トランジスタＴＲ₃のオン／オフ電流比が大きい場合には、｜Ｖ_R｜≧｜Ｖ_{TH_11}｜でも、誤読み出し無く、読み出しを行うことができる。
【００９３】
［情報の書き込み時］
”０”（書き込み情報設定線の電位：Ｖ₀）又は”１”（書き込み情報設定線の電位：Ｖ₁）の情報の書き込み時、第１の配線の電位をＶ_W（＜０）とする。その結果、スイッチ用トランジスタＴＲ₂の導電ゲートＧ₂の電位もＶ_W（＜０）となる。従って、スイッチ用トランジスタＴＲ₂はオンの状態である。それ故、読み出し用トランジスタＴＲ₁のチャネル形成領域ＣＨ₁の電位は、Ｖ₀（”０”の情報の場合）又はＶ₁（”１”の情報の場合。尚、｜Ｖ_W｜＜｜Ｖ₁＋Ｖ_TH2｜の場合Ｖ_W−Ｖ_TH2）となる。
【００９４】
情報を書き込み後、読み出し前の情報保持状態においては、読み出し用トランジスタＴＲ₁及びスイッチ用トランジスタＴＲ₂が導通しないように、各トランジスタの各部分における電位を設定する。このためには、例えば、第１の配線の電位を０（Ｖ）とし、書き込み情報設定線の電位をＶ₁とすればよい。
【００９５】
情報の書き込み時、読み出し用トランジスタＴＲ₁の導電ゲートの電位はＶ_W（＜０）である。従って、読み出し用トランジスタＴＲ₁はオフ状態である。こうして、”０”又は”１”の情報の書き込み時、読み出し用トランジスタＴＲ₁のチャネル形成領域ＣＨ₁の電位は、Ｖ₀（”０”の情報の場合）、又はＶ₁あるいはＶ_W−Ｖ_TH2（”１”の情報の場合）となり、この状態は情報の読み出し時まで、漏洩電流（読み出し用トランジスタＴＲ₁のチャネル形成領域ＣＨ₁と第１の導電性領域ＳＣ₁間、スイッチ用トランジスタＴＲ₂のオフ電流等）のために経時変化するが、許容範囲内に保持される。尚、読み出し用トランジスタＴＲ₁のチャネル形成領域ＣＨ₁の電位の経時変化が読み出し動作に誤りを与える程大きくなる前に、所謂リフレッシュ動作を行う。
【００９６】
［情報の読み出し時］
”０”又は”１”の情報の読み出し時、第１の配線の電位はＶ_R（＞０）である。その結果、スイッチ用トランジスタＴＲ₂の導電ゲートの電位はＶ_R（＞０）となり、スイッチ用トランジスタＴＲ₂はオフの状態である。
【００９７】
読み出し用トランジスタＴＲ₁の導電ゲートの電位はＶ_R（＞０）である。また、導電ゲートから見た読み出し用トランジスタＴＲ₁のスレッショールド値は、Ｖ_{TH_10}又はＶ_{TH_11}である。この読み出し用トランジスタＴＲ₁のスレッショールド値は、チャネル形成領域ＣＨ₁の電位の状態に依存する。これらの電位の間には、
｜Ｖ_{TH_11}｜＞｜Ｖ_R｜＞｜Ｖ_{TH_10}｜
という関係がある。従って、蓄積された情報が”０”の場合、読み出し用トランジスタＴＲ₁はオン状態となる。また、蓄積された情報が”１”の場合、読み出し用トランジスタＴＲ₁はオフ状態となる。但し、電流制御用接合型トランジスタＴＲ₃のオン／オフ電流比が大きい場合には、｜Ｖ_R｜≧｜Ｖ_{TH_11}｜でも、誤読み出し無く、読み出しを行うことができる。
【００９８】
更には、電流制御用接合型トランジスタＴＲ₃のゲート領域を構成する第６の導電性領域ＳＣ₆及び第３の導電性領域ＳＣ₃（実施の形態１や実施の形態２における半導体メモリセル）あるいは第５の導電性領域ＳＣ₅及び第３の導電性領域ＳＣ₃（実施の形態３〜実施の形態６における半導体メモリセル）に対するバイアス条件に基づき、あるいは又、第２の導電性領域ＳＣ₂及び第３の導電性領域ＳＣ₃（実施の形態７における半導体メモリセル）に対するバイアス条件に基づき、読み出し用トランジスタＴＲ₁は電流制御用接合型トランジスタＴＲ₃によって制御される。即ち、蓄積された情報が”０”の場合、電流制御用接合型トランジスタＴＲ₃をオン状態とし、蓄積された情報が”１”の場合、電流制御用接合型トランジスタＴＲ₃をオフ状態とする。
【００９９】
こうして、蓄積された情報に依存して読み出し用トランジスタＴＲ₁は、確実にオン状態又はオフ状態となる。第４の導電性領域ＳＣ₄若しくは第５の導電性領域ＳＣ₅は、第２の配線に接続されているので、蓄積された情報（”０”あるいは”１”）に依存して、読み出し用トランジスタＴＲ₁に電流が流れ、あるいは流れない。こうして、蓄積された情報を読み出し用トランジスタＴＲ₁によって読み出すことができる。
【０１００】
以上に説明した読み出し用トランジスタＴＲ₁、スイッチ用トランジスタＴＲ₂及び電流制御用接合型トランジスタＴＲ₃の動作状態を表５に纏めた。尚、表５中、各電位の値は例示であり、上記の条件を満足する値ならば如何なる値をとることも可能である。
【０１０１】
【表５】

【０１０２】
図１７の（Ｂ）に示した実施の形態７の半導体メモリセルの製造方法を、半導体基板等の模式的な一部断面図である図１８〜図２０を参照して、以下説明する。
【０１０３】
［工程−１０］
先ず、公知の方法に従い、ｐ形シリコン半導体基板１０に素子分離領域（図示せず）、ｎ形ウエル、ｎ形の第１の導電性領域ＳＣ₁や、バリア層に相当するゲート酸化膜１１を形成した後、例えば不純物を含有するポリシリコンあるいはポリサイド構造を有する導電ゲートＧを形成する。こうして、図１８の（Ａ）に示す構造を得ることができる。尚、ｎ形の第１の導電性領域ＳＣ₁の不純物濃度を、１．０×１０¹⁷ｃｍ^-3とした。また、導電ゲートのゲート長を０．２８μｍとした。
【０１０４】
［工程−２０］
次いで、レジスト材料からイオン注入用マスク１２を形成した後、第２導電形（例えば、ｐ形）の不純物をイオン注入し、第１の導電性領域ＳＣ₁の表面領域に設けられ且つ整流接合を形成して接する第２の導電性領域ＳＣ₂を形成する（図１８の（Ｂ）参照）。イオン注入の条件を以下の表６に例示する。
【０１０５】
【表６】
イオン種：ＢＦ₂
加速エネルギー：２０ｋｅＶ
ドーズ量：１×１０¹³ｃｍ^-2
イオン入射角：７度
【０１０６】
［工程−３０］
その後、イオン注入用マスク１２を除去し、レジスト材料からイオン注入用マスク１３を形成した後、第２導電形（例えば、ｐ形）の不純物を斜めイオン注入法にてイオン注入し、第１の導電性領域ＳＣ₁の表面領域に設けられ、且つ第２の導電性領域ＳＣ₂とは離間して設けられた第２導電形の第３の導電性領域ＳＣ₃を形成する。斜めイオン注入法にてイオン注入を行うことによって、導電ゲートＧの下方にも第３の導電性領域ＳＣ₃が形成される（図１９の（Ａ）参照）。尚、表７に示すイオン注入を２回行い、各イオン注入におけるイオン入射角を異ならせた。特に、第１回目のイオン注入におけるイオン入射角を６０度に設定することで、導電ゲートＧの下方の第３の導電性領域ＳＣ₃の不純物濃度を高い精度で制御することができる。
【０１０７】
【表７】
第１回目のイオン注入
イオン種：ホウ素
加速エネルギー：１０ｋｅＶ
ドーズ量：３．４×１０¹³ｃｍ^-2
イオン入射角：６０度
第２回目のイオン注入
イオン種：ホウ素
加速エネルギー：３０ｋｅＶ
ドーズ量：２．１×１０¹³ｃｍ^-2
イオン入射角：１０度
【０１０８】
［工程−４０］
次いで、第１導電形（例えば、ｎ形）の不純物をイオン注入し、第３の導電性領域ＳＣ₃の表面領域に設けられ且つ整流接合を形成して接する第４の導電性領域ＳＣ₄を形成する（図１９の（Ｂ）参照）。イオン注入の条件を以下の表８に例示する。
【０１０９】
【表８】
イオン種：ヒ素
加速エネルギー：２５ｋｅＶ
ドーズ量：１×１０¹³ｃｍ^-2
イオン入射角：７度
【０１１０】
［工程−５０］
次いで、イオン注入用マスク１３を除去し、ＣＶＤ法に全面にＳｉＯ₂層を成膜し、かかるＳｉＯ₂層をエッチバックすることによって、導電ゲートＧの側壁にサイドウオール１４を形成する。
【０１１１】
［工程−６０］
次いで、レジスト材料からイオン注入用マスク１５を形成した後、第１導電形（例えば、ｎ形）の不純物をイオン注入し、第４の導電性領域ＳＣ₄の不純物濃度を１０¹⁹〜１０²⁰ｃｍ^-3程度まで高くすることによって、第４の導電性領域ＳＣ₄の低抵抗化を図る（図２０の（Ａ）参照）。イオン注入の条件を以下の表９に例示する。
【０１１２】
【表９】
イオン種：ヒ素
加速エネルギー：３０ｋｅＶ
ドーズ量：５×１０¹⁵ｃｍ^-2
イオン入射角：７度
【０１１３】
［工程−７０］
その後、イオン注入用マスク１５を除去し、レジスト材料からイオン注入用マスク１６を形成した後、第２導電形（例えば、ｐ形）の不純物をイオン注入し、第３の導電性領域ＳＣ₃の不純物濃度を１０¹⁹〜１０²⁰ｃｍ^-3程度まで高くすることによって、第３の導電性領域ＳＣ₃の低抵抗化を図る（図２０の（Ｂ）参照）。イオン注入の条件を以下の表１０に例示する。
【０１１４】
【表１０】
イオン種：ＢＦ₂
加速エネルギー：３０ｋｅＶ
ドーズ量：３×１０¹⁵ｃｍ^-2
イオン入射角：７度
【０１１５】
［工程−８０］
その後、従来のＭＯＳトランジスタの製造方法に従い、半導体メモリセルを完成させる。
【０１１６】
以上のイオン注入条件により、電流制御用接合型トランジスタＴＲ₃のゲート領域（第２の導電性領域ＳＣ₂及び第３の導電性領域ＳＣ₃）並びにチャネル領域ＣＨ₃の不純物濃度は、以下の表１１のとおりとなった。また、電流制御用接合型トランジスタＴＲ₃のチャネル領域ＣＨ₃の厚さは０．１μｍであった。
【０１１７】
【表１１】
第２の導電性領域ＳＣ₂：２．１×１０¹⁹ｃｍ^-3
第３の導電性領域ＳＣ₃：１．５×１０¹⁸ｃｍ^-3
チャネル領域ＣＨ₃：５．０×１０¹⁷ｃｍ^-3
【０１１８】
尚、半導体メモリセルの製造工程は、上記の方法に限定されない。例えば、［工程−２０］を省略することができる。［工程−３０］、［工程−４０］、［工程−５０］の順序は任意の順序することができる。導電ゲートや素子分離領域の形成を、［工程−７０］の後に行ってもよい。イオン注入の条件も例示であり、適宜変更することができる。
【０１１９】
（実施の形態８）
実施の形態８は、本発明の第５の態様に係る半導体メモリセルに関する。実施の形態８の半導体メモリセルの構造自体は、実施の形態７の半導体メモリセルと同様である。実施の形態８の半導体メモリセルが、実施の形態７の半導体メモリセルと相違する点は、図２１の（Ａ）に原理図を、そして図２１の（Ｂ）に模式的な一部断面図の一例を示すように、以下の点にある。
（ｄ）導電ゲートＧは、メモリセル選択用の第１の配線（例えば、ワード線）に接続されている。
（ｅ）第２の導電性領域ＳＣ₂は、第１の所定の電位に接続されている。
（ｆ）第４の導電性領域ＳＣ₄は、第２の所定の電位に接続されている。
（ｇ）電流制御用接合型トランジスタＴＲ₃の他方のソース／ドレイン領域は、メモリセル選択用の第２の配線（例えば、ビット線）に接続されている。
【０１２０】
実施の形態８の半導体メモリセルの製造方法は、実質的には実施の形態７の半導体メモリセルと同様とすることができるので、詳細な説明は省略する。実施の形態８の半導体メモリセルの動作を、以下説明する。
【０１２１】
第２の導電性領域ＳＣ₂が接続された第１の所定の電位を、Ｖ₃（≦０）とする。また、第４の導電性領域ＳＣ₄が接続された第２の所定の電位を、Ｖ₄（≧０）とする。
【０１２２】
書き込み時、各部位における電位を以下の表１２のとおりとする。また、書き込み時、導電ゲートＧから見たスイッチ用トランジスタＴＲ₂のスレッショールド値を以下の表１３のとおりとする。更には、読み出し時の電位を以下の表１４のとおりとする。また、読み出し時、導電ゲートＧから見た読み出し用トランジスタＴＲ₁のスレッショールド値を以下の表１５のとおりとする。
【０１２３】
【表１２】

【０１２４】
【表１３】
［書き込み時］
”０”の書き込み時：Ｖ_{TH2W_O}
”１”の書き込み時：Ｖ_{TH2W_1}
【０１２５】
【表１４】
［読み込み時］
メモリセル選択用の第１の配線（例えば、ワード線）：Ｖ_R
【０１２６】
【表１５】
［読み込み時］
”０”の読み出し時：Ｖ_{TH1R_0}
”１”の読み出し時：Ｖ_{TH1R_1}
【０１２７】
”０”の書き込み時、読み出し時と、”１”の書き込み時、読み出し時とでは、チャネル形成領域ＣＨ₁及びチャネル形成領域ＣＨ₂の電位が一般に異なる。この影響を受けて、”０”の書き込み／読み出し時、及び”１”の書き込み／読み出し時において、導電ゲートＧから見た読み出し用トランジスタＴＲ₁及びスイッチ用トランジスタＴＲ₂のスレッショールド値が変化する。但し、従来のＤＲＡＭが必要とする大きなキャパシタを必要としない。
【０１２８】
スイッチ用トランジスタＴＲ₂における電位の関係を、説明を簡単にするため、例えば以下のように設定する。
｜Ｖ_W｜＞｜Ｖ_{TH2W_1}｜又は｜Ｖ_{TH2W_O}｜の内大きい方
一方、読み出し用トランジスタＴＲ₁における電位の関係を以下のように設定する。
｜Ｖ_{TH1R_0}｜＞｜Ｖ_R｜＞｜Ｖ_{TH1R_1}｜
【０１２９】
但し、電流制御用接合型トランジスタＴＲ₃のオン／オフ電流比が大きい場合には、｜Ｖ_R｜≧｜Ｖ_{TH_11}｜でも、誤読み出し無く、読み出しを行うことができる。
【０１３０】
［情報の書き込み時］
”０”（第２の配線の電位：Ｖ₀）又は”１”（第２の配線の電位：Ｖ₁）の情報の書き込み時、第１の配線の電位をＶ_W（＜０）とする。その結果、スイッチ用トランジスタＴＲ₂の導電ゲートＧの電位もＶ_W（＜０）となる。Ｖ_Wは、
｜Ｖ_W｜＞｜Ｖ_{TH2W_1}｜又は｜Ｖ_{TH2W_O}｜の内大きい方
の関係にある。従って、書き込み時、スイッチ用トランジスタＴＲ₂はオンの状態である。それ故、読み出し用トランジスタＴＲ₁のチャネル形成領域ＣＨ₁の電位は、
”０”の情報の書き込み時：Ｖ₃
”１”の情報の書き込み時：Ｖ₃
となる。
【０１３１】
情報の書き込み時、読み出し用トランジスタＴＲ₁の導電ゲートＧの電位はＶ_W（＜０）である。従って、読み出し用トランジスタＴＲ₁はオフ状態である。こうして、”０”又は”１”の情報の書き込み時、読み出し用トランジスタＴＲ₁のチャネル形成領域ＣＨ₁の電位は、”０”の情報の場合も”１”の情報の場合もＶ₃となるが、保持状態ではＴＲ₂もオフ状態となるから、第２の配線の電位をこのときＶ₅（｜Ｖ₅｜≦｜Ｖ₀｜又は｜Ｖ₁｜）とすると、チャネル形成領域ＣＨ₁の電位は、γ｛Ｖ₃−（Ｖ₀−Ｖ₅）｝又はγ｛Ｖ₃−（Ｖ₁−Ｖ₅）｝となる。ここで、γは、第１の導電性領域ＳＣ₁と第３の導電性領域ＳＣ₃間の容量と、第３の導電性領域ＳＣ₃の他の領域（第１の導電性領域ＳＣ₁を含む）との全容量の比である。この状態は情報の読み出し時まで、漏洩電流（読み出し用トランジスタＴＲ₁のチャネル形成領域ＣＨ₁と第１の導電性領域ＳＣ₁間、スイッチ用トランジスタＴＲ₂のオフ電流等）のために経時変化するが、許容範囲内に保持される。
【０１３２】
情報を書き込み後、読み出し前の情報保持状態においては、読み出し用トランジスタＴＲ₁及びスイッチ用トランジスタＴＲ₂が導通しないように、各トランジスタの各部分における電位を設定する。このためには、例えば、第１の配線の電位を０（Ｖ）、第２の配線の電位をＶ₅とすればよい。尚、読み出し用トランジスタＴＲ₁のチャネル形成領域ＣＨ₁の電位の経時変化が読み出し動作に誤りを与える程大きくなる前に、所謂リフレッシュ動作を行う。
【０１３３】
［情報の読み出し時］
”０”又は”１”の情報の読み出し時、第１の配線の電位はＶ_R（＞０）であり、第２の配線の電位はＶ₆（｜Ｖ₆｜≦｜Ｖ₀｜又は｜Ｖ₁｜）である。その結果、スイッチ用トランジスタＴＲ₂の導電ゲートＧの電位はＶ_R（＞０）となり、スイッチ用トランジスタＴＲ₂はオフの状態である。
【０１３４】
読み出し用トランジスタＴＲ₁の導電ゲートＧの電位はＶ_R（＞０）である。また、導電ゲートＧから見た読み出し用トランジスタＴＲ₁のスレッショールド値は、第３の導電性領域ＳＣ₃と第４の導電性領域ＳＣ₄との間の電位がそれぞれγ｛Ｖ₃−（Ｖ₀−Ｖ₆）｝又はγ｛Ｖ₃−（Ｖ₁−Ｖ₆）｝に対応した値である、Ｖ_{TH1R_0}又はＶ_{TH1R_1}である。この読み出し用トランジスタＴＲ₁のスレッショールド値は、チャネル形成領域ＣＨ₁の電位の状態に依存する。これらの電位の間には、
｜Ｖ_{TH_10}｜＞｜Ｖ_R｜＞｜Ｖ_{TH_11}｜
という関係がある。従って、蓄積された情報が”０”の場合、読み出し用トランジスタＴＲ₁はオフ状態となる。また、蓄積された情報が”１”の場合、読み出し用トランジスタＴＲ₁はオン状態となる。但し、電流制御用接合型トランジスタＴＲ₃のオン／オフ電流比が大きい場合には、｜Ｖ_R｜≧｜Ｖ_{TH_11}｜でも、誤読み出し無く、読み出しを行うことができる。
【０１３５】
更には、電流制御用接合型トランジスタＴＲ₃のゲート領域を構成する第２の導電性領域ＳＣ₂及び第３の導電性領域ＳＣ₃に対するバイアス条件に基づき、読み出し用トランジスタＴＲ₁は電流制御用接合型トランジスタＴＲ₃によって制御される。即ち、蓄積された情報が”０”の場合、電流制御用接合型トランジスタＴＲ₃はオフ状態となり、蓄積された情報が”１”の場合、電流制御用接合型トランジスタＴＲ₃はオン状態となる。
【０１３６】
こうして、蓄積された情報に依存して読み出し用トランジスタＴＲ₁はオン状態又はオフ状態となる。第４の導電性領域ＳＣ₄は、第２の所定の電位に接続されているので、蓄積された情報（”０”あるいは”１”）に依存して、読み出し用トランジスタＴＲ₁に電流が流れ、あるいは流れない。こうして、蓄積された情報を読み出し用トランジスタＴＲ₁によって読み出すことができる。
【０１３７】
以上に説明した、読み出し用トランジスタＴＲ₁、スイッチ用トランジスタＴＲ₂及び電流制御用接合型トランジスタＴＲ₃の動作状態を表１６に纏めた。尚、表１６中、各電位の値は例示であり、上記の条件を満足する値ならば如何なる値をとることも可能である。
【０１３８】
【表１６】

【０１３９】
（実施の形態９）
実施の形態９においては、実施の形態７（本発明の第４の態様）及び実施の形態８（本発明の第５の態様）にて説明した半導体メモリセルの構造の各種の変形を説明する。尚、以下に示す構造の半導体メモリセルにおいては、各領域に接続された電源や電位が異なるのみで、本発明の第４の態様及び第５の態様に係る半導体メモリセルの構造自体に相違はない。
【０１４０】
トレンチ構造を有する素子分離領域によって半導体メモリセルを分離した構造の模式的な一部断面図を図２２に示す。また、素子分離領域、第１の配線（例えば、ワード線）、第４の導電性領域ＳＣ₄、及び第２の導電性領域ＳＣ₂の配置を模式的に図２３の（Ａ）に示し、第２の配線（ビット線）及び書き込み情報設定線の配置を模式的に図２３の（Ｂ）に示す。ここで、図２２は、図２３の（Ａ）及び（Ｂ）の線Ａ−Ａに沿った模式的な一部断面図である。図２２及び図２３から明らかなように、この構造の半導体メモリセルにおいては、ユニットセルの大きさは、Ｆをフィーチャーサイズ（feature size）とした場合、最低、２Ｆ×３Ｆ＝６Ｆ²、余裕をとった場合、３Ｆ×３Ｆ＝９Ｆ²となる。
【０１４１】
図２４に示す構造の半導体メモリセルは、素子分離領域の構造をトレンチ構造とした例である。図２４の（Ｂ）に示す構造の半導体メモリセルが図２４の（Ａ）に示す構造の半導体メモリセルと相違する点は、第２導電形（ｐ⁺）の第３の導電性領域ＳＣ₃を形成する際、同時に、第２の導電性領域ＳＣ₂を形成すべき領域に第２の導電性領域の一部（ｐ⁺型の領域ＳＣ’₂）を形成する点にある。尚、第３の導電性領域ＳＣ₃及び第２の導電性領域の一部（ｐ⁺型の領域ＳＣ’₂）は斜めイオン注入法にて同時に形成することができる。
【０１４２】
図２５に示す構造の半導体メモリセルにおいては、素子分離領域の構造をトレンチ構造とし、更には、電流制御用接合型トランジスタＴＲ₃のチャネル領域ＣＨ₃に、斜めイオン注入法によって第１導電形（例えば、ｎ形）の不純物をイオン注入し、第１導電形領域ＳＣ₇，ＳＣ₈を形成する。これによって、チャネル領域ＣＨ₃の不純物濃度を制御することができ、電流制御用トランジスタＴＲ₃のＪＦＥＴとしての動作が安定する。図２５の（Ａ）及び（Ｂ）に示す半導体メモリセルの構造の相違は、図２４の（Ａ）及び（Ｂ）にて説明したと同様である。
【０１４３】
図１７乃至図２５に示した半導体メモリセルにおいては、第４の導電性領域ＳＣ₄は、第３の導電性領域ＳＣ₃の表面領域に設けられている。一方、図２６の（Ａ）に示す構造の半導体メモリセルにおいては、第４の導電性領域ＳＣ₄は、第３の導電性領域ＳＣ₃に隣接して設けられている。図２６の（Ａ）に示す構造の半導体メモリセルにおいても、素子分離領域の構造はトレンチ構造である。尚、素子分離領域が、第４の導電性領域ＳＣ₄の下方に延在し、第４の導電性領域ＳＣ₄と第１の導電性領域ＳＣ₁とを分離している。第４の導電性領域ＳＣ₄の下方に延在する素子分離領域は、例えば、ＳＩＭＯＸ技術を用いて形成することができる。あるいは又、第４の導電性領域ＳＣ₄を形成すべき領域を含む素子分離領域形成予定領域の半導体基板に溝部をエッチング法にて形成し、かかる溝部に絶縁材料（例えばＳｉＯ₂）を埋め込んだ後、第４の導電性領域ＳＣ₄を形成すべき部分の絶縁材料を除去することで形成することができる。尚、この場合、次いで、第４の導電性領域ＳＣ₄を形成すべき部分に、例えば、アモルファスシリコンやポリシリコンを埋め込み、あるいは又、固相成長法によってシリコン層を形成すればよい。
【０１４４】
図１７の（Ｂ）や図２１の（Ｂ）に示した半導体メモリセルの模式的な配置図を、図２６の（Ｂ）〜図２７に示す。図２６の（Ｂ）に示す半導体メモリセルにおいては、第２の導電性領域ＳＣ₂、第３の導電性領域ＳＣ₃、第４の導電性領域ＳＣ₄及び導電ゲートＧは、平行な帯状の形状である。一方、図２７の（Ａ）に示す半導体メモリセルにおいては、矩形形状の第３の導電性領域ＳＣ₃が、矩形形状の第４の導電性領域ＳＣ₄を取り囲み、且つ第４の導電性領域ＳＣ₄の底部にも形成されている。また、図２７の（Ｂ）に示す半導体メモリセルにおいては、円形形状の第３の導電性領域ＳＣ₃が、円形形状の第４の導電性領域ＳＣ₄を取り囲み、且つ第４の導電性領域ＳＣ₄の底部にも形成されている。このように、第４の導電性領域ＳＣ₄の周囲に第３の導電性領域ＳＣ₃を配することによって、第３の導電性領域ＳＣ₃の情報蓄積電荷量を大きくすることができ、情報保持時間を長くすることが可能となる。尚、図２４〜図２６の（Ａ）に示した半導体メモリセルにおいても、第２の導電性領域ＳＣ₂、第３の導電性領域ＳＣ₃、第４の導電性領域ＳＣ₄及び導電ゲートＧを、図２６の（Ｂ）〜図２７に示したと実質的に同様に配置することができる。
【０１４５】
図２８の（Ａ）及び（Ｂ）に示す示す構造の半導体メモリセルにおいては、第４の導電性領域ＳＣ₄を中心として、第２の導電性領域ＳＣ₂、第３の導電性領域ＳＣ₃及び導電ゲートＧを同心円上に配置した例である。尚、図２８の（Ｂ）に示す半導体メモリセルの絶縁層は、例えば、ＳＩＭＯＸ技術を用いて形成することができる。かかる絶縁層によって、第４の導電性領域ＳＣ₄と第１の導電性領域ＳＣ₁とを分離している。図２８の（Ａ）及び（Ｂ）に示した構造の半導体メモリセルの模式的な配置図を、図２９の（Ａ）及び（Ｂ）に示す。図２９の（Ａ）に示す半導体メモリセルにおいては、第２の導電性領域ＳＣ₂、第３の導電性領域ＳＣ₃、第４の導電性領域ＳＣ₄及び導電ゲートＧの平面形状は矩形であり、図２９の（Ｂ）に示す半導体メモリセルにおいては、それらの平面形状は円形である。このように、第４の導電性領域ＳＣ₄の周囲に第３の導電性領域ＳＣ₃を配することによって、第３の導電性領域ＳＣ₃の情報蓄積電荷量を大きくすることができ、情報保持時間を長くすることが可能となる。
【０１４６】
図３０〜図３２に示す半導体メモリセルは、絶縁層（絶縁体）上に形成されている。絶縁層上へ半導体メモリセルを作製するための半導体層の形成には、ＳＩＭＯＸ技術を応用してもよいし、基板張り合わせＳＯＩ技術を応用してもよいし、ＬＯＣＯＳ構造を有する素子分離領域上での横からの固相エピタキシャル成長技術を応用してもよいし、絶縁基板上にアモルファスシリコン層、ポリシリコン層、単結晶シリコン層を形成してもよい。尚、図３０〜図３２に示す半導体メモリセルは、シリコン系材料から作製することに限定されない。図３０及び図３１に示す半導体メモリセルの構造は、実質的には、図１７の（Ｂ）や図２１の（Ｂ）に示した半導体メモリセルの構造と同様である。尚、図３０の（Ｂ）及び図３１の（Ｂ）に示した半導体メモリセルにおいては、第１の導電性領域ＳＣ₁の下部に、低抵抗化のために第１導電形の高濃度不純物含有層ＳＣ’₁が形成されている。また、図３１の（Ａ）及び（Ｂ）においては、第４の導電性領域ＳＣ₄の全周を第３の導電性領域ＳＣ₃が取り囲んだ構造を有する。一方、図３２の（Ａ）及び（Ｂ）に示す半導体メモリセルの構造は、実質的には、図２８の（Ａ）及び（Ｂ）に示した半導体メモリセルの構造と同様である。
【０１４７】
（実施の形態１０）
実施の形態１０においては、図２５の（Ａ）に示した本発明の第４の態様に係る半導体メモリセルの情報読み出し動作を、コンピュータシミュレーションによって調べた。標準的なＭＯＳロジック回路形成プロセスにより、第２導電形（ｐ形）の第３の導電性領域ＳＣ₃を斜めイオン注入法にて形成し、その後、第１導電形（ｎ形）の電流制御用接合型トランジスタ（ＪＦＥＴ）ＴＲ₃のチャネル領域ＣＨ₃の不純物濃度を、第１導電形（ｎ形）の不純物の斜めイオン注入法を実行することによって制御することとして、コンピュータシミュレーションを行った。
【０１４８】
先に説明した［工程−３０］に相当する、第２導電形（ｐ形）の第３の導電性領域ＳＣ₃形成のための斜めイオン注入法によるイオン注入条件を、以下の表１７のとおりとした。尚、イオン注入を２回行い、各イオン注入におけるイオン入射角を異ならせた。
【０１４９】
【表１７】
第１回目のイオン注入
イオン種：ホウ素
加速エネルギー：１０ｋｅＶ
ドーズ量：３．４×１０¹³ｃｍ^-2
イオン入射角：６０度
第２回目のイオン注入
イオン種：ホウ素
加速エネルギー：３０ｋｅＶ
ドーズ量：２．１×１０¹³ｃｍ^-2
イオン入射角：１０度
【０１５０】
また、先に説明した［工程−３０］と［工程−４０］との間で、第１導電形（ｎ形）の電流制御用接合型トランジスタＴＲ₃のチャネル領域ＣＨ₃の不純物濃度を制御するために、第１導電形（ｎ形）の不純物の斜めイオン注入法によるイオン注入を行った。イオン注入の条件を表１８に示す。
【０１５１】
【表１８】
第２の導電性領域ＳＣ₂側からの第１導電形領域ＳＣ₈の形成
イオン種：リン
加速エネルギー：２００ｋｅＶ
ドーズ量：１．０×１０¹³ｃｍ^-2
イオン入射角：６０度
第３の導電性領域ＳＣ₃側からの第１導電形領域ＳＣ₇の形成
イオン種：リン
加速エネルギー：１７０ｋｅＶ
イオン入射角：６０度
【０１５２】
第３の導電性領域ＳＣ₃側からのイオン注入による第１導電形領域ＳＣ₇の形成におけるイオン注入のドーズ量（単位：ｃｍ^-2）を、以下の表１９のとおりとした。得られた電流制御用接合型トランジスタＴＲ₃のチャネル領域ＣＨ₃の不純物濃度（単位はｃｍ^-3であり、表１９では、不純物濃度ＣＨ₃で示す）、及び電流制御用接合型トランジスタＴＲ₃のゲート領域（但し、第２の導電性領域ＳＣ₂と対向する第３の導電性領域ＳＣ₃の部分）の不純物濃度（単位はｃｍ^-3であり、表１９では、不純物濃度ＳＣ₃で示す）は、以下の表１９に示すとおりとなった。尚、表１９中、「割合」は、不純物濃度ＳＣ₃／不純物濃度ＣＨ₃を表す。尚、ケースＤ３のドーズ量条件は、不純物濃度ＳＣ₃／不純物濃度ＣＨ₃の割合が１．０であり、比較例に相当する。
【０１５３】
【表１９】

【０１５４】
以上に説明した構造を有し、表１９に示したイオン注入条件にて得られた半導体メモリセルに対して、以下の表２０のバイアス条件の基で、読み出し電流Ｉ_subと導電ゲートの電位Ｖ_gate、導電ゲートの電位Ｖ_gateと第３の導電性領域ＳＣ₃の電位Ｖ_stの関係、及び情報保持時間（リテンション時間）を、コンピュータシミュレーションによって求めた。尚、Ｖ_dは、書き込み情報設定線の電位であり、Ｖ_subは所定の電位に相当し、Ｖ_sourceは第２の配線の電位である。
【０１５５】
【表２０】

【０１５６】
図３３の（Ａ）に、ケースＤ１のドーズ量条件及びケースＢ１のバイアス条件において、１×１０^-7Ａの読み出し電流Ｉ_subを得るときの、Ｖ_gate対Ｖ_stの関係を示す。また、図３３の（Ｂ）に、ケースＤ２のドーズ量条件及びケースＢ１のバイアス条件において、１×１０^-6Ａの読み出し電流Ｉ_subを得るときの、Ｖ_gate対Ｖ_stの関係を示す。更に、図３４に、ケースＤ３のドーズ量条件及びケースＢ１のバイアス条件において、１×１０^-5Ａの読み出し電流Ｉ_subを得るときの、Ｖ_gate対Ｖ_stの関係を示す。
【０１５７】
図３４から明らかなように、Ｖ_stを−１．５Ｖから０Ｖまで変化させたとき、不純物濃度ＳＣ₃／不純物濃度ＣＨ₃の割合が１．０であるケースＤ３のドーズ量条件では、Ｖ_gateの差が０．１１Ｖしかない。一方、図３３の（Ｂ）及び図３３の（Ａ）から明らかなように、Ｖ_stを−１．５Ｖから０Ｖまで変化させたとき、不純物濃度ＳＣ₃／不純物濃度ＣＨ₃の割合が１．５であるケースＤ２のドーズ量条件では、Ｖ_gateの差が０．６２Ｖに増加し、更に、不純物濃度ＳＣ₃／不純物濃度ＣＨ₃の割合が２．９であるケースＤ１のドーズ量条件では、Ｖ_gateの差が１．２７Ｖにまで増加する。即ち、不純物濃度ＳＣ₃／不純物濃度ＣＨ₃の割合を最適化することによって（実施の形態１０においては、この割合を高くすることによって）、第２の導電性領域ＳＣ₂、及び該第２の導電性領域ＳＣ₂と対向する第３の導電性領域ＳＣ₃の部分から構成されたゲート領域、並びに、第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃とで挟まれたチャネル領域ＣＨ₃とから成る電流制御用接合型トランジスタＴＲ₃が構成され、この電流制御用接合型トランジスタＴＲ₃がオン／オフ動作する結果、半導体メモリセルの情報読み出し時における動作マージンを大きくとれることが判る。尚、場合によっては、電流制御用接合型トランジスタＴＲ₃の対向するゲート領域の間の距離（チャネル領域ＣＨ₃の厚さ）を最適化したり、チャネル領域ＣＨ₃の深さを最適化する必要がある。一方、不純物濃度ＳＣ₃／不純物濃度ＣＨ₃の割合が１．０であるケースＤ３のドーズ量条件では、電流制御用接合型トランジスタＴＲ₃が構成されていない状態となっている。
【０１５８】
尚、ケースＤ１のドーズ量条件における具体的な断面構造の解析結果を図３５に示す。ここで、ポリシリコンから成る導電ゲートＧのゲート長Ｌを０．２８μｍ、奥行き方向の長さ（チャネル形成領域の幅）Ｗを１０μｍ、バリア層に相当するゲート酸化膜の厚さｔ_OXを７ｎｍとした。他のドーズ量条件においても、導電ゲートＧのゲート長Ｌ、奥行き方向の長さＷ、ゲート酸化膜の厚さを同様とした。尚、電流制御用接合型トランジスタＴＲ₃の対向するゲート領域の間の距離（チャネル領域ＣＨ₃の厚さ）は０．１μｍである。この場合、ＪＦＥＴ動作制御用に不純物は、ポリシリコンから成る共有の導電ゲートＧの右側及び左側から斜めイオン注入により注入される。共有の導電ゲートＧの左側から斜めイオン注入された不純物のプロファイルのピークは第３の導電性領域ＳＣ₃の右下方に位置し、或る幅をもって広がっている。一方、共有の導電ゲートＧの右側から斜めイオン注入された不純物のプロファイルのピークはスイッチ用トランジスタＴＲ₂のソース／ドレイン領域の一方の左下方に位置し、或る幅をもって広がっている。これらの不純物プロファイルの或る幅をもった広がり部分が重なりあって、図３５に示す場合には、電流制御用接合型トランジスタＴＲ₃のチャネル領域ＣＨ₃における不純物プロファイルのピークが、電流制御用接合型トランジスタＴＲ₃のチャネル領域ＣＨ₃の中央部分に位置する。
【０１５９】
各ケースのドーズ量条件及びバイアス条件において、情報保持時間（リテンション時間）を求めた結果を、図３６〜図４４のそれぞれの（Ａ）に示す。また、各ケースのドーズ量条件及びバイアス条件において、Ｖ_stとＶ_gateと読み出し電流Ｉ_subの関係を求めた結果を、図３６〜図４４のそれぞれの（Ｂ）に示す。尚、図３６〜図４４のそれぞれの（Ｂ）に描かれた曲線の近傍に付した数字はＶ_stの値である。尚、図３６〜図４４のそれぞれの（Ａ）に示す情報保持時間（リテンション時間）を求めた結果と、ドーズ量及びバイアス条件の関係、及び得られた情報保持時間（リテンション時間）を、以下の表２１に示す。尚、情報保持時間は、Ｖ_stの電位を０Ｖから−１．５Ｖまで、０．１Ｖずつ変化させて、それぞれのバイアス条件で第３の導電性領域ＳＣ₃のホール電荷の変化分を、第３の導電性領域ＳＣ₃を流れる電流の０．１Ｖずつ変化させたときの平均電流で割った時間を積算して得た。
【０１６０】
【表２１】

【０１６１】
図３６〜図４４の結果から明らかなように、ドーズ量の条件がケースＤ１の場合には、電流制御用接合型トランジスタＴＲ₃のオン／オフ動作によって、読み出し電流Ｉ_subのマージンを稼ぐことができ、結果として、情報保持時間として２．０１〜２．４２秒を得ることができる。一方、ドーズ量の条件がケースＤ３の場合には、不純物濃度ＳＣ₃／不純物濃度ＣＨ₃の割合が１．０であるが故に、電流制御用接合型トランジスタＴＲ₃が構成されておらず、Ｉ_sub電流のマージンを稼ぐことができない。その結果、情報保持時間として２２〜９０ｍ秒程度しか得られない。
【０１６２】
（実施の形態１１）
実施の形態１１においても、図２５の（Ａ）に示した本発明の第４の態様に係る半導体メモリセルの情報読み込み動作を、実施の形態１０と同様に、コンピュータシミュレーションによって調べた。実施の形態１１が実施の形態１０と相違する点は、先に説明した［工程−３０］に相当する、第２導電形（ｐ形）の第３の導電性領域ＳＣ₃形成のための斜めイオン注入法によるイオン注入条件を、以下の表２２のとおりとした点にある。尚、イオン注入を２回行い、各イオン注入におけるイオン入射角を異ならせた。
【０１６３】
【表２２】
［ケースＤ４］第１回目のイオン注入イオン種：ホウ素加速エネルギー：１０ｋｅＶドーズ量：３．４×１０¹³ｃｍ^-2
イオン入射角：６０度
第２回目のイオン注入
イオン種：ホウ素
加速エネルギー：３０ｋｅＶ
ドーズ量：２．１×１０¹³ｃｍ^-2
イオン入射角：１０度
［ケースＤ５］
第１回目のイオン注入
イオン種：ホウ素
加速エネルギー：１０ｋｅＶ
ドーズ量：６．８×１０¹³ｃｍ^-2
イオン入射角：６０度
第２回目のイオン注入
イオン種：ホウ素
加速エネルギー：３０ｋｅＶ
ドーズ量：４．２×１０¹³ｃｍ^-2
イオン入射角：１０度
【０１６４】
また、先に説明した［工程−３０］と［工程−４０］との間で、第１導電形の電流制御用接合型トランジスタ（ＪＦＥＴ）ＴＲ₃のチャネル領域ＣＨ₃の不純物濃度を制御するために、第１導電形（ｎ形）の不純物の斜めイオン注入法によるイオン注入を表２３に示す条件にて行った。
【０１６５】
【表２３】
第２の導電性領域ＳＣ₂側からの第１導電形領域ＳＣ₈の形成
イオン種：リン
加速エネルギー：２００ｋｅＶ
ドーズ量：１．０×１０¹³ｃｍ^-2
イオン入射角：６０度
第３の導電性領域ＳＣ₃側からの第１導電形領域ＳＣ₇の形成（ケースＤ３と同じ）
イオン種：リン
加速エネルギー：１７０ｋｅＶ
ドーズ量：３×１０¹³ｃｍ^-2
イオン入射角：６０度
【０１６６】
尚、ポリシリコンから成る導電ゲートＧのゲート長Ｌを０．２８μｍ、奥行き方向の長さ（チャネル形成領域の幅）Ｗを１０μｍ、バリア層に相当するゲート酸化膜の厚さｔ_OXを７ｎｍとした。また、電流制御用接合型トランジスタＴＲ₃の対向するゲート領域の間の距離（チャネル領域ＣＨ₃の厚さ）は０．１μｍである。
【０１６７】
得られた電流制御用接合型トランジスタＴＲ₃のチャネル領域ＣＨ₃の不純物濃度（単位はｃｍ^-3であり、表２４では、不純物濃度ＣＨ₃で示す）、及び電流制御用接合型トランジスタＴＲ₃のゲート領域（但し、第２の導電性領域ＳＣ₂と対向する第３の導電性領域ＳＣ₃の部分）の不純物濃度（単位はｃｍ^-3であり、表２４では、不純物濃度ＳＣ₃で示す）は、以下の表２４に示すとおりとなった。
【０１６８】
【表２４】

【０１６９】
ケースＤ４及びケースＤ５のドーズ量条件及びバイアス条件（Ｖ_d＝−１．５Ｖ、Ｖ_sub＝０．５Ｖ、Ｖ_source＝０Ｖ）において、Ｖ_stとＶ_gateと読み出し電流Ｉ_subの関係を求めた結果を、それぞれ、図４５の（Ａ）及び（Ｂ）に示す。例えば、Ｖ_gate＝１．０Ｖにおいて、Ｖ_stが０Ｖから−０．５Ｖまで変化したとき、読み出し電流Ｉ_sub（Ｖ_st＝０Ｖ）／Ｉ_sub（Ｖ_st＝−０．５Ｖ）の割合は、ケースＤ４の場合、約２倍、ケースＤ５の場合、約１０⁵倍となった。このように、不純物濃度ＳＣ₃／不純物濃度ＣＨ₃の割合を最適化することによって（実施の形態１１においては、この割合を高くすることによって）、第２の導電性領域ＳＣ₂、及び該第２の導電性領域ＳＣ₂と対向する第３の導電性領域ＳＣ₃の部分から構成されたゲート領域、並びに、第２の導電性領域ＳＣ₂と第３の導電性領域ＳＣ₃とで挟まれたチャネル領域ＣＨ₃とから成る電流制御用接合型トランジスタＴＲ₃が構成され、この電流制御用接合型トランジスタＴＲ₃がオン／オフ動作する結果、半導体メモリセルの情報読み出し時における動作マージンを大きくとれることが判る。尚、場合によっては、電流制御用接合型トランジスタＴＲ₃の対向するゲート領域の間の距離（チャネル領域ＣＨ₃の厚さ）を最適化したり、チャネル領域ＣＨ₃の深さを最適化する必要がある。一方、不純物濃度ＳＣ₃／不純物濃度ＣＨ₃の割合が０．９２であるケースＤ４のドーズ量条件では、電流制御用接合型トランジスタＴＲ₃が構成されていない状態となっている。
【０１７０】
（実施の形態１２）
実施の形態１２は、本発明の第６の態様に係る半導体メモリセルに関する。図４６に原理図を、そして図４７の（Ａ）に模式的な一部断面図の一例を示すように、実施の形態１２の半導体メモリセルの基本的な構造は、実施の形態３にて説明した半導体メモリセルと同様である。尚、各導電性領域と導電ゲートの配置を図４７の（Ｂ）の模式的な配置図に示す。また、図４７の（Ｂ）の線Ｃ−Ｃに沿った各導電性領域の模式的な断面図を図４７の（Ｃ）に示す。但し、
（ｄ）導電ゲートＧは、メモリセル選択用の第１の配線（例えば、ワード線）に接続され、
（ｅ）第２の導電性領域ＳＣ₂は、第１の所定の電位に接続され、
（ｆ）第５の導電性領域ＳＣ₅は第３の導電性領域ＳＣ₃に接続され、
（ｇ）電流制御用接合型トランジスタＴＲ₃の他方のソース／ドレイン領域は、第２の所定の電位に接続され、
（ｈ）第１の導電性領域ＳＣ₁は第２の配線（例えば、ビット線）に接続されている点が、実施の形態３にて説明した半導体メモリセルと相違する。
【０１７１】
（実施の形態１３）
実施の形態１３は、本発明の第６の態様の変形に係る半導体メモリセルに関する。図４８に原理図を、そして図４９の（Ａ）に模式的な一部断面図の一例を示すように、実施の形態１３の半導体メモリセルの基本的な構造は、実施の形態４にて説明した半導体メモリセルと同様である。尚、各導電性領域と導電ゲートの配置を図４９の（Ｂ）の模式的な配置図に示す。また、図４９の（Ｂ）の線Ｃ−Ｃに沿った各導電性領域の模式的な断面図を図４９の（Ｃ）に示す。但し、
（ｄ）導電ゲートＧは、メモリセル選択用の第１の配線に接続され、
（ｅ）第２の導電性領域ＳＣ₂は、第１の所定の電位に接続され、
（ｆ）第５の導電性領域ＳＣ₅は第３の導電性領域ＳＣ₃に接続され、
（ｇ）電流制御用接合型トランジスタＴＲ₃の他方のソース／ドレイン領域は、第２の所定の電位に接続され、
（ｈ）第１の導電性領域ＳＣ₁は第２の配線に接続されている点が、実施の形態４にて説明した半導体メモリセルと相違する。
【０１７２】
（実施の形態１４）
実施の形態１４は、本発明の第７の態様に係る半導体メモリセルに関する。図５０に原理図を、そして図５１の（Ａ）に模式的な一部断面図の一例を示すように、実施の形態１４の半導体メモリセルの基本的な構造は、実施の形態５にて説明した半導体メモリセルと同様である。尚、各導電性領域と導電ゲートの配置を図５１の（Ｂ）の模式的な配置図に示す。また、図５１の（Ｂ）の線Ｃ−Ｃに沿った各導電性領域の模式的な断面図を図５１の（Ｃ）に示す。但し、
（ｅ）導電ゲートＧは、メモリセル選択用の第１の配線に接続され、
（ｆ）第２の導電性領域ＳＣ₂は、第１の所定の電位に接続され、
（ｇ）電流制御用接合型トランジスタＴＲ₃の他方のソース／ドレイン領域は、第２の所定の電位に接続され、
（ｈ）第１の導電性領域ＳＣ₁は第２の配線に接続されている点が、実施の形態５にて説明した半導体メモリセルと相違する。
【０１７３】
（実施の形態１５）
実施の形態１５は、本発明の第７の態様の変形に係る半導体メモリセルに関する。図５２に原理図を、そして図５３（Ａ）及び（Ｂ）に模式的な一部断面図及び各導電性領域と導電ゲートの模式的な配置図の一例を示すように、実施の形態１５の半導体メモリセルの基本的な構造は、実施の形態６にて説明した半導体メモリセルと同様である。但し、
（ａ）導電ゲートＧは、メモリセル選択用の第１の配線に接続され、
（ｂ）第２の導電性領域ＳＣ₂は、第１の所定の電位に接続され、
（ｃ）電流制御用接合型トランジスタＴＲ₃の他方のソース／ドレイン領域は、第２の所定の電位に接続され、
（ｄ）第１の導電性領域ＳＣ₁は第２の配線に接続されている点が、実施の形態６にて説明した半導体メモリセルと相違する。
【０１７４】
実施の形態１２〜実施の形態１５の半導体メモリセルの動作は、実質的に、実施の形態８にて説明した半導体メモリセルの動作と同様であり、詳細な説明は省略する。
【０１７５】
以上、好ましい発明の実施の形態に基づき本発明の半導体メモリセルを説明したが、本発明はこれらの発明の実施の形態に限定されない。発明の実施の形態にて説明した半導体メモリセルの構造や電圧、電位等の数値は例示であり、適宜変更することができる。また、例えば、各発明の実施の形態にて説明した本発明の半導体メモリセルにおいて、読み出し用トランジスタＴＲ₁及び電流制御用接合型トランジスタＴＲ₃や第２の電流制御用接合型トランジスタＴＲ₄をｐ形トランジスタとし、スイッチ用トランジスタＴＲ₂や書き込み用トランジスタＴＲ₅をｎ形トランジスタとすることができる。各トランジスタにおける各要素の配置は例示であり、適宜変更することができる。また、各種の領域への不純物の導入はイオン注入法だけでなく、拡散法にて行うこともできる。
【０１７６】
シリコン半導体のみならず、例えばＧａＡｓ系等の化合物半導体から構成されたメモリセルにも本発明を適用することができる。
【０１７７】
【発明の効果】
本発明の半導体メモリセルにおいては、読み出し用トランジスタのチャネル形成領域に蓄積された電位あるいは電荷（情報）に依存して、読み出し用トランジスタの動作が規定され、リフレッシュ時間内に読み出されるトランジスタの電流としての情報は、付加的に追加されたとしてもそのコンデンサ容量（例えば、導電ゲートの容量＋付加容量等）の大きさに依存することがない。従って、従来の半導体メモリセルにおけるキャパシタ容量の問題を解決することができるし、リフレッシュ時間調整のために付加的なキャパシタを加えることがあっても、従来のＤＲＡＭのような著しく大きなキャパシタを必要としない。そして、半導体メモリセルの最大面積は２つのトランジスタの面積に等しいかそれ以下である。
【０１７８】
しかも、電流制御用接合型トランジスタが備えられており、この電流制御用接合型トランジスタは、情報の読み出し時、オン／オフされるので、第１の導電性領域乃至第４の導電性領域を流れる電流のマージンを非常に大きくとれる結果、ビット線に接続される半導体メモリセルの数に制限を受け難く、また、半導体メモリセルの情報保持時間（リテンション時間）を長くすることができる。
【０１７９】
本発明の半導体メモリセルのプロセスは、例えば図１７や図２１等に示したように、ＭＯＳロジック回路形成プロセスとコンパチブルである。従って、ほぼ１トランジスタの面積で半導体メモリセルを実現することができ、しかも、ＭＯＳロジック回路内にＤＲＡＭ機能をほんの僅かの工程の増加のみで組み込むことができる。また、必ずしもＳＯＩ技術を用いることなく、従来の半導体メモリセルの製造技術で、ほぼ１トランジスタ分の面積の半導体メモリセルを実現することができる。
【図面の簡単な説明】
【図１】本発明の半導体メモリセルの第１の態様に関する原理図である。
【図２】発明の実施の形態１における半導体メモリセルの模式的な一部断面図である。
【図３】本発明の半導体メモリセルの第１の態様の変形に関する原理図である。
【図４】発明の実施の形態１における半導体メモリセルの変形の模式的な一部断面図及び配置図である。
【図５】本発明の半導体メモリセルの第１の態様の変形に関する原理図である。
【図６】発明の実施の形態２における半導体メモリセルの模式的な一部断面図である。
【図７】本発明の半導体メモリセルの第１の態様の変形に関する原理図である。
【図８】発明の実施の形態２における半導体メモリセルの変形の模式的な一部断面図及び配置図である。
【図９】本発明の半導体メモリセルの第２の態様に関する原理図である。
【図１０】発明の実施の形態３における半導体メモリセルの模式的な一部断面図及び配置図である。
【図１１】本発明の半導体メモリセルの第２の態様の変形に関する原理図である。
【図１２】発明の実施の形態４における半導体メモリセルの模式的な一部断面図及び配置図である。
【図１３】本発明の半導体メモリセルの第３の態様に関する原理図である。
【図１４】発明の実施の形態５における半導体メモリセルの模式的な一部断面図及び配置図である。
【図１５】本発明の半導体メモリセルの第３の態様の変形に関する原理図である。
【図１６】発明の実施の形態６における半導体メモリセルの模式的な一部断面図及び配置図である。
【図１７】本発明の半導体メモリセルの第４の態様に関する原理図、及び発明の実施の形態７における半導体メモリセルの模式的な一部断面図である。
【図１８】図１７の（Ｂ）に示した実施の形態７の半導体メモリセルの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図１９】図１８に引き続き、実施の形態７の半導体メモリセルの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図２０】図１９に引き続き、実施の形態７の半導体メモリセルの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図２１】本発明の半導体メモリセルの第５の態様に関する原理図、及び発明の実施の形態８における半導体メモリセルの模式的な一部断面図である。
【図２２】トレンチ構造を有する素子分離領域によって半導体メモリセルを分離した構造の模式的な一部断面図である。
【図２３】トレンチ構造を有する素子分離領域によって半導体メモリセルを分離した構造の各領域等の配置を模式的に示す図である。
【図２４】本発明の半導体メモリセルの第４若しくは第５の態様に係る半導体メモリセルの模式的な一部断面図である。
【図２５】本発明の半導体メモリセルの第４若しくは第５の態様に係る半導体メモリセルの模式的な一部断面図である。
【図２６】本発明の半導体メモリセルの第４若しくは第５の態様に係る半導体メモリセルの模式的な一部断面図、及び模式的な配置図である。
【図２７】本発明の半導体メモリセルの第４若しくは第５の態様に係る半導体メモリセルの模式的な配置図である。
【図２８】本発明の半導体メモリセルの第４若しくは第５の態様に係る半導体メモリセルの模式的な一部断面図、及び模式的な配置図である。
【図２９】本発明の半導体メモリセルの第４若しくは第５の態様に係る半導体メモリセルの模式的な配置図である。
【図３０】本発明の半導体メモリセルの第４若しくは第５の態様に係る半導体メモリセルの模式的な一部断面図、及び模式的な配置図である。
【図３１】本発明の半導体メモリセルの第４若しくは第５の態様に係る半導体メモリセルの模式的な一部断面図、及び模式的な配置図である。
【図３２】本発明の半導体メモリセルの第４若しくは第５の態様に係る半導体メモリセルの模式的な配置図である。
【図３３】ケースＤ１のドーズ量条件及びケースＢ１のバイアス条件において、１×１０^-7ＡのＩ_sub電流を流すときの、Ｖ_th−Ｖ_stの関係を示すグラフ、及び、ケースＤ２のドーズ量条件及びケースＢ１のバイアス条件において、１×１０^-5ＡのＩ_sub電流を流すときの、Ｖ_th−Ｖ_stの関係を示すグラフである。
【図３４】ケースＤ３のドーズ量条件及びケースＢ１のバイアス条件において、１×１０^-5ＡのＩ_sub電流を流すときの、Ｖ_th−Ｖ_stの関係を示すグラフである。
【図３５】実施の形態１０のコンピュータシミュレーションにおける具体的な断面構造の解析結果を示す図である。
【図３６】各ケースのドーズ量条件及びバイアス条件において、情報保持時間を求めた結果等を示すグラフである。
【図３７】各ケースのドーズ量条件及びバイアス条件において、情報保持時間を求めた結果等を示すグラフである。
【図３８】各ケースのドーズ量条件及びバイアス条件において、情報保持時間を求めた結果等を示すグラフである。
【図３９】各ケースのドーズ量条件及びバイアス条件において、情報保持時間を求めた結果等を示すグラフである。
【図４０】各ケースのドーズ量条件及びバイアス条件において、情報保持時間を求めた結果等を示すグラフである。
【図４１】各ケースのドーズ量条件及びバイアス条件において、情報保持時間を求めた結果等を示すグラフである。
【図４２】各ケースのドーズ量条件及びバイアス条件において、情報保持時間を求めた結果等を示すグラフである。
【図４３】各ケースのドーズ量条件及びバイアス条件において、情報保持時間を求めた結果等を示すグラフである。
【図４４】各ケースのドーズ量条件及びバイアス条件において、情報保持時間を求めた結果等を示すグラフである。
【図４５】発明の実施の形態１１において、Ｖ_stとＶ_gateと読み出し電流Ｉ_subの関係を求めた結果を示すグラフである。
【図４６】本発明の半導体メモリセルの第６の態様に関する原理図である。
【図４７】発明の実施の形態１２における半導体メモリセルの模式的な一部断面図及び配置図である。
【図４８】本発明の半導体メモリセルの第６の態様の変形に関する原理図である。
【図４９】発明の実施の形態１３における半導体メモリセルの模式的な一部断面図及び配置図である。
【図５０】本発明の半導体メモリセルの第７の態様に関する原理図である。
【図５１】発明の実施の形態１４における半導体メモリセルの模式的な一部断面図及び配置図である。
【図５２】本発明の半導体メモリセルの第７の態様の変形に関する原理図である。
【図５３】発明の実施の形態１５における半導体メモリセルの模式的な一部断面図及び配置図である。
【図５４】従来の１トランジスタメモリセルの概念図である。
【図５５】従来のトレンチキャパシタセル構造を有するメモリセルの断面図である。
【符号の説明】
ＴＲ₁・・・読み出し用トランジスタ、ＴＲ₂・・・スイッチ用トランジスタ、ＴＲ₃・・・電流制御用接合型トランジスタ、ＳＣ₁・・・第１の導電性領域、ＳＣ₂・・・第２の導電性領域、ＳＣ₃・・・第３の導電性領域、ＳＣ₄・・・第４の導電性領域、ＳＣ₅・・・第５の導電性領域、ＳＣ₆・・・第６の導電性領域、ＣＨ₁，ＣＨ₂・・・チャネル形成領域、ＣＨ₃・・・チャネル領域、Ｇ，Ｇ₁，Ｇ₂・・・導電ゲート、１０・・・ｐ形シリコン半導体基板、１１・・・ゲート酸化膜（バリア層）、１２，１３，１５，１６・・・イオン注入用マスク、１４・・・サイドウオール[0001]
BACKGROUND OF THE INVENTION
The present invention comprises a semiconductor memory cell comprising at least three transistors, a transistor comprising at least two transistors combined into one and a semiconductor memory cell comprising one transistor, or a transistor comprising at least three transistors combined into one. The present invention relates to a semiconductor memory cell and a manufacturing method thereof.
[0002]
[Prior art]
Conventionally, as a highly integrated semiconductor memory cell, a dynamic memory cell called a one-transistor memory cell composed of one transistor and one capacitor as shown in FIG. 54 is used. In such a memory cell, the charge stored in the capacitor needs to be a charge that causes a voltage change in the bit line. However, as the planar dimensions of the semiconductor memory cell are reduced, the size of the capacitor formed in the parallel plate shape is reduced. As a result, when information stored as electric charges in the capacitor of the memory cell is read, such information is read out. The problem that the bit line is buried in noise or the bit line stray capacitance increases with each generation of the semiconductor memory cell, so that only a small voltage change occurs in the bit line. As a means for solving this problem, a dynamic memory cell having a trench capacitor cell structure (see FIG. 55) or a stacked capacitor cell structure has been proposed. However, since the depth of the trench (groove) and the height of the stack (lamination) are limited due to processing technology, the capacitance of the capacitor is also limited. Therefore, dynamic memory cells having these structures are said to reach their limits in the dimension range below the low sub-micron rule, unless expensive new materials for capacitors are introduced.
[0003]
Further, with respect to the transistors constituting the semiconductor memory cell, problems such as deterioration of breakdown voltage and punch-through occur when the plane dimensions are lower than the low sub-micron rule. Therefore, when the memory cell is miniaturized, it becomes difficult for the conventional transistor structure to operate the memory cell normally.
[0004]
In order to solve such limitations of the capacitor, the present applicant fused two transistors or two transistors into one in Japanese Patent Application No. 5-246264 (Japanese Patent Laid-Open No. 7-99251). A semiconductor memory cell composed of transistors was proposed. The semiconductor memory cell disclosed in FIGS. 15A and 15B of JP-A-7-99251 is a first semiconductor of the first conductivity type formed on a semiconductor substrate surface region or an insulating substrate. Region SC₁And the first semiconductor region SC₁First conductive region SC that is provided in the surface region of and in contact with the rectifying junction₂And the first semiconductor region SC₁Of the first conductive region SC.₂The second conductivity type second semiconductor region SC provided apart from the second conductivity region_ThreeAnd the second semiconductor region SC_ThreeSecond conductive region SC which is provided in the surface region of and in contact with the rectifying junction_FourAnd the first semiconductor region SC₁And second conductive region SC_FourAnd the first conductive region SC₂And the second semiconductor region SC_ThreeThe conductive gate G is provided through a barrier layer so as to bridge the memory cell, and the conductive gate G is connected to a first wiring for selecting a memory cell and is connected to a first conductive region SC.₂Is connected to the write information setting line and is connected to the second conductive region SC._FourAre connected to the second wiring for memory cell selection.
[0005]
Then, the first semiconductor region SC₁(Channel formation region Ch₂And the first conductive region SC₂(Corresponding to the source / drain regions) and the second semiconductor region SC_Three(Corresponding to the source / drain region) and the conductive transistor G, the switching transistor TR₂Is configured. Also, the second semiconductor region SC_Three(Channel formation region Ch₁And the first semiconductor region SC₁(Corresponding to the source / drain regions) and the second conductive region SC_Four(Corresponding to a source / drain region) and an information storage transistor TR by a conductive gate G₁Is configured.
[0006]
[Problems to be solved by the invention]
In this semiconductor memory cell, the switching transistor TR is used when information is written.₂As a result, the information is stored in the information storage transistor TR.₁Channel forming region Ch₁Are stored in the form of electric potential or electric charge. When reading information, the information storage transistor TR₁In the channel forming region Ch₁Information storage transistor TR viewed from the conductive gate G depending on the potential or charge (information) stored in₁The threshold value of changes. Accordingly, when information is read out, by applying a suitably selected potential to the conductive gate G, the information storage transistor TR.₁Can be determined by the magnitude (including 0) of the channel current. This information storage transistor TR₁Information is read out by detecting the operation state.
[0007]
That is, when information is read, the information storage transistor TR depends on the stored information.₁Is turned on or off. Second conductive region SC_FourIs connected to the second wiring, so that the information storage transistor TR depends on the stored information (“0” or “1”).₁The current flowing through is large or small. Thus, the stored information is transferred to the information storage transistor TR.₁Can be read.
[0008]
However, at the time of reading information, the first semiconductor region SC₂And the second semiconductor region SC_ThreeFirst semiconductor region SC sandwiched between₁It does not have a mechanism to control the current flowing through. Therefore, the information storage transistor TR is formed by the conductive gate G.₁When detecting the information stored in the first semiconductor region SC₁To second conductive region SC_FourThere is a problem that the margin of the current flowing through the memory cell is small and the number of semiconductor memory cells that can be connected to the second wiring (bit line) is limited.
[0009]
Therefore, the object of the present invention is that the operation of the transistor is stable, and a large capacity capacitor like a conventional DRAM is not required, and information can be written / read reliably, and the dimensions can be reduced. A semiconductor memory cell for logic, or a semiconductor memory cell for logic, a semiconductor memory cell comprising at least three transistors, a semiconductor memory cell comprising a transistor in which at least two transistors are integrated into one, and a further one transistor, Another object is to provide a semiconductor memory cell comprising a transistor in which at least three transistors are combined into one, and a method for manufacturing the same.
[0010]
[Means for Solving the Problems]
To achieve the above object, the semiconductor memory cell according to the first aspect of the present invention has a first conductivity type read transistor TR as shown in FIG. 1 or FIG.₁And a switch transistor TR of the second conductivity type₂And a first conductivity type junction transistor TR for current control_ThreeConsisting of
(A) First conductive region SC of the first conductivity type₁,
(B) First conductive region SC₁Second conductive region SC which is provided in the surface region of and in contact with the rectifying junction₂,
(C) First conductive region SC₁And the second conductive region SC.₂The third conductive region SC of the second conductivity type provided apart from the third conductive region SC_Three,
(D) Third conductive region SC_ThreeConductive region SC provided in the surface region of and in contact with the rectifying junction_Four,
(E) Fourth conductive region SC_FourThe third conductive region SC apart from the third conductive region SC_ThreeOf the first conductive region SC, and is formed in contact with the rectifying junction.₁The fifth conductivity region SC of the first conductivity type extending to the surface region of_Five,as well as,
(F) Fifth conductive region SC_FiveConductive region SC which is provided in the surface region of and in contact with the rectifying junction₆,
A semiconductor memory cell comprising:
(A-1) Reading transistor TR₁One of the source / drain regions of the fourth conductive region SC_FourAnd the other is the fifth conductive region SC._FiveConsisting of
(A-2) Reading transistor TR₁Channel forming region CH₁Is the fourth conductive region SC_FourAnd fifth conductive region SC_FiveThird conductive region SC sandwiched between_ThreeConsisting of a surface area of
(A-3) Fourth conductive region SC_FourAnd fifth conductive region SC_FiveThird conductive region SC sandwiched between_ThreeAbove the surface region of the read transistor TR via a barrier layer₁Conductive gate G₁Is provided,
(B-1) Switch transistor TR₂One of the source / drain regions of the second conductive region SC₂And the other is the third conductive region SC._ThreeConsisting of
(B-2) Switch transistor TR₂Channel forming region CH₂Is the second conductive region SC₂And the third conductive region SC_ThreeFirst conductive region SC sandwiched between₁Consisting of a surface area of
(B-3) Second conductive region SC₂And the third conductive region SC_ThreeFirst conductive region SC sandwiched between₁Above the surface region of the switching transistor TR via a barrier layer₂Conductive gate G₂Is provided,
(C-1) Current control junction transistor TR_ThreeThe gate region of the sixth conductive region SC₆And the sixth conductive region SC₆Third conductive region SC opposite to_ThreeConsists of
(C-2) Junction transistor TR for current control_ThreeChannel region CH_ThreeIs the sixth conductive region SC₆And the third conductive region SC_ThreeThe fifth conductive region SC sandwiched between the portions of_FiveConsists of a part of
(C-3) Junction transistor TR for current control_ThreeOne of the source / drain regions is a current control junction transistor TR._ThreeChannel region CH_ThreeAnd a reading transistor TR.₁The fifth conductive region SC constituting the other of the source / drain regions of_FiveCurrent control junction transistor TR_ThreeThe other source / drain region of the transistor is a current control junction transistor TR._ThreeChannel region CH_ThreeExtending from the other end of the first conductive region SC₁The fifth conductive region SC extending to the surface region of_FiveConsists of
(D) Read transistor TR₁Conductive gate G₁And switch transistor TR₂Conductive gate G₂Is connected to the first wiring for memory cell selection,
(E) Second conductive region SC₂Is connected to the write information setting line,
(F) Sixth conductive region SC₆Is the write information setting line or the third conductive region SC._ThreeConnected to
(G) Fourth conductive region SC_FourIs connected to the second wiring for memory cell selection,
(H) Junction transistor TR for current control_ThreeThe other source / drain region is connected to a predetermined potential.
[0011]
The semiconductor memory cell according to the modification of the first aspect of the present invention for achieving the above object is a semiconductor memory cell according to the first aspect of the present invention as shown in FIG. 5 or FIG. In
Fourth conductive region SC_FourIs connected to a predetermined potential instead of being connected to the second wiring for memory cell selection,
Junction transistor TR for current control_ThreeThe other source / drain region is connected to a second wiring for memory cell selection instead of being connected to a predetermined potential.
[0012]
In order to achieve the above object, the semiconductor memory cell according to the second aspect of the present invention has a first conductivity type read transistor TR as shown in FIG.₁And a switch transistor TR of the second conductivity type₂And a first conductivity type junction transistor TR for current control_ThreeConsisting of
(A) First conductive region SC of the first conductivity type₁,
(B) First conductive region SC₁Second conductive region SC which is provided in the surface region of and in contact with the rectifying junction₂,
(C) First conductive region SC₁And the second conductive region SC.₂The third conductive region SC of the second conductivity type provided apart from the third conductive region SC_Three,
(D) Third conductive region SC_ThreeThe fourth conductive region SC of the first conductivity type provided in the surface region of and in contact with the rectifying junction_Four,
(E) Fourth conductive region SC_FourConductive region SC which is provided in the surface region of and in contact with the rectifying junction_Five,as well as,
(F) First conductive region SC₁And the fourth conductive region SC_FourAnd the second conductive region SC₂And the third conductive region SC_ThreeIs provided via a barrier layer so as to bridge the read transistor TR₁And switch transistor TR₂A conductive gate G shared by
A semiconductor memory cell comprising:
(A-1) Reading transistor TR₁One of the source / drain regions of the fourth conductive region SC_FourThe other is the second conductive region SC₂And the third conductive region SC_ThreeFirst conductive region SC sandwiched between₁Consisting of a surface area of
(A-2) Reading transistor TR₁Channel forming region CH₁Is the first conductive region SC₁And the fourth conductive region SC_FourThird conductive region SC sandwiched between_ThreeConsists of the surface area of
(B-1) Switch transistor TR₂One of the source / drain regions of the second conductive region SC₂And the other is the third conductive region SC._ThreeConsisting of
(B-2) Switch transistor TR₂Channel forming region CH₂Is the second conductive region SC₂And the third conductive region SC_ThreeRead transistor TR sandwiched between₁First conductive region SC corresponding to the other source / drain region of₁The surface region of
(C-1) Current control junction transistor TR_ThreeThe gate region of the fifth conductive region SC_FiveAnd the fifth conductive region SC_FiveThird conductive region SC opposite to_ThreeConsists of
(C-2) Junction transistor TR for current control_ThreeChannel region CH_ThreeIs the fifth conductive region SC_FiveAnd the third conductive region SC_ThreeThe fourth conductive region SC sandwiched between the portions of_FourConsists of a part of
(C-3) Junction transistor TR for current control_ThreeOne of the source / drain regions is a current control junction transistor TR._ThreeChannel region CH_ThreeAnd a reading transistor TR.₁Fourth conductive region SC constituting one of the source / drain regions of_FourCurrent control junction transistor TR_ThreeThe other source / drain region of the transistor is a current control junction transistor TR._ThreeChannel region CH_ThreeExtending from the other end of the
(D) The conductive gate G is connected to the first wiring for memory cell selection,
(E) Second conductive region SC₂Is connected to the write information setting line,
(F) Fifth conductive region SC_FiveIs connected to the third conductive region,
(G) Junction transistor TR for current control_ThreeThe other source / drain region is connected to the second wiring,
(H) First conductive region SC₁Is connected to a predetermined potential.
[0013]
A semiconductor memory cell according to a modification of the second aspect of the present invention for achieving the above object is a semiconductor memory cell according to the second aspect of the present invention as shown in FIG.
Second conductivity control junction transistor TR of the first conductivity type_FourFurther comprising
(I-1) Second current control junction transistor TR_FourThe gate region of the second conductive region SC₂, And the second conductive region SC₂Third conductive region SC opposite to_ThreeConsists of
(I-2) Second current control junction transistor TR_FourOne source / drain region of the second conductive region SC₂And the third conductive region SC_ThreeRead transistor TR sandwiched between₁Switch transistor TR corresponding to the other source / drain region₂Channel forming region CH₂The first conductive region SC corresponding to₁Consisting of the surface area of
(I-3) Second current control junction transistor TR_FourChannel region CH_FourIs the second conductive region SC₂And the third conductive region SC_ThreeA second current-control junction transistor TR sandwiched between the portions of_FourFirst conductive region SC located below one of the source / drain regions of₁Consists of
(I-4) Second current control junction transistor TR_FourThe other source / drain region of the second conductive region SC is the second conductive region SC.₂And the third conductive region SC_ThreeA second current-control junction transistor TR sandwiched between the portions of_FourChannel region CH_FourFirst conductive region SC located below the first conductive region SC₁It is comprised from these parts.
[0014]
In order to achieve the above object, the semiconductor memory cell according to the third aspect of the present invention has a first conductivity type read transistor TR as shown in FIG.₁And a switch transistor TR of the second conductivity type₂And a first conductivity type junction transistor TR for current control_ThreeAnd a second conductivity type writing transistor TR_FiveConsisting of
(A) First conductive region SC of the first conductivity type₁,
(B) First conductive region SC₁Second conductive region SC which is provided in the surface region of and in contact with the rectifying junction₂,
(C) First conductive region SC₁And the second conductive region SC.₂The third conductive region SC of the second conductivity type provided apart from the third conductive region SC_Three,
(D) Third conductive region SC_ThreeThe fourth conductive region SC of the first conductivity type provided in the surface region of and in contact with the rectifying junction_Four,
(E) Fourth conductive region SC_FourConductive region SC which is provided in the surface region of and in contact with the rectifying junction_Five,as well as,
(F) First conductive region SC₁And the fourth conductive region SC_Four, Second conductive region SC₂And the third conductive region SC_ThreeAnd the third conductive region SC_ThreeAnd fifth conductive region SC_FiveIs provided via a barrier layer so as to bridge the read transistor TR₁And switch transistor TR₂And writing transistor TR_FiveA conductive gate G shared by
A semiconductor memory cell comprising:
(A-1) Reading transistor TR₁One of the source / drain regions of the fourth conductive region SC_FourThe other is the second conductive region SC₂And the third conductive region SC_ThreeFirst conductive region SC sandwiched between₁Consisting of a surface area of
(A-2) Reading transistor TR₁Channel forming region CH₁Is the first conductive region SC₁And the fourth conductive region SC_FourThird conductive region SC sandwiched between_ThreeConsists of the surface area of
(B-1) Switch transistor TR₂One of the source / drain regions of the second conductive region SC₂And the other is the third conductive region SC._ThreeConsisting of
(B-2) Switch transistor TR₂Channel forming region CH₂Is the second conductive region SC₂And the third conductive region SC_ThreeRead transistor TR sandwiched between₁First conductive region SC corresponding to the other source / drain region of₁The surface region of
(C-1) Current control junction transistor TR_ThreeThe gate region of the fifth conductive region SC_FiveAnd the fifth conductive region SC_FiveThird conductive region SC opposite to_ThreeConsists of
(C-2) Junction transistor TR for current control_ThreeThe channel region of the fifth conductive region SC_FiveAnd the third conductive region SC_ThreeThe fourth conductive region SC sandwiched between the portions of_FourConsists of a part of
(C-3) Junction transistor TR for current control_ThreeOne of the source / drain regions is a current control junction transistor TR._ThreeThe reading transistor TR extends from one end of the channel region of₁Fourth conductive region SC constituting one of the source / drain regions of_FourCurrent control junction transistor TR_ThreeThe other source / drain region of the transistor is a current control junction transistor TR._ThreeExtending from the other end of the channel region of
(D-1) Write transistor TR_FiveOne of the source / drain regions of the read transistor TR₁Channel forming region CH₁A third conductive region SC corresponding to_ThreeThe surface region of
(D-2) Write transistor TR_FiveThe other of the source / drain regions of the fifth conductive region SC_FiveConsisting of
(D-3) Write transistor TR_FiveChannel forming region CH_FiveRead transistor TR₁Fourth conductive region SC corresponding to one of the source / drain regions of_FourConsisting of
(E) The conductive gate G is connected to the first wiring for memory cell selection,
(F) Second conductive region SC₂Is connected to the write information setting line,
(G) Junction transistor TR for current control_ThreeThe other source / drain region is connected to the second wiring,
(H) First conductive region SC₁Is connected to a predetermined potential.
[0015]
The semiconductor memory cell according to the modification of the third aspect of the present invention for achieving the above object is the same as the principle diagram shown in FIG. 15, in the semiconductor memory cell according to the third aspect of the present invention.
Second conductivity control junction transistor TR of the first conductivity type_FourFurther comprising
(J-1) Second current control junction transistor TR_FourThe gate region of the second conductive region SC₂, And the second conductive region SC₂Third conductive region SC opposite to_ThreeConsists of
(J-2) Second current control junction transistor TR_FourOne source / drain region of the second conductive region SC₂And the third conductive region SC_ThreeRead transistor TR sandwiched between₁Switch transistor TR corresponding to the other source / drain region₂Channel forming region CH₂The first conductive region SC corresponding to₁Consisting of the surface area of
(J-3) Second current control junction transistor TR_FourChannel region CH_FourIs the second conductive region SC₂And the third conductive region SC_ThreeA second current-control junction transistor TR sandwiched between the portions of_FourFirst conductive region SC located below one of the source / drain regions of₁Consists of
(J-4) Second current control junction transistor TR_FourThe other source / drain region of the second conductive region SC is the second conductive region SC.₂And the third conductive region SC_ThreeA second current-control junction transistor TR sandwiched between the portions of_FourChannel region CH_FourFirst conductive region SC located below the first conductive region SC₁It is comprised from these parts.
[0016]
In order to achieve the above object, the semiconductor memory cell according to the fourth aspect of the present invention has a first conductivity type read transistor TR as shown in FIG.₁And a switch transistor TR of the second conductivity type₂And a first conductivity type junction transistor TR for current control_ThreeConsisting of
(A) First conductive region SC of the first conductivity type₁,
(B) First conductive region SC₁Second conductive region SC which is provided in the surface region of and in contact with the rectifying junction₂,
(C) First conductive region SC₁And the second conductive region SC.₂The third conductive region SC of the second conductivity type provided apart from the third conductive region SC_Three,
(D) Third conductive region SC_ThreeOr a third conductive region SC._ThreeAnd the third conductive region SC._ThreeConductive region SC in contact with a rectifying junction_Four,as well as,
(E) First conductive region SC₁And the fourth conductive region SC_FourAnd the second conductive region SC₂And the third conductive region SC_ThreeIs provided via a barrier layer so as to bridge the first conductive type read transistor TR₁And switch transistor TR of the second conductivity type₂A conductive gate G shared by
A semiconductor memory cell comprising:
(A-1) Reading transistor TR₁One of the source / drain regions of the second conductive region SC₂And the third conductive region SC_ThreeFirst conductive region SC sandwiched between₁The other surface region is the fourth conductive region SC._FourConsisting of
(A-2) Reading transistor TR₁Channel forming region CH₁Is the first conductive region SC₁And the fourth conductive region SC_FourThird conductive region SC sandwiched between_ThreeConsists of the surface area of
(B-1) Switch transistor TR₂One of the source / drain regions of the second conductive region SC₂And the other is the third conductive region SC._ThreeConsisting of
(B-2) Switch transistor TR₂Channel forming region CH₂Is the second conductive region SC₂And the third conductive region SC_ThreeRead transistor TR sandwiched between₁First conductive region SC corresponding to one of the source / drain regions₁The surface region of
(C-1) Current control junction transistor TR_ThreeThe gate region of the second conductive region SC₂, And the second conductive region SC₂Third conductive region SC opposite to_ThreeConsists of
(C-2) Junction transistor TR for current control_ThreeOne source / drain region of the second conductive region SC₂And the third conductive region SC_ThreeTransistor TR for reading sandwiched between₁Switch transistor TR corresponding to one of the source / drain regions of₂Channel forming region CH₂The first conductive region SC corresponding to₁The surface region of
(C-3) Junction transistor TR for current control_ThreeChannel region CH_ThreeIs the second conductive region SC₂And the third conductive region SC_ThreeCurrent-control junction transistor TR sandwiched between_ThreeFirst conductive region SC located below one of the source / drain regions of₁Consists of
(C-4) Junction transistor TR for current control_ThreeThe other source / drain region of the second conductive region SC is the second conductive region SC.₂And the third conductive region SC_ThreeCurrent-control junction transistor TR sandwiched between_ThreeChannel region CH_ThreeFirst conductive region SC located below the first conductive region SC₁It consists of parts of
(D) The conductive gate G is connected to the first wiring for memory cell selection,
(E) Second conductive region SC₂Is connected to the write information setting line,
(F) Fourth conductive region SC_FourIs connected to the second wiring for memory cell selection,
(G) Junction transistor TR for current control_ThreeThe other source / drain region is connected to a predetermined potential.
[0017]
A semiconductor memory cell according to a modification of the fifth aspect of the present invention for achieving the above object is a semiconductor memory according to the fourth aspect of the present invention as shown in FIG. 21A. In the cell
(D) The conductive gate G is connected to the first wiring for memory cell selection,
(E) Second conductive region SC₂Is connected to a first predetermined potential;
(F) Fourth conductive region SC_FourIs connected to a second predetermined potential;
(G) Junction transistor TR for current control_ThreeThe other source / drain region is connected to a second wiring for memory cell selection.
[0018]
The semiconductor memory cell according to the sixth aspect of the present invention for achieving the above object is the same as that shown in FIG. 46 in the semiconductor memory cell according to the second aspect of the present invention.
(D) The conductive gate G is connected to the first wiring for memory cell selection,
(E) Second conductive region SC₂Is connected to a first predetermined potential;
(F) Fifth conductive region SC_FiveIs the third conductive region SC_ThreeConnected to
(G) Junction transistor TR for current control_ThreeThe other source / drain region is connected to a second predetermined potential,
(H) First conductive region SC₁Is connected to the second wiring.
[0019]
A semiconductor memory cell according to a modification of the sixth aspect of the present invention for achieving the above object is a semiconductor memory cell according to the modification of the second aspect of the present invention, as shown in FIG. ,
(D) The conductive gate G is connected to the first wiring for memory cell selection,
(E) Second conductive region SC₂Is connected to a first predetermined potential;
(F) Fifth conductive region SC_FiveIs the third conductive region SC_ThreeConnected to
(G) Junction transistor TR for current control_ThreeThe other source / drain region is connected to a second predetermined potential,
(H) First conductive region SC₁Is connected to the second wiring.
[0020]
The semiconductor memory cell according to the seventh aspect of the present invention for achieving the above object is a semiconductor memory cell according to the third aspect of the present invention as shown in FIG.
(E) The conductive gate G is connected to the first wiring for memory cell selection,
(F) Second conductive region SC₂Is connected to a first predetermined potential;
(G) Junction transistor TR for current control_ThreeThe other source / drain region is connected to a second predetermined potential,
(H) First conductive region SC₁Is connected to the second wiring.
[0021]
The semiconductor memory cell according to the modification of the seventh aspect of the present invention for achieving the above object is the same as that shown in FIG. 52 in the semiconductor memory cell according to the modification of the third aspect of the present invention. ,
(E) The conductive gate G is connected to the first wiring for memory cell selection,
(F) Second conductive region SC₂Is connected to a first predetermined potential;
(G) Junction transistor TR for current control_ThreeThe other source / drain region is connected to a second predetermined potential,
(H) First conductive region SC₁Is connected to the second wiring.
[0022]
Junction transistor (JFET) TR for current control in a semiconductor memory cell of the present invention_ThreeOr a second current control junction transistor (JFET) TR_FourIs
(1) Optimize the distance (channel region thickness) between the opposing gate regions of the current control junction transistor, and
(2) Optimize the impurity concentration in the opposing gate regions of the current control junction transistor and the impurity concentration in the channel region of the current control junction transistor.
Can be formed. Note that when the distance between the gate regions (the thickness of the channel region) and the impurity concentration in the gate region and the channel region are not optimized, the depletion layer does not spread and the junction transistor is turned on / off. I can't. These optimizations need to be performed by computer simulation or experiment.
[0023]
In the semiconductor memory cells according to the first to seventh aspects of the present invention, the high-concentration impurity-containing layer of the first conductivity type is formed below the first conductive region for reducing the resistance. Is preferable. Alternatively, the semiconductor memory cell is preferably formed in the first conductivity type well structure or on the insulator from the viewpoint of measures against α rays. Furthermore, the semiconductor memory cells according to the first to seventh aspects of the present invention may have a so-called SOI structure.
[0024]
In order to achieve the above object, a method of manufacturing a semiconductor memory cell of the present invention includes a first conductivity type read transistor TR.₁And a switch transistor TR of the second conductivity type₂And a first conductivity type junction transistor TR for current control_ThreeConsisting of
(A) First conductive region SC of the first conductivity type₁,
(B) First conductive region SC₁Second conductive region SC which is provided in the surface region of and in contact with the rectifying junction₂,
(C) First conductive region SC₁And the second conductive region SC.₂The third conductive region SC of the second conductivity type provided apart from the third conductive region SC_Three,
(D) Third conductive region SC_ThreeOr a third conductive region SC._ThreeAnd the third conductive region SC._ThreeConductive region SC in contact with a rectifying junction_Four,as well as,
(E) First conductive region SC₁And the fourth conductive region SC_FourAnd the second conductive region SC₂And the third conductive region SC_ThreeIs provided via a barrier layer so as to bridge the first conductive type read transistor TR₁And switch transistor TR of the second conductivity type₂A conductive gate G shared by
Have
(A-1) Second conductive region SC₂And the third conductive region SC_ThreeFirst conductive region SC sandwiched between₁Surface area and fourth conductive area SC_FourA source / drain region composed of each of
(A-2) First conductive region SC₁And the fourth conductive region SC_FourThird conductive region SC sandwiched between_ThreeChannel formation region CH composed of the surface region of₁,
Readout transistor TR having₁,
(B-1) Second conductive region SC₂And the third conductive region SC_ThreeA source / drain region composed of each of
(B-2) Second conductive region SC₂And the third conductive region SC_ThreeRead transistor TR sandwiched between₁First conductive region SC corresponding to one of the source / drain regions₁A channel forming region CH composed of the surface region of₂,
Switch transistor TR having₂As well as
(C-1) Second conductive region SC₂, And the second conductive region SC₂Third conductive region SC opposite to_ThreeA gate region composed of parts of
(C-2) Second conductive region SC₂And the third conductive region SC_ThreeTransistor TR for reading sandwiched between₁Switch transistor TR corresponding to one of the source / drain regions of₂Channel forming region CH₂The first conductive region SC corresponding to₁One source / drain region composed of the surface region of
(C-3) Second conductive region SC₂And the third conductive region SC_ThreeCurrent-control junction transistor TR sandwiched between_ThreeFirst conductive region SC located below one of the source / drain regions of₁Channel region CH composed of_Three,as well as,
(C-4) Second conductive region SC₂And the third conductive region SC_ThreeCurrent-control junction transistor TR sandwiched between_ThreeChannel region CH_ThreeFirst conductive region SC located below the first conductive region SC₁Current-control junction transistor TR having the other source / drain region composed of_Three,
A method of manufacturing a semiconductor memory cell for manufacturing each of
(A) First conductive region SC₁Forming a conductive layer on the barrier layer after forming a barrier layer on the surface;
(B) Junction transistor TR for current control_ThreeThe distance between the opposing gate regions is optimized, and the current control junction transistor TR_ThreeImpurity concentration and channel region CH in each gate region facing each other_ThreeSo that the impurity concentration in the second conductive region SC is optimized.₂, Third conductive region SC_ThreeAnd the fourth conductive region SC_FourAre formed by ion implantation in any order,
It is characterized by providing.
[0025]
The channel forming region or channel region can be formed from silicon, GaAs, or the like based on a conventional method. Each conductive gate can be formed by a conventional method from metal, doped or doped silicon, amorphous silicon or polysilicon, silicide, GaAs doped with a high concentration of impurities, or the like. The barrier layer is made of SiO by conventional methods.₂, Si_ThreeN_Four, Al₂O_Three, GaAlAs or the like. Each conductive region is formed of silicon doped with impurities, amorphous silicon or polysilicon, silicide, a two-layer structure of a silicide layer and a semiconductor layer, GaAs doped with impurities at a high concentration by a conventional method. Can do.
[0026]
The conductive region in the semiconductor memory cell of the present invention includes a semiconductor region. In the semiconductor memory cell according to the first aspect of the present invention, the first conductive region, the third conductive region, and the fifth conductive region are preferably composed of a semiconductor, while the second conductive region The conductive region, the fourth conductive region, and the sixth conductive region are preferably made of a semiconductor, silicide, or metal. In the semiconductor memory cell according to the second, third, sixth, and seventh aspects of the present invention, the first conductive region, the third conductive region, and the fourth conductive region are made of a semiconductor. On the other hand, the second conductive region and the fifth conductive region are preferably made of a semiconductor, silicide, or metal. Furthermore, in the semiconductor memory cells according to the fourth and fifth aspects of the present invention, the first conductive region and the third conductive region are preferably composed of a semiconductor, while the second conductive region The conductive region and the fourth conductive region are preferably made of a semiconductor, silicide, or metal.
[0027]
In the semiconductor memory cell of the present invention, the read transistor TR₁And switch transistor TR₂Each of the conductive gates is connected to a first wiring for memory cell selection. Accordingly, only one first wiring for selecting the memory cell is required, and the chip area can be reduced.
[0028]
In the semiconductor memory cell according to the first to fourth aspects of the present invention, the switching transistor TR₂The third conductive region SC which is the other source / drain region of_ThreeRead transistor TR₁Channel forming region CH₁It corresponds to. At the time of writing information, the switching transistor TR₂Is conducted, and as a result, information is read from the reading transistor TR.₁Channel forming region CH₁Are stored in the form of electric potential or electric charge. Reading transistor TR when reading information₁In the channel forming region CH₁Read transistor TR viewed from the conductive gate depending on the potential or charge (information) stored in₁The threshold value of changes. Therefore, at the time of reading information, by applying an appropriately selected potential to the conductive gate, the reading transistor TR₁Can be determined by the magnitude (including 0) of the channel current. This read transistor TR₁Information is read out by detecting the operation state.
[0029]
In the semiconductor memory cell according to the fifth to seventh aspects of the present invention, the switching transistor TR₂The third conductive region SC which is the other source / drain region of_ThreeRead transistor TR₁Channel forming region CH₁It corresponds to. The switching transistor TR₂Channel forming region CH₂And a transistor TR for reading₁First conductive region SC corresponding to the source / drain region of₁Are connected to the second wiring for memory cell selection. By appropriately selecting the potential of the second wiring for memory cell selection, the reading transistor TR at the time of reading is selected.₁The threshold value seen from the conductive gate can be changed. As a result, by appropriately selecting the potential of the first wiring for memory cell selection, the read transistor TR₁And switch transistor TR₂It is possible to control the on / off state. When writing information, the potential of the first wiring is set to the switching transistor TR.₂Is set to a sufficiently high potential, the switch transistor TR depends on the potential of the second wiring.₂First conductive region SC at₁And the third conductive region SC_ThreeElectric charges are charged in the capacitors formed therebetween. As a result, the information is read from the transistor TR₁Channel forming region CH₁(Third conductive region SC_Three) In the first conductive region SC₁Is accumulated in the form of a potential difference or charge. When reading information, the first conductive region SC₁Becomes the readout potential, and the readout transistor TR₁In the channel forming region CH₁Is stored in the channel formation region CH₁A third conductive region SC corresponding to_ThreeAnd a fourth conductive region SC corresponding to the source / drain regions_FourThe transistor for reading TR viewed from the conductive gate depending on the charge (information) depending on the potential difference or charge between₁The threshold value of changes. Therefore, at the time of reading information, by applying an appropriately selected potential to the conductive gate, the reading transistor TR₁ON / OFF operation can be controlled. This read transistor TR₁Information is read out by detecting the operation state.
[0030]
Moreover, in the semiconductor memory cell of the present invention, the first conductivity type read transistor TR.₁And a switch transistor TR of the second conductivity type₂In addition to the first conductivity type junction transistor TR for current control_ThreeIs provided. This current control junction transistor TR_ThreeSince the on / off operation is controlled at the time of reading information, the first conductive region SC₁To fourth conductive region SC_FourAs a result, it is difficult to limit the number of semiconductor memory cells that can be connected to the second wiring, and the information retention time (retention time) of the semiconductor memory cells can be extended. .
[0031]
In the semiconductor memory cells according to the first to seventh aspects of the present invention, the first conductive region SC₁And the third conductive region SC_ThreeIf a high-concentration impurity-containing layer of the second conductivity type is formed between them, the read transistor TR₁Channel forming region CH₁It is possible to increase the potential or charge accumulated in the.
[0032]
In the semiconductor memory cell according to the first aspect of the present invention, the sixth conductive region SC₆The third conductive region SC_ThreeIf connected to, the wiring structure of the semiconductor memory cell can be simplified. In the second aspect, the third aspect, the sixth aspect, or the seventh aspect of the present invention, since the reading transistor and the switching transistor are merged into one, the small cell area and the leakage are reduced. The current can be reduced. Furthermore, in the semiconductor memory cell according to the fourth or fifth aspect of the present invention, since the read transistor, the switch transistor, and the current control junction transistor are combined into one, the cell area can be further reduced. Can be achieved.
[0033]
Further, in the semiconductor memory cell according to the modification of the second aspect and the modification of the sixth aspect of the present invention and the modification of the third aspect and the modification of the seventh aspect of the present invention, the second current A control junction transistor is provided. In the semiconductor memory cell according to the third and seventh aspects of the present invention, a write transistor is provided in addition to the current control junction transistor. Since the on / off operation is controlled at the time of reading, the first conductive region SC₁To fourth conductive region SC_FourAs a result, the margin of the current flowing through the capacitor can be made very large, and the number of semiconductor memory cells that can be connected to the second wiring is less likely to be limited.
[0034]
The semiconductor memory cell of the present invention holds information in the form of a potential, a potential difference, or an electric charge. However, since it attenuates due to a leakage current such as a junction leakage, it needs to be refreshed, so that it operates like a DRAM. .
[0035]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be described based on embodiments of the invention (hereinafter abbreviated as embodiments) with reference to the drawings.
[0036]
(Embodiment 1)
The first embodiment relates to a semiconductor memory cell according to the first aspect of the present invention. As shown in FIG. 1 and an example of a schematic partial cross-sectional view in FIG. 2, the semiconductor memory cell of the first embodiment has a first conductivity type (for example, n-type) read transistor TR.₁And a switch transistor TR of the second conductivity type (for example, p-type)₂And a first conductivity type (for example, n-type) current control junction transistor TR_ThreeConsists of. In the first embodiment, the reading transistor TR₁And switch transistor TR₂And junction transistor for current control TR_ThreeIs composed of individual transistors. That is, the semiconductor memory cell in the first embodiment is composed of three transistors.
[0037]
The semiconductor memory cell of the first embodiment is
(A) A first conductive region (preferably a semiconductor region) SC of the first conductivity type (for example, n-type)₁,
(B) First conductive region SC₁The second conductivity type opposite to the first conductivity type (for example, p⁺Shape) or first conductive region SC₁A second conductive region SC made of silicide, metal, etc. in contact with the rectifying junction₂,
(C) First conductive region SC₁And the second conductive region SC.₂A second conductivity type (for example, p)⁺Shape) third conductive region (preferably semiconductor region) SC_Three,
(D) Third conductive region SC_ThreeOf the first conductivity type (for example, n⁺Shape) or third conductive region SC_ThreeA fourth conductive region SC made of silicide, metal, etc. in contact with the rectifying junction_Four,
(E) Fourth conductive region SC_FourThe third conductive region SC apart from the third conductive region SC_ThreeOf the first conductive region SC, and is formed in contact with the rectifying junction.₁A fifth conductive region (preferably a semiconductor region) SC of the first conductivity type extending to the surface region of_Five,as well as,
(F) Fifth conductive region SC_FiveOf the second conductivity type (for example, p⁺Shape) or fifth conductive region SC_FiveA sixth conductive region SC made of silicide, metal, or the like that is in contact with the rectifying junction₆,
Have
[0038]
Read transistor TR₁about,
(A-1) One of the source / drain regions is the fourth conductive region SC._FourAnd the other is the fifth conductive region SC._FiveConsisting of
(A-2) Channel formation region CH₁Is the fourth conductive region SC_FourAnd fifth conductive region SC_FiveThird conductive region SC sandwiched between_ThreeConsisting of a surface area of
(A-3) Fourth conductive region SC_FourAnd fifth conductive region SC_FiveThird conductive region SC sandwiched between_ThreeAbove the surface region of the conductive gate G via a barrier layer (for example, a gate oxide film)₁Is provided.
[0039]
The switching transistor TR₂about,
(B-1) One of the source / drain regions is the second conductive region SC.₂And the other is the third conductive region SC._ThreeConsisting of
(B-2) Channel formation region CH₂Is the second conductive region SC₂And the third conductive region SC_ThreeFirst conductive region SC sandwiched between₁Consisting of a surface area of
(B-3) Second conductive region SC₂And the third conductive region SC_ThreeFirst conductive region SC sandwiched between₁Above the surface region of the conductive gate G via a barrier layer (for example, a gate oxide film)₂Is provided.
[0040]
Furthermore, a junction transistor TR for current control_Threeabout,
(C-1) The gate region is the sixth conductive region SC₆And the sixth conductive region SC₆Third conductive region SC opposite to_ThreeConsists of
(C-2) Channel region CH_ThreeIs the sixth conductive region SC₆And the third conductive region SC_ThreeThe fifth conductive region SC sandwiched between the portions of_FiveConsists of a part of
(C-3) One source / drain region is a current control junction transistor TR._ThreeChannel region CH_ThreeAnd a reading transistor TR.₁The fifth conductive region SC constituting the other of the source / drain regions of_FiveThe other source / drain region is a current control junction transistor TR._ThreeChannel region CH_ThreeExtending from the other end of the first conductive region SC₁The fifth conductive region SC extending to the surface region of_FiveIt is composed of parts.
[0041]
The current control junction transistor TR_Three(1) Opposing gate region SC_Three, SC₆Distance (channel region CH_Three) And the opposing gate regions SC._Three, SC₆Impurity concentration and channel region CH_ThreeIt is formed by optimizing the impurity concentration in.
[0042]
First conductive region SC₁Is formed on a semiconductor substrate surface region, on an insulating layer (insulator) provided on the semiconductor substrate, in a first conductivity type (for example, n-type) well structure provided on the semiconductor substrate, or on an insulator, Alternatively, it has a so-called SOI structure.
[0043]
Then, the reading transistor TR₁Conductive gate G₁(First conductive gate G₁And switching transistor TR₂Conductive gate G₂(Second conductive gate G₂Is connected to a first wiring (for example, a word line) for selecting a memory cell. Further, the second conductive region SC₂And the sixth conductive region SC₆Are connected to the write information setting line. Furthermore, the fourth conductive region SC_FourIs connected to a second wiring (for example, bit line) for memory cell selection, and a current control junction transistor TR_ThreeThe other source / drain region is connected to a predetermined potential.
[0044]
In the semiconductor memory cell of the first embodiment, the first conductive region SC₁And the third conductive region SC_ThreeBetween the second conductivity type (for example, p⁺⁺) High concentration impurity containing layer SC₇Is formed, the reading transistor TR₁Channel forming region CH₁It is possible to increase the potential or charge accumulated in the.
[0045]
FIG. 3 shows a principle diagram of a modification of the semiconductor memory cell in the first embodiment, and FIG. 4A shows a schematic partial cross-sectional view. In the modification of the semiconductor memory cell in the first embodiment, the sixth conductive region SC₆Instead of connecting to the write information setting line, the third conductive region SC_ThreeIt is connected to the. The arrangement of each conductive region and conductive gate is shown in the schematic arrangement diagram of FIG. FIG. 4C shows a schematic cross-sectional view of each conductive region along line CC in FIG. 4B. Sixth conductive region SC₆And the third conductive region SC_ThreeFor example, as shown in FIGS. 4B and 4C, the third conductive region SC is connected to the third conductive region SC._ThreeIs extended to the vicinity of the surface of the semiconductor substrate, and the fifth conductive region SC_FiveOutside of the sixth conductive region SC₆And the third conductive region SC_ThreeIt can obtain by making it the structure which touches the extended part. The semiconductor memory cell having such a structure can simplify the wiring structure of the semiconductor memory cell.
[0046]
Since the semiconductor memory cell of the first embodiment can be manufactured by a known MOS transistor manufacturing method, detailed description of the manufacturing method is omitted.
[0047]
(Embodiment 2)
The second embodiment relates to a semiconductor memory cell according to a modification of the first aspect of the present invention. As shown in FIG. 5 and an example of a schematic partial cross-sectional view in FIG. 6, the structure of the semiconductor memory cell of the second embodiment is substantially described in the first embodiment. The same as the semiconductor memory cell. The semiconductor memory cell of the second embodiment is different from the semiconductor memory cell of the first embodiment in that the fourth conductive region SC_FourAre connected to a predetermined potential instead of being connected to the second wiring (for example, bit line) for memory cell selection, and the current control junction transistor TR_ThreeThe other source / drain region is connected to a second wiring (for example, bit line) instead of being connected to a predetermined potential. Since the other structure of the semiconductor memory cell of the second embodiment can be the same as that of the first embodiment, detailed description thereof is omitted.
[0048]
FIG. 7 shows a principle diagram, and FIG. 8 shows a schematic partial sectional view.₆Instead of connecting to the write information setting line, the third conductive region SC_ThreeYou may connect to. The arrangement of each conductive region and conductive gate is shown in the schematic arrangement diagram of FIG. FIG. 8C shows a schematic cross-sectional view of each conductive region along the line CC in FIG. 8B.
[0049]
(Embodiment 3)
The third embodiment relates to a semiconductor memory cell according to the second aspect of the present invention. As shown in the principle diagram of FIG. 9 and an example of a schematic partial cross-sectional view of FIG. Read transistor TR₁And a switch transistor TR of the second conductivity type (for example, p-type)₂And a first conductivity type (for example, n-type) current control junction transistor TR_ThreeConsists of. The arrangement of each conductive region and the conductive gate is shown in the schematic arrangement diagram of FIG. FIG. 10C shows a schematic cross-sectional view of each conductive region along the line CC in FIG. 10B. In the third embodiment, the reading transistor TR₁And switch transistor TR₂Is composed of one fused transistor, and this transistor and a current control junction transistor TR_ThreeConsists of separate transistors. That is, the semiconductor memory cell in Embodiment 3 can be reduced to the size of two transistors.
[0050]
The semiconductor memory cell of the third embodiment is
(A) A first conductive region (preferably a semiconductor region) SC of the first conductivity type (for example, n-type)₁,
(B) First conductive region SC₁The second conductivity type opposite to the first conductivity type (for example, p⁺Shape) or first conductive region SC₁A second conductive region SC made of silicide, metal, etc. in contact with the rectifying junction₂,
(C) First conductive region SC₁And the second conductive region SC.₂A second conductivity type (for example, p)⁺Shape) third conductive region (preferably semiconductor region) SC_Three,
(D) Third conductive region SC_ThreeA fourth conductive region (preferably a semiconductor region) SC of the first conductivity type provided in the surface region of the first conductive type and in contact with the rectifying junction_Four,
(E) Fourth conductive region SC_FourOf the second conductivity type (for example, p⁺Shape) or fourth conductive region SC_FourA fifth conductive region SC such as silicide or metal that is in contact with the rectifying junction_Five,as well as,
(F) First conductive region SC₁And the fourth conductive region SC_FourAnd the second conductive region SC₂And the third conductive region SC_ThreeIs provided via a barrier layer so as to bridge the read transistor TR₁And switch transistor TR₂A conductive gate G shared by
Have
[0051]
Read transistor TR₁about,
(A-1) One of the source / drain regions is the fourth conductive region SC._FourThe other is the second conductive region SC₂And the third conductive region SC_ThreeFirst conductive region SC sandwiched between₁Consisting of a surface area of
(A-2) Channel formation region CH₁Is the first conductive region SC₁And the fourth conductive region SC_FourThird conductive region SC sandwiched between_ThreeIt is composed of the surface area.
[0052]
The switching transistor TR₂about,
(B-1) One of the source / drain regions is the second conductive region SC.₂And the other is the third conductive region SC._ThreeConsisting of
(B-2) Channel formation region CH₂Is the second conductive region SC₂And the third conductive region SC_ThreeRead transistor TR sandwiched between₁First conductive region SC corresponding to the other source / drain region of₁Of the surface region.
[0053]
Furthermore, a junction transistor TR for current control_Threeabout,
(C-1) The gate region is the fifth conductive region SC._FiveAnd the fifth conductive region SC_FiveThird conductive region SC opposite to_ThreeConsists of
(C-2) Channel region CH_ThreeIs the fifth conductive region SC_FiveAnd the third conductive region SC_ThreeThe fourth conductive region SC sandwiched between the portions of_FourConsists of a part of
(C-3) One source / drain region is a current control junction transistor TR._ThreeChannel region CH_ThreeAnd a reading transistor TR.₁Fourth conductive region SC constituting one of the source / drain regions of_FourThe other source / drain region is a current control junction transistor TR._ThreeChannel region CH_ThreeIt extends from the other end of the.
[0054]
Also in the third embodiment, the current control junction transistor TR_Three(1) Opposing gate region SC_Three, SC_FiveDistance (channel region CH_Three) And the opposing gate regions SC._Three, SC_FiveImpurity concentration and channel region CH_ThreeIt is formed by optimizing the impurity concentration in.
[0055]
First conductive region SC₁Is formed on a semiconductor substrate surface region, on an insulating layer (insulator) provided on the semiconductor substrate, in a first conductivity type (for example, n-type) well structure provided on the semiconductor substrate, or on an insulator, Alternatively, it has a so-called SOI structure.
[0056]
The conductive gate G is connected to a first wiring (for example, a word line) for selecting a memory cell, and the second conductive region SC.₂Are connected to the write information setting line. Furthermore, the fifth conductive region SC_FiveIs connected to the third conductive region. Also, a junction transistor TR for current control_ThreeThe other source / drain region of the first conductive region SC is connected to the second wiring (for example, bit line).₁Is connected to a predetermined potential (specifically, a shared well or a substrate).
[0057]
In the semiconductor memory cell of the third embodiment, the first conductive region SC₁And the third conductive region SC_ThreeBetween the second conductivity type (for example, p⁺⁺) High concentration impurity containing layer SC₆Is formed, the reading transistor TR₁Channel forming region CH₁It is possible to increase the potential or charge accumulated in the.
[0058]
In the semiconductor memory cell of the third embodiment, the reading transistor TR is thus₁And switch transistor TR₂Are combined into one, so that a small cell area and leakage current can be reduced.
[0059]
The semiconductor memory cell of the third embodiment executes the same steps as [Step-10] to [Step-40] in the manufacturing process of the semiconductor memory cell of the seventh embodiment to be described later, and then the fourth conductive Sex region SC_FourA fifth conductive region SC by ion implantation in the surface region of_FiveIt can manufacture by providing.
[0060]
(Embodiment 4)
The fourth embodiment relates to a semiconductor memory cell according to a modification of the second aspect of the present invention. As shown in FIG. 11 and FIG. 12A, an example of a schematic partial cross-sectional view, the semiconductor memory cell of the fourth embodiment includes the embodiment shown in FIG. 9 and FIG. 3, a first conductivity type (for example, n-type) second current control junction transistor TR._FourIs further provided. Except for this point, the structure of the semiconductor memory cell of the fourth embodiment can be the same as that of the semiconductor memory cell of the third embodiment. The arrangement of each conductive region and conductive gate is shown in the schematic arrangement diagram of FIG. FIG. 12C shows a schematic cross-sectional view of each conductive region along the line CC in FIG.
[0061]
The second current control junction transistor TR_Fourabout,
(I-1) The gate region is the second conductive region SC.₂, And the second conductive region SC₂Third conductive region SC opposite to_ThreeConsists of
(I-2) One source / drain region is the second conductive region SC₂And the third conductive region SC_ThreeRead transistor TR sandwiched between₁Switch transistor TR corresponding to the other source / drain region₂Channel forming region CH₂The first conductive region SC corresponding to₁Consisting of a surface area of
(I-3) Channel region CH_FourIs the second conductive region SC₂And the third conductive region SC_ThreeA second current-control junction transistor TR sandwiched between the portions of_FourFirst conductive region SC located below one of the source / drain regions of₁Consists of
(I-4) The other source / drain region is the second conductive region SC.₂And the third conductive region SC_ThreeA second current-control junction transistor TR sandwiched between the portions of_FourChannel region CH_FourFirst conductive region SC located below the first conductive region SC₁It is composed of parts.
[0062]
Second current control junction transistor TR in the fourth embodiment_Four(1) Opposing gate region SC_Three, SC_FiveDistance (channel region CH_Four) And the opposing gate regions SC._Three, SC_FiveImpurity concentration and channel region CH_ThreeIt can be formed by optimizing the impurity concentration in.
[0063]
In the semiconductor memory cell of the fourth embodiment, the first conductive region SC₁And the third conductive region SC_ThreeBetween the second conductivity type (for example, p⁺⁺) High concentration impurity containing layer SC₆Is formed, the reading transistor TR₁Channel forming region CH₁It is possible to increase the potential or charge accumulated in the.
[0064]
(Embodiment 5)
The semiconductor memory cell in the fifth embodiment relates to a semiconductor memory cell according to the third aspect of the present invention. FIG. 13 shows the principle diagram, and FIG. 14A shows a schematic partial cross-sectional view. The semiconductor memory cell of the fifth embodiment has a first conductivity type read transistor TR.₁And a switch transistor TR of the second conductivity type₂And a first conductivity type junction transistor TR for current control_ThreeAnd a second conductivity type writing transistor TR_FiveConsists of. In the semiconductor memory cell of the fifth embodiment, the reading transistor TR₁And switch transistor TR₂And writing transistor TR_FiveIs composed of one fused transistor, and this transistor and a current control junction transistor TR_ThreeConsists of separate transistors. That is, the semiconductor memory cell in the fourth embodiment is realized with an area close to two transistors or less. The arrangement of each conductive region and the conductive gate is shown in the schematic arrangement diagram of FIG. FIG. 14C shows a schematic cross-sectional view of each conductive region along the line CC in FIG. 14B.
[0065]
In the structure of the semiconductor memory cell of the fifth embodiment, the conductive gate G is connected to the first conductive region SC.₁And the fourth conductive region SC_Four, Second conductive region SC₂And the third conductive region SC_ThreeAnd the third conductive region SC_ThreeAnd fifth conductive region SC_FiveIs provided via a barrier layer so as to bridge the read transistor TR₁And switch transistor TR₂And writing transistor TR_FiveIs different from the semiconductor memory cell described in the fourth embodiment.
[0066]
And the writing transistor TR_Fiveabout,
(D-1) One of the source / drain regions is a read transistor TR₁Channel forming region CH₁A third conductive region SC corresponding to_ThreeThe surface region of
(D-2) The other of the source / drain regions is the fifth conductive region SC._FiveConsisting of
(D-3) Channel formation region CH_FiveRead transistor TR₁Fourth conductive region SC corresponding to one of the source / drain regions of_FourIt is composed of
[0067]
The conductive gate G is connected to a first wiring (for example, a word line) for selecting a memory cell, and the second conductive region SC.₂Is connected to the write information setting line. Furthermore, a junction transistor TR for current control_ThreeThe other source / drain region of the first conductive region SC is connected to the second wiring (for example, bit line).₁Is connected to a predetermined potential (specifically, a shared well or a substrate). In the semiconductor memory cell of the fifth embodiment, the fifth conductive region SC is different from the fourth embodiment._FiveAre not connected to the third conductive region.
[0068]
Read transistor TR in the semiconductor memory cell of the fifth embodiment₁, Switch transistor TR₂, And junction transistor TR for current control_ThreeThe structure is substantially the same as that of the semiconductor memory cell described in the third embodiment, and detailed description thereof is omitted. The writing transistor TR_FiveIs turned on, the third conductive region SC_ThreeAnd the fifth conductive region SC_FiveAre substantially equal to each other, and the writing transistor TR_FiveCurrent control junction transistor TR_ThreeIs controlled.
[0069]
In the semiconductor memory cell of the fifth embodiment, the first conductive region SC₁And the third conductive region SC_ThreeBetween the second conductivity type (for example, p⁺⁺) High concentration impurity containing layer SC₆Is formed, the reading transistor TR₁Channel forming region CH₁It is possible to increase the potential or charge accumulated in the.
[0070]
The semiconductor memory cell of the fifth embodiment executes the same steps as [Step-10] to [Step-40] in the manufacturing process of the semiconductor memory cell of the seventh embodiment to be described later (however, the channel forming region CH₁And channel forming region CH_FiveThen, oblique ion implantation is performed to form a fourth conductive region SC._FourA fifth conductive region SC by ion implantation in the surface region of_FiveIt can manufacture by providing. Alternatively, a conductive gate similar to that shown in FIG. 12 is formed, and the third conductive region SC is formed._ThreeAnd the fourth conductive region SC_FourAfter forming the fourth conductive region SC_FourA conductive gate is formed to cover the fifth conductive region SC._FiveIt can also be manufactured by a process such as forming.
[0071]
(Embodiment 6)
The sixth embodiment relates to a semiconductor memory cell according to a modification of the third aspect of the present invention. FIG. 15 shows the principle, FIG. 16A shows a schematic partial cross-sectional view, and FIG. 16B shows a schematic layout of each conductive region. The semiconductor memory cell of Mode 6 is the same as the semiconductor memory cell of Embodiment 5 shown in FIGS. 13 and 14, but the second conductivity control junction transistor TR of the first conductivity type (for example, n-type)._FourIs further provided. Except this point, the structure of the semiconductor memory cell of the sixth embodiment can be the same as that of the semiconductor memory cell of the fifth embodiment.
[0072]
This second current control junction transistor TR_Fourabout,
(J-1) The gate region is the second conductive region SC₂, And the second conductive region SC₂Third conductive region SC opposite to_ThreeConsists of
(J-2) One source / drain region is the second conductive region SC₂And the third conductive region SC_ThreeRead transistor TR sandwiched between₁Switch transistor TR corresponding to the other source / drain region₂Channel forming region CH₂The first conductive region SC corresponding to₁Consisting of a surface area of
(J-3) Channel region CH_FourIs the second conductive region SC₂And the third conductive region SC_ThreeA second current-control junction transistor TR sandwiched between the portions of_FourFirst conductive region SC located below one of the source / drain regions of₁Consists of
(J-4) The other source / drain region is the second conductive region SC.₂And the third conductive region SC_ThreeA second current-control junction transistor TR sandwiched between the portions of_FourChannel region CH_FourFirst conductive region SC located below the first conductive region SC₁It is composed of parts.
[0073]
Second current control junction transistor TR in the sixth embodiment_Four(1) Opposing gate region SC_Three, SC_FiveDistance (channel region CH_Four) And the opposing gate regions SC._Three, SC_FiveImpurity concentration and channel region CH_ThreeIt can be formed by optimizing the impurity concentration in.
[0074]
In the semiconductor memory cell of the sixth embodiment, the first conductive region SC₁And the third conductive region SC_ThreeBetween the second conductivity type (for example, p⁺⁺) High concentration impurity containing layer SC₆Is formed, the reading transistor TR₁Channel forming region CH₁It is possible to increase the potential or charge accumulated in the.
[0075]
(Embodiment 7)
Embodiment 7 relates to a semiconductor memory cell according to a fourth aspect of the present invention. The semiconductor memory cell of the seventh embodiment is different from the semiconductor memory cell of the first embodiment in that the semiconductor memory cell of the first embodiment is composed of three transistors and one semiconductor memory cell. On the other hand, in the semiconductor memory cell of the seventh embodiment, the read transistor TR₁And switch transistor TR₂And junction transistor for current control TR_ThreeThese three transistors are combined into one transistor region to constitute a semiconductor memory cell.
[0076]
The semiconductor memory cell of the seventh embodiment has a first conductivity type (for example, as shown in FIG. 17A and a schematic partial sectional view in FIG. 17A and FIG. 17B). n-type) read transistor TR₁And a switch transistor TR of the second conductivity type (for example, p-type)₂And a first conductivity type (for example, n-type) current control junction transistor TR_ThreeConsisting of
(A) A first conductive region (preferably a semiconductor region) SC of the first conductivity type (for example, n-type)₁,
(B) First conductive region SC₁The second conductivity type opposite to the first conductivity type (for example, p⁺⁺Shape) or first conductive region SC₁A second conductive region SC made of silicide, metal, etc. in contact with the rectifying junction₂,
(C) First conductive region SC₁And the second conductive region SC.₂A second conductivity type (for example, p)⁺Type) third conductive region (preferably semiconductor region) SC_Three,
(D) Third conductive region SC_ThreeOr a third conductive region SC._ThreeAnd a first conductivity type (for example, n⁺⁺Shape) or third conductive region SC_ThreeA fourth conductive region SC made of silicide, metal, etc. in contact with the rectifying junction_Four,as well as,
(E) First conductive region SC₁And the fourth conductive region SC_FourAnd the second conductive region SC₂And the third conductive region SC_ThreeIs provided via a barrier layer so as to bridge the first conductive type read transistor TR₁And switch transistor TR of the second conductivity type₂A conductive gate G shared by
A semiconductor memory cell having
[0077]
Then, the reading transistor TR₁about,
(A-1) One of the source / drain regions is the second conductive region SC₂And the third conductive region SC_ThreeFirst conductive region SC sandwiched between₁The other surface region is the fourth conductive region SC._FourConsisting of
(A-2) Channel formation region CH₁Is the first conductive region SC₁And the fourth conductive region SC_FourThird conductive region SC sandwiched between_ThreeIt is composed of the surface area.
[0078]
The switching transistor TR₂about,
(B-1) One of the source / drain regions is the second conductive region SC.₂And the other is the third conductive region SC._ThreeConsisting of
(B-2) Channel formation region CH₂Is the second conductive region SC₂And the third conductive region SC_ThreeRead transistor TR sandwiched between₁First conductive region SC corresponding to one of the source / drain regions₁Of the surface region.
[0079]
Furthermore, a junction transistor TR for current control_Threeabout,
(C-1) The gate region is the second conductive region SC.₂, And the second conductive region SC₂Third conductive region SC opposite to_ThreeConsists of
(C-2) One source / drain region is the second conductive region SC.₂And the third conductive region SC_ThreeTransistor TR for reading sandwiched between₁Switch transistor TR corresponding to one of the source / drain regions of₂Channel forming region CH₂The first conductive region SC corresponding to₁The surface region of
(C-3) Channel region CH_ThreeIs the second conductive region SC₂And the third conductive region SC_ThreeCurrent-control junction transistor TR sandwiched between_ThreeFirst conductive region SC located below one of the source / drain regions of₁Consists of
(C-4) The other source / drain region is the second conductive region SC.₂And the third conductive region SC_ThreeCurrent-control junction transistor TR sandwiched between_ThreeChannel region CH_ThreeFirst conductive region SC located below the first conductive region SC₁It is composed of parts.
[0080]
The current control junction transistor TR_Three(1) Opposing gate region SC₂, SC_ThreeDistance (channel region CH_Three) And the opposing gate regions SC.₂, SC_ThreeImpurity concentration and channel region CH_ThreeIt is formed by optimizing the impurity concentration in.
[0081]
First conductive region SC₁Is formed on a semiconductor substrate surface region, on an insulating layer (insulator) provided on the semiconductor substrate, in a first conductivity type (for example, n-type) well structure provided on the semiconductor substrate, or on an insulator, Alternatively, it has a so-called SOI structure.
[0082]
The conductive gate G is connected to a first wiring (for example, a word line) for selecting a memory cell. Further, the second conductive region SC₂Is connected to the write information setting line and is connected to the fourth conductive region SC._FourAre connected to a second wiring (for example, bit line) for memory cell selection. Furthermore, a junction transistor TR for current control_ThreeThe other source / drain region is connected to a predetermined potential (specifically, a common well or a substrate).
[0083]
In the semiconductor memory cell of the seventh embodiment, the first conductive region SC₁And the third conductive region SC_ThreeBetween the second conductivity type (for example, p⁺⁺) High concentration impurity containing layer SC_FiveIs formed, the reading transistor TR₁Channel forming region CH₁It is possible to increase the potential or charge accumulated in the.
[0084]
Hereinafter, the operation of the semiconductor memory cells of the first to seventh embodiments will be described. The operating principle of the semiconductor memory cells of the first to seventh embodiments is substantially the same.
[0085]
At the time of writing, the potential at each part is as shown in Table 1 below. Further, at the time of reading, the potential in the first wiring (for example, word line) for memory cell selection is as shown in Table 2 below. Further, at the time of reading, the fourth conductive region SC_FourTable 2 below shows the potential of the second wiring (for example, bit line) for selecting a memory cell to which is connected. The first conductive region SC₁Is supplied with a predetermined potential including zero potential. At the time of reading, the reading transistor TR as viewed from the conductive gate₁The threshold values are as shown in Table 3 below.
[0086]
[Table 1]

[0087]
[Table 2]
[When reading information]
First wiring for memory cell selection (for example, word line): V_R
Potential of second wiring for selecting memory cell: V₂
[0088]
[Table 3]
When reading “0”: V_{TH_10}
When reading “1”: V_{TH_11}
[0089]
When reading “0” and when reading “1”, the channel formation region CH₁The potential of is different. Due to this influence, at the time of reading “0” and at the time of reading “1”, the reading transistor TR viewed from the conductive gate.₁The threshold value of changes. However, a large capacitor as required by a conventional DRAM is not required.
[0090]
Read transistor TR₁The relationship of the potential at is set as shown in Table 4 below.
[0091]
[Table 4]
｜ V_{TH_11}｜＞｜ V_R｜＞｜ V_{TH_10}｜
[0092]
However, junction transistor TR for current control_ThreeWhen the on / off current ratio of the_R| ≧ | V_{TH_11}However, reading can be performed without erroneous reading.
[0093]
[When writing information]
“0” (the potential of the write information setting line: V₀) Or “1” (the potential of the write information setting line: V₁), The potential of the first wiring is set to V_W(<0). As a result, switch transistor TR₂Conductive gate G₂The potential of V is also V_W(<0). Therefore, the switching transistor TR₂Is on. Therefore, the reading transistor TR₁Channel forming region CH₁The potential of V is V₀(In the case of “0” information) or V₁(In the case of information “1”._W| <| V₁+ V_TH2In case of |_W-V_TH2)
[0094]
In the information holding state before reading after writing information, the reading transistor TR₁And switch transistor TR₂Is set to a potential at each portion of each transistor so that the transistor does not conduct. For this purpose, for example, the potential of the first wiring is set to 0 (V), and the potential of the write information setting line is set to V.₁And it is sufficient.
[0095]
Read transistor TR when writing information₁The potential of the conductive gate of V is V_W(<0). Therefore, the reading transistor TR₁Is off. Thus, when the information “0” or “1” is written, the read transistor TR₁Channel forming region CH₁The potential of V is V₀(In the case of “0” information) or V₁Or V_W-V_TH2(In the case of “1” information), this state is a leakage current (read transistor TR) until the information is read.₁Channel forming region CH₁And the first conductive region SC₁Switch transistor TR₂However, it is kept within an allowable range. The read transistor TR₁Channel forming region CH₁A so-called refresh operation is performed before the time-dependent change of the potential becomes so large as to cause an error in the read operation.
[0096]
[When reading information]
When reading information of “0” or “1”, the potential of the first wiring is V_R(> 0). As a result, switch transistor TR₂The potential of the conductive gate of V is V_R(> 0) and switch transistor TR₂Is off.
[0097]
Read transistor TR₁The potential of the conductive gate of V is V_R(> 0). Further, the reading transistor TR viewed from the conductive gate₁The threshold value of V is V_{TH_10}Or V_{TH_11}It is. This read transistor TR₁The threshold value of the channel formation region CH₁Depends on the state of the potential. Between these potentials,
｜ V_{TH_11}｜＞｜ V_R｜＞｜ V_{TH_10}｜
There is a relationship. Therefore, when the accumulated information is “0”, the reading transistor TR₁Is turned on. When the stored information is “1”, the reading transistor TR₁Is turned off. However, junction transistor TR for current control_ThreeWhen the on / off current ratio of the_R| ≧ | V_{TH_11}However, reading can be performed without erroneous reading.
[0098]
Furthermore, a junction transistor TR for current control_ThreeThe sixth conductive region SC constituting the gate region of₆And the third conductive region SC_Three(Semiconductor memory cell in the first and second embodiments) or the fifth conductive region SC_FiveAnd the third conductive region SC_ThreeBased on the bias condition for (the semiconductor memory cell in the third to sixth embodiments) or alternatively, the second conductive region SC₂And the third conductive region SC_ThreeBased on the bias condition for the (semiconductor memory cell in the seventh embodiment), the reading transistor TR₁Is a junction transistor for current control TR_ThreeControlled by. That is, when the stored information is “0”, the current control junction transistor TR_ThreeWhen the stored information is “1”, the current control junction transistor TR_ThreeIs turned off.
[0099]
Thus, the reading transistor TR depends on the stored information.₁Is surely turned on or off. Fourth conductive region SC_FourAlternatively, the fifth conductive region SC_FiveIs connected to the second wiring, so that depending on the stored information (“0” or “1”), the reading transistor TR₁Current flows or does not flow. Thus, the stored information is transferred to the reading transistor TR.₁Can be read.
[0100]
Read transistor TR described above₁, Switch transistor TR₂And current control junction transistor TR_ThreeTable 5 summarizes the operating states. In Table 5, the value of each potential is an exemplification, and any value can be taken as long as it satisfies the above conditions.
[0101]
[Table 5]

[0102]
A method for manufacturing the semiconductor memory cell of the seventh embodiment shown in FIG. 17B will be described below with reference to FIGS. 18 to 20 which are schematic partial sectional views of a semiconductor substrate and the like.
[0103]
[Step-10]
First, according to a known method, an element isolation region (not shown), an n-type well, and an n-type first conductive region SC are formed on a p-type silicon semiconductor substrate 10.₁Alternatively, after forming the gate oxide film 11 corresponding to the barrier layer, for example, a conductive gate G having a polysilicon or polycide structure containing impurities is formed. Thus, the structure shown in FIG. 18A can be obtained. The n-type first conductive region SC₁The impurity concentration of 1.0 × 10¹⁷cm^-3It was. The gate length of the conductive gate was 0.28 μm.
[0104]
[Step-20]
Next, after forming an ion implantation mask 12 from a resist material, an impurity of a second conductivity type (for example, p-type) is ion-implanted to form a first conductive region SC.₁Second conductive region SC which is provided in the surface region of and in contact with the rectifying junction₂(See FIG. 18B). The conditions for ion implantation are illustrated in Table 6 below.
[0105]
[Table 6]
Ion species: BF₂
Acceleration energy: 20 keV
Dose amount: 1 × 10¹³cm^-2
Ion incidence angle: 7 degrees
[0106]
[Step-30]
Thereafter, the ion implantation mask 12 is removed, and an ion implantation mask 13 is formed from a resist material. Then, a second conductivity type (for example, p-type) impurity is ion-implanted by an oblique ion implantation method, and the first implantation is performed. Conductive region SC₁And the second conductive region SC.₂The third conductive region SC of the second conductivity type provided apart from the third conductive region SC_ThreeForm. By performing ion implantation by the oblique ion implantation method, the third conductive region SC is also formed below the conductive gate G._ThreeIs formed (see FIG. 19A). In addition, ion implantation shown in Table 7 was performed twice, and the ion incident angle in each ion implantation was varied. In particular, by setting the ion incident angle in the first ion implantation to 60 degrees, the third conductive region SC below the conductive gate G is used._ThreeThe impurity concentration of can be controlled with high accuracy.
[0107]
[Table 7]
First ion implantation
Ion species: Boron
Acceleration energy: 10 keV
Dose amount: 3.4 × 10¹³cm^-2
Ion incident angle: 60 degrees
Second ion implantation
Ion species: Boron
Acceleration energy: 30 keV
Dose amount: 2.1 × 10¹³cm^-2
Ion incidence angle: 10 degrees
[0108]
[Step-40]
Next, an impurity of a first conductivity type (for example, n-type) is ion-implanted, and the third conductive region SC_ThreeConductive region SC provided in the surface region of and in contact with the rectifying junction_Four(See FIG. 19B). The conditions for ion implantation are illustrated in Table 8 below.
[0109]
[Table 8]
Ion species: Arsenic
Acceleration energy: 25 keV
Dose amount: 1 × 10¹³cm^-2
Ion incidence angle: 7 degrees
[0110]
[Step-50]
Next, the ion implantation mask 13 is removed, and a CVD method is performed on the entire surface with SiO.₂Layer to form such SiO₂Sidewalls 14 are formed on the sidewalls of the conductive gate G by etching back the layers.
[0111]
[Step-60]
Next, after forming an ion implantation mask 15 from a resist material, an impurity of a first conductivity type (for example, n-type) is ion-implanted to form a fourth conductive region SC._FourImpurity concentration of 10¹⁹-10²⁰cm^-3The fourth conductive region SC is increased to a certain extent._Four(See FIG. 20A). The conditions for ion implantation are illustrated in Table 9 below.
[0112]
[Table 9]
Ion species: Arsenic
Acceleration energy: 30 keV
Dose amount: 5 × 10¹⁵cm^-2
Ion incidence angle: 7 degrees
[0113]
[Step-70]
Thereafter, the ion implantation mask 15 is removed and an ion implantation mask 16 is formed from a resist material. Then, an impurity of a second conductivity type (for example, p-type) is ion-implanted to form a third conductive region SC._ThreeImpurity concentration of 10¹⁹-10²⁰cm^-3The third conductive region SC is increased to a certain extent._Three(See FIG. 20B). The conditions for ion implantation are illustrated in Table 10 below.
[0114]
[Table 10]
Ion species: BF₂
Acceleration energy: 30 keV
Dose amount: 3 × 10¹⁵cm^-2
Ion incidence angle: 7 degrees
[0115]
[Step-80]
Thereafter, a semiconductor memory cell is completed according to a conventional MOS transistor manufacturing method.
[0116]
With the above ion implantation conditions, the current control junction transistor TR_ThreeGate region (second conductive region SC)₂And the third conductive region SC_Three) And channel region CH_ThreeThe impurity concentration was as shown in Table 11 below. Also, a junction transistor TR for current control_ThreeChannel region CH_ThreeThe thickness was 0.1 μm.
[0117]
[Table 11]
Second conductive region SC₂: 2.1 × 10¹⁹cm^-3
Third conductive region SC_Three: 1.5 × 10¹⁸cm^-3
Channel region CH_Three: 5.0 × 10¹⁷cm^-3
[0118]
The manufacturing process of the semiconductor memory cell is not limited to the above method. For example, [Step-20] can be omitted. The order of [Step-30], [Step-40], and [Step-50] can be arbitrarily determined. The formation of the conductive gate and the element isolation region may be performed after [Step-70]. The ion implantation conditions are also exemplary and can be changed as appropriate.
[0119]
(Embodiment 8)
The eighth embodiment relates to a semiconductor memory cell according to the fifth aspect of the present invention. The structure of the semiconductor memory cell of the eighth embodiment is the same as that of the semiconductor memory cell of the seventh embodiment. The semiconductor memory cell of the eighth embodiment is different from the semiconductor memory cell of the seventh embodiment in that a principle diagram is shown in FIG. 21A and a schematic partial cross-sectional view in FIG. As an example, there are the following points.
(D) The conductive gate G is connected to a first wiring for selecting a memory cell (for example, a word line).
(E) Second conductive region SC₂Are connected to a first predetermined potential.
(F) Fourth conductive region SC_FourAre connected to a second predetermined potential.
(G) Junction transistor TR for current control_ThreeThe other source / drain region is connected to a second wiring (for example, bit line) for memory cell selection.
[0120]
Since the manufacturing method of the semiconductor memory cell of the eighth embodiment can be substantially the same as that of the semiconductor memory cell of the seventh embodiment, detailed description thereof is omitted. The operation of the semiconductor memory cell of the eighth embodiment will be described below.
[0121]
Second conductive region SC₂Is connected to the first predetermined potential V_Three(≦ 0). Further, the fourth conductive region SC_FourIs connected to the second predetermined potential V._Four(≧ 0).
[0122]
At the time of writing, the potential at each part is as shown in Table 12 below. Further, at the time of writing, the switching transistor TR as viewed from the conductive gate G₂The threshold values are as shown in Table 13 below. Further, the potential at the time of reading is as shown in Table 14 below. Further, at the time of reading, the reading transistor TR viewed from the conductive gate G₁The threshold values are as shown in Table 15 below.
[0123]
[Table 12]

[0124]
[Table 13]
[When writing]
When writing "0": V_{TH2W_O}
When writing "1": V_{TH2W_1}
[0125]
[Table 14]
[When reading]
First wiring for memory cell selection (for example, word line): V_R
[0126]
[Table 15]
[When reading]
When reading “0”: V_{TH1R_0}
When reading “1”: V_{TH1R_1}
[0127]
The channel forming region CH is used for writing “0”, reading, and “1” writing and reading.₁And channel forming region CH₂Are generally different in potential. Under this influence, the read transistor TR viewed from the conductive gate G at the time of writing / reading of “0” and at the time of writing / reading of “1”.₁And switch transistor TR₂The threshold value of changes. However, the large capacitor required by the conventional DRAM is not required.
[0128]
Switch transistor TR₂In order to simplify the explanation, the relationship between the potentials at is set as follows.
｜ V_W｜＞｜ V_{TH2W_1}| Or | V_{TH2W_O}The larger of
On the other hand, the reading transistor TR₁The potential relationship at is set as follows.
｜ V_{TH1R_0}｜＞｜ V_R｜＞｜ V_{TH1R_1}｜
[0129]
However, junction transistor TR for current control_ThreeWhen the on / off current ratio of the_R| ≧ | V_{TH_11}However, reading can be performed without erroneous reading.
[0130]
[When writing information]
“0” (the potential of the second wiring: V₀) Or “1” (the potential of the second wiring: V₁), The potential of the first wiring is set to V_W(<0). As a result, switch transistor TR₂The potential of the conductive gate G is also V_W(<0). V_WIs
｜ V_W｜＞｜ V_{TH2W_1}| Or | V_{TH2W_O}The larger of
Are in a relationship. Therefore, at the time of writing, the switching transistor TR₂Is on. Therefore, the reading transistor TR₁Channel forming region CH₁The potential of
When writing "0" information: V_Three
When writing "1" information: V_Three
It becomes.
[0131]
Read transistor TR when writing information₁The potential of the conductive gate G is V_W(<0). Therefore, the reading transistor TR₁Is off. Thus, when the information “0” or “1” is written, the read transistor TR₁Channel forming region CH₁The potential of V is V for both “0” information and “1” information._ThreeHowever, in the holding state, TR₂Is also turned off, so that the potential of the second wiring is V_Five(| V_Five| ≦ | V₀| Or | V₁)), The channel formation region CH₁The potential of γ {V_Three-(V₀-V_Five)} Or γ {V_Three-(V₁-V_Five)}. Here, γ is the first conductive region SC₁And the third conductive region SC_ThreeAnd the third conductive region SC_ThreeOther region (first conductive region SC₁And the total capacity ratio. This state is a leakage current (read transistor TR) until information is read.₁Channel forming region CH₁And the first conductive region SC₁Switch transistor TR₂However, it is kept within an allowable range.
[0132]
In the information holding state before reading after writing information, the reading transistor TR₁And switch transistor TR₂Is set to a potential at each portion of each transistor so that the transistor does not conduct. For this purpose, for example, the potential of the first wiring is 0 (V) and the potential of the second wiring is V._FiveAnd it is sufficient. The read transistor TR₁Channel forming region CH₁A so-called refresh operation is performed before the time-dependent change of the potential becomes so large as to cause an error in the read operation.
[0133]
[When reading information]
When reading information of “0” or “1”, the potential of the first wiring is V_R(> 0), and the potential of the second wiring is V₆(| V₆| ≦ | V₀| Or | V₁|). As a result, switch transistor TR₂The potential of the conductive gate G is V_R(> 0) and switch transistor TR₂Is off.
[0134]
Read transistor TR₁The potential of the conductive gate G is V_R(> 0). Further, the reading transistor TR viewed from the conductive gate G₁The threshold value of the third conductive region SC_ThreeAnd the fourth conductive region SC_FourAre each γ {V_Three-(V₀-V₆)} Or γ {V_Three-(V₁-V₆)}, The value corresponding to V_{TH1R_0}Or V_{TH1R_1}It is. This read transistor TR₁The threshold value of the channel formation region CH₁Depends on the state of the potential. Between these potentials,
｜ V_{TH_10}｜＞｜ V_R｜＞｜ V_{TH_11}｜
There is a relationship. Therefore, when the accumulated information is “0”, the reading transistor TR₁Is turned off. When the stored information is “1”, the reading transistor TR₁Is turned on. However, junction transistor TR for current control_ThreeWhen the on / off current ratio of the_R| ≧ | V_{TH_11}However, reading can be performed without erroneous reading.
[0135]
Furthermore, a junction transistor TR for current control_ThreeSecond conductive region SC constituting the gate region of₂And the third conductive region SC_ThreeTransistor TR for reading based on the bias condition for₁Is a junction transistor for current control TR_ThreeControlled by. That is, when the stored information is “0”, the current control junction transistor TR_ThreeIs turned off, and when the accumulated information is “1”, the current control junction transistor TR_ThreeIs turned on.
[0136]
Thus, the reading transistor TR depends on the stored information.₁Is turned on or off. Fourth conductive region SC_FourIs connected to the second predetermined potential, so that depending on the stored information (“0” or “1”), the reading transistor TR₁Current flows or does not flow. Thus, the stored information is transferred to the reading transistor TR.₁Can be read.
[0137]
The reading transistor TR described above₁, Switch transistor TR₂And current control junction transistor TR_ThreeThe operation states are summarized in Table 16. In Table 16, the value of each potential is an exemplification, and any value can be taken as long as it satisfies the above conditions.
[0138]
[Table 16]

[0139]
(Embodiment 9)
In the ninth embodiment, various modifications of the structure of the semiconductor memory cell described in the seventh embodiment (the fourth aspect of the present invention) and the eighth embodiment (the fifth aspect of the present invention) will be described. . In the semiconductor memory cell having the structure shown below, only the power supply and potential connected to each region are different, and there is a difference in the structure of the semiconductor memory cell according to the fourth and fifth aspects of the present invention. Absent.
[0140]
FIG. 22 shows a schematic partial cross-sectional view of a structure in which semiconductor memory cells are separated by an element isolation region having a trench structure. In addition, the element isolation region, the first wiring (for example, word line), the fourth conductive region SC_FourAnd the second conductive region SC₂23A is schematically shown in FIG. 23A, and the arrangement of the second wiring (bit line) and the write information setting line is schematically shown in FIG. Here, FIG. 22 is a schematic partial cross-sectional view along line AA in FIGS. 23 (A) and 23 (B). As is apparent from FIGS. 22 and 23, in the semiconductor memory cell having this structure, the unit cell has a minimum size of 2F × 3F = 6F when F is a feature size.², 3F × 3F = 9F²It becomes.
[0141]
The semiconductor memory cell having the structure shown in FIG. 24 is an example in which the element isolation region has a trench structure. The semiconductor memory cell having the structure shown in FIG. 24B is different from the semiconductor memory cell having the structure shown in FIG.⁺) Third conductive region SC_ThreeAt the same time, the second conductive region SC is formed.₂Part of the second conductive region (p⁺Mold area SC '₂). The third conductive region SC_ThreeAnd a portion of the second conductive region (p⁺Mold area SC '₂) Can be simultaneously formed by an oblique ion implantation method.
[0142]
In the semiconductor memory cell having the structure shown in FIG. 25, the element isolation region has a trench structure, and further, a current control junction transistor TR._ThreeChannel region CH_ThreeThen, a first conductivity type (for example, n-type) impurity is ion-implanted into the first conductivity type region SC by oblique ion implantation.₇, SC₈Form. As a result, the channel region CH_ThreeThe impurity concentration of the current control transistor TR_ThreeThe operation as a JFET becomes stable. The difference in the structure of the semiconductor memory cell shown in FIGS. 25A and 25B is the same as that described in FIGS. 24A and 24B.
[0143]
In the semiconductor memory cell shown in FIGS. 17 to 25, the fourth conductive region SC is used._FourIs the third conductive region SC_ThreeIs provided in the surface area. On the other hand, in the semiconductor memory cell having the structure shown in FIG._FourIs the third conductive region SC_ThreeIt is provided adjacent to. Also in the semiconductor memory cell having the structure shown in FIG. 26A, the structure of the element isolation region is a trench structure. The element isolation region is the fourth conductive region SC._FourExtending below the fourth conductive region SC_FourAnd the first conductive region SC₁And are separated. Fourth conductive region SC_FourThe element isolation region extending below the element can be formed using, for example, the SIMOX technique. Alternatively, the fourth conductive region SC_FourA groove portion is formed by etching in a semiconductor substrate in an element isolation region formation scheduled region including a region to be formed, and an insulating material (for example, SiO2) is formed in the groove portion.₂) Is embedded, and then the fourth conductive region SC_FourCan be formed by removing the insulating material in the portion where the film is to be formed. In this case, next, the fourth conductive region SC_FourFor example, amorphous silicon or polysilicon may be embedded in a portion where the film is to be formed, or a silicon layer may be formed by a solid phase growth method.
[0144]
Schematic layout diagrams of the semiconductor memory cells shown in FIGS. 17B and 21B are shown in FIGS. In the semiconductor memory cell shown in FIG. 26B, the second conductive region SC.₂, Third conductive region SC_Three, Fourth conductive region SC_FourThe conductive gate G has a parallel strip shape. On the other hand, in the semiconductor memory cell shown in FIG. 27A, the rectangular third conductive region SC is formed._ThreeIs a rectangular fourth conductive region SC_FourAnd the fourth conductive region SC_FourIt is also formed at the bottom of the. In the semiconductor memory cell shown in FIG. 27B, the circular third conductive region SC is formed._ThreeIs a circular fourth conductive region SC_FourAnd the fourth conductive region SC_FourIt is also formed at the bottom of the. Thus, the fourth conductive region SC_FourAround the third conductive region SC_ThreeBy providing a third conductive region SC._ThreeThe amount of stored information can be increased, and the information holding time can be extended. In the semiconductor memory cell shown in FIGS. 24A to 26A, the second conductive region SC is also used.₂, Third conductive region SC_Three, Fourth conductive region SC_FourIn addition, the conductive gate G can be arranged in substantially the same manner as shown in FIGS.
[0145]
In the semiconductor memory cell having the structure shown in FIGS. 28A and 28B, the fourth conductive region SC is used._FourAround the second conductive region SC₂, Third conductive region SC_ThreeIn this example, the conductive gates G are arranged concentrically. Note that the insulating layer of the semiconductor memory cell shown in FIG. 28B can be formed using, for example, the SIMOX technique. With this insulating layer, the fourth conductive region SC_FourAnd the first conductive region SC₁And are separated. 29A and 29B are schematic layout diagrams of the semiconductor memory cell having the structure shown in FIGS. 28A and 28B. In the semiconductor memory cell shown in FIG. 29A, the second conductive region SC.₂, Third conductive region SC_Three, Fourth conductive region SC_FourThe planar shape of the conductive gate G is rectangular, and in the semiconductor memory cell shown in FIG. 29B, the planar shape is circular. Thus, the fourth conductive region SC_FourAround the third conductive region SC_ThreeBy providing a third conductive region SC._ThreeThe amount of stored information can be increased, and the information holding time can be extended.
[0146]
The semiconductor memory cells shown in FIGS. 30 to 32 are formed on an insulating layer (insulator). In forming a semiconductor layer for manufacturing a semiconductor memory cell on an insulating layer, a SIMOX technique may be applied, a substrate bonding SOI technique may be applied, or an element isolation region having a LOCOS structure may be applied. Alternatively, a solid phase epitaxial growth technique from the side may be applied, or an amorphous silicon layer, a polysilicon layer, or a single crystal silicon layer may be formed on an insulating substrate. Note that the semiconductor memory cells shown in FIGS. 30 to 32 are not limited to being made of a silicon-based material. The structure of the semiconductor memory cell shown in FIGS. 30 and 31 is substantially the same as the structure of the semiconductor memory cell shown in FIG. 17B or FIG. In the semiconductor memory cell shown in FIGS. 30B and 31B, the first conductive region SC is used.₁A high-concentration impurity-containing layer SC 'of the first conductivity type for lowering the resistance.₁Is formed. In FIGS. 31A and 31B, the fourth conductive region SC is used._FourAround the third conductive region SC_ThreeHas a surrounding structure. On the other hand, the structure of the semiconductor memory cell shown in FIGS. 32A and 32B is substantially the same as the structure of the semiconductor memory cell shown in FIGS.
[0147]
(Embodiment 10)
In the tenth embodiment, the information reading operation of the semiconductor memory cell according to the fourth aspect of the present invention shown in FIG. 25A was examined by computer simulation. A third conductive region SC of the second conductivity type (p-type) is formed by a standard MOS logic circuit formation process._ThreeIs formed by oblique ion implantation, and then the first conductivity type (n-type) current control junction transistor (JFET) TR_ThreeChannel region CH_ThreeThe computer simulation was performed by controlling the impurity concentration of the first conductivity type by executing the oblique ion implantation method of the first conductivity type (n-type) impurity.
[0148]
Second conductive type (p-type) third conductive region SC corresponding to [Step-30] described above._ThreeThe ion implantation conditions by the oblique ion implantation method for the formation were as shown in Table 17 below. In addition, ion implantation was performed twice and the ion incident angle in each ion implantation was varied.
[0149]
[Table 17]
First ion implantation
Ion species: Boron
Acceleration energy: 10 keV
Dose amount: 3.4 × 10¹³cm^-2
Ion incident angle: 60 degrees
Second ion implantation
Ion species: Boron
Acceleration energy: 30 keV
Dose amount: 2.1 × 10¹³cm^-2
Ion incidence angle: 10 degrees
[0150]
In addition, between the previously described [Step-30] and [Step-40], the first conductivity type (n-type) current control junction transistor TR._ThreeChannel region CH_ThreeIn order to control the impurity concentration, ion implantation by an oblique ion implantation method of the first conductivity type (n-type) impurity was performed. Table 18 shows ion implantation conditions.
[0151]
[Table 18]
Second conductive region SC₂First conductivity type region SC from the side₈Formation of
Ion species: Phosphorus
Acceleration energy: 200 keV
Dose amount: 1.0 × 10¹³cm^-2
Ion incident angle: 60 degrees
Third conductive region SC_ThreeFirst conductivity type region SC from the side₇Formation of
Ion species: Phosphorus
Acceleration energy: 170 keV
Ion incident angle: 60 degrees
[0152]
Third conductive region SC_ThreeFirst conductivity type region SC by ion implantation from the side₇Dose amount of ion implantation in forming (unit: cm^-2) Was as shown in Table 19 below. Obtained current control junction transistor TR_ThreeChannel region CH_ThreeImpurity concentration (unit: cm^-3In Table 19, impurity concentration CH_ThreeAnd junction transistor TR for current control_ThreeGate region (however, the second conductive region SC)₂Third conductive region SC opposite to_ThreeImpurity concentration (unit: cm)^-3In Table 19, the impurity concentration SC_ThreeWere as shown in Table 19 below. In Table 19, “Ratio” indicates the impurity concentration SC._Three/ Impurity concentration CH_ThreeRepresents. The dose condition for case D3 is that the impurity concentration is SC._Three/ Impurity concentration CH_ThreeThe ratio is 1.0, which corresponds to a comparative example.
[0153]
[Table 19]

[0154]
With respect to the semiconductor memory cell having the structure described above and obtained under the ion implantation conditions shown in Table 19, the read current I under the bias conditions shown in Table 20 below is used._subAnd the potential V of the conductive gate_gate, Conductive gate potential V_gateAnd the third conductive region SC_ThreePotential V_stAnd information retention time (retention time) were obtained by computer simulation. V_dIs the potential of the write information setting line and V_subCorresponds to a predetermined potential, V_sourceIs the potential of the second wiring.
[0155]
[Table 20]

[0156]
FIG. 33 (A) shows 1 × 10 5 in the dose amount condition of case D1 and the bias condition of case B1.^-7A read current I_subV when getting_gateV_stThe relationship is shown. In FIG. 33B, 1 × 10 5 is shown in the dose amount condition of case D2 and the bias condition of case B1.^-6A read current I_subV when getting_gateV_stThe relationship is shown. Further, FIG. 34 shows that 1 × 10 5 under the dose amount condition of case D3 and the bias condition of case B1.^-FiveA read current I_subV when getting_gateV_stThe relationship is shown.
[0157]
As is apparent from FIG._stIs changed from −1.5 V to 0 V, the impurity concentration SC_Three/ Impurity concentration CH_ThreeIn the dose amount condition of case D3 where the ratio of 1.0 is 1.0,_gateThe difference is only 0.11V. On the other hand, as is apparent from FIG. 33B and FIG._stIs changed from −1.5 V to 0 V, the impurity concentration SC_Three/ Impurity concentration CH_ThreeIn the dose amount condition of case D2 where the ratio is 1.5, V_gateOf the impurity concentration SC increases to 0.62V, and the impurity concentration SC_Three/ Impurity concentration CH_ThreeIn the dose amount condition of case D1 where the ratio of 2.9 is V,_gateThe difference increases to 1.27V. That is, the impurity concentration SC_Three/ Impurity concentration CH_ThreeBy optimizing the ratio of the second conductive region SC (in the tenth embodiment, by increasing the ratio).₂, And the second conductive region SC₂Third conductive region SC opposite to_ThreeAnd the second conductive region SC.₂And the third conductive region SC_ThreeChannel region CH sandwiched between_ThreeCurrent control junction transistor TR_ThreeThis current control junction transistor TR_ThreeAs a result of the on / off operation, it can be seen that the operation margin at the time of reading information from the semiconductor memory cell can be increased. In some cases, a junction transistor for current control TR_ThreeDistance between opposing gate regions (channel region CH_ThreeThickness) or channel region CH_ThreeIt is necessary to optimize the depth. On the other hand, impurity concentration SC_Three/ Impurity concentration CH_ThreeIn the case of a dose amount condition of case D3 in which the ratio of the current is junction transistor TR for current control_ThreeIs not configured.
[0158]
Incidentally, FIG. 35 shows the analysis result of a specific cross-sectional structure under the dose amount condition of the case D1. Here, the gate length L of the conductive gate G made of polysilicon is 0.28 μm, the length in the depth direction (the width of the channel formation region) W is 10 μm, and the thickness t of the gate oxide film corresponding to the barrier layer_OXWas 7 nm. Also in other dose amount conditions, the gate length L of the conductive gate G, the length W in the depth direction, and the thickness of the gate oxide film were the same. The current control junction transistor TR_ThreeDistance between opposing gate regions (channel region CH_ThreeIs 0.1 μm. In this case, impurities for JFET operation control are implanted by oblique ion implantation from the right and left sides of the common conductive gate G made of polysilicon. The peak of the impurity profile implanted obliquely from the left side of the shared conductive gate G is the third conductive region SC._ThreeIt is located at the lower right of and spreads with a certain width. On the other hand, the peak of the impurity profile obliquely implanted from the right side of the common conductive gate G is the switching transistor TR.₂Is located at the lower left of one of the source / drain regions, and has a certain width. In the case shown in FIG. 35 in which spread portions having a certain width of these impurity profiles overlap, the current control junction transistor TR_ThreeChannel region CH_ThreeThe peak of the impurity profile at is the junction transistor TR for current control_ThreeChannel region CH_ThreeLocated in the center of
[0159]
The results of obtaining the information retention time (retention time) under the dose amount condition and bias condition in each case are shown in (A) of FIGS. In addition, in the dose amount condition and the bias condition in each case, V_stAnd V_gateAnd read current I_sub(B) of each of FIGS. 36 to 44 shows the results of obtaining the relationship. Incidentally, the numbers given in the vicinity of the curves drawn in (B) of FIGS._stIs the value of The results of obtaining the information holding time (retention time) shown in (A) of FIGS. 36 to 44, the relationship between the dose amount and the bias condition, and the obtained information holding time (retention time) are as follows. Table 21 shows. The information retention time is V_stThe potential of the third conductive region SC is changed by 0.1V from 0V to -1.5V in each bias condition._ThreeThe change in the hole charge of the third conductive region SC_ThreeWas obtained by integrating the time divided by the average current when the current flowing through 0.1V was changed by 0.1V.
[0160]
[Table 21]

[0161]
As is apparent from the results of FIGS. 36 to 44, when the dose condition is case D1, the current control junction transistor TR._ThreeRead / write current I_subAs a result, 2.01 to 2.42 seconds can be obtained as the information holding time. On the other hand, when the condition of the dose amount is case D3, the impurity concentration SC_Three/ Impurity concentration CH_ThreeCurrent control junction type transistor TR because of the ratio of 1.0._ThreeIs not configured, I_subCannot earn current margin. As a result, an information holding time of only about 22 to 90 milliseconds can be obtained.
[0162]
(Embodiment 11)
Also in the eleventh embodiment, the information reading operation of the semiconductor memory cell according to the fourth aspect of the present invention shown in FIG. 25A was examined by computer simulation as in the tenth embodiment. The difference between the eleventh embodiment and the tenth embodiment is that the third conductive region SC of the second conductivity type (p-type) corresponds to [Step-30] described above._ThreeThe ion implantation conditions by the oblique ion implantation method for formation are as shown in Table 22 below. In addition, ion implantation was performed twice and the ion incident angle in each ion implantation was varied.
[0163]
[Table 22]
[Case D4] First ion implantation ion species: Boron acceleration energy: 10 keV dose: 3.4 × 10¹³cm^-2
Ion incident angle: 60 degrees
Second ion implantation
Ion species: Boron
Acceleration energy: 30 keV
Dose amount: 2.1 × 10¹³cm^-2
Ion incidence angle: 10 degrees
[Case D5]
First ion implantation
Ion species: Boron
Acceleration energy: 10 keV
Dose amount: 6.8 × 10¹³cm^-2
Ion incident angle: 60 degrees
Second ion implantation
Ion species: Boron
Acceleration energy: 30 keV
Dose amount: 4.2 × 10¹³cm^-2
Ion incidence angle: 10 degrees
[0164]
In addition, between [Step-30] and [Step-40] described above, the first conductivity type current control junction transistor (JFET) TR is provided._ThreeChannel region CH_ThreeIn order to control the impurity concentration, ion implantation of the first conductivity type (n-type) impurity by oblique ion implantation was performed under the conditions shown in Table 23.
[0165]
[Table 23]
Second conductive region SC₂First conductivity type region SC from the side₈Formation of
Ion species: Phosphorus
Acceleration energy: 200 keV
Dose amount: 1.0 × 10¹³cm^-2
Ion incident angle: 60 degrees
Third conductive region SC_ThreeFirst conductivity type region SC from the side₇(Same as case D3)
Ion species: Phosphorus
Acceleration energy: 170 keV
Dose amount: 3 × 10¹³cm^-2
Ion incident angle: 60 degrees
[0166]
The gate length L of the conductive gate G made of polysilicon is 0.28 μm, the length in the depth direction (the width of the channel formation region) W is 10 μm, and the thickness t of the gate oxide film corresponding to the barrier layer_OXWas 7 nm. Also, a junction transistor TR for current control_ThreeDistance between opposing gate regions (channel region CH_ThreeIs 0.1 μm.
[0167]
Obtained current control junction transistor TR_ThreeChannel region CH_ThreeImpurity concentration (unit: cm^-3In Table 24, impurity concentration CH_ThreeAnd junction transistor TR for current control_ThreeGate region (however, the second conductive region SC)₂Third conductive region SC opposite to_ThreeImpurity concentration (unit: cm)^-3In Table 24, the impurity concentration SC_ThreeWas as shown in Table 24 below.
[0168]
[Table 24]

[0169]
Case D4 and Case D5 dose amount condition and bias condition (V_d= -1.5V, V_sub= 0.5V, V_source= 0V), V_stAnd V_gateAnd read current I_subThe results of obtaining the relationship are shown in FIGS. 45A and 45B, respectively. For example, V_gate= 1.0 V, V_stIs changed from 0V to -0.5V, the read current I_sub(V_st= 0V) / I_sub(V_st= −0.5V) is about twice in case D4 and about 10 in case D5.^FiveDoubled. Thus, the impurity concentration SC_Three/ Impurity concentration CH_ThreeBy optimizing the ratio of the second conductive region SC (in the eleventh embodiment, by increasing the ratio).₂, And the second conductive region SC₂Third conductive region SC opposite to_ThreeAnd the second conductive region SC.₂And the third conductive region SC_ThreeChannel region CH sandwiched between_ThreeCurrent control junction transistor TR_ThreeThis current control junction transistor TR_ThreeAs a result of the on / off operation, it can be seen that the operation margin at the time of reading information from the semiconductor memory cell can be increased. In some cases, a junction transistor for current control TR_ThreeDistance between opposing gate regions (channel region CH_ThreeThickness) or channel region CH_ThreeIt is necessary to optimize the depth. On the other hand, impurity concentration SC_Three/ Impurity concentration CH_ThreeIn the case of the dose amount condition of case D4 in which the ratio is 0.92, the current control junction transistor TR_ThreeIs not configured.
[0170]
(Embodiment 12)
The twelfth embodiment relates to a semiconductor memory cell according to the sixth aspect of the present invention. The basic structure of the semiconductor memory cell of the twelfth embodiment is shown in the third embodiment, as shown in FIG. 46 and the example of a schematic partial cross-sectional view in FIG. This is the same as the semiconductor memory cell described. The arrangement of the conductive regions and the conductive gates is shown in the schematic arrangement diagram of FIG. FIG. 47C shows a schematic cross-sectional view of each conductive region along the line CC in FIG. 47B. However,
(D) The conductive gate G is connected to a first wiring (for example, a word line) for selecting a memory cell,
(E) Second conductive region SC₂Is connected to a first predetermined potential;
(F) Fifth conductive region SC_FiveIs the third conductive region SC_ThreeConnected to
(G) Junction transistor TR for current control_ThreeThe other source / drain region is connected to a second predetermined potential,
(H) First conductive region SC₁Is different from the semiconductor memory cell described in Embodiment 3 in that it is connected to a second wiring (for example, a bit line).
[0171]
(Embodiment 13)
The thirteenth embodiment relates to a semiconductor memory cell according to a modification of the sixth aspect of the present invention. The basic structure of the semiconductor memory cell of the thirteenth embodiment is as shown in FIG. 48, as shown in FIG. 48 and in FIG. 49 (A). This is the same as the semiconductor memory cell described. The arrangement of each conductive region and conductive gate is shown in the schematic arrangement diagram of FIG. FIG. 49C shows a schematic cross-sectional view of each conductive region along line CC in FIG. 49B. However,
(D) The conductive gate G is connected to the first wiring for memory cell selection,
(E) Second conductive region SC₂Is connected to a first predetermined potential;
(F) Fifth conductive region SC_FiveIs the third conductive region SC_ThreeConnected to
(G) Junction transistor TR for current control_ThreeThe other source / drain region is connected to a second predetermined potential,
(H) First conductive region SC₁Is different from the semiconductor memory cell described in Embodiment 4 in that it is connected to the second wiring.
[0172]
(Embodiment 14)
The fourteenth embodiment relates to a semiconductor memory cell according to the seventh aspect of the present invention. The basic structure of the semiconductor memory cell according to the fourteenth embodiment is shown in FIG. 50, as shown in FIG. 50 and in FIG. This is the same as the semiconductor memory cell described. The arrangement of each conductive region and conductive gate is shown in the schematic arrangement diagram of FIG. FIG. 51C shows a schematic cross-sectional view of each conductive region along the line CC in FIG. 51B. However,
(E) The conductive gate G is connected to the first wiring for memory cell selection,
(F) Second conductive region SC₂Is connected to a first predetermined potential;
(G) Junction transistor TR for current control_ThreeThe other source / drain region is connected to a second predetermined potential,
(H) First conductive region SC₁Is different from the semiconductor memory cell described in the fifth embodiment in that it is connected to the second wiring.
[0173]
(Embodiment 15)
The fifteenth embodiment relates to a semiconductor memory cell according to a modification of the seventh aspect of the present invention. FIG. 52 shows a principle diagram, and FIGS. 53A and 53B show a schematic partial sectional view and an example of a schematic layout of each conductive region and conductive gate. The basic structure of this semiconductor memory cell is the same as that of the semiconductor memory cell described in the sixth embodiment. However,
(A) The conductive gate G is connected to a first wiring for selecting a memory cell,
(B) Second conductive region SC₂Is connected to a first predetermined potential;
(C) Junction transistor TR for current control_ThreeThe other source / drain region is connected to a second predetermined potential,
(D) First conductive region SC₁Is different from the semiconductor memory cell described in Embodiment 6 in that it is connected to the second wiring.
[0174]
The operation of the semiconductor memory cells of the twelfth to fifteenth embodiments is substantially the same as the operation of the semiconductor memory cell described in the eighth embodiment, and a detailed description thereof is omitted.
[0175]
Although the semiconductor memory cells of the present invention have been described based on the preferred embodiments of the present invention, the present invention is not limited to these embodiments. The structure, voltage, potential and other numerical values of the semiconductor memory cell described in the embodiment of the invention are examples and can be changed as appropriate. Further, for example, in the semiconductor memory cell of the present invention described in each embodiment, the reading transistor TR₁And current control junction transistor TR_ThreeAnd second current control junction transistor TR_FourP transistor, switch transistor TR₂Transistor TR_FiveCan be an n-type transistor. The arrangement of each element in each transistor is an example, and can be changed as appropriate. Further, introduction of impurities into various regions can be performed not only by ion implantation but also by diffusion.
[0176]
The present invention can be applied not only to a silicon semiconductor but also to a memory cell made of a compound semiconductor such as GaAs.
[0177]
【The invention's effect】
In the semiconductor memory cell of the present invention, the operation of the read transistor is regulated depending on the potential or charge (information) accumulated in the channel formation region of the read transistor, and the current of the transistor read out within the refresh time is defined as This information does not depend on the size of the capacitor capacity (for example, the capacity of the conductive gate + the additional capacity) even if it is additionally added. Therefore, the problem of the capacitor capacity in the conventional semiconductor memory cell can be solved, and even if an additional capacitor is added for adjusting the refresh time, a significantly large capacitor like the conventional DRAM is required. do not do. The maximum area of the semiconductor memory cell is equal to or less than the area of the two transistors.
[0178]
In addition, a current control junction transistor is provided, and this current control junction transistor is turned on / off when information is read, and therefore flows through the first conductive region to the fourth conductive region. As a result of a very large current margin, the number of semiconductor memory cells connected to the bit line is hardly limited, and the information retention time (retention time) of the semiconductor memory cell can be extended.
[0179]
The process of the semiconductor memory cell of the present invention is compatible with the MOS logic circuit formation process as shown in FIGS. 17 and 21, for example. Therefore, a semiconductor memory cell can be realized with an area of approximately one transistor, and a DRAM function can be incorporated into the MOS logic circuit with only a slight increase in the number of steps. In addition, a semiconductor memory cell having an area of about one transistor can be realized by a conventional semiconductor memory cell manufacturing technique without necessarily using SOI technology.
[Brief description of the drawings]
FIG. 1 is a principle diagram relating to a first embodiment of a semiconductor memory cell of the present invention.
FIG. 2 is a schematic partial cross-sectional view of a semiconductor memory cell in the first embodiment of the invention.
FIG. 3 is a principle diagram relating to a modification of the first aspect of the semiconductor memory cell of the present invention;
FIGS. 4A and 4B are a schematic partial cross-sectional view and a layout view of a modification of a semiconductor memory cell according to a first embodiment of the invention; FIGS.
FIG. 5 is a principle diagram relating to a modification of the first aspect of the semiconductor memory cell of the present invention;
FIG. 6 is a schematic partial cross-sectional view of a semiconductor memory cell in a second embodiment of the invention.
FIG. 7 is a principle diagram relating to a modification of the first aspect of the semiconductor memory cell of the present invention;
FIG. 8 is a schematic partial cross-sectional view and a layout view of a modification of a semiconductor memory cell according to a second embodiment of the present invention.
FIG. 9 is a principle diagram relating to a second aspect of the semiconductor memory cell of the present invention;
FIG. 10 is a schematic partial cross-sectional view and a layout view of a semiconductor memory cell in a third embodiment of the invention.
FIG. 11 is a principle diagram relating to a modification of the second mode of the semiconductor memory cell of the present invention;
FIGS. 12A and 12B are a schematic partial cross-sectional view and a layout view of a semiconductor memory cell in a fourth embodiment of the invention. FIGS.
FIG. 13 is a principle diagram relating to a third aspect of the semiconductor memory cell of the present invention.
FIG. 14 is a schematic partial cross-sectional view and a layout view of a semiconductor memory cell in a fifth embodiment of the invention.
FIG. 15 is a principle diagram relating to a modification of the third aspect of the semiconductor memory cell of the present invention;
FIG. 16 is a schematic partial cross-sectional view and a layout view of a semiconductor memory cell in a sixth embodiment of the invention.
FIG. 17 is a principle diagram relating to a fourth aspect of the semiconductor memory cell of the present invention, and a schematic partial cross-sectional view of the semiconductor memory cell according to the seventh embodiment of the present invention;
18 is a schematic partial cross-sectional view of a semiconductor substrate and the like for explaining the method of manufacturing the semiconductor memory cell of the seventh embodiment shown in FIG.
FIG. 19 is a schematic partial cross-sectional view of a semiconductor substrate and the like for explaining the method for manufacturing the semiconductor memory cell of the seventh embodiment, following FIG. 18;
20 is a schematic partial cross-sectional view of a semiconductor substrate and the like for explaining the method for manufacturing the semiconductor memory cell of the seventh embodiment, following FIG. 19;
FIG. 21 is a principle diagram relating to a fifth aspect of the semiconductor memory cell of the present invention and a schematic partial cross-sectional view of the semiconductor memory cell according to the eighth embodiment of the present invention;
FIG. 22 is a schematic partial cross-sectional view of a structure in which semiconductor memory cells are separated by an element isolation region having a trench structure.
FIG. 23 is a diagram schematically showing the arrangement of regions and the like in a structure in which semiconductor memory cells are separated by an element isolation region having a trench structure.
FIG. 24 is a schematic partial cross-sectional view of a semiconductor memory cell according to a fourth or fifth aspect of the semiconductor memory cell of the present invention.
FIG. 25 is a schematic partial cross-sectional view of a semiconductor memory cell according to a fourth or fifth aspect of the semiconductor memory cell of the present invention.
FIG. 26 is a schematic partial cross-sectional view and a schematic layout view of a semiconductor memory cell according to a fourth or fifth aspect of the semiconductor memory cell of the present invention.
FIG. 27 is a schematic layout diagram of a semiconductor memory cell according to a fourth or fifth aspect of the semiconductor memory cell of the present invention.
FIG. 28 is a schematic partial cross-sectional view and a schematic layout diagram of a semiconductor memory cell according to a fourth or fifth aspect of the semiconductor memory cell of the present invention.
FIG. 29 is a schematic layout view of a semiconductor memory cell according to a fourth or fifth aspect of the semiconductor memory cell of the present invention.
FIG. 30 is a schematic partial cross-sectional view and a schematic layout view of a semiconductor memory cell according to a fourth or fifth aspect of the semiconductor memory cell of the present invention.
FIG. 31 is a schematic partial cross-sectional view and a schematic layout view of a semiconductor memory cell according to a fourth or fifth aspect of the semiconductor memory cell of the present invention.
32 is a schematic layout diagram of a semiconductor memory cell according to a fourth or fifth aspect of the semiconductor memory cell of the present invention. FIG.
FIG. 33 shows 1 × 10 1 in the dose amount condition of case D1 and the bias condition of case B1.^-7I of A_subV when current flows_th-V_st1 × 10 in the graph showing the relationship of the above and the dose amount condition of case D2 and the bias condition of case B1^-FiveI of A_subV when current flows_th-V_stIt is a graph which shows the relationship.
FIG. 34 shows a case where the dose condition for case D3 and the bias condition for case B1 are 1 × 10 1^-FiveI of A_subV when current flows_th-V_stIt is a graph which shows the relationship.
FIG. 35 is a diagram illustrating a specific cross-sectional structure analysis result in the computer simulation of the tenth embodiment.
FIG. 36 is a graph showing a result of obtaining information retention time under the dose amount condition and the bias condition in each case.
FIG. 37 is a graph showing a result of obtaining information holding time under the dose amount condition and the bias condition in each case.
FIG. 38 is a graph showing a result of obtaining information holding time under the dose amount condition and the bias condition in each case.
FIG. 39 is a graph showing a result of obtaining an information holding time under the dose amount condition and the bias condition in each case.
FIG. 40 is a graph showing a result of obtaining information holding time under the dose amount condition and the bias condition in each case.
FIG. 41 is a graph showing a result of obtaining an information holding time under the dose amount condition and the bias condition in each case.
FIG. 42 is a graph showing a result of obtaining an information retention time under the dose amount condition and the bias condition in each case.
FIG. 43 is a graph showing a result of obtaining information retention time under the dose amount condition and the bias condition in each case.
FIG. 44 is a graph showing a result of obtaining information retention time under the dose amount condition and the bias condition in each case.
FIG. 45 is a diagram showing V in the eleventh embodiment of the present invention;_stAnd V_gateAnd read current I_subIt is a graph which shows the result of having calculated | required the relationship.
FIG. 46 is a principle view relating to the sixth aspect of the semiconductor memory cell of the present invention;
47 is a schematic partial cross-sectional view and a layout view of a semiconductor memory cell in a twelfth embodiment of the invention; FIG.
FIG. 48 is a principle diagram relating to a modification of the sixth aspect of the semiconductor memory cell of the present invention;
FIG. 49 is a schematic partial cross-sectional view and a layout view of a semiconductor memory cell in a thirteenth embodiment of the present invention.
FIG. 50 is a principle diagram relating to a seventh aspect of the semiconductor memory cell of the present invention.
FIG. 51 is a schematic partial cross-sectional view and a layout view of a semiconductor memory cell in a fourteenth embodiment of the present invention.
FIG. 52 is a principle view relating to a modification of the seventh aspect of the semiconductor memory cell of the present invention.
FIG. 53 is a schematic partial cross-sectional view and a layout view of a semiconductor memory cell in a fifteenth embodiment of the present invention.
FIG. 54 is a conceptual diagram of a conventional one-transistor memory cell.
FIG. 55 is a cross-sectional view of a memory cell having a conventional trench capacitor cell structure.
[Explanation of symbols]
TR₁... Reading transistors, TR₂... Switch transistors, TR_Three... Junction type transistors for current control, SC₁... First conductive region, SC₂... Second conductive region, SC_Three... Third conductive region, SC_Four... 4th conductive region, SC_Five... Fifth conductive region, SC₆... Sixth conductive region, CH₁, CH₂... Channel formation region, CH_Three... Channel region, G, G₁, G₂... conductive gate, 10 ... p-type silicon semiconductor substrate, 11 ... gate oxide film (barrier layer), 12, 13, 15, 16 ... mask for ion implantation, 14 ... side wall

Claims

A first conductivity type read transistor, a second conductivity type switch transistor, and a first conductivity type current control junction transistor,
(A) a first conductive region of the first conductivity type;
(B) a second conductive region provided in a surface region of the first conductive region and in contact with the rectifying junction;
(C) a third conductive region of the second conductivity type provided in the surface region of the first conductive region and spaced apart from the second conductive region;
(D) a fourth conductive region provided in the surface region of the third conductive region and in contact with the rectifying junction;
(E) a first electrode provided in a surface region of the third conductive region spaced apart from the fourth conductive region and in contact with the rectifying junction and extending to the surface region of the first conductive region; A fifth conductive region of one conductivity type; and
(F) a sixth conductive region provided in the surface region of the fifth conductive region and in contact with the rectifying junction;
A semiconductor memory cell comprising:
(A-1) One of the source / drain regions of the reading transistor is configured by the fourth conductive region, and the other is configured by the fifth conductive region,
(A-2) The channel formation region of the reading transistor is configured by a surface region of the third conductive region sandwiched between the fourth conductive region and the fifth conductive region,
(A-3) A conductive gate of the reading transistor is interposed above the surface region of the third conductive region sandwiched between the fourth conductive region and the fifth conductive region through a barrier layer. Provided,
(B-1) One of the source / drain regions of the switching transistor is composed of the second conductive region, and the other is composed of the third conductive region,
(B-2) The channel formation region of the switching transistor is composed of a surface region of the first conductive region sandwiched between the second conductive region and the third conductive region,
(B-3) A conductive gate of the switching transistor is interposed above the surface region of the first conductive region sandwiched between the second conductive region and the third conductive region via a barrier layer. Provided,
(C-1) The gate region of the current control junction transistor is composed of a sixth conductive region and a portion of the third conductive region facing the sixth conductive region,
(C-2) The channel region of the current control junction transistor is configured by a part of the fifth conductive region sandwiched between the sixth conductive region and the portion of the third conductive region,
(C-3) One source / drain region of the current control junction transistor extends from one end of the channel region of the current control junction transistor and constitutes the other of the source / drain regions of the read transistor And the other source / drain region of the current control junction transistor extends from the other end of the channel region of the current control junction transistor, and has the first conductivity. Composed of a portion of a fifth conductive region extending to the surface region of the region;
(D) The conductive gate of the read transistor and the conductive gate of the switch transistor are connected to the first wiring for memory cell selection,
(E) the second conductive region is connected to the write information setting line;
(F) The sixth conductive region is connected to the write information setting line or the third conductive region,
(G) the fourth conductive region is connected to the second wiring for memory cell selection;
(H) A semiconductor memory cell, wherein the other source / drain region of the current control junction transistor is connected to a predetermined potential.

The semiconductor memory cell of claim 1,
The fourth conductive region is connected to a predetermined potential instead of being connected to the second wiring for memory cell selection,
A semiconductor memory cell, wherein the other source / drain region of the current control junction transistor is connected to a second wiring for memory cell selection instead of being connected to a predetermined potential.

A first conductivity type read transistor, a second conductivity type switch transistor, and a first conductivity type current control junction transistor,
(A) a first conductive region of the first conductivity type;
(B) a second conductive region provided in a surface region of the first conductive region and in contact with the rectifying junction;
(C) a third conductive region of the second conductivity type provided in the surface region of the first conductive region and spaced apart from the second conductive region;
(D) a fourth conductive region of the first conductivity type provided in the surface region of the third conductive region and in contact with the rectifying junction;
(E) a fifth conductive region provided in a surface region of the fourth conductive region and in contact with the rectifying junction; and
(F) A read transistor and a switch transistor provided via a barrier layer so as to bridge the first conductive region and the fourth conductive region, and the second conductive region and the third conductive region. A conductive gate, shared with
A semiconductor memory cell comprising:
(A-1) One of the source / drain regions of the reading transistor is formed of the fourth conductive region, and the other is the first conductive region sandwiched between the second conductive region and the third conductive region. Consists of the surface area of the conductive area,
(A-2) The channel formation region of the reading transistor is composed of the surface region of the third conductive region sandwiched between the surface region of the first conductive region and the fourth conductive region. ,
(B-1) One of the source / drain regions of the switching transistor is composed of the second conductive region, and the other is composed of the third conductive region,
(B-2) The channel formation region of the switching transistor has a first conductivity corresponding to the other source / drain region of the reading transistor sandwiched between the second conductive region and the third conductive region. The surface region of the sex region,
(C-1) The gate region of the current control junction transistor is composed of a fifth conductive region and a portion of the third conductive region facing the fifth conductive region,
(C-2) The channel region of the current control junction transistor is configured by a part of the fourth conductive region sandwiched between the fifth conductive region and the portion of the third conductive region,
(C-3) One source / drain region of the current control junction transistor extends from one end of the channel region of the current control junction transistor and constitutes one of the source / drain regions of the read transistor The other source / drain region of the current control junction transistor extends from the other end of the channel region of the current control junction transistor,
(D) The conductive gate is connected to the first wiring for selecting the memory cell,
(E) the second conductive region is connected to the write information setting line;
(F) the fifth conductive region is connected to the third conductive region;
(G) The other source / drain region of the current control junction transistor is connected to the second wiring,
(H) The semiconductor memory cell, wherein the first conductive region is connected to a predetermined potential.

A first conductivity type second current control junction transistor;
(I-1) The gate region of the second current control junction transistor is composed of a second conductive region and a portion of a third conductive region facing the second conductive region,
(I-2) One source / drain region of the second current control junction transistor is connected to the other source / drain region of the read transistor sandwiched between the second conductive region and the third conductive region. The surface region of the first conductive region corresponding to the drain region and corresponding to the channel formation region of the switching transistor;
(I-3) The second current control junction transistor in which the channel region of the second current control junction transistor is sandwiched between the second conductive region and the portion of the third conductive region A portion of a first conductive region located below one of the source / drain regions of
(I-4) Second current control in which the other source / drain region of the second current control junction transistor is sandwiched between the second conductive region and the portion of the third conductive region 4. The semiconductor memory cell according to claim 3, wherein the semiconductor memory cell comprises a portion of a first conductive region located below a channel region of the junction transistor for use.

A first conductivity type read transistor, a second conductivity type switch transistor, a first conductivity type current control junction transistor, and a second conductivity type write transistor,
(A) a first conductive region of the first conductivity type;
(B) a second conductive region provided in a surface region of the first conductive region and in contact with the rectifying junction;
(C) a third conductive region of the second conductivity type provided in the surface region of the first conductive region and spaced apart from the second conductive region;
(D) a fourth conductive region of the first conductivity type provided in the surface region of the third conductive region and in contact with the rectifying junction;
(E) a fifth conductive region provided in a surface region of the fourth conductive region and in contact with the rectifying junction; and
(F) Barriers that bridge the first conductive region and the fourth conductive region, the second conductive region and the third conductive region, and the third conductive region and the fifth conductive region. A conductive gate provided through the layer and shared by the read transistor, the switch transistor, and the write transistor;
A semiconductor memory cell comprising:
(A-1) One of the source / drain regions of the reading transistor is formed of the fourth conductive region, and the other is the first conductive region sandwiched between the second conductive region and the third conductive region. Consists of the surface area of the conductive area,
(A-2) The channel formation region of the reading transistor is composed of the surface region of the third conductive region sandwiched between the surface region of the first conductive region and the fourth conductive region. ,
(B-1) One of the source / drain regions of the switching transistor is composed of the second conductive region, and the other is composed of the third conductive region,
(B-2) The channel formation region of the switching transistor has a first conductivity corresponding to the other source / drain region of the reading transistor sandwiched between the second conductive region and the third conductive region. The surface region of the sex region,
(C-1) The gate region of the current control junction transistor is composed of a fifth conductive region and a portion of the third conductive region facing the fifth conductive region,
(C-2) The channel region of the current control junction transistor is configured by a part of the fourth conductive region sandwiched between the fifth conductive region and the portion of the third conductive region,
(C-3) One source / drain region of the current control junction transistor extends from one end of the channel region of the current control junction transistor and constitutes one of the source / drain regions of the read transistor The other source / drain region of the current control junction transistor extends from the other end of the channel region of the current control junction transistor,
(D-1) One of the source / drain regions of the writing transistor is composed of the surface region of the third conductive region corresponding to the channel formation region of the reading transistor,
(D-2) The other of the source / drain regions of the writing transistor is composed of a fifth conductive region,
(D-3) The channel formation region of the writing transistor includes a fourth conductive region corresponding to one of the source / drain regions of the reading transistor,
(E) The conductive gate is connected to the first wiring for memory cell selection,
(F) the second conductive region is connected to the write information setting line;
(G) The other source / drain region of the current control junction transistor is connected to the second wiring,
(H) The semiconductor memory cell, wherein the first conductive region is connected to a predetermined potential.

A first conductivity type second current control junction transistor;
(J-1) The gate region of the second current control junction transistor is composed of a second conductive region and a portion of a third conductive region facing the second conductive region,
(J-2) One source / drain region of the second current control junction transistor is the other source / drain region of the read transistor sandwiched between the second conductive region and the third conductive region. The surface region of the first conductive region corresponding to the drain region and corresponding to the channel formation region of the switching transistor;
(J-3) A second current control junction transistor in which the channel region of the second current control junction transistor is sandwiched between the second conductive region and the portion of the third conductive region. A portion of a first conductive region located below one of the source / drain regions of
(J-4) Second current control in which the other source / drain region of the second current control junction transistor is sandwiched between the second conductive region and the portion of the third conductive region 6. The semiconductor memory cell according to claim 5, wherein the semiconductor memory cell is composed of a portion of a first conductive region located below a channel region of the junction transistor for use.

A first conductivity type read transistor, a second conductivity type switch transistor, and a first conductivity type current control junction transistor,
(A) a first conductive region of the first conductivity type;
(B) a second conductive region provided in a surface region of the first conductive region and in contact with the rectifying junction;
(C) a third conductive region of the second conductivity type provided in the surface region of the first conductive region and spaced apart from the second conductive region;
(D) Fourth conductivity provided in the surface region of the third conductive region or adjacent to the third conductive region and in contact with the third conductive region by forming a rectifying junction Area and
(E) The first conductive region and the fourth conductive region, and the second conductive region and the third conductive region are provided via a barrier layer so as to bridge the first conductive region. A conductive gate shared by the transistor and the switching transistor of the second conductivity type;
A semiconductor memory cell comprising:
(A-1) One of the source / drain regions of the reading transistor is composed of a surface region of the first conductive region sandwiched between the second conductive region and the third conductive region, and the other is the first 4 conductive regions,
(A-2) The channel formation region of the reading transistor is composed of the surface region of the third conductive region sandwiched between the surface region of the first conductive region and the fourth conductive region. ,
(B-1) One of the source / drain regions of the switching transistor is composed of the second conductive region, and the other is composed of the third conductive region,
(B-2) The channel formation region of the switching transistor has a first conductivity corresponding to one source / drain region of the reading transistor sandwiched between the second conductive region and the third conductive region. The surface region of the sex region,
(C-1) The gate region of the current control junction transistor is composed of a second conductive region and a portion of a third conductive region facing the second conductive region,
(C-2) One source / drain region of the current control junction transistor is one source / drain region of the read transistor sandwiched between the second conductive region and the portion of the third conductive region. The surface region of the first conductive region corresponding to the drain region and corresponding to the channel formation region of the switching transistor;
(C-3) The channel region of the current control junction transistor is one source / drain of the current control junction transistor sandwiched between the second conductive region and the portion of the third conductive region. Composed of a portion of a first conductive region located below the region;
(C-4) The other source / drain region of the current control junction transistor is a channel of the current control junction transistor sandwiched between the second conductive region and the portion of the third conductive region. A portion of the first conductive region located below the region;
(D) The conductive gate is connected to the first wiring for selecting the memory cell,
(E) the second conductive region is connected to the write information setting line;
(F) The fourth conductive region is connected to the second wiring for memory cell selection,
(G) A semiconductor memory cell, wherein the other source / drain region of the current control junction transistor is connected to a predetermined potential.

The semiconductor memory cell according to claim 7,
(D) The conductive gate is connected to the first wiring for selecting the memory cell,
(E) the second conductive region is connected to the first predetermined potential;
(F) the fourth conductive region is connected to a second predetermined potential;
(G) A semiconductor memory cell, wherein the other source / drain region of the current control junction transistor is connected to a second wiring for memory cell selection.

The semiconductor memory cell according to claim 3, wherein
(D) The conductive gate is connected to the first wiring for selecting the memory cell,
(E) the second conductive region is connected to the first predetermined potential;
(F) the fifth conductive region is connected to the third conductive region;
(G) The other source / drain region of the current control junction transistor is connected to a second predetermined potential,
(H) The semiconductor memory cell, wherein the first conductive region is connected to the second wiring.

The semiconductor memory cell according to claim 4, wherein
(D) The conductive gate is connected to the first wiring for selecting the memory cell,
(E) the second conductive region is connected to the first predetermined potential;
(F) the fifth conductive region is connected to the third conductive region;
(G) The other source / drain region of the current control junction transistor is connected to a second predetermined potential,
(H) The semiconductor memory cell, wherein the first conductive region is connected to the second wiring.

The semiconductor memory cell according to claim 5, wherein
(E) The conductive gate is connected to the first wiring for selecting the memory cell,
(F) the second conductive region is connected to the first predetermined potential;
(G) The other source / drain region of the current control junction transistor is connected to a second predetermined potential,
(H) The semiconductor memory cell, wherein the first conductive region is connected to the second wiring.

The semiconductor memory cell according to claim 6, wherein
(E) The conductive gate is connected to the first wiring for selecting the memory cell,
(F) the second conductive region is connected to the first predetermined potential;
(G) The other source / drain region of the current control junction transistor is connected to a second predetermined potential,
(H) The semiconductor memory cell, wherein the first conductive region is connected to the second wiring.

13. The high-concentration impurity-containing layer of the second conductivity type is formed between the first conductive region and the third conductive region. A semiconductor memory cell according to 1.

13. The semiconductor memory cell according to claim 1, wherein a high-concentration impurity-containing layer of a first conductivity type is formed below the first conductive region.

The semiconductor memory cell according to claim 1, wherein the semiconductor memory cell is formed in a well structure of a first conductivity type.

The semiconductor memory cell according to claim 1, wherein the semiconductor memory cell is formed on an insulator.

The semiconductor memory cell according to any one of claims 1 to 12, wherein the semiconductor memory cell has an SOI structure.

A first conductivity type read transistor, a second conductivity type switch transistor, and a first conductivity type current control junction transistor,
(A) a first conductive region of the first conductivity type;
(B) a second conductive region provided in a surface region of the first conductive region and in contact with the rectifying junction;
(C) a third conductive region of the second conductivity type provided in the surface region of the first conductive region and spaced apart from the second conductive region;
(D) Fourth conductivity provided in the surface region of the third conductive region or adjacent to the third conductive region and in contact with the third conductive region by forming a rectifying junction Area and
(E) The first conductive region and the fourth conductive region, and the second conductive region and the third conductive region are provided via a barrier layer so as to bridge the first conductive region. A conductive gate shared by the transistor and the switching transistor of the second conductivity type;
Have
(A-1) Source / drain composed of the surface region of the first conductive region sandwiched between the second conductive region and the third conductive region, and the fourth conductive region, respectively. Area and
(A-2) a channel forming region constituted by the surface region of the third conductive region sandwiched between the surface region of the first conductive region and the fourth conductive region;
A read transistor having
(B-1) a source / drain region composed of each of the second conductive region and the third conductive region, and
(B-2) Consists of the surface region of the first conductive region corresponding to one source / drain region of the reading transistor sandwiched between the second conductive region and the third conductive region. Channel forming region,
A switching transistor having:
(C-1) a gate region composed of a second conductive region and a portion of a third conductive region facing the second conductive region;
(C-2) Corresponding to one source / drain region of the reading transistor and corresponding to the channel forming region of the switching transistor sandwiched between the second conductive region and the portion of the third conductive region One source / drain region composed of the surface region of the first conductive region
(C-3) First conductivity located below one source / drain region of the current control junction transistor sandwiched between the second conductive region and the portion of the third conductive region A channel region composed of a portion of the region, and
(C-4) From the portion of the first conductive region located below the channel region of the current control junction transistor sandwiched between the second conductive region and the portion of the third conductive region The other configured source / drain region,
A junction transistor for current control having
A method of manufacturing a semiconductor memory cell for manufacturing each of
(A) forming a conductive gate on the barrier layer after forming a barrier layer on the surface of the first conductive region;
(B) The distance between the opposing gate regions of the current control junction transistor is optimized, and the impurity concentration in each opposing gate region of the current control junction transistor and the impurity concentration in the channel region are optimal. Forming each of the second conductive region, the third conductive region, and the fourth conductive region in any order by an ion implantation method,
A method for manufacturing a semiconductor memory cell, comprising: