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Description
【0001】
【発明の属する技術分野】
本発明は、低消費電力用に設計されたロジック回路を有する半導体装置に関する。特に、スタンバイモードにおけるラッチあるいはレジスタ回路(以下単にラッチ回路とする)の状態を維持しつつ、状態維持のための消費電力を完全に遮断し、かつスタンバイモードからの復帰が極めて迅速な半導体装置の提供に適用して有効なものである。
【0002】
【従来の技術】
回路の高速動作を実現しつつ回路の消費電力を低減する手段として、複数しきい値電圧のトランジスタを利用したC−MOSFET(Complimentary-Metal Oxide Semiconductor Field Effect Transistor)回路が知られている。複数しきい値電圧(Multiple-Threshold-voltage:MT)のCMOSFET回路を以下MTCMOS回路と略称する。図10は、MTCMOS回路の一例を示した回路図である。MTCOMS回路には、電源線VddおよびVssに加えて、仮想電源線v−Vddとv−Vssとを有する。Vddとv−Vddとは高しきい値電圧のトランジスタHvt−Tr1で接続され、Vssとv−Vssとは高しきい値電圧のトランジスタHvt−Tr2で接続される。ロジック回路は低しきい値電圧のトランジスタで構成されLowVt回路を構成する。LowVt回路は例示であり、所定の機能を実現する任意のロジック回路が構成される。ここで、ロジック回路(LowVt回路)を正常に動作させるには、勿論電源電圧が印加される必要があり、LowVt回路への電源電圧はv−Vddとv−Vssとから供給される。ロジック回路の応答速度はできるだけ高いことが好ましいので、低しきい値電圧のトランジスタによりロジック回路を構成する。しきい値電圧が低ければターンオン時間を短縮して高い動作速度を実現できるためである。一方、消費電力を節約したい観点からは低しきい値電圧のトランジスタは好ましくない。つまり低しきい値電圧のトランジスタはオフリーク電流が大きく、多数のゲートが接続された場合にはこのオフリーク電流が無視できなくなる。特に回路が非動作の状態あるいはスタンバイモードにあるとき(以下単にスタンバイ状態という)には、回路が動作していないにも関わらずオフリーク電流が流れ、無駄な電力を諸費することになる。
【0003】
そこで、回路がスタンバイ状態に入る場合、仮想電源線v−Vddおよびv−Vssを実電源線VddおよびVssから切り離し、ロジック回路内にリーク電流が流れることを防止する手段をとる。仮想電源線と実電源線との切断には高しきい値電圧のトランジスタHvt−Tr1およびHvt−Tr2を用いる。Hvt−Tr1およびHvt−Tr2は高しきい値電圧を有するのでオフリーク電流が少なく、仮想電源線カット時の消費電流を少なくできる。一方Hvt−Tr1およびHvt−Tr2はロジック動作には関与しないのでスイッチング速度の低さが回路の動作に影響することはない。
【0004】
すなわち、ロジック回路の高速動作は低しきい値電圧のトランジスタによって実現し、低しきい値電圧のトランジスタを用いることによる消費電力上のデメリットはスタンバイ状態時に高しきい値のトランジスタ(Hvt−Tr1およびHvt−Tr2)によって実電源線から切り離すことによってカバーする。このようにして高速動作と低消費電力との両方の有利性を兼ね備えた半導体装置が実現できる。なお、ここでは、v−Vddとv−Vssとの両方の仮想電源線によって上記機能を実現する例を説明している。v−Vddとv−Vssの何れか一方のみの仮想電源線によっても同様の機能が実現可能である。つまり、Vddとv−Vss、あるいは、v−VddとVssによって、前記同様のMTCMOS回路を構成できる。
【0005】
ところが、ロジック回路内には多数のレジスタあるいはラッチ部を有し、これらラッチ回路の状態がスタンバイ状態から通常動作状態に復帰するまで維持される必要がある。スタンバイ状態におけるラッチ状態の保持手段には、従来以下のような手段が知られている。
【0006】
図11は、従来技術におけるラッチ状態保持手段の一例を説明する回路図である。図11に示す例では、LowVt回路の出力段にレベルホルダ回路を設ける。レベルホルダ回路は高しきい値のトランジスタで構成し、スタンバイ状態か否か(すなわちHvt−Tr1およびHvt−Tr2がオン状態かオフ状態か)に関わらず実電源線(VddおよびVss)から電圧を供給する。このようなレベルホルダ回路をスタンバイ状態においてレベル保持する必要がある場所に設けることにより、必要なラッチ状態を保持することが可能になる。また、レベルホルダ回路を高しきい値電圧のトランジスタで構成することによりスタンバイ時の消費電流を抑制することが可能になる。
【0007】
図12は、従来技術におけるラッチ状態保持手段の他の例を説明する図である。図12に示す例では、仮想電源線v−Vddおよびv−Vssの電位がデータリテンション電圧を最低限維持するように定期的にリフレッシュする操作を行う。ここで、データリテンション電圧とは、ロジック回路内のラッチ状態を維持するに必要な最低限の電圧である。また、リフレッシュとは、仮想電源線v−Vddおよびv−Vssの電圧を実電源線VddおよびVssとほぼ同電位となるようv−Vddおよびv−Vssを充電する操作である。つまり、スタンバイ状態に入ると消費電力節減のため、Hvt−Tr1およびHvt−Tr2をオフにするが、オフにした時点からv−Vddおよびv−Vssに蓄積された電荷が放電され、次第に低下(v−Vssについては上昇)する。このときv−Vddおよびv−Vss間の電圧がデータリテンション電圧を下回ればラッチ状態が消失する。よって、この例ではv−Vddおよびv−Vss間の電圧がデータリテンション電圧を下回る前にHvt−Tr1およびHvt−Tr2をオンにする操作あるいはその他の手段によってv−Vddおよびv−Vss線を充電する操作を行う。この操作の周期がリフレッシュ間隔である。このような操作により、スタンバイ状態におけるロジック回路内のラッチ状態を維持できる。
【0008】
図13は、従来技術におけるラッチ状態保持手段のさらに他の例を説明する図である。図13に示す例では、Vddとv−Vddとの間およびVssとv−Vssとの間に各々ダイオードD1およびD2を挿入する。シリコン接合ダイオードでは約0.7Vの順バイアスがかからないとオン動作しないので、Vddとv−Vddとの間あるいはVssとv−Vssとの間に0.7V以上の電位差が発生しない限りダイオードはオフ状態である。スタンバイ状態に入ってHvt−Tr1およびHvt−Tr2がオフになり、v−Vddおよびv−Vssの電荷が放電すると、その電位は低下(v−Vssについては上昇)し、ダイオードD1,D2がオンになる。よって、ダイオードがオンになった後はv−Vddおよびv−Vssはその電位で維持され、v−Vddおよびv−Vss間の電位はデータリテンション電圧以上が保持される。結果、ロジック回路のラッチ状態は維持される。
【0009】
【発明が解決しようとする課題】
しかしながら、前記した図11〜13に示す例では、以下のような問題がある。すなわち、図11に示す例では、スタンバイ状態においてもレベルホルダ回路に電源は供給され続けており、完全な電力消費の抑制を実現できない。また、回路設計ツールに、自動的にレベルホルダ回路を挿入する機能を付加する必要がある。設計段階において人的にレベルホルダ回路を挿入するのでは設計能率を向上することができず、また挿入箇所は多数存在すると思われるので、自動挿入機能を備えない設計ツールでは、多大な人的負荷がかかると予測されるためである。
【0010】
また、図12に示す例では、仮想電源線への充放電による電流消費が大きくなり、MTCOMS回路を採用して実現しようとする消費電力低減効果が減殺される。
【0011】
また、図13に示す例では、ダイオードを通したDC電流の供給はスタンバイ状態においても為され続け、図11の場合と同様に完全な消費電流の抑制を実現できているわけではない。
【0012】
すなわち、本来MTCMOS回路はロジック回路の高速動作と低消費電力とを同時に実現することを目的とするものであるにも関わらず、ロジック回路内のラッチ状態を保持しようとするために、その消費電力の抑制効果を減殺せざるを得ないものとなっている。つまり、MTCMOS回路を適用したロジック回路の本来的かつ究極的な目的はスタンバイ状態におけるラッチ状態の保持と消費電力ゼロとを同時に実現することにあるが、その方法あるいは技術は未だ提示されていないのが現状である。
【0013】
本発明の目的は、MTCMOS回路を用いた高速動作および低消費電力を実現するロジック回路において、その本来の特性を損なうことなく、スタンバイ状態におけるロジック回路内のラッチ状態を保持することにある。また、正常動作時のロジック動作の高速性を損なうことなく、スタンバイ状態におけるラッチ状態の保持を実現することにある。また、正常動作状態からスタンバイ状態への速やかな移行と、スタンバイ状態から正常動作状態への速やかな復帰を実現するロジック回路を実現することにある。さらに、これらロジック回路を従来の製造工程に若干の追加工程を追加するのみで、実質的な工程負荷の増加およびコストの上昇を来たすことが少ない半導体装置の製造技術を提供することにある。
【0014】
【課題を解決するための手段】
本願発明の概要を説明すれば以下のとおりである。本発明の半導体装置は、第1電圧が供給される第1電源線と、第2電圧が供給される第2電源線と、第1レベルのしきい値電圧を有する第1トランジスタを介して前記第1電源線に接続される第3電源線、または、前記第1レベルのしきい値電圧を有する第2トランジスタを介して前記第2電源線に接続される第4電源線の何れか一方と、第2レベルのしきい値電圧を有するトランジスタで構成され、前記第1電源線および第4電源線間、または、前記第3電源線および第2電源線間の電位差によって駆動される回路と、前記回路の任意のノードに接続される不揮発性のラッチ回路と、を含む。あるいは、本発明の半導体装置は、前記第1電源線と、前記第2電源線と、前記第3電源線および第4電源線の双方と、前記第3電源線および第4電源線間の電位差によって駆動される前記回路と、前記回路の任意のノードに接続される不揮発性のラッチ回路とを含む。すなわち、本発明は、MTCOMS回路内のロジック回路部分に、電源供給を遮断してもその状態が保持される不揮発性ラッチ回路を含む。
【0015】
このような不揮発性ラッチ回路により、必要なラッチ状態を不揮発的に記録し、仮想電源線がデータリテンション電圧を下回ってもその状態を保持できる。また、本発明の不揮発性ラッチ回路は、ロジック部分の任意のノードに接続される。つまりロジック回路とは別にメモリアレイ領域を設けて、通常動作状態からスタンバイ状態への移行時に必要な状態をメモリアレイ領域に記録し、また、スタンバイ状態から通常動作状態への復帰時にメモリアレイ領域からデータをロードする必要がない。このため、ワード線やビット線をデコードする必要が無く、また、スタンバイ状態への移行・スタンバイ状態からの復帰の特別な動作を必要としない。
【0016】
なお、不揮発性ラッチ回路は、従来ロジック回路で多用されている揮発性のラッチ回路を置き換えることが可能である。本実施の形態の不揮発性ラッチ回路は、従来の揮発性ラッチ回路と同様に動作するものであり、回路設計上必要でない単に不揮発性の機能を付与するだけの不揮発性ラッチ回路を挿入する必要がない。このため、ロジック回路設計システムのライブラリに不揮発性ラッチ回路を追加するだけで従来の設計システムをそのまま用いることが可能である。つなわち、本発明の半導体装置を設計するに際して、ロジック回路設計システムを方法論的に変更する必要はない。
【0017】
前記不揮発性ラッチ回路には、少なくとも一方の抵抗素子がスピンバルブ素子である一対の抵抗素子対を含み、前記不揮発性ラッチ回路のラッチ状態は、前記抵抗素子対の抵抗値大小関係として記憶することができる。すなわち本発明ではラッチ状態をスピンバルブ素子の抵抗値として記録する。また、スピンバルブ素子には、トンネル磁気抵抗素子を例示できる。不揮発性ラッチ回路へのラッチ状態の記録は、回路の動作周期毎に行うもの、あるいは、第1トランジスタおよび第2トランジスタがオフ状態となる直前にのみ行うもののいずれかを例示できる。
【0018】
スピンバルブ素子は、磁化の方向によって抵抗値が変化する磁気抵抗効果(Magneto Resistive Effect)を用いたメモリ素子である。磁気抵抗効果には、異方性磁気抵抗効果(AMR)、巨大磁気抵抗効果(GMR)、トンネル電流を利用して磁気抵抗効果を得るトンネル磁気抵抗効果(TMR)を例示できる。TMRを用いたスピンバルブ素子は、少なくとも強磁性層(ピン層)、絶縁層(トンネル層)、強磁性層(フリー層)の三層積層構造を有し、MTJ(Magnetic Tunnel Junction)素子と呼ばれている。フリー層の磁化方向がピン層の磁化方向と一致する場合に絶縁層にトンネル電流が多く流れ、フリー層の磁化方向がピン層の磁化方向と逆の場合には絶縁層に流れる電流は一致の場合のトンネル電流より少なくなる。つまり、フリー層の磁化方向(電子スピンの方向)によって、情報が記録できる。
【0019】
本発明では、上記のようなMTJ素子を用いることができる。MTJ素子に記録された情報は不揮発性であり、情報の読出しによる記録内容の破壊が起こらないスタティック素子である。情報の読出しはMTJ素子の抵抗変化を検出するのみである。また、スピンの方向を変化させる動作つまり書込み動作もナノ秒のオーダ以下で行える。よって、読み出しおよび書込みの速度が速く、通常のロジック回路の動作速度に影響を与えることなく不揮発性ラッチ回路を動作させることが可能である。
【0020】
また、本発明における不揮発性ラッチ回路を構成するMTJ素子は、前記した通り強磁性体等の膜で形成されるため、既に形成されているトランジスタの性能を劣化させない温度で形成することが可能である。すなわち、シリコン表面に既に形成されているトランジスタの性能に対する、MTJ素子を形成することによる影響は小さい。つまり、MTJ素子を形成するための製造工程上の負荷が少ない。また、従来のロジック回路形成プロセス(トランジスタ形成プロセス)に僅かのマスクとフォトリソグラフィ工程を追加するのみでMTJ素子の製造が可能である。本発明の半導体装置、つまりMTJ素子等スピンバルブ素子を含む不揮発性ラッチ回路を含む半導体装置を製造することによるデメリットは、従来の製造プロセスと比較して小さい。さらに、本発明のMTJ素子は、ロジック回路を構成するトランジスタ上層の配線層に形成することが可能である。つまりMTJ素子は、シリコン基板上のトランジスタの形成領域に面積的な影響を与えることがない。このため、MTJ素子の形成によるシリコン基板面積の占有を生じることがなく、微細化に対するデメリットがなく、微細化を有利に進めることが可能になる。
【0021】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本実施の形態の記載内容に限定して解釈すべきではない。なお、実施の形態の全体を通して同じ要素または部材には同じ符号を付するものとする。
【0022】
図1は、本発明の一実施の形態である半導体装置の概要を例示した回路図である。本実施の形態の半導体装置は、電源線Vdd,Vss、仮想電源線v−Vdd,v−Vss、高しきい値電圧のMOSFETHvt−Tr1,Hvt−Tr2、組合せ論理回路1、不揮発性ラッチ回路NVL1,NVL2,・・・,NVLnを有する。
【0023】
電源線VddおよびVssは、実際に半導体装置に供給される電源電圧を供給する電源線である。半導体装置への電源供給が遮断される場合、たとえばパワーオフの状態では、VddおよびVssへの電力供給は行われないが、スタンバイ状態の場合にはVddおよびVssへの電力供給は継続される。Vddの電位にはたとえば1.8V、Vssの電位にはたとえば接地電位を例示できる。
【0024】
仮想電源線v−Vddおよびv−Vssは、組合せ論理回路1、不揮発性ラッチ回路NVL1〜nを駆動する電源線である。仮想電源線v−Vddおよびv−Vssは、各々Hvt−Tr1およびHvt−Tr2を介してVddおよびVssに接続される。半導体装置が通常動作時にある場合はHvt−Tr1およびHvt−Tr2はオン状態とし、v−Vddおよびv−Vssの電位は各々VddおよびVssとほぼ一致する。半導体装置がスタンバイ状態にあるときには、Hvt−Tr1およびHvt−Tr2はオフ状態になり、Vddからv−Vddへの電力供給およびVssからv−Vssへの電力供給は遮断される。これによりスタンバイ状態での電力消費を節減できる。
【0025】
高しきい値電圧のMOSFETHvt−Tr1,Hvt−Tr2は、組合せ論理回路1を構成するMOSFETのしきい値電圧より高いしきい値電圧を有するMOSFETである。前記した通りHvt−Tr1およびHvt−Tr2は、各々Vddとv−VddおよびVssとv−Vssとの接続を遮断する機能を持つ。Hvt−Tr1およびHvt−Tr2は、高しきい値電圧のトランジスタなので、オフ電流が小さく、よって消費電力の抑制効果が大きい。Hvt−Tr1およびHvt−Tr2のオン・オフ制御は、ゲートに入力される制御信号SIG1,SIG2によって行われる。
【0026】
組合せ論理回路1は、任意のロジック回路であり、所定の機能が実現されるように任意に設計される。組合せ論理回路1は、前記した通り低しきい値電圧のMOSFETで構成される。低しきい値電圧のMOSFETで構成することにより動作速度を高くすることができる。
【0027】
不揮発性ラッチ回路NVL1〜nは、ラッチ状態を不揮発的に記録するラッチ回路である。なお本明細書では1ビットのレジスタもラッチ回路に含めて表現する。不揮発性ラッチ回路NVL1〜nは、組合せ論理回路1内の任意のノードに接続される。すなわち、スタンバイ状態に入る際に組合せ論理回路1内でその状態を記録することが必要な出力部等に本不揮発性ラッチ回路を挿入することが可能である。あるいは、本来のロジック機能を実現するために必要なラッチ、フリップフロップ、レジスタ等の状態記録回路の全部または一部を本不揮発性ラッチ回路に置き換えることができる。
【0028】
これにより、回路がスタンバイ状態に入り、仮想電源線間の電圧がデータリテンション電圧を下回っても、記録が必要な部分のデータを消失することが無い。また、本実施の形態の半導体装置では、不揮発性ラッチ回路が任意のノードに個別に接続されるので、必要なデータをメモリアレイ等、ロジック回路等と別に設けたメモリ領域に記録しあるいは読み出す必要が無い。これにより、スタンバイ状態に入る際のデータ退避あるいは復帰のための特別な操作は必要なくなる。勿論、ロジック回路内の状態を記録するためのメモリアレイ領域を設ける必要も無い。
【0029】
また、従来の揮発性のラッチ回路等を不揮発性ラッチ回路に置き換えることが可能なので、従来のロジック回路設計システムに不揮発性ラッチ回路の要素を追加するだけで従来の設計システムをそのまま用いることが可能である。本実施の形態の半導体装置を設計するために、従来の設計システムの方法論的な変更等大幅な変更は必要ない。
【0030】
図2は、不揮発性ラッチ回路の一例を示した回路図である。なお、NVL1〜nは各々同一の不揮発性ラッチ回路を適用できる。よって、図2においては不揮発性ラッチ回路の一つについて例示する。不揮発性ラッチ回路には、センス・ラッチ回路部C1と書込電流生成回路C2とを有する。不揮発性ラッチ回路は、入力信号INおよびINバーを受けて、出力信号OUTおよびOUTバーを出力する。また、不揮発性ラッチ回路には、制御信号REFRESHNおよびDATAGETが入力される。これら制御信号の動作については後述する。なお、信号SとSバーとは相補的な関係にあり、Sが「Highレベル」にある場合Sバーは「Lowレベル」にあり、Sが「Lowレベル」にある場合Sバーは「Highレベル」にある。図においてバーは記号上の横線として示す。また、ここでは入力信号INおよびINバーを両方入力する例を示しているが、入力信号INのみを入力し、適当なインバータによって入力信号INバーを生成させても良い。同様に出力信号OUTのみを取り出し、適当なインバータによってOUTバーを生成しても良い。本実施の形態の不揮発性ラッチ回路の後段に接続されるロジック回路において、出力信号OUTあるいはOUTバーのみが必要な場合、何れか一方のみが出力されても良いことは勿論である。
【0031】
センス・ラッチ回路部C1には、インバータ回路INV1,INV2を含む。INV1は、pチャネル型のMOSFET(Metal Oxide Semiconductor Field Effect Transistor)Tr1とnチャネル型のMOSFETTr2とからなる。INV1の入力はTr1とTr2との共通のゲートであり、INV2の出力ノードn2に接続される。Tr1のソースは電源電圧Vddに接続され、Tr1のドレインはTr2のドレインに接続される。またTr2のソースは後に説明するトンネル磁気抵抗素子MTJ0の一端に接続される。Tr1のドレインとTr2のドレインとの接続点はINV1の出力ノードn1である。出力ノードn1は、出力信号OUTバーを出力する。
【0032】
INV2はpチャネル型MOSFETTr3とnチャネル型MOSFETTr4とからなる。INV2の入力はTr3とTr4との共通のゲートであり、INV1の出力ノードn1に接続される。Tr3のソースは電源電圧Vddに接続され、Tr3のドレインはTr4のドレインに接続される。またTr4のソースは後に説明するトンネル磁気抵抗素子MTJ1の一端に接続される。Tr3のドレインとTr4のドレインとの接続点はINV2の出力ノードn2である。出力ノードn2は、出力信号OUTを出力する。
【0033】
ここで、不揮発性ラッチ回路を構成するトランジスタとしてMOSFETを例示しているが、ゲート絶縁膜が窒化珪素その他の絶縁膜からなるMISFET(Metal Insulator Semiconductor FET)であってもよく、また、バイポーラトランジスタであってもよい。以降に説明するMOSFETについても同様である。さらに、Tr1とTr3とを抵抗素子等の適当な負荷素子に置き換えてもよい。
【0034】
センス・ラッチ回路部C1には、さらにトンネル磁気抵抗素子MTJ0,MTJ1を含む。MTJ0およびMTJ1は、少なくともピン層、絶縁膜およびフリー層の3層を有する。MTJ0およびMTJ1は、ピン層とフリー層との磁化方向が相違する場合にピン層からフリー層に達する径路の抵抗値が高く、磁化方向が一致する場合に抵抗値が低くなる抵抗素子である。本実施の形態では、MTJ0が低抵抗値を示す場合(つまりフリー層とピン層との磁化方向が一致する場合)にはMTJ1は高抵抗値を示す(つまりフリー層の磁化方向がピン層の磁化方向と相違する)ように構成される。このような構成は、以下のように書込みデータ線DWLを配置することにより実現できる。たとえばDWLへのある方向の電流通過に対して、たとえばMTJ0に対してはピン層と同じ方向の磁場が発生するように、MTJ1に対してはピン層と異なる方向に磁場が発生するようにDWLを配置する。これにより、ある方向のDWL通過電流によって、常に、MTJ0かMTJ1の何れか一方のフリー層はそのピン層との磁化方向が一致し、他方のフリー層の磁化方向はそのピン層の磁化方向と相違するようになる。つまり、MTJ0の抵抗値とMTJ1との抵抗値は何れか一方が大きく他方が小さくなる。DWLへの通過電流の方向を逆にすることによりMTJ0とMTJ1との抵抗値の大小関係を逆にすることができる。MTJ0,MTJ1とDWLとの配置については後述する。
【0035】
なお、ここでは、MTJ0およびMTJ1をスピンバルブ素子の一例として示すが、トンネル磁気抵抗効果(TMR)以外の磁気抵抗効果(GMR、AMR)を用いるスピンバルブ素子に置き換えることが可能である。また、ここではMTJ0,1の何れの抵抗素子もトンネル磁気抵抗素子を例示するが、何れか一方が固定抵抗値の純抵抗であっても良い。この場合、MTJの抵抗がRh〜Rlの範囲で変化するとすれば、Rh>R>Rl(ただしRは純抵抗の抵抗値)の関係を有することが必要である。
【0036】
センス・ラッチ回路部C1には、さらにpチャネル型のMOSFETTr5,Tr6とnチャネル型のMOSFETTr7とを有する。Tr5およびTr6のソースはVddに接続され、Tr5のドレインはn1に、Tr6のドレインはn2に接続される。Tr7のドレインはMTJ0とMTJ1の他端を接続した接続点SETに接続され、Tr7のソースは接地される。Tr5,Tr6,Tr7の各ゲートには制御信号REFRESHNが入力される。Tr5,Tr6,Tr7の動作については後述する。なお、Tr5およびTr6の駆動力がTr2およびTr4のそれに比べて十分に大きい場合、Tr7はなくても良い。ここで、駆動力は、代表的にはオン抵抗の小ささで表すことができる。
【0037】
書込電流生成回路C2には、nチャネル型のMOSFETTr8,Tr9,Tr10,Tr11,Tr12を有する。Tr8およびTr9のドレインはVddに接続される。Tr8およびTr9のソースは各々Tr10およびTr11のドレインに接続され、Tr10およびTr11のソースが互いに接続されてTr12のドレインに接続される。Tr12のソースは接地される。Tr8およびTr11のゲートには入力信号INが入力され、Tr9およびTr10のゲートには入力信号INバーが入力される。Tr8のソースとTr10のドレインの接続部はデータ書込み線DWLの出力ノードn3であり、また、Tr9のソースとTr11のドレインの接続部はDWLの出力ノードn4である。たとえば入力信号INがHighレベルにあるときTr8はオン状態でありn3は電位Vddの電源につながる(INバーはLowレベルなのでTr10はオフ状態である)。一方、Tr11はオン状態であるからTr12がオン状態の時にはn4は接地電位につながる。つまりこの状態の場合DWLには矢印の正方向に電流i(i>0)が流れる。逆に入力信号INがLowレベルの時にはDWLには矢印の逆方向に電流iが流れる。Tr12のゲートには制御信号DATAGETが入力される。DATAGETとしてHighレベルが印加されている期間にのみDWLに書込み電流が流れる。
【0038】
なお、ここでは書込電流生成回路C2として上記のような構成を例示するが、入力信号INあるいはINバーに応答して、書込みデータ線DWLに流れる電流の方向を制御できる回路である限り、前記構成に代えることができる。
【0039】
図3は、本実施の形態の不揮発性ラッチ回路の一部を例示した平面図(a)および断面図(b)である。図3では、不揮発性ラッチ回路の全体を示しているわけではない。また、図示する不揮発性ラッチ回路の一部は、単一の半導体基板(チップ)に形成されるロジック回路の一部を構成する。なお、図3(b)の断面図は、図3(a)の平面図におけるb−b線断面を示す。
【0040】
半導体基板1s上には素子分離領域2が形成され、素子分離領域2で囲まれた活性領域3に不揮発性ラッチ回路を構成するMOSFETが形成される。MOSFETは前記したTr1等である。
【0041】
半導体基板1sはたとえば単結晶シリコンからなる。MOSFETがnチャネル型の場合、半導体基板1s自体がp型であるか、半導体基板1sにp型ウェル領域が形成される。MOSFETがpチャネル型の場合、半導体基板1s自体がn型であるか、半導体基板1sにn型ウェル領域が形成される。
【0042】
素子分離領域2はたとえば酸化シリコンからなる。素子分離領域2はたとえば半導体基板1sの表面に溝を形成した後に酸化シリコン膜をCVD(Chemical Vapor Deposition)法等により形成し、CMP(Chemical Mechanical Polishing)法を用いて溝以外の領域の酸化シリコン膜を除去して形成される。活性領域3は、素子分離領域2で囲まれた領域である。
【0043】
活性領域3上にはMOSFETのゲート絶縁膜4が形成され、その上にさらにMOSFETのゲート電極5が形成される。ゲート電極5の両側の活性領域3の表面付近には、MOSFETのソースまたはドレインとなる半導体領域6が形成される。ゲート電極5は、たとえば低抵抗化された多結晶シリコン膜で形成される。低抵抗化のためには、たとえばボロンまたはリンが高濃度にドープされる。なお、多結晶シリコン膜の低抵抗化のために表面を金属シリサイド化しても良く、また中間層を介してタングステン等の金属を表面に形成しても良い。ゲート絶縁膜4は、たとえば熱酸化法あるいは熱CVD法等で形成されたシリコン酸化膜である。半導体領域6には、MOSFETがnチャネル型の場合、たとえばリン等のn型不純物がドープされる。MOSFETがpチャネル型の場合、ボロン等のp型不純物がドープされる。半導体領域6の表面は低抵抗化あるいはコンタクト抵抗の低減のために金属シリサイド化されても良い。なお、半導体領域6はゲート電極をマスクに用いて自己整合で形成される。
【0044】
半導体領域6の上部にはプラグ7を介して第1層金属配線M1(8)が形成される。プラグ7と配線M1の形成には、ダマシンプロセスを用いることができる。つまり、シリコン酸化膜等からなる層間絶縁膜を堆積後、その表面をたとえばCMP法で平坦化し、接続孔あるいは配線溝をたとえばドライエッチング法で形成する。その後導電材料(たとえばタングステン、銅、アルミニウム等)を堆積し、接続孔、配線溝以外の領域の層間絶縁膜表面の余分な導電材料をたとえばCMP法で除去する。これらダマシンプロセスは後に説明する配線、プラグ等の形成にも適用できる。後述の説明においてダマシンプロセスの説明は省略する。
【0045】
第1層金属配線M1の上部にはプラグ9を介して第2層金属配線M2(10,11)が形成される。M2には、データ書込み線DWLを含む。データ書込み線DWLは図3(a)の平面図に図示するようにU字型にパターニングされる。一般にMTJのピン層の磁化方向は、外部磁界を加えた状態で、温度を上昇しさらに下降させることにより揃えられる。すなわち、反強磁性体の常磁性状態への磁気転移温度であるネール温度以上に一旦温度を上昇し、このネール温度以上の温度から外部磁界を印加しつつ温度を下降させることにより、磁化方向を揃える。図3(a)の場合、ピン層の磁化方向はx方向またはその負の方向に揃えて形成される。このような状況下で、DWLのある方向に電流を流せば、その磁界によってフリー層の磁化方向がMTJ0とMTJ1とでは相反する方向になる。すなわち前記した通り、MTJ0とMTJ1の抵抗値の大小関係を生ずることができ、DWLの通過電流方向によってその大小関係を反転させることができる。
【0046】
第2層金属配線M2の上部には、絶縁膜を介してローカル配線12が形成され、ローカル配線12上には磁気抵抗素子MTJ0,MTJ1が形成される。さらにMTJ0,MTJ1の上部には、第3層金属配線M3が形成される。
【0047】
M2とローカル配線12との間の絶縁膜の膜厚は、たとえば50〜100mと薄くする。十分に薄い膜厚とすることにより、DWLによって生成される磁界が十分な大きさでMTJ0,MTJ1のフリー層に達するようにする。また、十分薄い膜厚とすることにより、ローカル配線12に接続するためのコンタクトホールにプラグ(スタッド)等の接続部材を形成する必要がなくなる。
【0048】
図示するようにMTJ0,MTJ1は、DWLの上部に形成される。すなわち、DWLにより生成される磁界の影響を受ける位置に形成される。MTJ0,MTJ1は、前記のとおり強磁性体のフリー層13、絶縁層14、強磁性体のピン層15、反磁性層16を含む。これら各層あるいはその上下端層に適当な中間層を設けても良い。フリー層13およびピン層15にはたとえばコバルト(Co)膜を用い、反磁性層16にはたとえばFeMn膜を用いることができる。また、絶縁層14には、シリコン酸化膜あるいはアルミナ(Al2O3)膜を用いることができる。これら薄膜はスパッタ法あるいはCVD法を用いて形成できる。なお、フリー層13とローカル配線12との間および反磁性層16の上層にチタン等の金属層を形成しても良い。
【0049】
また、図示するようにMTJ0およびMTJ1は、第2層金属配線M2と第3層金属配線との間の層間絶縁膜に形成される。このため、MTJにのみ占有されるデバイスの平面積は実質的にゼロであり、MTJを形成することによる面積的なデメリットはほとんどない。また、MTJを形成するために必要なフォトマスクは、ローカル配線12と第2層金属配線10とを接続するためのコンタクトホール形成のためのマスクと、ローカル配線12をパターニングするためのマスクと、MTJの各層をパターニングするためのマスクとの高々3枚である。全ての製造プロセスに占める割合からすると、この3枚のマスクに対応するフォトリソグラフィプロセスの追加は十分小さいレベルであり、従来のロジック回路の製造プロセスと比較して本実施の形態の不揮発性ラッチ回路の製造プロセスにおける工程負荷の増加は小さいといえる。しかも、MOSFETを製造した後の工程は、CVD、スパッタ等400℃以下の低温プロセスであり、MTJを形成することによるMOSFETの劣化の心配もない。
【0050】
上記のようなデバイス構成により、図2に示す不揮発性ラッチ回路が実現できる。ただし、図3に示したデバイス構成はあくまでも例示であり、他の構成によって図2の回路を実現することも可能である。
【0051】
上記に説明した不揮発性ラッチ回路の動作は以下の通りである。図4は、不揮発性ラッチ回路の動作を説明するためのタイミングの一例を示した図である。まず、データ書込み動作を説明する。
【0052】
時刻t1で入力信号INおよびINバーが入力され、時刻t1〜t4の間、図示するようにINはHighレベル、INバーはLowレベルに維持されたとする。時刻t1〜t4の間、図2に示すTr8およびTr11はオン状態、Tr9およびTr10はオフ状態になる。時刻t1〜t2の間はノードn3の電位はVdd−Vthであるが(ここで、VthはTr8等トランジスタのしきい値電圧である)、Tr12がオフ状態であるのでノードn4の電位もVdd−Vthであり、データ書込み線DWLには電流は流れない。
【0053】
時刻t2で制御信号DATAGETがHighレベルに変わるとTr12がオン状態になる。この時点でn4の電位が接地電位に向かって下がり、DWLにデータ書込み電流が流れ出す。電流の方向は矢印の方向である。DWLへの電流通過によりDWL周辺に磁界を発生させ、トンネル磁気抵抗素子MTJ0,MTJ1のフリー層の磁化方向を変化あるいは維持させる。なお、ピン層の磁化方向は、前記したINおよびINバーの状態の場合にMTJ0の抵抗値がMTJ1に比較して小さくなるようなフリー層およびピン層の磁化方向関係となるよう予め決定されているとする。
【0054】
時刻t3でDATAGETがLowレベルになるまでデータ書込み電流が維持される。電流はMTJ0,MTJ1のフリー層の磁化方向が変化するに必要な最小時間以上流す必要があるので、時刻t3にはそのような最小時間を確保できる時間を設定する。磁化反転に必要な時間(t3−t2の最小時間)は1ns以下である。たとえば、2001年2月刊行の、松山公秀著、「磁性ランダムアクセスメモリの現状と課題」、日本応用磁気学会誌、Vol.25,No.2,pp.51−58に記載されているように、磁化反転に必要な時間を1ns以下にできることが知られている。
【0055】
このようにして入力信号状態がMTJ0,MTJ1に反映され、データ書込み動作が終了する。なお、入力信号は時刻t3以降も所定のデータホールドタイムを確保するため、時刻t4まで維持される。なお、時間(t3−t1)はデータセットアップタイムであり、時間(t4−t3)はデータホールドタイムである。
【0056】
本実施の形態の書込み動作では、入力信号が入力されただけではDWLに電流は流れず、DWLへの電流印加は制御信号DATAGETのみによって制御される。よって、入力信号に要求されるタイミング仕様は所定のデータセットアップタイムおよびデータホールドタイムを確保するだけであり、INとINバーのタイミングを完全に一致させる必要がない。また、DATAGET信号がHighレベルにある時間はMTJのスイッチングタイム以上であれば良く、Tr12によってその時間を最小限に制御することができる。これによりデータ書込みにかかる消費電流を最小限に抑制することが可能になる。なお、消費電流および入力信号のタイミングを考慮しなければTr12は特に必要ではない。
【0057】
次に、MTJからの情報の読み取り動作を説明する。時刻t5で制御信号REFRESHNがHighレベルからLowレベルに変化し、時刻t7でHighレベルに復帰する場合を考える。
【0058】
時刻t5以前では、Tr5およびTr6はオフ状態であり、Tr7はオン状態であるので、MTJへの書込みに関わらずそれ以前の状態が保持されている。なお、Tr7がオン状態であってもTr1およびTr2、Tr3およびTr4がC−MOS構造を持つので電流は流れず、消費電流は節約されている。
【0059】
時刻t5でREFRESHNがLowレベルに変わると、Tr5およびTr6がオン状態に、Tr7がオフ状態に変わる。Tr5およびTr6がオン状態、Tr7がオフ状態であるので、ノードn1およびn2の電位がVddになり、その結果Tr2およびTr4がオン状態になる。したがって、Tr2およびMTJ0を通して、また、Tr4およびMTJ1を通して、SETはVdd−Vthにプリチャージされる。同時にTr7がオフ状態になるのでこのプリチャージによる定常電流は流れない。このためリフレッシュ(データ読み取り)時の消費電流を最小限に抑制できる。
【0060】
プリチャージ以前のn2およびn1の電位(出力信号OUTおよびOUTバー)が図4に示すように各々LowレベルおよびHighレベルであったとすると、プリチャージによりOUT(ノードn2)がHighレベルに変化する。図4ではプリチャージに要する時間をt6−t5としている。
【0061】
時刻t7でREFRESHNがHighレベルに変わると、Tr5およびTr6がオフ状態に、Tr7がオン状態に変わる。この状態では、Tr1およびTr2、Tr3およびTr4がインバータとしての動作を開始し、ノードn1とノードn2の何れか一方がHighレベルに、他方がLowレベルになろうと動作する。この過渡状態における初期では、n1およびn2の何れもがHighレベルにあるためTr2およびTr4の何れもがオン状態にあり、またTr7もオン状態にあるためn1およびn2の電位は回路の時定数に従って接地電位に遷移する動作に入る。n1およびn2の何れか先に電位が低下した方がTr2あるいはTr4をオフ状態にして定常状態になる。Tr2が先にオフ状態に入った場合はn1がHighレベル、n2がLowレベルの定常状態になる。Tr4が先にオフ状態に入った場合はn1がLowレベル、n2がHighレベルの定常状態になる。つまり、Tr1およびTr2、Tr3およびTr4からなる回路は、ノードn1およびn2の電位差をロジックレベルに増幅するセンス回路の役割を持つ。なおこの回路において、その状態遷移の期間にのみ電流が流れ、状態が安定化している期間には電流が流れないので、電力消費は極めて小さくなる。
【0062】
何れのノードが先に電位が低下するかは前記した通り回路の時定数で決まる。n1の時定数は、主にMTJ0の抵抗値と、Tr2およびTr7のオン抵抗と、浮遊容量とで決定され、n2の時定数は、主にMTJ1の抵抗値と、Tr4およびTr7のオン抵抗と、浮遊容量とで決定される。回路の浮遊容量はあまり大きくなく、回路を対称形に作れば、n1側とn2側の浮遊容量はほぼ同じになるので、ほぼMTJの抵抗値で時定数の違いが決まる。前記した状態では、MTJ0の方が抵抗値が小さいので、n1の電位の方が先に低下し、Tr4が先にオフ状態になる。つまりn2(OUT)がHighレベルにn1(OUTバー)がLowレベルに定常化する。図4では、この遷移時間をt8−t7としている。
【0063】
上記のように、MTJに記録された状態を読み出して出力信号OUTおよびOUTバーとして出力する。この読み出し動作はREFRESHN信号を契機に行うが、たとえば電源投入を契機に読み出しを行うことも可能である。また、前記したプリチャージ動作の際、ノードn1およびn2の電位は必ずしも一致する必要がない。つまり、プリチャージ動作の途中でも、インバータペアからなるラッチ回路がプリチャージ後にMTJの抵抗値の相違を反映した状態になるようにn1およびn2の電位が上がっていれば良いので、Tr2およびTr4がともに十分なオン状態になる電位を実現できる限り、たとえばTr7を抵抗素子等の電流制限素子に置き換えることができる。また、Tr5とTr6の駆動力を十分に大きくできる場合は、SETノードを接地電位に直結することも可能である。
【0064】
なお、制御信号DATAGETのHigh状態とREFRESHNのLow状態とを時間的に重ね合わせることができる。重ね合わせの条件として、REFRESHNの立上りエッジまでに、MTJの状態が確定するようになっていることが必要である。
【0065】
また、DATAGETのHigh状態とREFRESHNのLow状態は時間的に任意に離すことができる。すなわち、入力データの取り込みタイミングと出力データを有効にするタイミングとを任意に設定することが可能である。これにより、本回路をマスタースレーブタイプのフリップフロップのように動作させることが可能になる。
【0066】
図5は、電源電圧Vdd(v−Vdd)を遮断した場合の動作をシミュレートした結果を示す図である。縦軸は電圧であり、横軸は時間である。約21nsの時点で電源電圧を遮断し、約30nsでVddは完全に0Vになっている。その後、約40nsで電源電圧を復帰し始め、約50nsでVddはほぼ完全に復帰する。この電源の復帰に追随して、出力OUTバーと出力OUTは電源遮断前の状態に自動的に復帰することがわかる。なお、ほぼ電源電圧が復帰した約49nsの時点でリフレッシュ動作(データ読み取り)を行い、約51nsでリフレッシュ動作を完了している。仮に電源電圧の復帰に伴ってデータ復帰が自動的に行われなくても、このリフレッシュ動作により、ラッチ状態は、電源遮断前の状態に復帰する。図6はリフレッシュ動作の部分を拡大して示した図である。縦軸は電圧であり、横軸は時間である。ただし、時間軸の絶対値は図5と対応していない。9.0nsの時刻にREFRESHN信号をLowレベルにし始め、約9.5nsでREFRESHN信号はほぼLowレベルに達する。OUT(n2電位)およびOUTバー(n1電位)はREFRESHN信号に約0.2ns遅れて変化し、約9.7nsでプリチャージが終了している。SETの電位もほぼこの動作に追随する。時刻11.0nsでREFRESHN信号をHighレベルにし始めると、約0.2ns遅れてOUT(n2電位)およびOUTバー(n1電位)が低下し始め、約11.3nsの時点でOUTバー(n1電位)がHighレベルにOUT(n2電位)がLowレベルに分かれて11.7nsには定常状態に達する。なお、このシミュレーションでは、REFRESHNの立上り時間、立下り時間を0.5nsとしているが、これらを小さくすることによりさらに回路の動作を速くすることができる。
【0067】
上記した通り、本実施の形態の不揮発性ラッチ回路は、その動作速度としてnsオーダの高い動作速度を確保できる。このため、不揮発性ラッチ回路NVL1〜nへの状態(データ)の記録あるいは読み出しは、ロジック回路の動作周期(クロック)ごとに行うことが可能である。動作周期毎にデータを不揮発性ラッチ回路に書き込んでも、ロジック回路の動作速度を損なうことは無い。この点は、不揮発性メモリ素子としてEEPROM(Electrical Erasable Programmable Read Only Memory)やフラッシュEEPROMを用いた場合と比較した大きな利点となる。つまりEEPROM等ではその書込み消去のための時間はロジック周期に比較して遅く、ロジック回路の動作に同期させて書込み・消去動作を行うことは不可能だからである。また、EEPROM等では書込み・消去のために高電圧が必要であるが、本実施の形態の不揮発性ラッチ回路には高い電圧は必要でない。この点も本実施の形態の半導体装置の利点として挙げることができる。
【0068】
なお、本実施の形態の不揮発性ラッチ回路は、ロジック回路を構成するトランジスタを形成した後に、MTJ素子を配線層に追加することによって形成することが可能である。MTJの形成は、高々3枚(プロセスの選択によっては2枚)のマスクおよびフォトリソグラフィ工程を追加するのみで可能である。つまり、半導体装置形成工程の全体と比較すれば、少ない工程の追加で本実施の形態の不揮発性ラッチ回路が形成可能である。このようなプロセス上のメリットは、EEPROM等フローティングゲート方式の不揮発性記録素子の場合と比較するとその優位性が顕著であることがわかる。つまりEEPROMはフローティングゲートを形成するためにロジック回路を構成する通常のMOSFETの形成工程とは相違する複雑なプロセスが必要である。一方、本実施の形態の不揮発性ラッチ回路は通常のロジック回路用MOSFETの形成プロセスに、前記した通り比較的簡単なプロセスを追加することによって形成が可能である。EEPROMの形成工程と比較すれば本実施の形態の不揮発性ラッチ回路の形成工程は簡単なものであり、プロセス負荷およびコスト低減の観点からその優位性は明白である。
【0069】
また、ロジック周期毎に状態(データ)を記録するので、突然の電源遮断が生じた場合にもデータは記録され、速やかな復帰が実現できる。
【0070】
なお、不揮発性ラッチ回路へのデータの書込みは、必ずしもロジック周期毎に行う必要は無い。スタンバイモードに入る際にのみ、つまりHvt−Tr1およびHvt−Tr2がオフ状態になる直前にのみデータが記録されても良い。この場合、スタンバイモードに入る契機を検出して必要な記録動作を行う必要がある。
【0071】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更することが可能である。
【0072】
たとえば、本実施の形態で例示した不揮発性ラッチ回路は、あくまでも例示である。たとえば図7に示すような不揮発性ラッチ回路を用いることも可能である。図7は本発明に適用できる不揮発性ラッチ回路の他の例を示した回路図である。図7に示す不揮発性ラッチ回路は、MTJ1およびMTJ2を有し、データ書込みの際には、データライト制御信号DWをHighレベルにすることによってMTJ1およびMTJ2への書込み電流を流す。書込み電流は、レジスタ20の出力に応じてMTJ1に示す矢印の方向あるいはMTJ2に示す矢印の方向の何れかの方向に流れる。これによってレジスタ20の出力状態を記録できる。データの読み出しは、データリストア制御信号DRSをLowレベルとすることにより、MTJ1およびMTJ2の抵抗値大小関係をアンプ・ラッチ回路21によって検出し、これをロジックレベルに増幅してラッチする。アンプ・ラッチ回路21の出力はレジスタ20にフィードバックされ、レジスタ値をその値にセットする。
【0073】
また、前記実施の形態では、仮想電源線v−Vdd,v−Vssをともに有する場合の例を説明したが、図8に示すように、v−VddおよびHvt−Tr1がなく、Vddから直接電源電位が供給される構成でも良い。この場合、スタンバイ状態は、Hvt−Tr2を遮断することによって実現されることは言うまでもない。逆に、図9に示すように、v−VssおよびHvt−Tr2がなく、Vssから直接電源電位(接地電位)が供給される構成でも良い。この場合、スタンバイ状態は、Hvt−Tr1を遮断によって実現されることは勿論である。
【0074】
また、データ書込み線DWLは1本である必要は無く、複数本で構成しても良い。この場合、複数本のデータ書込み線による合成磁界によってMTJのフリー層を磁化することができ、書込み電流を小さくすることが可能になる。
【0075】
また、記録が必要な全てのノードに不揮発性ラッチ回路を備える場合には、高しきい値電圧のトランジスタHvt−Tr1,2および仮想電源線v−Vdd,v−Vssを省略することが可能である。この場合スタンバイ状態では、VddおよびVssへの電圧供給が遮断されることになる。
【0076】
また、記録が必要でないノードのラッチ回路は前記した不揮発性ラッチ回路にする必要はない。つまり、半導体装置のロジック回路内には揮発性のラッチ回路と不揮発性のラッチ回路とを混在させることが可能である。
【0077】
また、前記した不揮発性ラッチ回路を直列接続することによってスキャンチェインを構成すること、信号出力部にバッファを設けること、信号出力がOUTもしくはOUTバーの何れか一方のみでもよいこと、入力信号INあるいはINバーの一方からインバータを用いて他方の入力信号を生成できること、若干の配線変更とともにpチャネル型MOSFETとnチャネル型MOSFETとを入れ替えたり、nチャネル型MOSFETの代わりにpチャネル型MOSFETを使用すること等、その他の変更が可能なことは言うまでもない。
【0078】
また、前記実施の形態では、データ書込み線DWLをMTJとは電気的に絶縁した状態で配置した例を説明したが、MTJに接して形成されても良く、この場合、データ書込み以外の用途に配線が用いられても構わない。
【0079】
また、MTJの記憶状態には「0」または「1」の2値の場合を例示した。磁化の状態に中間値を持たせてもよい。ただし、MTJ0とMTJ1との抵抗値の大小関係は明確に保持されるものとする。
【0080】
前記した実施の形態における各部材の材料はあくまでも例示である。所定の性能が達成できる限り他の材料を用いることも可能である。たとえば半導体材料はシリコンに限らず、化合物半導体を用いることも可能である。
【0081】
【発明の効果】
本願で開示される発明のうち、代表的なものによって得られる効果は、以下の通りである。すなわち、MTCMOS回路を用いた高速動作および低消費電力を実現するロジック回路において、その本来の特性を損なうことなく、スタンバイ状態におけるロジック回路内のラッチ状態を保持することができる。また、正常動作時のロジック動作の高速性を損なうことなく、スタンバイ状態におけるラッチ状態の保持を実現することができる。また、正常動作状態からスタンバイ状態への速やかな移行と、スタンバイ状態から正常動作状態への速やかな復帰を実現するロジック回路を実現することができる。さらに、これらロジック回路を従来の製造工程に若干の追加工程を追加するのみで、実質的な工程負荷の増加およびコストの上昇を来たすことが少ない半導体装置の製造技術を提供できる。
【図面の簡単な説明】
【図1】本発明の一実施の形態である半導体装置の概要を例示した回路図である。
【図2】不揮発性ラッチ回路の一例を示した回路図である。
【図3】本発明の一実施の形態である不揮発性ラッチ回路の一部を例示した平面図(a)および断面図(b)である。
【図4】不揮発性ラッチ回路の動作を説明するためのタイミングの一例を示した図である。
【図5】電源電圧Vdd(v−Vdd)を遮断した場合の動作をシミュレートした結果を示す図である。
【図6】リフレッシュ動作の部分を拡大して示した図である。
【図7】本発明に適用できる不揮発性ラッチ回路の他の例を示した回路図である。
【図8】本発明の実施の形態の半導体装置の他の例の概要を示した回路図である。
【図9】本発明の実施の形態の半導体装置のさらに他の例の概要を示した回路図である。
【図10】MTCMOS回路の一例を示した回路図である。
【図11】従来技術におけるラッチ状態保持手段の一例を説明する回路図である。
【図12】従来技術におけるラッチ状態保持手段の他の例を説明する図である。
【図13】従来技術におけるラッチ状態保持手段のさらに他の例を説明する図である。
【符号の説明】
1…組合せ論理回路、1s…半導体基板、2…素子分離領域、3…活性領域、4…ゲート絶縁膜、5…ゲート電極、6…半導体領域、7,9…プラグ、10…第2層金属配線、12…ローカル配線、13…フリー層、14…絶縁層、15…ピン層、16…反磁性層、20…レジスタ、21…アンプ・ラッチ回路、C1…センス・ラッチ回路部、C2…書込電流生成回路、D1…ダイオード、DATAGET…制御信号、DRS…データリストア制御信号、DW…データライト制御信号、DWL…データ書込み線、Hvt−Tr1,Hvt−Tr2…高しきい値電圧MOSFET(トランジスタ)、IN,INバー…入力信号、INV1,INV2…インバータ回路、M1…第1層金属配線、M2…第2層金属配線、M3…第3層金属配線、MTJ0,MTJ1…トンネル磁気抵抗素子、NVL1〜n…不揮発性ラッチ回路、OUT,OUTバー…出力、REFRESHN…制御信号、SIG1…制御信号、Vdd,Vss…電源線、v−Vdd,v−Vss…仮想電源線。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device having a logic circuit designed for low power consumption. In particular, a semiconductor device in which the power consumption for maintaining the state is completely cut off and the return from the standby mode is extremely quick while maintaining the state of the latch or register circuit (hereinafter simply referred to as a latch circuit) in the standby mode. Applicable to provision.
[0002]
[Prior art]
A C-MOSFET (Complimentary Metal Oxide Semiconductor Field Effect Transistor) circuit using a transistor having a plurality of threshold voltages is known as means for reducing the power consumption of the circuit while realizing high-speed operation of the circuit. A multi-threshold voltage (MT) CMOSFET circuit is hereinafter abbreviated as an MTCMOS circuit. FIG. 10 is a circuit diagram showing an example of an MTCMOS circuit. The MTCOMS circuit has virtual power supply lines v-Vdd and v-Vss in addition to the power supply lines Vdd and Vss. Vdd and v-Vdd are connected by a high threshold voltage transistor Hvt-Tr1, and Vss and v-Vss are connected by a high threshold voltage transistor Hvt-Tr2. The logic circuit is composed of a low threshold voltage transistor to form a LowVt circuit. The LowVt circuit is an example, and an arbitrary logic circuit that realizes a predetermined function is configured. Here, in order to operate the logic circuit (LowVt circuit) normally, it is necessary to apply the power supply voltage, and the power supply voltage to the LowVt circuit is supplied from v-Vdd and v-Vss. Since the response speed of the logic circuit is preferably as high as possible, the logic circuit is configured by transistors having a low threshold voltage. This is because if the threshold voltage is low, the turn-on time can be shortened to achieve a high operating speed. On the other hand, a transistor having a low threshold voltage is not preferable from the viewpoint of saving power consumption. That is, a transistor having a low threshold voltage has a large off-leakage current, and this off-leakage current cannot be ignored when a large number of gates are connected. In particular, when the circuit is in a non-operating state or in a standby mode (hereinafter simply referred to as a standby state), an off-leakage current flows even though the circuit is not operating, and wasteful power is consumed.
[0003]
Therefore, when the circuit enters the standby state, the virtual power supply lines v-Vdd and v-Vss are disconnected from the actual power supply lines Vdd and Vss, and measures are taken to prevent leakage current from flowing in the logic circuit. High threshold voltage transistors Hvt-Tr1 and Hvt-Tr2 are used to disconnect the virtual power line and the real power line. Since Hvt-Tr1 and Hvt-Tr2 have a high threshold voltage, there is little off-leakage current, and current consumption when the virtual power supply line is cut can be reduced. On the other hand, since Hvt-Tr1 and Hvt-Tr2 are not involved in the logic operation, the low switching speed does not affect the operation of the circuit.
[0004]
That is, the high speed operation of the logic circuit is realized by a transistor having a low threshold voltage, and the disadvantage of the power consumption by using the transistor having the low threshold voltage is that the high threshold transistor (Hvt-Tr1 and Cover by disconnecting from the actual power line with Hvt-Tr2). In this way, a semiconductor device having the advantages of both high speed operation and low power consumption can be realized. Here, an example is described in which the above functions are realized by both virtual power lines of v-Vdd and v-Vss. A similar function can be realized by using only one of the virtual power lines of v-Vdd and v-Vss. That is, the same MTCMOS circuit can be configured by Vdd and v-Vss or v-Vdd and Vss.
[0005]
However, the logic circuit has a large number of registers or latches, and these latch circuits need to be maintained until the state returns from the standby state to the normal operation state. Conventionally, the following means are known as the latch state holding means in the standby state.
[0006]
FIG. 11 is a circuit diagram for explaining an example of latch state holding means in the prior art. In the example shown in FIG. 11, a level holder circuit is provided at the output stage of the LowVt circuit. The level holder circuit is composed of a high-threshold transistor, and the voltage is supplied from the actual power supply lines (Vdd and Vss) regardless of whether or not the standby state is established (that is, whether Hvt-Tr1 and Hvt-Tr2 are on or off). Supply. By providing such a level holder circuit where it is necessary to hold the level in the standby state, it becomes possible to hold the necessary latch state. Further, the current consumption during standby can be suppressed by configuring the level holder circuit with a transistor having a high threshold voltage.
[0007]
FIG. 12 is a diagram for explaining another example of latch state holding means in the prior art. In the example shown in FIG. 12, an operation of periodically refreshing is performed so that the potentials of the virtual power supply lines v-Vdd and v-Vss maintain the data retention voltage at a minimum. Here, the data retention voltage is a minimum voltage necessary to maintain the latch state in the logic circuit. In addition, the refresh is an operation of charging v-Vdd and v-Vss so that the voltages of the virtual power supply lines v-Vdd and v-Vss become substantially the same potential as the actual power supply lines Vdd and Vss. That is, when the standby state is entered, Hvt-Tr1 and Hvt-Tr2 are turned off in order to save power consumption, but the charges accumulated in v-Vdd and v-Vss are discharged from the time of turning off and gradually decrease ( v-Vss rises). At this time, if the voltage between v-Vdd and v-Vss falls below the data retention voltage, the latch state disappears. Therefore, in this example, before the voltage between v-Vdd and v-Vss falls below the data retention voltage, the operation of turning on Hvt-Tr1 and Hvt-Tr2 or other means is used to charge the v-Vdd and v-Vss lines. Perform the operation. The cycle of this operation is the refresh interval. By such an operation, the latch state in the logic circuit in the standby state can be maintained.
[0008]
FIG. 13 is a diagram for explaining still another example of latch state holding means in the prior art. In the example shown in FIG. 13, diodes D1 and D2 are inserted between Vdd and v-Vdd and between Vss and v-Vss, respectively. Since the silicon junction diode does not turn on unless forward bias of about 0.7V is applied, the diode is off unless a potential difference of 0.7V or more occurs between Vdd and v-Vdd or between Vss and v-Vss. State. When the standby state is entered and Hvt-Tr1 and Hvt-Tr2 are turned off and the charges of v-Vdd and v-Vss are discharged, the potential drops (v-Vss rises), and diodes D1 and D2 are turned on. become. Therefore, after the diode is turned on, v-Vdd and v-Vss are maintained at the potential, and the potential between v-Vdd and v-Vss is maintained at the data retention voltage or higher. As a result, the latch state of the logic circuit is maintained.
[0009]
[Problems to be solved by the invention]
However, the example shown in FIGS. 11 to 13 has the following problems. That is, in the example shown in FIG. 11, the power is continuously supplied to the level holder circuit even in the standby state, and it is not possible to realize complete suppression of power consumption. In addition, it is necessary to add a function for automatically inserting a level holder circuit to the circuit design tool. If the level holder circuit is inserted manually at the design stage, the design efficiency cannot be improved, and it seems that there are many insertion points. Therefore, a design tool that does not have an automatic insertion function has a large human load. This is because it is expected to take.
[0010]
In the example shown in FIG. 12, current consumption due to charging / discharging of the virtual power supply line is increased, and the power consumption reduction effect to be realized by employing the MTCOMS circuit is diminished.
[0011]
Further, in the example shown in FIG. 13, the supply of the DC current through the diode continues to be performed even in the standby state, and complete suppression of the consumption current is not realized as in the case of FIG.
[0012]
That is, although the MTCMOS circuit is originally intended to simultaneously realize the high speed operation and low power consumption of the logic circuit, the power consumption of the MTCMOS circuit in order to maintain the latch state in the logic circuit. It is necessary to diminish the suppression effect. That is, the original and ultimate purpose of the logic circuit to which the MTCMOS circuit is applied is to simultaneously realize the latch state retention and zero power consumption in the standby state, but the method or technique has not yet been presented. Is the current situation.
[0013]
An object of the present invention is to maintain a latch state in a logic circuit in a standby state without impairing its original characteristics in a logic circuit that realizes high-speed operation and low power consumption using an MTCMOS circuit. It is another object of the present invention to maintain the latch state in the standby state without impairing the high speed of the logic operation during normal operation. Another object is to realize a logic circuit that realizes quick transition from a normal operation state to a standby state and quick return from a standby state to a normal operation state. It is another object of the present invention to provide a semiconductor device manufacturing technique that hardly increases the process load and costs by adding a few additional steps to the conventional manufacturing process.
[0014]
[Means for Solving the Problems]
The outline of the present invention will be described as follows. The semiconductor device of the present invention includes a first power supply line to which a first voltage is supplied, a second power supply line to which a second voltage is supplied, and a first transistor having a first level threshold voltage. Either a third power supply line connected to the first power supply line or a fourth power supply line connected to the second power supply line via the second transistor having the first level threshold voltage A circuit composed of a transistor having a second level threshold voltage and driven by a potential difference between the first power supply line and the fourth power supply line or between the third power supply line and the second power supply line; And a nonvolatile latch circuit connected to an arbitrary node of the circuit. Alternatively, in the semiconductor device of the present invention, a potential difference between the first power line, the second power line, both the third power line and the fourth power line, and the third power line and the fourth power line. And a nonvolatile latch circuit connected to an arbitrary node of the circuit. That is, the present invention includes a non-volatile latch circuit that retains its state even when the power supply is cut off, in the logic circuit portion in the MTCOMS circuit.
[0015]
With such a nonvolatile latch circuit, a necessary latch state can be recorded in a nonvolatile manner, and that state can be maintained even if the virtual power supply line falls below the data retention voltage. The nonvolatile latch circuit of the present invention is connected to an arbitrary node of the logic portion. In other words, a memory array area is provided separately from the logic circuit, and the state required when transitioning from the normal operation state to the standby state is recorded in the memory array area, and when returning from the standby state to the normal operation state, the memory array area is recorded. There is no need to load data. For this reason, it is not necessary to decode the word line or the bit line, and no special operation for transition to the standby state or return from the standby state is required.
[0016]
Note that the nonvolatile latch circuit can replace a volatile latch circuit that has been widely used in conventional logic circuits. The nonvolatile latch circuit of the present embodiment operates in the same manner as a conventional volatile latch circuit, and it is necessary to insert a nonvolatile latch circuit that simply provides a nonvolatile function that is not necessary for circuit design. Absent. Therefore, a conventional design system can be used as it is simply by adding a nonvolatile latch circuit to the library of the logic circuit design system. That is, when designing the semiconductor device of the present invention, it is not necessary to change the logic circuit design system in a methodological manner.
[0017]
The nonvolatile latch circuit includes a pair of resistor elements in which at least one resistor element is a spin valve element, and the latch state of the nonvolatile latch circuit is stored as a resistance value magnitude relationship of the resistor element pair. Can do. That is, in the present invention, the latch state is recorded as the resistance value of the spin valve element. An example of the spin valve element is a tunnel magnetoresistive element. The recording of the latch state in the nonvolatile latch circuit can be exemplified by one performed every operation cycle of the circuit or one performed only immediately before the first transistor and the second transistor are turned off.
[0018]
The spin valve element is a memory element using a magnetoresistive effect in which a resistance value changes depending on the direction of magnetization. Examples of the magnetoresistive effect include an anisotropic magnetoresistive effect (AMR), a giant magnetoresistive effect (GMR), and a tunnel magnetoresistive effect (TMR) that obtains a magnetoresistive effect using a tunnel current. A spin valve element using TMR has a three-layer structure of at least a ferromagnetic layer (pinned layer), an insulating layer (tunnel layer), and a ferromagnetic layer (free layer), and is called an MTJ (Magnetic Tunnel Junction) element. It is. When the magnetization direction of the free layer matches the magnetization direction of the pinned layer, a large amount of tunnel current flows through the insulating layer, and when the magnetization direction of the free layer is opposite to the magnetization direction of the pinned layer, the current flowing through the insulating layer matches. Less than the tunnel current of the case. That is, information can be recorded according to the magnetization direction (electron spin direction) of the free layer.
[0019]
In the present invention, the above MTJ element can be used. The information recorded on the MTJ element is non-volatile, and is a static element that does not cause destruction of the recorded content due to reading of information. Reading of information only detects a resistance change of the MTJ element. Also, an operation for changing the direction of spin, that is, a write operation can be performed in nanosecond order or less. Therefore, the read and write speeds are high, and the nonvolatile latch circuit can be operated without affecting the operation speed of a normal logic circuit.
[0020]
In addition, since the MTJ element constituting the nonvolatile latch circuit according to the present invention is formed of a film such as a ferromagnetic material as described above, it can be formed at a temperature that does not deteriorate the performance of the already formed transistor. is there. That is, the influence of forming the MTJ element on the performance of the transistor already formed on the silicon surface is small. That is, the load on the manufacturing process for forming the MTJ element is small. Further, the MTJ element can be manufactured by adding a few masks and a photolithography process to the conventional logic circuit forming process (transistor forming process). The disadvantages of manufacturing the semiconductor device of the present invention, that is, a semiconductor device including a nonvolatile latch circuit including a spin valve element such as an MTJ element, are small compared to a conventional manufacturing process. Furthermore, the MTJ element of the present invention can be formed in a wiring layer above a transistor constituting a logic circuit. That is, the MTJ element does not affect the area where the transistor is formed on the silicon substrate. Therefore, the formation of the MTJ element does not occupy the area of the silicon substrate, there is no demerit for miniaturization, and the miniaturization can be advantageously promoted.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. However, the present invention can be implemented in many different modes and should not be interpreted as being limited to the description of the present embodiment. In addition, the same code | symbol shall be attached | subjected to the same element or member throughout the whole embodiment.
[0022]
FIG. 1 is a circuit diagram illustrating an outline of a semiconductor device according to an embodiment of the present invention. The semiconductor device of the present embodiment includes power supply lines Vdd and Vss, virtual power supply lines v-Vdd and v-Vss, high threshold voltage MOSFETs Hvt-Tr1 and Hvt-Tr2,
[0023]
The power supply lines Vdd and Vss are power supply lines that supply a power supply voltage that is actually supplied to the semiconductor device. When the power supply to the semiconductor device is interrupted, for example, power is not supplied to Vdd and Vss in the power-off state, but power supply to Vdd and Vss is continued in the standby state. For example, the potential of Vdd can be exemplified by 1.8 V, and the potential of Vss can be exemplified by the ground potential.
[0024]
Virtual power supply lines v-Vdd and v-Vss are power supply lines for driving
[0025]
The high threshold voltage MOSFETs Hvt-Tr1 and Hvt-Tr2 are MOSFETs having a threshold voltage higher than the threshold voltage of the MOSFETs constituting the
[0026]
The
[0027]
The nonvolatile latch circuits NVL1 to NVL1 are latch circuits that record the latch state in a nonvolatile manner. In this specification, a 1-bit register is also included in the latch circuit. The non-volatile latch circuits NVL1 to NVLn are connected to arbitrary nodes in the
[0028]
As a result, even if the circuit enters a standby state and the voltage between the virtual power supply lines is lower than the data retention voltage, data in a portion that needs to be recorded is not lost. In the semiconductor device of this embodiment, since the nonvolatile latch circuit is individually connected to an arbitrary node, it is necessary to record or read necessary data in a memory area provided separately from a logic circuit or the like such as a memory array. There is no. This eliminates the need for a special operation for saving or restoring data when entering the standby state. Of course, there is no need to provide a memory array area for recording the state in the logic circuit.
[0029]
In addition, since the conventional volatile latch circuit can be replaced with a nonvolatile latch circuit, the conventional design system can be used as it is simply by adding elements of the nonvolatile latch circuit to the conventional logic circuit design system. It is. In order to design the semiconductor device according to the present embodiment, no significant change such as a methodological change of the conventional design system is required.
[0030]
FIG. 2 is a circuit diagram showing an example of a nonvolatile latch circuit. The same nonvolatile latch circuit can be applied to each of NVL1 to NVL. Therefore, FIG. 2 illustrates one of the nonvolatile latch circuits. The nonvolatile latch circuit includes a sense / latch circuit unit C1 and a write current generation circuit C2. The nonvolatile latch circuit receives the input signals IN and IN bar and outputs the output signals OUT and OUT bar. In addition, control signals REFRESHN and DATAGET are input to the nonvolatile latch circuit. The operation of these control signals will be described later. The signals S and S are in a complementary relationship. When S is at “High level”, the S bar is at “Low level”, and when S is at “Low level”, the S bar is at “High level”. "It is in. In the figure, bars are shown as horizontal lines on the symbols. Although an example in which both the input signals IN and IN bar are input is shown here, only the input signal IN may be input and the input signal IN bar may be generated by an appropriate inverter. Similarly, only the output signal OUT may be taken out and the OUT bar generated by an appropriate inverter. In the logic circuit connected to the subsequent stage of the nonvolatile latch circuit of this embodiment, when only the output signal OUT or OUT bar is necessary, only one of them may be output.
[0031]
The sense / latch circuit unit C1 includes inverter circuits INV1 and INV2. INV1 includes a p-channel MOSFET (Metal Oxide Semiconductor Field Effect Transistor) Tr1 and an n-channel MOSFET Tr2. The input of INV1 is a common gate of Tr1 and Tr2, and is connected to the output node n2 of INV2. The source of Tr1 is connected to the power supply voltage Vdd, and the drain of Tr1 is connected to the drain of Tr2. The source of Tr2 is connected to one end of a tunnel magnetoresistive element MTJ0 described later. The connection point between the drain of Tr1 and the drain of Tr2 is the output node n1 of INV1. The output node n1 outputs the output signal OUT bar.
[0032]
INV2 includes a p-channel MOSFET Tr3 and an n-channel MOSFET Tr4. The input of INV2 is a common gate of Tr3 and Tr4, and is connected to the output node n1 of INV1. The source of Tr3 is connected to the power supply voltage Vdd, and the drain of Tr3 is connected to the drain of Tr4. The source of Tr4 is connected to one end of a tunnel magnetoresistive element MTJ1 described later. The connection point between the drain of Tr3 and the drain of Tr4 is the output node n2 of INV2. The output node n2 outputs an output signal OUT.
[0033]
Here, the MOSFET is exemplified as the transistor constituting the nonvolatile latch circuit, but the gate insulating film may be a MISFET (Metal Insulator Semiconductor FET) made of silicon nitride or another insulating film, or a bipolar transistor. There may be. The same applies to MOSFETs described below. Furthermore, Tr1 and Tr3 may be replaced with appropriate load elements such as resistance elements.
[0034]
The sense / latch circuit unit C1 further includes tunnel magnetoresistive elements MTJ0 and MTJ1. MTJ0 and MTJ1 have at least three layers of a pinned layer, an insulating film, and a free layer. MTJ0 and MTJ1 are resistance elements in which the resistance value of the path from the pinned layer to the free layer is high when the magnetization directions of the pinned layer and the free layer are different, and the resistance value is low when the magnetization directions match. In the present embodiment, when MTJ0 exhibits a low resistance value (that is, when the magnetization directions of the free layer and the pinned layer match), MTJ1 exhibits a high resistance value (that is, the magnetization direction of the free layer is equal to that of the pinned layer). Different from the magnetization direction). Such a configuration can be realized by arranging the write data line DWL as follows. For example, for a current passing through a certain direction to DWL, for example, a magnetic field in the same direction as the pinned layer is generated for MTJ0, and a magnetic field is generated for MTJ1 in a direction different from the pinned layer. Place. As a result, the magnetization direction of the free layer of either MTJ0 or MTJ1 always coincides with the magnetization direction of the pinned layer, and the magnetization direction of the other free layer matches the magnetization direction of the pinned layer due to the DWL passing current in a certain direction. It becomes different. That is, one of the resistance value of MTJ0 and the resistance value of MTJ1 is large and the other is small. By reversing the direction of the passing current to DWL, the magnitude relationship between the resistance values of MTJ0 and MTJ1 can be reversed. The arrangement of MTJ0, MTJ1 and DWL will be described later.
[0035]
Here, MTJ0 and MTJ1 are shown as examples of spin valve elements, but can be replaced with spin valve elements using magnetoresistance effects (GMR, AMR) other than the tunnel magnetoresistance effect (TMR). In addition, although the resistance elements of MTJ0 and MTJ are tunnel magnetoresistive elements here, either one may be a pure resistance having a fixed resistance value. In this case, if the resistance of the MTJ changes in the range of Rh to Rl, it is necessary to have a relationship of Rh>R> Rl (where R is the resistance value of the pure resistance).
[0036]
The sense latch circuit C1 further includes p-channel MOSFETs Tr5 and Tr6 and an n-channel MOSFET Tr7. The sources of Tr5 and Tr6 are connected to Vdd, the drain of Tr5 is connected to n1, and the drain of Tr6 is connected to n2. The drain of Tr7 is connected to a connection point SET connecting the other ends of MTJ0 and MTJ1, and the source of Tr7 is grounded. A control signal REFRESHN is input to each gate of Tr5, Tr6, and Tr7. The operation of Tr5, Tr6, Tr7 will be described later. Note that Tr7 may be omitted when the driving force of Tr5 and Tr6 is sufficiently larger than that of Tr2 and Tr4. Here, the driving force can be typically represented by a small on-resistance.
[0037]
The write current generation circuit C2 includes n-channel type MOSFETs Tr8, Tr9, Tr10, Tr11, Tr12. The drains of Tr8 and Tr9 are connected to Vdd. The sources of Tr8 and Tr9 are connected to the drains of Tr10 and Tr11, respectively, and the sources of Tr10 and Tr11 are connected to each other and connected to the drain of Tr12. The source of Tr12 is grounded. An input signal IN is input to the gates of Tr8 and Tr11, and an input signal IN bar is input to the gates of Tr9 and Tr10. The connection between the source of Tr8 and the drain of Tr10 is the output node n3 of the data write line DWL, and the connection between the source of Tr9 and the drain of Tr11 is the output node n4 of DWL. For example, when the input signal IN is at a high level, Tr8 is in an on state and n3 is connected to a power source of a potential Vdd (since IN bar is at a low level, Tr10 is in an off state). On the other hand, since Tr11 is on, n4 is connected to the ground potential when Tr12 is on. That is, in this state, a current i (i> 0) flows through the DWL in the positive direction of the arrow. Conversely, when the input signal IN is at a low level, a current i flows through the DWL in the direction opposite to the arrow. A control signal DATAGET is input to the gate of Tr12. The write current flows through the DWL only during the period when the High level is applied as DATAGET.
[0038]
Here, the configuration as described above is illustrated as the write current generation circuit C2, but as long as the circuit can control the direction of the current flowing through the write data line DWL in response to the input signal IN or IN bar, It can be replaced with a configuration.
[0039]
FIG. 3A is a plan view illustrating a part of the nonvolatile latch circuit of the present embodiment, and FIG. 3B is a cross-sectional view thereof. FIG. 3 does not show the entire nonvolatile latch circuit. Further, a part of the illustrated nonvolatile latch circuit constitutes a part of a logic circuit formed on a single semiconductor substrate (chip). Note that the cross-sectional view of FIG. 3B shows a cross section taken along the line bb in the plan view of FIG.
[0040]
An element isolation region 2 is formed on the semiconductor substrate 1s, and a MOSFET constituting a nonvolatile latch circuit is formed in an
[0041]
The semiconductor substrate 1s is made of, for example, single crystal silicon. When the MOSFET is an n-channel type, the semiconductor substrate 1s itself is p-type or a p-type well region is formed in the semiconductor substrate 1s. When the MOSFET is a p-channel type, the semiconductor substrate 1s itself is n-type or an n-type well region is formed in the semiconductor substrate 1s.
[0042]
The element isolation region 2 is made of, for example, silicon oxide. The element isolation region 2 is formed, for example, by forming a groove on the surface of the semiconductor substrate 1s, and then forming a silicon oxide film by a CVD (Chemical Vapor Deposition) method or the like, and using a CMP (Chemical Mechanical Polishing) method, It is formed by removing the film. The
[0043]
A MOSFET gate insulating film 4 is formed on the
[0044]
A first layer metal wiring M1 (8) is formed above the
[0045]
Over the first layer metal wiring M1, a second layer metal wiring M2 (10, 11) is formed via a
[0046]
A
[0047]
The film thickness of the insulating film between M2 and the
[0048]
As shown in the figure, MTJ0 and MTJ1 are formed on the top of the DWL. That is, it is formed at a position that is affected by the magnetic field generated by the DWL. The MTJ0 and MTJ1 include the ferromagnetic
[0049]
Further, as shown in the figure, MTJ0 and MTJ1 are formed in an interlayer insulating film between the second layer metal wiring M2 and the third layer metal wiring. For this reason, the plane area of the device occupied only by the MTJ is substantially zero, and there is almost no area demerit by forming the MTJ. In addition, a photomask necessary for forming the MTJ includes a mask for forming a contact hole for connecting the
[0050]
With the device configuration as described above, the nonvolatile latch circuit shown in FIG. 2 can be realized. However, the device configuration shown in FIG. 3 is merely an example, and the circuit of FIG. 2 can be realized by another configuration.
[0051]
The operation of the nonvolatile latch circuit described above is as follows. FIG. 4 is a diagram illustrating an example of timing for explaining the operation of the nonvolatile latch circuit. First, the data write operation will be described.
[0052]
It is assumed that the input signals IN and IN bar are input at time t1, and that IN is maintained at a high level and IN bar is maintained at a low level as illustrated in the figure from time t1 to t4. During times t1 to t4, Tr8 and Tr11 shown in FIG. 2 are in an on state, and Tr9 and Tr10 are in an off state. Between times t1 and t2, the potential of the node n3 is Vdd−Vth (where Vth is the threshold voltage of a transistor such as Tr8), but since Tr12 is in an off state, the potential of the node n4 is also Vdd−. Vth, and no current flows through the data write line DWL.
[0053]
When the control signal DATAGET changes to High level at time t2, Tr12 is turned on. At this time, the potential of n4 decreases toward the ground potential, and a data write current starts to flow through DWL. The direction of the current is the direction of the arrow. A magnetic field is generated around the DWL by passing a current through the DWL, and the magnetization directions of the free layers of the tunnel magnetoresistive elements MTJ0 and MTJ1 are changed or maintained. The magnetization direction of the pinned layer is determined in advance so as to have a magnetization direction relationship between the free layer and the pinned layer so that the resistance value of MTJ0 is smaller than that of MTJ1 in the above-described IN and IN bar states. Suppose that
[0054]
The data write current is maintained until DATAGET becomes Low level at time t3. Since the current needs to flow for at least the minimum time necessary for the magnetization directions of the free layers of MTJ0 and MTJ1 to change, a time that can secure such minimum time is set at time t3. The time required for magnetization reversal (minimum time t3-t2) is 1 ns or less. For example, published in February 2001, by Hidehide Matsuyama, “Current Status and Issues of Magnetic Random Access Memory”, Journal of Applied Magnetics Society of Japan, Vol. 25, no. 2, pp. As described in 51-58, it is known that the time required for magnetization reversal can be reduced to 1 ns or less.
[0055]
In this way, the input signal state is reflected in MTJ0 and MTJ1, and the data write operation is completed. Note that the input signal is maintained until time t4 in order to secure a predetermined data hold time after time t3. Time (t3-t1) is a data setup time, and time (t4-t3) is a data hold time.
[0056]
In the write operation of the present embodiment, no current flows through DWL only by inputting an input signal, and current application to DWL is controlled only by control signal DATAGET. Therefore, the timing specifications required for the input signal only ensure a predetermined data setup time and data hold time, and it is not necessary to completely match the timings of IN and IN bar. Further, the time during which the DATAGET signal is at the high level may be equal to or longer than the switching time of the MTJ, and the time can be controlled to a minimum by the Tr12. As a result, current consumption for data writing can be minimized. Note that Tr12 is not particularly necessary unless the current consumption and the timing of the input signal are taken into consideration.
[0057]
Next, an operation for reading information from the MTJ will be described. Consider a case where the control signal REFRESHN changes from High level to Low level at time t5 and returns to High level at time t7.
[0058]
Prior to time t5, Tr5 and Tr6 are in the off state and Tr7 is in the on state, so the previous state is maintained regardless of the writing to the MTJ. Even if Tr7 is in the ON state, Tr1 and Tr2, Tr3 and Tr4 have a C-MOS structure, so that no current flows and current consumption is saved.
[0059]
When REFRESHN changes to low level at time t5, Tr5 and Tr6 change to an on state and Tr7 changes to an off state. Since Tr5 and Tr6 are in the on state and Tr7 is in the off state, the potentials of the nodes n1 and n2 become Vdd, and as a result, Tr2 and Tr4 are in the on state. Therefore, SET is precharged to Vdd-Vth through Tr2 and MTJ0 and through Tr4 and MTJ1. At the same time, Tr7 is turned off, so that no steady current flows due to this precharge. Therefore, current consumption during refresh (data reading) can be minimized.
[0060]
Assuming that the potentials of n2 and n1 (output signals OUT and OUT bar) before precharging are low level and high level, respectively, as shown in FIG. 4, OUT (node n2) changes to high level by precharging. In FIG. 4, the time required for precharging is t6-t5.
[0061]
When REFRESHN changes to high level at time t7, Tr5 and Tr6 change to an off state and Tr7 changes to an on state. In this state, Tr1 and Tr2, Tr3 and Tr4 start operation as inverters, and either node n1 or node n2 operates to be at a high level and the other to be at a low level. Initially in this transient state, both n1 and n2 are at high level, so both Tr2 and Tr4 are on, and Tr7 is also on, so the potentials of n1 and n2 are in accordance with the circuit time constant. The operation to transition to the ground potential is entered. One of n1 and n2 having a lower potential first turns off Tr2 or Tr4 and enters a steady state. When Tr2 first enters the off state, the steady state is in which n1 is at a high level and n2 is at a low level. When Tr4 enters the OFF state first, it becomes a steady state where n1 is low level and n2 is high level. That is, the circuit composed of Tr1 and Tr2, Tr3 and Tr4 serves as a sense circuit that amplifies the potential difference between the nodes n1 and n2 to a logic level. Note that in this circuit, current flows only during the state transition period, and no current flows during a period in which the state is stabilized, so power consumption is extremely small.
[0062]
Which node has the potential decreasing first is determined by the time constant of the circuit as described above. The time constant of n1 is mainly determined by the resistance value of MTJ0, the ON resistance of Tr2 and Tr7, and the stray capacitance. The time constant of n2 is mainly determined by the resistance value of MTJ1 and the ON resistance of Tr4 and Tr7. , Determined by stray capacitance. The stray capacitance of the circuit is not so large, and if the circuit is made symmetrical, the stray capacitance on the n1 side and the n2 side will be almost the same, so the difference in time constant is determined by the resistance value of the MTJ. In the state described above, since the resistance value of MTJ0 is smaller, the potential of n1 decreases first, and Tr4 is turned off first. That is, n2 (OUT) is steady at High level and n1 (OUT bar) is steady at Low level. In FIG. 4, this transition time is t8-t7.
[0063]
As described above, the state recorded in the MTJ is read and output as the output signals OUT and OUT bar. This read operation is performed in response to the REFRESHN signal. However, it is also possible to perform the read operation in response to power-on, for example. In the precharge operation described above, the potentials of the nodes n1 and n2 do not necessarily match. That is, even during the precharge operation, it is sufficient that the potentials of n1 and n2 rise so that the latch circuit composed of the inverter pair reflects the difference in resistance value of MTJ after precharge. For example, Tr7 can be replaced with a current limiting element such as a resistance element as long as a sufficient potential to turn on can be realized. If the driving force of Tr5 and Tr6 can be sufficiently increased, the SET node can be directly connected to the ground potential.
[0064]
Note that the high state of the control signal DATAGET and the low state of REFRESHN can be temporally superimposed. As a superposition condition, it is necessary that the MTJ state be determined before the rising edge of REFRESHN.
[0065]
Further, the high state of DATAGET and the low state of REFRESHN can be arbitrarily separated in time. That is, it is possible to arbitrarily set the input data capture timing and the output data validation timing. As a result, this circuit can be operated like a master-slave type flip-flop.
[0066]
FIG. 5 is a diagram showing the result of simulating the operation when the power supply voltage Vdd (v−Vdd) is cut off. The vertical axis is voltage, and the horizontal axis is time. The power supply voltage is cut off at about 21 ns, and Vdd is completely 0 V at about 30 ns. Thereafter, the power supply voltage starts to be restored at about 40 ns, and Vdd is almost completely restored at about 50 ns. It can be seen that the output OUT bar and the output OUT automatically return to the state before the power supply is cut off following the return of the power supply. The refresh operation (data reading) is performed at about 49 ns when the power supply voltage is almost restored, and the refresh operation is completed at about 51 ns. Even if the data is not automatically restored with the restoration of the power supply voltage, the latching state is restored to the state before the power is shut off by the refresh operation. FIG. 6 is an enlarged view of the refresh operation. The vertical axis is voltage, and the horizontal axis is time. However, the absolute value of the time axis does not correspond to FIG. At a time of 9.0 ns, the REFRESHN signal starts to become a low level, and at about 9.5 ns, the REFRESHN signal almost reaches a low level. OUT (n2 potential) and OUT bar (n1 potential) change with a delay of about 0.2 ns from the REFRESHN signal, and the precharge is completed at about 9.7 ns. The SET potential almost follows this operation. When the REFRESHN signal starts to be high level at time 11.0 ns, OUT (n2 potential) and OUT bar (n1 potential) begin to decrease with a delay of about 0.2 ns, and OUT bar (n1 potential) starts at about 11.3 ns. Is divided into high level and OUT (n2 potential) is divided into low level, and a steady state is reached at 11.7 ns. In this simulation, the rise time and fall time of REFRESHN are set to 0.5 ns, but the circuit operation can be further speeded up by reducing them.
[0067]
As described above, the nonvolatile latch circuit according to the present embodiment can secure an operation speed with a high ns order as the operation speed. For this reason, it is possible to record or read the state (data) from / to the nonvolatile latch circuits NVL1 to NVL every operation cycle (clock) of the logic circuit. Even if data is written to the nonvolatile latch circuit every operation cycle, the operation speed of the logic circuit is not impaired. This is a great advantage compared to the case where an EEPROM (Electrical Erasable Programmable Read Only Memory) or a flash EEPROM is used as the nonvolatile memory element. That is, in an EEPROM or the like, the write / erase time is slower than the logic period, and it is impossible to perform the write / erase operation in synchronization with the operation of the logic circuit. In addition, an EEPROM or the like requires a high voltage for writing / erasing, but a high voltage is not necessary for the nonvolatile latch circuit of this embodiment. This point can also be cited as an advantage of the semiconductor device of this embodiment.
[0068]
Note that the nonvolatile latch circuit of this embodiment can be formed by adding an MTJ element to a wiring layer after forming a transistor included in a logic circuit. The MTJ can be formed only by adding at most three masks (two depending on process selection) and a photolithography process. In other words, the nonvolatile latch circuit of this embodiment can be formed with a small number of additional steps compared to the entire semiconductor device formation step. It can be seen that the advantages of such a process are significant when compared with the case of a floating gate type nonvolatile recording element such as an EEPROM. In other words, the EEPROM requires a complicated process different from a normal MOSFET forming process for forming a logic circuit in order to form a floating gate. On the other hand, the nonvolatile latch circuit of the present embodiment can be formed by adding a relatively simple process as described above to a normal logic circuit MOSFET formation process. Compared with the formation process of the EEPROM, the formation process of the nonvolatile latch circuit of this embodiment is simple, and its superiority is clear from the viewpoint of process load and cost reduction.
[0069]
Further, since the state (data) is recorded every logic cycle, the data is recorded even when a sudden power interruption occurs, and a quick recovery can be realized.
[0070]
Note that writing data to the nonvolatile latch circuit is not necessarily performed every logic cycle. Data may be recorded only when the standby mode is entered, that is, only immediately before Hvt-Tr1 and Hvt-Tr2 are turned off. In this case, it is necessary to detect the trigger for entering the standby mode and perform a necessary recording operation.
[0071]
As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments of the invention. However, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the invention. Is possible.
[0072]
For example, the nonvolatile latch circuit exemplified in this embodiment is merely an example. For example, a nonvolatile latch circuit as shown in FIG. 7 can be used. FIG. 7 is a circuit diagram showing another example of a nonvolatile latch circuit applicable to the present invention. The nonvolatile latch circuit shown in FIG. 7 has MTJ1 and MTJ2, and at the time of data writing, the write current to MTJ1 and MTJ2 flows by setting the data write control signal DW to the high level. The write current flows in either the direction of the arrow indicated by MTJ1 or the direction of the arrow indicated by MTJ2 according to the output of the register 20. Thereby, the output state of the register 20 can be recorded. To read data, the data restore control signal DRS is set to a low level, the magnitude relationship between the resistance values of MTJ1 and MTJ2 is detected by the amplifier /
[0073]
In the above-described embodiment, an example in which both virtual power supply lines v-Vdd and v-Vss are described has been described. However, as shown in FIG. 8, there is no v-Vdd and Hvt-Tr1, and power is supplied directly from Vdd. A configuration in which a potential is supplied may be used. In this case, it goes without saying that the standby state is realized by blocking Hvt-Tr2. Conversely, as shown in FIG. 9, there may be a configuration in which there is no v-Vss and Hvt-Tr2, and a power supply potential (ground potential) is directly supplied from Vss. In this case, of course, the standby state is realized by cutting off Hvt-Tr1.
[0074]
Further, the number of data write lines DWL is not necessarily one, and may be constituted by a plurality. In this case, the MTJ free layer can be magnetized by the combined magnetic field formed by a plurality of data write lines, and the write current can be reduced.
[0075]
Further, when the nonvolatile latch circuits are provided in all the nodes that need to be recorded, the high threshold voltage transistors Hvt-Tr1, 2 and virtual power supply lines v-Vdd, v-Vss can be omitted. is there. In this case, voltage supply to Vdd and Vss is cut off in the standby state.
[0076]
The latch circuit of the node that does not require recording need not be the above-described nonvolatile latch circuit. That is, a volatile latch circuit and a nonvolatile latch circuit can be mixed in the logic circuit of the semiconductor device.
[0077]
In addition, a scan chain is configured by connecting the above-described nonvolatile latch circuits in series, a buffer is provided in the signal output unit, a signal output may be only one of OUT or OUT bar, an input signal IN or The other input signal can be generated from one of the IN bars using an inverter, the p-channel MOSFET and the n-channel MOSFET are replaced with a slight change in wiring, or a p-channel MOSFET is used instead of the n-channel MOSFET. Needless to say, other changes are possible.
[0078]
In the above-described embodiment, the example in which the data write line DWL is arranged in an electrically insulated state from the MTJ has been described. However, the data write line DWL may be formed in contact with the MTJ. Wiring may be used.
[0079]
Also, the MTJ storage state is exemplified by a binary value of “0” or “1”. An intermediate value may be given to the state of magnetization. However, the magnitude relationship between the resistance values of MTJ0 and MTJ1 is clearly maintained.
[0080]
The material of each member in the above-described embodiment is merely an example. Other materials can be used as long as the predetermined performance can be achieved. For example, the semiconductor material is not limited to silicon, and a compound semiconductor can also be used.
[0081]
【The invention's effect】
Among the inventions disclosed in the present application, effects obtained by typical ones are as follows. That is, in a logic circuit that achieves high-speed operation and low power consumption using an MTCMOS circuit, the latched state in the logic circuit in the standby state can be maintained without deteriorating its original characteristics. Further, the latch state can be maintained in the standby state without impairing the high speed of the logic operation during normal operation. Further, it is possible to realize a logic circuit that realizes quick transition from the normal operation state to the standby state and quick return from the standby state to the normal operation state. Further, by adding a few additional steps to the conventional manufacturing process for these logic circuits, it is possible to provide a manufacturing technique for a semiconductor device that does not substantially increase the process load and increase the cost.
[Brief description of the drawings]
FIG. 1 is a circuit diagram illustrating an outline of a semiconductor device according to an embodiment of the present invention;
FIG. 2 is a circuit diagram showing an example of a nonvolatile latch circuit.
FIGS. 3A and 3B are a plan view and a cross-sectional view illustrating a part of a nonvolatile latch circuit according to an embodiment of the present invention; FIGS.
FIG. 4 is a diagram showing an example of timing for explaining the operation of the nonvolatile latch circuit.
FIG. 5 is a diagram illustrating a result of simulating an operation when a power supply voltage Vdd (v−Vdd) is cut off.
FIG. 6 is an enlarged view of a refresh operation part.
FIG. 7 is a circuit diagram showing another example of a nonvolatile latch circuit applicable to the present invention.
FIG. 8 is a circuit diagram showing an outline of another example of the semiconductor device according to the embodiment of the present invention;
FIG. 9 is a circuit diagram showing an outline of still another example of the semiconductor device according to the embodiment of the present invention;
FIG. 10 is a circuit diagram showing an example of an MTCMOS circuit.
FIG. 11 is a circuit diagram illustrating an example of latch state holding means in the prior art.
FIG. 12 is a diagram illustrating another example of latch state holding means in the prior art.
FIG. 13 is a diagram for explaining still another example of latch state holding means in the prior art.
[Explanation of symbols]
DESCRIPTION OF
Claims (6)
第2電圧が供給される第2電源線と、
第1レベルのしきい値電圧を有する第1トランジスタを介して前記第1電源線に接続される第3電源線、または、第1レベルのしきい値電圧を有する第2トランジスタを介して前記第2電源線に接続される第4電源線と、
第2レベルのしきい値電圧を有するトランジスタで構成され、前記第1電源線および第4電源線間、または、前記第3電源線および第2電源線間の電位差によって駆動される回路と、
前記回路の任意のノードに接続される不揮発性のラッチ回路と、を含み、
前記不揮発性のラッチ回路は、半導体基板上に形成されたトランジスタで構成される第1インバータおよび第2インバータと、第1スピンバルブ素子と、第2スピンバルブ素子または抵抗素子とを含み、前記第1インバータの入力と前記第2インバータの出力とが接続され、前記第1インバータの出力と前記第2インバータの入力とが接続され、前記第1インバータの電源ノードと電源線との間に前記第1スピンバルブ素子が配置され、前記第2インバータの電源ノードと電源線との間に前記第2スピンバルブ素子または抵抗素子が配置され、
前記スピンバルブ素子は、前記半導体基板上の前記トランジスタの上層に形成された複数の配線層の間に形成される、
半導体装置。A first power supply line to which a first voltage is supplied;
A second power supply line to which a second voltage is supplied;
A third power supply line connected to the first power supply line via a first transistor having a first level threshold voltage or a second power supply connected to the first power supply line via a second transistor having a first level threshold voltage. A fourth power line connected to the two power lines;
A circuit configured by a transistor having a second level threshold voltage and driven by a potential difference between the first power supply line and the fourth power supply line or between the third power supply line and the second power supply line;
A non-volatile latch circuit connected to an arbitrary node of the circuit,
The nonvolatile latch circuit includes a first inverter and a second inverter composed of transistors formed on a semiconductor substrate , a first spin valve element, and a second spin valve element or a resistance element. An input of one inverter and an output of the second inverter are connected, an output of the first inverter and an input of the second inverter are connected, and the first inverter is connected between a power supply node and a power supply line. 1 spin valve element is disposed, and the second spin valve element or resistance element is disposed between a power supply node and a power line of the second inverter,
The spin valve element is formed between a plurality of wiring layers formed in an upper layer of the transistor on the semiconductor substrate.
Semiconductor device.
第2電圧が供給される第2電源線と、
第1レベルのしきい値電圧を有する第1トランジスタを介して前記第1電源線に接続される第3電源線と、
前記第1レベルのしきい値電圧を有する第2トランジスタを介して前記第2電源線に接続される第4電源線と、
第2レベルのしきい値電圧を有するトランジスタで構成され、前記第3電源線および第4電源線間の電位差によって駆動される回路と、
前記回路の任意のノードに接続される不揮発性のラッチ回路と、を含み、
前記不揮発性のラッチ回路は、半導体基板上に形成されたトランジスタで構成される第1インバータおよび第2インバータと、第1スピンバルブ素子と、第2スピンバルブ素子または抵抗素子とを含み、前記第1インバータの入力と前記第2インバータの出力とが接続され、前記第1インバータの出力と前記第2インバータの入力とが接続され、前記第1インバータの電源ノードと電源線との間に前記第1スピンバルブ素子が配置され、前記第2インバータの電源ノードと電源線との間に前記第2スピンバルブ素子または抵抗素子が配置され、
前記スピンバルブ素子は、前記半導体基板上の前記トランジスタの上層に形成された複数の配線層の間に形成される、
半導体装置。A first power supply line to which a first voltage is supplied;
A second power supply line to which a second voltage is supplied;
A third power supply line connected to the first power supply line via a first transistor having a first level threshold voltage;
A fourth power line connected to the second power line via a second transistor having the first level threshold voltage;
A circuit configured by a transistor having a second level threshold voltage and driven by a potential difference between the third power supply line and the fourth power supply line;
A non-volatile latch circuit connected to an arbitrary node of the circuit,
The nonvolatile latch circuit includes a first inverter and a second inverter composed of transistors formed on a semiconductor substrate , a first spin valve element, and a second spin valve element or a resistance element. An input of one inverter and an output of the second inverter are connected, an output of the first inverter and an input of the second inverter are connected, and the first inverter is connected between a power supply node and a power supply line. 1 spin valve element is disposed, and the second spin valve element or resistance element is disposed between a power supply node and a power line of the second inverter,
The spin valve element is formed between a plurality of wiring layers formed in an upper layer of the transistor on the semiconductor substrate.
Semiconductor device.
前記不揮発性ラッチ回路のラッチ状態は、前記抵抗素子対の抵抗値大小関係として記憶される請求項1または2記載の半導体装置。The nonvolatile latch circuit includes a pair of resistance elements in which at least one resistance element is the spin valve element,
3. The semiconductor device according to claim 1, wherein a latch state of the nonvolatile latch circuit is stored as a resistance value magnitude relationship of the resistance element pair.
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